特開 2023-68566 アナログフロントエンド回路、及び大規模集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023068566

(43)【公開日】2023-05-17

(54)【発明の名称】アナログフロントエンド回路、及び大規模集積回路

(51)【国際特許分類】

   H03F 3/181 20060101AFI20230510BHJP

   H03H 11/04 20060101ALI20230510BHJP

   H03F 3/45 20060101ALI20230510BHJP

【ＦＩ】

H03F3/181

H03H11/04 F

H03F3/45 220

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021179816

(22)【出願日】2021-11-02

(71)【出願人】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】金子 徹

【テーマコード（参考）】

5J098

5J500

【Ｆターム（参考）】

5J098AA01

5J098AA11

5J098AA14

5J098AB02

5J098AB31

5J098AB34

5J098AD12

5J098AD25

5J098AD26

5J098CA04

5J098CB10

5J500AA02

5J500AA12

5J500AA47

5J500AC91

5J500AC92

5J500AF17

5J500AH10

5J500AH17

5J500AH25

5J500AH29

5J500AK01

5J500AK02

5J500AK05

5J500AK46

5J500AM13

5J500AT01

(57)【要約】      （修正有）

【課題】小面積で歪みを抑制可能なアナログフロントエンド回路及び大規模集積回路を提供する。
【解決手段】アナログフロントエンド回路１００は、入力端子Ｎ１，Ｎ２に一端が接続される第１容量Ｃ１，Ｃ２と、第１容量Ｃ１の他端に接続され、第１容量を介して信号源８０からの第１入力信号を入力する第１入力部と、第１入力信号に応じた第１出力信号を出力する第１出力部とを有する完全差動アンプ１２と、第１出力部から出力された第１出力信号の直流ゲインを減衰させる減衰器５０と、減衰器により減衰された第１出力信号が入力され、減衰器により減衰された第１出力信号を第１入力部に出力する第１抵抗回路Ｒと，を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１入力端子に一端が接続される第１容量と、
前記第１容量の他端に接続され、前記第１容量を介して信号源からの第１入力信号を入力する第１入力部と、前記第１入力信号に応じた第１出力信号を出力する第１出力部とを有する演算増幅器と、
前記第１出力部から出力された前記第１出力信号の直流ゲインを減衰させる減衰器と、
前記減衰器により減衰された前記第１出力信号が入力され、前記減衰器により減衰された前記第１出力信号を前記第１入力部に出力する第１抵抗回路と
を備えるアナログフロントエンド回路。

【請求項2】

前記第１抵抗回路は、抵抗素子、ダイオード接続されたトランジスタ、線形領域のトランジスタ、またはスイッチトキャパシタを含む、請求項１に記載のアナログフロントエンド回路。

【請求項3】

前記減衰器は、抵抗分圧回路を含む、請求項１または２に記載のアナログフロントエンド回路。

【請求項4】

前記減衰器は、前記抵抗分圧回路の後段に設けられるローパスフィルタ回路をさらに含む、請求項３に記載のアナログフロントエンド回路。

【請求項5】

前記減衰器は、反転増幅回路を含む、請求項１または２に記載のアナログフロントエンド回路。

【請求項6】

前記第１入力信号は、シングルエンド信号である、請求項１から５の何れか１つに記載のアナログフロントエンド回路。

【請求項7】

第２入力端子に一端が接続される第２容量をさらに備え、
前記演算増幅器は、前記第２容量の他端に接続され、前記信号源からの第２入力信号を入力する第２入力部と、前記第２入力信号に応じた第２出力信号を出力する第２出力部とをさらに有し、
前記減衰器は、前記第２出力部から出力された前記第２出力信号の直流ゲインを減衰させ、
前記アナログフロントエンド回路は、
前記減衰器により減衰された前記第２出力信号が入力され、前記減衰器により減衰された前記第２出力信号を前記第２入力部に出力する第２抵抗回路をさらに備える、請求項１から５の何れか１つに記載のアナログフロントエンド回路。

【請求項8】

前記第１入力部は、第１非反転入力部であり、
前記第１出力部は、第１反転出力部であり、
前記第２入力部は、第２反転入力部であり、
前記第２出力部は、第２非反転出力部である、
請求項７に記載のアナログフロントエンド回路。

【請求項9】

前記第２抵抗回路は、抵抗素子、ダイオード接続されたトランジスタ、線形領域のトランジスタ、またはスイッチトキャパシタを含む、請求項７または８に記載のアナログフロントエンド回路。

【請求項10】

前記第１入力信号及び前記第２入力信号は、差動信号である、請求項７から９の何れか１つに記載のアナログフロントエンド回路。

【請求項11】

請求項１から１０の何れか１つに記載のアナログフロントエンド回路と、
前記アナログフロントエンド回路から出力される信号を処理する信号処理回路と
を備える大規模集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アナログフロントエンド回路、及び大規模集積回路に関する。

【背景技術】

【0002】

特許文献１及び特許文献２には、信号源より互いに逆極性の入力信号がコンデンサを介して入力される差動演算増幅器が開示されている。
［先行技術文献］
［特許文献］
［特許文献１］ 米国特許第７９２４０８９号公報
［特許文献２］ 米国特許第９３７４０４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0003】

小面積で歪みを抑制可能なアナログフロントエンド回路が望まれている。

【課題を解決するための手段】

【0004】

アナログフロントエンド回路は、第１入力端子に一端が接続される第１容量を備えてよい。アナログフロントエンド回路は、第１容量の他端に接続され、第１容量を介して信号源からの第１入力信号を入力する第１入力部と、第１入力信号に応じた第１出力信号を出力する第１出力部とを有する演算増幅器を備えてよい。アナログフロントエンド回路は、第１出力部から出力された第１出力信号の直流ゲインを減衰させる減衰器を備えてよい。アナログフロントエンド回路は、減衰器により減衰された第１出力信号が入力され、減衰器により減衰された第１出力信号を第１入力部に出力する第１抵抗回路を備えてよい。

【0005】

第１抵抗回路は、抵抗素子、ダイオード接続されたトランジスタ、線形領域のトランジスタ、またはスイッチトキャパシタを含んでよい。

【0006】

減衰器は、抵抗分圧回路を含んでよい。

【0007】

減衰器は、抵抗分圧回路の後段に設けられるローパスフィルタ回路をさらに含んでよい。

【0008】

減衰器は、反転増幅回路を含んでよい。

【0009】

第１入力信号は、シングルエンド信号でよい。

【0010】

アナログフロントエンド回路は、第２入力端子に一端が接続される第２容量をさらに備えてよい。演算増幅器は、第２容量の他端に接続され、信号源からの第２入力信号を入力する第２入力部と、第２入力信号に応じた第２出力信号を出力する第２出力部とをさらに有してよい。減衰器は、第２出力部から出力された第２出力信号の直流ゲインを減衰させてよい。アナログフロントエンド回路は、減衰器により減衰された第２出力信号が入力され、減衰器により減衰された第２出力信号を第２入力部に出力する第２抵抗回路をさらに備えてよい。

【0011】

第１入力部は、第１非反転入力部でよい。第１出力部は、第１反転出力部でよい。第２入力部は、第２反転入力部でよい。第２出力部は、第２非反転出力部でよい。

【0012】

第２抵抗回路は、抵抗素子、ダイオード接続されたトランジスタ、線形領域のトランジスタ、またはスイッチトキャパシタを含んでよい。

【0013】

第１入力信号及び第２入力信号は、差動信号でよい。

【0014】

本発明の一態様に係る大規模集積回路は、上記アナログフロントエンド回路と、アナログフロントエンド回路から出力される信号を処理する信号処理回路とを備えてよい。

【0015】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0016】

【図1】アナログフロントエンド回路の回路構成の一例を示す図である。

【図2】アナログフロントエンド回路の回路構成の一例を示す図である。

【図3】本実施形態に係るアナログフロントエンド回路の機能ブロックを示す図である。

【図4】本実施形態に係るアナログフロントエンド回路の回路構成の一例を示す図である。

【図5】図４に示すアナログフロントエンド回路のより詳細な回路構成の一例を示す図である。

【図6】図２に示すアナログフロントエンド回路の一部分を示す図である。

【図7】図４に示すアナログフロントエンド回路の一部分を示す図である。

【図8】ダイオード接続したトランジスタの一例を示す図である。

【図9】線形領域のトランジスタの一例を示す図である。

【図10】減衰器の回路構成の一例を示す図である。

【図11】減衰器の回路構成の一例を示す図である。

【図12】図５に示すアナログフロントエンド回路の各ノードの電圧波形及び電流波形を示す図である。

【図13】他の実施形態に係るアナログフロントエンド回路の機能ブロックを示す図である。

【図14】図１３に示すアナログフロントエンド回路の回路構成の一例を示す図である。

【図15】図１４に示すアナログフロントエンド回路のより詳細な回路構成の一例を示す図である。

【図16】シングルエンド入力で、かつ差動出力を前提したアナログフロントエンド回路の回路構成の一例を示す図である。

【図17】正転増幅回路を差動増幅回路として用いたアナログフロントエンド回路の回路構成の一例を示す図である。

【図18】正転増幅回路を差動増幅回路として用いたアナログフロントエンド回路の回路構成の一例を示す図である。

【発明を実施するための形態】

【0017】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0018】

大規模集積回路（ＬＳＩ）がセンサ素子などの外部素子から信号を受け取り、信号処理する場合、容量を用いて外部素子及びＬＳＩのバイアス電圧を分離する「直流カット（ＤＣカット）」が行われる。例えば、図１に示すようなオーディオ処理用のアナログフロントエンド回路では、信号源８０と入力端子Ｎ３及び入力端子Ｎ４との間に、ＤＣカットのために外付け容量Ｃ_ｅｘｔが挿入されている。交流信号は、外付け容量Ｃ_ｅｘｔを通過して負帰還増幅回路１０で信号処理される。このようなＤＣカットを行う外付け容量Ｃ_ｅｘｔ及び負帰還増幅回路１０は、ハイパスフィルタのように振る舞う。したがって、信号処理を行いたい周波数帯域に合わせてカットオフ周波数を設定しなければならず、オーディオ処理用のアナログフロントエンド回路の場合には、２０Ｈｚ以下にカットオフ周波数を設定する場合が多い。図１に示す回路では、ＬＳＩとは別にμＦオーダーの外付け容量Ｃ_ｅｘｔを実装することで、カットオフ周波数を著しく低くして低周波の信号を通過させている。しかしながら、外付け部品は、モジュールの実装面積及び製造コストを増加させる要因となる場合がある。

【0019】

図２は、外付け容量Ｃ_ｅｘｔの代わりに、入力端子Ｎ１及び入力端子Ｎ２と、負帰還増幅回路１０との間に容量Ｃ_１が挿入されたアナログフロントエンド回路を示す。ＤＣカットは、外付け容量Ｃ_ｅｘｔの代わりに、容量Ｃ_１により行われる。出力端子Ｎ５及び出力端子Ｎ６の後段には、信号処理回路が接続される。抵抗Ｒ及び容量Ｃ_２の両端は、完全差動アンプ１２の非反転入力部と反転出力部との間、及び完全差動アンプ１２の反転入力部と非反転出力部との間に接続される。容量Ｃ_１、容量Ｃ_２、及び完全差動アンプ１２は、反転増幅回路を構成しており、容量Ｃ_１、容量Ｃ_２、及び完全差動アンプ１２の非反転入力部及び反転入力部の接続点であるノードＮ３及びノードＮ４は、オペアンプの作用により仮想接地の状態となっている。

【0020】

図２に示すアナログフロントエンド回路もハイパスフィルタとして機能し、カットオフ周波数ｆ_ＣＵＴは、ｆ_ＣＵＴ＝１／（２πＲＣ_２）である。このように、カットオフ周波数ｆ_ＣＵＴは、抵抗値と容量値との積ＲＣ_２に反比例するため、低周波成分を通過させるためには、非常に大きな抵抗値及び容量値が必要となる。そのため、アナログフロントエンド回路の面積増加につながり、ウェハコストの増加を招く。

【0021】

また、大きな抵抗値を実現する場合、ＭＯＳダイオードまたは線形領域のＭＯＳを用いた抵抗のような能動素子を使用する場合がある。このような能動素子を用いた抵抗は、高抵抗化しやすいが、抵抗の両端に印加される電圧によって抵抗値が著しく変化してしまう。図２に示すアナログフロントエンド回路に振幅が大きい信号が入力されると、完全差動アンプ１２の反転出力部及び非反転出力部に接続された出力端子Ｎ５及び出力端子Ｎ６の電圧が大きく変動してしまう。そのため、ＭＯＳダイオードなどの能動素子を用いた抵抗の抵抗値が著しく変化する可能性がある。このような抵抗値の変化は、主に低周波側でアナログフロントエンド回路の線形性の劣化を引き起こす要因となり得る。

【0022】

そこで、本実施形態では、小面積で歪みを抑制可能なアナログフロントエンド回路を提供する。

【0023】

図３は、本実施形態に係るアナログフロントエンド回路１００の機能ブロックを示す図である。

【0024】

アナログフロントエンド回路１００は、大規模集積回路に内蔵される。大規模集積回路は、アナログフロントエンド回路１００から出力される信号を処理する信号処理回路をさらに内蔵してよい。アナログフロントエンド回路１００は、完全差動アンプ１２、ＤＣカット容量２０、帰還抵抗回路３０、及び減衰器５０を備える。一方のＤＣカット容量２０は、完全差動アンプ１２の非反転入力部１２ａに接続され、他方のＤＣカット容量２０は、完全差動アンプ１２の反転入力部１２ｂに接続される。完全差動アンプ１２の反転出力部１２ｃは、帰還抵抗回路３０を介して非反転入力部１２ａと一方のＤＣカット容量２０との接続点に接続され、完全差動アンプ１２の非反転出力部１２ｄは、帰還抵抗回路３０を介して反転入力部１２ｂと他方のＤＣカット容量２０との接続点に接続される。反転出力部１２ｃ及び非反転出力部１２ｄと、帰還抵抗回路３０との間には、減衰器５０が接続される。

【0025】

大規模集積回路の外部の信号源からＤＣカット容量２０を介して完全差動アンプ１２の非反転入力部１２ａ及び非反転入力部１２ａに入力信号が入力される。完全差動アンプ１２の反転出力部１２ｃ及び反転入力部１２ｂから出力された出力信号は、アナログフロントエンド回路１００の後段の信号処理回路に入力される。

【0026】

図４は、本実施形態に係るアナログフロントエンド回路１００の回路構成の一例を示す図である。

【0027】

アナログフロントエンド回路１００は、入力端子Ｎ１及び入力端子Ｎ２を介して、センサ素子などの信号源８０に接続されている。入力端子Ｎ１及び入力端子Ｎ２は、信号源８０からの差動信号を入力する。容量Ｃ_１は、ＤＣカット容量２０として機能する。

【0028】

一方の容量Ｃ_１の一端は、入力端子Ｎ１に接続され、一方の容量Ｃ_１の他端は、完全差動アンプ１２の非反転入力部に接続される。他方の容量Ｃ_１の一端は、入力端子Ｎ２に接続され、他方の容量Ｃ_１の他端は、完全差動アンプ１２の反転入力部に接続される。

【0029】

一方の容量Ｃ_２の一端は、ノードＮ３を介して完全差動アンプ１２の非反転入力部に接続され、一方の容量Ｃ_２の他端は、完全差動アンプ１２の反転出力部、及び出力端子Ｎ５に接続される。他方の容量Ｃ_２の一端は、ノードＮ４を介して完全差動アンプ１２の反転入力部に接続され、他方の容量Ｃ_２の他端は、完全差動アンプ１２の非反転出力部、及び出力端子Ｎ６に接続される。出力端子Ｎ５及び出力端子Ｎ６は、アナログフロントエンド回路１００の後段の信号処理回路に接続される。

【0030】

抵抗Ｒは、帰還抵抗回路３０として機能する。一方の抵抗Ｒの一端は、ノードＮ３を介して完全差動アンプ１２の非反転入力部に接続される。他方の抵抗Ｒの一端は、ノードＮ４を介して完全差動アンプ１２の反転入力部に接続される。一方の抵抗Ｒの他端と、完全差動アンプ１２の反転出力部との間、及び他方の抵抗Ｒの他端と、完全差動アンプ１２の非反転出力部との間に、減衰器５０が接続される。一方の抵抗Ｒの他端は、ノードＮ７を介して減衰器５０に接続され、他方の抵抗Ｒの他端は、ノードＮ８を介して減衰器５０に接続される。

【0031】

ＤＣカットは、入力端子Ｎ１及び入力端子Ｎ２に一端が接続されたそれぞれの容量Ｃ_１により行われる。すなわち、ＤＣカットを行うために外付け容量は、使用されない。

【0032】

図２に示す回路と同様に、容量Ｃ_１、容量Ｃ_２、及び完全差動アンプ１２は、容量を用いた反転増幅回路を構成しており、ノードＮ３及びノードＮ４は、オペアンプ作用により仮想接地の状態となっている。ここで、ノードＮ３の電圧Ｖ_Ｎ３及びノードＮ４の電圧Ｖ_Ｎ４は、０と仮定する。完全差動アンプ１２の入力側のノードＮ３及びノードＮ４、容量Ｃ_１、並びに容量Ｃ_２へのバイアス電圧の供給は、抵抗Ｒを介して行われる。

【0033】

図５は、図４に示すアナログフロントエンド回路１００のより詳細な回路構成の一例を示す。

【0034】

アナログフロントエンド回路１００は、クロック生成回路６０を備える。完全差動アンプ１２は、トランジスタＭ１、Ｍ２，Ｍ３、及びＭ４、電流源１２１、１２２、１２３、１２４、及び１２５を有する。

【0035】

トランジスタＭ１及びトランジスタＭ２は、差動対を構成し、ＮチャネルＭＯＳトランジスタである。トランジスタＭ１のソース端子が、ノードＮ００を介して差動対のテール電源である電流源１２３に接続される。トランジスタＭ１のドレイン端子が、ノードＮ０１を介してトランジスタＭ１の負荷となる電流源１２１に接続される。トランジスタＭ１のゲート端子が、ノードＮ３を介して一方の容量Ｃ_１の一端に接続される。トランジスタＭ２のソース端子が、ノードＮ００を介して電流源１２３に接続される。トランジスタＭ２のドレイン端子が、ノードＮ０２を介してトランジスタＭ２の負荷となる電流源１２２に接続される。トランジスタＭ２のゲート端子が、ノードＮ４を介して他方の容量Ｃ_１の一端に接続される。

【0036】

トランジスタＭ３及び電流源１２４、並びにトランジスタＭ４及び電流源１２５はそれぞれ、反転増幅器を構成する。トランジスタＭ３及びトランジスタＭ４は、ＰチャネルＭＯＳトランジスタである。トランジスタＭ３のソース端子が電源線に接続される。トランジスタＭ３のドレイン端子が電流源１２４及び出力端子Ｎ６に接続される。トランジスタＭ３のゲート端子が、ノードＮ０１を介してトランジスタＭ１のドレイン端子に接続される。トランジスタＭ４のソース端子が電源線に接続される。トランジスタＭ４のドレイン端子が電流源１２５及び出力端子Ｎ５に接続される。トランジスタＭ４のゲート端子が、ノードＮ０２を介してトランジスタＭ２のドレイン端子に接続される。

【0037】

帰還抵抗回路３０は、スイッチトキャパシタにより構成される。帰還抵抗回路３０は、容量Ｃ_Ｒと、容量Ｃ_Ｒの両端に接続されたスイッチＳＷ１及びスイッチＳＷ２を有する。スイッチＳＷ１及びスイッチＳＷ２は、クロック生成回路６０で生成されるサンプリングクロックΦ１及びサンプリングクロックΦ２に従って動作する。サンプリングクロックΦ１がＨｉｇｈで、サンプリングクロックΦ２がＬｏｗのとき、スイッチＳＷ１は、容量Ｃ_Ｒの一端を減衰器５０に接続し、スイッチＳＷ２は、容量Ｃ_Ｒの他端をトランジスタＭ１のゲート端子またはトランジスタＭ２のゲート端子に接続する。サンプリングクロックΦ１がＬｏｗで、サンプリングクロックΦ２がＨｉｇｈのとき、スイッチＳＷ１は、容量Ｃ_Ｒの一端をグランドに接続し、スイッチＳＷ２は、容量Ｃ_Ｒの他端をグランドに接続する。

【0038】

減衰器５０は、直列に接続された分圧抵抗回路５２ａ及び分圧抵抗回路５２ｂを有する。分圧抵抗回路５２ａ及び分圧抵抗回路５２ｂは、直列に接続された抵抗Ｒ_ａ及び抵抗（Ａ－１）Ｒ_ａを含む。分圧抵抗回路５２ａの抵抗Ｒ_ａの一端は、分圧抵抗回路５２ｂの抵抗Ｒ_ａの一端に接続され、分圧抵抗回路５２ａの抵抗Ｒ_ａの他端は、ノードＮ７を介して分圧抵抗回路５２ａの抵抗（Ａ－１）Ｒ_ａの一端に接続される。分圧抵抗回路５２ａの抵抗（Ａ－１）Ｒ_ａの他端は、出力端子Ｎ５、トランジスタＭ４のドレイン端子、一方の容量Ｃ_２の一端に接続される。分圧抵抗回路５２ｂの抵抗Ｒ_ａの他端は、分圧抵抗回路５２ｂの抵抗（Ａ－１）Ｒ_ａの一端に接続される。分圧抵抗回路５２ｂの抵抗（Ａ－１）Ｒ_ａの他端は、出力端子Ｎ６、トランジスタＭ３のドレイン端子、他方の容量Ｃ_２の一端に接続される。

【0039】

分圧抵抗回路５２ａの抵抗Ｒ_ａと分圧抵抗回路５２ａの抵抗（Ａ－１）Ｒ_ａとの間のノードＮ７を介して分圧抵抗回路５２ａは、一方の帰還抵抗回路３０に接続される。分圧抵抗回路５２ｂの抵抗Ｒ_ａと分圧抵抗回路５２ｂの抵抗（Ａ－１）Ｒ_ａとの間のノードＮ８を介して分圧抵抗回路５２ｂは、他方の帰還抵抗回路３０に接続される。

【0040】

本実施形態では、抵抗Ｒの帰還パスに減衰器５０が挿入されている。完全差動アンプ１２が動作するためには、ノードＮ３及びノードＮ４の両方にＤＣ（直流）成分が入力される必要がある。そのため、減衰器５０は、ＤＣ成分を含む出力端子Ｎ５及び出力端子Ｎ６の差動信号を１／Ａに減衰させて、ノードＮ７及びノードＮ８に出力する。ここで、Ａ＞１である。図１または図２に示す回路構成では、抵抗Ｒに印加される電圧は、Ｖ_Ｎ５である。一方、図４に示す回路構成では、抵抗Ｒに印加される電圧は、Ｖ_Ｎ７／Ａである。帰還抵抗回路３０の抵抗値Ｒと、減衰器５０の抵抗Ｒａの抵抗値Ｒａとの関係は、Ｒ_ａ≪Ｒでよいので、減衰器５０は、小面積で実装できる。

【0041】

図６は、図２に示すアナログフロントエンド回路の一部分を示す。図７は、図４に示すアナログフロントエンド回路１００の一部分を示す。図６に示すアナログフロントエンド回路では、抵抗Ｒは、出力端子Ｎ５からノードＮ３に帰還電流ｉ_ｆｂ＝Ｖ_Ｎ５／Ｒを流す。一方、図７に示すアナログフロントエンド回路１００では、抵抗Ｒは、ノードＮ７からノード３に帰還電流ｉ_ｆｂ＝Ｖ_Ｎ７／Ｒ＝Ｖ_Ｎ５／ＡＲを流す。すなわち、減衰器５０の作用により、ＤＣを含む低周波信号について、帰還電流ｉ_ｆｂが図２に示すアナログフロントエンド回路に比べて１／Ａ倍になる。その結果、抵抗ＲがＡ倍されたように見え、カットオフ周波数ｆ_ＣＵＴが、ｆ_ＣＵＴ＝１／（２πＡＲＣ_２）となる。

【0042】

したがって、本実施形態に係るアナログフロントエンド回路１００によれば、あるカットオフ周波数を実現する場合、要求される抵抗値と容量値との積を１／Ａ倍にすることができる。つまり、低カットオフ周波数を実現する場合に懸念となる抵抗及び容量の集積化コストを大幅に削減することができる。

【0043】

また、図２に示すアナログフロントエンド回路では、大振幅を扱うとき、抵抗Ｒに印加される電圧が著しく変化する。そのため、能動素子を利用した抵抗は抵抗値が大きく変化してしまい、低周波側の線形性が劣化してしまう場合がある。一方、図５に示すアナログフロントエンド回路１００では、抵抗Ｒにかかる電圧は減衰器５０の作用により１／Ａ倍に低下するので、後段の信号処理回路への信号振幅が大きい場合でも抵抗値の変動量は大幅に抑制される。したがって、図５に示すアナログフロントエンド回路１００では、図２に示すようなアナログフロントエンド回路よりも、線形性が改善される。

【0044】

図５に示すアナログフロントエンド回路１００では、帰還抵抗回路３０として、スイッチトキャパシタを用いる例について説明した。帰還抵抗回路３０として、スイッチトキャパシタ以外に、例えば、図８に示すように、ドレイン端子とソース端子とを接続したトランジスタ、すなわちダイオード接続したトランジスタ、または図９に示すように、線形領域のトランジスタが用いられてもよい。線形領域とは、ドレイン－ソース間電圧を上げていくと、ドレイン電流が増える領域、すなわちドレイン－ソース間電圧にドレイン電流が比例する領域のことをいう。

【0045】

減衰器５０は、図１０に示すように、分圧抵抗回路５２ａ及び分圧抵抗回路５２ｂの後段に、ローパスフィルタ回路５４をさらに備えてよい。ローパスフィルタ回路５４は、抵抗（Ａ－１）Ｒ_ａと抵抗Ｒ_ａとの間にそれぞれ一端が接続される２つの抵抗Ｒ_３と、２つの抵抗Ｒ_３の他端に両端が接続される容量Ｃ_３／２を含む。

【0046】

減衰器５０は、図１１に示すように、反転増幅回路で構成してもよい。反転増幅回路は、ノード５とノード８との間に直列に接続された抵抗Ｒ_ａ及び抵抗ＡＲ_ａと、ノード６とノード７との間とに直列に接続された抵抗Ｒ_ａと抵抗ＡＲ_ａとを含む、さらに、反転増幅回路は、非反転入力部に一方の抵抗Ｒ_ａの一端が接続され、反転出力部に一方の抵抗Ｒ_ａの他端が接続され、反転入力部に他方の抵抗Ｒ_ａの一端が接続され、非反転出力部に他方の抵抗Ｒ_ａの他端が接続された完全差動アンプをさらに含む。

【0047】

図１２は、図５に示すアナログフロントエンド回路１００の各ノードの電圧波形及び電流波形を示す。抵抗Ｒが、スイッチトキャパシタの場合、サンプリングクロックΦ１がＨｉｇｈのタイミングで、ノードＮ３とノードＮ７との間に容量Ｃ_Ｒが接続される。したがって、このタイミングで、瞬間的に、電流ｉ_ｆｂが流れ、電流ｉ_ｆｂの平均値は、以下となる。

【数1】

【0048】

よって、容量Ｃ_Ｒは、Ｒ＝１／（Ｆ_ｃｌｋＣ_Ｒ）の抵抗として振る舞う。減衰器５０の作用により、電圧Ｖ_Ｎ７及びＶ_Ｎ８は、電圧Ｖ_Ｎ５及びＶ_Ｎ６より減衰しており、電流ｉ_ｆｂの平均値は、減衰した電圧Ｖ_Ｎ７に基づいて決まる。

【0049】

図１３は、他の実施形態に係るアナログフロントエンド回路１００の機能ブロックを示す図である。

【0050】

図３に示すアナログフロントエンド回路１００は、差動入力を前提としている。一方、図１３に示すアナログフロントエンド回路１００Ａは、シングルエンド入力を前提としている。アナログフロントエンド回路１００Ａは、信号源から出力された単相信号（シングルエンド信号）がＤＣカット容量２０を介して増幅回路１４に入力される。増幅回路１４からの出力信号は、減衰器５０、及び帰還抵抗回路３０を介して増幅回路１４の入力側に帰還される。

【0051】

図１４は、図１３に示すアナログフロントエンド回路１００Ａの回路構成の一例を示す。

【0052】

アナログフロントエンド回路１００Ａは、増幅回路１４、容量Ｃ_１、容量Ｃ_２、抵抗Ｒ、及び減衰器５０を備える。容量Ｃ_１の一端は、入力端子Ｎ１に接続され、容量Ｃ_１の他端は、ノードＮ３を介して増幅回路１４の反転入力部に接続される。増幅回路１４の非反転入力部はノードＮ４を介して接地される。

【0053】

容量Ｃ_２の一端は、増幅回路１４の出力部に接続され、容量Ｃ_２の他端は、ノードＮ３を介して増幅回路１４の反転入力部に接続される。増幅回路１４の出力部は、減衰器５０を介して、抵抗Ｒの一端に接続される。抵抗Ｒの他端は、ノードＮ３を介して増幅回路１４の反転入力部に接続される。

【0054】

図１５は、アナログフロントエンド回路１００Ａのより詳細な回路構成の一例を示す。増幅回路１４は、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、及びＭ５、電流源１４１、及び１４２を備える。

【0055】

トランジスタＭ１、トランジスタＭ２、及びトランジスタＭ５は、ＮチャネルＭＯＳトランジスタである。トランジスタＭ３、及びトランジスタＭ４は、ＰチャネルＭＯＳトランジスタである。トランジスタＭ１のソース端子が、ノードＮ０を介して、テール電源である電流源１４１に接続される。トランジスタＭ１のドレイン端子が、トランジスタＭ３のドレイン端子に接続される。トランジスタＭ１のゲート端子が、ノードＮ３、容量Ｃ_１を介して入力端子Ｎ１に接続される。

【0056】

トランジスタＭ３のソース端子は、電源線に接続される。トランジスタＭ２のソース端子が、ノードＮ０を介して、電流源１４１に接続される。トランジスタＭ２のドレイン端子が、トランジスタＭ４のドレイン端子に接続される。トランジスタＭ２のゲート端子が接地される。

【0057】

トランジスタＭ４のソース端子は、電源線に接続される。トランジスタＭ４のゲート端子は、トランジスタＭ３のゲート端子、及びトランジスタＭ３のドレイン端子に接続される。

【0058】

トランジスタＭ５のソース端子は電源線に接続される。トランジスタＭ５のドレイン端子は、テール電源である電流源１４２に接続される。トランジスタＭ５のゲート端子は、トランジスタＭ４のドレイン端子、及びトランジスタＭ２のドレイン端子に接続される。

【0059】

トランジスタＭ５のドレイン端子は、出力端子Ｎ５、及び容量Ｃ_２の一端に接続される。容量Ｃ_２の他端は、ノードＮ３を介してトランジスタＭ１のゲート端子に接続される。

【0060】

減衰器５０は、抵抗Ｒ_ａ及び抵抗（Ａ－１）Ｒ_ａからなる分圧抵抗回路を含む。抵抗Ｒ_ａと抵抗（Ａ－１）Ｒ_ａとの間のノードＮ７に帰還抵抗である抵抗Ｒの一端が接続され、抵抗Ｒの他端がノードＮ３を介してトランジスタＭ１のゲート端子に接続される。

【0061】

以上のように構成されたアナログフロントエンド回路１００Ａでも、抵抗Ｒは、ノードＮ７からノードＮ３に帰還電流ｉ_ｆｂ＝Ｖ_Ｎ７／Ｒ＝Ｖ_Ｎ５／ＡＲを流す。すなわち、減衰器５０の作用により、ＤＣを含む低周波信号について、帰還電流ｉ_ｆｂが図２に示すアナログフロントエンド回路に比べて１／Ａ倍になる。その結果、抵抗ＲがＡ倍されたように見え、カットオフ周波数ｆ_ＣＵＴが、ｆ_ＣＵＴ＝１／（２πＡＲＣ_２）となる。

【0062】

したがって、あるカットオフ周波数を実現する場合、要求される抵抗値と容量値との積を１／Ａ倍にすることができる。つまり、低カットオフ周波数を実現する場合に懸念となる抵抗及び容量の集積化コストを大幅に削減することができる。

【0063】

なお、抵抗Ｒは、抵抗素子の他、ダイオード接続されたトランジスタ、線形領域のトランジスタ、またはスイッチトキャパシタでよい。減衰器５０は、分圧抵抗回路の他、分圧抵抗回路及びローパスフィルタ回路で構成されてもよいし、反転増幅回路で構成されてもよい。ただし、図５に示すアナログフロントエンド回路１００では、減衰器５０は、差動出力間の抵抗分圧で仮想的なアナログコモン電圧を生成していた。しかしながら、図１５に示すアナログフロントエンド回路１００Ａは、単相出力のため、代替えとして、アナログコモン電源を使用する。

【0064】

図１６は、シングルエンド入力で、かつ差動出力を前提したアナログフロントエンド回路１００Ｂの回路構成の一例を示す。一端が完全差動アンプ１２の反転入力部に接続された容量Ｃ_１の他端が、接地されている点で、図４に示すアナログフロントエンド回路１００と異なる。

【0065】

図１７及び図１８は、正転増幅回路を差動増幅回路として用いたアナログフロントエンド回路１００Ｃの回路構成の一例を示す。アナログフロントエンド回路１００Ｃは、容量Ｃと、抵抗Ｒと、差動増幅回路１６と、抵抗Ｒ_１と、抵抗Ｒ_２と、減衰器５０とを備える。図１８において、容量Ｃの一端は、入力端子Ｎ１に接続され、容量Ｃの他端は、差動増幅回路１６の非反転入力部に接続される。抵抗Ｒ_２の一端は、差動増幅回路１６の出力部に接続され、抵抗Ｒ_２の他端は、ノードＮ４を介して差動増幅回路１６の非反転入力部と、抵抗Ｒ_ａの一端に接続される。抵抗Ｒ_ａの一端は、ノードＮ７を介して抵抗Ｒの一端、及び抵抗（Ａ－１）Ｒ_ａの一端に接続される。抵抗Ｒの他端は、ノードＮ３を介して差動増幅回路１６の非反転入力部に接続される。

【0066】

アナログフロントエンド回路１００Ｃにおいて、抵抗Ｒ及び容量Ｃによってハイパスフィルタが構成されている。通常、抵抗Ｒはアナロググランド（ＡＧＮＤ）に接続される。しかし、アナログフロントエンド回路１００Ｃにおいて、差動増幅回路１６の出力部から減衰器５０を介して減衰された振幅の信号が抵抗Ｒに入力される。減衰器５０は、ノードＮ５に入力される信号の振幅を減衰させて、Ｖ_Ｎ７＝｛（Ａ－１）／Ａ｝×Ｖ_Ｎ４を満たす振幅の信号を出力する。ただし、ノードＮ７に入力される信号の振幅は、ノードＮ４に入力される信号の振幅より小さいので、図１８に示す回路構成に示す通り、減衰器５０は、正転増幅回路に含めて実装することもできる。

【0067】

差動増幅回路１６の仮想短絡作用により、

【数2】

とすると、ノードＮ７の電圧は、

【数3】

となり、抵抗Ｒを流れる電流は、

【数4】

となる。結果として、ハイパスフィルタのカットオフ周波数は次のようになる。

【数5】

【0068】

このように、正転増幅回路において、減衰器５０で信号の振幅を小さくして帰還させることで、通常１／（２πＲＣ）で決まるカットオフ周波数を１／Ａ倍にすることができる。

【0069】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0070】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0071】

１０ 負帰還増幅回路
１２ 完全差動アンプ
１２ａ 非反転入力部
１２ｂ 反転入力部
１２ｃ 反転出力部
１２ｄ 非反転出力部
１４ 増幅回路
１６ 差動増幅回路
２０ ＤＣカット容量
３０ 帰還抵抗回路
５０ 減衰器
５２ａ 分圧抵抗回路
５２ｂ 分圧抵抗回路
５４ ローパスフィルタ回路
６０ クロック生成回路
８０ 信号源
１００，１００Ａ，１００Ｂ，１００Ｃ アナログフロントエンド回路
１２１，１２２，１２３，１２４，１２５，１４１，１４２ 電流源
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】