特開 2023-6932 高電圧集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023006932

(43)【公開日】2023-01-18

(54)【発明の名称】高電圧集積回路

(51)【国際特許分類】

   H03K 17/08 20060101AFI20230111BHJP

   H03K 17/695 20060101ALI20230111BHJP

   H03K 17/687 20060101ALI20230111BHJP

   H01L 21/822 20060101ALI20230111BHJP

【ＦＩ】

H03K17/08 C

H03K17/695

H03K17/687 F

H01L27/04 H

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021109811

(22)【出願日】2021-07-01

(71)【出願人】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(72)【発明者】

【氏名】井上 隆

【テーマコード（参考）】

5F038

5J055

【Ｆターム（参考）】

5F038AR00

5F038AV05

5F038AV06

5F038BH02

5F038BH04

5F038BH06

5F038BH07

5F038BH15

5F038DF20

5J055AX25

5J055BX16

5J055CX13

5J055DX22

5J055DX43

5J055DX59

5J055DX72

5J055EY01

5J055EY12

5J055EY21

5J055EZ10

5J055EZ20

5J055GX01

5J055GX02

5J055GX04

5J055GX05

(57)【要約】

【課題】ブリッジ回路を駆動する高電圧集積回路において、誘導性負荷による負電圧発生時の誤動作を防止する。
【解決手段】
ブリッジ接続されたスイッチ素子をオンオフ駆動する高電圧集積回路（１）であって、
ブリッジ接続されたスイッチ素子をオンオフ駆動するための駆動信号を生成する制御回路（１１）と、ハイサイドスイッチ素子をオンオフ駆動するハイサイドドライバ（１３）と、ハイサイドドライバにオンオフ信号となるセット信号とリセット信号を各々送信する２つのレベルシフト回路（２０）と、ブリッジ接続されたスイッチ素子の出力端子の負電圧を検出する負電圧検知回路（２１）とを備え、負電圧検知回路（２１）は、負電圧を検知後に前記リセット信号を送信するレベルシフト回路にリセット信号を送出させることを特徴とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

ブリッジ接続されたスイッチ素子をオンオフ駆動する高電圧集積回路であって、
前記スイッチ素子をオンオフ駆動するための駆動信号を生成する制御回路と、
前記ブリッジ接続されたスイッチ素子のハイサイドにあるスイッチ素子をオンオフ駆動するハイサイドドライバと、
前記ハイサイドドライバにオンオフ信号となるセット信号とリセット信号を各々送信する２つのレベルシフト回路と、
前記ブリッジ接続されたスイッチ素子の出力端子の負電圧を検出する負電圧検知回路と、
を備え、
前記負電圧検知回路は、負電圧を検知後に前記リセット信号を送信するレベルシフト回路にリセット信号を送出させることを特徴とする高電圧集積回路。

【請求項2】

前記負電圧検知回路は、前記セット信号を送信するレベルシフト回路に接続され、
前記セット信号を送信するレベルシフト回路に流れる電流方向を検知することで負電位を検知することを特徴とする請求項１記載の高電圧集積回路。

【請求項3】

前記負電圧検知回路は、負電圧検知信号の出力時間を延長させる延長時間部を備えたことを特徴とする請求項１または２項記載の高電圧集積回路。

【請求項4】

前記セット信号を送信するレベルシフト回路に流れる電流の逆流を検知して、前記ハイサイドドライバにオフ信号を送出する強制オフ回路を備えたことを特徴とする請求項１または３項記載の高電圧集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチ素子がブリッジ接続されたパワーデバイスを駆動する高電圧集積回路に関する。

【背景技術】

【0002】

近年、ＰＷＭインバータ、ＬＬＣ回路などといった応用回路において、フルブリッジあるいはハーフブリッジ構成回路が使用されている。
ブリッジまたはハーフブリッジ回路の負荷が誘導性負荷（モータ、インダクタなど）の場合、スイッチング電流は、ダイオードの順方向回復（forward recovery）特性および配線の浮遊インダクタンス（stray inductance）と相まって、ハーフブリッジの出力ノードのところに負電圧のスパイク電圧を生成する。これらの負電圧のスパイク電圧は、制御回路並びに駆動回路に対して、不具合の発生の原因になる可能性がある。
ここで、高電圧集積回路を確実かつ安定動作させることを目的とした高電圧集積回路が開示されている。（特許文献１）
特許文献１には、高電圧集積回路チップの基板と、該高電圧集積回路チップ内で、電圧源と接地電位の間に直列に接続された前記ハーフブリッジ構成の前記第１のパワートランジスタ及び前記第２のパワートランジスタを駆動する第１のゲートドライバ及び第２のゲートドライバと、前記高電圧集積回路チップ内の寄生ダイオードと直列に接続され、かつ前記高電圧集積回路チップの基板と接地電位の間に配置され、出力ノードでの負の電圧過渡現象に起因して前記高電圧集積回路の前記寄生ダイオードに流れる電流を制限する抵抗器を備えたことを特徴としている。

【0003】

これは、高電圧集積回路チップ（ＨＶＩＣ）の基板とチップの接地電位（すなわち共通電位端子（ＣＯＭ））との間に抵抗器を配置することによって、出力ノードでの負の過渡現象によってチップの固有ダイオードが導通したときに、このダイオードを流れる電流が制限されることによって、負電圧のスパイク電圧の処理が大幅に改善されるという効果があるというものである。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許３３４６７６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１（従来技術１）のように高電圧集積回路チップ（ＨＶＩＣ）の基板とチップの接地電位（すなわち共通電位端子（ＣＯＭ））との間に抵抗器を配置できる構造となっているとは限らない。
また、スイッチング速度ｄｖ／ｄｔを速くすることで、負電圧のスパイク電圧そのものが上昇し、対策としては不充分であった。例えばブートストラップ回路を用いたハーフブリッジ回路において、ハーフブリッジ出力と誘導性負荷との接続点となるＶＳ端子が負電位になり、ブートストラップ回路の整流出力のＶＢ端子が共通電位端子（ＣＯＭないしＬＧＮＤ）より低い電圧になると、高電圧集積回路チップ内の寄生ダイオードを介して、ＬＧＮＤ→ＧＨ端子／ＶＳ端子→ＬＧＮＤ端子経由で電流が流れる。

【0006】

本発明の課題は、ブリッジ回路の負荷との接続点ＶＳ電位が負電圧になった場合でもハイサイドドライバ回路が誤動作しないように、簡単な回路構成で強制オフさせて誤ＯＮ動作を停止させることを提供する。

【課題を解決するための手段】

【0007】

前記課題を解決するために、ブリッジ接続されたスイッチ素子をオンオフ駆動する高電圧集積回路であって、前記スイッチ素子をオンオフ駆動するための駆動信号を生成する制御回路と、前記ブリッジ接続されたスイッチ素子のハイサイドにあるスイッチ素子をオンオフ駆動するハイサイドドライバと、前記ハイサイドドライバにオンオフ信号となるＳＥＴ信号とＲＥＳＥＴ信号を各々送信する２つのレベルシフト回路と、前記ブリッジ接続されたスイッチ素子の出力端子の負電位を検出する負電圧検知回路と、を備え、前記負電圧検知回路は、負電圧を検知後に前記ＲＥＳＥＴ信号を送信するレベルシフト回路にＲＥＳＥＴ信号を送出させることを特徴とする。

【発明の効果】

【0008】

本発明によれば、レベルシフトで用いる高圧素子及びシリーズ抵抗を利用することで、負電圧発生有無を検知すると共に、ハイサイドスイッチ素子を誤ＯＮ動作となる信号をＯＦＦ動作させることで、高電圧集積回路のシステムを安全にすることができる。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明の高電圧集積回路、およびブートストラップ回路およびハーフブリッジ回路と誘導性負荷を含めた構成図である。

【図2】図２は、実施形態の各部動作を示すタイミングチャートである。

【図3】図３は、図１に示す実施形態の応用回路図である。

【0010】

以下、本発明の高電圧集積回路の実施形態について図面を参照しながら説明する。

【0011】

（実施形態）
図１は、本発明の高電圧集積回路、およびブートストラップ回路およびハーフブリッジ回路と誘導性負荷を含めた構成図である。図１に示す構成図は、例えば三相モーターを制御する三相ＰＷＭインバータの1アーム分を摘出した回路に相当する。

【0012】

図１に示す構成図は、図示しない入力電源Ｖｉｎの両端にハーフブリッジ回路を構成するハイサイドスイッチ素子ＱＨ、ローサイドスイッチ素子ＱＬが接続されている。また、ハイサイドスイッチ素子ＱＨのソースとローサイドスイッチ素子ＱＬのドレインとモーターの巻線Ｌ１の一方の端子が接続されている。ハイサイドスイッチ素子ＱＨとローサイドスイッチ素子ＱＬは、図示しない指令値に基づきＰＷＭ信号を生成する制御回路１１を含む高電圧集積回路１０から出力されるオン／オフ信号に応じて相補的にオン／オフする。

【0013】

本発明の高電圧集積回路１０は、制御回路１１、ＯＲ回路ＯＲ、1ショット回路１２、コンパレータＣＰ、レベルシフト回路２０、フリップフロップ回路ＦＦ、ハイサイドドライバ１３、ローサイドドライバ１４から構成されている。
また、レベルシフト回路２０は、ＭＯＳＦＥＴＱｒ、Ｑｓ、ダイオードＤｒ、Ｄｓ、抵抗Ｒ１～Ｒ４で構成されている。
ここで、レベルシフト回路２０、フリップフロップ回路ＦＦ、ハイサイドドライバ１３の高圧電源は、ブートストラップ回路を構成するダイオードＤｂ、抵抗ＲｂおよびコンデンサＣｂから供給される。

【0014】

制御回路１１は、図示しない指令値に基づきＰＷＭ信号を生成し、相補的にオン／オフ信号の一方の信号をＯＲ回路ＯＲとレベルシフト回路２０に送信し、レベルシフト回路２０を介してフリップフロップ回路ＦＦからハイサイドドライバ１３に出力する。また、他方の信号を直接ローサイドドライバ１４に出力する。
これにより、ハイサイドドライバ１３の出力信号ＧＨは各々ハイサイドスイッチＱＨのゲートに出力され、ローサイドドライバ１４の出力信号ＧＬはローサイドスイッチＱＬのゲートに出力される。

【0015】

レベルシフト回路２０は、ブートストラップ回路のＶＢ端子とＬＧＮＤ間に接続されている。
低圧側の制御回路１１がＰＷＭ信号に基づきセットパルス信号とリセットパルス信号を生成して、セットパルス信号をレベルシフト回路２０へ出力し、リセットパルス信号はＯＲ回路ＯＲを介してレベルシフト回路２０へ出力する。レベルシフト回路２０は、このセット／リセットパルス信号を高圧側のフリップフロップ回路ＦＦへ送出し、フリップフロップ回路ＦＦを介してセット／リセットパルス信号をＰＷＭ信号に変換してハイサイドドライバ１３に伝送する。
レベルシフト回路２０は、一方の端子がブートストラップ回路のＶＢ端子に接続された抵抗Ｒ１と、抵抗Ｒ１の他方の端子とＭＯＳＦＥＴ Ｑｒのドレインが接続され、ソースが抵抗Ｒ３を介してＬＧＮＤに接続されたリセット信号送出回路と、一方の端子がブートストラップ回路のＶＢ端子に接続された抵抗Ｒ２と、抵抗Ｒ２の他方の端子とＭＯＳＦＥＴ Ｑｓのドレインが接続され、ソースが抵抗Ｒ４を介してＬＧＮＤに接続されたセット信号送出回路からなる。なお、ＭＯＳＦＥＴ Ｑｓのドレイン・ソース間の寄生ダイオードＤｓ並びに
ＭＯＳＦＥＴ Ｑｒのドレイン・ソース間の寄生ダイオードＤｒが存在する。

【0016】

制御回路１１のコンパレータＣＰの反転端子は、セット信号送出回路のＭＯＳＦＥＴ Ｑｓのソースと抵抗Ｒ４の接続点に接続され、非反転端子はＬＧＮＤに接続されている。ここで、コンパレータＣＰと抵抗Ｒ４は、負電圧検知回路２１を構成している。
コンパレータＣＰの出力はＯＲ回路ＯＲの一方の入力端子に接続され、また1ショット回路１２を介してＯＲ路ＯＲの他方の入力端子に接続されている。
なお、ＯＲ回路ＯＲの3番目の入力端子は、制御回路１１のリセットパルス信号が入力される。

【0017】

図２は、実施形態の各部動作を示すタイミングチャートである。図の上から順に、ハーフブリッジ回路のハイサイドスイッチＱＨのソースとローサイドスイッチＱＬのドレイン接続点であるＶＳ端子の電圧波形、巻線Ｌ１に流れる電流波形、ハイサイドスイッチＱＨのゲート駆動信号ＧＨ、ローサイドスイッチＱＬのゲート駆動信号ＧＬ、レベルシフト回路のセット信号送出回路のＭＯＳＦＥＴ Ｑｓのドレイン電圧、リセット信号送出回路のＭＯＳＦＥＴ Ｑｒのドレイン電圧、コンパレータＣＰの出力信号、1ショット回路１２の出力信号、およびＯＲ回路ＯＲの出力信号を示している。

【0018】

時刻ｔ０にて、図示しない制御回路１１からセットパルス信号が送出されて、レベルシフト回路のセット信号送出回路のＭＯＳＦＥＴ Ｑｓのドレイン電圧がＨからＬになる。これによりハイサイドスイッチＱＨのゲート駆動信号ＧＨがＬからＨとなって、ハイサイドスイッチＱＨがオンとなり、ＶＳ端子の電圧は電源電圧Ｖｉｎに上昇する。
次に、時刻ｔ１にレベルシフト回路のリセット信号送出回路のＭＯＳＦＥＴ Ｑｒのドレイン電圧がＨからＬになると、ハイサイドスイッチＱＨのゲート駆動信号ＧＨがＨからＬとなり、時刻ｔ１～ｔ２にかけてＶＳ端子の電圧は一転してＬＧＮＤ電圧に向け下降する。
ここで、時刻ｔ１以降は巻線Ｌ１に流れる電流が上昇から下降を始め、時刻ｔ２においては、ハーフブリッジ回路の両スイッチ素子がオフの状態のため、ローサイドスイッチ素子の寄生ダイオードＤＬを介して回生電流が流れる。これにより、ＶＳ端子には寄生ダイオードの順方向電圧の負電圧が生じる。さらに、巻線Ｌ１以外の浮遊インピーダンスなどの影響により、ＶＳ端子には１０Ｖ前後、あるいはスイッチング速度が速いと数１０Ｖの負電圧が生じる。
時刻ｔ２のタイミングでブートストラップ回路のコンデンサＣｂには制御電源Ｖｃｃから抵抗ＲｂとダイオードＤｂを介して充電されるが、抵抗Ｒｂの電圧降下が制御電源Ｖｃｃの電圧を上回り、その結果、ＶＢ端子が負電圧まで低下してしまう。ここで、レベルシフト回路にもＬＧＮＤからＶＢ端子に向けて電圧が印可されるため、レベルシフト回路のセット信号送出回路の抵抗Ｒ４→寄生ダイオードＤｓ→抵抗Ｒ２の経路で電流が流れる。
ここで、負電圧検出回路２１は、抵抗Ｒ４とＭＯＳＦＥＴ Ｑｓソースとの接続点電圧をコンパレータＣＰがＬＧＮＤ電位と比較し、負電圧を検知して、出力信号Ｈを1ショット回路１２およびＯＲ回路ＯＲへ出力する。
ＯＲ回路ＯＲはレベルシフト回路のリセット信号送出回路のＭＯＳＦＥＴ Ｑｒへゲート信号Ｈを送出する。これにより、ＶＳ端子が負電圧期間はレベルシフト回路からリセット信号が送出され続けることになり、ハイサイドスイッチ素子ＱＨの誤動作によるオン動作を防止することができる。

【0019】

また、1ショット回路１２は、あらかじめ1ショットパルスの時間をハーフブリッジ回路のデッドタイム時間より長い時間設定をしておくことで、、時刻ｔ３までの1ショットパルスを発生してＨレベルをＯＲ回路ＯＲへ出力する。すなわち、ＶＳ端子に生じる負電圧期間よりも長い時間に延長してリセット信号を送出させることができる。
これにより、ＶＳ端子の負電圧期間がスパイクでも、レベルシフト回路からリセット信号が送出され続けることになり、ハイサイドスイッチ素子ＱＨの誤動作によるオン動作を防止することができる。

【0020】

（実施形態の応用例）
図３は、図１に示す第１の実施形態の応用回路図である。図１と異なるのは、ＰＮＰトランジスタＱｄ、ダイオードＤｆ、抵抗Ｒ６、ＭＯＳＦＥＴ Ｑｆを追加している点である。
この追加部品は、ＶＳ端子の負電圧を検出し、ハイサイドドライバの入力信号を強制的にＬレベルにしてハイサイドスイッチ素子ＱＨの誤動作を防止する。

【0021】

ＰＮＰトランジスタＱｄのエミッタはＬＧＮＤに接続され、ベースは抵抗Ｒ４とＭＯＳＦＥＴ Ｑｓソースとの接続点に接続されている。コレクタはダイオードＤｆのアノードに接続され、カソードはＭＯＳＦＥＴ Ｑｆのゲートに接続されている。ＭＯＳＦＥＴ Ｑｆのゲート・ソース間に抵抗Ｒ６が接続され、ソースはＶＳ端子に接続されている。ＭＯＳＦＥＴ Ｑｆのドレインはフリップフロップ回路ＦＦの出力端子とハイサイドドライバの入力端子に接続されている。
この追加回路は、ＶＳ端子が負電圧になり、ＶＢ端子が負電圧になると、レベルシフト回路は、ＬＧＮＤよりＶＢ端子に向けて電流が逆流する。ここで、抵抗Ｒ４の電圧降下がＰＮＰトランジスタＱｄのベースエミッタ電圧の閾値（約０．６Ｖ）に達するとＰＮＰトランジスタＱｄがオンし、ＭＯＳＦＥＴ Ｑｆのゲートに負電圧の絶対値相当の電圧を印加してオン状態にし、ハイサイドドライバの入力端子を短絡する。これにより、ハイサイドスイッチ素子ＱＨの誤動作によるオン動作を防止することができる。言い換えれば追加回路はハイサイドスイッチ素子ＱＨの強制オフ回路になる。実施例で示した誤動作防止に加えて、より強固にハイサイドスイッチ素子ＱＨの誤動作によるオンを防止することができる。

【0022】

以上、本発明の実施形態を説明したが、上記実施形態は、本発明の技術的思想を具体化するための例示であって、個々の構成、組合せ等を上記のものに特定するものではない。本発明は、要旨を逸脱しない範囲内で種々変更して実施できる。
例えば、高電圧集積回路にブートストラップ回路の一部を内蔵してもよく、より高密度実装をすることができる。
また、ブリッジ回路を構成するスイッチ素子をＭＯＳＦＥＴで説明したが、ＩＧＢＴ、またはＳｉＣ、ＧａＮなど、その他の半導体素子に置き換えてもよい。

【産業上の利用可能性】

【0023】

本発明は、ＰＷＭインバータに使用されるＩＰＭ等に適用可能である。

【符号の説明】

【0024】

１、1ａ 三相ＰＷＭインバータの1アーム分を摘出した回路
１０、１０ａ 高電圧集積回路
１１ 制御回路
１２ １ショット回路
１３ ハイサイドドライバ
１４ ローサイドドライバ
２０ レベルシフト回路
２１ 負電圧検知回路
Ｃｂ コンデンサ
ＣＰ コンパレータ
Ｄｂ、Ｄｆ、Ｄｓ、Ｄｒ、ＤＨ、ＤＬ ダイオード
ＦＦ フリップフロップ回路
Ｌ１ 巻線
ＯＲ ＯＲ回路
ＱＨ ハイサイドスイッチ素子
ＱＬ ローサイドスイッチ素子
Ｑｄ ＰＮＰトランジスタ
Ｑｆ、Ｑｒ、Ｑｓ ＭＯＳＦＥＴ
Ｒ１～Ｒ６ 抵抗

【図1】

【図2】

【図3】