(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023070012
(43)【公開日】2023-05-18
(54)【発明の名称】スタック型SSD半導体デバイス
(51)【国際特許分類】
H01L 25/07 20060101AFI20230511BHJP
H01L 23/36 20060101ALI20230511BHJP
【FI】
H01L25/08 E
H01L23/36 D
H01L23/36 Z
【審査請求】有
【請求項の数】20
【出願形態】OL
【外国語出願】
(21)【出願番号】P 2022083475
(22)【出願日】2022-05-23
(31)【優先権主張番号】17/517,911
(32)【優先日】2021-11-03
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】504056130
【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド
(74)【代理人】
【識別番号】100207837
【弁理士】
【氏名又は名称】小松原 寿美
(72)【発明者】
【氏名】シュイ・ホイ
(72)【発明者】
【氏名】ボック・キム リー
(72)【発明者】
【氏名】シュクラ・ラーマ
(72)【発明者】
【氏名】タン・チョン ウン
(72)【発明者】
【氏名】チン・ヨン タット
(72)【発明者】
【氏名】バガト・シュリカール
【テーマコード(参考)】
5F136
【Fターム(参考)】
5F136BA30
5F136BB18
5F136BC03
5F136DA44
5F136FA01
5F136FA02
5F136FA03
5F136FA17
5F136FA23
(57)【要約】 (修正有)
【課題】放熱性に優れる、ソリッドステートドライブを提供する。
【解決手段】ソリッドステートドライブとも称される半導体メモリデバイスは、半導体パッケージから熱を奪うために、伝導性コーティング136などの熱伝導性構成要素を含む。コーティングはまた、電磁干渉の遮蔽及び吸収を提供するために導電性であってもよい。基板100を含む半導体デバイスは、ソリッドステートドライブを形成するために、はんだボールによってエッジコネクタプリント回路基板に固着されてもよい。また、基板100は省略されてもよく、半導体メモリダイ120、コントローラダイ124及び他の電子構成要素は、ソリッドステートドライブを形成するために、エッジコネクタプリント回路基板に直接的に表面実装されてもよい。
【選択図】
図10
【特許請求の範囲】
【請求項1】
ソリッドステートドライブであって、
チップキャリア媒体と、
前記チップキャリア媒体に実装された1つ以上の半導体メモリダイと、
第1の表面及び第2の表面を有する半導体コントローラダイであって、前記半導体コントローラダイの前記第1の表面は、前記チップキャリア媒体に実装されている、半導体コントローラダイと、
第3の表面及び第4の表面を有するヒートスプレッダブロックであって、前記ヒートスプレッダブロックの前記第3の表面は、前記半導体コントローラダイの前記第2の表面上に実装されており、前記ヒートスプレッダブロックは、前記半導体コントローラダイから熱を除去するように構成されている、ヒートスプレッダブロックと、
少なくとも前記1つ以上の半導体メモリダイ及び前記半導体コントローラダイの周りのエンクロージャであって、前記ヒートスプレッダブロックの前記第4の表面は、前記エンクロージャの表面で露出している、エンクロージャと、
前記エンクロージャの表面上の、前記ヒートスプレッダブロックの前記第4の表面と接触している熱伝導性フィルムであって、前記エンクロージャの前記表面上の前記熱伝導性フィルムは、前記ヒートスプレッダブロックから熱を除去するように構成されている、熱伝導性フィルムと、を備える、ソリッドステートドライブ。
【請求項2】
前記チップキャリア媒体は、基板である、請求項1に記載のソリッドステートドライブ。
【請求項3】
前記チップキャリア媒体は、プリント回路基板である、請求項1に記載のソリッドステートドライブ。
【請求項4】
前記1つ以上の半導体メモリダイ及び前記コントローラダイは、前記プリント回路基板の表面に直接的に実装されている、請求項3に記載のソリッドステートドライブ。
【請求項5】
プリント回路基板を更に備え、前記チップキャリア媒体は、基板であり、前記1つ以上の半導体メモリダイ及び前記コントローラダイは、前記基板の第1の表面に直接的に実装されており、前記基板の前記第1の表面に対向する前記基板の第2の表面は、前記プリント回路基板に直接的に実装されている、請求項1に記載のソリッドステートドライブ。
【請求項6】
前記1つ以上の半導体メモリダイは、互いにスタックされている、請求項5に記載のソリッドステートドライブ。
【請求項7】
前記エンクロージャの前記表面は、平面表面を含み、前記ヒートスプレッダブロックの前記第4の表面は、前記平面表面に形成された凹部内に存在し、前記熱伝導性フィルムは、前記ヒートスプレッダブロックの前記第4の表面に対して、前記凹部内に存在する、請求項1に記載のソリッドステートドライブ。
【請求項8】
前記熱伝導性フィルムは、電磁干渉に対して前記ソリッドステートドライブを吸収及び/又は遮蔽するために導電性でもある、請求項1に記載のソリッドステートドライブ。
【請求項9】
前記エンクロージャは、前記エンクロージャの前記表面から角度付きで延在する側面を更に含み、前記熱伝導性フィルムは、前記側面のうちの1つ以上に更に提供される、請求項1に記載のソリッドステートドライブ。
【請求項10】
前記チップキャリア媒体は、第1の側面及び第2の側面を含み、
前記1つ以上の半導体メモリダイは、前記チップキャリア媒体の前記第1の側面に実装された1つ以上の半導体メモリダイの第1の群を含み、
前記半導体コントローラダイは、前記チップキャリア媒体の前記第1の側面に実装された第1の半導体コントローラダイを含み、
前記エンクロージャは、前記チップキャリア媒体の前記第1の側面に固着された第1のエンクロージャを含み、
前記ソリッドステートドライブは、
前記チップキャリア媒体の前記第2の側面に実装された1つ以上の半導体メモリダイの第2の群と、
前記チップキャリア媒体の前記第2の側面に実装された第2の半導体コントローラダイと、
前記チップキャリア媒体の前記第2の側面に取り付けられた第2のエンクロージャであって、前記第2のエンクロージャは、少なくとも前記1つ以上の半導体メモリダイの第2の群及び前記第2の半導体コントローラダイを包囲する、第2のエンクロージャと、を更に備える、請求項1に記載のソリッドステートドライブ。
【請求項11】
前記チップキャリア媒体は、第1の側面及び第2の側面を含み、
前記1つ以上の半導体メモリダイは、前記チップキャリア媒体の前記第1の側面に実装された1つ以上の半導体メモリダイの第1の群を含み、
前記半導体コントローラダイは、前記チップキャリア媒体の前記第1の側面に実装された第1の半導体コントローラダイを含み、
前記エンクロージャは、前記チップキャリア媒体の前記第1の側面に固着された第1のエンクロージャを含み、
前記ソリッドステートドライブは、
前記チップキャリア媒体の前記第1の側面に実装された1つ以上の半導体メモリダイの第2の群と、
前記チップキャリア媒体の前記第1の側面に実装された第2の半導体コントローラダイと、
前記チップキャリア媒体の前記第1の側面に取り付けられた第2のエンクロージャであって、前記第2のエンクロージャは、少なくとも前記1つ以上の半導体メモリダイの第2の群及び前記第2の半導体コントローラダイを包囲する、第2のエンクロージャと、を更に備える、請求項1に記載のソリッドステートドライブ。
【請求項12】
前記チップキャリア媒体は、接触フィンガを含み、前記ソリッドステートドライブは、メモリカードとして構成されている、請求項1に記載のソリッドステートドライブ。
【請求項13】
前記チップキャリア媒体は、はんだボールを含み、前記ソリッドステートドライブは、USBデバイス及びエッジコネクタカードのうちの1つとして構成されている、請求項1に記載のソリッドステートドライブ。
【請求項14】
ソリッドステートドライブであって、
エッジコネクタプリント回路基板であって、前記エッジコネクタプリント回路基板は、エッジコネクタソケット内で嵌合するように構成されたエッジコネクタを含む、エッジコネクタプリント回路基板と、
前記エッジコネクタプリント回路基板に直接的に表面実装された1つ以上の半導体メモリダイと、
前記エッジコネクタプリント回路基板に直接的に表面実装された半導体コントローラダイと、
前記エッジコネクタプリント回路基板に固着され、前記1つ以上の半導体メモリダイ及び前記半導体コントローラダイを包囲するエンクロージャと、を備える、ソリッドステートドライブ。
【請求項15】
前記半導体コントローラダイは、第1の表面及び第2の表面を含み、前記半導体コントローラダイの前記第1の表面は、前記エッジコネクタプリント回路基板に直接的に実装されており、前記ソリッドステートドライブは、
第3の表面及び第4の表面を有するヒートスプレッダブロックであって、前記ヒートスプレッダブロックの前記第3の表面は、前記半導体コントローラダイの前記第2の表面上に実装されており、前記ヒートスプレッダブロックは、前記半導体コントローラダイから熱を除去するように構成されており、前記ヒートスプレッダブロックの前記第4の表面は、前記エンクロージャの表面で露出している、ヒートスプレッダブロックと、
前記エンクロージャの表面上の、前記ヒートスプレッダブロックの前記第4の表面と接触している熱伝導性フィルムであって、前記エンクロージャの前記表面上の前記熱伝導性フィルムは、前記ヒートスプレッダブロックから熱を除去するように構成されている、熱伝導性フィルムと、を更に備える、請求項14に記載のソリッドステートドライブ。
【請求項16】
前記エンクロージャの前記表面は、平面表面を含み、前記ヒートスプレッダブロックの前記第4の表面は、前記平面表面に形成された凹部内に存在し、前記熱伝導性フィルムは、前記ヒートスプレッダブロックの前記第4の表面に対して、前記凹部内に存在する、請求項15に記載のソリッドステートドライブ。
【請求項17】
前記熱伝導性フィルムは、電磁干渉に対して前記ソリッドステートドライブを吸収及び/又は遮蔽するために導電性でもある、請求項15に記載のソリッドステートドライブ。
【請求項18】
前記エッジコネクタプリント回路基板は、第1の側面と、前記第1の側面に対向する第2の側面と、を含み、前記1つ以上の半導体メモリダイ及び前記コントローラダイは、前記エッジコネクタプリント回路基板の前記第1の側面に実装されており、前記ソリッドステートドライブは、前記エッジコネクタプリント回路基板の前記第2の表面上に露出した試験パッドを更に備え、前記試験パッドは、前記ソリッドステートドライブの動作を試験するために試験ピンを受容するように構成されている、請求項14に記載のソリッドステートドライブ。
【請求項19】
前記1つ以上の半導体メモリダイは、1つ以上のフラッシュメモリダイ及びランダムアクセスメモリダイを含む、請求項14に記載のソリッドステートドライブ。
【請求項20】
ソリッドステートドライブであって、
チップキャリア媒体と、
前記チップキャリア媒体に実装された1つ以上の半導体メモリダイと、
第1の表面及び第2の表面を有する半導体コントローラダイであって、前記半導体コントローラダイの前記第1の表面は、前記チップキャリア媒体に実装されている、半導体コントローラダイと、
前記半導体コントローラダイから熱を逃すためのブロック手段と、
少なくとも前記1つ以上の半導体メモリダイ、前記半導体コントローラダイ、及び前記ブロック手段の少なくとも一部の周りのエンクロージャと、
前記エンクロージャの少なくとも一部の周りの、前記ブロック手段と連通しているフィルム手段であって、前記フィルム手段は、前記ブロック手段から前記ソリッドステートドライブを取り囲む環境に熱を逃すためのものである、フィルム手段と、を備える、ソリッドステートドライブ。
【発明の詳細な説明】
【背景技術】
【0001】
ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されてきている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きな容量と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、SSD(ソリッドステートドライバ)、PDA、及び携帯電話を含む、多種多様な電子製品における使用に理想的なものにした。
【0002】
多くの様々なパッケージング構成が知られているが、フラッシュメモリ半導体デバイスは、概して、システムインパッケージ(system-in-a-package、SIP)又はマルチチップモジュール(multichip module、MCM)として組み立てられ得、複数の半導体ダイは、小さなフットプリント基板の上面に実装及び相互接続されている。基板は、概して、片側又は両側のパッド及びトレースのパターンにエッチングされた導電層を有する、剛性の誘電体ベースを含み得る。次いで、1つ以上の半導体メモリダイ及びコントローラダイが、基板に実装され、電気的に結合され、次いで、ダイは、成形化合物に封入される。
【0003】
半導体パッケージの設計者は現在、いくつかの課題に直面している。半導体パッケージが、より小さく、より高い周波数で動作すると、熱が半導体パッケージの動作を損ない得るため、コントローラダイによって生成される熱は重要な問題になり得る。加えて、半導体パッケージは、現在、LGAメモリカードからBGAソリッドステートドライブまで多種多様な用途で使用されている。様々な数の半導体ダイと共に使用するために拡張可能であり、かつ、ソリッドステートドライブを含む様々な用途での使用に適応可能である、半導体パッケージ設計を提供することが有利であろう。
【図面の簡単な説明】
【0004】
【
図1】本技術の実施形態による、基板及びその基板を使用する半導体デバイスの全体的な製造プロセスのフロー図である。
【0005】
【
図2】本技術の一実施形態による、基板のパネルの上面図である。
【0006】
【
図3】本技術の一実施形態による、組み立てプロセスの第1の工程における半導体デバイスの基板の上面図である。
【0007】
【
図4A】本技術の一実施形態による、組み立てプロセスの第1の工程における半導体デバイスの基板の底面図である。
【0008】
【
図4B】本技術の代替的な実施形態による、組み立てプロセスの第1の工程における半導体デバイスの基板の底面図である。
【0009】
【
図5】本技術の実施形態による、基板上に実装された、いくつかのメモリダイの側面図である。
【0010】
【
図6】本技術の実施形態による、基板上に実装された、いくつかのメモリダイ、コントローラダイ、及びヒートスプレッダブロックの側面図である。
【0011】
【
図7】本技術の実施形態による、基板にワイヤボンディングされたいくつかのメモリダイの側面図である。
【0012】
【
図8】本技術の実施形態による、封入された半導体デバイスの側面図である。
【0013】
【
図9】本技術の実施形態による、ヒートスプレッダブロックがデバイスの表面で露出している、封入された半導体デバイスの側面図である。
【0014】
【
図10】本技術の実施形態による、熱伝導性コーティングで封入された半導体デバイスのそれぞれ側面図及び斜視図である。
【
図11】本技術の実施形態による、熱伝導性コーティングで封入された半導体デバイスのそれぞれ側面図及び斜視図である。
【0015】
【
図12】本技術の代替的な実施形態による、熱伝導性コーティングで封入された半導体デバイスの側面図である。
【0016】
【
図13】LGAパッケージとして構成された本技術の実施形態による、半導体デバイスの側面図である。
【0017】
【
図14】メモリカード内で使用される本技術の実施形態による、LGA半導体デバイスの上面図である。
【0018】
【
図15】PCBなどのホストデバイスに実装されたBGAパッケージとして構成された本技術の実施形態による、半導体デバイスの側面図である。
【0019】
【
図16】PCBなどのホストデバイスの第1の表面に実装された本技術の実施形態による、複数のBGA半導体デバイスの側面図である。
【0020】
【
図17】PCBなどのホストデバイスの第1及び第2の対向面に実装された本技術の実施形態による、複数のBGA半導体デバイスの側面図である。
【0021】
【
図18】USBメモリ記憶デバイス内に構成された本技術の実施形態による、BGA半導体デバイスの上面図である。
【0022】
【
図19】エッジコネクタカード上のSSD内に構成された本技術の実施形態による、BGA半導体デバイスの上面図である。
【0023】
【
図20】SSDの更なる例内に構成された本技術の実施形態による、BGA半導体デバイスの上面図である。
【0024】
【
図21】様々な数のメモリダイを有する半導体デバイスを含むホストデバイスの様々な構成の側面図である。
【
図22】様々な数のメモリダイを有する半導体デバイスを含むホストデバイスの様々な構成の側面図である。
【
図23】様々な数のメモリダイを有する半導体デバイスを含むホストデバイスの様々な構成の側面図である。
【0025】
【
図24】本技術の実施形態による、SSDエッジコネクタカードの側面図及び上面図である。
【
図25】本技術の実施形態による、SSDエッジコネクタカードの側面図及び上面図である。
【
図26】本技術の実施形態による、SSDエッジコネクタカードの側面図及び上面図である。
【発明を実施するための形態】
【0026】
ここで、本技術を、実施形態において、半導体パッケージから熱を奪うために伝導性コーティングを含む熱伝導性構成要素を含む、半導体メモリデバイスに関する図を参照して説明する。コーティングはまた、電磁干渉の遮蔽及び吸収を提供するために導電性であってもよい。本技術の半導体デバイスは、異なる構成で製造されてもよい。一例では、半導体デバイスは、LGA(ランドグリッドアレイ)デバイスとして構成され、メモリカードとしてパッケージ化されてもよい。更なる例では、半導体デバイスは、プリント回路基板上に実装されたBGA(ボールグリッドアレイ)デバイスとして構成されてもよい。次いで、BGAデバイスは、USBドライブとして使用されてもよく、又はエッジコネクタによってマザーボードに実装されてもよい。
【0027】
実施形態では、基板を含む半導体デバイスは、ソリッドステートドライブを形成するために、はんだボールによってエッジコネクタプリント回路基板に固着されてもよい。更なる実施形態では、基板は省略されてもよく、半導体メモリダイ、コントローラダイ、及び他の電子構成要素は、ソリッドステートドライブを形成するために、エッジコネクタプリント回路基板に直接的に表面実装されてもよい。
【0028】
半導体メモリデバイスは、例えば、異なる数のフラッシュメモリダイ及び/又はランダムアクセスメモリダイを使用して、異なる用途に合わせた記憶容量で容易に拡張又は適合され得る。本技術の半導体メモリデバイスは、簡略化された製造アセンブリ及び試験手順の更なる利点を提供する。
【0029】
本技術は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本技術を当業者に十分に伝えるように提供される。実際、本技術は、添付の「特許請求の範囲」によって定義される本技術の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本技術の以下の詳細な説明において、本技術の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本技術が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。
【0030】
本明細書で使用され得るように、「頂部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語は、単に例として、及び例示目的のためであるに過ぎず、参照された項目が位置及び向きにおいて交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」、「およそ」、及び/又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。一実施形態では、許容可能な製造許容差は、所与の寸法の±2.5%である。
【0031】
本開示の目的のために、接続とは、直接的な接続又は(例えば、1つ以上の他の部分を介した)間接的な接続であり得る。場合によっては、第1の要素が第2の要素に接続、固着、実装、又は結合されていると言及される場合、第1及び第2の要素は、互いに直接的に接続、固着、実装、又は結合されるか、又は互いに間接的に接続、固着、実装、又は結合され得る。第1の要素が第2の要素に直接的に接続、固着、実装、又は結合されていると言及される場合、第1の要素と第2の要素との間に中間要素は存在しない(場合によっては、第1及び第2の要素を接続、固着、実装、又は結合するために使用される接着剤又は溶融金属以外であり得る)。
【0032】
ここで、本技術の一実施形態を、
図1のフロー図、並びに
図2~
図26の上面図、側面図、及び斜視図を参照して説明する。半導体デバイス150のアセンブリは、
図2に示されるように、工程200においてパネル102上で連続的に形成された複数の基板100から始まる。
図2は、基板100のパネル102の1つの表現を示しているが、パネル102は、更なる実施形態において、多種多様な他の構成及び多くの基板100を有し得る。基準マーク104は、処理ツールにおける基板パネルのマシンビジョンのアラインメントを可能にするため、基板パネル102上に提供される。同じく基準マークも例であるに過ぎず、他の基板パネルにおいて変化し得る。
【0033】
基板100を
図3~
図4Bに示す。基板100は、以下に説明するように、チップキャリア媒体に実装された1つ以上のダイとホストデバイスとの間で信号、データ、及び/又は情報を転送するために提供されるチップキャリア媒体の一例である。しかしながら、プリント回路基板(PCB)、リードフレーム、又はテープ自動ボンディング(TAB)テープを含む、チップキャリア媒体の他の例が使用されてもよいことが理解される。チップキャリア媒体がPCBである例を以下に説明する。基材100が基材である場合、基材は、それぞれ2つの導電層間に挟まれた1つ以上のコア層で形成され得る。1つ以上のコア層は、例えば、ポリイミド積層体、FR4及びFR5を含むエポキシ樹脂、ビスマレイミドトリアジン(bismaleimide triazine、BT)などの様々な誘電材料で形成され得る。1つ以上のコア層は、代替的な実施形態では、セラミック又は有機であり得る。
【0034】
工程204では、2つ以上の導電層が、電気コネクタを含むコンダクタンスパターンにエッチングされ得る。電気コネクタは、電気トレース108、接触パッド110、及び基板100の異なる導電層のコンダクタンスパターンを電気的に相互接続する貫通孔ビア112を含み得る。
図3に示されるコンダクタンスパターンは、例であるに過ぎず、更なる実施形態において様々であり得る。基板100が(外部の上部導電層と下部導電層との間に)内部導電層を含む場合、内部導電層のうちの1つ以上のコンダクタンスパターンは、層が基板100に組み付けられる前に形成され得る。様々な層のコンダクタンスパターンは、フォトリソグラフィ、スクリーン印刷、及び他の方法によって形成され得る。
【0035】
電気コネクタの様々なパターンが提供され得るが、一実施形態では、電気コネクタは、異なる構成要素を物理的かつ電気的に取り付けるための接触パッドを含み得る。これらの接触パッドは、以下に説明するように、フラッシュメモリダイを固着させるための接触パッド110a、コントローラダイを固着させるための接触パッド110b、及びダイナミックRAMを固着させるための接触パッド110cを含み得る。更なる実施形態では、接触パッド110cは省略されてもよい。接触パッド110は、以下に説明するように、半導体デバイス150のEMI/RFI遮蔽のためのデバイスカバーに接続するための接地接触パッド110dを更に含む。接触パッド110a、110b、100c、及び/又は110d(一般に接触パッド110と称される)の数は、例であり、更なる実施形態において様々であり得る。接触パッド110、及び全般的に電気コネクタは、銅、銅合金、めっき銅合金、Alloy 42(42Fe/58Ni)、又は他の金属及び材料など、様々な材料で形成され得る。
【0036】
図4A及び
図4Bは、基板100の底面の2つの代替的な実施形態の底面図である。両方の実施形態は、以下に説明するように、完了時及び/又は組み立て中に半導体デバイス150の試験を可能にする試験パッド114を含む。
図4Aの実施形態は、以下に説明するように、はんだボールを受容するためのはんだボールパッド115を含む、BGA(ボールグリッドアレイ)デバイスとして構成され得る。はんだボールパッド及びはんだボールは、完成した半導体デバイス150がプリント回路基板などのホストデバイスに物理的及び電気的に実装されることを可能にする。はんだボールパッド115の数及びパターンは、例であるに過ぎず、更なる実施形態において様々であり得る。
図4Bの実施形態は、接触フィンガ116を含むLGA(ランドグリッドアレイ)デバイスとして構成されている。接触フィンガ116は、完成した半導体デバイス150が、携帯電話、ラップトップ、又は他のコンピューティングデバイスなどのホストデバイスのスロットに取り外し可能に挿入されることを可能にする。接触フィンガ116の数及びパターンは、例であるに過ぎず、更なる実施形態において様々であり得る。
【0037】
再び
図1を参照すると、基板100は次に、工程208において、例えば、自動光学検査(automatic optical inspection、AOI)において検査され得る。一旦検査されると、接触パッド110は、工程212において、例えば、既知の電気めっき又は薄膜堆積プロセスにおいてNi/Au、Alloy 42などでめっきされ得る。基板100は次に、基板100が適切に作動することを確実にするため、工程216において動作試験を受け得る。工程220では、基材が、例えば、汚染、傷、及び変色をチェックするための自動目視検査(automated visual inspection、AVI)及び最終目視検査(final visual inspection、FVI)を含む目視検査をされ得る。これらの工程のうちの1つ以上は、更なる実施形態では、省略されるか、又は異なる順序で実行され得る。例えば、以下に説明するように、一実施形態では、SSDは、ダイ及び他の電子構成要素をエッジコネクタPCB上に直接的に実装することによって形成される。そのような実施形態では、検査工程208及び220は省略されてもよく、動作試験工程216も省略されてよい。
【0038】
基板100が検査に合格すると仮定すると、受動的な構成要素118(
図3及び
図5)は次に、工程224において基板100に固着され得る。1つ以上の受動的な構成要素としては、例えば、1つ以上のコンデンサ、抵抗器、及び/又はインダクタが挙げられ得るが、他の構成要素が企図される。示されている受動的な構成要素118は、例であるに過ぎず、数、タイプ、及び位置は、更なる実施形態において様々であり得る。
【0039】
工程230では、
図5の側面図に示されるように、1つ以上の半導体ダイ120が基板100上に実装され得る。半導体ダイ120としては、例えば、2D NANDフラッシュメモリ若しくは3D BiCS(ビットコストスケーリング)、V-NAND、又は他の3Dフラッシュメモリなどのメモリダイが挙げられ得るが、他のタイプのダイ120が使用されてもよい。複数の半導体ダイ120が含まれる場合、半導体ダイ120は、示されるようなダイスタックを形成するために、オフセットステップ付き構成でスタックされ得る。スタックに示されるダイ120の数は、例であるに過ぎず、実施形態は、例えば、1、2、4、8、16、32、又は64個のダイを含む異なる数の半導体ダイを含み得る。更なる実施形態では、他の数のダイが存在してもよく、スタッキングは、示されるオフセット配置にある必要はない。ダイ120は、ダイアタッチフィルムを使用して、基材に、及び/又は互いに固着され得る。一例として、ダイアタッチフィルムをB段階まで硬化させて、ダイ120をスタック内に事前に固着させ、続いて最終のC段階まで硬化させて、ダイ120を基板100に永続的に固着させることができる。
【0040】
任意選択的に、メモリダイを追加することは、工程232において、RAM(ランダムアクセスメモリ)ダイ122を基板100上に表面実装することを含み得る。RAMダイ122は、例えば、SDRAM、DDR SDRAM、LPDDR、及び/又はGDDRであり得る。更なる実施形態では、RAMダイ122は省略されてもよい。含まれる場合、RAMダイ122は、パッド110cに実装されたフリップチップであり得る。
【0041】
工程234では、
図6に示されるように、コントローラダイ124が基板に追加的に実装され得る。コントローラダイ124は、例えば、メモリダイ120及びRAMダイ122との間の信号及びデータの転送を制御するためのASICであってもよい。コントローラダイ124は、パッド110bに実装されたフリップチップであってもよい。
【0042】
「背景技術」の項に示されるように、コントローラダイ124は、不利に熱を発生させ得る。コントローラダイから熱を逃すために、ヘッドスプレッダブロック(HSB)126は、工程236においてコントローラダイの上部に固着され得る。HSB126は、銅及びアルミニウムなどの金属を含む、様々な熱伝導性材料で形成され得る。シリコンを含む他の材料で作製されてもよい。HSB126は、コントローラダイ124の長さ及び幅と少なくとも同じ大きさの長さ及び幅を有し得るが、HSB126の長さ及び/又は幅は、更なる実施形態では、コントローラダイ124の長さ及び/又は幅より大きくてもよく、又は小さくてもよい。HSB126の高さは、以下に説明するように、半導体ダイを封入する成形化合物の最終的な上面と同一平面であるか、又はわずかに下になるように延在し得る。HSB126は、様々な熱伝導性接着剤のいずれかを使用して、コントローラダイ124の上面に固着され得る。
【0043】
工程238では、半導体ダイ120は、互いに及び基材100上の接触パッド110aに電気的に相互接続され得る。
図7は、それぞれのダイ120上の対応するダイボンドパッドの間に、スタックを下るように形成され、次いで基材100の上面上の接触パッド110aに接合されている、ボンドワイヤ128の側面図を示す。ワイヤボンドは、ボールボンディング技法など、既知の技法及びワイヤボンディング機械を使用して形成され得、ワイヤボンドキャピラリー(図示せず)は、ボールバンプを接触パッド110a上に適用し、その後、ワイヤを繰り出して、次のダイボンドパッドにステッチボンドを作製する。他のワイヤボンディング技法も可能である。半導体ダイ120は、更なる実施形態において、シリコン貫通ビア(through-silicon via、TSV)及びフリップチップ技術を含む他の方法によって、互いに及び基板100に電気的に相互接続され得る。
【0044】
ダイ120の基板100への電気的相互接続の形成に続いて、
図8の側面図に示されるように、半導体デバイス150は、工程240においてエンクロージャ内に収容され得る。エンクロージャは、半導体ダイ、ボンドワイヤ128、及び基板100上の他の構成要素を封入する成形化合物130であり得る。成形化合物130としては、例えば、固体エポキシ樹脂、フェノール樹脂、溶融シリカ、結晶性シリカ、カーボンブラック、及び/又は金属水酸化物が挙げられ得る。他の成形化合物が企図される。成形化合物は、圧縮成形、トランスファ成形、又は射出成形技法を含む、様々な既知のプロセスによって塗布され得る。半導体デバイス150は、FFT(フローフリー薄型)成形を含む他の方法によって封入されてもよい。上記のように、HSB126の上面は、成形化合物130の上面の平面内にあってもよく、又は成形化合物130のわずかに下にあってもよい。
【0045】
本技術の態様によれば、熱伝導性コーティングは、半導体デバイス150の少なくとも上面上に塗布され得、伝導性コーティングは、HSB126の上面と接触している。実施形態では、HSB126の上面は、成形化合物130の上部平面表面のわずかに下にあり得る。そのような実施形態では、
図9の側面図に示されるように、成形化合物の上面の平面に凹部132を作製するために、工程244においてHSB126の上の成形化合物が除去され得る。HSB126の上の成形化合物は、レーザー、化学エッチング、又は研削を含む様々な方法によって除去され得る。
【0046】
熱伝導性コーティング136は、
図10の側面図に示されるように、工程246において半導体デバイス150の少なくとも上面上に塗布され得る。熱伝導性コーティング136は、凹部132に充填され、HSB126の上面と接触する。熱伝導性コーティング136はまた、成形化合物130の表面の上の厚さtまで塗布され得る。例では、厚さtは5~20μmであり得るが、更なる実施形態では、それより薄くてもよく、又は厚くてもよい。そのような一実施形態では、厚さtはゼロであってもよく、伝導性コーティング136は、HSB126上の凹部132にのみ塗布される。
【0047】
熱伝導性コーティング136は、例えば、グラフェン、炭化ケイ素、CNT(カーボンナノチューブ)、カーボンナノ材料、及び高熱伝導率を有する他の金属又は合金を含む、様々な熱伝導性フィルムで形成され得る。熱伝導性コーティング136は、PVD(物理的気相蒸着)又はCVD(化学的気相蒸着)などの塗装、印刷、スパッタリング、めっき、又は薄膜堆積技法を含む様々な方法によって半導体デバイスの上面に塗布され得る。実施形態では、熱伝導性であることに加えて、コーティング136は、以下に記載されるようにEMI/RFI遮蔽及び/又は吸収を提供するため、導電性であり得る。
【0048】
組み立てのこの段階では、個々の半導体デバイス150は、依然としてパネル102の一部であるため、熱伝導性コーティング136は、パネル102の表面全体に塗布され得る。熱伝導性コーティング136が塗布されると、個々の半導体デバイス150は、工程248において、例えば
図11及び
図12の斜視図に示されるように、パネル102から個片化され得る。個々の半導体デバイスは、鋸刃、レーザー、ウォータージェット、又は他の方法を含む様々な切断方法のいずれかを使用して、パネル102から個片化され得る。
【0049】
図11及び
図12は、完成した半導体デバイス150の斜視図である。上記のように、熱伝導性コーティング136は、一旦個片化されると、
図11に示すように、コーティング136が半導体デバイス150の上面上にあるように、基材パネル102の表面全体に塗布され得る。そのような実施形態では、コントローラダイからの熱は、コントローラ124からHSB126に、及びHSB126から伝導性コーティング136に伝導され、半導体デバイス150の上面からデバイス150を取り囲む周囲環境に放射される。更なる実施形態では、個片化後、コーティング136は、
図12に示されるように、半導体デバイス150の1つ以上の側縁部にも塗布され得る。1つ以上の側縁部へのコーティング136の提供は、半導体デバイス150からの熱放散を更に強化し得る。
【0050】
上記のように、実施形態では、完成した半導体デバイス150は、プリント回路基板などのホストデバイスに固着されたBGAパッケージとして使用され得る。そのような実施形態では、工程240において、
図11及び
図12に示されるように、半導体デバイス150をホストデバイスにはんだ付けする際に使用するためのはんだボール140が、基板100の下面上の接触パッド115(
図4A)に固着されてもよい。
【0051】
図1のフロー図は組み立て工程の特定の順序を示しているが、
図1の工程の少なくともいくつかは、示されたものとは異なる順序で実行され得ることが理解される。例えば、はんだボール140は、個片化前など、デバイス組み立てにおける早期の段階で適用されてもよい。ダイ120、122、及び124はまた、異なる順序で適用され、異なる順序で基板に電気的に接続されてもよい。上記のように、特定の組み立て工程も、更なる実施形態で省略されてもよい。
【0052】
半導体デバイス150は、はんだボール140を有するBGAパッケージとして構成されてもよく、又ははんだボール140が省略されているLGAパッケージとして構成されてもよい。
図13及び
図14は、それぞれ、デバイス150がLGAパッケージとして構成されている例の端面図及び底面図である。そのような実施形態では、半導体デバイス150は、プラスチックハウジング152内に封止され、多種多様な標準及び非標準形式のいずれかによるメモリカード154として使用され得る。半導体デバイス150を含むメモリカード154は、半導体デバイス150とホストデバイスとの間のデータ交換を可能にするため、接触フィンガ116(
図4B及び
図14)がホストデバイスのスロット内のピンに接触している状態で、ホストデバイスのスロット内に取り外し可能に挿入され得る。
【0053】
図15は、はんだボール140によってホストデバイス162内のプリント回路基板(PCB)160に実装されたBGAパッケージとして構成された半導体デバイス150の側面図である。PCB160は、
図15に示すように、単一の半導体デバイス150を有し得る。あるいは、PCB160は、
図16及び
図17に示されるように、その上に実装された複数の半導体デバイス150を有し得る。
図16では、半導体デバイス150は、PCBの第1の表面160aに実装されている。
図17では、半導体デバイス150は、PCB160の対向する表面160a及び160bの両方に実装されている。例では、一方又は両方の表面160a、160bに2、4、8、又は16個の半導体デバイス150が存在し得るが、表面160a及び/又は160b上には他の数のデバイス150が存在してもよい。PCB160の両方の表面への半導体デバイス150の提供は、ホストデバイス162の全体的なメモリ容量を増加させる。
【0054】
ホストデバイス162は、多種多様なホストデバイスのうちのいずれかであり得る。
図18は、ホストデバイス162がUSBデバイスである例を示す。USBデバイス162は、上記のようにPCB160及び半導体デバイス150を含む。
図18のPCB160は、上述のようにPCB160の片側又は両側に位置付けられた1つ又は複数の半導体デバイス150を有し得る。USBデバイス162は、別のデバイスのスロットに差し込むためのインターフェースコネクタ164を含む。インターフェースコネクタ164は、様々なUSB標準のいずれかに従って形成され得る。
【0055】
図19は、ホストデバイス162がコンピューティングデバイス(図示せず)のマザーボードに実装するように構成されたエッジコネクタカードである例を示す。エッジコネクタカード162は、本明細書ではエッジコネクタプリント回路基板とも称されるPCB165で形成される。様々な電子構成要素が、1つ以上の半導体デバイス150を含むエッジコネクタPCB165に実装され得る。
図24~
図26に関して以下に説明する更なる実施形態では、フラッシュメモリダイ120、コントローラダイ124、及び他の電子構成要素は、エッジコネクタカード162のエッジコネクタPCB165(基板100なし)に直接実装され、成形化合物130に封入され得る。
【0056】
図19の実施形態では、1つ以上の半導体デバイス150は、
図19に示される表面165a上に、及び/又は
図19には示されていない、表面165aの反対側の表面165b上に実装され得る。エッジコネクタカード162のエッジコネクタPCB165に実装される他の電子構成要素のうちの1つは、コントローラ166であり得る。コントローラ166は、1つ以上の半導体デバイス150とエッジコネクタカード162が接続されるコンピューティングデバイスとの間でデータ及び情報を交換するために使用され得る。更なる実施形態では、コントローラ166は、1つ以上の半導体デバイス150内の1つ以上のコントローラダイ124(
図10)に統合され得る。
【0057】
エッジコネクタカード162は、ホストコンピューティングデバイスのエッジコネクタスロット内に取り外し可能に嵌合するように構成されたエッジコネクタ170を含み得る。エッジコネクタカード162は、エッジコネクタカード162のエッジコネクタスロットへの挿入及びエッジコネクタスロットからの取り外しを容易にするために、サムグリップ172を更に含み得る。一旦エッジコネクタスロットに実装されると、エッジコネクタカード162とホストコンピューティングデバイスとの間でデータ及び情報が交換され得る。エッジコネクタ170は、多種多様な標準に従って構成され得る。
【0058】
実施形態では、
図19に示されるエッジコネクタカードは、それ自体がSSD(ソリッドステートドライブ)として使用され得る。更なる実施形態では、
図19に示されるような複数のエッジコネクタカードが、SSD162として一緒に使用され得る。SSD162は、更なる実施形態では他の構成要素で形成されてもよい。例えば、
図20は、PCB160に実装された3つの半導体デバイス150を有するSSD162の上面図である。更なる例では、
図20のSSD162には、より多くの又はより少ない半導体デバイス150が存在し得る。SSD162は、ハウジング176内に収容された他の電子構成要素174(例えば、コントローラなど)を含み得、他のデバイスに接続するためのコネクタインターフェース178を有し得る。
【0059】
上記のように、本技術の特徴は、異なる用途に所望されるようにカスタマイズ及び拡張され得るメモリ容量を有する半導体デバイス150及びホストデバイス162を提供することである。
図21は、PCB160の第1の表面160aに実装されたm個の半導体デバイス150を含む、ホストデバイス162の側面図である。それぞれの半導体デバイスは、n個のフラッシュメモリダイ120を含み得る。半導体デバイス150のそれぞれは、同じ数又は異なる数の半導体ダイ120を有し得る。デバイス162の記憶容量は、それぞれの半導体デバイス150内の半導体ダイ120の数nを変えることによって、及び/又は半導体デバイス150の数mを変えることによって、必要に応じて特定の用途に合わせてカスタマイズされ得る。
【0060】
半導体デバイス150内のフラッシュメモリダイ120のスタッキングは、ホストデバイス162に対するカスタマイズされ、増加された記憶容量を更に可能にするために、異なる実施形態において様々であり得る。
図22は、半導体デバイス150のうちの1つ以上が、それぞれのデバイス150内の合計2n個のダイ120を提供するため、メモリダイ120の2つの別個のスタックを有し得る、例示的なホストデバイス162の側面図である。スタックは、示されるように互いに向かう方向のステップでもよく、又はスタックは、同じ方向又は互いに離れる方向のステップであってもよい。所与のホストデバイス162は、フラッシュメモリダイ120の2つの別個のスタックを有するいくつかの半導体デバイス150、及びフラッシュメモリダイ120の単一のスタックを有する半導体デバイス150のうちの他の半導体デバイス150を含み得る。
【0061】
図23は、PCB160の両方の表面160a及び160b上のm個の半導体デバイス150を含む一実施形態を示す。それぞれのデバイス150は、n個のフラッシュメモリダイ120を含む。表面160a及び160bは、同じ数又は異なる数の半導体デバイス150を有し得、半導体デバイス150は、同じ数又は異なる数のフラッシュメモリダイ120を有し得る。ダイ120の単一のスタックが示されているが、半導体デバイス150のうちの1つ以上は、例えば
図22に示されるように、ダイの複数のスタックを有し得る。
【0062】
図21~
図23に示される半導体デバイス150及びフラッシュメモリダイ120、又はそれらの組み合わせを使用することは、結果として生じるホストデバイス162の記憶容量において大きな柔軟性及び拡張性を提供する。このようにして、ホストデバイス162の記憶容量は、特定の用途のために容易にカスタマイズされ得る。
図19に示されるように、例えばエッジコネクタカード上に配置された場合、エッジコネクタカードのフットプリント(長さ及び/又は幅)を増加させて、追加の半導体デバイス150のためにエッジコネクタカードの前側及び/又は後側の空間を確保することによって、記憶容量も増加され得る。
【0063】
本技術の更なる特徴は、
図21~
図23に示される半導体パッケージ150の一部又は全てが、RAMダイ122(
図10)を含み得ることである。ホストデバイス162における複数のRAMダイ122の提供は、単一のRAMダイを含むデバイスと比較して、ホストデバイス162におけるより速い読み取り/書き込み速度を可能し得る。
【0064】
上記の実施形態では、完成した半導体デバイス150(基板100を含む)は、エッジコネクタカード162に実装されてもよい。更なる実施形態では、基板100は省略されてもよく、ダイ及び受動的な構成要素は、
図24~
図26に示されるように、SSDエッジコネクタカード180を形成するためにエッジコネクタPCB165上に直接実装されてもよい。
図24の側面図及び
図25の上面図に示されるように、フラッシュメモリダイ120、(任意選択的に)RAMダイ122及びコントローラダイ124は、エッジコネクタカード180のエッジコネクタPCB165の表面(例えば、表面165a)上に直接実装されてもよい。PCB165は、エッジコネクタ170を含む、
図19で上述したPCB165と同じであってもよい。4つのフラッシュメモリダイ120が示されているが、エッジコネクタカード180は、例えば、
図21~
図23のいずれかに示されるように、上述のフラッシュメモリダイの任意の数及び構成を有し得る。上記のように、受動的な構成要素118はまた、PCB165に実装され得、HSB126は、コントローラダイ124の上部に実装され得る。
【0065】
ダイ及び構成要素が、上述のようにPCB165に実装され、電気的に接続された後は、ダイ及び受動的な構成要素を封入するために、成形化合物130がPCB165の表面上に適用され得る。HSB126が成形化合物の表面より下に窪んでいる場合、HSB126の上の成形化合物は、次いで、上述のように除去され得、
図26の上面図に示されるように、熱伝導性コーティング136が、少なくとも成形化合物130の上面に塗布され得る。上述のように、熱伝導性コーティング136は、HSB126の上の凹部に充填され、HSB126及び成形化合物130の上面と接触している。
図26に示される完成したエッジコネクタカード180は、その後、コンピューティングデバイスのエッジコネクタスロットに差し込まれ、SSDデバイスとして使用され得る。更なる実施形態では、
図26に示されるエッジコネクタカードからHSB126及び熱伝導性コーティング136を省略することが可能である。
【0066】
図24~
図26に示されるエッジコネクタカード180は、いくつかの利点を提供する。カード180は、
図1のフロー図の工程224~246を使用して製造され得、PCB165は、基板100及び基板パネル102に置換されている。基板100の省略は、材料の節約及び組み立て工程の低減をもたらす。同様に、基板のパネルがないため、完成した成形パッケージをパネルから個片化する必要はない。更に、はんだボールは、従来の半導体パッケージの底面に固着され得、このはんだボールが後に、従来の半導体パッケージをPCB160などのPCBに固着させるために使用される。
図24~
図26の実施形態では、ダイ及び構成要素は、PCB165に直接的に表面実装され、はんだボールは省略されてもよく、それによって材料の節約及び組み立て工程の低減が生じる。
【0067】
更に、従来の半導体パッケージの組み立て中に、基板、個々の半導体ダイ、及び完成したパッケージ上で実行されるいくつかのプロセス及び検査工程がある。エッジコネクタカード180では、これらのプロセス及び検査工程のいくつかは、簡略化及び/又は完全に省略されてもよい。例えば、基板の検査と、基板の底面上のはんだボールの形成とに関連付けられた検査工程がある。この場合も、基板又ははんだボールは存在しないため、はんだボールの周りで基材の底面上の空間をアンダーフィルする工程を含む、基板及びはんだボールに関連付けられた検査及びプロセス工程は省略されてもよい。更に、はんだボールをPCBに接合するために出荷される従来のパッケージを調製する際のいくつかの検査工程及びプロセス工程がある。この実施形態では、これらの検査及びプロセス工程は省略されてもよい。
【0068】
図24~
図26のエッジコネクタカード180は、エッジコネクタカード及びその構成要素の簡略化された試験に関する利点を更に提供する。従来、ダイ、電気接続、及び他の構成要素に対する試験は、それぞれが一旦基板に実装されると実施された。その後、完成した半導体デバイスが再び試験され、一旦PCBに実装されると、更に再び試験された。ここでは、構成要素は全てPCB165に実装された後にのみ、試験される必要がある。更に、PCB165の底面165b(
図25に示される表面165aの反対側にある)は、
図4A及び
図4Bに示される試験ピン114など、試験ピンのパターンを含み得る。底面165b上のこれらの試験パッド114は、PCB165の底部から、PCB165上の全てのダイ及び場合によっては他の電子構成要素の試験を可能にするために、試験ピンによってアクセスされ得る。これは、従来の試験プロセスを改善するものであり、メモリダイを有するそれぞれのエッジコネクタカードのエッジコネクタは、専用の試験ソケットに差し込まれる。
【0069】
上記の説明から理解されるように、本明細書で使用される「ソリッドステートドライブ」又は「SSD」という用語は、一般に、回転ディスクドライブ内に従来見られた特定の移動部品なしで組み立てられる、多種多様なメモリデバイス又はホストデバイスのいずれかを網羅することを意図している。一実施形態では、半導体デバイス150(例えば、
図11及び
図12)は、ソリッドステートドライブの一例である。更なる例では、PCB160に取り付けられた1つ以上の半導体デバイス150を含むホストデバイス(例えば、
図19及び
図20)は、ソリッドステートドライブの一例である。別の例では、1つ以上のメモリダイ、コントローラダイ、及びエッジコネクタPCB165の表面に直接実装された他の構成要素(例えば、
図24~
図26)は、ソリッドステートドライブの一例である。
【0070】
要約すると、一例では、本技術は、チップキャリア媒体と、チップキャリア媒体に実装された1つ以上の半導体メモリダイと、第1の表面及び第2の表面を有する半導体コントローラダイであって、半導体コントローラダイの第1の表面は、チップキャリア媒体に実装されている、半導体コントローラダイと、第3の表面及び第4の表面を有するヒートスプレッダブロックであって、ヒートスプレッダブロックの第3の表面は、半導体コントローラダイの第2の表面上に実装されており、ヒートスプレッダブロックは、半導体コントローラダイから熱を除去するように構成されている、ヒートスプレッダブロックと、少なくとも1つ以上の半導体メモリダイ及び半導体コントローラダイの周りのエンクロージャであって、ヒートスプレッダブロックの第4の表面は、エンクロージャの表面で露出している、エンクロージャと、エンクロージャの表面上の、ヒートスプレッダブロックの第4の表面と接触している熱伝導性フィルムであって、エンクロージャの表面上の熱伝導性フィルムは、ヒートスプレッダブロックから熱を除去するように構成されている、熱伝導性フィルムと、を備える、ソリッドステートドライブに関する。
【0071】
別の例では、本技術は、エッジコネクタプリント回路基板であって、エッジコネクタプリント回路基板は、エッジコネクタソケット内で嵌合するように構成されたエッジコネクタを含む、エッジコネクタプリント回路基板と、エッジコネクタプリント回路基板に直接的に表面実装された1つ以上の半導体メモリダイと、エッジコネクタプリント回路基板に直接的に表面実装された半導体コントローラダイと、エッジコネクタプリント回路基板に固着され、1つ以上の半導体メモリダイ及び半導体コントローラダイを包囲するエンクロージャと、を備える、ソリッドステートドライブに関する。
【0072】
更なる例では、本技術は、チップキャリア媒体と、チップキャリア媒体に実装された1つ以上の半導体メモリダイと、第1の表面及び第2の表面を有する半導体コントローラダイであって、半導体コントローラダイの第1の表面は、チップキャリア媒体に実装されている、半導体コントローラダイと、半導体コントローラダイから熱を逃すためのブロック手段と、少なくとも1つ以上の半導体メモリダイ及び半導体コントローラダイ並びにブロック手段の少なくとも一部の周りのエンクロージャと、エンクロージャの少なくとも一部の周りの、ブロック手段と連通しているフィルム手段であって、フィルム手段は、ブロック手段からソリッドステートドライブを取り囲む環境に熱を逃すためのものである、フィルム手段と、を備える、ソリッドステートドライブに関する。
【0073】
本技術の前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本技術を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本技術の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本技術を最良に利用することを可能にする。本技術の範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【外国語明細書】