知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023070032
(43)【公開日】2023-05-18
(54)【発明の名称】不揮発性メモリ装置及びその動作方法
(51)【国際特許分類】
G11C 16/08 20060101AFI20230511BHJP
G11C 16/04 20060101ALI20230511BHJP
G11C 16/30 20060101ALI20230511BHJP
【ＦＩ】
G11C16/08 120
G11C16/04 170
G11C16/30 120
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022113242
(22)【出願日】2022-07-14
(31)【優先権主張番号】10-2021-0152118
(32)【優先日】2021-11-08
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】洪 相 基
(72)【発明者】
【氏名】金 チェ 勳
(72)【発明者】
【氏名】朴 相 元
(72)【発明者】
【氏名】趙 志 虎
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA01
5B225BA19
5B225CA15
5B225DA03
5B225EA05
5B225EB10
5B225EC05
5B225EE19
5B225EG08
5B225EG12
5B225EH02
5B225FA01
5B225FA02
(57)【要約】 （修正有）
【課題】ワード線リカバリー時のオーバーシュートを防止する不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】動作方法は、ワード線セットアップ区間で、複数のメモリセルに連結された複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、ワード線のうちの複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ複数のワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、非選択ワード線に印加される読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行い、ワード線リカバリー区間のディスチャージ区間で、不揮発性メモリ装置の特定回路を活性化させて非選択ワード線に連結される内部電圧を消費し、特定回路は、内部電圧に連結されて、ワード線リカバリー動作に関係しない。
【選択図】図１
【解決手段】動作方法は、ワード線セットアップ区間で、複数のメモリセルに連結された複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、ワード線のうちの複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ複数のワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、非選択ワード線に印加される読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行い、ワード線リカバリー区間のディスチャージ区間で、不揮発性メモリ装置の特定回路を活性化させて非選択ワード線に連結される内部電圧を消費し、特定回路は、内部電圧に連結されて、ワード線リカバリー動作に関係しない。
【選択図】図１
【特許請求の範囲】
【請求項1】
ビット線と共通ソース線との間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備える不揮発性メモリ装置の動作方法であって、
ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップするステップと、
感知区間で、前記ワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記複数のワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行うステップと、
ワード線リカバリー区間で、前記非選択ワード線に印加される前記読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行うステップと、
前記ワード線リカバリー区間のディスチャージ区間で、前記不揮発性メモリ装置の特定回路を活性化させて前記非選択ワード線に連結される前記内部電圧を消費するステップと、を有し、
前記特定回路は、前記内部電圧に連結されて、前記ワード線リカバリー動作に関係しないことを特徴とする不揮発性メモリ装置の動作方法。
ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップするステップと、
感知区間で、前記ワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記複数のワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行うステップと、
ワード線リカバリー区間で、前記非選択ワード線に印加される前記読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行うステップと、
前記ワード線リカバリー区間のディスチャージ区間で、前記不揮発性メモリ装置の特定回路を活性化させて前記非選択ワード線に連結される前記内部電圧を消費するステップと、を有し、
前記特定回路は、前記内部電圧に連結されて、前記ワード線リカバリー動作に関係しないことを特徴とする不揮発性メモリ装置の動作方法。
【請求項2】
前記内部電圧を消費するステップは、前記ディスチャージ区間の間、前記特定回路のトランジスタを繰返してオン・オフするステップを含み、
前記感知動作を行うステップは、前記不揮発性メモリ装置のページバッファ回路の複数のページバッファの中から選択されたページバッファによって、前記ターゲットメモリセルのデータを感知するステップを含み、
前記特定回路は、複数のビット線を介して、前記少なくとも１つのメモリブロックに連結される前記複数のページバッファを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
前記感知動作を行うステップは、前記不揮発性メモリ装置のページバッファ回路の複数のページバッファの中から選択されたページバッファによって、前記ターゲットメモリセルのデータを感知するステップを含み、
前記特定回路は、複数のビット線を介して、前記少なくとも１つのメモリブロックに連結される前記複数のページバッファを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項3】
前記内部電圧を消費するステップは、前記ディスチャージ区間の間、前記特定回路からの前記内部電圧に基づいてトグルするクロック信号を生成するステップを含み、
前記感知動作を行うステップは、前記不揮発性メモリ装置の電圧生成回路から前記読出電圧及び前記読出パス電圧を含むワード線電圧を生成するステップを含み、
前記特定回路は、前記電圧生成回路に含まれて前記トグルするクロック信号を生成するオシレータを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
前記感知動作を行うステップは、前記不揮発性メモリ装置の電圧生成回路から前記読出電圧及び前記読出パス電圧を含むワード線電圧を生成するステップを含み、
前記特定回路は、前記電圧生成回路に含まれて前記トグルするクロック信号を生成するオシレータを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項4】
前記内部電圧を消費するステップは、前記ディスチャージ区間の間、前記特定回路からの前記内部電圧に基づいてダミー電圧を生成するステップを含み、
前記感知動作を行うステップは、前記不揮発性メモリ装置の電圧生成回路から前記読出電圧、前記読出パス電圧、及び前記ダミー電圧を含むワード線電圧を生成するステップを含み、
前記特定回路は、前記電圧生成回路に含まれて前記ダミー電圧を生成するダミー電圧生成器を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
前記感知動作を行うステップは、前記不揮発性メモリ装置の電圧生成回路から前記読出電圧、前記読出パス電圧、及び前記ダミー電圧を含むワード線電圧を生成するステップを含み、
前記特定回路は、前記電圧生成回路に含まれて前記ダミー電圧を生成するダミー電圧生成器を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項5】
前記ディスチャージ区間は、前記内部電圧と基準電圧との比較に基づいて決められることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項6】
前記ディスチャージ区間は、前記不揮発性メモリ装置の動作を制御する制御回路によって予め決められることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項7】
前記ディスチャージ区間の始点及び終点は、可変されることを特徴とする請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項8】
不揮発性メモリ装置であって、
ビット線と共通ソース線との間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備えるメモリセルアレイと、
ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、前記複数のワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記ワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、前記非選択ワード線に印加される前記読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行い、前記ワード線リカバリー区間のディスチャージ区間で、前記不揮発性メモリ装置の特定回路を活性化させて前記非選択ワード線に連結される前記内部電圧を消費する制御回路と、を備え、
前記特定回路は、前記内部電圧に連結されて、前記ワード線リカバリー動作に関係しないことを特徴とする不揮発性メモリ装置。
ビット線と共通ソース線との間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備えるメモリセルアレイと、
ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、前記複数のワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記ワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、前記非選択ワード線に印加される前記読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行い、前記ワード線リカバリー区間のディスチャージ区間で、前記不揮発性メモリ装置の特定回路を活性化させて前記非選択ワード線に連結される前記内部電圧を消費する制御回路と、を備え、
前記特定回路は、前記内部電圧に連結されて、前記ワード線リカバリー動作に関係しないことを特徴とする不揮発性メモリ装置。
【請求項9】
制御信号に基づいて、前記読出電圧及び前記読出パス電圧を含むワード線電圧を生成する電圧生成回路と、
行アドレスに基づいて、前記ワード線電圧を前記少なくとも１つのメモリブロックに提供するアドレスデコーダと、
前記メモリセルアレイに複数のビット線を介して連結され、前記感知動作で感知されたデータをラッチするページバッファ回路と、を更に含むことを特徴とする請求項８に記載の不揮発性メモリ装置。
行アドレスに基づいて、前記ワード線電圧を前記少なくとも１つのメモリブロックに提供するアドレスデコーダと、
前記メモリセルアレイに複数のビット線を介して連結され、前記感知動作で感知されたデータをラッチするページバッファ回路と、を更に含むことを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項10】
前記特定回路は、前記ページバッファ回路に含まれる複数のページバッファを含み、
前記制御回路は、前記ディスチャージ区間の間、前記複数のページバッファのそれぞれで前記内部電圧を用いるトランジスタを繰返してオン・オフして前記内部電圧を消費することを特徴とする請求項９に記載の不揮発性メモリ装置。
前記制御回路は、前記ディスチャージ区間の間、前記複数のページバッファのそれぞれで前記内部電圧を用いるトランジスタを繰返してオン・オフして前記内部電圧を消費することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項11】
前記複数のページバッファのそれぞれで前記内部電圧を用いるトランジスタは、前記複数のページバッファのそれぞれのセンスノード及びラッチに連結されるトランジスタを活性化させることを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項12】
前記特定回路は、前記電圧生成回路に含まれるオシレータを含み、
前記制御回路は、前記ディスチャージ区間の間、前記オシレータで前記内部電圧を基にトグルするクロック信号を生成するように前記電圧生成回路を制御することを特徴とする請求項９に記載の不揮発性メモリ装置。
前記制御回路は、前記ディスチャージ区間の間、前記オシレータで前記内部電圧を基にトグルするクロック信号を生成するように前記電圧生成回路を制御することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項13】
前記制御回路は、前記ディスチャージ区間の間、前記オシレータを活性化させて前記内部電圧を消費することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項14】
前記特定回路は、前記電圧生成回路に含まれるダミー電圧生成器を含み、
前記制御回路は、前記ディスチャージ区間の間、前記内部電圧を基にダミー電圧を生成するように前記ダミー電圧生成器を制御し、
前記制御回路は、前記ディスチャージ区間の間、前記ダミー電圧生成器を活性化させて前記内部電圧を消費することを特徴とする請求項９に記載の不揮発性メモリ装置。
前記制御回路は、前記ディスチャージ区間の間、前記内部電圧を基にダミー電圧を生成するように前記ダミー電圧生成器を制御し、
前記制御回路は、前記ディスチャージ区間の間、前記ダミー電圧生成器を活性化させて前記内部電圧を消費することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項15】
前記内部電圧と基準電圧とを比較し、前記比較の結果に基づいてオーバーシュート検出フラッグを生成するオーバーシュート検出器を更に含み、
前記制御回路は、前記オーバーシュート検出フラッグに基づいて前記ディスチャージ区間を設定することを特徴とする請求項９に記載の不揮発性メモリ装置。
前記制御回路は、前記オーバーシュート検出フラッグに基づいて前記ディスチャージ区間を設定することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項16】
前記ページバッファ回路に連結されるデータ入出力回路を更に含み、
前記制御回路は、ダンプ区間の間、前記ページバッファ回路にラッチされた前記感知されたデータを前記データ入出力回路にダンプさせ、
前記制御回路は、前記ワード線リカバリー区間の終了前及び前記データ入出力回路が前記感知されたデータを保存した後に、状態信号をビジー状態からレディー状態に設定することを特徴とする請求項９に記載の不揮発性メモリ装置。
前記制御回路は、ダンプ区間の間、前記ページバッファ回路にラッチされた前記感知されたデータを前記データ入出力回路にダンプさせ、
前記制御回路は、前記ワード線リカバリー区間の終了前及び前記データ入出力回路が前記感知されたデータを保存した後に、状態信号をビジー状態からレディー状態に設定することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項17】
前記制御回路は、前記状態信号が前記レディー状態に遷移した時点から基準時間が経過した後に、外部装置からコマンドを受信することを特徴とする請求項１６に記載の不揮発性メモリ装置。
【請求項18】
前記メモリセルアレイは、第１半導体層に配置され、
前記制御回路、前記電圧生成回路、前記アドレスデコーダ、及び前記ページバッファ回路は、第２半導体層に配置され、
前記第１半導体層と前記第２半導体層とは、垂直方向に配置されることを特徴とする請求項９に記載の不揮発性メモリ装置。
前記制御回路、前記電圧生成回路、前記アドレスデコーダ、及び前記ページバッファ回路は、第２半導体層に配置され、
前記第１半導体層と前記第２半導体層とは、垂直方向に配置されることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項19】
ビット線と共通ソース線との間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備えるメモリセルアレイと、
ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、前記複数のワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記ワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、前記非選択ワード線の電圧レベルを外部装置から提供される外部電圧のレベルに回復するワード線リカバリー動作を行う制御回路と、を備えることを特徴とする不揮発性メモリ装置。
ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、前記複数のワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記ワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、前記非選択ワード線の電圧レベルを外部装置から提供される外部電圧のレベルに回復するワード線リカバリー動作を行う制御回路と、を備えることを特徴とする不揮発性メモリ装置。
【請求項20】
制御信号に基づき、前記外部電圧を用いて前記読出電圧及び前記読出パス電圧を含むワード線電圧、並びに内部電圧を生成する電圧生成回路と、
行アドレスに基づいて、前記ワード線電圧を前記少なくとも１つのメモリブロックに提供するアドレスデコーダと、
前記メモリセルアレイに複数のビット線を介して連結され、前記感知動作の間に感知されたデータをラッチするページバッファ回路と、
前記ページバッファ回路に連結されるデータ入出力回路と、を更に含み、
前記制御回路は、ダンプ区間の間、前記ページバッファ回路にラッチされた前記感知されたデータを前記データ入出力回路にダンプさせ、
前記制御回路は、前記ワード線リカバリー区間の終了前及び前記データ入出力回路が前記感知されたデータを保存した後に、状態信号をビジー状態からレディー状態に設定することを特徴とする請求項１９に記載の不揮発性メモリ装置。
行アドレスに基づいて、前記ワード線電圧を前記少なくとも１つのメモリブロックに提供するアドレスデコーダと、
前記メモリセルアレイに複数のビット線を介して連結され、前記感知動作の間に感知されたデータをラッチするページバッファ回路と、
前記ページバッファ回路に連結されるデータ入出力回路と、を更に含み、
前記制御回路は、ダンプ区間の間、前記ページバッファ回路にラッチされた前記感知されたデータを前記データ入出力回路にダンプさせ、
前記制御回路は、前記ワード線リカバリー区間の終了前及び前記データ入出力回路が前記感知されたデータを保存した後に、状態信号をビジー状態からレディー状態に設定することを特徴とする請求項１９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ装置に関し、より詳しくは、不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【0002】
データを保存するための半導体メモリ装置は、大きく揮発性メモリ装置と不揮発性メモリ装置とに分けられる。セルキャパシタの充電又は放電によりデータが保存されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性メモリ装置は、電源が印加される間は保存されたデータが保持されるが、電源が切れると保存されたデータが損失する。一方、不揮発性メモリ装置は、電源が切れてもデータが保存される。揮発性メモリ装置は、主にコンピュータなどのメインメモリとして使用され、不揮発性メモリ装置は、コンピュータ、携帯用通信機器などの広範囲の応用機器でプログラム及びデータを保存する大容量メモリとして使用される。
【0003】
近年、半導体メモリ装置の集積度を向上させるために、垂直型（ｖｅｒｔｉｃａｌ）ＮＡＮＤフラッシュメモリ装置のように、メモリセルが３次元に積層される不揮発性メモリ装置が活発に研究されている。不揮発性メモリ装置に対する読出動作において、ワード線リカバリー時にオーバーシュートが発生することがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－０５７０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ワード線リカバリー時のオーバーシュートを防止する不揮発性メモリ装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明の一態様によるビット線と共通ソース線との間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備える不揮発性メモリ装置の動作方法は、ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップするステップと、感知区間で、前記ワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記複数のワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行うステップと、ワード線リカバリー区間で、前記非選択ワード線に印加される前記読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行うステップと、前記ワード線リカバリー区間のディスチャージ区間で、前記不揮発性メモリ装置の特定回路を活性化させて前記非選択ワード線に連結される前記内部電圧を消費するステップと、を有し、前記特定回路は、前記内部電圧に連結されて、前記ワード線リカバリー動作に関係しない。
【0007】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、ビット線と共通ソース線との間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備えるメモリセルアレイと、ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、前記複数のワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記ワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、前記非選択ワード線に印加される前記読出パス電圧の電圧レベルを内部電圧のレベルに回復するワード線リカバリー動作を行い、前記ワード線リカバリー区間のディスチャージ区間で、前記不揮発性メモリ装置の特定回路を活性化させて前記非選択ワード線に連結される前記内部電圧を消費する制御回路と、を備え、前記特定回路は、前記内部電圧に連結されて、前記ワード線リカバリー動作に関係しない。
【0008】
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置は、ビット線と共通ソースと線の間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備えるメモリセルアレイと、ワード線セットアップ区間で、前記複数のメモリセルに連結される複数のワード線をそれぞれのターゲットレベルにセットアップし、感知区間で、前記複数のワード線のうちの前記複数のメモリセルのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つ前記ワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行い、ワード線リカバリー区間で、前記非選択ワード線の電圧レベルを外部装置から提供される外部電圧のレベルに回復するワード線リカバリー動作を行う制御回路と、を備える。
【発明の効果】
【0009】
本発明の不揮発性メモリ装置及びその動作方法によると、ワード線リカバリー動作において、非選択ワード線を内部電圧レベルでリカバリーしながら、非選択ワード線に連結される内部電圧を不揮発性メモリ装置内のリカバリー動作に関係ない特定回路で消費することで、ワード線リカバリー動作で発生する内部電圧のオーバーシュートを減少又は防止することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態に不揮発性メモリ装置の動作方法を示すフローチャートである。
【図5】本発明の一実施形態によるメモリシステムの構成を示すブロック図である。
【図12】本発明の一実施形態によるページバッファ回路を詳細に示す図である。
【図14】本発明の一実施形態によるキャッシュユニットを示す回路図である。
【図25】本発明の一実施形態による不揮発性メモリ装置の読出動作における非選択ワード線の電圧レベルを示す図である。
【図29】本発明の一実施形態による不揮発性メモリ装置の読出動作における非選択ワード線の電圧レベルを示す図である。
【図30】本発明の一実施形態による不揮発性メモリ装置を示す図である。
【図32】本発明の一実施形態による不揮発性メモリ装置を示す断面図である。
【図33】本発明の一実施形態による半導体装置を含む電子システムを示すブロック図である。
【発明を実施するための形態】
【0011】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同一の構成要素に対しては同一の符号を付し、同一の構成要素に対する重複する説明は省略する。
【0012】
図１は、本発明の一実施形態による不揮発性メモリ装置の動作方法を示すフローチャートである。以下で、説明の便宜のために、セルストリング、メモリセルストリング、及びＮＡＮＤセルストリングという用語は互換可能である。
【0013】
図１を参照すると、図６、図１１～図２３を参照して後述するように、ビット線と共通ソース線との間で垂直方向にストリング選択トランジスタ、複数のメモリセル、及び接地選択トランジスタが直列にそれぞれ配置された複数のセルストリングを含む少なくとも１つのメモリブロックを備える不揮発性メモリ装置１００の動作方法は、ワード線セットアップ区間で、複数のメモリセルに連結されるワード線をそれぞれのターゲットレベルにセットアップする（ステップＳ１１０）。即ち、ワード線セットアップ区間で、不揮発性メモリ装置の電圧生成回路は、選択ワード線に印加される読出電圧及び非選択ワード線に印加される読出パス電圧を、それぞれのターゲットレベルにセットアップする。
【0014】
感知区間で、ワード線のうちのターゲットメモリセルに連結される選択ワード線に読出電圧を印加し、且つワード線のうちの非選択ワード線に読出パス電圧を印加して感知動作を行う（ステップＳ１３０）。
【0015】
データダンプ区間で、ページバッファ回路にラッチされた感知データを、ページバッファ回路に連結された入出力データ回路にダンプする（ステップＳ１５０）。
【0016】
ワード線リカバリー区間のディスチャージ区間で、読出パス電圧が印加された非選択ワード線に連結される内部電圧を不揮発性メモリ装置内で消費し、且つ非選択ワード線を内部電圧のレベルに回復する（ステップＳ２００）。ディスチャージ区間は、図２５を参照して後述する。
【0017】
即ち、ワード線リカバリー区間で、非選択ワード線を内部電圧レベルに回復するために内部電圧を非選択ワード線に連結すると、非選択ワード線の電圧レベルが内部電圧のレベルよりも高い読出パス電圧のレベルを有するため、内部電圧でオーバーシュートが発生することがある。複数のマットを備える不揮発性メモリ装置では、設計の自由度を高めるために、マットの動作によらずに、２つのマットに関する内部電圧を周辺回路に含まれるトランジスタに供給する。従って、ｐｌａｎｅ ｉｎｄｅｐｅｎｄｅｎｔ ｒｅａｄの場合、互いに異なるマットに属する内部電圧を用いるトランジスタを含むロジックが存在する。このようなロジックでは、第１マットの読出動作中にロジックでタイミングエラーが発生することがある。
【0018】
しかし、本実施形態による不揮発性メモリ装置の動作方法では、ワード線リカバリー区間のディスチャージ区間で、読出パス電圧が印加された非選択ワード線に連結される内部電圧を不揮発性メモリ装置内で消費し、且つ非選択ワード線を内部電圧のレベルにリカバーするため、オーバーシュートの発生を防止及び／又は減少することができる。例えば、内部電圧を用いる不揮発性メモリ装置の特定回路が、ディスチャージ区間の間、動作するか又は活性化することで、内部電圧のオーバーシュートの発生を防止又は減少することができる。特定回路は、ワード線リカバリー区間の間に実質的に動作しない。即ち、特定回路は、ワード線リカバリー動作とは無関係である（関係しない）。
【0019】
【0020】
図２に示すように、内部電圧を不揮発性メモリ装置内で消費するために（ステップＳ２００ａ）、図６、図１１～図１４、図２５、及び図２６を参照して後述するように、ディスチャージ区間の間、少なくとも１つのメモリブロックに複数のビット線を介して連結されて、感知動作で感知されたデータをラッチするページバッファ回路の複数のページバッファのうちの少なくとも一部のページバッファのそれぞれで内部電圧を用いるトランジスタを繰返してオン・オフする（ステップＳ２１０）。
【0021】
【0022】
図３に示すように、内部電圧を不揮発性メモリ装置内で消費するために（ステップＳ２００ｂ）、図２０、図２２、図２５、及び図２７を参照して後述するように、ディスチャージ区間の間、読出電圧及び読出パス電圧を含むワード線電圧を生成する電圧生成回路のオシレータで、内部電圧を基に対応するクロック信号を生成する（ステップＳ２３０）。
【0023】
【0024】
図４に示すように、内部電圧を不揮発性メモリ装置内で消費するために（ステップＳ２００ｃ）、図６、図１９～図２１、図２５、及び図２８を参照して後述するように、ディスチャージ区間の間、読出電圧及び読出パス電圧を含むワード線電圧を生成する電圧生成回路の少なくとも１つの電圧生成器で内部電圧を基に対応する電圧を生成する（ステップＳ２５０）。
【0025】
図５は、本発明の一実施形態によるメモリシステムの構成を示すブロック図である。
【0026】
図５に示すように、メモリシステム１０は、メモリコントローラ５０と少なくとも１つの不揮発性メモリ装置１００とを含む。メモリシステム１０は、ストレージ装置と称される。
【0027】
一実施形態において、メモリコントローラ５０及び不揮発性メモリ装置１００のそれぞれは、１つのチップ、１つのパッケージ、１つのモジュールなどに提供される。或いは、メモリコントローラ５０及び不揮発性メモリ装置１００は、様々なパッケージを基に実装されてメモリカードのような保存装置に提供される。
【0028】
不揮発性メモリ装置１００は、メモリコントローラ５０の制御により、消去、書込み、又は読出動作などを行う。これにより、不揮発性メモリ装置１００には、入出力線を介してコマンド信号ＣＭＤ、アドレス信号ＡＤＤＲ、及びデータＤＡＴＡが入力される。また、不揮発性メモリ装置１００には、制御線を介して制御信号ＣＴＲＬが提供される。また、不揮発性メモリ装置１００には、メモリコントローラ５０から外部電圧ＥＶＣが提供される。
【0029】
【0030】
図６に示すように、不揮発性メモリ装置１００は、メモリセルアレイ２００と周辺回路２１０とを含む。周辺回路２１０は、ページバッファ回路４１０と、データ入出力回路４２０と、制御回路４５０と、電圧生成回路５００と、アドレスデコーダ３００とを含む。図６には示していないが、周辺回路２１０は、入出力インターフェース、列ロジック、温度センサ、及び列デコーダを更に含む。
【0031】
メモリセルアレイ２００は、ストリング選択線ＳＳＬ、複数のワード線ＷＬｓ、及び接地選択線ＧＳＬを介してアドレスデコーダ３００に連結される。また、メモリセルアレイ２００は、複数のビット線ＢＬｓを介してページバッファ回路４１０に連結される。メモリセルアレイ２００は、複数のワード線ＷＬｓ及び複数のビット線ＢＬｓに連結される複数の不揮発性メモリセルを含む。
【0032】
一実施形態において、メモリセルアレイ２００は、基板上に三次元構造（又は垂直構造）で形成される三次元（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ）メモリセルアレイである。この場合、メモリセルアレイ２００は、互いに積層して形成される複数のメモリセルを含む垂直メモリセルストリングを含む。
【0033】
制御回路４５０は、メモリコントローラ５０から制御信号ＣＴＲＬ、コマンド信号ＣＭＤ、及びアドレス信号ＡＤＤＲを受信し、制御信号ＣＴＲＬ、コマンド信号ＣＭＤ、及びアドレス信号ＡＤＤＲに基づいて、不揮発性メモリ装置１００の消去ループ、プログラムループ、及び読出動作を制御する。ここで、プログラムループはプログラム動作及びプログラム検証動作を含み、消去ループは消去動作及び消去検証動作を含む。
【0034】
例えば、制御回路４５０は、コマンド信号ＣＭＤに基づいて、電圧生成回路５００を制御するための制御信号ＣＴＬｓ及びページバッファ回路４１０を制御するためのページバッファ制御信号ＰＣＴＬを生成し、アドレスデコーダ３００を制御するためのスイッチング制御信号ＳＣＳを生成し、アドレス信号ＡＤＤＲに基づいて行アドレスＲ＿ＡＤＤＲ及び列アドレスＣ＿ＡＤＤＲを生成する。
【0035】
制御回路４５０は、行アドレスＲ＿ＡＤＤＲをアドレスデコーダ３００に提供し、列アドレスＣ＿ＡＤＤＲをデータ入出力回路４２０に提供する。制御回路２２０は、不揮発性メモリ装置１００の動作状態を示す状態信号（又はレディー／ビジー信号）ＲｎＢを生成する状態信号生成器４８５を含む。
【0036】
アドレスデコーダ３００は、ストリング選択線ＳＳＬ、複数のワード線ＷＬｓ、及び接地選択線ＧＳＬを介してメモリセルアレイ２００に連結される。プログラム動作又は読出動作時、アドレスデコーダ３００は、制御回路４５０から提供される行アドレスＲ＿ＡＤＤＲに基づいて複数のワード線ＷＬｓの１つを選択ワード線に決め、複数のワード線ＷＬｓのうちの選択ワード線を除く残りのワード線を非選択ワード線に決める。
【0037】
電圧生成回路５００は、制御回路４５０から提供される制御信号ＣＴＬｓに基づいて、外部電圧ＥＶＣを用いて不揮発性メモリ装置１００の動作に必要なワード線電圧ＶＷＬｓを生成する。また、電圧生成回路５００は、内部的に生成される内部電圧を用いてワード線電圧ＶＷＬｓを生成する。電圧生成回路５００から生成されるワード線電圧ＶＷＬｓは、アドレスデコーダ３００により複数のワード線ＷＬｓに印加される。
【0038】
例えば、消去動作時、電圧生成回路５００は、メモリブロックのウェルに消去電圧を印加し、メモリブロックの全てのワード線に接地電圧を印加する。消去検証動作時、電圧生成回路５００は、１つのメモリブロックの全てのワード線に消去検証電圧を印加するか又はワード線単位で消去検証電圧を印加する。
【0039】
例えば、プログラム動作時、電圧生成回路５００は、選択ワード線にプログラム電圧を印加し、非選択ワード線にプログラムパス電圧を印加する。また、プログラム検証動作時、電圧生成回路５００は、選択ワード線にプログラム検証電圧を印加し、非選択ワード線に検証パス電圧を印加する。また、読出動作時、電圧生成回路５００は、選択ワード線に読出電圧を印加し、非選択ワード線に読出パス電圧を印加する。
【0040】
ページバッファ回路４１０は、複数のビット線ＢＬｓを介してメモリセルアレイ２００に連結される。ページバッファ回路４１０は、複数のページバッファＰＢを含む。ページバッファ回路４１０は、プログラム動作時に選択されたページにプログラムされるデータを仮保存し、読出動作時に選択されたページから感知されたデータを仮保存する。
【0041】
一実施形態において、複数のページバッファＰＢのそれぞれに含まれるページバッファユニット（例えば、図１１のＰＢＵ０～ＰＢＵｎ）と複数のページバッファＰＢのそれぞれに含まれるキャッシュラッチ（例えば、図１１のＣＬ０～ＣＬｎ）とは、互いに離隔されて分離された構造を有する。これにより、ページバッファユニット上に配置される配線に対する自由度が向上し、レイアウトの複雑度が減少する。また、キャッシュラッチは、データ入出力線に隣接して配置されることで、キャリーラッチとデータ入出力線との間の距離が減少してデータ入出力速度が向上する。
【0042】
周辺回路２１０は、オーバーシュート検出器４３０を更に含む。
【0043】
オーバーシュート検出器４３０は、不揮発性メモリ装置１００の読出動作において、ワード線リカバー時に非選択ワード線に連結される内部電圧ＩＶＣを基準電圧と比較し、オーバーシュートが発生すると、オーバーシュート検出フラッグＯＤＦＣを制御回路４５０に提供する。
【0044】
データ入出力回路４２０は、複数のデータ線ＤＬｓを介してページバッファ回路４１０に連結される。プログラム動作時、データ入出力回路４２０は、メモリコントローラ５０からプログラムデータ（ＤＡＴＡ）を受信し、制御回路４５０から提供される列アドレスＣ＿ＡＤＤＲに基づいて、プログラムデータ（ＤＡＴＡ）をページバッファ回路４１０に提供する。読出動作時、データ入出力回路４２０は、制御回路４５０から提供される列アドレスＣ＿ＡＤＤＲに基づいて、ページバッファ回路４１０に保存された読出しデータ（ＤＡＴＡ）をメモリコントローラ５０に提供する。
【0045】
【0046】
図７に示すように、不揮発性メモリ装置１００は、第１半導体層Ｌ１及び第２半導体層Ｌ２を含み、第１半導体層Ｌ１は、第２半導体層Ｌ２に対して垂直方向ＶＤに積層される。具体的に、第２半導体層Ｌ２は第１半導体層Ｌ１に対して垂直方向ＶＤに下部に配置され、これにより、第２半導体層Ｌ２は基板に近く配置される。
【0047】
一実施形態において、図６のメモリセルアレイ２００は第１半導体層Ｌ１に形成され、図６の周辺回路２１０は第２半導体層Ｌ２に形成される。これにより、不揮発性メモリ装置１００は、メモリセルアレイ２００が周辺回路２１０の上に配置された構造、即ちＣＯＰ（Ｃｅｌｌ Ｏｖｅｒ Ｐｅｒｉｐｈｅｒｙ）構造を有する。ＣＯＰ構造は、水平方向の面積を効果的に減少して不揮発性メモリ装置１００の集積度を向上することができる。
【0048】
一実施形態において、第２半導体層Ｌ２は基板を含み、基板上にトランジスタ及びトランジスタを配線するためのメタルパターンを形成することで、第２半導体層Ｌ２に周辺回路２１０を形成する。第２半導体層Ｌ２に周辺回路２１０が形成された後、メモリセルアレイ２００を含む第１半導体層Ｌ１が形成され、メモリセルアレイ２００のワード線ＷＬ及びビット線ＢＬと第２半導体層Ｌ２に形成された周辺回路２１０とを電気的に連結するためのメタルパターンが形成される。例えば、ビット線ＢＬは第１水平方向ＨＤ１に延在し、ワード線ＷＬは第２水平方向ＨＤ２に延在する。
【0049】
半導体工程の発達に伴い、メモリセルアレイ２００に配置されるメモリセルの段数が高くなるほど、即ちワード線ＷＬの積層数が増加するほど、メモリセルアレイ２００の面積が減ることになり、これにより、周辺回路２１０の面積も減少することになる。本実施形態によると、ページバッファ回路４１０が占める領域の面積を減少させるために、ページバッファ回路４１０は、ページバッファユニットとキャッシュラッチとが分離した構造を有し、ページバッファユニットにそれぞれ含まれるセンスノードを結合センスノードに共通して連結する。これについては、図９を参照して詳述する。
【0050】
【0051】
図８に示すように、メモリセルアレイ２００は、複数の方向（ＨＤ１、ＨＤ２、ＶＤ）に沿って配置された複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ、ｚは３以上の自然数）を含む。一実施形態において、メモリブロックは、図６におけるアドレスデコーダ３００により選択される。例えば、アドレスデコーダ３００は、メモリブロック（ＢＬＫ１～ＢＬＫｚ）のブロックアドレスに対応するメモリブロックＢＬＫを選択する。
【0052】
【0053】
図９に示すメモリブロックＢＬＫｉは、基板ＳＵＢ上に三次元構造で形成される三次元メモリブロックを示す。例えば、メモリブロックＢＬＫｉに含まれる複数のメモリセルストリングは、基板ＳＵＢに対して垂直方向ＶＤに積層される。
【0054】
図９に示すように、メモリブロックＢＬＫｉは、ビット線（ＢＬ１、ＢＬ２、ＢＬ３）と共通ソース線ＣＳＬとの間に連結される複数のメモリセルストリング（又は、ＮＡＮＤストリング、ＮＳ１１～ＮＳ３３）を含む。複数のメモリセルストリング（ＮＳ１１～ＮＳ３３）のそれぞれは、ストリング選択トランジスタＳＳＴ、複数のメモリセル（ＭＣ１、ＭＣ２、…、ＭＣ８）、及び接地選択トランジスタＧＳＴを含む。
【0055】
ストリング選択トランジスタＳＳＴは、対応するストリング選択線（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に連結される。複数のメモリセル（ＭＣ１、ＭＣ２、…、ＭＣ８）は、それぞれ対応するワード線（ＷＬ１、ＷＬ２、…、ＷＬ８）に連結される。接地選択トランジスタＧＳＴは、対応する接地選択線（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）に連結される。ストリング選択トランジスタＳＳＴは対応するビット線（ＢＬ１、ＢＬ２、ＢＬ３）に連結され、接地選択トランジスタＧＳＴは共通ソース線ＣＳＬに連結される。
【0056】
同一高さのワード線（例えば、ＷＬ１）は共通に連結され、接地選択線（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）及びストリング選択線（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）はそれぞれ分離可能である。
【0057】
【0058】
図９及び図１０に示すように、セルストリングＮＳ１１には、基板ＳＵＢ上に、基板に垂直な方向に伸びて基板ＳＵＢに接触するピラーＰＬが提供される。図１０に示す接地選択線ＧＳＬ１、ワード線（ＷＬ１～ＷＬ８）、及びストリング選択線ＳＳＬ１は、それぞれ基板ＳＵＢに平行な導電物質、例えば金属物質で形成される。ピラーＰＬは、接地選択線ＧＳＬ１、ワード線（ＷＬ１～ＷＬ８）、及びストリング選択線ＳＳＬ１を形成する導電物質を貫通して基板ＳＵＢに接触する。
【0059】
図１０で、切断線（Ａ－Ａ’）に沿う断面図を共に示す。例示的に、第１ワード線ＷＬ１に対応する第１メモリセルＭＣ１の断面図を示す。ピラーＰＬは円筒形のボディＢＤを含む。ボディＢＤ内にエアギャップＡＧが提供される。
【0060】
ボディＢＤは、Ｐ型のシリコンを含み、チャンネルが形成される領域である。ピラーＰＬは、ボディＢＤを取り囲む円筒状のトンネル絶縁膜ＴＩ及びトンネル絶縁膜ＴＩを取り囲む円筒状の電荷捕獲膜ＣＴを更に含む。第１ワード線ＷＬ１とピラーＰＬとの間にブロッキング絶縁膜ＢＩが提供される。ボディＢＤ、トンネル絶縁膜ＴＩ、電荷捕獲膜ＣＴ、ブロッキング絶縁膜ＢＩ、及び第１ワード線ＷＬ１は、基板ＳＵＢ、又は基板ＳＵＢの上部面に垂直な方向に形成された電荷捕獲型トランジスタである。ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び他のメモリセルは、第１メモリセルＭＣ１と同一の構造を有する。
【0061】
【0062】
図１１に示すように、メモリセルアレイ２００は第１～第ｎ＋１セル（ＮＡＮＤ）ストリング（ＮＳ０～ＮＳｎ）を含み、第１～第ｎ＋１セルストリング（ＮＳ０～ＮＳｎ）のそれぞれは、接地選択線ＧＳＬに連結された接地選択トランジスタＧＳＴ、複数のワード線（ＷＬ０～ＷＬｍ）にそれぞれ連結された複数のメモリセルＭＣ、ストリング選択線ＳＳＬに連結されたストリング選択トランジスタＳＳＴを含み、接地選択トランジスタＧＳＴ、複数のメモリセルＭＣ、及びストリング選択トランジスタＳＳＴは、互いに直列に連結される。ここで、ｍは正の整数である。
【0063】
ページバッファ回路４１０は、第１～第ｎ＋１ページバッファユニット（ＰＢＵ０～ＰＢＵｎ）を含む。第１ページバッファユニットＰＢ０は第１ビット線ＢＬ０を介して第１セル（ＮＡＮＤ）ストリングＮＳ０に連結され、第ｎ＋１ページバッファユニットＰＢＵｎは第ｎ＋１ビット線ＢＬｎを介して第ｎ＋１ＮＡＮＤストリングＮＳｎに連結される。ここで、ｎは正の整数である。例えば、ｎは７であり、ページバッファ回路４１０は８段のページバッファユニット（ＰＢＵ０～ＰＢＵｎ）が一列に配置された構造を有する。例えば、第１～第ｎ＋１ページバッファユニット（ＰＢＵ０～ＰＢＵｎ）は、第１～第ｎ＋１ビット線（ＢＬ０～ＢＬｎ）の延在方向に沿って一列に配置される。
【0064】
ページバッファ回路４１０は、第１～第ｎ＋１ページバッファユニット（ＰＢＵ０～ＰＢＵｎ）にそれぞれ対応する第１～第ｎ＋１キャッシュラッチ（ＣＬ０～ＣＬｎ）を更に含む。ページバッファ回路４１０は、８段のキャッシュラッチ（ＣＬ０～ＣＬｎ）が一列に配置された構造を有する。例えば、第１～第ｎ＋１キャッシュラッチ（ＣＬ０～ＣＬｎ）は、第１～第ｎ＋１ビット線（ＢＬ０～ＢＬｎ）の延在方向に沿って一列に配置される。
【0065】
第１～第ｎ＋１ページバッファユニット（ＰＢＵ０～ＰＢＵｎ）のそれぞれのセンスノードは、結合センスノードＳＯＣに共通に連結される。また、第１～第ｎ＋１キャッシュラッチ（ＣＬ０～ＣＬｎ）は、結合センスノードＳＯＣに共通に連結される。これにより、第１～第ｎ＋１ページバッファユニット（ＰＢＵ０～ＰＢＵｎ）は、結合センスノードＳＯＣを介して第１～第ｎ＋１キャッシュラッチ（ＣＬ０～ＣＬｎ）に連結される。
【0066】
図１２は、本発明の一実施形態によるページバッファＰＢ回路を詳細に示す図である。
【0067】
図１２に示すように、ページバッファＰＢは、図６のページバッファＰＢに対応する。ページバッファＰＢは、ページバッファユニットＰＢＵ及びキャッシュユニットＣＵを含む。キャッシュユニットＣＵはキャッシュラッチ（Ｃ－ＬＡＴＣＨ、ＣＬ）を含み、キャッシュラッチＣＬはデータ入出力線に連結されるため、キャッシュユニットＣＵはデータ入出力線に隣接して配置される。これにより、ページバッファユニットＰＢＵとキャッシュユニットＣＵとは互いに離隔して配置され、ページバッファＰＢはページバッファユニットＰＢＵ－キャッシュユニットＣＵの分離構造を有する。
【0068】
ページバッファユニットＰＢＵは、メインユニット（Ｍａｉｎ Ｕｎｉｔ）ＭＵを含む。メインユニットＭＵは、ページバッファＰＢ内の主なトランジスタを含む。ページバッファユニットＰＢＵは、ビット線ＢＬに連結され、ビット線選択信号ＢＬＳＬＴにより駆動されるビット線選択トランジスタＴＲ＿ｈｖを更に含む。ビット線選択トランジスタＴＲ＿ｈｖは高電圧トランジスタで具現され、これにより、ビット線選択トランジスタＴＲ＿ｈｖは、メインユニットＭＵとは異なるウェル領域、即ち高電圧ユニット（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｕｎｉｔ）ＨＶＵに配置される。
【0069】
メインユニットＭＵは、センスラッチ（Ｓ－ＬＡＴＣＨ）ＳＬ、フォースラッチ（Ｆ－ＬＡＴＣＨ）ＦＬ、上位ビットラッチ（Ｍ－ＬＡＴＣＨ）ＭＬ、及び下位ビットラッチ（Ｌ－ＬＡＴＣＨ）ＬＬを含む。一実施形態において、センスラッチＳＬ、フォースラッチＦＬ、上位ビットラッチＭＬ、又は下位ビットラッチＬＬは、「メインラッチ」と称される。メインユニットＭＵは、ビット線クランプ制御信号ＢＬＣＬＡＭＰに基づいてビット線ＢＬ又はセンスノードＳＯに対するプリチャージ動作を制御するプリチャージ回路ＰＣを更に含み、ビット線セットアップ信号ＢＬＳＥＴＵＰにより駆動されるトランジスタＰＭ’を更に含む。
【0070】
センスラッチＳＬは、読出又はプログラム検証（ｖｅｒｉｆｙ）動作時、メモリセルに保存されたデータ又はメモリセルの閾値電圧の感知結果を保存する。また、センスラッチＳＬは、プログラム動作時、ビット線ＢＬにプログラムビット線電圧又はプログラム禁止電圧を印加することに活用される。フォースラッチＦＬは、プログラム動作時、閾値電圧散布を改善するために活用される。具体的に、フォースラッチＦＬは、フォースデータ（ｆｏｒｃｅ ｄａｔａ）を保存する。フォースデータは、初期に「１」に設定された後、メモリセルの閾値電圧がターゲット領域に及ばないフォース（ｆｏｒｃｉｎｇ）領域に進入したときに「０」に反転される。フォースデータを活用することで、プログラム実行動作中にビット線電圧を制御してプログラム閾値電圧散布をより狭く形成することができる。
【0071】
上位ビットラッチＭＬ、下位ビットラッチＬＬ、及びキャッシュラッチＣＬは、プログラム動作時、外部から入力されたデータを保存するために活用され、「データラッチ」と称される。１つのメモリセルに３ビットのデータをプログラムする場合、３ビットのデータは、上位ビットラッチＭＬ、下位ビットラッチＬＬ、及びキャッシュラッチＣＬにそれぞれ保存される。メモリセルのプログラムが完了するまで、上位ビットラッチＭＬ、下位ビットラッチＬＬ、及びキャッシュラッチＣＬは、保存されたデータを保持する。また、キャッシュラッチＣＬは、読出動作時、メモリセルから読み出されてセンスラッチＳＬから伝送されたデータを、データ入出力線を介して外部に出力する。
【0072】
また、メインユニットＭＵは、第１～第４トランジスタ（ＮＭ１～ＮＭ４）及び複数のインバータ（ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２）を更に含む。
【0073】
第１トランジスタＮＭ１は、センスノードＳＯとセンスラッチＳＬとの間に連結され、インバータ（ＩＮＶ１１、ＩＮＶ１２）を通過する接地制御信号ＳＯＧＮＤにより駆動される。第２トランジスタＮＭ２は、センスノードＳＯとフォースラッチＦＬとの間に連結され、インバータ（ＩＮＶ２１、ＩＮＶ２２）を通過するフォースモニタ信号ＭＯＮ＿Ｆにより駆動される。第３トランジスタＮＭ３は、センスノードＳＯと上位ビットラッチＭＬとの間に連結され、インバータ（ＩＮＶ３１、ＩＮＶ３２）を通過する上位ビットモニタ信号ＭＯＮ＿Ｍにより駆動される。第４トランジスタ（ＮＭ４）は、センスノードＳＯと下位ビットラッチＬＬとの間に連結され、インバータ（ＩＮＶ４１、ＩＮＶ４２）を通過する下位ビットモニタ信号ＭＯＮ＿Ｌにより駆動される。
【0074】
また、メインユニットＭＵは、ビット線選択トランジスタＴＲ＿ｈｖとセンスノードＳＯとの間に直列に連結された第５及び第６トランジスタ（ＮＭ５、ＮＭ６）を更に含む。第５トランジスタＮＭ５はビット線シャットオフ（Ｓｈｕｔ－ｏｆｆ）信号ＢＬＳＨＦにより駆動され、第６トランジスタＮＭ６はビット線連結制御信号ＣＬＢＬＫにより駆動される。また、メインユニットＭＵは、プリチャージトランジスタＰＭを更に含む。プリチャージトランジスタＰＭは、センスノードＳＯに連結されてロード信号ＬＯＡＤにより駆動され、プリチャージ区間でセンスノードＳＯをプリチャージレベルにプリチャージする。
【0075】
本実施形態において、メインユニットＭＵは、センスノードＳＯに連結される一対のパストランジスタ、即ち第１及び第２パストランジスタ（ＴＲ、ＴＲ’）を更に含む。一実施形態において、第１及び第２パストランジスタ（ＴＲ、ＴＲ’）は、「第１及び第２センスノード連結トランジスタ」と称される。第１及び第２パストランジスタ（ＴＲ、ＴＲ’）は、パス制御信号ＳＯ＿ＰＡＳＳにより駆動される。一実施形態において、パス制御信号ＳＯ＿ＰＡＳ）は、「センスノード連結制御信号」と称される。具体的に、第１パストランジスタＴＲは第１端子ＳＯＣ＿ＵとセンスノードＳＯとの間に連結され、第２パストランジスタＴＲ’はセンスノードＳＯと第２端子ＳＯＣ＿Ｄとの間に連結される。
【0076】
例えば、ページバッファユニットＰＢＵが図１１の第２ページバッファユニットＰＢＵ１である場合、第１端子ＳＯＣ＿Ｕは第１ページバッファユニットＢＵ０に含まれるパストランジスタの一端に連結され、第２端子ＳＯＣ＿Ｄは第３ページバッファユニットＰＢＵ２に含まれるパストランジスタの一端に連結される。これにより、センスノードＳＯは、第３～第ｎ＋１ページバッファユニット（ＰＢＵ２～ＰＢＵｎ）のそれぞれに含まれるパストランジスタにより結合センスノードＳＯＣに電気的に連結される。
【0077】
ページバッファＰＢは、プログラム動作時、ビット線ＢＬに連結されたＮＡＮＤストリングに含まれるメモリセルのうちの選択されたメモリセルのプログラム完了の可否を検証する。具体的に、ページバッファＰＢは、プログラム検証動作時、ビット線ＢＬを介して感知されたデータをセンスラッチＳＬに保存する。センスラッチＳＬに保存された感知データにより、ターゲットデータが保存された上位ビットラッチＭＬ及び下位ビットラッチＬＬが設定される。
【0078】
例えば、感知されたデータがプログラム完了したことを示す場合、上位ビットラッチＭＬ及び下位ビットラッチＬＬは、後続するプログラムループで選択されたメモリセルに対するプログラム禁止（ｉｎｈｉｂｉｔ）設定に転換される。キャッシュラッチＣＬは、外部から提供される入力データを一時保存する。プログラム動作時、キャッシュラッチＣＬに保存されるターゲットデータが上位ビットラッチＭＬ及び下位ビットラッチＬＬに保存される。
【0079】
以下、ページバッファ回路４１０の構成要素を制御するための信号は、図６のページバッファ制御信号ＰＣＴＬに含まれるものとする。
【0080】
【0081】
図１３には、接地制御信号ＳＯＧＮＤを第１トランジスタＮＭ１に提供するインバータ（ＩＮＶ１１、ＩＮＶ１２）を示す。
【0082】
図１３に示すように、インバータＩＮＶ１１は、内部電圧ＩＶＣと接地電圧ＶＳＳとの間に直列に連結されるＰＭＯＳトランジスタ４１１及びＮＭＯＳトランジスタ４１２を含み、インバータＩＮＶ１２は、内部電圧ＩＶＣと接地電圧ＶＳＳとの間に直列に連結されるＰＭＯＳトランジスタ４１３及びＮＭＯＳトランジスタ４１４を含む。
【0083】
ＰＭＯＳトランジスタ４１１は内部電圧ＩＶＣとノードＮ１１との間に連結され、ＮＭＯＳトランジスタ４１２はノードＮ１１と接地電圧ＶＳＳとの間に連結される。ＰＭＯＳトランジスタ４１１及びＮＭＯＳトランジスタ４１２のゲートには、接地制御信号ＳＯＧＮＤが提供される。従って、インバータＩＮＶ１１は、接地制御信号ＳＯＧＮＤを反転させる。
【0084】
ＰＭＯＳトランジスタ４１３は内部電圧ＩＶＣとノードＮ１２との間に連結され、ＮＭＯＳトランジスタ４１４はノードＮ１２と接地電圧ＶＳＳとの間に連結される。ＰＭＯＳトランジスタ４１３及びＮＭＯＳトランジスタ４１４のゲートには、インバータＩＮＶ１１の出力が提供される。従って、インバータＩＮＶ１２は、インバータＩＮＶ１１の出力を反転させて第１トランジスタＮＭ１のゲートに印加する。
【0085】
図１４は、本発明の一実施形態によるキャッシュユニットＣＵを示す回路図である。
【0086】
図１２及び図１４を共に参照すると、キャッシュユニットＣＵはモニタトランジスタＮＭ７及びキャッシュラッチＣＬを含み、キャッシュラッチＣＬは、第１及び第２インバータ（ＩＮＶ１、ＩＮＶ２）、ダンプトランジスタ１３２、及びトランジスタ（１３１、１３３～１３５）を含む。モニタトランジスタＮＭ７は、キャッシュモニタ信号ＭＯＮ＿Ｃにより駆動され、結合センスノードＳＯＣとキャッシュラッチＣＬとの間の連結を制御する。
【0087】
第１インバータＩＮＶ１は第１ノードＮＤ１と第２ノードＮＤ２との間に連結され、第２インバータＩＮＶ）は第２ノードＮＤ２と第１ノードＮＤ１との間に連結され、第１及び第２インバータ（ＩＮＶ１、ＩＮＶ２）はラッチを構成する。トランジスタ１３１は、結合センスノードＳＯＣに連結されるゲートを有する。
【0088】
ダンプトランジスタ１３２は、ダンプ信号ＤＭＰにより駆動され、キャッシュラッチＣＬに保存されたデータをページバッファユニットＰＢＵ内のメインラッチ、例えばセンスラッチＳＬに伝達する。トランジスタ１３３はデータ信号ＤＩにより駆動され、トランジスタ１３４はデータ反転信号ｎＤＩにより駆動され、トランジスタ１３５は書込制御信号ＤＩＯ＿Ｗにより駆動される。書込制御信号ＤＩＯ＿Ｗが活性化すると、データ信号ＤＩ及びデータ反転信号ｎＤＩにより第１及び第２ノード（ＮＤ１、ＮＤ２）の電圧レベルが決められる。
【0089】
キャッシュユニットＣＵは、トランジスタ（１３６、１３７）を通じて、データ入出力線ＲＤｉに連結される。トランジスタ１３６は、第２ノードＮＤ２に連結されるゲートを有し、第２ノードＮＤ２の電圧レベルによりオン又はオフになる。トランジスタ１３７は、読出制御信号ＤＩＯ＿Ｒにより駆動される。読出制御信号ＤＩＯ＿Ｒが活性化してトランジスタ１３７がオンになると、キャッシュラッチＣＬの状態によって、データ入出力線ＲＤｉの電圧レベルは、「１」又は「０」に決められる。
【0090】
【0091】
メモリセルが４ビットでプログラムされる４ビットマルチレベルセルである場合、メモリセルは、消去状態Ｅ又は第１～第１５プログラム状態（Ｐ１～Ｐ１５）のうちの１つを有する。シングルレベルセルに比べて、マルチレベルセルの場合、閾値電圧Ｖｔｈ分布の間の間隔が狭いため、マルチレベルセルでは、閾値電圧Ｖｔｈの小さな変化により重大な問題が巻き起こることがある。
【0092】
第１読出電圧Ｖｒ１は、消去状態Ｅを有するメモリセルの散布と第１プログラム状態Ｐ１を有するメモリセルの散布との間の電圧レベルを有する。第２～第１５読出電圧（Ｖｒ２～Ｖｒ１５）は、それぞれの隣接する該当プログラム状態（Ｐ１～Ｐ１５）の散布を有するメモリセルの間の電圧レベルを有する。
【0093】
一実施形態において、第１読出電圧Ｖｒ１を印加して、メモリセルがオンになるとデータ「１」が保存され、メモリセルがオフになるとデータ「０」が保存されたものとして区別する。しかし、本発明は、これに限定されず、他の実施形態において、第１読出電圧Ｖｒ１を印加して、メモリセルがオンになるとデータ「０」が保存され、メモリセルがオフになるとデータが「１」が保存されたものとして区別することもできる。このように、データの論理レベルの割当ては、実施形態によって変わり得る。
【0094】
【0095】
図１６に示すように、オーバーシュート検出器４３０は、電圧比較器４３１を含む。
【0096】
電圧比較器４３１は、内部電圧ＩＶＣとオーバーシュート検出の基準になる基準電圧ＶＲＥＦ＿ＯＶＳとを比較し、比較に基づいて内部電圧ＩＶＣのレベルが基準電圧ＶＲＥＦ＿ＯＶＳ以上であることに応答して活性化するオーバーシュート検出フラッグＯＤＦＧを生成し、オーバーシュート検出フラッグＯＤＦＧを制御回路４５０に提供する。
【0097】
本実施形態において、制御回路４５０は、オーバーシュート検出フラッグＯＤＦＧに基づいてディスチャージ区間を設定する。即ち、制御回路４５０は、オーバーシュート検出フラッグＯＤＦＧに基づいてディスチャージ区間の始点及び終点を設定する。
【0098】
【0099】
図１７に示すように、制御回路４５０は、コマンドデコーダ４６０と、アドレスバッファ４７０と、制御信号生成器４８０と、状態信号生成器４８５とを含む。
【0100】
コマンドデコーダ４６０は、コマンド信号ＣＭＤを復号化し、復号化されたコマンドＤ＿ＣＭＤを制御信号生成器４８０及び状態信号生成器４８５に提供する。
【0101】
アドレスバッファ４７０は、アドレス信号ＡＤＤＲを受信し、アドレス信号ＡＤＤＲのうち、行アドレスＲ＿ＡＤＤＲをアドレスデコーダ３００に提供し、列アドレスＣ＿ＡＤＤＲをデータ入出力回路４２０に提供する。
【0102】
制御信号生成器４８０は、復号化されたコマンドＤ＿ＣＭＤを受信し、復号化されたコマンドＤ＿ＣＭＤが指示する動作に基づいて制御信号ＣＴＬｓを生成して電圧生成回路５００に提供する。制御信号生成器４８０は、復号化されたコマンドＤ＿ＣＭＤが指示する動作に基づいて、ページバッファ制御信号ＰＣＴＬを生成してページバッファ制御信号ＰＣＴＬをページバッファ回路４１０に提供し、スイッチング制御信号ＳＣＳを生成してスイッチング制御信号ＳＣＳをアドレスデコーダ３００に提供する。
【0103】
状態信号生成器４８５は、復号化されたコマンドＤ＿ＣＭＤを受信し、復号化されたコマンドＤ＿ＣＭＤが指示する動作をモニタし、復号化されたコマンドＤ＿ＣＭＤが指示する動作の完了如何に基づいて、レディー状態及びビジー状態を示す状態信号ＲｎＢを遷移させる。
【0104】
【0105】
図１８に示すように、アドレスデコーダ３００は、ドライバ回路３１０と、パススイッチ回路３６０とを含む。
【0106】
ドライバ回路３１０は、ブロックアドレスに応答して電圧生成回路５００から提供された電圧をメモリセルアレイ２００に提供する。ドライバ回路３１０は、ブロック選択ドライバ３２０と、ストリング選択ドライバ３３０と、ワード線ドライバ３４０と、接地選択ドライバ３５０とを含む。
【0107】
ブロック選択ドライバ３２０は、ブロックアドレスに応答して、電圧生成回路５００から提供される高電圧ＶＰＰＨをパススイッチ回路３６０に提供する。ブロック選択ドライバ３２０は、パススイッチ回路３６０に含まれる複数のパストランジスタ（ＧＰＴ、ＰＴ１～ＰＴｎ、ＳＳＰＴ）のゲートに連結されるブロックワード線ＢＬＫＷＬに高電圧を提供する。ブロック選択ドライバ３２０は、パス電圧が印加される時点、プログラム電圧が印加される時点、及び読出電圧が印加される時点を制御する。
【0108】
ストリング選択ドライバ３３０は、電圧生成回路５００から提供される電圧をストリング選択信号ＳＳとして提供する。プログラム動作時、ストリング選択ドライバ３３０は、１つのメモリブロック内で選択された全てのストリング選択トランジスタをオンさせるようにストリング選択信号ＳＳを印加する。
【0109】
ワード線ドライバ３４０は、不揮発性メモリ装置１００の動作により、電圧生成回路５００から提供されるプログラム電圧ＶＰＧＭ、パス電圧ＶＰＡＳＳ、検証電圧ＶＰＶ、読出電圧ＶＲＤ、内部電圧ＩＶＣ、及び負電圧ＶＮＥＧを、駆動線（Ｓ１～Ｓｎ）及びパストランジスタ（ＰＴ１～ＰＴｎ）を通じてワード線（ＷＬ１～ＷＬｎ）に提供する。
【0110】
本実施形態において、ワード線（ＷＬ１～ＷＬｎ）は、少なくとも１つのダミーワード線及びノーマルワード線を含む。ダミーメモリセルは、ダミーワード線により活性化され、外部装置から読み出される有効なデータを保存しない。ダミーワード線に連結されたダミーメモリセルに保存されたデータは、選択信号によってメモリセルアレイの外に伝送されない。ダミーワード線は、ノーマルメモリセルとの連結を提供するビット線に連結されない。ダミー電圧ＶＤＵＭは、ダミーワード線に提供される。
【0111】
接地選択ドライバ３５０は、パストランジスタＧＰＴを通じて、接地選択信号ＧＳを接地選択線ＧＳＬに提供する。
【0112】
パストランジスタ（ＧＰＴ、ＰＴ１～ＰＴｎ、ＳＳＰＴ）は、ブロックワード線ＢＬＫＷＬを介して提供される高電圧信号の活性化に応答して、接地選択線ＧＳＬ、ワード線（ＷＬ１～ＷＬｎ）、及びストリング選択線ＳＳＬを対応する駆動線に電気的に連結するように構成される。パストランジスタ（ＧＰＴ、ＰＴ１～ＰＴｎ、ＳＳＰＴ）は、高電圧に耐えられる高電圧トランジスタからなる。
【0113】
【0114】
図１９に示すように、電圧生成回路５００は、高電圧生成器５１０と低電圧生成器５３０とを含む。本実施形態において、電圧生成回路５００は、負電圧生成器５５０とダミー電圧生成器５７０とを更に含む。
【0115】
高電圧生成器５１０は、第１制御信号ＣＴＬ１に応答して、復号化されたコマンドＤ＿ＣＭＤが指示する動作により、プログラム電圧ＶＰＧＭ、パス電圧ＶＰＡＳＳ、高電圧ＶＰＰＨ、及び消去電圧ＶＲＥＳを生成する。
【0116】
プログラム電圧ＶＰＧＭは選択ワード線に印加され、パス電圧ＶＰＡＳＳは非選択ワード線に印加され、消去電圧ＶＲＥＳは、メモリブロックのウェル、又はビット線と共通ソース線とに連結されるパストランジスタのそれぞれのドレインに提供される。高電圧ＶＰＰＨは、ワード線とストリング選択線、及び接地選択線に連結されるパストランジスタのそれぞれのゲートに印加される。第１制御信号ＣＴＬ１は、複数のビットを含み、復号化されたコマンドＤ＿ＣＭＤが指示する動作を示す。
【0117】
低電圧生成器５３０は、第２制御信号ＣＴＬ２に応答して、復号化されたコマンドＤ＿ＣＭＤが指示する動作により、プログラム検証電圧ＶＰＶ、読出電圧ＶＲＤ、駆動電圧ＶＤＲＶ、及び内部電圧ＩＶＣを生成する。プログラム検証電圧ＶＰＶ及び読出電圧ＶＲＤは、動作によって選択ワード線に印加される。内部電圧ＩＶＣは、読出動作により、非選択ワード線のリカバリー時に非選択ワード線に印加される。駆動電圧ＶＤＲＶは、不揮発性メモリ装置１００の動作により、選択されたストリング選択線ＳＳＬ及び選択された接地選択線ＧＳＬに印加される。第２制御信号ＣＴＬ２は、複数のビットを含み、復号化されたコマンドＤ＿ＣＭＤが指示する動作を示す。
【0118】
負電圧生成器５５０は、第３制御信号ＣＴＬ３に応答して、復号化されたコマンドＤ＿ＣＭＤが指示する動作により、負のレベルを有する負電圧ＶＮＥＧを生成する。第３制御信号ＣＴＬ３は、複数のビットを含み、復号化されたコマンドＤ＿ＣＭＤが指示する動作を示す。負電圧ＶＮＥＧは、プログラムリカバリー区間で選択ワード線及び非選択ワード線に印加され、ビット線セットアップ区間で非選択ワード線に印加される。
【0119】
ダミー電圧生成器５７０は、第１活性化信号ＥＮ１に応答して活性化され、内部電圧ＩＶＣを基にダミー電圧ＶＤＵＭを生成する。制御回路４５０は、不揮発性メモリ装置１００のテスト時や上述した読出動作のリカバリー区間のディスチャージ区間で、第１活性化信号ＥＮ１を活性化してダミー電圧生成器５７０を動作させる。
【0120】
ダミー電圧生成器５７０がリカバリー区間のディスチャージ区間で活性化される場合、ダミー電圧生成器５７０は、内部電圧ＩＶＣを消費する。
【0121】
【0122】
図２０に示すように、高電圧生成器５１０は、基準電圧生成器５１１と、オシレータ６１０と、プログラム電圧検出器（ＶＤ＿ＶＰＧＭ）５１３と、プログラム電圧ポンプ（ＰＵＭＰ＿ＶＰＧＭ）５１４と、パス電圧検出器（ＶＤ＿ＶＰＡＳＳ）５１５と、パス電圧ポンプ（ＰＵＭＰ＿ＶＰＡＳＳ）５１６と、高電圧検出器（ＶＤ＿ＶＰＰＨ）５１７と、高電圧ポンプ（ＰＵＭＰ＿ＶＰＰＨ）５１８と、消去電圧検出器（ＶＤ＿ＶＥＲＳ）５１９と、消去電圧ポンプ（ＰＵＭＰ＿ＶＥＲＳ）５２１とを含む。
【0123】
基準電圧生成器５１１は、外部電圧ＥＶＣを基に１つ以上の基準電圧ＶＲＥＦＨを生成する。オシレータ６１０は、内部電圧ＩＶＣを基にクロック信号ＣＬＫＨを生成する。
【0124】
プログラム電圧検出器（ＶＤ＿ＶＰＧＭ）５１３は、基準電圧ＶＲＥＦＨ及びクロック信号ＣＬＫＨを受信し、プログラム電圧ＶＰＧＭを感知してプログラム電圧用クロックＣＬＫ＿ＶＰＧＭを生成する。プログラム電圧ポンプ（ＰＵＭＰ＿ＶＰＧＭ）５１４は、プログラム電圧用クロックＣＬＫ＿ＶＰＧＭ）に基づいて、昇圧回路を動作させてプログラム電圧ＶＰＧＭを生成する。
【0125】
パス電圧検出器（ＶＤ＿ＶＰＡＳＳ）５１５は、基準電圧ＶＲＥＦＨ及びクロック信号ＣＬＫＨを受信し、パス電圧ＶＰＡＳＳを感知してパス電圧用クロックＣＬＫ＿ＶＰＡＳＳを生成する。パス電圧ポンプ（ＰＵＭＰ＿ＶＰＡＳＳ）５１６は、パス電圧用クロックＣＬＫ＿ＶＰＡＳＳ）に基づいて、昇圧回路を動作させてパス電圧ＶＰＡＳＳを生成する。
【0126】
高電圧検出器（ＶＤ＿ＶＰＰＨ）５１７は、基準電圧ＶＲＥＦＨ及びクロック信号ＣＬＫＨを受信し、高電圧ＶＰＰＨを感知して高電圧用クロックＣＬＫ＿ＶＰＰを生成する。高電圧ポンプ（ＰＵＭＰ＿ＶＰＰＨ）５１８は、高電圧用クロックＣＬＫ＿ＶＰＰに基づいて、昇圧回路を動作させて高電圧ＶＰＰＨを生成する。図示していないが、高電圧検出器５１７は電圧分配器５２５を更に含み、電圧分配器５２５は、高電圧ＶＰＰＨを分割して、高電圧ＶＰＰＨよりも低いレベルを有する高電圧ＶＰＰＨ＿Ｌを出力する。
【0127】
消去電圧検出器（ＶＤ＿ＶＥＲＳ）５１９は、基準電圧ＶＲＥＦＨ及びクロック信号ＣＬＫＨを受信し、消去電圧ＶＥＲＳを感知して消去電圧用クロック（ＣＬＫ＿ＶＥＲＳを生成する。消去電圧ポンプ（ＰＵＭＰ＿ＶＥＲＳ）５２０は、消去電圧用クロックＣＬＫ＿ＶＥＲＳに基づいて、昇圧回路を動作させて消去電圧ＶＥＲＳを生成する。
【0128】
図示していないが、プログラム電圧検出器５１３、プログラム電圧ポンプ５１４、パス電圧検出器５１５、パス電圧ポンプ５１６、高電圧検出器５１７、高電圧ポンプ５１８、消去電圧検出器５１９、及び消去電圧ポンプ５２０の少なくとも１つには、内部電圧ＩＶＣが印加される。
【0129】
図６における制御回路４５０は、ワード線リカバリー区間のディスチャージ区間で第２活性化信号ＥＮ２をオシレータ６１０に提供し、非選択ワード線のワード線リカバリーの動作時、オシレータ６１０を動作させて内部電圧ＩＶＣを消費する。
【0130】
【0131】
図２１に示すように、ダミー電圧生成器５７０は、演算増幅器５７１と、ＰＭＯＳトランジスタ５７２と、フィードバック回路５７３とを含む。
【0132】
演算増幅器５７１は、フィードバック電圧ＶＦＢ及び基準電圧ＶＲＥＦ１を受信し、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦ１との差を増幅して出力する。
【0133】
ＰＭＯＳトランジスタ５７２は、内部電圧ＩＶＣに連結されるソース、出力ノードＮＯに連結されるドレイン、及び演算増幅器５７１の出力を受信するゲートを備え、演算増幅器５７１の出力に基づいて、内部電圧ＩＶＣをレギュレーションして、出力ノードＮＯからダミー電圧ＶＤＵＭを出力する。
【0134】
フィードバック回路５７３は、出力ノードＮＯと接地電圧ＶＳＳとの間に直列に連結される第１フィードバック抵抗Ｒｆ１及び第２フィードバック抵抗Ｒｆ２を含み、第１フィードバック抵抗Ｒｆ１と第２フィードバック抵抗Ｒｆ２とが連結されるフィードバックノードＦＮから、フィードバック電圧ＶＦＢを演算増幅器５７１に提供する。
【0135】
本実施形態において、読出動作の感知区間の間、ダミー電圧ＶＤＵＭが図１８のワード線ドライバ３４０を通じてメモリセルアレイ２００のダミーワード線に印加される。
【0136】
【0137】
図２２に示すように、オシレータ６１０は、基準電圧生成器６２０と、第１比較回路６３０と、第２比較回路６４０と、ラッチ回路６５０とを含む。
【0138】
基準電圧生成器６２０は、内部電圧ＩＶＣを基に基準電圧ＶＲＥＦ２を生成し、基準電圧ＶＲＥＦ２を第１比較回路６３０及び第２比較回路６４０に提供する。
【0139】
基準電圧生成器６２０は、ＰＭＯＳトランジスタ６２１と、抵抗Ｒ１と、ＮＭＯＳトランジスタ（６２３、６２４、６２５）とを含む。
【0140】
ＰＭＯＳトランジスタ６２１は、内部電圧ＩＶＣに連結されるソース、第２活性化信号ＥＮ２を受信するゲート、及び抵抗Ｒ１に連結されるドレインを備える。
【0141】
ＮＭＯＳトランジスタ６２３は、ノードＮ２１で抵抗Ｒ１に連結されるドレイン、ノードＮ２１に連結されるゲート、及び接地電圧ＶＳＳに連結されるソースを備える。ＮＭＯＳトランジスタ６２４は、ノードＮ２２で第１比較回路６３０に連結されるドレイン、ノードＮ２１に連結されるゲート、及び接地電圧ＶＳＳに連結されるソースを備える。ＮＭＯＳトランジスタ６２５は、ノードＮ２４で第２比較回路６４０に連結されるドレイン、ノードＮ２１に連結されるゲート、及び接地電圧ＶＳＳに連結されるソースを備える。
【0142】
ＮＭＯＳトランジスタ（６２４、６２５）のそれぞれは、ＮＭＯＳトランジスタ６２３と電流ミラーを構成する。
【0143】
ＰＭＯＳトランジスタ６２１は、第２活性化信号ＥＮ２に応答して、基準電流ＩＲＥＦを、抵抗Ｒ１を介してノードＮ２１に提供する。基準電流ＩＲＥＦに基づく基準電圧ＶＲＥＦ２がノードＮ２１に誘起される。従って、基準電圧ＶＲＥＦ２のレベルは、第２活性化信号ＥＮ２の活性化区間に応じて誘起される。
【0144】
ラッチ回路６５０は、第１ＮＡＮＤゲート６５１及び第２ＮＡＮＤゲート６５３を含む。第１ＮＡＮＤゲート６５１は、第１比較回路６３０から提供される第１比較信号ＣＳ１及び第２ＮＡＮＤゲート６５３の出力である第２ラッチ信号ＬＳ２に対してＮＡＮＤ演算を行って第１ラッチ信号ＬＳ１を出力する。第２ＮＡＮＤゲート６５３は、第２比較回路６４０から提供される第２比較信号ＣＳ２及び第１ＮＡＮＤゲート６５１の出力である第１ラッチ信号ＬＳ１に対してＮＡＮＤ演算を行って第２ラッチ信号ＬＳ２を出力し、第２ラッチ信号ＬＳ２をクロック信号ＣＬＫＨとして提供する
【0145】
第１比較回路６３０は、ＰＭＯＳトランジスタ６３１と、ＮＭＯＳトランジスタ６３３と、演算増幅器６３５と、キャパシタＣ１とを含む。
【0146】
ＰＭＯＳトランジスタ６３１は、内部電圧ＩＶＣとノードＮ２３との間に連結され、第２ラッチ信号ＬＳ２を受信するゲートを備える。ＮＭＯＳトランジスタ６３３は、ノードＮ２３とノードＮ２２との間に連結され、第２ラッチ信号ＬＳ２を受信するゲートを備える。即ち、ＰＭＯＳトランジスタ６３１及びＮＭＯＳトランジスタ６３３は、第２ラッチ信号ＬＳ２を反転させる。
【0147】
キャパシタＣ１は、ノードＮ２３と接地電圧ＶＳＳとの間に連結され、ノードＮ２３の電圧を保存する。演算増幅器６３５は、ノードＮ２３の電圧レベルと基準電圧ＶＲＥＦ２とを比較し、比較の結果に基づいて第１比較信号ＣＳ１をラッチ回路６５０に提供する。
【0148】
第２比較回路６４０は、ＰＭＯＳトランジスタ６４１と、ＮＭＯＳトランジスタ６４３と、演算増幅器６４５と、キャパシタＣ２とを含む。
【0149】
ＰＭＯＳトランジスタ６４１は、内部電圧ＩＶＣとノードＮ２５との間に連結され、第１ラッチ信号ＬＳ１を受信するゲートを備える。ＮＭＯＳトランジスタ６４３は、ノードＮ２５とノードＮ２４との間に連結され、第１ラッチ信号ＬＳ１を受信するゲートを備える。即ち、ＰＭＯＳトランジスタ６４１及びＮＭＯＳトランジスタ６４３は、第１ラッチ信号ＬＳ１を反転させる。
【0150】
キャパシタＣ２は、ノードＮ２５と接地電圧ＶＳＳとの間に連結され、ノードＮ２５の電圧を保存する。演算増幅器６４５は、ノードＮ２５の電圧レベルと基準電圧ＶＲＥＦ２とを比較し、比較の結果に基づいて第２比較信号ＣＳ２をラッチ回路６５０に提供する。
【0151】
第２活性化信号ＥＮ２がローレベルに活性化される区間の間に、ＮＭＯＳトランジスタ（６２４、６２５）は、基準電圧ＶＲＥＦ２に応答して導通し、ＮＭＯＳトランジスタ（６２４、６２５）のそれぞれのソースが接地電圧ＶＳＳに連結されるため、オシレータ６１０は、第２活性化信号ＥＮ２がローレベルに活性化される区間の間に、第２ラッチ信号ＬＳ２を基準電圧ＶＲＥＦ２と比較した結果及び第１ラッチ信号ＬＳ１を基準電圧ＶＲＥＦ２と比較した結果に基づいて、第２ラッチ信号ＬＳ２をクロック信号ＣＬＫＨとして出力する。これにより、オシレータ６１０は、第２活性化信号ＥＮ２がローレベルに活性化される区間の間に、トグルするクロック信号ＣＬＫＨを出力する。
【0152】
【0153】
【0154】
メモリコントローラ５０は、状態信号ＲｎＢのハイ区間で読出コマンドを不揮発性メモリ装置１００に提供する。読出コマンドは、例えばコマンドシーケンス（００ｈ－ＡＤＤＲ－３０ｈ）で提供される。読出コマンドの入力が完了すると、不揮発性メモリ装置１００は、状態信号ＲｎＢをローレベル「Ｌ」に遷移させる。この時、不揮発性メモリ装置１００は、データ入出力端子Ｉ／Ｏを通じて状態読出命令（例えば、７０ｈ）が提供されると、ビジー状態（Ｂｕｓｙ）を出力する。
【0155】
不揮発性メモリ装置１００は、読出コマンドに応答して、選択されたメモリ領域に提供するワード線電圧を生成し、生成されたワード線電圧を選択されたメモリ領域に提供する。このような動作が区間（Ｔ０～Ｔ１）に対応するワード線セットアップ区間ＷＬＳで行われる。次に、不揮発性メモリ装置１００は、選択されたメモリ領域のセルを感知してラッチする。このような動作は、区間（Ｔ１～Ｔ２）に対応する感知区間ＳＥＢＳＩＮＧで行われる。そして、感知されたデータは、データ入出力回路４２０にダンプされる。このような動作は、区間（Ｔ２～Ｔ３）に示すダンプ区間ＤＵＭＰで行われる。
【0156】
感知データのデータ入出力回路４２０へのダンピングが完了する時点Ｔ３で、不揮発性メモリ装置１００は、選択されたメモリセルのバルク、ワード線、ビット線、選択線、共通ソース線などを放電するワード線リカバリー区間ＲＣＹでワード線リカバリー動作を行う。ワード線リカバリー動作は、図２３の区間（Ｔ３～Ｔ４）に該当するワード線リカバリー区間ＲＣＹの間に行われる。また、感知データのダンプが完了する時点Ｔ３で、不揮発性メモリ装置１００は、状態信号ＲｎＢをハイレベル「Ｈ」に遷移させる。状態信号ＲｎＢがハイレベル「Ｈ」に遷移される時点からは、不揮発性メモリ装置１００の外部へのデータ出力が可能である。状態信号ＲｎＢを参照して、メモリコントローラ５０で読出イネーブル信号（／ＲＥ）を活性化すると、ダンプされたデータが不揮発性メモリ装置１００から出力される。
【0157】
ここで、不揮発性メモリ装置１００のワード線リカバリー動作が実行中であるため、感知されたデータの出力が可能な時間に関する定義が必要である。実質的に状態信号ＲｎＢがハイレベル（Ｈ）であるが、不揮発性メモリ装置１００のワード線リカバリー動作が実行中の時間区間（Ｔ３～Ｔ４）は、外部からコマンドが提供されてはいけない。この時は、メモリコントローラ５０から不揮発性メモリ装置１００にコマンドが入力されても、ワード線リカバリー動作の未完了により、誤動作が発生することがあるためである。
【0158】
そこで、読出コマンドに応答して、状態信号ＲｎＢがローレベル（Ｌ）からハイレベル（Ｈ）に遷移した後のリカバリー動作が完了する時点までの時間（ｔＲＣ）には、データ出力が完了しても、コマンド入力は禁止される。このような時間（ｔＲＣ）を、コマンド待機時間ｔＲＣと称する。不揮発性メモリ装置１００のアクセス動作で、コマンド待機時間ｔＲＣが経過した後に、メモリコントローラ５０は、読出／プログラム／消去などの後続コマンドを提供する。
【0159】
【0160】
図６及び図２４に示すように、不揮発性メモリ装置１００は、読出コマンド信号（ＣＭＤ）に応答して、ワード線セットアップ（ＷＬＳ）、感知（ＳＥＮＳＩＮＧ）、ダンプ（ＤＵＭＰ）、及びワード線リカバリー（ＲＣＹ）動作を順次実行して読出動作を行う。
【0161】
状態信号（又は、レディー／ビジー信号）ＲｎＢがハイレベル（Ｈ）の区間で読出コマンドを受信すると、不揮発性メモリ装置１００は、状態信号ＲｎＢをローレベル（Ｌ）に遷移しながら、選択されたメモリセルを感知するためのあらゆる手続を開始する。
【0162】
先ず、時点ｔ０で、不揮発性メモリ装置１００は、ワード線セットアップ（Ｗｏｒｄ Ｌｉｎｅ Ｓｅｔｕｐ：ＷＬＳ）動作を行う。不揮発性メモリ装置１００の選択されたメモリブロックのストリング選択線ＳＳＬには、ハイレベル（Ｈ）の電源電圧ＶＣＣが提供される。そして、選択ワード線ＷＬ＿ＳＥＬには、読出電圧ＶＲＤが提供され、非選択ワード線ＷＬ＿ＵＮＳＥＬには、読出パス電圧（ＶＰＡＳＳ）が提供される。
【0163】
時点ｔ１において、不揮発性メモリ装置１００は、選択されたメモリセルに対する感知を行う。メモリセルを感知するために、選択ワード線ＷＬ＿ＳＥＬには、読出電圧ＶＲＤが提供される。図示していないが、感知動作のために、メモリセルのビット線は、特定のレベルにプリチャージされる。このような状態で、制御回路４５０から感知イネーブル信号Ｓ＿ＥＮが提供されると、ページバッファ回路４１０は、ビット線、又はビット線のプリチャージ電圧が印加されたセンスノードを感知する。即ち、ページバッファ回路４１０は、センスノードのレベルにより感知されたデータをラッチに保存する。
【0164】
時点ｔ２において、制御回路４５０は、ページバッファ回路４１０にダンプ信号ＤＭＰを提供する。ダンプ信号ＤＭＰに応答して、ページバッファ回路４１０は、感知されたデータを内部のラッチからデータ入出力回路４２０に出力する。ページバッファ回路４１０から出力される感知データは、データ入出力回路４２０に設けられたラッチ端に保存される。このようなダンプ動作は、時点ｔ３まで行われる。
【0165】
時点ｔ３において、制御回路４５０は、読出動作のために提供されたあらゆる電圧（又は、電流）を放電するために、メモリセルアレイ２００、アドレスデコーダ３００、ページバッファ回路４１０、電圧生成回路５００などを制御する。即ち、メモリセルアレイ２００のバイアス状態を読出動作前の状態に回復するためのリカバリー動作が時点ｔ３で行われる。制御回路４５０は、データダンプ動作が完了する時点ｔ３で状態信号ＲｎＢをハイレベル（Ｈ）に遷移させる。そして、この区間で、状態読出コマンド（Ｓｔａｔｕｓ ｒｅａｄ ｃｏｍｍａｎｄ）が提供されると、制御回路４５０は、レディー状態（Ｒｅａｄｙ）を出力する。状態信号ＲｎＢがハイレベル（Ｈ）に遷移される時点でデータ入出力回路４２０に保存された読出データの読出イネーブル信号（／ＲＥ）が活性化される。例えば、不揮発性メモリ装置１００は、読出イネーブル信号（／ＲＥ）を活性化させる間、ダンプされたデータを、入出力端子Ｉ／Ｏを通じて出力しない。
【0166】
状態信号ＲｎＢがハイレベルであるコマンド待機時間ｔＲＣの間、不揮発性メモリ装置１００のワード線リカバリー動作が発生する。例えば、ワード線リカバリー動作により、ストリング選択線ＳＳＬは、電源電圧ＶＣＣから接地電圧ＶＳＳレベルに放電される。また、選択ワード線ＷＬ＿ＳＥＬに提供された読出電圧が接地電圧ＶＳＳレベルに放電される。ワード線リカバリー動作の間に非選択ワード線ＷＬ＿ＵＮＳＥＬに提供された読出パス電圧のレベルは、内部電圧ＩＶＣのレベルに放電される。制御回路４５０は、ディスチャージ信号ＤＳＣＨＧが活性化するディスチャージ区間（ｔ４～ｔ５）の間、不揮発性メモリ装置１１０の特定回路を活性化させて、非選択ワード線ＷＬ＿ＵＮＳＥＬに連結される内部電圧ＩＶＣを不揮発性メモリ装置１００内で消費する。即ち、ディスチャージ信号ＤＳＣＨＧが活性化される区間（ｔ４～ｔ５）に該当するディスチャージ区間の間、特定回路には、非選択ワード線ＷＬ＿ＵＮＳＥＬに連結された内部電圧ＩＶＣが供給されて活性化される。時点ｔ４において、制御回路は、活性化されたディスチャージ信号ＤＳＣＨＧをページバッファ回路４１０に提供する。従って、ディスチャージ区間の間に特定回路を動作させることで内部電圧ＩＶＣのオーバーシュートを防止／減少することができる。ディスチャージ信号ＤＳＣＨＧが時点ｔ５で非活性化されるものとして示しているが、ディスチャージ信号ＤＳＣＨＧは、時点ｔ５よりも早く非活性化され得る。
【0167】
状態信号ＲｎＢがハイレベル（Ｈ）に遷移した後にコマンド入力が禁止されるコマンド待機時間ｔＲＣは、ワード線リカバリー動作の開始及び完了時点を考えて決められる。
【0168】
選択ワード線ＷＬ＿ＳＥＬ及び非選択ワード線ＷＬ＿ＵＮＳＥＬのディスチャージは、時点ｔ６まで保持される。
【0169】
ここで、ワード線リカバリー動作が発生する区間（ｔ３～ｔ５）におけるワード線ＷＬｓ及びストリング選択線ＳＳＬ、またビット線の電圧は、図示している波形に限定されるわけではない。
【0170】
図２５は、本発明の一実施形態による不揮発性メモリ装置の読出動作における非選択ワード線の電圧レベルを示す図である。
【0171】
図６、図２４、及び図２５に示すように、不揮発性メモリ装置１００は、読出コマンド信号（ＣＭＤ）に応答して、ワード線セットアップ（ＷＬＳ）、感知（ＳＥＮＳＩＮＧ）、ダンプ（ＤＵＭＰ）、及びワード線リカバリー（ＲＣＹ）動作を順次実行する。
【0172】
ワード線セットアップ区間ＷＬＳ（Ｔ２１～Ｔ２２）で、制御回路４５０は、電圧生成回路５００を制御して選択ワード線及び非選択ワード線をそれぞれのターゲットレベルにセットアップする。ワード線セットアップ区間ＷＬＳ（Ｔ２１～Ｔ２２）の間に、非選択ワード線の電圧レベルは、内部電圧ＩＶＣのレベルから読出パス電圧（ＶＰＡＳＳ）レベルに上昇する。
【0173】
感知区間ＳＥＮＳＩＮＧ（Ｔ２２～Ｔ２３）で、制御回路４５０は、選択ワード線に連結されたターゲットメモリセルに対する感知動作を行い、且つ非選択ワード線を読出パス電圧（ＶＰＡＳＳ）レベルに保持する。
【0174】
ダンプ区間ＤＵＭＰ（Ｔ２３～Ｔ２４）で、制御回路４５０は、ページバッファ回路４１０にラッチされた感知データをデータ入出力回路４２０に提供する。
【0175】
ワード線リカバリー区間ＲＣＹ（Ｔ２４～Ｔ２７）で、制御回路４５０は、後続動作のために非選択ワード線の電圧レベルを内部電圧ＩＶＣレベルに回復する。ワード線リカバリー区間ＲＣＹ内のディスチャージ区間（Ｔ２５～Ｔ２６）で、制御回路４５０は、内部電圧ＩＶＣのオーバーシュートを防止するために、不揮発性メモリ装置１００の特定回路を活性化させて非選択ワード線ＷＬ＿ＵＮＳＥＬに連結される内部電圧ＩＶＣを不揮発性メモリ装置１００内で消費する。ここで、ディスチャージ区間は予め決められる。即ち、ディスチャージ区間の間、特定回路は、非選択ワード線ＷＬ＿ＵＮＳＥＬに連結された内部電圧ＩＶＣが供給されて活性化される。
【0176】
【0177】
図６、図１２、図１３、図２５、及び図２６に示すように、ダンプ区間ＤＵＭＰ（Ｔ２３～Ｔ２４）で、制御回路４５０はページバッファ回路４１０にダンプ信号ＤＭＰを提供し、ページバッファ回路４１０は感知されたデータを内部のラッチからデータ入出力回路４２０に出力する。時点Ｔ２４の後の時点Ｔ２５から時点Ｔ２６までのディスチャージ区間ＩＮＴ１１の間に、制御回路４５０は、ディスチャージ信号ＤＳＣＨＧを活性化させる。制御回路４５０は、活性化されたディスチャージ信号ＤＳＣＨＧに基づいて、トグルする接地制御信号ＳＯＧＮＤ及びトグルするモニタ信号（ＭＯＮ＿Ｆ、ＭＯＮ＿Ｍ、ＭＯＮ＿Ｌ）を生成し、トグルする接地制御信号ＳＯＧＮＤ及びトグルするモニタ信号（ＭＯＮ＿Ｆ、ＭＯＮ＿Ｍ、ＭＯＮ＿Ｌ）をページバッファ回路４１０に提供する。
【0178】
ディスチャージ信号ＤＳＣＨＧが活性化されるディスチャージ区間ＩＮＴ１１の間に、制御回路４５０は、ページバッファ回路４１０に含まれるページバッファのそれぞれで内部電圧ＩＶＣを用いるトランジスタ（例えば、図１２のインバータ（ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２）を繰返してオン・オフさせて、非選択ワード線に連結される内部電圧ＩＶＣを消費する。インバータ（ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２）のトランジスタは、内部電圧ＩＶＣに連結されて、トグルする接地制御信号ＳＯＧＮＤ及びトグルするモニタ信号（ＭＯＮ＿Ｆ、ＭＯＮ＿Ｍ、ＭＯＮ＿Ｌ）によりオン及びオフになる。これにより、内部電圧ＩＶＣは、ディスチャージ区間（ＩＮＴ１１）の間に、インバータ（ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２）のトランジスタを活性化させることで、消費される。
【0179】
図１２及び図１３で説明したように、インバータ（ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２）のそれぞれのＰＭＯＳトランジスタは、内部電圧ＩＶＣに連結される。従って、１つのページに連結されるページバッファのトランジスタをディスチャージ区間ＩＮＴ１１の間、繰返してオン・オフさせると、非選択ワード線に連結される内部電圧ＩＶＣが消費されて、内部電圧ＩＶＣのオーバーシュートを防止又は減少することができる。
【0180】
非選択ワード線ＷＬ＿ＵＮＳＥＬには、時点Ｔ２４まで読出パス電圧（ＶＰＡＳＳ）が印加され、時点Ｔ２４の後の非選択ワード線ＷＬ＿ＵＮＳＥＬは、内部電圧ＩＶＣレベルにリカバリーされる。
【0181】
制御回路４５０は、１つのページに連結されるページバッファのトランジスタのうちのディスチャージ動作に関するトランジスタの数を決める。また、制御回路４５０は、ディスチャージ区間ＩＮＴ１１の時点及び終点を変えることができる。一実施形態において、ディスチャージ区間ＩＮＴ１１は、制御回路４５０により予め決められる。他の実施形態において、ディスチャージ区間ＩＮＴ１１は、内部電圧ＩＶＣ及び基準電圧に基づいて決められる。
【0182】
ページバッファ回路４１０は、ワード線セットアップ区間ＷＬＳ及び感知区間ＳＥＮＳＩＮＧで動作してメモリセルアレイ２００の選択されたページからのデータを感知してラッチするため、ディスチャージ区間ＩＮＴ１１の間に動作しないページバッファ回路４１０は、不揮発性メモリ装置１００の動作に影響しない。即ち、ページバッファ回路４１０は、読出動作の間のワード線リカバリー動作（ＲＣＹ）に関係しない。
【0183】
【0184】
図６、図２０、図２２、及び図２７に示すように、ダンプ区間（Ｔ２３～Ｔ２４）で、制御回路４５０はページバッファ回路４１０にダンプ信号ＤＭＰを提供し、ページバッファ回路４１０は感知されたデータを内部のラッチからデータ入出力回路４２０に出力する。時点Ｔ２４の後の時点Ｔ２５から時点Ｔ２６までのディスチャージ区間ＩＮＴ１１の間に、制御回路４５０は、ディスチャージ信号ＤＳＣＨＧを活性化させる。
【0185】
ディスチャージ信号ＤＳＣＨＧが活性化されるディスチャージ区間ＩＮＴ１１の間に、制御回路４５０は、第２活性化信号ＥＮ２をローレベルに活性化させ、オシレータ（ＯＳＣ）６１０を動作させて非選択ワード線に連結される内部電圧ＩＶＣを消費する。例えば、オシレータ６１０は、活性化されたディスチャージ信号ＤＳＣＨＧ及び第２活性化信号ＥＮ２に基づいて、トグルするクロック信号ＣＬＫＨを生成する。
【0186】
図２２で説明したように、オシレータ６１０の基準電圧生成器６２０のＰＭＯＳトランジスタ６２１及びＰＭＯＳトランジスタ（６３１、６４１）は、内部電圧ＩＶＣに連結される。ディスチャージ区間ＩＮＴ１１の間に、オシレータ６１０からのクロック信号ＣＬＫＨは、ハイレベルとローレベルとの間を繰返してトグルする。図２０において、高電圧生成器５１０は、クロック信号ＣＬＫＨをトグルさせて内部電圧ＩＶＣを消費する。第２活性化信号ＥＮ２をローレベルに活性化される区間で非選択ワード線に連結される内部電圧ＩＶＣを消費させることで、内部電圧ＩＶＣのオーバーシュートを防止又は減少することができる。
【0187】
非選択ワード線ＷＬ＿ＵＮＳＥＬには時点Ｔ２４まで読出パス電圧（ＶＰＡＳＳ）が印加され、時点Ｔ２４の後の非選択ワード線ＷＬ＿ＵＮＳＥＬは内部電圧ＩＶＣレベルにリカバリーされる。
【0188】
オシレータ６１０は、ビット線セットアップ区間ＷＬＳ及び感知区間（ＳＥＮＳＩＮＧ）で動作してプログラム電圧ＶＰＧＭ、パス電圧ＶＰＡＳＳ、高電圧ＶＰＰＨ、及び消去電圧ＶＲＥＳを生成する高電圧生成器５１０に含まれるため、ディスチャージ区間ＩＮＴ１１で動作しても、不揮発性メモリ装置１００の動作には影響しない。即ち、オシレータ６１０は、読出動作のワード線リカバリー動作（ＲＣＹ）に関係しない。
【0189】
制御回路４５０は、第２活性化信号ＥＮ２の活性化区間を変えることができる。
【0190】
【0191】
図６、図１９、図２１、図２５、及び図２８に示すように、ダンプ区間ＤＵＭＰ（Ｔ２３～Ｔ２４）で、制御回路４５０はページバッファ回路４１０にダンプ信号ＤＭＰを提供し、ページバッファ回路４１０は感知データを内部のラッチからデータ入出力回路４２０に出力する。時点Ｔ２４の後の時点Ｔ２５から時点Ｔ２６までのディスチャージ区間ＩＮＴ１１の間に、制御回路４５０は、ディスチャージ信号ＤＳＣＨＧを活性化させる。
【0192】
ディスチャージ信号ＤＳＣＨＧが活性化されるディスチャージ区間ＩＮＴ１１の間に、制御回路４５０は、第１活性化信号ＥＮ１を活性化させてダミー電圧生成器５７０を動作させ、非選択ワード線に連結される内部電圧ＩＶＣを消費する。
【0193】
図２１で説明したように、ダミー電圧生成器５７０のＰＭＯＳトランジスタ５７２は、内部電圧ＩＶＣに連結されるため、第１活性化信号ＥＮ１が活性化される区間で非選択ワード線に連結される内部電圧ＩＶＣを消費させることで、内部電圧ＩＶＣのオーバーシュートを防止又は減少することができる。
【0194】
非選択ワード線ＷＬ＿ＵＮＳＥＬには時点Ｔ２４まで読出パス電圧（ＶＰＡＳＳ）が印加され、時点Ｔ２４の後の非選択ワード線ＷＬ＿ＵＮＳＥＬは内部電圧ＩＶＣレベルにリカバリーされる。
【0195】
ダミー電圧生成器５７０は、ワード線セットアップ区間ＷＬＳ及び感知区間ＳＥＮＳＩＮＧでダミー電圧ＶＤＵＭを生成するため、ディスチャージ区間ＩＮＴ１１の間に動作するダミー電圧生成器５７０は、不揮発性メモリ装置１００の動作には影響しない。即ち、ダミー電圧生成器５７０は、読出動作のワード線リカバリー動作（ＲＣＹ）に関係しない。
【0196】
制御回路４５０は、第１活性化信号ＥＮ１の活性化区間を変えることができる。
【0197】
図２９は、本発明の一実施形態による不揮発性メモリ装置の読出動作における非選択ワード線の電圧レベルを示す図である。
【0198】
図６及び図２９に示すように、不揮発性メモリ装置１００は、読出コマンド信号（ＣＭＤ）に応答して、ワード線セットアップ（ＷＬＳ）、感知（ＳＥＮＳＩＮＧ）、ダンプ（ＤＵＭＰ）、及びワード線リカバリー（ＲＣＹ）動作を順次実行する。
【0199】
ワード線セットアップ区間ＷＬＳ（Ｔ３１～Ｔ３２）で、制御回路４５０は、電圧生成回路５００を制御して、選択ワード線及び非選択ワード線をそれぞれのターゲットレベルにセットアップする。非選択ワード線は、内部電圧ＩＶＣのレベルから読出パス電圧（ＶＰＡＳＳ）レベルに上昇する。
【0200】
感知区間（Ｔ３２～Ｔ３３）で、制御回路４５０は、選択ワード線に連結されたターゲットメモリセルに対する感知動作を行い、且つ非選択ワード線を読出パス電圧（ＶＰＡＳＳ）レベルに保持する。
【0201】
ダンプ区間（Ｔ３３～Ｔ３４）で、制御回路４５０は、ページバッファ回路４１０にラッチされた感知データをデータ入出力回路４２０に提供する。
【0202】
ワード線リカバリー区間（Ｔ３４～Ｔ３６）で、制御回路４５０は、後続動作のために非選択ワード線の電圧レベルを外部電圧ＥＶＣレベルにリカバリーし、外部電圧ＥＶＣレベルから内部電圧ＩＶＣレベルに回復する。外部電圧ＥＶＣレベルは、内部電圧ＩＶＣレベルよりも高い。
【0203】
ワード線リカバリー区間（Ｔ３４～Ｔ３６）の第１サブ区間（Ｔ３４～Ｔ３５）で、制御回路４５０は、非選択ワード線の電圧レベルを読出パス電圧（ＶＰＡＳＳ）から外部電圧ＥＶＣレベルにリカバリーし、第２サブ区間（Ｔ３５～Ｔ３６）で、制御回路４５０は、非選択ワード線の電圧レベルを外部電圧ＥＶＣレベルから内部電圧ＩＶＣレベルに回復する。
【0204】
非選択ワード線が外部電圧ＥＶＣレベルにリカバリーされた後に内部電圧ＩＶＣレベルにリカバリーされるため、非選択ワード線が内部電圧ＩＶＣに連結されても、オーバーシュートを減少・防止することができる。
【0205】
本発明の一実施形態による不揮発性メモリ装置及びその動作方法では、読出リカバリー動作で、非選択ワード線を内部電圧レベルにリカバリーし、且つ内部電圧に連結される非選択ワード線の電圧を不揮発性メモリ装置内のリカバリー動作とは関係ない回路素子で消費することで、リカバリー動作で発生する内部電圧のオーバーシュートを減少・防止することができる。
【0206】
図３０は、本発明の一実施形態による不揮発性メモリ装置を示す図である。
【0207】
図３０の不揮発性メモリ装置１００ａは、マルチ－プレーン構造を有する。図３０において、不揮発性メモリ装置１００ａは、２つのプレーン、即ち第１プレーン２３０及び第２プレーン２４０を含む２プレーン構造を有するものとして示しているが、これは、説明の便宜のためのものであり、不揮発性メモリ装置１００ａは、４つ以上のプレーン構造、例えば４プレーン構造又は６プレーン構造などの様々なマルチプレーン構造でもよい。
【0208】
不揮発性メモリ装置１００ａは、メモリセルアレイ２００ａと、第１アドレスデコーダ３００ａと、第２アドレスデコーダ３００ｂと、第１ページバッファ回路４１０ａ（ＰＢＣ１）と、第２ページバッファ回路４１０ｂ（ＰＢＣ２）と、データ入出力回路４２０ａと、制御回路４５０ａと、電圧生成回路５００ａとを含む。不揮発性メモリ装置１００ａは、オーバーシュート検出器４３０ａを更に含む。
【0209】
メモリセルアレイ２００ａは、第１プレーン２３０及び第２プレーン２４０を含み、第１プレーン２３０及び第２プレーン２４０のそれぞれは、図８に示すように、複数のメモリブロックを含む。
【0210】
第１プレーン２３０及び第２プレーン２４０の複数のメモリブロックのそれぞれは、ワード線ＷＬｓ、少なくとも１つのストリング選択線ＳＳＬ、及び少なくとも１つの接地選択線ＧＳＬを介してアドレスデコーダ（３００ａ、３００ｂ）のそれぞれに連結される。第１プレーン２３０のメモリブロックはビット線ＢＬｓを介して第１ページバッファ回路４１０ａに連結され、第２プレーン２４０のメモリブロックはビット線ＢＬｓを介して第２ページバッファ回路４１０ｂに連結される。
【0211】
第１ページバッファ回路４１０ａ及び第２ページバッファ回路４１０ｂは、データ入出力回路４２０ａに連結される。制御回路４５０ａは、メモリコントローラ５０からの制御信号ＣＴＲＬ、コマンド信号ＣＭＤ、及びアドレス信号ＡＤＤＲに基づいて、第１アドレスデコーダ３００ａ、第２アドレスデコーダ３００ｂ、第１ページバッファ回路４１０ａ、第２ページバッファ回路４１０ｂ、データ入出力回路４２０ａ、及び電圧生成回路５００ａを制御する。
【0212】
電圧生成回路５００ａは、外部電圧ＥＶＣを基にワード線電圧ＶＷＬｓを生成し、ワード線電圧ＶＷＬｓを第１アドレスデコーダ３００ａ及び第２アドレスデコーダ３００ｂを通じてメモリセルアレイ２００ａに提供する。
【0213】
オーバーシュート検出器４３０ａは、不揮発性メモリ装置１００ａの読出動作において、ワード線リカバー時に非選択ワード線に連結される内部電圧ＩＶＣを基準電圧と比較し、オーバーシュートが発生する場合にオーバーシュート検出フラッグＯＤＦＣを制御回路４５０ａに提供する。
【0214】
制御回路４５０ａは、ターゲットメモリセルに対する読出動作時に、非選択ワード線を内部電圧レベルにリカバリーし、且つ内部電圧に連結される非選択ワード線の電圧を不揮発性メモリ装置１００ａ内で消費するようにリカバリー動作を制御する。
【0215】
第１アドレスデコーダ３００ａ及び第２アドレスデコーダ３００ｂのそれぞれは、図１８におけるアドレスデコーダ３００を採用する。
【0216】
従って、不揮発性メモリ装置１００ａに含まれる第１アドレスデコーダ３００ａ及び第２アドレスデコーダ３００ｂのそれぞれは、ＰＩＲ（ｐｌａｎｅ ｉｎｄｅｐｅｎｄｅｎｔ ｒｅａｄ）方式、ＰＩＣ（ｐｌａｎｅ ｉｎｄｅｐｅｎｄｅｎｔ ｃｏｒｅ）方式の様々なワード線ロード値の変化に対応する。
【0217】
【0218】
図３１に示すように、第１プレーン２３０に含まれるメモリブロックのうちのいずれか１つのブロックには、複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）が含まれる。また、各プレーン（２３０、２４０）は複数のメモリブロックを含み、複数のメモリブロックのうちのいずれか１つのメモリブロックは複数のセルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）のうちの少なくとも１つのセルストリングを選択するための複数のストリング選択線（ＳＳＬ１ａ、ＳＳＬ１ｂ）を備える。例えば、第１プレーン２３０の第１ストリング選択線ＳＳＬ１ａに選択電圧が印加された場合、第１及び第２セルストリング（ＣＳ１１、ＣＳ１２）が選択される。同様に、第１プレーン２３０の第２ストリング選択線ＳＳＬ１ｂに選択電圧が印加された場合、第３及び第４セルストリング（ＣＳ２１、ＣＳ２２）が選択される。
【0219】
第１プレーン及び第２プレーン（２３０、２４０）は、実質的に同一の物理構造を有する。例えば、第１プレーン２３０と同様に、第２プレーン２４０は、１つのプレーン上に形成された複数のメモリブロック及び複数のセルストリングを含む。そして、同様に、複数のセルストリングのうちの少なくとも１つのセルストリングを選択するための複数のストリング選択線（ＳＳＬ２ａ、ＳＳＬ２ｂ）を備える。
【0220】
プレーン（２３０、２４０）は、ワード線、ビット線、ストリング選択線、接地選択線、及び共通ソース線を共有しない。一方、各プレーンは、２つのビット線及び７つのワード線に連結されることを仮定している。しかし、これは、例示に過ぎず、各プレーンは、３つ以上のビット線、又は７つ以上又はそれ以下のワード線に連結可能である。
【0221】
各セルストリング（ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２）は、少なくとも１つのストリング選択トランジスタ、メモリセル、少なくとも１つの接地選択トランジスタを含む。例えば、１つのセルストリングＣＳ２２には、１つの接地選択トランジスタＧＳＴ、複数のメモリセル（ＭＣ１～ＭＣ７）、及び１つのストリング選択トランジスタＳＳＴが基板に垂直に順次形成される。残りのセルストリングもセルストリングＣＳ２２と同一の構成を有する。
【0222】
プレーン（２３０、２４０）のそれぞれに連結されたストリング選択線は、対応する１つのプレーンにのみ、排他的に連結される。例えば、ストリング選択線（ＳＳＬ１ａ、ＳＳＬ１ｂ）のそれぞれは、第１プレーン２３０にのみ連結される。同様に、ストリング選択線（ＳＳＬ２ａ、ＳＳＬ２ｂ）のそれぞれは、第２プレーン２４０にのみ連結される。従って、１つのストリング選択線は、１つのプレーンに含まれるセルストリングのみを選択する。また、それぞれのストリング選択線を独立して制御することで、セルストリングは、プレーン毎に独立して選択される。
【0223】
例えば、第１ストリング選択線ＳＳＬ１ａに独立して選択電圧を印加することで、セルストリング（ＣＳ１１、ＣＳ１２）が独立して選択される。第１ストリング選択線ＳＳＬ１ａに選択電圧が印加されると、選択電圧は、対応するセルストリング（ＣＳ１１、ＣＳ１２）のストリング選択トランジスタをオンにする。そして、ストリング選択トランジスタがオンになると、セルストリング（ＣＳ１１、ＣＳ１２）のメモリセルとビット線とが電気的に連結される。
【0224】
一方、第１ストリング選択線ＳＳＬ１ａに非選択電圧が印加されると、セルストリング（ＣＳ１１、ＣＳ１２）のストリング選択トランジスタはオフになり、セルストリング（ＣＳ１１、ＣＳ１２）は選択されない。従って、セルストリング（ＣＳ１１、ＣＳ１２）のメモリセルは、ビット線から電気的に遮られる。
【0225】
上記のような構成によると、各プレーン別に分離されたストリング選択線が備えられる。そして、このような分離されたストリング選択線構造は、ストリング選択線の一部に欠陥が生じた場合、欠陥による影響を最小化することができる。また、プレーン別に分離されたストリング選択線は、プレーン別に独立してセルストリングを選択することができる。即ち、第１プレーン２３０に含まれるセルストリングは、第２プレーン２４０に含まれるセルストリングとは全く独立して選択される。このような独立的な選択構造は、不揮発性メモリ装置１００ａの制御をより容易にする。
【0226】
図３２は、本発明の一実施形態による不揮発性メモリ装置を示す断面図である。
【0227】
図３２に示すように、不揮発性メモリ装置２０００は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。Ｃ２Ｃ構造は、第１ウエハ上にセル領域ＣＥＬＬを含む上部チップを製作し、第１ウエハとは異なる第２ウエハ上に周辺回路領域ＰＥＲＩを含む下部チップを製作した後、上部チップと下部チップとをボンディング方式で互いに連結することを意味する。一例として、ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルと下部チップの最上部メタル層に形成されたボンディングメタルとを互いに電気的に連結する方式を意味する。例えば、ボンディングメタルが銅（Ｃｕ）からなる場合、ボンディング方式はＣｕ－ｔｏ－Ｃｕボンディング方式であり、ボンディングメタルはアルミニウム（Ａｌ）又はタングステン（Ｗ）で形成される。
【0228】
不揮発性メモリ装置２０００の周辺回路領域ＰＥＲＩ及びセル領域ＣＥＬＬのそれぞれは、外部パッドボンディング領域ＰＡ、ワード線ボンディング領域ＷＬＢＡ、及びビット線ボンディング領域ＢＬＢＡを含む。
【0229】
周辺回路領域ＰＥＲＩは、第１基板２２１０と、層間絶縁層２２１５と、第１基板２２１０に形成される複数の回路素子（２２２０ａ、２２２０ｂ、２２２０ｃ）と、複数の回路素子（２２２０ａ、２２２０ｂ、２２２０ｃ）のそれぞれに連結される第１メタル層（２２３０ａ、２２３０ｂ、２２３０ｃ）と、第１メタル層（２２３０ａ、２２３０ｂ、２２３０ｃ）上に形成される第２メタル層（２２４０ａ、２２４０ｂ、２２４０ｃ）とを含む。一実施形態において、第１メタル層（２２３０ａ、２２３０ｂ、２２３０ｃ）は相対的に電気的比抵抗の高いタングステンからなり、第２メタル層（２２４０ａ、２２４０ｂ、２２４０ｃ）は相対的に電気的比抵抗の低い銅からなる。
【0230】
本明細書では、第１メタル層（２２３０ａ、２２３０ｂ、２２３０ｃ）及び第２メタル層（２２４０ａ、２２４０ｂ、２２４０ｃ）のみを示して説明しているが、これに限定されるものではなく、第２メタル層（２２４０ａ、２２４０ｂ、２２４０ｃ）上に少なくとも１つ以上のメタル層が更に形成されてもよい。第２メタル層（２２４０ａ、２２４０ｂ、２２４０ｃ）の上部に形成される１つ以上のメタル層の少なくとも一部は、第２メタル層（２２４０ａ、２２４０ｂ、２２４０ｃ）を形成する銅よりも低い電気的比抵抗を有するように形成され、例えばアルミニウムなどで形成される。
【0231】
層間絶縁層２２１５は、複数の回路素子（２２２０ａ、２２２０ｂ、２２２０ｃ）、第１メタル層（２２３０ａ、２２３０ｂ、２２３０ｃ）、及び第２メタル層（２２４０ａ、２２４０ｂ、２２４０ｃ）を覆うように第１基板２２１０上に配置され、シリコン酸化物、シリコン窒化物などのような絶縁物質を含む。
【0232】
ワード線ボンディング領域ＷＬＢＡの第２メタル層２２４０ｂ上に下部ボンディングメタル（２２７１ｂ、２２７２ｂ）が形成される。ワード線ボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（２２７１ｂ、２２７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（２３７１ｂ、２３７２ｂ）とボンディング方式で互いに電気的に連結され、下部ボンディングメタル（２２７１ｂ、２２７２ｂ）及び上部ボンディングメタル（２３７１ｂ、２３７２ｂ）は、アルミニウム、銅、又はタングステンなどで形成される。
【0233】
セル領域ＣＥＬＬは、少なくとも１つのメモリブロックを提供する。セル領域ＣＥＬＬは、第２基板２３１０及び共通ソース線２３２０を含む。第２基板２３１０上には、第２基板２３１０の上面に対して垂直方向ＶＤに沿って複数のワード線（２３３１、２３３２、２３３３、２３３４、２３３５、２３３６、２３３７、２３３８、２３３０）が積層される。ワード線２３３０の上部及び下部のそれぞれには、ストリング選択線及び接地選択線が配置され、ストリング選択線と接地選択線との間に複数のワード線２３３０が配置される。
【0234】
ビット線ボンディング領域ＢＬＢＡにおいて、チャンネル構造体ＣＨは、第２基板２３１０の上面に対して垂直方向ＶＤに延在し、ワード線２３３０、ストリング選択線、及び接地選択線を貫通する。チャンネル構造体ＣＨはデータ保存層、チャンネル層、及び埋立絶縁層などを含み、チャンネル層は第１メタル層２３５０ｃ及び第２メタル層２３６０ｃに電気的に連結される。例えば、第１メタル層２３５０ｃはビット線コンタクトであり、第２メタル層２３６０ｃはビット線である。本実施形態において、ビット線２３６０ｃは、第２基板２３１０の上面に平行な第２水平方向ＨＤ２に沿って延在する。
【0235】
図３２において、チャンネル構造体ＣＨ及びビット線２３６０ｃなどが配置される領域がビット線ボンディング領域ＢＬＢＡとして定義される。ビット線２３６０ｃは、ビット線ボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩでページバッファ２３９３を提供する回路素子２２２０ｃに電気的に連結される。一例として、ビット線２３６０ｃは周辺回路領域ＰＥＲＩで上部ボンディングメタル（２３７１ｃ、２３７２ｃ）に連結され、上部ボンディングメタル（２３７１ｃ、２３７２ｃ）はページバッファ２３９３の回路素子２２２０ｃに連結される下部ボンディングメタル（２２７１ｃ、２２７２ｃ）に連結される。
【0236】
ワード線ボンディング領域ＷＬＢＡにおいて、ワード線２３３０は、第１水平方向ＨＤ１に垂直であり、且つ第２基板３１０の上面に平行な第２水平方向ＨＤ２に沿って延在し、複数のセルコンタクトプラグ（２３４１、２３４２、２３４３、２３４４、２３４５、２３４６、３３４７、３３４０）に連結される。ワード線２３３０とセルコンタクトプラグ２３４０とは、第１水平方向ＨＤ１に沿って、ワード線２３３０の少なくとも一部が互いに異なる長さに延在して提供されるパッドで互いに連結される。ワード線２３３０に連結されるセルコンタクトプラグ２３４０の上部には、第１メタル層２３５０ｂ及び第２メタル層２３６０ｂが順次連結される。セルコンタクトプラグ２３４０は、ワード線ボンディング領域ＷＬＢＡにおいて、セル領域ＣＥＬＬの上部ボンディングメタル（２３７１ｂ、２３７２ｂ）及び周辺回路領域ＰＥＲＩの下部ボンディングメタル（２２７１ｂ、２２７２ｂ）を通じて周辺回路領域ＰＥＲＩに連結される。
【0237】
セルコンタクトプラグ２３４０は、周辺回路領域ＰＥＲＩにおいて、アドレスデコーダ又は行デコーダ２３９４を形成する回路素子２２２０ｂに電気的に連結される。一実施形態において、行デコーダ２３９４を形成する回路素子２２２０ｂの動作電圧は、ページバッファ２３９３を形成する回路素子２２２０ｃの動作電圧とは異なる。一例として、ページバッファ２３９３を形成する回路素子２２２０ｃの動作電圧は、行デコーダ２３９４を形成する回路素子２２２０ｂの動作電圧よりも大きい。行デコーダ２３９４を形成する回路素子２２２０ｂは、上述したパストランジスタを含む。
【0238】
外部パッドボンディング領域ＰＡには、共通ソース線コンタクトプラグ２３８０が配置される。共通ソース線コンタクトプラグ２３８０は、金属、金属化合物、又はポリシリコンなどの導電性物質からなり、共通ソース線２３２０に電気的に連結される。共通ソース線コンタクトプラグ２３８０の上には、第１メタル層２３５０ａ及び第２メタル層２３６０ａが順次積層される。一例として、共通ソース線コンタクトプラグ２３８０、第１メタル層２３５０ａ、及び第２メタル層２３６０ａが配置される領域は、外部パッドボンディング領域ＰＡとして定義される。
【0239】
一方、外部パッドボンディング領域ＰＡには、入出力パッド（２２０５、２３０５）が配置される。第１基板２２１０の下部には第１基板２２１０の下面を覆う下部絶縁膜２２０１が形成され、下部絶縁膜２２０１上には第１入出力パッド２２０５が形成される。第１入出力パッド２２０５は、第１入出力コンタクトプラグ２２０３を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子（２２２０ａ、２２２０ｂ、２２２０ｃ）の少なくとも１つに連結され、下部絶縁膜２２０１により第１基板２２１０から分離される。また、第１入出力コンタクトプラグ２２０３と第１基板２２１０との間には側面絶縁膜が配置され、側面絶縁膜は第１入出力コンタクトプラグ２２０３と第１基板２２１０とを電気的に分離する。
【0240】
第２基板２３１０の上には、第２基板２３１０の上面を覆う上部絶縁膜２３０１が形成され、上部絶縁膜２３０１上に第２入出力パッド２３０５が配置される。第２入出力パッド２３０５は、第２入出力コンタクトプラグ２３０３を通じて周辺回路領域（ＰＥＲＩ）に配置される複数の回路素子（２２２０ａ、２２２０ｂ、２２２０ｃ）の少なくとも１つに連結される。本実施形態において、第２入出力パッド２３０５は、回路素子２２２０ａに電気的に連結される。
【0241】
本実施形態において、第２入出力コンタクトプラグ２３０３が配置される領域には、第２基板２３１０及び共通ソース線２３２０などが配置されない。また、第２入出力パッド２３０５は、垂直方向ＶＤにおいて、ワード線２３８０に重ならない。第２入出力コンタクトプラグ２３０３は、第２基板２３１０の上面に平行な方向において、第２基板２３１０から分離され、セル領域ＣＥＬＬの層間絶縁層２３１５を貫通して第２入出力パッド２３０５に連結される。
【0242】
一実施形態において、第１入出力パッド２２０５及び第２入出力パッド２３０５は、選択的に形成される。一例として、メモリ装置２０００は、第１基板２２０１の上部に配置される第１入出力パッド２２０５のみを含むか、又は第２基板２３０１の上部に配置される第２入出力パッド２３０５のみを含む。或いは、メモリ装置２０００は、第１入出力パッド２２０５及び第２入出力パッド２３０５をいずれも含む。
【0243】
セル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩのそれぞれに含まれる外部パッドボンディング領域ＰＡ及びビット線ボンディング領域ＢＬＢＡのそれぞれには、最上部メタル層のメタルパターンがダミーパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）として存在するか、又は最上部メタル層が空いている。
【0244】
不揮発性メモリ装置２０００は、外部パッドボンディング領域ＰＡにおいて、セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン２３７２ａに対応して、周辺回路領域ＰＥＲＩの最上部メタル層にセル領域ＣＥＬＬの上部メタルパターン２３７２ａと同一形態の下部メタルパターン２２７３ａを形成する。周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２２７３ａは、周辺回路領域ＰＥＲＩで別のコンタクトに連結されない。これと同様に、外部パッドボンディング領域ＰＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２２７３ａに対応して、セル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン２２７３ａと同一形状の上部メタルパターン２３７２ａを形成することもできる。
【0245】
ワード線ボンディング領域ＷＬＢＡの第２メタル層２２４０ｂ上には、下部ボンディングメタル（２２７１ｂ、２２７２ｂ）が形成される。ワード線ボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（２２７１ｂ、２２７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（２３７１ｂ、２３７２ｂ）とボンディング方式で互いに電気的に連結される。
【0246】
また、ビット線ボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２２５２に対応してセル領域ＣＥＬＬの最上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン２２５２と同一形状の上部メタルパターン２３９２を形成する。セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン２３９２上には、コンタクトを形成しない。
【0247】
上述したワード線電圧が、周辺回路領域ＰＥＲＩの下部ボンディングメタル（２２７１ｂ、２２７２ｂ）及びセル領域ＣＥＬＬの上部ボンディングメタル（２３７１ｂ、２３７２ｂ）を通じて、セル領域ＣＥＬＬの少なくとも１つのメモリブロックに提供される。制御回路は、非選択ワード線に連結される内部電圧を内部的に消費し、且つ非選択ワード線の電圧レベルを、内部電圧レベルに回復する。
【0248】
図３３は、本発明の一実施形態による半導体装置を含む電子システムを示すブロック図である。
【0249】
図３３に示すように、電子システム３０００は、半導体装置３１００及び半導体装置３１００に電気的に連結されるコントローラ３２００を含む。電子システム３０００は、１つ又は複数の半導体装置３１００を含むストレージ装置（Ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅである。例えば、電子システム３０００は、１つ又は複数の半導体装置３１００を含むＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）装置、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピュータシステム、医療装置、又は通信装置である。
【0250】
半導体装置３１００は、不揮発性メモリ装置であり、例えば図６～図２２で説明した不揮発性メモリ装置である。半導体装置３１００は、第１構造物３１００Ｆ及び第１構造物３１００Ｆ上の第２構造物３１００Ｓを含む。第１構造物３１００Ｆは、デコーダ回路３１１０、ページバッファ回路（ＰＢＣ）３１２０、及びロジック回路３１３０を含む周辺回路構造物である。第２構造物３１００Ｓは、ビット線ＢＬ、共通ソース線ＣＳＬ、ワード線ＷＬ、第１及び第２ゲート上部線（ＵＬ１、ＵＬ２）、第１及び第２ゲート下部線（ＬＬ１、ＬＬ２）、及びビット線ＢＬと共通ソース線ＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
【0251】
第２構造物３１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソース線ＣＳＬに隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビット線ＢＬに隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、及び下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタ（ＬＴ１、ＬＴ２）の数及び上部トランジスタ（ＵＴ１、ＵＴ２）の数は、実施形態により様々に変わる。
【0252】
本実施形態において、上部トランジスタ（ＵＴ１、ＵＴ２）はストリング選択トランジスタを含み、下部トランジスタ（ＬＴ１、ＬＴ２）は接地選択トランジスタを含む。下部ゲート線（ＬＬ１、ＬＬ２）は、それぞれ下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。ワード線ＷＬは、メモリセルトランジスタＭＣＴのゲート電極であり、上部ゲート線（ＵＬ１、ＵＬ２）は、それぞれ上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。
【0253】
本実施形態において、下部トランジスタ（ＬＴ１、ＬＴ２）は、直列連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含む。上部トランジスタ（ＵＴ１、ＵＴ２）は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含む。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ１の少なくとも１つは、ゲート誘導漏洩電流（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ＧＩＤＬ）現象を用いて、メモリセルトランジスタＭＣＴに保存されたデータを削除する消去動作に用いられる。
【0254】
共通ソース線ＣＳＬ、第１及び第２下部ゲート線（ＬＬ１、ＬＬ２）、ワード線ＷＬ、及び第１及び第２上部ゲート線（ＵＬ１、ＵＬ２）は、第１構造物３１００Ｆ内から第２構造物１１００Ｓまで延在する第１連結配線３１１５を通じてデコーダ回路３１１０に電気的に連結される。ビット線ＢＬは、第１構造物３１００Ｆ内から第２構造物３１００Ｓまで延在する第２連結配線３１２５を通じてページバッファ回路３１２０に電気的に連結される。
【0255】
第１構造物３１００Ｆにおいて、デコーダ回路１１１０及びページバッファ回路３１２０は、複数のメモリセルトランジスタＭＣＴの少なくとも１つの選択メモリセルトランジスタに対する制御動作を行う。デコーダ回路３１１０及びページバッファ回路３１２０は、ロジック回路３１３０により制御される。半導体装置３０００は、ロジック回路３１３０に電気的に連結される入出力パッド３１０１を通じてコントローラ３２００と通信する。入出力パッド３１０１は、第１構造物３１００Ｆ内から第２構造物３１００Ｓまで延在する入出力連結配線３１３５を通じてロジック回路３１３０に電気的に連結される。
【0256】
コントローラ３２００は、プロセッサ３２１０と、ＮＡＮＤコントローラ３２２０と、ホストインターフェース３２３０とを含む。一実施形態において、電子システム３０００は複数の半導体装置３１００を含み、この場合、コントローラ３２００は複数の半導体装置３０００を制御する。
【0257】
プロセッサ３２１０は、コントローラ３２００を含む電子システム３０００全般の動作を制御する。プロセッサ３２１０は、所定のファームウエアにより動作し、ＮＡＮＤコントローラ３２２０を制御して半導体装置３１００にアクセスする。ＮＡＮＤコントローラ３２２０は、半導体装置３１００との通信を処理するＮＡＮＤインターフェース３２２１を含む。ＮＡＮＤインターフェース３２２１を通じて、半導体装置３１００を制御するための制御命令、半導体装置３１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置３１００のメモリセルトランジスタＭＣＴから読み込もうとするデータなどが伝送される。ホストインターフェース３２３０は、電子システム３０００と外部ホストとの間の通信機能を提供する。ホストインターフェース３２３０を通じて外部ホストから制御命令を受信すると、プロセッサ３２１０は、制御命令に応答して半導体装置３１００を制御する。
【0258】
本発明の実施形態による不揮発性メモリ装置又は保存装置は、様々な形態のパッケージを用いて実装される。
【0259】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲で、多様に変更実施することが可能である。
【符号の説明】
【0260】
１０ メモリシステム
５０ メモリコントローラ
１００、１００ａ、２０００ 不揮発性メモリ装置
１３１、１３３～１３７ トランジスタ
１３２ ダンプトランジスタ
２００、２００ａ メモリセルアレイ（ＭＣＡ）
２１０ 周辺回路
２３０、２４０ 第１、第２プレーン
３００ アドレスデコーダ
３００ａ、３００ｂ 第１、第２アドレスデコーダ
３１０ ドライバ回路
３２０ ブロック選択ドライバ
３３０ ストリング選択ドライバ
３４０ ワード線ドライバ
３５０ 接地選択ドライバ
３６０ パススイッチ回路
４１０ ページバッファ回路
４１０ａ、４１０ｂ 第１、第２ページバッファ回路（ＰＢＣ１、ＰＢＣ２）
４１１、４１３、５７２、６２１、６３１、６４１ ＰＭＯＳトランジスタ
４１２、４１４、６２３～６２５、６３３、６４３ ＮＭＯＳトランジスタ
４２０、４２０ａ データ入出力回路
４３０、４３０ａ オーバーシュート検出器
４３１ 電圧比較器
４５０、４５０ａ 制御回路
４６０ コマンドデコーダ
４７０ アドレスバッファ
４８０ 制御信号生成器
４８５ 状態信号生成器
５００、５００ａ 電圧生成回路
５１０ 高電圧生成器
５１１、６２０ 基準電圧生成器
５１３ プログラム電圧検出器（ＶＤ＿ＶＰＧＭ）
５１４ プログラム電圧ポンプ（ＰＵＭＰ＿ＶＰＧＭ）
５１５ パス電圧検出器（ＶＤ＿ＶＰＡＳＳ）
５１６ パス電圧ポンプ（ＰＵＭＰ＿ＶＰＡＳＳ）
５１７ 高電圧検出器（ＶＤ＿ＶＰＰＨ）
５１８ 高電圧ポンプ（ＰＵＭＰ＿ＶＰＰＨ）
５１９ 消去電圧検出器（ＶＤ＿ＶＥＲＳ）
５２０ 消去電圧ポンプ（ＰＵＭＰ＿ＶＥＲＳ）
５２５ 電圧分配器
５３０ 低電圧生成器
５５０ 負電圧生成器
５７０ ダミー電圧生成器
５７１、６３５、６４５ 演算増幅器
５７３ フィードバック回路
６１０ オシレータ（ＯＳＣ）
６３０、６４０ 第１、第２比較回路
６５０ ラッチ回路
６５１、６５３ 第１、第２ＮＡＮＤゲート
２２０１、２３０１ 下部、上部絶縁膜
２２０３ 第１入出力コンタクトプラグ
２２０５、２３０５ 入出力パッド
２２１０、２３１０ 第１、第２基板
２２１５、２３１５ 層間絶縁層
２２２０ａ、２２２０ｂ、２２２０ｃ 回路素子
２２３０ａ、２２３０ｂ、２２３０ｃ、２３５０ａ、２３５０ｂ、２３５０ｃ 第１メタル層
２２４０ａ、２２４０ｂ、２２４０ｃ、２３６０ａ、２３６０ｂ 第２メタル層
２２５２、２２７３ａ 下部メタルパターン
２３６０ｃ ビット線（第２メタル層）
２２７１ｂ、２２７２ｂ 下部ボンディングメタル
２２７１ｃ、２２７２ｃ、２３７１ｂ、２３７１ｃ、２３７２ｂ、２３７２ｃ 上部ボンディングメタル
２３０３ 第２入出力コンタクトプラグ
２３０５ 第２入出力パッド
２３２０ 共通ソース線
２３３０、２３３１～２３３８ ワード線
２３４０～２３４６、３３４０、３３４７ セルコンタクトプラグ
２３７２ａ、２３９２ 上部メタルパターン
２３８０ 共通ソース線コンタクトプラグ
２３９３ ページバッファ
２３９４ 行デコーダ
３０００ 電子システム
３１００ 半導体装置
３１００Ｆ、３１００Ｓ 第１、第２構造物
３１０１ 入出力パッド
３１１０ デコーダ回路
３１１５、３１２５ 第１、第２連結配線
３１２０ ページバッファ回路（ＰＢＣ）
３１３０ ロジック回路
３１３５ 入出力連結配線
３２００ コントローラ
３２１０ プロセッサ
３２２０ ＮＡＮＤコントローラ
３２２１ ＮＡＮＤインターフェース（Ｉ／Ｆ）
３２３０ ホストインターフェース（Ｉ／Ｆ）
／ＲＥ 読出イネーブル信号
ＡＤＤＲ アドレス信号
ＡＧ エアギャップ
ＢＤ ボディ
ＢＩ ブロッキング絶縁膜
ＢＬ、ＢＬｓ、ＢＬ１～ＢＬ３ ビット線
ＢＬ０～ＢＬｎ 第１～第ｎ＋１ビット線
ＢＬＢＡ ビット線ボンディング領域
ＢＬＣＬＡＭＰ ビット線クランプ制御信号
ＢＬＫ、ＢＬＫｉ、ＢＬＫ１～ＢＬＫｚ メモリブロック
ＢＬＫＷＬ ブロックワード線
ＢＬＳＥＴＵＰ ビット線セットアップ信号
ＢＬＳＨＦ ビット線シャットオフ信号
ＢＬＳＬＴ ビット線選択信号
Ｃ＿ＡＤＤＲ 列アドレス
Ｃ１、Ｃ２ キャパシタ
ＣＥＬＬ セル領域
ＣＨ チャンネル構造体
ＣＬ、Ｃ－ＬＡＴＣＨ キャッシュラッチ
ＣＬ０～ＣＬｎ 第１～第ｎ＋１キャッシュラッチ
ＣＬＢＬＫ ビット線連結制御信号
ＣＬＫ＿ＶＥＲＳ 消去電圧用クロック
ＣＬＫ＿ＶＰＡＳＳ パス電圧用クロック
ＣＬＫ＿ＶＰＧＭ プログラム電圧用クロック
ＣＬＫ＿ＶＰＰ 高電圧用クロック
ＣＬＫＨ クロック信号
ＣＭＤ コマンド信号
ＣＳ１、ＣＳ２ 第１、第２比較信号
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２ 第１～第４セルストリング
ＣＳＬ 共通ソース線
ＣＳＴＲ メモリセルストリング
ＣＴ 電荷捕獲膜
ＣＴＬ１～ＣＴＬ３ 第１～第３制御信号
ＣＴＬｓ、ＣＴＲＬ 制御信号
ＣＵ キャッシュユニット
Ｄ＿ＣＭＤ 復号化されたコマンド
ＤＡＴＡ データ、プログラムデータ、読出しデータ
ＤＩ データ信号
ＤＩＯ＿Ｒ 読出制御信号
ＤＩＯ＿Ｗ 書込制御信号
ＤＬｓ データ線
ＤＭＰ ダンプ信号
ＤＳＣＨＧ ディスチャージ信号
ＤＵＭＰ ダンプ区間
Ｅ 消去状態
ＥＮ１、ＥＮ２ 第１、第２活性化信号
ＥＶＣ 外部電圧
ＦＬ、Ｆ－ＬＡＴＣＨ フォースラッチ
ＦＮ フィードバックノード
ＧＰＴ パストランジスタ
ＧＳ 接地選択信号
ＧＳＬ 接地選択線
ＧＳＬ１～ＧＳＬ３ 接地選択線
ＧＳＴ 接地選択トランジスタ
ＨＤ１、ＨＤ２ 第１、第２水平方向
ＨＶＵ 高電圧ユニット
Ｉ／Ｏ データ入出力端子
ＩＮＴ１１ ディスチャージ区間
ＩＮＶ１、ＩＮＶ２ 第１、第２インバータ
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２ インバータ
ＩＲＥＦ 基準電流
ＩＶＣ 内部電圧
Ｌ１、Ｌ２ 第１、第２半導体層
ＬＬ、Ｌ－ＬＡＴＣＨ 下位ビットラッチ
ＬＬ１、ＬＬ２ 第１、第２ゲート下部線
ＬＯＡＤ ロード信号
ＬＳ１、ＬＳ２ 第１、第２ラッチ信号
ＬＴ１ 下部トランジスタ（下部消去制御トランジスタ）
ＬＴ２ 下部トランジスタ（接地選択トランジスタ）
ＭＣ メモリセル
ＭＣ１～ＭＣ８ 第１～第８メモリセル
ＭＬ、Ｍ－ＬＡＴＣＨ 上位ビットラッチ
ＭＯＮ＿Ｃ キャッシュモニタ信号
ＭＯＮ＿Ｆ フォースモニタ信号
ＭＯＮ＿Ｌ 下位ビットモニタ信号
ＭＯＮ＿Ｍ 上位ビットモニタ信号
ＭＵ メインユニット
Ｎ１１、Ｎ１２、Ｎ２１～Ｎ２５ ノード
ＮＤ１、ＮＤ２ 第１、第２ノード
ｎＤＩ データ反転信号
ＮＭ１～ＮＭ６ 第１～第６トランジスタ
ＮＭ７ モニタトランジスタ
ＮＯ 出力ノード
ＮＳ０～ＮＳｎ 第１～第ｎ＋１セル（ＮＡＮＤ）ストリング
ＮＳ１１、ＮＳ１２、ＮＳ１３、ＮＳ２１、ＮＳ２２、ＮＳ２３、ＮＳ３１、ＮＳ３２、ＮＳ３３ （メモリ）セルストリング（ＮＡＮＤストリング）
ＯＤＦＧ オーバーシュート検出フラッグ
Ｐ１～Ｐ１５ 第１～第１５プログラム状態
ＰＡ 外部パッドボンディング領域
ＰＢ ページバッファ
ＰＢＵ ページバッファユニット
ＰＢＵ０～ＰＢＵｎ 第１～第ｎ＋１ページバッファユニット
ＰＣ プリチャージ回路
ＰＣＴＬ ページバッファ制御信号
ＰＥＲＩ 周辺回路領域
ＰＬ ピラー
ＰＭ プリチャージトランジスタ
ＰＭ’ ＢＬＳＥＴＵＰにより駆動されるトランジスタ
ＰＴ１～ＰＴｎ パストランジスタ
Ｒ＿ＡＤＤＲ 行アドレス
Ｒ１ 抵抗
ＲＣＹ ワード線リカバリー区間
ＲＤｉ データ入出力線
ＲｎＢ 状態信号（レディー／ビジー信号）
Ｒｆ１、Ｒｆ２ 第１、第２フィードバック抵抗
Ｓ＿ＥＮ 感知イネーブル信号
Ｓ１～Ｓｎ 駆動線
ＳＣＳ スイッチング制御信号
ＳＥＢＳＩＮＧ 感知区間
ＳＬ、Ｓ－ＬＡＴＣＨ センスラッチ
ＳＯ センスノード
ＳＯ＿ＰＡＳＳ パス制御信号（センスノード連結制御信号）
ＳＯＣ 結合センスノード
ＳＯＣ＿Ｄ、ＳＯＣ＿Ｕ 第２、第１端子
ＳＯＧＮＤ 接地制御信号
ＳＳ ストリング選択信号
ＳＳＬ ストリング選択線
ＳＳＬ１～ＳＳＬ３ ストリング選択線
ＳＳＬ１ａ、ＳＳＬ１ｂ 第１、第２ストリング選択線
ＳＳＬ２ａ、ＳＳＬ２ｂ ストリング選択線
ＳＳＰＴ パストランジスタ
ＳＳＴ ストリング選択トランジスタ
ＳＵＢ 基板
ＴＩ トンネル絶縁膜
ＴＲ、ＴＲ’ 第１、第２パストランジスタ（センスノード連結トランジスタ）
ＴＲ＿ｈｖ ビット線選択トランジスタ
ｔＲＣ コマンド待機時間
ＵＬ１、ＵＬ２ 第１、第２ゲート上部線
ＵＴ１ 上部トランジスタ（ストリング選択トランジスタ）
ＵＴ２ 上部トランジスタ（上部消去制御トランジスタ）
ＶＣＣ 電源電圧
ＶＤ 垂直方向
ＶＤＲＶ 駆動電圧
ＶＤＵＭ ダミー電圧
ＶＥＲＳ 消去電圧
ＶＦＢ フィードバック電圧
ＶＮＥＧ 負電圧
ＶＰＡＳＳ パス電圧
ＶＰＧＭ プログラム電圧
ＶＰＰＨ 高電圧
ＶＰＰＨ＿Ｌ ＶＰＰＨよりも低いレベルを有する高電圧
ＶＰＶ 検証電圧
Ｖｒ１～Ｖｒ１５ 第１～第１５読出電圧
ＶＲＤ 読出電圧
ＶＲＥＦ＿ＯＶＳ オーバーシュート検出の基準電圧
ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦＨ 基準電圧
ＶＳＳ 接地電圧
Ｖｔｈ 閾値電圧
ＶＷＬｓ ワード線電圧
ＷＬ、ＷＬｓ、ＷＬ０～ＷＬｍ ワード線
ＷＬ＿ＵＮＳＥＬ 非選択ワード線
ＷＬ－ＳＥＬ 選択ワード線
ＷＬ１～ＷＬ８ 第１～第８ワード線
ＷＬＢＡ ワード線ボンディング領域
ＷＬＳ ワード線セットアップ区間
５０ メモリコントローラ
１００、１００ａ、２０００ 不揮発性メモリ装置
１３１、１３３～１３７ トランジスタ
１３２ ダンプトランジスタ
２００、２００ａ メモリセルアレイ（ＭＣＡ）
２１０ 周辺回路
２３０、２４０ 第１、第２プレーン
３００ アドレスデコーダ
３００ａ、３００ｂ 第１、第２アドレスデコーダ
３１０ ドライバ回路
３２０ ブロック選択ドライバ
３３０ ストリング選択ドライバ
３４０ ワード線ドライバ
３５０ 接地選択ドライバ
３６０ パススイッチ回路
４１０ ページバッファ回路
４１０ａ、４１０ｂ 第１、第２ページバッファ回路（ＰＢＣ１、ＰＢＣ２）
４１１、４１３、５７２、６２１、６３１、６４１ ＰＭＯＳトランジスタ
４１２、４１４、６２３～６２５、６３３、６４３ ＮＭＯＳトランジスタ
４２０、４２０ａ データ入出力回路
４３０、４３０ａ オーバーシュート検出器
４３１ 電圧比較器
４５０、４５０ａ 制御回路
４６０ コマンドデコーダ
４７０ アドレスバッファ
４８０ 制御信号生成器
４８５ 状態信号生成器
５００、５００ａ 電圧生成回路
５１０ 高電圧生成器
５１１、６２０ 基準電圧生成器
５１３ プログラム電圧検出器（ＶＤ＿ＶＰＧＭ）
５１４ プログラム電圧ポンプ（ＰＵＭＰ＿ＶＰＧＭ）
５１５ パス電圧検出器（ＶＤ＿ＶＰＡＳＳ）
５１６ パス電圧ポンプ（ＰＵＭＰ＿ＶＰＡＳＳ）
５１７ 高電圧検出器（ＶＤ＿ＶＰＰＨ）
５１８ 高電圧ポンプ（ＰＵＭＰ＿ＶＰＰＨ）
５１９ 消去電圧検出器（ＶＤ＿ＶＥＲＳ）
５２０ 消去電圧ポンプ（ＰＵＭＰ＿ＶＥＲＳ）
５２５ 電圧分配器
５３０ 低電圧生成器
５５０ 負電圧生成器
５７０ ダミー電圧生成器
５７１、６３５、６４５ 演算増幅器
５７３ フィードバック回路
６１０ オシレータ（ＯＳＣ）
６３０、６４０ 第１、第２比較回路
６５０ ラッチ回路
６５１、６５３ 第１、第２ＮＡＮＤゲート
２２０１、２３０１ 下部、上部絶縁膜
２２０３ 第１入出力コンタクトプラグ
２２０５、２３０５ 入出力パッド
２２１０、２３１０ 第１、第２基板
２２１５、２３１５ 層間絶縁層
２２２０ａ、２２２０ｂ、２２２０ｃ 回路素子
２２３０ａ、２２３０ｂ、２２３０ｃ、２３５０ａ、２３５０ｂ、２３５０ｃ 第１メタル層
２２４０ａ、２２４０ｂ、２２４０ｃ、２３６０ａ、２３６０ｂ 第２メタル層
２２５２、２２７３ａ 下部メタルパターン
２３６０ｃ ビット線（第２メタル層）
２２７１ｂ、２２７２ｂ 下部ボンディングメタル
２２７１ｃ、２２７２ｃ、２３７１ｂ、２３７１ｃ、２３７２ｂ、２３７２ｃ 上部ボンディングメタル
２３０３ 第２入出力コンタクトプラグ
２３０５ 第２入出力パッド
２３２０ 共通ソース線
２３３０、２３３１～２３３８ ワード線
２３４０～２３４６、３３４０、３３４７ セルコンタクトプラグ
２３７２ａ、２３９２ 上部メタルパターン
２３８０ 共通ソース線コンタクトプラグ
２３９３ ページバッファ
２３９４ 行デコーダ
３０００ 電子システム
３１００ 半導体装置
３１００Ｆ、３１００Ｓ 第１、第２構造物
３１０１ 入出力パッド
３１１０ デコーダ回路
３１１５、３１２５ 第１、第２連結配線
３１２０ ページバッファ回路（ＰＢＣ）
３１３０ ロジック回路
３１３５ 入出力連結配線
３２００ コントローラ
３２１０ プロセッサ
３２２０ ＮＡＮＤコントローラ
３２２１ ＮＡＮＤインターフェース（Ｉ／Ｆ）
３２３０ ホストインターフェース（Ｉ／Ｆ）
／ＲＥ 読出イネーブル信号
ＡＤＤＲ アドレス信号
ＡＧ エアギャップ
ＢＤ ボディ
ＢＩ ブロッキング絶縁膜
ＢＬ、ＢＬｓ、ＢＬ１～ＢＬ３ ビット線
ＢＬ０～ＢＬｎ 第１～第ｎ＋１ビット線
ＢＬＢＡ ビット線ボンディング領域
ＢＬＣＬＡＭＰ ビット線クランプ制御信号
ＢＬＫ、ＢＬＫｉ、ＢＬＫ１～ＢＬＫｚ メモリブロック
ＢＬＫＷＬ ブロックワード線
ＢＬＳＥＴＵＰ ビット線セットアップ信号
ＢＬＳＨＦ ビット線シャットオフ信号
ＢＬＳＬＴ ビット線選択信号
Ｃ＿ＡＤＤＲ 列アドレス
Ｃ１、Ｃ２ キャパシタ
ＣＥＬＬ セル領域
ＣＨ チャンネル構造体
ＣＬ、Ｃ－ＬＡＴＣＨ キャッシュラッチ
ＣＬ０～ＣＬｎ 第１～第ｎ＋１キャッシュラッチ
ＣＬＢＬＫ ビット線連結制御信号
ＣＬＫ＿ＶＥＲＳ 消去電圧用クロック
ＣＬＫ＿ＶＰＡＳＳ パス電圧用クロック
ＣＬＫ＿ＶＰＧＭ プログラム電圧用クロック
ＣＬＫ＿ＶＰＰ 高電圧用クロック
ＣＬＫＨ クロック信号
ＣＭＤ コマンド信号
ＣＳ１、ＣＳ２ 第１、第２比較信号
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２ 第１～第４セルストリング
ＣＳＬ 共通ソース線
ＣＳＴＲ メモリセルストリング
ＣＴ 電荷捕獲膜
ＣＴＬ１～ＣＴＬ３ 第１～第３制御信号
ＣＴＬｓ、ＣＴＲＬ 制御信号
ＣＵ キャッシュユニット
Ｄ＿ＣＭＤ 復号化されたコマンド
ＤＡＴＡ データ、プログラムデータ、読出しデータ
ＤＩ データ信号
ＤＩＯ＿Ｒ 読出制御信号
ＤＩＯ＿Ｗ 書込制御信号
ＤＬｓ データ線
ＤＭＰ ダンプ信号
ＤＳＣＨＧ ディスチャージ信号
ＤＵＭＰ ダンプ区間
Ｅ 消去状態
ＥＮ１、ＥＮ２ 第１、第２活性化信号
ＥＶＣ 外部電圧
ＦＬ、Ｆ－ＬＡＴＣＨ フォースラッチ
ＦＮ フィードバックノード
ＧＰＴ パストランジスタ
ＧＳ 接地選択信号
ＧＳＬ 接地選択線
ＧＳＬ１～ＧＳＬ３ 接地選択線
ＧＳＴ 接地選択トランジスタ
ＨＤ１、ＨＤ２ 第１、第２水平方向
ＨＶＵ 高電圧ユニット
Ｉ／Ｏ データ入出力端子
ＩＮＴ１１ ディスチャージ区間
ＩＮＶ１、ＩＮＶ２ 第１、第２インバータ
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ４１、ＩＮＶ４２ インバータ
ＩＲＥＦ 基準電流
ＩＶＣ 内部電圧
Ｌ１、Ｌ２ 第１、第２半導体層
ＬＬ、Ｌ－ＬＡＴＣＨ 下位ビットラッチ
ＬＬ１、ＬＬ２ 第１、第２ゲート下部線
ＬＯＡＤ ロード信号
ＬＳ１、ＬＳ２ 第１、第２ラッチ信号
ＬＴ１ 下部トランジスタ（下部消去制御トランジスタ）
ＬＴ２ 下部トランジスタ（接地選択トランジスタ）
ＭＣ メモリセル
ＭＣ１～ＭＣ８ 第１～第８メモリセル
ＭＬ、Ｍ－ＬＡＴＣＨ 上位ビットラッチ
ＭＯＮ＿Ｃ キャッシュモニタ信号
ＭＯＮ＿Ｆ フォースモニタ信号
ＭＯＮ＿Ｌ 下位ビットモニタ信号
ＭＯＮ＿Ｍ 上位ビットモニタ信号
ＭＵ メインユニット
Ｎ１１、Ｎ１２、Ｎ２１～Ｎ２５ ノード
ＮＤ１、ＮＤ２ 第１、第２ノード
ｎＤＩ データ反転信号
ＮＭ１～ＮＭ６ 第１～第６トランジスタ
ＮＭ７ モニタトランジスタ
ＮＯ 出力ノード
ＮＳ０～ＮＳｎ 第１～第ｎ＋１セル（ＮＡＮＤ）ストリング
ＮＳ１１、ＮＳ１２、ＮＳ１３、ＮＳ２１、ＮＳ２２、ＮＳ２３、ＮＳ３１、ＮＳ３２、ＮＳ３３ （メモリ）セルストリング（ＮＡＮＤストリング）
ＯＤＦＧ オーバーシュート検出フラッグ
Ｐ１～Ｐ１５ 第１～第１５プログラム状態
ＰＡ 外部パッドボンディング領域
ＰＢ ページバッファ
ＰＢＵ ページバッファユニット
ＰＢＵ０～ＰＢＵｎ 第１～第ｎ＋１ページバッファユニット
ＰＣ プリチャージ回路
ＰＣＴＬ ページバッファ制御信号
ＰＥＲＩ 周辺回路領域
ＰＬ ピラー
ＰＭ プリチャージトランジスタ
ＰＭ’ ＢＬＳＥＴＵＰにより駆動されるトランジスタ
ＰＴ１～ＰＴｎ パストランジスタ
Ｒ＿ＡＤＤＲ 行アドレス
Ｒ１ 抵抗
ＲＣＹ ワード線リカバリー区間
ＲＤｉ データ入出力線
ＲｎＢ 状態信号（レディー／ビジー信号）
Ｒｆ１、Ｒｆ２ 第１、第２フィードバック抵抗
Ｓ＿ＥＮ 感知イネーブル信号
Ｓ１～Ｓｎ 駆動線
ＳＣＳ スイッチング制御信号
ＳＥＢＳＩＮＧ 感知区間
ＳＬ、Ｓ－ＬＡＴＣＨ センスラッチ
ＳＯ センスノード
ＳＯ＿ＰＡＳＳ パス制御信号（センスノード連結制御信号）
ＳＯＣ 結合センスノード
ＳＯＣ＿Ｄ、ＳＯＣ＿Ｕ 第２、第１端子
ＳＯＧＮＤ 接地制御信号
ＳＳ ストリング選択信号
ＳＳＬ ストリング選択線
ＳＳＬ１～ＳＳＬ３ ストリング選択線
ＳＳＬ１ａ、ＳＳＬ１ｂ 第１、第２ストリング選択線
ＳＳＬ２ａ、ＳＳＬ２ｂ ストリング選択線
ＳＳＰＴ パストランジスタ
ＳＳＴ ストリング選択トランジスタ
ＳＵＢ 基板
ＴＩ トンネル絶縁膜
ＴＲ、ＴＲ’ 第１、第２パストランジスタ（センスノード連結トランジスタ）
ＴＲ＿ｈｖ ビット線選択トランジスタ
ｔＲＣ コマンド待機時間
ＵＬ１、ＵＬ２ 第１、第２ゲート上部線
ＵＴ１ 上部トランジスタ（ストリング選択トランジスタ）
ＵＴ２ 上部トランジスタ（上部消去制御トランジスタ）
ＶＣＣ 電源電圧
ＶＤ 垂直方向
ＶＤＲＶ 駆動電圧
ＶＤＵＭ ダミー電圧
ＶＥＲＳ 消去電圧
ＶＦＢ フィードバック電圧
ＶＮＥＧ 負電圧
ＶＰＡＳＳ パス電圧
ＶＰＧＭ プログラム電圧
ＶＰＰＨ 高電圧
ＶＰＰＨ＿Ｌ ＶＰＰＨよりも低いレベルを有する高電圧
ＶＰＶ 検証電圧
Ｖｒ１～Ｖｒ１５ 第１～第１５読出電圧
ＶＲＤ 読出電圧
ＶＲＥＦ＿ＯＶＳ オーバーシュート検出の基準電圧
ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦＨ 基準電圧
ＶＳＳ 接地電圧
Ｖｔｈ 閾値電圧
ＶＷＬｓ ワード線電圧
ＷＬ、ＷＬｓ、ＷＬ０～ＷＬｍ ワード線
ＷＬ＿ＵＮＳＥＬ 非選択ワード線
ＷＬ－ＳＥＬ 選択ワード線
ＷＬ１～ＷＬ８ 第１～第８ワード線
ＷＬＢＡ ワード線ボンディング領域
ＷＬＳ ワード線セットアップ区間
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
