特開 2023-70134 データ入力／データ出力を制御する制御回路および方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023070134

(43)【公開日】2023-05-18

(54)【発明の名称】データ入力／データ出力を制御する制御回路および方法

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20230511BHJP

   H03K 19/0948 20060101ALI20230511BHJP

【ＦＩ】

H03K19/0175 220

H03K19/0948

【審査請求】未請求

【請求項の数】31

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022176076

(22)【出願日】2022-11-02

(31)【優先権主張番号】10 2021 128 636.0

(32)【優先日】2021-11-03

(33)【優先権主張国・地域又は機関】DE

(71)【出願人】

【識別番号】599158797

【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト

【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ

【住所又は居所原語表記】Ａｍ Ｃａｍｐｅｏｎ １－１５， ８５５７９ Ｎｅｕｂｉｂｅｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】マルクス ウンガー

(72)【発明者】

【氏名】ヨハネス プメラー

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056AA05

5J056BB12

5J056DD29

5J056EE15

5J056GG02

5J056KK01

(57)【要約】      （修正有）

【課題】データ入力／データ出力を制御する制御回路及び方法を提供する。
【解決手段】制御回路２００は、少なくとも１つの最初の制御段階（ｍ＝１）と最後の制御段階（インデックスｍ）とを有する複数の制御要素２２４を有する。各制御段階は、少なくとも１つの制御要素を有しており、最後の制御段階の制御要素の数は、最初の制御段階の制御要素の数よりも多く、各制御要素は、第１の制御信号及び第２の制御信号を受信し、第１の制御信号及び第２の制御信号に関連して、データ入力／データ出力のための電流を制御する。制御回路は、最初の制御段階で始まり、最後の制御段階で終わる順序において、各制御要素に第１の制御信号を提供し、その後、少なくとも最後の制御段階において、逆の順序において、制御要素に第２の制御信号を提供し、データ入力／データ出力のための電流の電流強度が、第２の制御信号の提供によって増加する。
【選択図】図２

【特許請求の範囲】

【請求項1】

データ入力／データ出力を制御する制御回路であって、
前記制御回路は、
・少なくとも１つの最初の制御段階と最後の制御段階とを有する複数の制御段階を有しており、前記制御段階の各々は、少なくとも１つの制御要素を有しており、
・前記最後の制御段階の制御要素の数は、前記最初の制御段階の制御要素の数よりも多く、
・前記制御要素の各々は、第１の制御信号および第２の制御信号を受信し、前記第１の制御信号および前記第２の制御信号に関連して、前記データ入力／データ出力のための電流を制御するように構成されており、
・前記制御回路は、前記最初の制御段階で始まり、前記最後の制御段階で終わる順序において、前記制御要素の各々に前記第１の制御信号を提供し、その後、少なくとも前記最後の制御段階において、逆の順序において、前記制御要素に前記第２の制御信号を提供するように構成されており、前記データ入力／データ出力のための前記電流の電流強度が、前記第２の制御信号の前記提供によって増加する、
制御回路。

【請求項2】

前記制御要素の各々は、少なくとも１つのトランジスタを有している、
請求項１記載の制御回路。

【請求項3】

前記第１の制御信号は、各ゲートの第１のゲート端子に提供される、
請求項１または２記載の制御回路。

【請求項4】

前記第２の制御信号は、それぞれ同じゲートの第２のゲート端子に提供される、
請求項３記載の制御回路。

【請求項5】

前記第１のゲート端子は、それぞれ、前記ゲートによってスイッチングされるチャネルの第１の側に配置されており、
前記第２のゲート端子は、それぞれ、前記第１の側とは反対側にある、前記チャネルの第２の側に配置されている、
請求項４記載の制御回路。

【請求項6】

前記制御要素の各々は、ＣＭＯＳ素子として形成されている、
請求項１から５までのいずれか１項記載の制御回路。

【請求項7】

前記制御回路は、前記最後の制御段階の前記制御要素における前記第１の制御信号を用いて、前記第２の制御信号をスイッチングするようにさらに構成されている、
請求項１から６までのいずれか１項記載の制御回路。

【請求項8】

前記制御回路は、前記第２の制御信号をスイッチングするように構成されている少なくとも１つの付加的なトランジスタをさらに有している、
請求項７記載の制御回路。

【請求項9】

前記制御要素の各々は、前記第１の制御信号のみが提供されたときに、前記データ入力／データ出力のために前記制御要素から提供可能な最大電流の一部分のみを提供するように構成されている、
請求項１から８までのいずれか１項記載の制御回路。

【請求項10】

前記一部分は、３０％～８０％である、
請求項９記載の制御回路。

【請求項11】

前記一部分は、前記制御段階の前記順序を経て減少する、
請求項９または１０記載の制御回路。

【請求項12】

前記制御要素の各々は、前記制御要素に前記第１の制御信号と前記第２の制御信号との両方が提供されたときに、前記データ入力／データ出力のために前記制御要素から提供可能な最大電流を提供するように構成されている、
請求項１から１１までのいずれか１項記載の制御回路。

【請求項13】

前記制御回路は、付加的な複数の制御段階をさらに有しており、前記複数の制御段階の少なくとも１つの制御段階における前記制御要素の数が前記付加的な複数の制御段階の相応する制御段階における前記制御要素の数とは異なっているということを除いて、前記付加的な複数の制御段階は前記複数の制御段階と同様に形成されており、
前記付加的な複数の制御段階は、前記複数の制御段階に対して並列に接続されている、
請求項１から１２までのいずれか１項記載の制御回路。

【請求項14】

前記制御回路は、前記複数の制御段階および／または前記付加的な複数の制御段階をスイッチング可能な状態にスイッチングするように構成されている前置ドライバ回路をさらに有している、
請求項１３記載の制御回路。

【請求項15】

前記制御回路は、前記電流が提供されるデータ入力パッド／データ出力パッドまたは非接触式のデータ入力要素／データ出力要素をさらに有している、
請求項１から１４までのいずれか１項記載の制御回路。

【請求項16】

前記第１の制御信号の前記提供は、容量性結合によって行われる、
請求項１から１５までのいずれか１項記載の制御回路。

【請求項17】

少なくとも１つの最初の制御段階と最後の制御段階とを有している複数の制御段階を用いてデータ入力／データ出力を制御する方法であって、
前記制御段階の各々は、少なくとも１つの制御要素を有しており、前記最後の制御段階の制御要素の数は、前記最初の制御段階の制御要素の数よりも多く、
前記方法は、
・前記データ入力／データ出力のための電流を提供するために、前記最初の制御段階で始まり、前記最後の制御段階で終わる順序において、前記制御要素の各々に第１の制御信号を提供するステップと、
・その後に、逆の順序において、少なくとも前記最後の制御段階の前記制御要素に第２の制御信号を提供するステップであって、前記データ入力／データ出力のために提供される前記電流の電流強度は、付加的な前記制御信号の前記提供によって増加するステップと、
を有している方法。

【請求項18】

前記制御要素の各々は、少なくとも１つのトランジスタを有している、
請求項１７記載の方法。

【請求項19】

前記第１の制御信号を各ゲートの第１のゲート端子に提供する、
請求項１７または１８記載の方法。

【請求項20】

前記第２の制御信号をそれぞれ同じゲートの第２のゲート端子に提供する、
請求項１９記載の方法。

【請求項21】

前記第１のゲート端子をそれぞれ、前記ゲートによってスイッチングされるチャネルの第１の側に配置し、
前記第２のゲート端子をそれぞれ、前記第１の側とは反対側にある、前記チャネルの第２の側に配置する、
請求項２０記載の方法。

【請求項22】

前記制御要素の各々をＣＭＯＳ素子として形成する、
請求項１７から２１までのいずれか１項記載の方法。

【請求項23】

前記方法は、前記最後の制御段階の前記制御要素において提供される前記第１の制御信号を用いて、前記第２の制御信号をスイッチングするステップをさらに有している、
請求項１７から２１までのいずれか１項記載の方法。

【請求項24】

前記制御回路は、少なくとも１つの付加的なトランジスタをさらに有しており、前記方法は、前記トランジスタによって前記第２の制御信号をスイッチングするステップを有している、
請求項２３記載の方法。

【請求項25】

前記方法は、前記第１の制御信号のみが提供されたときに、前記データ入力／データ出力のために前記制御要素から提供可能な最大電流の一部分のみを提供するステップをさらに有している、
請求項１７から２４までのいずれか１項記載の方法。

【請求項26】

前記一部分は、３０％～８０％である、
請求項２５記載の方法。

【請求項27】

前記一部分は、前記制御段階の前記順序を経て低減する、
請求項２５または２６記載の方法。

【請求項28】

前記方法は、前記制御要素に前記第１の制御信号と前記第２の制御信号との両方が提供されたときに、前記データ入力／データ出力のために前記制御要素から提供可能な最大電流を提供するステップをさらに有している、
請求項１７から２７までのいずれか１項記載の方法。

【請求項29】

前記制御回路は、付加的な複数の制御段階をさらに有しており、前記複数の制御段階の少なくとも１つの制御段階における前記制御要素の数が前記付加的な複数の制御段階の相応する制御段階における前記制御要素の数とは異なっているということを除いて、前記付加的な複数の制御段階は、前記複数の制御段階と同様に形成されており、
前記付加的な複数の制御段階は、前記複数の制御段階に対して並列に接続されている、
請求項１７から２８までのいずれか１項記載の方法。

【請求項30】

前記方法は、前記複数の制御段階および／または前記付加的な複数の制御段階をスイッチング可能な状態にスイッチングするステップをさらに有している、
請求項２９記載の方法。

【請求項31】

前記第１の制御信号の前記提供は、容量性結合によって行われる、
請求項１７から３０までのいずれか１項記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データ入力／データ出力を制御する制御回路および方法に関する。

【背景技術】

【0002】

データ入力／データ出力時に、信号は典型的に、（少なくとも）２つの状態、例えば例えば低電圧（ｌｏｗ ｌｅｖｅｌ ｐｏｔｅｎｔｉａｌ（ローレベル電位））と高電圧（ｈｉｇｈ ｌｅｖｅｌ ｐｏｔｅｎｔｉａｌ（ハイレベル電位））との間で、例えばトランジスタによってスイッチングされる。このようなデータ信号は、例えばデータ入力パッド／データ出力パッドまたは非接触式のデータ入力要素／データ出力要素において提供され得る。

【0003】

図１Ａには、このようなデータ信号の２つの理想的な経過が示されている。

【0004】

破線は、矩形波信号１０２であり、矩形波信号１０２は、遅延を伴わずに、低電圧（ｌｏｗ ｌｅｖｅｌ ｐｏｔｅｎｔｉａｌ）と高電圧（ｈｉｇｈ ｌｅｖｅｌ ｐｏｔｅｎｔｉａｌ）との間で切り替わり、このスイッチングの後に、電圧は、電流強度変動に関して一定に保たれる（ｌｏｗ ｌｅｖｅｌ ｏｕｔｐｕｔ ｃｕｒｒｅｎｔ ａｎｄ ｈｉｇｈ ｌｅｖｅｌ ｏｕｔｐｕｔ ｃｕｒｒｅｎｔ（ローレベル出力電流およびハイレベル出力電流））。これによって、２つの状態の迅速な入れ替わりが可能となる。ネットワークノード（送信機から受信機への線路）のリロード後、論理レベルを規定するための電流は、レベルの維持に必要な電流強度に低下する（送信機および受信機のリーク電流および／または送信機がトライステートモードにある場合、受信機入力電圧レベルを規定する弱いプルアップ／プルダウン電流）。

【0005】

ネットワークノード（送信機から受信機への線路、容量性ネットワークノード）の電圧電位変化に先行する突発的な電流変化は、強い（不所望な）電磁エミッション（電磁放射）（ＥＭＥ）を生じさせ、このような電磁エミッションが結合されて（送信機および受信機の電力供給部でガルバニックに、またはプリント基板上の導体ループを介して電界結合されて）、ノイズ信号（妨害電力）が生じてしまう。このような電磁エミッションは、基本的にトランジスタのスイッチングプロセス時に発生し、内部の接続（プロセスエネルギ）、ドライバ強度（すなわち提供される電流強度）、スイッチング周波数および負荷吸収（容量性、抵抗性、誘導性）に関連する。

【0006】

実線１０４は、低電圧と高電圧との間の信号１０２の正弦波形状の切り替え経過である。電圧レベルの切り替えの滑らかな連続的な電流強度経過（電流差分、時間当たりの電流変化率）は、電磁エミッションを低減させる。なぜなら、正弦波経過は周波数高調波を生じさせない（基本波だけ生じさせる）からである。しかし、ここでは、スイッチング命令の後に、目標状態（例えば最大電圧もしくは最小電圧への到達）が、時間遅延を伴ってはじめて実現される。このことも、典型的には望ましくない。なぜなら、概して、できるだけ短いスイッチング時間を提供すること（迅速に新たなレベル状態（高いデータレート／周波数）に達すること）が望まれているからである。

【0007】

図１Ｂには、実際の切り替え電流信号１０６が示されており、切り替え電流信号１０６は、低電圧レベルから高電圧レベルへのデータ入力／データ出力のスイッチング時に生じる。

【0008】

図１Ｂの実際の信号１０６と、図１Ａの理想的な信号と、の比較から見て取れるように、実際の信号１０６は、特に上昇時に、２つの理想的な信号の間の中間物を示す。上昇の経過は、矩形波信号１０２の場合ほど急激ではないが、正弦波信号１０４の場合ほど滑らかでもない。したがって、実際の信号１０６は、（できるだけ低い）スイッチング速度と、（同様にできるだけ低い）電磁エミッションと、の間の折衷物である。

【0009】

しかし、最新の様式では、データ入力／データ出力時には、高い電力消費を伴う高いスイッチング周波数が必要とされ、電磁エミッションが、許容可能な限界を上回ることがある、例えば電磁エミッションが、顧客によって指定された限界を上回ることがある、または例えば電磁両立性（ＥＭＣ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）に対する、法的に規定された限界値を上回ることがある。

【0010】

したがって、電磁エミッションに対する限界値（例えばＥＭＣ限界）を遵守しながら、スイッチング時間が可能な限り短いデータ入力／データ出力を提供することが求められている。

【0011】

種々の実施例において、スイッチング時間が短いのにもかかわらず、スイッチングプロセスによって引き起こされる電磁エミッションを最小化することができる、データ入力／データ出力を制御する制御回路および方法を提供する。

【0012】

種々の実施例において、データ入力／データ出力のための電流（ドライバ電流または駆動電流とも称される）の、最小値から最大値へのスイッチングの際に、電流変化が、最小値（レベル変化の開始）もしくは最大値（レベル最終値の６６％の値）の付近で、従来技術におけるものよりも小さくなる可能性があり、かつ最小値と最大値との間の中間値（レベル変化の５０％の値、電圧レベルの入れ替えのための最も急な電流上昇）の付近で、従来技術におけるものよりも強くなる可能性がある。

【0013】

制御回路は、種々の実施例において、低電流データ信号から高電流データ信号への切り替えプロセスの開始（切り替え段のわずかな部分のみがアクティブである）における電流強度の穏やかな上昇と、中間（切り替え段のすべての部分がアクティブである）における急峻な、迅速な電流上昇（「ブースト」）と、終了付近での電流上昇の穏やかな平坦化（容量性負荷の場合のレベルの漸次近似は、充電電流の減少を引き起こす）と、を実現するように構成されていてよい。

【0014】

このために、種々の実施例によれば、部分的に並列に接続された制御要素、例えば電流制御要素（例えば分割されたトランジスタ、いわゆるトランジスタフィンガ）の段階的なスイッチオンを利用することができる。

【0015】

制御要素は、例えば、具象的に説明すると、モミの木状の配置構成で提供されていてよく、この配置構成によれば、木の先端部（例えばメイントランジスタの１つまたは２つのトランジスタフィンガ）から始まって、順次連続するスイッチングステップにおいて増加する数の並列に接続された制御要素（メイントランジスタのトランジスタフィンガ）が部分的にスイッチオンされる。メイントランジスタの１つ／２つのトランジスタフィンガから、寄生ゲート抵抗およびゲート容量を介して、時間的な遅延を伴って、次のインスタンス（メイントランジスタのトランジスタフィンガの数の倍化）へと続くこのようなスイッチング挙動と、４つのインスタンスの深さまでのインスタンスのさらなる接続（大抵の場合は一層のさらなる倍化）と、が、スイッチング電流の、コントロールされたアバランシェ状の増加を生じさせる。

【0016】

部分的なスイッチング状態から完全なスイッチング状態への移行時に、制御要素（メイントランジスタのトランジスタフィンガ）は、反対側からも、具象的にはモミの木の基部からモミの木の先端部に向かっても、スイッチオンされる。

【0017】

メイントランジスタのトランジスタフィンガゲートのこのような両側でのスイッチングによって、モミの木の先端部からのスイッチオン規定と比べて、より安定し、かつより迅速なスイッチオン状態が得られる。

【0018】

モミの木の基部の接続部分は、メイントランジスタのより直接的なトランジスタフィンガゲート駆動制御を行う（トランジスタフィンガ要素の並列接続による、よりわずかなゲート電圧降下）。

【0019】

相応に、（モミの木の基部での）並列に接続されている多数の制御要素を備えた制御段階の部分的なスイッチングのすぐ後に、このような多数の制御要素の完全なスイッチングが行われる。これは、電流強度が短時間で著しく上昇するブーストモードに相当する。これに対して、スイッチングプロセスの開始時および終了時における、より少ない制御要素の部分的なスイッチオンは、電流の穏やかな上昇を実現することができる。

【0020】

したがって、容量性負荷は、スイッチング電流の正弦関数／余弦関数に近づくようにリロード可能であり、これによって、電磁エミッションをもたらし得る高調波振動が低減される。電磁エミッションは放射され得る、かつ／またはノイズ／妨害電力として制御回路、データ入力パッド／データ出力パッド（例えば高速データインタフェースポート）またはこれに類するものに送り込まれ得る。

【0021】

制御要素の駆動制御特性に基づいて実現される、ドライバ電流曲線の低エミッション経過を用いることによって、例えばＲＣ素子のような付加的な回路要素を省くこと、または付加的な回路要素の数を低減することおよび／または制御要素（例えば標準化されたトランジスタフィンガ要素）が強い電磁エミッションに襲われることを回避することが可能となる。例えば制御回路と共にプリント基板（ＰＣＢ）上に配置可能な付加的な回路でも、場合によって受け取る電磁エミッションをフィルタリングして除去する必要を減らすことができ、これによって、部品ひいてはチップ面積および重量を削減することができる。

【0022】

本発明の実施例を図示し、以降でより詳細に説明する。

【図面の簡単な説明】

【0023】

【図1A】２つのタイプのデータ信号の理想的なケースを示す図である。

【図1B】従来技術による実際のデータ信号の例を示す図である。

【図2】種々の実施例による制御回路の概略図である。

【図3A】種々の実施例による制御回路の概略図である。

【図3B】種々の実施例による制御回路の概略図である。

【図4】種々の実施例による制御要素アセンブリの概略図である。

【図5】種々の実施例による制御回路の概略図である。

【図6】種々の実施例によるデータ入力／データ出力のための電流に関するシミュレーション結果を、従来技術と比較して示す図である。

【図7】種々の実施例によるデータ入力／データ出力を制御する方法のフローチャートである。

【0024】

以降の詳細な説明では添付の図面が参照され、これらの図面は、詳細な説明の一部であり、これらの図面では、具象的に説明する目的で、本発明を実施することができる特定の実施形態が示されている。この点では、例えば「上」、「下」、「前」、「後」、「前方」、「後方」等のように方向を表す術語は、記載されている図の配向に関して用いられる。実施形態の構成要素は、いくつかの異なる配向で位置決め可能であるので、方向に関するこれらの術語は、具象的に説明する目的で用いられており、決してこれに限定されない。自明のとおり、他の実施形態を用いて、本発明の権利範囲から逸脱することなく、構造的または論理的な変更を行うことができる。本明細書に記載の種々の例示的な実施形態の特徴が、特記されてない限り、互いに組み合わせ可能であることは自明である。したがって、以降の詳細な説明は限定する意図で捉えられるべきではなく、本発明の権利範囲は、添付の特許請求の範囲によって規定される。

【0025】

本明細書の範囲において、「接続されている」、「繋がれている」ならびに「結合されている」という用語は、直接的な接続を表すためにも、間接的な接続を表すためにも、直接的な繋がりまたは間接的な繋がりを表すためにも、直接的な結合または間接的な結合を表すためにも使用される。図では、同一または類似の要素には、好適である限り、同一の参照符号が付されている。

【0026】

上述したように、データ入力／データ出力のための電流のスイッチングは、典型的に、特に（場合によっては急峻な）電流エッジの形成中に、また場合によっては電流曲線の他の点において、電磁エミッションを生じさせる。

【0027】

図１Ｂでは、電流曲線におけるこのような点に番号が付けられている。

【0028】

スイッチオン（参照番号１が付けられている）は、場合によっては、エミッションに最も強く作用し得る。高速スイッチオン時にはまさに、エミッション電位が非常に高くなり得る（基本周波数に対する高調波振動）。なぜなら、データ入力部における容量性負荷が、ドライバトランジスタにおける短絡のようにふるまうことがあるからである（この場合には、スイッチオン時のトランジスタのソースとトランジスタのドレインとの間のスイッチオン抵抗Ｒ_ＤＳｏｎは、ピーク電流を制限し得る）。

【0029】

（エミッションに関する）理想的なスイッチオン挙動は、正弦波状または余弦波状の信号をもたらすだろう。この場合、トランジスタのスイッチオン抵抗は、相応に、初期状態（図１Ｂにおける参照番号１；望ましい最適な経過は、従来技術による実際の電流経過を示す図１Ｂでは実現されず、図１Ｂと、図１Ｂにおいて使用される参照番号１～４と、の比較は、より良好な理解および電流経過曲線に沿ったオリエンテーションにのみ役立つ）から、（図１Ｂにおいて、参照番号２が付けられている）抵抗が小さい状態へと変化する。参照番号２が付けられている領域の近傍では、電流変化率が（正弦波信号／余弦波信号の場合に類似して）自身の最大値に達し得る。

【0030】

参照番号３が付けられている点では、最大電流が提供され得る。さらに、ここでは、スイッチオン抵抗Ｒ_ＤＳｏｎが最小化されている。

【0031】

参照番号３が付けられている領域から、参照番号４が付けられている領域への移行時に、電流変化率は、容量性負荷の飽和によって制限されている可能性がある。

【0032】

段階的にスイッチングされる、並列に接続されている制御要素のグループの、段階付けられた部分的なスイッチオンと、それに続く完全なスイッチオンと、を伴う制御回路の上述の様式（「モミの木コンセプト」）は次のことを顧慮して開発された。すなわち、参照番号１が付けられているフェーズにおいて、スムーズなスイッチオン挙動（容量性短絡、したがってメイントランジスタの最小トランジスタフィンガ数がアクティブである）を生じさせ、フェーズ３においては、十分な速さで十分に強い信号（メイントランジスタのトランジスタフィンガのモミの木の基部のブースト）を生じさせ、これによって、一方では、高速スイッチング挙動が提供され、他方ではノイズ／妨害電力に敏感でない信号が生成される（したがって、電流－信号値に対応付けられた論理値は安定している）ことを顧慮して開発された。

【0033】

したがって、種々の実施例において、データ入力／データ出力に対する、制御回路の制御要素の特別なインテリジェントなスイッチオンシーケンスを用いて、低い電磁エミッションを伴う高いスイッチング周波数を提供することができる。

【0034】

再び換言すると、すべての制御要素が同時にスイッチングされるのでも、すべての制御要素が順次にスイッチングされるのでもなく、第１の制御段階においてはじめに少数の制御要素（例えば１つの制御要素）が少なくとも部分的に、駆動電流に対して透過性にスイッチングされ、その後、第２の制御段階において、同時に、より多くの数の（すなわち第１の制御段階より多くの数の）制御要素（例えば少なくとも２つの制御要素）が、部分的に透過性にスイッチングされるスイッチングシーケンスが実現される。換言すると、時間的に連続して、例えばカスケード状またはアバランシェ状に、同時にスイッチングされる制御要素の数が増加する。

【0035】

種々の実施例において、２つより多くの制御段階、例えば少なくとも３つの制御段階、例えば４つまたは５つの制御段階が提供されていてよい。

【0036】

逆方向のスイッチング順序において、続いて、制御段階の制御要素が、自身の電流透過性がさらに増加するように、例えば自身の可能な最大透過性まで増加するように、スイッチングされ得る。

【0037】

換言すれば、「前方」のスイッチングプロセスにおける制御要素の抵抗を（制御段階ごとに増加する制御要素数を伴って）低下させることができ、逆向きの「後方」のスイッチングプロセスの場合には、抵抗（メインドライバトランジスタのＲ_ＤＳｏｎ）をそれぞれさらに低下させることができる。

【0038】

種々の実施例において、第１の方向（前方方向）における最後の制御段階の制御要素への第１の制御信号の提供が、第２の方向（後方方向）における最後の制御段階（および場合によっては最初の制御段階までの他の制御段階）の制御要素への第２の制御信号の提供をトリガし得る。

【0039】

制御要素は、種々の実施例では、例えば（例えば標準化された、または標準化されたような）トランジスタフィンガとして同様に構成されていてよい。

【0040】

図２、図３Ａおよび図３Ｂは、それぞれ、種々の実施例による制御回路２００の概略図を示しており、図４は、種々の実施例による制御回路２００の一部とすることができる制御要素アセンブリ２２４の概略図を示しており、図５は、種々の実施例による制御回路２００の概略図を示している。ここで、これらの図をまとめて参照すると、理解が容易になる。なぜなら、これらの部分は、より見やすくするために著しく概略化されて示されているからである。

【0041】

制御回路２００は、例えばデータ入力パッド／データ出力パッドを用いて、または非接触式のデータ入力要素／データ出力要素を用いて、データ入力／データ出力を制御するために提供されていてよい。

【0042】

制御回路２００は、少なくとも１つの最初の制御段階（ｍ＝１）と最後の制御段階（インデックス ｍ）とを有する、ｍ個の制御段階を有していてよい。典型的には、２つより多くの制御段階、例えば３つ、４つまたは５つの制御段階が提供されていてよい。

【0043】

各制御段階は、少なくとも１つの制御要素２２４を有していてよい。

【0044】

図２、図３Ａおよび図３Ｂでは、制御要素２２４がそれぞれ著しく概略化されて（２つの端子を備えた長方形として）示されている。図３Ａの右上および図３Ｂの左下（ここでは付加的な参照番号が付けられている）では、凡例として理解されるべき挿入において、図２、図３Ａおよび図３Ｂで概略図がどのように理解されるべきであるのか象徴的に示されている：各長方形は、トランジスタのゲート（メインドライバトランジスタのトランジスタフィンガ）をシンボリックに表しており、ここでゲートは２つの端子２２４Ａ１、２２４Ａ２を有している。ゲートを用いて、ソース端子２２４Ｓとドレイン端子２２４Ｄとを接続するチャネルが制御される。これらは、凡例では、明るい灰色領域として、もしくはゲートに直交する線としてシンボリックに表されており、「モミの木」表示においては完全に省かれている。

【0045】

図４では、個々の制御要素２２４に対して、１つの回路図が選択されている。図４では、示されている１２個の制御要素２２４がそれぞれ等しく形成されているので、見やすくするために、端子の参照番号が、複数の個々の制御要素２２４に割り当てられている。

【0046】

これらの図では、制御要素２２４に（見やすくするために部分的にのみ、例えば図２および図３Ａにおいて）インデックスが付けられており、これらのインデックスは制御段階ｍおよび制御段階内の序数ｎを示しており、このスキームにしたがうと、２２４＿ｍｎは、例えば第５の制御段階の第１の制御要素の場合には２２４＿５１である。

【0047】

制御要素２２４の数は、例えば制御段階を追うごとに増加し得る、または同じに保たれ得る。特別な電流経過プロファイルを得るために、場合によっては、ある制御段階から次の制御段階への制御要素２２４の数ｎの減少も可能であり得る。これは、最後の（ｍ番目の）制御段階２２４＿ｍの制御要素２２４の数ｎ（ｍ）が、最初の制御段階の制御要素２２４＿１の数ｎ（１）よりも多いことが保証されている限り、可能であり得る。

【0048】

図４には、３つの例示的な制御要素アセンブリが示されており、これら３つの制御要素アセンブリは、第１のインスタンス２２４＿Ｉｎｓｔ１（下側）、第２のインスタンス２２４＿Ｉｎｓｔ２（中央）および第３のインスタンス２２４＿Ｉｎｓｔ３（上側）と称される。

【0049】

インスタンス２２４＿Ｉｎｓｔ１～２２４＿Ｉｎｓｔ３は、データ入力／データ出力のためのメインドライバトランジスタとして利用可能である。これに相応して、制御回路２００は、インスタンス２２４＿Ｉｎｓｔ１～２２４＿Ｉｎｓｔ３の制御要素アセンブリを利用する種々の実施例によれば、データ入力／データ出力－ユニットとも称され得る。

【0050】

第１のインスタンス２２４＿Ｉｎｓｔ１の制御要素アセンブリは、最初の３つの制御段階のそれぞれにおける１つの制御要素２２４と、第４の最後の制御段階における２４個の制御要素２２４と、を含んでおり、したがって全部で２７個のダブルフィンガトランジスタを含んでいる。これによって、高いデータ周波数に対する急峻／迅速な電流上昇エッジを有する強力なドライバ（すなわち高いＤＣ電流（この実施例では約３１ｍＡ）が可能となる。）が提供される。

【0051】

第２のインスタンス２２４＿Ｉｎｓｔ２の制御要素アセンブリは、最初の２つの制御段階のそれぞれにおける１つの制御要素２２４と、第３の制御段階における２つの制御要素２２４と、第４の最後の制御段階における５つの制御要素２２４と、を含んでおり、したがって全部で９つのダブルフィンガトランジスタを含んでいる。これによって、低いデータ周波数に対する中速の電流上昇を有する中程度の強さのドライバ（すなわち中程度のＤＣ電流（この実施例では約６ｍＡ）が可能となる。）が提供される。

【0052】

第３のインスタンス２２４＿Ｉｎｓｔ３の制御要素アセンブリは、最初の制御段階における１つの制御要素２２４と、第２の制御段階における２つの制御要素２２４と、第３の制御段階における５つの制御要素２２４と、第４の最後の制御段階における１０個の制御要素２２４と、を含んでおり、したがって全部で１８個のダブルフィンガトランジスタを含んでいる。これによって、中程度のデータ周波数に対する中程度の急峻な電流上昇エッジを有する強力なドライバ（すなわち高いＤＣ電流（この実施例では約１７ｍＡ）が可能となる）が提供される。

【0053】

図４では左側には、Ｎ入力部とＰ入力部とが示されており、これらは「モミの木」の先端部を形成しており、右側には、複数の出力部が示されており、それぞれ、その下にブースタ入力部が示されている（これらは「モミの木」の基部を形成している）。

【0054】

各制御要素２２４は、第１の制御信号および第２の制御信号を受信し、第１の制御信号および第２の制御信号に関連して、ソース２２４Ｓとドレイン２２４Ｄとの間を流れる、データ入力／データ出力のための電流を制御するように構成されていてよい。

【0055】

図３Ａおよび図３Ｂでは、制御要素２２４の例示的なトランジスタが、それぞれ第１のゲート端子２２４Ａ１と第２のゲート端子２２４Ａ２とを備えている。第１のゲート端子２２４Ａ１をそれぞれ、ゲートによってスイッチングされるチャネルの第１の側に配置することができ、第２のゲート端子２２４Ａ２をそれぞれ、第１の側とは反対側にある、チャネルの第２の側に配置することができる。

【0056】

ここで、第１の制御信号を、各ゲートの第１のゲート端子２２４Ａ１に提供することができ、第２の制御信号を、それぞれ、同じゲートの第２のゲート端子２２４Ａ２に提供することができる。

【0057】

制御回路２００は、上で具象的に記載したように、最初の制御段階で始まり、最後の制御段階で終わる順序において、各制御要素（すなわちはじめに制御要素２２４＿１、最後に制御要素２２４＿ｍ）に第１の制御信号を提供し、その後、少なくとも最後の制御段階において、逆の順序において、制御要素に第２の制御信号を提供するように構成されていてよい（すなわちはじめに最後の制御段階の制御要素２２４＿ｍ、その後、場合によっては、最初の制御段階までの減少する制御段階順序における制御要素２２４）。

【0058】

この提供は、種々の実施例において、例えば容量性結合によって、自動的にもしくは受動的に行われてよく、すなわち、第１の制御信号を提供するために、先行するゲートの第２のゲート端子２２４Ａ２が、後続のゲートの第１のゲート端子２２４Ａ１と導電性に接続されていてよい。さらに、最後の制御段階の制御要素２２４＿ｍの第２のゲート端子２２４Ａ２での信号を用いて、直接、（より強い）制御信号がスイッチングされ得る。この制御信号は、最後の制御段階の制御要素２２４＿ｍのこの第２のゲート端子２２４Ａ２に、第２の制御信号として供給される。

【0059】

択一的な実施例によれば、例えば、各信号が、後続のゲートに第１の制御信号を供給する制御部のゲート出力部のうちの１つに供給されることによって、かつ第２の制御信号の場合にはこの逆によって、制御要素を間接的にもしくは能動的にスイッチングすることができる。

【0060】

さらなる実施例によれば、例えば、前方方向において制御段階を受動的にアクティブ化し、次いで後方方向への切り替えのために制御信号を能動的に提供し、最終的には後方方向において制御段階を受動的にアクティブ化することによって、または例えば前方方向において制御段階を能動的にアクティブ化し、次いで後方方向への切り替えのために制御信号を受動的に提供し、最終的には後方方向において制御段階を能動的にアクティブ化することによって、制御信号の能動的な提供と受動的な提供とを組み合わせることができる。

【0061】

データ入力／データ出力のために、第２の制御信号を提供することによって、電流の電流強度を増加させることができる。

【0062】

換言すれば、制御要素２２４は、場合によっては、特に比較的高次の制御段階においては、第１の制御信号によって、データ入力／データ出力のための電流に対して完全には透過性にスイッチングされず、部分的にのみ透過性にスイッチングされる。例えば、第１の制御信号のみの提供後に提供される駆動可能な最大電流の一部分は、３０％～８０％であり得る。ここでは、最も低い制御段階において最も高い割合が達成可能であってよく、最も高い制御段階において最も低い割合が達成可能であってよい。

【0063】

その原因の１つは、制御段階の各制御要素２２４からそれぞれ後続の制御段階の制御要素２２４に伝達される第１の制御信号を減衰させ得る寄生容量であり得る。したがって、後続の制御段階の制御要素２２４を最小の達成可能な抵抗の状態にスイッチングするために、第１の制御信号が、例えば最初の制御段階の後ですでに、弱すぎることがあり得る。

【0064】

制御要素２２４のスイッチングのために（少なくとも、最初の制御段階の少なくとも１つの制御要素２２４＿１の場合には第１の方向において、かつ最後の制御段階の制御要素２２４＿ｍの場合には後方方向において－後続の制御要素２２４が、それぞれ先行する制御段階の制御要素２２４によってスイッチング可能である）、制御回路２００の一部として、少なくとも１つの前置回路２２２が提供されていてよい。前置回路２２２は、制御要素２２４を前方方向においてスイッチングするためのＡ部分２２２Ａと、制御要素２２４を後方方向においてスイッチングするためのＢ部分２２２Ｂと、を有していてよい。

【0065】

図５には、前置回路が詳細に示されている。図５に示されている３つのインスタンスの各々（これらは種々の実施例においてＣＭＯＳとして構成されていてよい。すなわち、ＰＭＯＳトランジスタをベースとした制御要素アセンブリ２２４ＰおよびＮＭＯＳトランジスタをベースとした付加的な制御要素アセンブリ２２４Ｎ、これに関しては図３Ａおよび図３Ｂも参照されたい）に対して、それぞれ２つの前置回路部分２２２Ａ／Ｂが提供されていてよく、すなわちＮＭＯＳ制御要素アセンブリ２２４Ｎに対する前置回路部分２２２Ａ／ＢおよびＰＭＯＳ制御要素アセンブリ２２４Ｐに対する付加的な前置回路部分２２２Ａ／Ｂが提供されていてよく、したがって、前置回路２２２は全体で６つの（２×３）の、図５の下側に示されている前置回路部分２２２Ａ／Ｂを有していてよい。

【0066】

インスタンスが他の数である場合またはＰＭＯＳ回路としてのみ、またはＮＭＯＳ回路としてのみ提供される場合、前置回路部分２２２Ａ／Ｂの数が相応に変更されていてよい。

【0067】

最後の制御段階の後に提供される第１の制御信号は、寄生容量にもかかわらず、依然として、第２の制御信号を提供させるため、例えば付加的なトランジスタを用いてこれをスイッチングして、最後の制御段階の制御要素２２４＿ｍに供給させるために、十分な強さを有していてよい。

【0068】

制御段階における制御要素２２４の連続的なスイッチングの際に、第２の制御信号が同様に、寄生容量のために、減衰していることがある。しかし、種々の実施例において、第１のスイッチング信号および第２のスイッチング信号が、第１のスイッチング信号と第２のスイッチング信号との、制御要素２２４における組み合わせを用いて、最小の達成可能な抵抗の状態がスイッチングされるように構成されていてよい。

【0069】

最初の制御段階によって比較的少数の制御要素２２４＿１がスイッチングされ、最後の制御段階によって比較的多数の制御要素２２４＿ｍがスイッチングされ、「逆行」の際にははじめに、多数の制御要素が最大の透過性にスイッチングされ、その後にはじめて、場合によって少数の制御要素が最初の制御段階によってスイッチングされるので、これによって、ブースト状の、すなわち迅速かつ著しく増加する電流が極値の間のほぼ中央で得られ、これと共に、提供される電流の緩慢、均一な増加が、はじめにかつ最大電流への到達直前に得られる。

【0070】

図５にさらに示されているように、制御回路２００は、複数の制御要素アセンブリ（インスタンス）を有していてよい。これらのインスタンスは、図４に示され、かつ図６においてシミュレーションに基づいて具象的に示されているように、例えば速度および得られる最大電流に関して、制御される電流の駆動方法の種々異なる特性を有していてよい。これは、制御要素２２４の数が、それぞれ少なくとも１つの制御段階において、あるインスタンスと別のインスタンスとの比較において異なっていることによって実現され得る。

【0071】

制御回路２００は、各インスタンスを個別にスイッチングするように構成されていてよい。すなわち、例えばすべてのインスタンスがまとめて並行してスイッチングされてよい、これらのインスタンスのうちの１つのインスタンスのみがスイッチングされてよい、またはこれらのインスタンスの部分集合がスイッチングされてよい。

【0072】

最大電流のために、すなわち最速の切り替えのために、すべてのインスタンスを、まとめてアクティブ化することができる。この実施例では、最大電流は、個々のインスタンス１～３の最大電流の総計を形成し得る。すなわち、図４に示された実施例では、３１ｍＡ＋１７ｍＡ＋６ｍＡ＝５４ｍＡの最大電流が提供され得る。

【0073】

図６において、図４の実施例のシミュレーションによる、総計された信号が、個別信号と共に示されている。比較のために、図６では従来技術による信号も示されており、これは、わずかに、水平方向にずらされている。この時間的なずれは、制御回路２００および従来技術による制御回路において、（約１０１．５ｎｓでの）同じスイッチング時点に対して生じる。なぜなら、データ入力／データ出力－ユニットの３つのメインドライバトランジスタのダブルフィンガトランジスタの相互接続（図４を参照）によって、制御回路２００は、（この実施例では約５００ｐｓの）時間的な遅延を生じさせるからである。より良好な比較のために、従来技術の信号が、図４に関連して説明した実施例による総計信号と同じフットポイントによって再度示されているので、この総計された信号が、最初は、従来技術による信号よりも緩慢に上昇するが、これら２つの信号がほぼ同時に自身の最大値に達することが見て取れるだろう。これは、種々の実施例では、ブーストを用いて、最小電流と最大電流との間のほぼ中央で達成される。

【0074】

従来技術による、（ｔ＝０、ここではｔ＝１０１．５ｎｓに）「合わせられた」電流信号曲線（破線）と、インスタンス１～３の総計曲線（実線）と、の図６での比較は、スイッチオンの際に（このケースでは約３００ｐｓの）遅延が生じることを示している。しかしこの遅延は、ブースタのスイッチオンによって完全に取り戻される。さらに、種々の実施例による回路２００の電流最大値は、従来技術の値よりも約１０％下回っている。

【0075】

このような、切り替え時の所期の電流調整（正弦波上昇）によって、切り替え遅延時の欠点が生じなくなる。切り替え時間は長くならず（スイッチング時間とハイ／ロービット時間との比）、５００ｐｓのずれが生じるだけであり、このずれは、期間全体がずれるため、データプロトコルにおいてクリチカルではない。

【0076】

さらに、種々の実施例において、例えばデータ入力／データ出力が利用される用途に関連して、１つまたは複数のインスタンスのスイッチングが行われてよく、他方で、他のインスタンスは利用されないままである。これによって、生成されるデータ信号に関する大きな柔軟性を得ることができる。

【0077】

種々の実施例において、制御回路２００は、ただ１つの制御要素アセンブリ２２４（または２つの制御要素アセンブリ２２４）を伴って提供されていてよく、この場合には柔軟性が低くなる。

【0078】

以降に記載されたように経過する、図３Ａもしくは図３Ｂに例示的に示されている制御回路２００を用いた（すなわち最初の制御段階における１つの制御要素２２４＿１、第２の制御段階における２つの制御要素２２４＿２、第３の制御段階における４つの制御要素２２４＿３、第４の制御段階における８つの制御要素２２４＿４および第５の制御段階における１６個の制御要素２２４＿５による）データ入力／データ出力の制御は、具象的に説明され得る。

【0079】

ここで、制御要素２２４を形成するトランジスタの一部分であるゲートをＲＣ素子として利用して（すなわちソース－ドレインとの組み合わせにおけるゲート抵抗およびゲートキャパシタンス）、（最初の制御段階における１つのトランジスタ２２４＿１１を用いた）データ入力／データ出力のための電流の提供のための緩慢な開始および（第５の制御段階における１６個の並列に接続されたトランジスタを用いた）後続のアバランシェ状に高くなった速度を模写することができる。

【0080】

この場合、Ｒ_ＤＳｏｎ（もしくはその逆数）は、時間単位あたりのスイッチオンされたトランジスタフィンガの数によって形成される。

【0081】

スイッチオン時には、幅の狭い終端部（すなわち、最初の制御段階の１つのトランジスタにおけるゲート）において「モミの木」がスイッチオンされ、他方で、「モミの木」の幅の広い終端部（すなわち第５の制御段階の１６個のトランジスタ）は、トライステート状態（例えば電位に接続されていない状態）にあり得る。

【0082】

ゲート電位が、５つの制御段階における３２個のトランジスタのドライバゲートを通って緩慢に移動し、トランジスタの各ゲート入力部にゲート制御信号を提供することによって、ゲートによって制御される各チャネルが部分的に透過性にスイッチングされた後、第５の制御段階におけるトランジスタのゲートは、最終的に、最初の制御段階におけるトランジスタのゲートと同じ電位にスイッチングされる。詳細には、これは各ゲートの第２のゲート入力部に付加的に第２の制御信号が提供されることによって行われる。

【0083】

換言すると「モミの木」は、付加的に、幅の広い終端部からスイッチオンされる。これは、図１Ｂに具象的に示されている点３で行われ得る。ここで、幅の広い終端部からこの付加的なスイッチングは、
１．（使用されるトランジスタモデルに関して）時定数ぶんだけ遅延して行われてよい（遅延制御）
２．または出力レベル－電圧－フィードバック回路（これは負荷コンデンサの出力電圧－飽和点を測定する）によって行われてよく、このようなケースでは、出力電圧値は５０％～６６％で読み取られ、このような点において、モミの木の第２の側（メイントランジスタの個別フィンガトランジスタのモミの木構造の幅の広い基部）が、モミの木構造の先端部分に対して付加的にスイッチオンされる。

【0084】

ここで、スイッチオン時のリロード遅延を取り戻すために、部分的に充電された負荷容量はより迅速にリロードされる。これによって、負荷容量の総スイッチング時間が、このようなブースト回路によって補償され、長くならない。

【0085】

図７は、種々の実施例によるデータ入力／データ出力を制御する方法のフローチャートである。

【0086】

この方法は、少なくとも１つの最初の制御段階と最後の制御段階とを有する複数の制御段階を用いた、データ入力／データ出力の制御を有していてよく、各制御段階は少なくとも１つの制御要素を有しており、最後の制御段階の制御要素の数は、最初の制御段階の制御要素の数よりも多く、この方法は、最初の制御段階で始まり、最後の制御段階で終わる順序において、データ入力／データ出力のための電流を提供するために、各制御要素に第１の制御信号を提供すること（７１０）およびその後に、逆の順序において、少なくとも最後の制御段階の制御要素に第２の制御信号を提供することを含んでいてよく、ここでは、データ入力／データ出力のために提供される電流の電流強度が、付加的な制御信号の提供によって増加する（７２０）。

【0087】

以降では、いくつかの実施例の概要を記載する。

【0088】

実施例１では、データ入力／データ出力を制御する制御回路が提供される。制御回路は、少なくとも１つの最初の制御段階と最後の制御段階とを有する複数の制御段階を有していてよく、各制御段階は少なくとも１つの制御要素を有しており、最後の制御段階の制御要素の数は、最初の制御段階の制御要素の数よりも多く、各制御要素は、第１の制御信号および第２の制御信号を受信し、第１の制御信号および第２の制御信号に関連して、データ入力／データ出力のための電流を制御するように構成されており、制御回路は、最初の制御段階で始まり、最後の制御段階で終わる順序において、各制御要素に第１の制御信号を提供し、その後、少なくとも最後の制御段階において、逆の順序において、制御要素に第２の制御信号を提供するように構成されており、データ入力／データ出力のための電流の電流強度が、第２の制御信号の提供によって増加する。

【0089】

実施例２は、実施例１記載の制御回路であって、各制御要素は、少なくとも１つのトランジスタを有している。

【0090】

実施例３は、実施例１または２記載の制御回路であって、第１の制御信号は各ゲートの第１のゲート端子に提供される。

【0091】

実施例４は、実施例３記載の制御回路であって、第２の制御信号はそれぞれ同じゲートの第２のゲート端子に提供される。

【0092】

実施例５は、実施例４記載の制御回路であって、第１のゲート端子はそれぞれ、ゲートによってスイッチングされるチャネルの第１の側に配置されており、第２のゲート端子はそれぞれ、第１の側とは反対側にある、チャネルの第２の側に配置されている。

【0093】

実施例６は、実施例１から５のうちのいずれか１つの実施例に記載の制御回路であって、各制御要素はＣＭＯＳ素子として形成されている。

【0094】

実施例７は、実施例１から６のうちのいずれか１つの実施例に記載の制御回路であって、この制御回路は、最後の制御段階の制御要素における第１の制御信号を用いて、第２の制御信号をスイッチングするようにさらに構成されている。

【0095】

実施例８は、実施例７記載の制御回路であって、この制御回路は、第２の制御信号をスイッチングするように構成されている少なくとも１つの付加的なトランジスタをさらに有している。

【0096】

実施例９は、実施例１から８のうちのいずれか１つの実施例に記載の制御回路であって、各制御要素は、第１の制御信号のみが提供されたときに、データ入力／データ出力のために制御要素から提供可能な最大電流の一部分のみを提供するように構成されている。

【0097】

実施例１０は、実施例９記載の制御回路であって、この一部分は３０％～８０％である。

【0098】

実施例１１は、実施例９または１０記載の制御回路であって、この一部分は制御段階の順序を経て低減する。

【0099】

実施例１２は、実施例１から１１のうちのいずれか１つの実施例に記載の制御回路であって、各制御要素は、制御要素に第１の制御信号と第２の制御信号との両方が提供されたときに、データ入力／データ出力のために制御要素から提供可能な最大電流を提供するように構成されている。

【0100】

実施例１３は、実施例１から１２のうちのいずれか１つの実施例に記載の制御回路であって、制御回路は付加的な複数の制御段階をさらに有しており、複数の制御段階の少なくとも１つの制御段階における制御要素の数が付加的な複数の制御段階の相応する制御段階における制御要素の数とは異なっているということを除いて、付加的な複数の制御段階は複数の制御段階と同様に形成されており、付加的な複数の制御段階は、複数の制御段階に対して並列に接続されている。

【0101】

実施例１４は、実施例１３記載の制御回路であって、制御回路は、複数の制御段階および／または付加的な複数の制御段階をスイッチング可能な状態にスイッチングするように構成されている前置ドライバ回路をさらに有している。

【0102】

実施例１５は、実施例１から１４のうちのいずれか１つの実施例に記載の制御回路であって、制御回路は、電流が提供されるデータ入力パッド／データ出力パッドまたは非接触式のデータ入力要素／データ出力要素をさらに有している。

【0103】

実施例１６は、少なくとも１つの最初の制御段階と最後の制御段階とを有している複数の制御段階を用いてデータ入力／データ出力を制御する方法であって、各制御段階は少なくとも１つの制御要素を有しており、最後の制御段階の制御要素の数は、最初の制御段階の制御要素の数よりも多く、この方法は、データ入力／データ出力のための電流を提供するために、最初の制御段階で始まり、最後の制御段階で終わる順序において、各制御要素に第１の制御信号を提供することおよびその後に、逆の順序において、少なくとも最後の制御段階の制御要素に第２の制御信号を提供することを有しており、データ入力／データ出力のために提供される電流の電流強度が、付加的な制御信号の提供によって増加する。

【0104】

実施例１７は、実施例１６記載の方法であって、各制御要素は、少なくとも１つのトランジスタを有している。

【0105】

実施例１８は、実施例１６または１７記載の方法であって、第１の制御信号を各ゲートの第１のゲート端子に提供する。

【0106】

実施例１９は、実施例１８記載の方法であって、第２の制御信号をそれぞれ同じゲートの第２のゲート端子に提供する。

【0107】

実施例２０は、実施例１９記載の方法であって、第１のゲート端子をそれぞれ、ゲートによってスイッチングされるチャネルの第１の側に配置し、第２のゲート端子をそれぞれ、第１の側とは反対側にある、チャネルの第２の側に配置する。

【0108】

実施例２１は、実施例１６から２０のうちのいずれか１つの実施例に記載の方法であって、各制御要素をＣＭＯＳ素子として形成する。

【0109】

実施例２２は、実施例１６から２１のうちのいずれか１つの実施例に記載の方法であって、最後の制御段階の制御要素において提供される第１の制御信号を用いて、第２の制御信号をスイッチングすることをさらに有している。

【0110】

実施例２３は、実施例２２記載の方法であって、制御回路は、少なくとも１つの付加的なトランジスタをさらに有しており、この方法は、このトランジスタによって第２の制御信号をスイッチングすることを有している。

【0111】

実施例２４は、実施例１６から２３のうちのいずれか１つの実施例に記載の方法であって、この方法は、第１の制御信号のみが提供されたときに、データ入力／データ出力のために制御要素から提供可能な最大電流の一部分のみを提供することをさらに有している。

【0112】

実施例２５は、実施例２４に記載の方法であって、この一部分は３０％～８０％である。

【0113】

実施例２６は、実施例２４または２５記載の方法であって、この一部分は制御段階の順序を経て低減する。

【0114】

実施例２７は、実施例１６から２６のうちのいずれか１つの実施例に記載の方法であって、この方法は、制御要素に第１の制御信号と第２の制御信号との両方が提供されたときに、データ入力／データ出力のために制御要素から提供可能な最大電流を提供することをさらに有している。

【0115】

実施例２８は、実施例１６から２７のうちのいずれか１つの実施例に記載の方法であって、制御回路は、付加的な複数の制御段階をさらに有しており、複数の制御段階の少なくとも１つの制御段階における制御要素の数が付加的な複数の制御段階の相応する制御段階における制御要素の数とは異なっているということを除いて、付加的な複数の制御段階は複数の制御段階と同様に形成されており、付加的な複数の制御段階は、複数の制御段階に対して並列に接続されている。

【0116】

実施例２９は、実施例２８記載の方法であって、この方法は、複数の制御段階および／または付加的な複数の制御段階をスイッチング可能な状態にスイッチングすることをさらに有している。

【0117】

装置の他の有利な構成は方法の説明から明らかであり、方法の他の有利な構成は装置の説明から明らかである。

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【外国語明細書】