▶ テレダイン・インノバシオネス・ミクロエレクトロニカス・ソシエダッド・リミターダ・ウニペルソナルの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023070175
(43)【公開日】2023-05-18
(54)【発明の名称】イメージセンサ用列共有ＡＤＣおよび動作方法
(51)【国際特許分類】
H04N 25/78 20230101AFI20230511BHJP
【ＦＩ】
H04N25/78
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022177456
(22)【出願日】2022-11-04
(31)【優先権主張番号】21306556
(32)【優先日】2021-11-05
(33)【優先権主張国・地域又は機関】EP
(71)【出願人】
【識別番号】521221504
【氏名又は名称】テレダイン・インノバシオネス・ミクロエレクトロニカス・ソシエダッド・リミターダ・ウニペルソナル
【氏名又は名称原語表記】Ｔｅｌｅｄｙｎｅ Ｉｎｎｏｖａｃｉｏｎｅｓ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃａｓ ＳＬＵ
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100189555
【弁理士】
【氏名又は名称】徳山 英浩
(74)【代理人】
【識別番号】100100479
【弁理士】
【氏名又は名称】竹内 三喜夫
(72)【発明者】
【氏名】セゴビア デ ラ トーレ，ホセ アンヘル
(72)【発明者】
【氏名】ゴンサレス マルケス，アナ
(72)【発明者】
【氏名】ドミンゲス カストロ，ラファエル
(72)【発明者】
【氏名】パルド クエンカ，マリア ドロレス
(72)【発明者】
【氏名】オルティス デ ガリステオ ドゥアルテ，アントニオ ヘスス
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024AX01
5C024BX02
5C024GY31
5C024HX17
5C024HX23
5C024HX29
5C024HX35
5C024HX50
(57)【要約】 （修正有）
【課題】撮像装置における動作速度と、スペースおよび電力消費の検討事項との間の好都合なバランスを得る。
【解決手段】画素列出力１５１、１５２が個々のキャパシタ１１１、１１２によってサンプリングされるアナログデジタル変換器１００であって、動作のリセットフェーズでは、検討中の行ａ、ｂ内の各画素がリセットされ、電圧フォロワモードで動作する演算増幅器１２３が全てのサンプリングキャパシタに並列に接続され、当該行の画素センサ１５１ａ、１５２ａのコモンリセット値を取得する。動作の撮像フェーズでは、個々の画素センサをアクティブ化した後、コンパレータモードで動作する演算増幅器の反転入力１２２を各キャパシタに順番に接続する一方で、非反転信号１２１をランプ信号源１２７によってアナログランプ基準電圧に露出する。その結果、演算増幅器の切り替えのタイミングは、リセット値について補正された、検討中の画素の値を反映する。
【選択図】図１ａ
【解決手段】画素列出力１５１、１５２が個々のキャパシタ１１１、１１２によってサンプリングされるアナログデジタル変換器１００であって、動作のリセットフェーズでは、検討中の行ａ、ｂ内の各画素がリセットされ、電圧フォロワモードで動作する演算増幅器１２３が全てのサンプリングキャパシタに並列に接続され、当該行の画素センサ１５１ａ、１５２ａのコモンリセット値を取得する。動作の撮像フェーズでは、個々の画素センサをアクティブ化した後、コンパレータモードで動作する演算増幅器の反転入力１２２を各キャパシタに順番に接続する一方で、非反転信号１２１をランプ信号源１２７によってアナログランプ基準電圧に露出する。その結果、演算増幅器の切り替えのタイミングは、リセット値について補正された、検討中の画素の値を反映する。
【選択図】図１ａ
【特許請求の範囲】
【請求項1】
画素センサの複数の列を含む２次元マトリクスに配置された複数の画素センサを備えたデジタル画像装置用のアナログデジタル変換器であって、
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
第１の複数のアドレス指定可能な出力スイッチであって、第１の複数のアドレス指定可能な出力スイッチの各々が、画素センサマトリクスの列内の画素センサの出力を、当該列に関連付けられた読み出しキャパシタの第１端子に切り替え可能に接続するように構成された、第１の複数のアドレス指定可能な出力スイッチと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源であって、ランプ基準電圧を出力するように構成されたランプ信号源と、
演算増幅器の反転入力をコモン基準電圧または演算増幅器の出力に切り替え可能に接続および切り離すように構成されたモード選択スイッチと、
アナログデジタル変換器が、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モード、および画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードで順次動作するように、アドレス指定可能なスイッチを制御するように構成されたコントローラと、を備え、
ａ．第１動作モードでは、第１の複数のアドレス指定可能な出力スイッチが閉じられ、選択された行および各列の画素センサ出力は、読み出しキャパシタの第１端子に同時に接続され、そして、モード選択スイッチが閉じられ、演算増幅器の反転入力がコモン基準電圧または演算増幅器の出力に接続され、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存され、
ｂ．第２動作モードでは、モード選択スイッチが開いて、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、第１の複数のアドレス指定可能な出力スイッチは、順次閉じられて、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ信号源に接続され、そして、各画素センサの出力は、その関連付けされた読み出しキャパシタの第１端子に順次接続され、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される、アナログデジタル変換器。
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
第１の複数のアドレス指定可能な出力スイッチであって、第１の複数のアドレス指定可能な出力スイッチの各々が、画素センサマトリクスの列内の画素センサの出力を、当該列に関連付けられた読み出しキャパシタの第１端子に切り替え可能に接続するように構成された、第１の複数のアドレス指定可能な出力スイッチと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源であって、ランプ基準電圧を出力するように構成されたランプ信号源と、
演算増幅器の反転入力をコモン基準電圧または演算増幅器の出力に切り替え可能に接続および切り離すように構成されたモード選択スイッチと、
アナログデジタル変換器が、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モード、および画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードで順次動作するように、アドレス指定可能なスイッチを制御するように構成されたコントローラと、を備え、
ａ．第１動作モードでは、第１の複数のアドレス指定可能な出力スイッチが閉じられ、選択された行および各列の画素センサ出力は、読み出しキャパシタの第１端子に同時に接続され、そして、モード選択スイッチが閉じられ、演算増幅器の反転入力がコモン基準電圧または演算増幅器の出力に接続され、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存され、
ｂ．第２動作モードでは、モード選択スイッチが開いて、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、第１の複数のアドレス指定可能な出力スイッチは、順次閉じられて、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ信号源に接続され、そして、各画素センサの出力は、その関連付けされた読み出しキャパシタの第１端子に順次接続され、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される、アナログデジタル変換器。
【請求項2】
前記演算増幅器の出力は、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続することと同期した出力レジスタに供給される、請求項１に記載のアナログデジタル変換器。
【請求項3】
請求項１～２のいずれかに記載のアナログデジタル変換器を備えたデジタル撮像装置であって、
画素センサのマトリクスの各行を順番に選択し、各行について第１モードおよび第２モードで変換器を動作させるように構成され、その結果、前記アナログデジタル変換器は、マトリクス内の全ての画素についてデジタル値が出力されるまで、次の行に相応に進む前に、リセット値から、選択された行内の各画素の信号値を差し引いたものを表すデジタル値を順番に出力するように構成されたデジタル撮像装置。
画素センサのマトリクスの各行を順番に選択し、各行について第１モードおよび第２モードで変換器を動作させるように構成され、その結果、前記アナログデジタル変換器は、マトリクス内の全ての画素についてデジタル値が出力されるまで、次の行に相応に進む前に、リセット値から、選択された行内の各画素の信号値を差し引いたものを表すデジタル値を順番に出力するように構成されたデジタル撮像装置。
【請求項4】
各画素センサは、画素センサ当り４個のトランジスタを含む、請求項３に記載のデジタル撮像装置。
【請求項5】
画素センサを制御して、デジタルアナログ変換器の第１動作モード中にリセット値を出力し、そして、デジタルアナログ変換器の第２動作モード中に、信号値を出力するように構成された画素コントローラをさらに備える、請求項３または４に記載のデジタル撮像装置。
【請求項6】
請求項３～５のいずれかに記載の装置を備えたデジタル撮像システムであって、該システムはさらに、撮像コントローラを備え、
該撮像コントローラは、
第１動作フェーズにおいて、選択された行内の各前記画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させ、そして、
第２動作フェーズにおいて、アナログデジタル変換器を第１動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得するように構成される、デジタル撮像システム。
該撮像コントローラは、
第１動作フェーズにおいて、選択された行内の各前記画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させ、そして、
第２動作フェーズにおいて、アナログデジタル変換器を第１動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得するように構成される、デジタル撮像システム。
【請求項7】
前記撮像コントローラはさらに、マトリクス内の各行について前記第１フェーズと前記第２フェーズを繰り返すように構成される、請求項６に記載のデジタル撮像システム。
【請求項8】
アナログデジタル変換器の出力に接続され、アナログデジタル変換器からのデータ出力をシリアル変換するように構成されたシフトレジスタを備える、請求項６または７に記載のデジタル撮像システム。
【請求項9】
画素センサの複数の列を含む２次元マトリクスに配置された複数の画素センサを含むデジタル撮像装置のためのアナログデジタル変換器を動作させる方法であって、
該アナログデジタル変換器は、
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源と、を備え、
前記方法は、アナログデジタル変換器を、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モードと、画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードとで順次動作させることを含み、
ａ．第１動作モードは、選択された行および各列の画素センサ出力を、読み出しキャパシタの第１端子に互いに並列に接続し、そして、演算増幅器の反転入力を、コモン基準電圧または演算増幅器の出力に接続し、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存されることを含み、
ｂ．第２動作モードは、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ基準電圧を出力するランプ信号源に接続され、そして、それぞれ順次接続された画素センサの出力では、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される、方法。
該アナログデジタル変換器は、
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源と、を備え、
前記方法は、アナログデジタル変換器を、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モードと、画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードとで順次動作させることを含み、
ａ．第１動作モードは、選択された行および各列の画素センサ出力を、読み出しキャパシタの第１端子に互いに並列に接続し、そして、演算増幅器の反転入力を、コモン基準電圧または演算増幅器の出力に接続し、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存されることを含み、
ｂ．第２動作モードは、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ基準電圧を出力するランプ信号源に接続され、そして、それぞれ順次接続された画素センサの出力では、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される、方法。
【請求項10】
請求項９に記載のアナログデジタル変換器を動作させる方法のステップを含む、デジタル撮像装置を動作させる方法であって、
画素センサのマトリクスの各行を順番に選択し、各行について第１モードおよび第２モードで変換器を動作させ、その結果、アナログデジタル変換器は、マトリクス内の全ての画素についてデジタル値が出力されるまで、次の行に相応に進む前に、リセット値から、選択された行内の各画素の信号値を差し引いたものを表すデジタル値を順番に出力することを含む、方法。
画素センサのマトリクスの各行を順番に選択し、各行について第１モードおよび第２モードで変換器を動作させ、その結果、アナログデジタル変換器は、マトリクス内の全ての画素についてデジタル値が出力されるまで、次の行に相応に進む前に、リセット値から、選択された行内の各画素の信号値を差し引いたものを表すデジタル値を順番に出力することを含む、方法。
【請求項11】
請求項１０に記載のデジタル撮像装置を動作させる方法であって、
アナログデジタル変換器の第１動作モード中に、選択された行内の画素センサを制御して、リセット値を出力することと、
アナログデジタル変換器の第２動作モード中に、選択された行内の画素センサを制御して、信号値を出力することと、をさらに含む方法。
アナログデジタル変換器の第１動作モード中に、選択された行内の画素センサを制御して、リセット値を出力することと、
アナログデジタル変換器の第２動作モード中に、選択された行内の画素センサを制御して、信号値を出力することと、をさらに含む方法。
【請求項12】
請求項１１に記載のデジタル撮像装置を動作させる方法のステップを含むデジタル撮像システムを動作させる方法であって、
第１動作フェーズにおいて、選択された行内の各画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させることと、
第２動作フェーズにおいて、アナログデジタル変換器を第２動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得することと、をさらに含む方法。
第１動作フェーズにおいて、選択された行内の各画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させることと、
第２動作フェーズにおいて、アナログデジタル変換器を第２動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得することと、をさらに含む方法。
【請求項13】
請求項９～１２のいずれかの方法を実装するように構成されたコンピュータプログラム。
【請求項14】
請求項１３のコンピュータプログラムを組み込んだコンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサ回路に関し、特に、こうした回路のアナログデジタル変換コンポーネントに関する。
【背景技術】
【0002】
センサの寸法を最小化することが望ましい用途は数多くある。その例は、内視鏡検査、医療センシング、機械検査、監視、モノのインターネットなどを含む。内視鏡検査システムおよび類似の状況のためのイメージセンサは、市場で入手可能な従来技術の既製のイメージセンサでは満足されない幾つかの特定の機能を必要とする。これらは、下記を含む。
１．イメージセンサのサイズは極めて小さい。内視鏡検査の画素アレイ分解能に応じて、センサのサイズは、内視鏡（即ち、気管支鏡検査、結腸鏡検査、腹腔鏡検査、喉頭鏡検査）の最終的な機能に応じて、３×３ｍｍ２から１×１ｍｍ２になることがある。
２．画素アレイの分解能を最大化するために、画素サイズも極めて小さい。画素サイズは、通常、１×１μｍ２から３×３μｍ２までである。
３．同じ領域で画素アレイ分解能を最大化するには、周辺回路面積を極めて小さくする必要がある。
４．センサが人間の体腔内に入り、照明および他の医療ツールなど、他のシステムとスペースを共有するため、消費電力は、極めて小さくする必要がある。
５．必要なフレームレートは、通常、６０ｆｐｓから１２０ｆｐｓまでである。ポートの数を低減し、その結果、ケーブルの数を低減するシリアルリンクでデジタル画像を送信する必要がある。
１．イメージセンサのサイズは極めて小さい。内視鏡検査の画素アレイ分解能に応じて、センサのサイズは、内視鏡（即ち、気管支鏡検査、結腸鏡検査、腹腔鏡検査、喉頭鏡検査）の最終的な機能に応じて、３×３ｍｍ２から１×１ｍｍ２になることがある。
２．画素アレイの分解能を最大化するために、画素サイズも極めて小さい。画素サイズは、通常、１×１μｍ２から３×３μｍ２までである。
３．同じ領域で画素アレイ分解能を最大化するには、周辺回路面積を極めて小さくする必要がある。
４．センサが人間の体腔内に入り、照明および他の医療ツールなど、他のシステムとスペースを共有するため、消費電力は、極めて小さくする必要がある。
５．必要なフレームレートは、通常、６０ｆｐｓから１２０ｆｐｓまでである。ポートの数を低減し、その結果、ケーブルの数を低減するシリアルリンクでデジタル画像を送信する必要がある。
【0003】
内視鏡センサの場合、少ない数の内部素子を必要とし、周辺領域を低減するのがはるかに容易であるため、アナログ出力を備えたイメージセンサがまだ多く存在する。
【0004】
しかしながら、デジタル出力を備えた内視鏡イメージセンサを使用することには重要な利点がある。
１．出力をデジタルコードに変換する付属デバイスが不要になり、システムの最終コストを削減する。
２．受信機は、２つの論理レベルの間で決定するだけでよいため、デジタル出力は、干渉に対してはるかに信頼性がある。
そして、手術メスなどのデバイスが電気ノイズを発生している場合、出力が差動デジタル方式で送信されていれば、デジタル出力は、より高い干渉レベルを受け入れ可能である。
３．デジタル出力により、最大３Ｇｂｐｓの高速データ転送が可能になる。
４．データのデジタル化は、オンチップで行われ、画像品質は外部要素に依存しない。
１．出力をデジタルコードに変換する付属デバイスが不要になり、システムの最終コストを削減する。
２．受信機は、２つの論理レベルの間で決定するだけでよいため、デジタル出力は、干渉に対してはるかに信頼性がある。
そして、手術メスなどのデバイスが電気ノイズを発生している場合、出力が差動デジタル方式で送信されていれば、デジタル出力は、より高い干渉レベルを受け入れ可能である。
３．デジタル出力により、最大３Ｇｂｐｓの高速データ転送が可能になる。
４．データのデジタル化は、オンチップで行われ、画像品質は外部要素に依存しない。
【0005】
ＣＭＯＳイメージセンサ（ＣＩＳ）は、基本的に２つの主要ブロック、即ち、画素マトリクスと読み出し回路で構成される。画素アレイは、行および列に配置された複数の画素要素から構成される。
【0006】
読み出しチャネルは、画素アレイ内の情報をデジタル化し、場面の情報を含むデジタル画像を発生する。現在、大部分のイメージセンサはデジタル出力を有し、これは、デバイスは、センサからの素子数を最適化するＡＤ変換器を含むことを意味する。
【0007】
読み出し回路は、画素マトリクスを走査し、そして場面情報の内容を出力する。画素出力は、電荷なしのレベルであるリセットレベル、およびリセットレベルに対する電荷の積分から生じる信号レベルでの２つの成分で構成される。従来、読み出し回路は、画素信号を計算し、必要なレベルに増幅する相関二重サンプリング（ＣＤＳ）増幅器と、センサからアナログ信号を取り出す出力バッファとで構成され、それが調整されデジタル化される。多くの最近の実装は、チップ上にアナログデジタル変換（ＡＤＣ）を含み、しばしばＣＤＳ増幅器の後にＡＤＣブロックが続く。
【0008】
多くの用途では、速度要件が増加すると、読み出しチャネルの数（概念的には、１つ１つがＣＤＳ増幅器とＡＤＣで構成される）も増加させる必要がある。理論的には、達成可能なＣＩＳフレームレートは、並列して動作する読み出し素子の数に比例して増加する。実際、これらは、レプリカの数によって増強される有効な速度を備えた単一の読み出しチャネルと見なすことができる。
【0009】
実際、この並列処理は必要なだけ増加させることができるが、ルーティングの混雑またはデバイス配置の混雑などの実際的な制限が存在する。今日、多くのＣＩＳは、画素列ごとに読み出し素子を採用しており、こうした読み出し素子は、単一の列内の画素から来る信号を処理することを担当する。それは、列ごとにＮ個の読み取り素子に拡張でき、ＣＩＳ速度を行単位でＮ倍に増加できる。１つの行データの出力で反転される時間は、ＡＤＣにおいてデータを変換するために使用される。この時間は、行時間として知られている。行時間についての制限の１つは、ＡＤＣ精度である。精度が高いほど、信号を変換するのに必要な時間が長くなる。
【0010】
内視鏡検査のＡＤ変換器には、典型的には２つの手法がある。
１．１つの高速ＡＤＣをベースとしたアーキテクチャ。変換器は、画素マトリクスの全ての列に共通であり、列ごとにサンプルおよびホールドされる。
２．列当り１つずつの複数の変換器をベースとしたアーキテクチャ。このアーキテクチャは、より多くの面積を犠牲にしてより高い速度に到達できる。
１．１つの高速ＡＤＣをベースとしたアーキテクチャ。変換器は、画素マトリクスの全ての列に共通であり、列ごとにサンプルおよびホールドされる。
２．列当り１つずつの複数の変換器をベースとしたアーキテクチャ。このアーキテクチャは、より多くの面積を犠牲にしてより高い速度に到達できる。
【0011】
最新技術で知られている典型的な手法は、米国特許出願公開第２００７０００２１３４Ａ１号（"SIGNAL PROCESSSING DEVICE FOR ENDOSCOPE", Olympus corp.）、論文（M. Vatteroni, et al., "Smart optical CMOS sensor for endoluminal applications", Eurosensors XXIII, 2009）、論文（M. Wany, et al., "Ultrasmall digital image sensor for endoscopic applications", in Proc. Int. Image Sensor Workshop, Jun. 2009, pp. 1-4）、論文（S. Itoh, S. Kawahito, S. Terakawa, "A 2.6mW 2fps QVGA CMOS one-chip wireless camera with digital image transmission function for capsule endoscopes"）、論文（M. Wany, et al., "NanEye-An Endoscopy Sensor With 3-D Image Synchronization", IEEE sensors journal, 2017.）などに記載されている。
【0012】
例えば、論文（M. Vatteroni, et al., "Smart optical CMOS sensor for endoluminal applications", Eurosensors XXIII, 2009）に提案された実装では、アレイの右側に１つのＡＤがある。実際、１つの独自のＡＤＣ変換器を使用すると、実装がより複雑になり、最適化されない。理由は、変換すべき列を選択するために列デコーダを使用する必要性が増えるためである。真のＣＤＳを行う場合、列ごとのサンプルアンドホールドが必要になり、余分な面積を消費し、内視鏡検査で強い要件を達成することは困難であり、画素アレイを中央配置にする必要がある。１つのＡＤＣを使用する場合、この要件は非常に複雑である。理由は、ＡＤＣは周辺面積の１つの重要な部分を占有するためである。
【0013】
レプリカの数Ｎが増加するとすぐに、占有面積は少なくともほぼ直線的に増加する。
【0014】
上記の先行技術手法によって示唆された面積増加は、これらの状況にうまく適合せず、これらの制限を克服するアーキテクチャを提供することが望まれる。
【発明の概要】
【課題を解決するための手段】
【0015】
（発明の要旨）
本開示の第１態様によれば、画素センサの複数の列を含む２次元マトリクスに配置された複数の画素センサを備えたデジタル画像装置用のアナログデジタル変換器が提供される。前記アナログデジタル変換器は、
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
第１の複数のアドレス指定可能な出力スイッチであって、第１の複数のアドレス指定可能な出力スイッチの各々が、画素センサマトリクスの列内の画素センサの出力を、当該列に関連付けられた読み出しキャパシタの第１端子に切り替え可能に接続するように構成された、第１の複数のアドレス指定可能な出力スイッチと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源であって、ランプ基準電圧を出力するように構成されたランプ信号源と、
演算増幅器の反転入力をコモン基準電圧または演算増幅器の出力に切り替え可能に接続および切り離すように構成されたモード選択スイッチと、
アナログデジタル変換器が、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モード、および画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードで順次動作するように、アドレス指定可能なスイッチを制御するように構成されたコントローラと、を備え、
ａ．第１動作モードでは、第１の複数のアドレス指定可能な出力スイッチが閉じられ、選択された行および各列の画素センサ出力は、読み出しキャパシタの第１端子に同時に接続され、そして、モード選択スイッチが閉じられ、演算増幅器の反転入力がコモン基準電圧または演算増幅器の出力に接続され、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存され、
ｂ．第２動作モードでは、モード選択スイッチが開いて、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、第１の複数のアドレス指定可能な出力スイッチは、順次閉じられて、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ信号源に接続され、そして、各画素センサの出力は、その関連付けされた読み出しキャパシタの第１端子に順次接続され、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される。
本開示の第１態様によれば、画素センサの複数の列を含む２次元マトリクスに配置された複数の画素センサを備えたデジタル画像装置用のアナログデジタル変換器が提供される。前記アナログデジタル変換器は、
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
第１の複数のアドレス指定可能な出力スイッチであって、第１の複数のアドレス指定可能な出力スイッチの各々が、画素センサマトリクスの列内の画素センサの出力を、当該列に関連付けられた読み出しキャパシタの第１端子に切り替え可能に接続するように構成された、第１の複数のアドレス指定可能な出力スイッチと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源であって、ランプ基準電圧を出力するように構成されたランプ信号源と、
演算増幅器の反転入力をコモン基準電圧または演算増幅器の出力に切り替え可能に接続および切り離すように構成されたモード選択スイッチと、
アナログデジタル変換器が、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モード、および画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードで順次動作するように、アドレス指定可能なスイッチを制御するように構成されたコントローラと、を備え、
ａ．第１動作モードでは、第１の複数のアドレス指定可能な出力スイッチが閉じられ、選択された行および各列の画素センサ出力は、読み出しキャパシタの第１端子に同時に接続され、そして、モード選択スイッチが閉じられ、演算増幅器の反転入力がコモン基準電圧または演算増幅器の出力に接続され、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存され、
ｂ．第２動作モードでは、モード選択スイッチが開いて、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、第１の複数のアドレス指定可能な出力スイッチは、順次閉じられて、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ信号源に接続され、そして、各画素センサの出力は、その関連付けされた読み出しキャパシタの第１端子に順次接続され、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される。
【0016】
上述のように、アナログデジタル変換器は、選択された行内の画素センサの各々のリセット値を互いに並列に読み出すように構成される。これは、列ごとに読み出しキャパシタを設けて、列の各々のリセット値が読み出し可能になり、個々の読み出しキャパシタに並列に保存可能になることによって可能になる。様々な列のリセット値のこの並列読み出しは、様々な列のリセット値が順次読み出される代替アプローチと比較した場合、著しい時間節約を提供することは理解されよう。
【0017】
アナログデジタル変換器はさらに、アナログ領域で相関二重サンプリングを実行するように構成される。即ち、各画素センサについて、アナログデジタル変換器は、リセット値と、画素センサから出力される信号値との間の差を表すアナログ信号を生成するように構成される。アナログドメインでの相関二重サンプリングは、第１動作モード中にリセット値を読み出しキャパシタに保存し、そして、第２動作モード中に、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続されることによって可能になる。その結果、読み出しキャパシタに保存された所定画素のリセット値と、第２動作モード中の画素出力との間の差を表すアナログ信号が、演算増幅器の反転入力に提供される。リセット値と画素センサから出力される信号値（第２動作モード中に演算増幅器の反転入力に供給される）との差を表すアナログ信号は、デジタル出力に変換される。
【0018】
アナログドメインで相関二重サンプリングを実行することによって、アナログ信号からデジタル出力への変換が画素センサごとに（および露出ごとに）１回だけ実行する必要がある。これにより、例えば、相関二重サンプリングがデジタルドメインで実行される代替アプローチと比較した場合、実行する必要があるアナログデジタル変換の数が著しく減少する。例えば、幾つかの代替アプローチでは、各画素についてのリセット値および信号値が、各画素のデジタル出力に別個に変換でき、デジタル出力は、互いに減算して、デジタルドメインで相関二重サンプリングを実行できる。こうしたアプローチによれば、アナログ信号からデジタル出力への少なくとも２回の変換が、画素センサごとに（および露光ごとに）実行される必要がある。従って、ここで開示するように、アナログドメインで相関二重サンプリングを実行することは、相関サンプリングがデジタルドメインで実行される代替アプローチと比較した場合、大幅な時間節約を提供できることを理解されよう。
【0019】
アナログデジタル変換器は、複数の列からの出力を変換するための単一の演算増幅器を含む。こうした構成は、画像センサにおいて著しい電力および／またはスペースの節約を可能にできる。複数の列からの出力を変換するために単一のアナログデジタル変換器を使用することは、様々な列からの出力が順次変換されることを意味する。しかしながら、様々な列の順次変換に起因する追加の時間費用は、リセット値の並列読み出しと、前述したようなアナログドメインでの相関二重サンプリングの実施によって相殺される。従って、ここで提供される装置および方法は、撮像装置における動作速度と、スペースおよび電力消費の検討事項との間の好都合なバランスを提供する。
【0020】
モード選択スイッチが閉じられて、演算増幅器の反転入力がコモン基準電圧または演算増幅器の出力に接続される第１動作モードでは、演算増幅器は、ボルテージフォロワモードで動作できる。
【0021】
上述したように、第２動作モードでは、演算増幅器は、コンパレータモードで動作する。アナログ信号（リセット値と、画素センサから出力される信号値との差を表す）が、演算増幅器の反転入力に供給される。同時に、ランプ信号源は、演算増幅器の非反転入力に接続される。ランプ信号源は、ランプ基準電圧を出力する。即ち、ランプ信号源は、時間の関数として増加または減少する基準電圧を出力する（よって、時間とともに「ランプ（傾斜）」する）。コンパレータモードで動作する場合、反転入力に提供される信号が非反転入力に提供される信号よりも大きいときに演算増幅器の出力は第１出力極値（例えば、負の飽和または正の飽和）であり、そして第２出力極値（例えば、負の飽和または正の飽和の他方）である。従って、演算増幅器の出力は、ランプ基準電圧が演算増幅器の反転入力に提供されるアナログ信号と交差するとき、一方の出力極値から他方の出力極値に（例えば、負の飽和または正の飽和から）切り替わる。従って、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わる時間は、演算増幅器の反転入力に提供されるアナログ信号を表す。演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングは、例えば、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるときに、デジタルカウンタの値をデジタルレジスタに転送することによって、デジタル信号に符号化できる。
【0022】
アナログデジタル変換器はさらに、第２の複数のアドレス指定可能な出力スイッチをさらに備えることができる。第２の複数の出力スイッチの各々は、複数の読み出しキャパシタのうちのある読み出しキャパシタの第２端子を、演算増幅器の反転入力に切り替え可能に接続するように配置できる。第１動作モードでは、第２の複数の出力スイッチが互いに並列に閉じることができ、その結果、読み出しキャパシタの第２端子の各々が、演算増幅器の反転入力に、同時にかつ画素センサのリセット値からの並列読み出し中に接続される。第２動作モードでは、第２の複数の出力スイッチを順次閉じて、読み出しキャパシタの第２端子の各々を演算増幅器の反転入力に順次接続できる。例えば、第２の複数の出力スイッチは、個々の第１の複数の出力スイッチと実質的に一致して順次閉じてもよい。例えば、同じ読み出しキャパシタに関連付けられた、第１の複数の出力スイッチの出力スイッチおよび第２の複数の出力スイッチの出力スイッチが、第２動作モード中にほぼ同時に閉じてもよい。
【0023】
演算増幅器の出力は、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続することと同期した出力レジスタに供給できる。
【0024】
ここで開示されるアナログデジタル変換器は、アナログデジタル変換器ごとに単一のデジタル出力レジスタを含むことを可能にする。上述したように、第２動作モードでは、個々の列および選択された行内の画素センサの出力は、個々の読み出しキャパシタの第１端子に順次接続される。さらに、演算増幅器（第２の動作モードではコンパレータとして動作する）は、演算増幅器の反転入力でのアナログ信号（これは、所定画素のリセット値と、当該画素の信号値の差を表す）をデジタル値に順次変換する。デジタル出力レジスタは、アナログデジタル変換が実行され、デジタル出力値が、選択された行内の各画素センサのレジスタに保存されるまで、各順次変換中に出力されるデジタル値をラッチする。そして、新しい行が選択され、行内の画素センサ出力が順次変換され、上述したように、同じアナログデジタル変換器およびデジタル出力レジスタを用いてデジタルレジスタに保存できる。
【0025】
本開示の第２態様によれば、アナログデジタル変換器を備えたデジタル撮像装置が提供される。撮像装置は、画素センサのマトリクスの各行を順番に選択し、各行について第１モードおよび第２モードで変換器を動作させるように構成され、その結果、アナログデジタル変換器は、マトリクス内の全ての画素についてデジタル値が出力されるまで、次の行に相応に進む前に、リセット値から、選択された行内の各画素の信号値を差し引いたものを表すデジタル値を順番に出力する。
【0026】
単一のデジタルアナログ変換器および／または単一のデジタル出力レジスタを使用して、マトリクス内の各画素の出力値を変換して保存できる。
【0027】
各画素センサは、画素センサ当り４個のトランジスタを含んでもよい。
【0028】
デジタル撮像装置は、画素センサを制御して、デジタルアナログ変換器の第１動作モード中にリセット値を出力し、そして、デジタルアナログ変換器の第２動作モード中に、信号値を出力するように構成された画素コントローラをさらに備えてもよい。
【0029】
本開示の第３態様によれば、デジタル撮像装置を備えたデジタル撮像システムが提供される。該システムはさらに、撮像コントローラを備え、
該撮像コントローラは、
第１動作フェーズにおいて、選択された行内の各前記画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させ、そして、
第２動作フェーズにおいて、アナログデジタル変換器を第１動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得するように構成される。
該撮像コントローラは、
第１動作フェーズにおいて、選択された行内の各前記画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させ、そして、
第２動作フェーズにおいて、アナログデジタル変換器を第１動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得するように構成される。
【0030】
撮像コントローラはさらに、マトリクス内の各行について前記第１フェーズと前記第２フェーズを繰り返すように構成されてもよい。
【0031】
コントローラ、画素コントローラ、および／または撮像コントローラは、同じコントローラを含んでもよい。代替として、コントローラ、画素コントローラ、および／または撮像コントローラは、複数の異なるコントローラによって具現化されてもよい。
【0032】
デジタル撮像システムはさらに、アナログデジタル変換器の出力に接続され、アナログデジタル変換器からのデータ出力をシリアル変換するように構成されたシフトレジスタを備えてもよい。
【0033】
本開示の第４態様によれば、画素センサの複数の列を含む２次元マトリクスに配置された複数の画素センサを含むデジタル撮像装置のためのアナログデジタル変換器を動作させる方法が提供される。該アナログデジタル変換器は、
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源と、を備える。
前記方法は、アナログデジタル変換器を、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モードと、画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードとで順次動作させることを含み、
ａ．第１動作モードは、選択された行および各列の画素センサ出力を、読み出しキャパシタの第１端子に互いに並列に接続し、そして、演算増幅器の反転入力を、コモン基準電圧または演算増幅器の出力に接続し、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存されることを含み、
ｂ．第２動作モードは、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ基準電圧を出力するランプ信号源に接続され、そして、それぞれ順次接続された画素センサの出力では、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される。
複数の読み出しキャパシタであって、各読み出しキャパシタは、画素センサの個々の列に関連付けられている複数の読み出しキャパシタと、
複数の読み出しキャパシタの第２端子に接続される反転入力と、非反転入力とを備える演算増幅器と、
演算増幅器の非反転入力に切り替え可能に接続されるランプ信号源と、を備える。
前記方法は、アナログデジタル変換器を、画素センサマトリクスの選択された行内の画素センサがリセット値を出力する第１動作モードと、画素センサマトリクスの選択された行内の画素センサが信号値を出力する第２動作モードとで順次動作させることを含み、
ａ．第１動作モードは、選択された行および各列の画素センサ出力を、読み出しキャパシタの第１端子に互いに並列に接続し、そして、演算増幅器の反転入力を、コモン基準電圧または演算増幅器の出力に接続し、その結果、行内の画素センサの出力は並列に読み出され、行内の画素センサのリセット値は個々の読み出しキャパシタに保存されることを含み、
ｂ．第２動作モードは、反転入力を演算増幅器の出力または基準電圧から切り離し、その結果、演算増幅器はコンパレータモードで動作し、そして、各列および選択された行内の画素センサの出力を個々の読み出しキャパシタの第１端子に順次接続し、一方、読み出しキャパシタの第２端子は演算増幅器の反転入力に接続され、演算増幅器の非反転入力はランプ基準電圧を出力するランプ信号源に接続され、そして、それぞれ順次接続された画素センサの出力では、演算増幅器の反転入力での値は、個々の読み出しキャパシタに保存されたリセット値から、個々の列内の画素センサの出力信号を差し引いたものに対応しており、演算増幅器の反転入力での前記値は、演算増幅器の出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化されたデジタル出力値として提供される。
【0034】
本開示の第５態様によれば、第４態様の方法のステップを含む、デジタル撮像装置を動作させる方法が提供される。デジタル撮像装置を動作させる方法は、画素センサのマトリクスの各行を順番に選択し、各行について第１モードおよび第２モードで変換器を動作させ、その結果、アナログデジタル変換器は、マトリクス内の全ての画素についてデジタル値が出力されるまで、次の行に相応に進む前に、リセット値から、選択された行内の各画素の信号値を差し引いたものを表すデジタル値を順番に出力することを含む。
【0035】
方法は、アナログデジタル変換器の第１動作モード中に、選択された行内の画素センサを制御して、リセット値を出力することと、
アナログデジタル変換器の第２動作モード中に、選択された行内の画素センサを制御して、信号値を出力することと、をさらに含んでもよい。
アナログデジタル変換器の第２動作モード中に、選択された行内の画素センサを制御して、信号値を出力することと、をさらに含んでもよい。
【0036】
本開示の第６態様によれば、第５の態様の方法のステップを含むデジタル撮像システムを動作させる方法が提供される。デジタル撮像システムを動作させる方法は、
第１動作フェーズにおいて、選択された行内の各画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させることと、
第２動作フェーズにおいて、アナログデジタル変換器を第２動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得することと、をさらに含む。
第１動作フェーズにおいて、選択された行内の各画素センサをリセットし、そしてアナログデジタル変換器を第１動作モードで動作させることと、
第２動作フェーズにおいて、アナログデジタル変換器を第２動作モードで動作させ、アナログデジタル変換器からデジタル出力を取得することと、をさらに含む。
【0037】
本開示の第７態様によれば、第４態様、第５態様または第６態様の方法のいずれかを実装するように構成されたコンピュータプログラムが提供される。
【0038】
本開示の第８態様によれば、第７態様のコンピュータプログラムを組み込んだコンピュータ可読媒体が提供される。
【0039】
第１例における本開示によれば、２次元マトリクスに配置された複数の画素センサを備えたデジタル撮像装置用のアナログデジタル変換器が提供される。アナログデジタル変換器は、複数の読み出しキャパシタと、演算増幅器と、出力レジスタとを備える。マトリクス内の画素センサの各列内の各画素センサの出力は、個々の読み出しキャパシタに関連付けられる。画素センサの各列内の各画素センサの出力は、個々のアドレス指定可能な出力スイッチに接続される。個々の出力スイッチの動作によって、必要な場合に、画素センサのセンサ値が、当該画素が属する列に関連付けられた個々の読み出しキャパシタの第１端子に切り替え可能に出力可能である。演算増幅器の入力が、各前記読み出しキャパシタの第２端子に接続される。演算増幅器の反転入力が、モード選択スイッチによって、演算増幅器の出力に切り替え可能に接続される。
リセットフェーズ中の第１動作モードでは、画素センサ出力は、あるスイッチによって読み出しキャパシタの第１端子に接続され、第２端子は、コモンモード基準に、または、反転入力に接続された演算増幅器の出力に接続され、そのため演算増幅器は電圧フォロワモードで動作し、キャパシタの両端値は、画素センサのリセット値に対応している。
撮像フェーズ中の第２モードでは、演算増幅器の反転入力は、演算増幅器の出力から切り離され、そのため演算増幅器はコンパレータモードで動作し、これにより、任意の画素センサは、信号を個々のキャパシタに出力するようにアクティブ化可能であり、個々のキャパシタは、演算増幅器の反転出力に接続され、そのため反転入力での値は、（保存されたリセット値）から（個々のキャパシタの第１端子でのアクティブ画素センサの出力信号）を差し引いたものに対応している。アクティブ画素センサの出力は、演算増幅器の非反転入力でのアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータ出力が一方の出力極値から他方の出力極値に切り替わるタイミングで符号化（エンコード）されたデジタル出力値として提供される。
リセットフェーズ中の第１動作モードでは、画素センサ出力は、あるスイッチによって読み出しキャパシタの第１端子に接続され、第２端子は、コモンモード基準に、または、反転入力に接続された演算増幅器の出力に接続され、そのため演算増幅器は電圧フォロワモードで動作し、キャパシタの両端値は、画素センサのリセット値に対応している。
撮像フェーズ中の第２モードでは、演算増幅器の反転入力は、演算増幅器の出力から切り離され、そのため演算増幅器はコンパレータモードで動作し、これにより、任意の画素センサは、信号を個々のキャパシタに出力するようにアクティブ化可能であり、個々のキャパシタは、演算増幅器の反転出力に接続され、そのため反転入力での値は、（保存されたリセット値）から（個々のキャパシタの第１端子でのアクティブ画素センサの出力信号）を差し引いたものに対応している。アクティブ画素センサの出力は、演算増幅器の非反転入力でのアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータ出力が一方の出力極値から他方の出力極値に切り替わるタイミングで符号化（エンコード）されたデジタル出力値として提供される。
【0040】
第１例の展開では、アナログデジタル変換器が提供される。アナログデジタル変換器は、各キャパシタを演算増幅器の反転出力に各々順番に接続し、個々のキャパシタに接続された各画素センサを順次アクティブ化して、マトリクス内の各画素センサに対応する一連のデジタル出力値を予め定めたシーケンスで提供するように構成されたコントローラをさらに備える。
【0041】
第１例の更なる展開では、演算増幅器の出力は、画素センサの順次アクティブ化に同期して出力レジスタに提供される。
【0042】
第１例の更なる展開では、アナログデジタル変換器が提供される。アナログデジタル変換器は、一方の入力で読み出しキャパシタに接続され、他方の入力で予め定めたランプ電圧信号に接続された、第２動作モードで動作する演算増幅器を含むデジタルランプアナログデジタル変換器をさらに備える。
【0043】
第１例の更なる展開では、動作時に、マトリクスの各行について、順番に、アドレス指定可能な出力スイッチが替えられて、画素センサの各列を当該列に関連付けられた個々の読み出しキャパシタに順次接続し、そして、マトリクスの次の行に進む前に、個々の読み出しキャパシタへの出力のために、対応する行および列にある画素をアクティブ化するように構成され、アナログデジタル変換器は、マトリクス内の全ての画素について値が出力されるまで、マトリクスの次の行に相応に進む前に、所定の行内の各画素の出力に存在する電荷を表現するデジタル値を順番に出力するように構成された装置が提供される。
【0044】
第１例の更なる展開では、各画素センサは、画素センサ当り４つのトランジスタである。
【0045】
本開示によれば、第２例では、第１例に係る装置を備えたデジタル撮像システムが提供される。該システムはさらに、コントローラを含む。コントローラは、
第１動作フェーズにおいて、選択された行内の各画素センサをリセットし、そして選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続し、そして、
第２動作フェーズにおいて、選択された行内の各画素センサについて、順次、
・選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続し、
・アナログデジタル変換器からのデジタル出力を取り込むように構成される。
第１動作フェーズにおいて、選択された行内の各画素センサをリセットし、そして選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続し、そして、
第２動作フェーズにおいて、選択された行内の各画素センサについて、順次、
・選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続し、
・アナログデジタル変換器からのデジタル出力を取り込むように構成される。
【0046】
第２例の展開では、コントローラはさらに、マトリクスの各行について第１フェーズと第２フェーズを繰り返すように構成される。
【0047】
第２例の更なる展開では、デジタル撮像システムはさらに、各ＡＤＣの出力に接続され、データ出力をシリアル変換するように構成されたシフトレジスタを備える。
【0048】
第３例における本開示によれば、２次元マトリクスに配置された複数の画素センサを含むデジタル撮像装置のためのアナログデジタル変換器を動作させる方法が提供される。アナログデジタル変換器は、複数の読み出しキャパシタと、演算増幅器と、出力レジスタとを含む。マトリクス内の画素センサの各列内の各画素センサの出力は、個々の読み出しキャパシタに関連付けられる。画素センサの各列内の各画素センサの出力は、個々のアドレス指定可能な出力スイッチに接続され、それにより画素センサのセンサ値が、個々の出力スイッチの動作によって、必要な場合に、当該画素が属する列に関連付けられた個々の読み出しキャパシタの第１端子に切り替え可能に出力可能である。演算増幅器の入力が、各読み出しキャパシタの第２端子に接続される。演算増幅器の反転入力が、モード選択スイッチによって演算増幅器の出力に切り替え可能に接続される。
該方法は、リセットフェーズ中の第１動作モードでは、演算増幅器の反転入力を、演算増幅器の出力に接続するステップを含み、その結果、演算増幅器は電圧フォロアモードで動作し、それによって画素センサのリセット値に対応するキャパシタの両端値は、演算増幅器の出力値として保存される。
該方法は、撮像フェーズ中の第２モードでは、演算増幅器の反転入力を、演算増幅器の出力から切り離すステップを含み、その結果、前記演算増幅器はコンパレータモードで動作し、そして、
各キャパシタを順次接続して、信号を個々の前記キャパシタに出力するようにアクティブ化可能な個々の画素センサの出力信号を受信するステップを含み、該信号を演算増幅器の非反転入力に提供し、そのため反転入力での値は、（保存されたリセット値）から（個々のキャパシタの第１端子でのアクティブ画素センサの出力信号）を差し引いたものに対応している。アクティブ画素センサの出力は、演算増幅器の非反転入力でのアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータ出力が一方の出力極値から他方の出力極値に切り替わるタイミングで符号化されたデジタル出力値として提供される。
該方法は、リセットフェーズ中の第１動作モードでは、演算増幅器の反転入力を、演算増幅器の出力に接続するステップを含み、その結果、演算増幅器は電圧フォロアモードで動作し、それによって画素センサのリセット値に対応するキャパシタの両端値は、演算増幅器の出力値として保存される。
該方法は、撮像フェーズ中の第２モードでは、演算増幅器の反転入力を、演算増幅器の出力から切り離すステップを含み、その結果、前記演算増幅器はコンパレータモードで動作し、そして、
各キャパシタを順次接続して、信号を個々の前記キャパシタに出力するようにアクティブ化可能な個々の画素センサの出力信号を受信するステップを含み、該信号を演算増幅器の非反転入力に提供し、そのため反転入力での値は、（保存されたリセット値）から（個々のキャパシタの第１端子でのアクティブ画素センサの出力信号）を差し引いたものに対応している。アクティブ画素センサの出力は、演算増幅器の非反転入力でのアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータ出力が一方の出力極値から他方の出力極値に切り替わるタイミングで符号化されたデジタル出力値として提供される。
【0049】
第５例における本開示によれば、第３例のステップを含む、デジタル撮像装置を動作させる方法が提供される。該方法は、マトリクスの各行について、アドレス指定可能な出力スイッチを順番に切り替えて、画素センサの各列を当該列に関連付けられた個々の読み出しキャパシタに順次接続し、そして、マトリクスの次の行に進む前に、読み出しキャパシタへの出力のために、対応する行および列内の画素をアクティブ化するステップを含み、アナログデジタル変換器は、マトリクス内の全ての画素について値が出力されるまで、次の行に相応に進む前に、所定の行内の各画素の出力に存在する電荷を表現するデジタル値を順番に出力する。
【0050】
第４例の展開では、方法はさらに、第１動作フェーズにおいて、選択された行内の各画素センサをリセットし、そして選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続するステップと、そして、第２動作フェーズにおいて、選択された行内の各画素センサについて、順次、選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続し、アナログデジタル変換器からのデジタル出力を取り込むステップと、を含む。
【0051】
第５例における本開示によれば、第３例または第４例のいずれかのステップを実装するように構成されたコンピュータプログラムが提供される。
【0052】
第６例における本開示によれば、第５例のコンピュータプログラムを組み込んだコンピュータ可読媒体が提供される。
【0053】
本出願の範囲内で、先の段落、請求項および／または下記の説明および図面、特にその個々の特徴に説明されている種々の態様、実施形態、例および代替物が、独立にまたは任意の組合せで採用できることは明示的に意図している。即ち、全ての例または態様および／または任意の例または態様の特徴は、こうした特徴が両立しない限り、任意の方法および／または組合せで組合せ可能である。
【図面の簡単な説明】
【0054】
ここで、本発明の上記利点および他の利点について添付図面を参照して説明する。
【0055】
【図1a】第１実施形態を示す。
【図1b】第２実施形態を示す。
【図4】一実施形態に係るＡＤＣ回路の動作方法のステップを提示する。
【図5】一実施形態に係るＡＤＣ回路を組み込んだデジタル撮像装置の動作方法のステップを提示する。
【図6】一実施形態に係るデジタル撮像装置を組み込んだデジタル画像システムの動作方法のステップを提示する。
【発明を実施するための形態】
【0056】
画素アレイから来るＮ個の列を共有できる、デジタル撮像装置用のアナログデジタル変換器のアーキテクチャが提供される。並列直列アーキテクチャは、面積および電力消費を最適化し、内視鏡センサの速度要件に完全に適合している。図１ａは、第１実施形態を示す。
【0057】
図１ａに示すように、ＡＤＣ１００を含むデジタル撮像装置１０を備えたデジタル撮像システム１が提供される。
【0058】
下記の説明で明らかになるように、デジタル撮像システム１、デジタル撮像装置１０、およびＡＤＣ１００は、それぞれ実施形態を構成できる。
【0059】
これらの実施形態に係るＡＤＣが、とりわけ上述した一般目的に対処する。
１．ＡＤＣは、極めて小さい画素ピッチに適合させる必要がある。
２．ＡＤＣ占有面積は、極めて小さくする必要がある。
３．デジタル出力のシリアライゼーションも面積を小さくする必要がある。
４．ＡＤＣ電力消費は、非常に小さくする必要がある。
１．ＡＤＣは、極めて小さい画素ピッチに適合させる必要がある。
２．ＡＤＣ占有面積は、極めて小さくする必要がある。
３．デジタル出力のシリアライゼーションも面積を小さくする必要がある。
４．ＡＤＣ電力消費は、非常に小さくする必要がある。
【0060】
これは、一般に、ここに説明する実施形態によって達成され、それは、Ｎ個の列がＡＤＣを共有し、面積および速度に関して最適化されたアーキテクチャを提供する。理由は、リセットサンプリングが並列して行われるためである。
【0061】
提示されるアーキテクチャは、これらの目的を達成しており、Ｎ個の列がＡＤＣを共有して、追加のサンプルアンドホールド回路または列デコーダが不要であり、ＣＤＳが変換中に実行でき、ＡＤＣはアレイに沿って分布しているためである。
【0062】
図１ａに示すように、２次元マトリクス１５０（図示のように、行ａ，ｂおよび列１５１，１５２を含む）に配置された複数の画素センサ１５１ａ，１５２ａを含むデジタル撮像装置のためのアナログデジタル変換器１００が提供される。画素センサ自体は、当業者が想定するような任意の適切な技術に係る画素センサ、例えば、４Ｔ（４トランジスタ）画素共有ＳＦ、６Ｔ（６トランジスタ）画素グローバルシャッタ、５Ｔ（５トランジスタ）画素などを含んでもよい。図示のように、アナログデジタル変換器１００は、複数（１１０）の読み出しキャパシタ１１１，１１２と、演算増幅器１２０とを含み、マトリクス内の画素センサの各列における各画素センサ１５１ａ，１５２ａの出力は、個々の読み出しキャパシタ１１１，１１２と関連付けされる。画素センサの各列１５１，１５２内の各画素センサ１５１ａ，１５２ａの出力は、個々のアドレス指定可能な出力スイッチ１０１，１０２に接続され、画素センサ１５１ａ，１５２ａのセンサ値が、個々の出力スイッチの動作によって、必要に応じて、当該画素が属する列に関連付けられた個々の読み出しキャパシタの第１端子（例えば、図示のように左側の端子）に切り替え可能に出力できる。出力信号は、個々の信号調整回路１７１，１７２によって調整してもよい。画素回路の構造に応じて、適切な回路は、当業者に知られている簡単な電流源回路、または以下に説明するようなより精巧な回路を備えてもよい。
【0063】
図示のように、演算増幅器１２０の反転入力１２２が、各読み出しキャパシタ１１１，１１２の第２端子（例えば、図示のように右側端子）に接続される。図１ａの構成では、反転入力１２２はまた、モード選択スイッチ１２４によって演算増幅器の出力に切り替え可能に接続される。演算増幅器の非反転入力１２１が、ランプ信号源に切り替え可能に接続される。
【0064】
リセットフェーズ中の第１動作モードでは、演算増幅器の反転入力が演算増幅器の出力に接続され（モード選択スイッチ１２４を閉じることによって）、その結果、演算増幅器は、電圧フォロワモードで動作し、画素センサのリセット値に対応するキャパシタ両端値が演算増幅器の出力値として保存される。演算増幅器におけるこの一般的な動作モードは、当業者に知られており、例えば、文献（Circuits Devices and Systems, Fourth Edition, Ralph J Smith, John Wiley and Sons, ISBN 0-471-805-16-5, page 441）を参照。
【0065】
この手法の特定の利点が、オートゼロ動作を提供することである。
【0066】
このようにＡＤＣは、読み出し動作における画素保存タイミングから生じるリセットレベルを同時にサンプリングする。
【0067】
従って、変換器は、Ｎ個のキャパシタからなり、それぞれが行単位でサンプリングされる画素列に接続される。各キャパシタの他方の端子は演算増幅器に接続され、これは、変換器がサンプリングリセットフェーズにある場合、閉ループで動作するとき電圧フォロワ増幅器として動作する。このとき増幅器は、サンプリングと同時にオフセットをキャパシタに保存する。この動作はオートゼロとして知られている。この手法の利点は、画素アレイに沿ったＡＤＣ間のオフセットのミスマッチの減少であり、これは、画像内の固定パターンノイズの減少に転換される。オートゼロ動作の他の利点が、増幅器の低周波ノイズの減少である。
【0068】
撮像フェーズ中の第２モードでは、演算増幅器の反転入力は、演算増幅器の出力から切り離され（モード選択スイッチ１２４を開くことによって）、その結果、演算増幅器１２０はコンパレータモードで動作する。この動作モードは、当業者に知られており、例えば、文献（Circuits Devices and Systems, Fourth Edition, Ralph J Smith, John Wiley and Sons, ISBN 0-471-805-16-5, page 445）を参照。
【0069】
この第２のモードでは、任意の画素センサがアクティブ化され、信号を個々のキャパシタに出力し、個々のキャパシタは、演算増幅器の反転入力１２２に接続されており、そのため反転入力での値は、（保存されたリセット値）から（個々のキャパシタの第１端子でのアクティブ画素センサの出力信号）を差し引いたものに対応している。アクティブ画素センサの出力は、例えば、ランプ信号源１２７によって演算増幅器の非反転入力に提供されるアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータ出力が一方の出力極値から他方の出力極値に切り替わるタイミングで符号化（エンコード）されたデジタル出力値として提供される。
【0070】
これに基づいて、ＡＤＣはさらに、一方の入力で読み出しキャパシタに接続され、他方の入力で、例えば、ランプ信号源１２７によって提供される予め定めたランプ電圧信号に接続された、第２動作モードで動作する演算増幅器を含むデジタルランプアナログデジタル変換器を備えることができる。
【0071】
こうして画素から来る信号レベルは、順次読み出され、「相関二重サンプリング」（ＣＤＳ）として知られるプロセスにおいて、前回サンプリングされたリセットを減算して、デジタル化出力の出力において良好な画像品質と低いダークノイズを確保している。
【0072】
変換フェーズでは、増幅器は、開ループで動作し、コンパレータとして動作する。この場合、画素は、出力電圧を、列に接続されたキャパシタの一方の端子に設定し、次に、前回サンプリングされたリセットレベルとの差に従って、他方の端子に該電圧を移動させる。この減算により、ＡＤＣは、ＣＤＳ動作を行なう。他方のコンパレータ端子では、アナログランプ基準が動き始め、ｖｎの電圧レベルと交差すると、コンパレータは、切り替わり、デジタルカウンタは、後述するように、出力レジスタ３０においてサンプリングされる。
【0073】
上述したように、キャパシタ１１１，１１２，…は、入力スイッチと出力スイッチの動作によって、一方では画素列値に選択的に接続され、他方では演算増幅器に接続される。これらのスイッチの協調的制御は、コントローラ２０によって確保できる。コントローラ２０は、各キャパシタをそれぞれ演算増幅器の反転出力に順番に接続し、個々のキャパシタに接続された各画素センサを順次アクティブ化して、予め定めたシーケンスで、マトリクス内の各画素センサに対応する一連のデジタル出力値を提供する。このコントローラ２０は、ＡＤＣ１００、撮像装置１０のコンポーネントでもよく、または、図示のように、より広いシステム１のコンポーネントでもよい。
【0074】
コントローラ２０はさらに、第１動作フェーズにおいて、そして選択された行内の各画素センサをリセットし、選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続し、そして、第２動作フェーズにおいて、選択された行内の各画素センサが、順次、選択された行内の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続し、アナログデジタル変換器からデジタル出力を取り込むように構成できる。
【0075】
コントローラ２０はさらに、マトリクスの各行について第１フェーズと第２フェーズを繰り返すように構成されてもよい。
【0076】
提案した構造は、極めて低ノイズでＣＤＳ動作を実行することが可能である。理由は、全ての画素のリセット値が全てのキャパシタに保存され、そして信号レベルが、保存されたリセット値を基準として変換され、真のＣＤＳおよび低ノイズを達成するためである。
【0077】
ノイズレベルをさらに改善するために、より大きなキャパシタ（より高い静電容量を備えたキャパシタ）、および／または、変換のビット数を使用できる。
【0078】
システム１またはデバイス１０は、ＡＤＣの出力に接続された（個々のＡＤＣを備えた複数のマトリクスが設けられた場合は各ＡＤＣに接続された）出力レジスタ３０をさらに備えることができ、これによりデータ出力をシリアル変換するように構成される。
【0079】
ＡＤＣ１００は、画素センサの順次アクティブ化と同期する出力レジスタ３０をさらに備えてもよい。この出力レジスタは、ＡＤＣの出力をシリアル変換する便利な機構として、シフトレジスタを含むことができ、その長さは、行内の列の数またはマトリクス内の画素の数に対応する。レジスタ内の各フリップフロップの値は、並列に読み出されてメモリに書き込まれ、画像処理用に出力され、シフトレジスタとして構成された第２レジスタセットに転送され、必要に応じて、シーケンシャル出力用のデータなどを取り込むことができる。
【0080】
ＡＤＣによって処理されるマトリクスは、複数の類似または同一のマトリクスのうちの１つでもよいことに留意でき、それぞれが上述のような個々のＡＤＣを備える。
【0081】
ある変形例では、デジタル撮像装置１０は、上述のようなアナログデジタル変換器１００を備えてもよく、動作時にマトリクスの各行について、順番に、アドレス指定可能な出力スイッチが切り替えられて、画素センサの各列を当該列に関連付けられた個々の読み出しキャパシタに順次接続し、そして、マトリクスの次の行に進む前に、個々の読み出しキャパシタへの出力のために、対応する行および列の画素をアクティブ化するように構成されてもよく、アナログデジタル変換器は、マトリクス内の全ての画素について値が出力されるまで、次の行に相応に進む前に、所定の行内の各画素の出力に存在する電荷を表現するデジタル値を順番に出力する。
【0082】
当業者は、画素センサ自体が任意の便利な画素センサをベースにできることを認識するであろう。典型的な回路は、１画素当たり４個、５個または６個のトランジスタが含む。画素センサ当たり４個のトランジスタが特に適切であることがある。
【0083】
【0084】
図１ｂのシステムは、図１ａのものと同一であり、対応する番号の要素は同じであるが、図示のように、図１ａを参照して説明したようなスイッチ１２４を設ける代わりに、図１ｂの回路は、第１動作モードにおいて、基準電圧ＶＲｅｆへの演算増幅器１２３の反転入力の選択可能な接続を提供するものであり、図１ａを参照して上述したように、モード選択スイッチ１２４を閉じることによって演算増幅器の出力を接続し、演算増幅器が電圧フォロワモードで動作するものではない。第２動作モードでは、その構成は、図１ａに関して説明したものである。
【0085】
そのため、図１ａと図１ｂの実施形態を検討すると、第１モードでは、画素センサ出力は、スイッチによって読み出しキャパシタの第１端子に接続され、第２端子はコモン基準（例えば、図１ｂを参照して説明したように）接続され、あるいは、前記演算増幅器の出力に接続されて、前記反転入力に接続され、前記演算増幅器が電圧フォロワモードで動作するようにしており（例えば、図１ｂを参照して説明したように）、前記キャパシタの両端値は、前記画素センサのリセット値に対応する。
【0086】
【0087】
【0088】
【0089】
図示のように、回路２００は、バルク接続のないエンハンス型ＮチャネルＭＯＳＦＥＴを含むリセットゲート２１０と、バルク接続のないエンハンス型ＮチャネルＭＯＳＦＥＴを含むＴＧゲート２２０と、ダイオード２３０と、キャパシタ２４０と、バルク接続のないエンハンス型ＮチャネルＭＯＳＦＥＴを含むＳＦゲート２５０と、バルク接続のないエンハンス型ＮチャネルＭＯＳＦＥＴを含む選択ゲート２６０とを含む。
【0090】
リセットゲート２１０のドレインは、個々の画素列出力１５１，１５２から入力信号電圧を受信する。リセットゲート２１０のソースは、ＴＧゲート２２０のドレインと、キャパシタ２４０の一方の端子と、選択ゲート２６０のゲート端子に接続される。キャパシタ２４０の他方の端子はグラウンドに接続される。ＴＧゲート２２０のソースは、ダイオード２３０のカソードに接続される。ダイオード２３０のアノードは、グラウンドに接続される。ＳＦゲート２５０のドレインは、制御信号ＳＦに接続される。ＳＦゲート２５０は、選択ゲート２６０のドレインに接続される。選択ゲート２６０のゲート端子は、制御信号ＳＥＬに接続される。選択ゲート２６０のソース端子は、出力ＰＩＸＯＵＴを提供し、これは、図１ａまたは図１ｂを参照して説明したように、個々のアドレス指定可能な出力スイッチ１０１，１０２に供給される。
【0091】
一般に、各画素列の出力に設けられる回路２００は、制御信号ＲＳ，ＴＧ，ＳＦおよびＳＥＬの影響下で、各画素列の出力を制御し調整するように機能する。これらの制御信号は、下記の説明の観点でより明らかになるように、所定の画素マトリクス内のこうした各回路に共通である。
【0092】
ＳＦトランジスタは、ソースフォロワであり、それは、基本的に１に近いゲイン（約０．８５～０．９）を持つバッファであり、画素アレイの下部に電流源を必要とするバッファとして動作する。このトランジスタの目的は、ゲートの電圧を出力ラインに置くことである。ソースフォロアは、スイッチとして動作するＳＥＬトランジスタによって出力ラインに接続される。１つのＳＦだけがデータを列ラインに置くことができ、そして各行を読み取るたびに、同じ列にある１つのＳＥＬトランジスタだけがアクティブになる。
【0093】
フォトダイオードは、電荷（電子）の蓄積を担当する。ＲＳおよびＴＧ（スイッチ）がアクティブである場合、フォトダイオードは空乏化し、ＴＧがオフである場合、露光が開始する。読み出しが開始したときのＲＳトランジスタは、ＦＤノードを高い値にリセットし、そして非アクティブになり、我々はリセット値を読み取り（キャパシタをサンプリングする）、その後、ＴＧがアクティブになり、フォトダイオードに蓄積された電子がＦＤに移動、そしてＦＤでの電圧は、電子の量に従って移動する。実際、電荷から電圧への変換は、変換ゲインＣＧ（ＣＶＦ: charge to voltage factor（電荷電圧係数）としても知られる）によって与えられる。
【0094】
図３は、ある実施形態の回路の動作中に検出可能である特定の波形を示す。
【0095】
図３は、図１ａと図１ｂに対応した２つの画素列の最小の場合に対応するが、シーケンスは、任意の所望の数の列に拡張可能であり、それぞれが以下に説明するようなシーケンスでサンプリングされることに留意されたい。
【0096】
特に、図３は、制御信号ＲＳ，ＴＧおよびＳＥＬについて動作中に検出可能な波形を提示する。
【0097】
露出フェーズ３０１の間、画素マトリクスの画素は、光信号に露出される。所定の露出期間の後、リセットフェーズが続く。
【0098】
サンプリングリセットフェーズの間、すべてのフェーズがアクティブであり、参照符号３０２で示すように、演算増幅器モード制御信号１２４をハイに設定することによって、演算増幅器モードは、電圧フォロワ動作に設定される。
【0099】
そのとき、参照符号３０３で示すように、ＳｅｌおよびＲＳ信号を論理ハイに設定してゲート２１０，２６０を閉じ、画素マトリクスの全ての列の現在の行についての画素信号の出力をイネーブルにすることによって、画素のＲＳＴ値はキャパシタにサンプリングされる。参照符号３０４で示すように、出力電圧ｐｉｘｏｕｔが上昇すると、個々のサンプリングキャパシタ１０１，１０２が画素出力によって充電される。
【0100】
次に、参照符号３０５で示すように、サンプリングキャパシタ出力スイッチ１１１，１１２の値を論理ハイに設定することによって、サンプリングスイッチ１１１，１１２は閉じる。
【0101】
従って、演算増幅器の反転入力は、演算増幅器の出力に接続され、その結果、演算増幅器は電圧フォロワモードで動作し、画素センサのリセット値に対応するキャパシタの両端値は、演算増幅器の出力値として保存される。
【0102】
次に、Ｎ列の全画素のための変換フェーズが、各画素列に対して順番に開始する。
【0103】
リセット値が読み取られると、転送信号ＴＧでの短い正のパルス３０６が行われて、フォトダイオードからの電荷をＦＤに転送する。
【0104】
所定の画素列について、演算増幅器モードを電圧フォロワ構成に設定する小さなパルス３１１，３１２，…，３１Ｎは、懸案の列について個々のサンプリングキャパシタ出力スイッチ１１１，１１２，…，１１Ｎの閉止と一致しており、開始ポイントをコモンモード基準に設定し、その結果、回路の寄生容量は、変換の開始時に同じ値に充電される。この寄生容量が全ての比較でリセットされなければ、１回の変換から前回の変換へのメモリ効果が生ずる。演算増幅器モード信号１２４はコンパレータ構成に戻る際、個々のサンプリングキャパシタ出力スイッチ１１１は閉じたままである。この期間中、ランプ接続信号動作スイッチ１２６は論理ハイになり、スイッチ１２６を閉じて、演算増幅器１２０の非反転入力１２１を、高い基準電圧からゼロまでほぼ連続的な速度で降下するランプ電圧信号に露出する。一方、デジタルカウンタは、最大値からゼロまで連続的な速度で減少（デクリメント）して、そのためランプ電圧がゼロに達すると同時にゼロに到達し、ランプ接続信号がゼロに戻り、演算増幅器１２０の非反転入力１２１をランプ電圧信号から切断する。
【0105】
非反転入力１２１でのランプ入力が、対応するキャパシタ１１１，１１２に保存された反転入力１２２での電圧と交差すると（点線３０７で表す）、演算増幅器１２０の出力は、負の飽和から正の飽和に切り替わる。この切り替えは、現在検討中の行および列の画素によって最初に出力されたアナログ値のデジタル表現として、懸案の時点におけるカウンタ値の出力レジスタ１３０への転送を起動する。
【0106】
従って、各画素センサは、順次アクティブ化され、信号を個々のキャパシタに出力し、個々のキャパシタは、演算増幅器の反転出力に接続されており、そのため、反転入力での値が、（保存されたリセット値）から（個々のキャパシタの第１端子でのアクティブ画素センサの出力信号）を差し引いたものに対応している。アクティブ画素センサの出力は、演算増幅器の非反転入力でのアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータ出力が一方の出力極値から他方の出力極値に切り替わるタイミングで符号化（エンコード）されたデジタル出力値として提供される。
【0107】
図示のように、プロセスは戻って、次の小さなパルス３１１，３１２，…，３１Ｎを開始し、キャパシタ１１１，１１２に保存された出力のセットで、次の列について先のステップを繰り返し、全ての列がサンプリングされるまで同様に繰り返される。
【0108】
そして、マトリクス内の全ての画素がサンプリングされるまで、プロセスは、画素の次の行に対して繰り返される。その後、プロセスは、後続の画像に対して繰り返してもよい。
【0109】
これらの波形では、ローリングシャッタで動作する典型的な４Ｔ画素のための制御信号も示される。
【0110】
当業者は、提示された詳細が、他の画素アーキテクチャおよび他のシャッタモードに必要な変更を加えて修正できることを理解するであろう。例えば、画素が、メモリノードを備えた６Ｔグローバルシャッタ画素である場合、何も変化しない。ただし、画素が、５Ｔグローバルシャッタである場合、最初に転送を行い、次にリセットを行う。これは、第１値が信号で、第１値がリセット値であることを意味する。リセット値は、常に信号値よりも高いため、低い値から高い値への反転アナログランプを行う必要がある場合がある。現在の手法では、高い値から低い値へのものである。アーキテクチャは変化しないと考える。
【0111】
従って、ＡＤＣは、読み出し動作における画素保存タイミングから生じるリセットレベルを同時にサンプリングできる。さらに、所定の画素から来る信号レベルが順次読み取られ、「相関二重サンプリング」（ＣＤＳ）として知られるプロセスにおいて、前回のサンプリングされたリセットを減算し、デジタル化出力の出力において良好な画像品質と低いダークノイズを確保している。
【0112】
図４は、一実施形態に係るＡＤＣ回路の動作方法のステップを提示する。
【0113】
【0114】
このように、２次元マトリクスに配置された複数の画素センサを含むデジタル撮像装置のためのアナログデジタル変換器を動作させる方法が提供される。アナログデジタル変換器は、複数の読み出しキャパシタと、演算増幅器と、出力レジスタとを含み、マトリクス内の画素センサの各列における各画素センサの出力は、個々の読み出しキャパシタに関連付けられ、画素センサの各列での各画素センサの出力は、個々のアドレス指定可能な出力スイッチに接続され、画素センサのセンサ値が、個々の出力スイッチの動作によって、必要な場合に、当該画素が属する列に関連付けられた個々の読み出しキャパシタの第１端子に切り替え可能に出力可能である。ここで、演算増幅器の入力が、各読み出しキャパシタの第２端子に接続され、演算増幅器の反転入力が、モード選択スイッチによって演算増幅器の出力に切り替え可能に接続される。
【0115】
この方法は、ステップ４０５から開始し、ステップ４１０に進み、マトリクスの第１行が選択される。ステップ４１０では、リセットフェーズ中の第１動作モードでは、演算増幅器の反転入力は演算増幅器の出力に接続され、そのため演算増幅器は電圧フォロアモードで動作し、例えば、上述したように、画素センサのリセット値に対応するキャパシタの両端値は、演算増幅器の出力値として保存される。
【0116】
次に、この方法は、ステップ４３０に進み、撮像フェーズ中の第２モードでは、演算増幅器の反転入力が、演算増幅器の出力から切り離され、そのため演算増幅器はコンパレータモードで動作する。次に、方法は、ステップ４３５に進み、現在の列に対応するキャパシタが接続され、個々の画素センサの出力信号を受信する（その出力は、ＡＤＣが属するより大きなシステムによって相応にアクティブ化できる）。そして、方法は、ステップ４４０に進み、そこで演算増幅器の飽和が切り替わったかどうかが判断される。当業者に知られているように、ダイレクト変換、逐次評価、ランプ比較、ウィルキンソン、デルタ符号化などを含む、多くのコンパレータ式ＡＤＣメカニズムが存在し、これらのいずれも本発明に適応できることを当業者は理解するであろう。こうして演算増幅器が切り替わったかどうかの判断は、演算増幅器の非反転入力でのアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータの出力が一方の出力極値から他方の出力極値に切り替わるタイミングによって符号化（エンコード）されたデジタル出力値の指標（インジケータ）である。
【0117】
もし演算増幅器の飽和が切り替わらない場合、方法は、それが行われるまでステップ４４０でループする。その後、方法は、ステップ４４０に進み、演算増幅器の非反転入力でのアナログランプ基準電圧が、反転入力での電圧値と交差することに応答して、コンパレータ出力が一方の出力極値から他方の出力極値に切り替わるタイミングで符号化（エンコード）されたデジタル出力値としてデジタル値のインジケータが提供される。そして、方法は、ステップ４４０に進み、この値を出力できる。次に、方法は、ステップ４４５に進み、現在の行について全ての画素値が変換されたかどうかが判断される。現在の行について全ての画素値が変換されていなければ、方法は、ステップ４５０に進み、現在の行での次の画素が選択され、次にステップ４３０に戻る。
【0118】
従って、各キャパシタは、順次接続され、個々の画素センサの出力信号を受信し、これはアクティブ化されて、信号を個々のキャパシタに出力でき、演算増幅器の反転出力に信号を提供する。その結果、反転入力での値は、（保存されたリセット値）から（個々のキャパシタの第１端子におけるアクティブ化画素センサの出力信号）を差し引いたものに対応しており、アクティブ化画素センサの出力を反映する。
【0119】
次に、方法は、任意にステップ４５５に進み、マトリクス内の全ての行が変換されたかどうかが判断される。マトリクス内の全ての行が変換されていない場合、方法は、ステップ４６０に進むことができ、そこで新しい行が選択され、そうでなければステップ４６５で終了する。
【0120】
図４の一連のステップは、プロセスの基礎ロジックを変更することなく並べ替えできることは理解されよう。例えば、ステップ４３０，４３５は、任意の順序で実行してもよい。
【0121】
図５は、一実施形態に係るＡＤＣ回路を組み込んだデジタル撮像装置の動作方法のステップを提示する。
【0122】
【0123】
【0124】
図５の方法は、上述したアナログデジタル変換器を動作させる方法のステップを含むデジタル撮像装置を動作させる方法に関するものであり、デジタル撮像装置は、図４に関して説明したアナログデジタル変換器を組み込んでいる。デジタル撮像装置を動作させる方法は、ステップ４３０の直後に位置するステップ５３３を追加として含み、アドレス指定可能な出力スイッチを切り替えて、画素センサの列を、当該列およびステップに関連する個々の読み出しキャパシタに接続し、ステップ５３５の直後に位置するステップ５３８は、個々の読み出しキャパシタへの出力のために、対応する行および列の画素をアクティブ化する。
【0125】
従って、アドレス指定可能な出力スイッチは、マトリクスの各行について順番に切り替えられ、画素センサの各列を、当該列に関連付けられた個々の読み出しキャパシタに順次接続し、マトリクスの次の行に進む前に、画素は、個々の読み出しキャパシタへの出力のために、対応する行と列においてアクティブ化され、その結果、アナログデジタル変換器は、マトリクス内の全ての画素について値が出力されるまで、次の行に相応に進む前に、所定の行の各画素の出力に存在する電荷を表すデジタル値を順番に出力する。
【0126】
図５の一連のステップは、プロセスの基礎ロジックを変更することなく並べ替えできることは理解されよう。例えば、ステップ４３５，５３６，５３８は、任意の順序で実行できる。
【0127】
図６は、一実施形態に係るデジタル撮像装置を組み込んだデジタル画像システムの動作方法のステップを提示する。
【0128】
【0129】
【0130】
【0131】
デジタル撮像システムを動作させる方法は、第１動作フェーズにおいて、ステップ４２５の直前に、ステップ６１１において、選択された行の各画素センサをリセットするステップと、ステップ６１２において、選択された行の各画素センサの出力を、各画素センサに関連付けられた個々の読み出しキャパシタに接続するステップとをさらに含む。
【0132】
デジタル撮像システムを動作させる方法は、第２動作フェーズにおいて、ステップ５３６と５３８の間のステップ６３７において、アクティブ化画素センサを、各画素センサに関連付けられた個々の読み出しキャパシタに接続するステップと、ステップ４４１において、アナログデジタル変換器からのデジタル出力を取り込むステップとをさらに含む。
【0133】
従って、選択された行の各画素センサは、選択された行の各画素センサの出力と、各画素センサに関連付けられた個々の読み出しキャパシタに順次接続できる。
【0134】
従って、先行技術のアーキテクチャは、列ごとに１つのＡＤＣ素子を設けて、リセットレベルおよび信号レベルについて別個のサンプリング素子を含む。一方、実施形態は、別個の信号レベル素子を除去し、Ｎ列ごとに１つのコンパレータのみを使用し、真のＣＤＳ動作で画質を最適レベルに保ちながら、非常にコンパクトなアーキテクチャを提供する。
【0135】
実施形態は、ＣＩＳ（コンタクトイメージセンサ）技術に特化した６５ｎｍノードに基づいて実装できる。
【0136】
こうした実施形態から得られた結果は、下記の表に提示され、次のように特定の先行技術の回路から知られている実装と比較している。
例１：M. Vatteroni, et al.,"Smart optical CMOS sensor for endoluminal applications", Eurosensors XXIII, 2009.
例２：M. Wany, et al.," Ultrasmall digital image sensor for endoscopic applications", in Proc. Int. Image Sensor Workshop, Jun. 2009, pp. 1-4.
例３：S. Itoh, S. Kawahito, S. Terakawa,"A 2.6mW 2fps QVGA CMOS one- chip wireless camera with digital image transmission function for capsule endoscopes"
例４：M. Wany, et al.," NanEye-An Endoscopy Sensor With 3-D Image Synchronization", IEEE sensors journal, 2017.
例１：M. Vatteroni, et al.,"Smart optical CMOS sensor for endoluminal applications", Eurosensors XXIII, 2009.
例２：M. Wany, et al.," Ultrasmall digital image sensor for endoscopic applications", in Proc. Int. Image Sensor Workshop, Jun. 2009, pp. 1-4.
例３：S. Itoh, S. Kawahito, S. Terakawa,"A 2.6mW 2fps QVGA CMOS one- chip wireless camera with digital image transmission function for capsule endoscopes"
例４：M. Wany, et al.," NanEye-An Endoscopy Sensor With 3-D Image Synchronization", IEEE sensors journal, 2017.
【0137】
【表1】
【0138】
実施形態に係る実装は、実質的に優れた全体性能、特に画素レートおよび消費電力の観点で最良の性能を提供することが観察できる。
【0139】
従って、デジタル撮像装置用のアナログデジタル変換器が提供され、画素列は個々のキャパシタによってサンプリングされる。
【0140】
動作のリセットフェーズでは、検討中の行内の各画素がリセットされ、電圧フォロワモードで動作する演算増幅器が全てのサンプリングキャパシタに並列に接続され、当該行の画素センサのコモンリセット値を取得する。動作の撮像フェーズでは、個々の画素センサをアクティブ化した後、コンパレータモードで動作する演算増幅器の反転入力は、各キャパシタに順番に接続され、一方、非反転信号をアナログランプ基準電圧に露出し、その結果、演算増幅器の切り替えのタイミングは、リセット値について補正された、検討中の画素の値を反映する。
【0141】
開示した実装は、例えば、上述の方法、またはハードウェア要素とソフトウェア要素の両方を含む実施形態に関して完全ハードウェア実施形態、完全ソフトウェアの実施形態、の形態を採用できる。ソフトウェア実施形態は、以下に限定されないが、ファームウェア、常駐ソフトウェア、マイクロコードなどを含む。本発明は、コンピュータまたは命令実行システムによって、またはそれらに関連して使用されるプログラムコードを提供する、コンピュータ使用可能またはコンピュータ可読媒体からアクセス可能なコンピュータプログラム製品の形態を採用できる。コンピュータ使用可能またはコンピュータ可読は、命令実行システム、装置またはデバイスによって、またはこれらに関連して使用するためのプログラムを格納、保存、通信、伝搬または転送できる任意の装置とすることができる。媒体は、電子式、磁気式、光学式、電磁気式、赤外線または半導体システム（または装置またはデバイス）または伝搬媒体とすることができる。
【0142】
これらの方法およびプロセスは、コンピュータアプリケーションプログラムまたはサービス、アプリケーションプログラミングインタフェース（ＡＰＩ）、ライブラリ、および／または他のコンピュータプログラム製品、またはこうした実体の任意の組合せを用いて実装できる。
【0143】
こうして、上述したような充電装置を動作させる方法および／または報告装置を動作させる方法のステップ、またはより一般には、上述した、例えば、図４から図６に関して上述した動作を実装するように構成された命令を含むコンピュータ用プログラムが提供される。
【0144】
ここで説明した構成および／または手法は本質的に例示的であり、これらの特定の実施形態または例は、限定的な意味で考慮されるべきではないことは理解されよう。理由は、多数の変形例が可能であるためである。ここで説明した特定のルーチンまたは方法は、任意の数の処理戦略のうちの１つ以上を表現できる。こうして図示および／または説明した種々の動作は、図示および／または説明したシーケンスで、他のシーケンスで、並列して、または省略されて実行できる。同様に、上述した処理の順序は変更してもよい。
【0145】
本開示の主題は、ここで開示した種々のプロセス、システムおよび構成、ならびに他の特徴、機能、動作および／または特性のすべての新規かつ非自明な組合せおよび部分組合せ、そして任意かつ全ての等価物を含む。
【図1a】
【図1b】
【図2】
【図3】
【図4】
【図5】
【図6】
【外国語明細書】