特開 2023-70600 半導体装置、ＡＤ変換器およびＡＤ変換方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023070600

(43)【公開日】2023-05-19

(54)【発明の名称】半導体装置、ＡＤ変換器およびＡＤ変換方法

(51)【国際特許分類】

   H03M 1/08 20060101AFI20230512BHJP

   H03M 1/38 20060101ALI20230512BHJP

   H03M 1/14 20060101ALI20230512BHJP

【ＦＩ】

H03M1/08 A

H03M1/38

H03M1/14 B

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021182896

(22)【出願日】2021-11-09

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】ファジャル メガ プラタマ

(72)【発明者】

【氏名】西野 辰郎

(72)【発明者】

【氏名】清水 健央

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA02

5J022AA14

5J022AB04

5J022BA05

5J022CA00

5J022CA07

5J022CA10

5J022CB02

5J022CB06

5J022CE08

5J022CF01

5J022CF07

(57)【要約】

【課題】処理時間を短縮することができる技術を提供することである。
【解決手段】半導体装置はアナログ入力信号をサンプリングする処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、デジタル出力信号を出力する逐次比較型のＡＤ変換器と、を備える。ＡＤ変換器は、上位ＤＡＣと、冗長ＤＡＣと、下位ＤＡＣと、上位ＤＡＣ、冗長ＤＡＣ及び下位ＤＡＣの出力電圧と比較基準電圧とを比較する比較器と、比較器の比較結果に基づいて、上位ＤＡＣ、冗長ＤＡＣ及び下位ＤＡＣによる逐次比較を制御し、デジタル出力信号を生成する制御回路と、補正回路と、を備える。補正回路は、上位ビットのエラーを冗長ビットにより補正するエラーコレクション回路と、複数回に亘って供給される複数個の下位ビットの変換値の平均値を算出する平均化回路と、を備える。
【選択図】図５

【特許請求の範囲】

【請求項1】

アナログ入力信号が入力されるポートと、
前記ポートに入力されたアナログ入力信号をサンプリングする処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、デジタル出力信号を出力する逐次比較型のＡＤ変換器と、を備え、
前記ＡＤ変換器は、
前記デジタル出力信号の上位ビットに対応してＤＡ変換を行う上位ＤＡＣと、
前記上位ＤＡＣのビットに付加される冗長ビットに対応してＤＡ変換を行う冗長ＤＡＣと、
前記デジタル出力信号の下位ビットに対応してＤＡ変換を行う下位ＤＡＣと、
前記上位ＤＡＣ、前記冗長ＤＡＣ及び前記下位ＤＡＣの出力電圧と比較基準電圧とを比較する比較器と、
前記比較器の比較結果に基づいて、前記上位ＤＡＣ、前記冗長ＤＡＣ及び前記下位ＤＡＣによる逐次比較を制御し、前記デジタル出力信号を生成する制御回路と、
前記デジタル出力信号を補正する補正回路と、を備え、
前記補正回路は、前記上位ビットのエラーを前記冗長ビットにより補正するエラーコレクション回路と、複数回に亘って供給される複数個の前記下位ビットの変換値の平均値を算出する平均化回路と、を備える半導体装置。

【請求項2】

請求項１の半導体装置において、
前記制御回路は、
所定のアナログ入力信号を前記上位ＤＡＣによる逐次比較によりデジタル出力信号に変換して変換値を上位逐次比較レジスタに格納し、
前記所定のアナログ入力信号を前記冗長ＤＡＣによる逐次比較によるデジタル出力信号に変換して変換値を冗長逐次比較レジスタに格納し、
前記冗長逐次比較レジスタから変換値を複数回に亘って前記エラーコレクション回路に供給し、
前記所定のアナログ入力信号を前記下位ＤＡＣによる逐次比較によりデジタル出力信号に変換して変換値を下位逐次比較レジスタに格納し、
前記下位逐次比較レジスタから変換値を複数回に亘って前記平均化回路に供給するよう構成される半導体装置。

【請求項3】

請求項２の半導体装置において、
前記エラーコレクション回路は、前記冗長逐次比較レジスタから供給された複数の変換値の出現回数に基づいて前記上位逐次比較レジスタに格納されたデジタル出力信号の最下位ビットを補正するよう構成される半導体装置。

【請求項4】

請求項３の半導体装置において、
前記制御回路は、前記補正された最下位ビットに基づいて前記下位ＤＡＣによる逐次比較によりデジタル出力信号に変換するよう構成される半導体装置。

【請求項5】

請求項１の半導体装置において、さらに、
中央処理装置と、
前記中央処理装置が実行するプログラムが格納されるメモリと、を備える半導体装置。

【請求項6】

アナログ入力信号をサンプリングする処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、デジタル出力信号を出力する逐次比較型のＡＤ変換器であって、
前記ＡＤ変換器は、
前記デジタル出力信号の上位ビットに対応してＤＡ変換を行う上位ＤＡＣと、
前記上位ＤＡＣのビットに付加された冗長ビットに対応してＤＡ変換を行う冗長ＤＡＣと、
前記デジタル出力信号の下位ビットに対応してＤＡ変換を行う下位ＤＡＣと、
前記上位ＤＡＣ、前記冗長ＤＡＣ及び前記下位ＤＡＣの出力電圧と比較基準電圧とを比較する比較器と、
前記比較器の比較結果に基づいて、前記上位ＤＡＣ、前記冗長ＤＡＣ及び前記下位ＤＡＣによる逐次比較を制御し、前記デジタル出力信号を生成する制御回路と、
前記デジタル出力信号を補正する補正回路と、を備え、
前記補正回路は、前記上位ビットのエラーを前記冗長ビットにより補正するエラーコレクション回路と、複数回に亘って供給される複数個の前記下位ビットの変換値の平均値を算出する平均化回路と、を備えるＡＤ変換器。

【請求項7】

デジタル出力信号の上位ビットに対応してＤＡ変換を行う上位ＤＡＣと、前記上位ＤＡＣのビットに付加された冗長ビットに対応してＤＡ変換を行う冗長ＤＡＣと、前記デジタル出力信号の下位ビットに対応してＤＡ変換を行う下位ＤＡＣと、を備えるＡＤ変換器のＡＤ変換方法であって、
アナログ入力信号を前記上位ＤＡＣによる逐次比較によりデジタル出力信号に変換する一次逐次比較ステップと、
前記アナログ入力信号を前記冗長ＤＡＣによる逐次比較によるデジタル出力信号に変換する冗長逐次比較ステップと、
前記冗長逐次比較ステップを複数回行った結果に基づいて前記一次逐次比較ステップにおけるエラーを訂正するエラーコレクションステップと、
前記アナログ入力信号を前記下位ＤＡＣによる逐次比較によりデジタル出力信号に変換する二次逐次比較ステップと、
前記二次逐次比較ステップを複数回行った結果を平均化する平均化ステップと、を含むＡＤ変換方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体装置に関し、例えば逐次比較型アナログデジタル変換器を備える半導体装置に適用可能である。

【背景技術】

【0002】

マイクロコントローラ、ＳｏＣ（System-on-a-chip）等には、内部の中央処理装置（ＣＰＵ）により処理するため、外部から入力されるアナログ信号をデジタル信号に変換するＡＤ（Analog/Digital）変換器を備えている。

【0003】

ＡＤ変換器として、逐次比較型のＡＤ変換器が知られている。逐次比較型のＡＤ変換器は、主に、デジタル／アナログ変換器（ＤＡＣ）、比較器、逐次比較論理回路等を備えている。逐次比較型ＡＤ変換器は、入力されるアナログ信号をサンプリングし、サンプリング値に対して逐次比較処理を行うことにより、逐次比較結果のデジタル信号を出力する。

【0004】

従来から、逐次比較型ＡＤ変換器においてノイズの影響を低減するための方策が考えられている。例えば、特許文献１では、ＡＤ変換処理の期待値に基づいて基準電圧を生成し、当該基準電圧を逐次比較処理を行うコンパレータに供給する。期待値として、複数回のＡＤ変換結果を平均した値が用いられる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１７－１７６６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

チャネル選択アナログ入力の同じチャネルを複数回連続でＡＤ変換し、その変換値の平均をデータレジスタに保持する。この結果の平均値を使用することで、ノイズ成分によってはＡＤ変換精度が良くなることがある。しかし、サンプリングおよび逐次比較処理を複数回行うので、処理時間が増大する。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

本開示のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、半導体装置はアナログ入力信号をサンプリングする処理と逐次比較処理とを行って、ＡＤ変換処理を実行し、デジタル出力信号を出力する逐次比較型のＡＤ変換器と、を備える。ＡＤ変換器は、上位ＤＡＣと、冗長ＤＡＣと、下位ＤＡＣと、上位ＤＡＣ、冗長ＤＡＣおよび下位ＤＡＣの出力電圧と比較基準電圧とを比較する比較器と、比較器の比較結果に基づいて、上位ＤＡＣ、冗長ＤＡＣおよび下位ＤＡＣによる逐次比較を制御し、デジタル出力信号を生成する制御回路と、補正回路と、を備える。補正回路は、上位ビットのエラーを冗長ビットにより補正するエラーコレクション回路と、複数回に亘って供給される複数個の下位ビットの変換値の平均値を算出する平均化回路と、を備える。

【発明の効果】

【0009】

上記半導体装置によれば、処理時間を短縮することができる。

【図面の簡単な説明】

【0010】

【図1】図１は実施形態におけるマイクロコントローラの構成例を示すブロック図である。

【図2】図２は比較例におけるＡＤ変換器の構成を模式的に示すブロック図である。

【図3】図３は図２に示す平均化回路の構成例を示すブロック図である。

【図4】図４は図２に示すＡＤ変換器の動作の概要を示すフローチャートである。

【図5】図５は実施形態におけるＡＤ変換器の構成例を示す図である。

【図6】図６は図５に示す補正回路の構成例を示すブロック図である。

【図7】図７は図６に示す平均化回路の構成例を示すブロック図である。

【図8】図８は図５に示すＡＤ変換器の動作の概要を示すフローチャートである。

【図9】図９は冗長ＤＡＣを有さない比較例の場合の正しいＡＤ変換におけるデジタルコードの遷移を示す図である。

【図10】図１０は冗長ＤＡＣを有さない比較例の場合の間違ったＡＤ変換におけるデジタルコードの遷移を示す図である。

【図11】図１１は冗長ＤＡＣを有する本実施の形態の場合のＡＤ変換におけるデジタルコードの遷移を示す図である。

【図12】図１２は比較例と実施形形態の変換動作時間を説明する図である。

【発明を実施するための形態】

【0011】

以下、実施形態および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

【0012】

図１は実施形態におけるマイクロコントローラの構成例を示すブロック図である。なお、マイクロコントローラは、半導体装置の一例であり、本実施形態におけるＡＤ変換器を含む他の半導体装置であってもよい。

【0013】

図１に示すように、本実施形態におけるマイクロコントローラ１は、中央処理装置（ＣＰＵ）２、ＲＯＭ３、ＲＡＭ４、ＡＤ変換装置（ＡＤＵ）５、その他の周辺回路（ＰＲＰ）６、バス７およびアナログポート８を備えている。

【0014】

ＣＰＵ２、ＲＯＭ３、ＲＡＭ４および周辺回路６は、バス７を介して接続されている。ＡＤ変換装置５は、入力端子がアナログポート８に接続され、出力端子がバス７に接続されている。

【0015】

ＣＰＵ２は、マイクロコントローラ１で必要な機能を実現する演算処理部である。ＲＯＭ３は、フラッシュメモリ等の不揮発性メモリであり、ＣＰＵ２が実行する各種プログラムが格納される。ＲＡＭ４は、ＳＲＡＭ等の揮発性メモリであり、ＣＰＵ２が扱うデータが格納される。ＣＰＵ２は、ＲＯＭ３やＲＡＭ４にアクセスして各種プログラムを実行し、ＡＤ変換装置５のＡＤ変換結果や周辺回路６の入出力信号に対し、演算処理を実行する。

【0016】

例えば、ＡＤ変換装置５は、逐次比較型のＡＤ変換器（ＡＤＣ）５０、アナログマルチプレクサ（ＭＵＸ）５１、制御レジスタ（ＣＲ）５２、データレジスタ（ＤＲ）５３およびバスインタフェース（ＢＵＳ Ｉ／Ｆ）を備える。

【0017】

ＡＤ変換器５０は、アナログポート８からアナログマルチプレクサ５１を介して入力されたアナログ入力信号（ＡＶｉｎ）をＡＤ変換し、ＡＤ変換結果であるデジタル出力信号をデータレジスタ５３に出力する。アナログマルチプレクサ５１は複数のアナログポートの内の一つのアナログポートを選択してアナログ信号をＡＤ変換器５０に入力する。データレジスタ５３はＡＤ変換結果を保持し、ＣＰＵ２はバス７およびバスインタフェース５４を介してデータレジスタ５３の内容を読み出すことができる。制御レジスタ５２はＣＰＵ２０から書き込まれるＡＤ変換装置５の制御情報を保持し、ＣＰＵ２はバス７およびバスインタフェース５４を介して制御レジスタ５２への書き込みおよび制御レジスタ５２の内容の読み出しができる。

【0018】

まず、本実施形態をより明確にするため比較例におけるＡＤ変換器５０の構成について図２および図３を用いて説明する。図２は比較例におけるＡＤ変換器の構成を模式的に示すブロック図である。図３は図２に示す平均化回路の構成例を示すブロック図である。

【0019】

図２に示すように、ＡＤ変換器５０は、制御回路（ＣＮＴＲ）５０１、ローカルＤＡＣ（Digital to Analog Converter）５０２、サンプルホールド回路（Ｓ／Ｈ）５０３、比較器５０４および平均化回路（ＡＶＲＧ）５２０を有する。ＡＤ変換器５０は、（Ｍ＋Ｎ）ビットのＡＤ変換器として構成される。ここで、Ｍ、Ｎは、２以上の整数である。ＡＤ変換器５０には、アナログ信号（ＡＶｉｎ）が入力する。そして、ＡＤ変換器５０は、アナログ信号（ＡＶｉｎ）に対して逐次比較（バイナリサーチ）を行うことにより、アナログ信号（ＡＶｉｎ）をＡＤ変換し、デジタル出力信号（Ｄｏｕｔ）を出力する。

【0020】

制御回路５０１は、ローカルＤＡＣ５０２、サンプルホールド回路５０３および平均化回路５２０の動作を制御する。制御回路５０１は、アナログ信号（ＡＶｉｎ）に対して逐次比較（バイナリサーチ）を行うためのデジタルコード値（Ｄ［１：Ｍ＋Ｎ］）を、ローカルＤＡＣ５０２へ出力する。後述するように、ローカルＤＡＣ５０２は、上位Ｎビットと下位Ｍビットとに分けてＤＡ変換を行う。よって、制御回路５０１は、デジタルコード値（Ｄ［１：Ｍ＋Ｎ］）を、上位ビットＤ［Ｍ＋１：Ｎ］と下位ビットＤ［１：Ｍ］とに分けて、ローカルＤＡＣ５０２に出力する。また、制御回路５０１は、逐次比較（バイナリサーチ）を行った結果確定したデジタルコード値（Ｄ［１：Ｍ＋Ｎ］）を逐次比較レジスタ（ＳＡＲ）５１０に格納して平均化回路５２０へ出力する。

【0021】

ローカルＤＡＣ５０２は、制御回路５０１からのデジタルコード値（Ｄ［１：Ｍ＋Ｎ］）をアナログ信号にＤＡ変換し、変換した信号を比較器５０４へ出力する。ローカルＤＡＣ５０２は、上位ＤＡＣとしての容量型ＤＡＣ（ＣＤＡＣ）および下位ＤＡＣとしての抵抗型ＤＡＣ（ＲＤＡＣ）を有する。容量型ＤＡＣは、上位ビットＤ［Ｍ＋１：Ｎ］をサーモメータコード制御によりアナログ信号に変換する。抵抗型ＤＡＣは、下位ビットＤ［１：Ｍ］をＤＡ変換する。ローカルＤＡＣ５０２は、第一参照電圧（Ｖｒｈ）および第二参照電圧（Ｖｒｌ）が供給される。ローカルＤＡＣ５０２の出力は、比較器５０４の反転入力端子と接続される。

【0022】

サンプルホールド回路５０３はサンプリング容量およびアナログスイッチで構成される。サンプルホールド回路５０３は、アナログマルチプレクサ５１から入力したアナログ信号（ＡＶｉｎ）をサンプリングし、ＡＤ変換の間ホールドする回路である。サンプルホールド回路５０３はサンプリングした信号を比較器５０４に出力する。比較器５０４は、ローカルＤＡＣ５０２およびサンプルホールド回路５０３の出力を比較し、比較結果を制御回路５０１に出力する。

【0023】

図３に示すように、平均化回路５２０は、累算回路（ＡＣＣＭ）５２１、除算回路（１／ｎ）５２２およびレジスタ（ＲＧＳＴ）５２３から構成される。累算回路５２１は加算器およびレジスタから構成される。制御回路５０１の逐次比較レジスタ５１０から変換値が複数回（ｎ回）に渡って繰り返し入力される。ここでｎは任意の整数であり、大きな数値を与える程、補正に長い時間を要する代わりに、ランダムノイズの影響を軽減することができる。累算回路５２１は入力されたｎ個の変換値を累算して合計値を求め、除算回路５２２に出力する。除算回路５２２は、入力された合計値をｎで割ることによって、変換値の平均値が算出され、レジスタ５２３に保持される。レジスタ５２３は最終的な補正された変換値を保持する。

【0024】

次に、比較例におけるＡＤ変換器のＡＤ変換動作について図２から図４を用いて説明する。図４は比較例におけるＡＤ変換器の動作の概要を示すフローチャートである。

【0025】

（サンプリング：Ｐ１）
ＡＤ変換を行う場合、まず、ＡＤ変換器５０は、アナログ入力信号（ＡＶｉｎ）をサンプルホールド回路５０３においてサンプリングする。

【0026】

（一次逐次比較：Ｐ２）
続いて、サンプリングが終了すると、ＡＤ変換器５０は、ローカルＤＡＣ５０２の上位ＤＡＣによる逐次比較を行う。この逐次比較を一次逐次比較という。制御回路５０１は、上位ＤＡＣの電圧がサンプルホールド回路５０３から出力されるアナログ信号の電圧と一致するように逐次比較制御信号を順次制御し、比較器５０４がＮ回比較を行う。

【0027】

（二次逐次比較：Ｐ３）
ローカルＤＡＣ５０２の上位ＤＡＣによる逐次比較に続いて、下位ＤＡＣによる逐次比較を行う。この逐次比較を二次逐次比較という。制御回路５０１は、逐次比較制御信号を順次制御し、比較器５０４がＭ回比較を行う。このように下位ＤＡＣを使用してＭ回の比較を行うと、（Ｎ＋Ｍ）ビットのＡＤ変換結果が得られる。制御回路５０１は、ＡＤ変換結果を逐次比較レジスタ５１０に格納する。そして、制御回路５０１は、逐次比較レジスタ５１０の内容を平均化回路５２０の累算回路５２１に出力する。

【0028】

（所定回数：Ｐ４）
制御回路５０１は処理Ｐ１～Ｐ３を所定回数（ｎ回）繰り返す。その結果、累算回路５２１はｎ回のＡＤ変換値を累算する。

【0029】

（平均化：Ｐ５）
平均化回路５２０の除算回路５２２は累算回路５２１により累算されたＡＤ変換値を累算回数（ｎ）で除算して平均値を算出してレジスタ５２３に格納する。平均化回路５２０は補正された変換値をデータレジスタ５３に出力する。

【0030】

比較例におけるＡＤ変換器５０は、所定のアナログ値に対応するＡＤ変換による変換値を複数回に渡って平均化回路５２０に供給し、平均化回路５２０は、複数回に渡って供給された複数の変換値の平均値を算出して補正された変換値を算出する。

【0031】

比較例におけるＡＤ変換器の問題点について以下説明する。上述したように、比較例におけるＡＤ変換器のＡＤ変換はサンプリング（処理Ｐ１）、一次逐次比較（処理Ｐ２、二次逐次比較（処理Ｐ３）および平均化処理（処理Ｐ４）で構成される。ここで、一次逐次比較の期間は上位ビットを決定する期間であり、二次逐次比較の期間は下位ビットを決定する期間である。平均化処理の期間は一次逐次比較および二次逐次比較の期間に比べて非常に短い時間である。

【0032】

ここで、サンプリングの期間をｔ１、一次逐次比較の期間をｔ２、二次逐次比較の期間をｔ３、ｎ回平均のＡＤ変換動作時間をｔとすると、ｔは次の式（１）で表される。
ｔ＝ｎ＊（ｔ１＋ｔ２＋ｔ３） ・・・（１）

【0033】

すなわち、比較例におけるＡＤ変換器のＡＤ変換では、平均化処理を行わないＡＤ変換のｎ倍の処理時間がかかってしまう。

【0034】

平均化処理において、同じ入力信号（同じ電位）に対して、ＡＤ変換を行っているため、２回目以降のサンプリングは本来不要である。また、一般的に、逐次比較型ＡＤ変換器では、下位ビットを決定する二次逐次比較の精度によってＡＤ変換器の精度（保証スペック）が決定される。

【0035】

よって、実施形態では、高精度化のための平均化処理は下位ビットを決定する二次逐次比較を繰り返す変換だけを行い、上位ビットを決定する一次逐次比較を省略する。以下、実施形態におけるＡＤ変換器について具体的に説明する。

【0036】

実施形態におけるＡＤ変換器の構成について図５を用いて説明する。図５は実施形態における逐次比較型のＡＤ変換器の構成例を示す図である。

【0037】

実施形態における逐次比較型のＡＤ変換器５０は、制御回路（ＣＮＴＲ）５０１、ローカルＤＡＣ５０２、比較器５０４および補正回路（ＣＲＲＣ）５３０を備える。

【0038】

ローカルＤＡＣ５０２は、容量型ＤＡＣ５０２ａおよび抵抗型ＤＡＣ５０２ｂから構成される。容量型ＤＡＣ５０２ａは比較例における上位ＤＡＣに相当する上位ＤＡＣおよび比較例にない冗長ＤＡＣから構成される。抵抗型ＤＡＣ５０２ｂは比較例における下位ＤＡＣに相当する。

【0039】

容量型ＤＡＣ５０２ａは、アナログ入力信号のサンプリングと、サンプリングされた電荷を再配分するＤＡＣである。容量型ＤＡＣ５０２ａは、サンプリング回路を兼ねている。容量型ＤＡＣ５０２ａは、複数の容量素子ＣＮ，・・・，Ｃ０，ＣＲ、および複数のスイッチＳＮ，・・・，Ｓ０，ＳＲを備えている。

【0040】

複数の容量素子ＣＮ，・・・，Ｃ０，ＣＲは、複数のスイッチＳＮ，・・・，Ｓ０，ＳＲと、ノードＮＰとの間に、並列に接続されている。ここで、ノードＮＰは比較器５０４のプリアンプ５０４ａの一方の入力端子に接続されるノードである。スイッチＳＮ，・・・，Ｓ１は、アナログ入力信号（ＡＶｉｎ）の入力端子５０７ａ、第一参照電圧（Ｖｒｈ）の供給端子５０７ｂおよび第二参照電圧（Ｖｒｌ）の供給端子５０７ｃと、容量素子ＣＮ，・・・，Ｃ１との間に接続されている。スイッチＳ０は、アナログ入力信号（ＡＶｉｎ）の入力端子５０７ａ、第一参照電圧（Ｖｒｈ）の供給端子５０７ｂおよび抵抗型ＤＡＣ５０２ｂの出力端子５０７ｄと、容量素子Ｃ０との間に接続されている。スイッチＳＲは、アナログ入力信号（ＡＶｉｎ）の入力端子５０７ａ、第一参照電圧（Ｖｒｈ）の供給端子５０７ｂおよび第二参照電圧（Ｖｒｌ）の供給端子５０７ｃと、容量素子ＣＲとの間に接続されている。

【0041】

スイッチＳＮ，・・・，Ｓ０，ＳＲの切り替えは、制御回路５０１の出力である複数の逐次比較制御信号で各々制御される。スイッチＳＮ，・・・，Ｓ１，ＳＲは、複数の逐次比較制御信号に応じて、第一参照電圧（Ｖｒｈ）、第二参照電圧（Ｖｒｌ）およびアナログ入力信号（ＡＶｉｎ）と、容量素子ＣＮ，・・・，Ｃ１，ＣＲとの接続を切り替える。スイッチＳ０は、逐次比較制御信号に応じて、アナログ入力信号（ＡＶｉｎ）、第一参照電圧（Ｖｒｈ）および抵抗型ＤＡＣ５０２ｂの出力信号と、容量素子Ｃ０との接続を切り替える。

【0042】

抵抗型ＤＡＣ５０２ｂは、ＭビットのＤＡＣであり、制御回路５０１の出力である複数の逐次比較制御信号をＤＡ変換し、ＤＡ変換したアナログ信号を、スイッチＳ０を介して容量素子Ｃ０へ供給する。抵抗型ＤＡＣ５０２ｂ（および容量素子Ｃ０）は、デジタル出力信号の下位ビット（Ｍビット）に対応してＤＡ変換を行う。容量素子（結合容量素子）Ｃ０およびスイッチ（結合スイッチ）Ｓ０は、抵抗型ＤＡＣ５０２ｂに含まれてもよいし、含まれていなくてもよい。容量素子Ｃ０は、基準の容量素子であり、その容量値をＣｋとする。上位ＤＡＣの最下位ビットの容量素子と同じ容量である。

【0043】

上位ＤＡＣは、ＮビットのＤＡＣであり、容量素子ＣＮ，・・・，Ｃ１（上位容量素子群）、スイッチＳＮ，・・・，Ｓ１（上位スイッチ群）を備えている。容量素子ＣＮ，・・・，Ｃ１は、基準の容量素子Ｃ０の２のべき乗の重みの容量を有している。つまり、最も低いビット位置の容量素子Ｃ１の容量値はＣｋであり、最も高いビット位置の容量素子ＣＮの容量は、２^Ｎ－１×Ｃｋである。上位ＤＡＣは、逐次比較制御信号に応じて、アナログ入力信号（ＡＶｉｎ）をサンプリングし、デジタル出力信号の上位ビット（Ｎビット）に対応してＤＡ変換を行う。

【0044】

冗長ＤＡＣは、上位ＤＡＣの最下位ビットに冗長性を持たせるための１ビットのＤＡＣであり、容量素子（冗長容量素子）ＣＲ、スイッチ（冗長スイッチ）ＳＲを備えている。容量素子ＣＲは、上位ＤＡＣの最下位ビットに対応して、容量素子Ｃ１と同じ容量値を有している。すなわち、容量素子ＣＲの容量値をＣｋに設定されている。

【0045】

比較器５０４はプリアンプ５０４ａおよび２値化回路５０４ｂから構成される。比較器５０４は、容量型ＤＡＣ５０２ａおよび抵抗型ＤＡＣ５０２ｂの出力電圧と基準電圧（Ｖｃｍ）とを比較する。比較器５０４は、一方の入力端子に容量素子ＣＮ．．．Ｃ０、ＣＲが接続され、他方の入力端子に基準電圧（Ｖｃｍ）が接続され、出力端子が制御回路５０１に接続される。プリアンプ５０４ａの一方の入力端子（ノードＮＰ）と一方の出力端子との間にスイッチが接続され、他方の入力端子（基準電圧（Ｖｃｍ））と他方の出力端子との間にスイッチが接続されている。例えば、プリアンプ５０４ａのスイッチのＯＮ／ＯＦＦ（オン／オフ）は制御回路５０１により制御される。サンプリング動作時、プリアンプ５０４ａのスイッチがＯＮするため、比較器５０４は比較を行わない。逐次比較動作時、スイッチがＯＦＦとなるため、比較器５０４は、容量素子ＣＮ，・・・，Ｃ０、ＣＲにより再配分された電荷と、基準電圧（Ｖｃｍ）とを比較し、制御回路５０１へ比較結果を出力する。

【0046】

制御回路５０１は、比較器５０４の比較結果に基づいて、逐次比較制御信号により逐次比較を制御する。制御回路５０１は、上位ＤＡＣによる逐次比較の結果により、デジタル出力信号であるＮビットのＡＤ変換結果を上位レジスタ（ＳＡＲＵ）５１１に格納し、補正回路５３０に出力する。また、制御回路５０１は、冗長ＤＡＣによる逐次比較の結果により、デジタル出力信号である１ビットのＡＤ変換結果を冗長レジスタ（ＳＡＲＲ）５１２に格納し、補正回路５３０に出力する。また、制御回路５０１は、下位ＤＡＣによる逐次比較の結果により、デジタル出力信号であるＭビットのＡＤ変換結果を補正回路５３０に出力する。

【0047】

補正回路の構成について図６を用いて説明する。図６は図５に示す補正回路の構成例を示すブロック図である。

【0048】

補正回路５３０は、エラーコレクション回路（ＥＣＬ）５３１と平均化回路（ＡＶＲＧ）５３５と逐次比較レジスタ（ＳＡＲ）５３９とを備える。

【0049】

エラーコレクション回路（ＥＣＬ）５３１は出現回数判定回路（ＡＣＤＣ）５３２と補正回路（ＣＲＲＴ）５３３とレジスタ（ＲＧＳＴ）５３４から構成される。出現回数判定回路５３２は制御回路５０１の冗長レジスタ５１２から変換値が複数回（ｍ回）に渡って繰り返し入力される。ここで、ｍは３以上の奇数であり、大きな数値を与える程、補正に長い時間を要する代わりに、ランダムノイズの影響を軽減することができる。出現回数判定回路５３２は入力されたｍ個の変換値である「１」および「０」の出現回数を計数し、出現回数の多い方の値を出力する。補正回路５３３は制御回路５０１の上位レジスタ５１１から入力された変換値の最下位ビットを出現回数判定回路５３２から出力された値に補正する。

【0050】

平均化回路５３５は、比較例における平均化回路５２０と同様の構成であり、累算回路（ＡＣＣＭ）５３６、除算回路（１／ｎ）５３７およびレジスタ（ＲＧＳＴ）５３８から構成される。累算回路５３６は加算器およびレジスタから構成される。制御回路５０１の下位レジスタ（ＳＡＲＬ）５１３から変換値が複数回（ｎ回）に渡って繰り返し入力される。ここでｎは任意の整数である。累算回路５３６は入力されたｎ個の変換値を累算して合計値を求め、除算回路５３７に出力する。除算回路５３７は、入力された合計値をｎで割ることによって、変換値の平均値が算出され、レジスタ５３８に保持される。レジスタ５３８は変換値の最終的な補正値を保持する。

【0051】

ｎを２のべき乗に限定する場合は、除算回路５３７はビットシフト回路で構成され得る。この場合の平均化回路５３５の構成について図７を用いて説明する。図７は平均化回路の構成例を示すブロック図である。

【0052】

平均化回路５３５は、加算器（ＡＤＤＲ）５３６ａ、ビットシフト回路（ＳＨＦＴ）５３７ａおよびレジスタ（ＲＧＳＴ）５３８ａから構成される。累算回路５３６は加算器５３６ａおよびレジスタ５３８ａにより構成される。レジスタ５３８ａは内容をクリアする機能を有する。

【0053】

次に、本実施の形態におけるＡＤ変換動作について図５から図８を用いて説明する。図８は実施形態におけるＡＤ変換器の動作の概要を示すフローチャートである。

【0054】

（サンプリング：Ｐ１）
ＡＤ変換を行う場合、まず、ＡＤ変換器５０は、アナログ入力信号（ＡＶｉｎ）をサンプリングする。サンプリング時、逐次比較制御信号の制御により、スイッチＳＮ．．．Ｓ０は、すべてアナログ入力側を選択する。また、プリアンプ５０４ａのスイッチはＯＮのため、ノードＮＰは、プリアンプ５０４ａの出力に接続される。この時、冗長ＤＡＣの容量素子ＣＲは、アナログ入力側を選択する。

【0055】

（一次逐次比較：Ｐ２）
続いて、サンプリングが終了すると、ＡＤ変換器５０は、逐次比較動作を行う。サンプリングが終了すると、プリアンプ５０４ａのスイッチがＯＦＦとなり、ノードＮＰは、プリアンプ５０４ａの出力から切り離される。そして、ＡＤ変換器５０は逐次比較状態に遷移し、制御回路５０１が逐次比較制御信号を初期比較コードに制御し、スイッチＳＮ．．．Ｓ０を初期比較コードに応じて切り替える。例えば、初期比較電圧を（ＶｒｅｆＨ－ＶｒｅｆＬ）／２から始める場合、スイッチＳＮがＶｒｅｆＨ側、残りのスイッチＳＮ－１．．．Ｓ０はＶｒｅｆＬ側を選択する。この時、スイッチＳＲは参照電圧（ＶｒｅｆＬ）側を選択する。

【0056】

制御回路５０１は、ノードＮＰの電圧が基準電圧（Ｖｃｍ）と一致するように逐次比較制御信号を順次制御し、比較器５０４がＮ回比較を行う。このように上位ＤＡＣを使用してＮ回の比較を行うと、ＮビットのＡＤ変換結果が得られる。このＡＤ変換結果を上位レジスタ５１１に格納する。

【0057】

（冗長ビット逐次比較：Ｐ２１、比較回数の判定：Ｐ２２）
続いて、一次逐次比較が終了すると、比較器５０４の比較結果が（ノードＮＰの電圧＜基準電圧（Ｖｃｍ））を検知した場合は、制御回路５０１は逐次比較制御信号を切り替えて、スイッチＳＲの選択を第二参照電圧（Ｖｒｌ）から第一参照電圧（Ｖｒｈ）に遷移させる。また、比較器５０４の比較結果が（ノードＮＰの電圧＞基準電圧（Ｖｃｍ））を検知した場合は、制御回路５０１はスイッチＳＲの選択を第二参照電圧（Ｖｒｌ）のままにし、冗長ＤＡＣによる逐次比較をｍ回行う。

【0058】

（エラー訂正：Ｐ２３）
ｍ回冗長ビット逐次比較後に、該当ビットを出現回数で決定し、上位ビットレベルでの比較器のミス判定を補正する。詳細は後述する。

【0059】

（二次逐次比較：Ｐ３、比較回数の判定：Ｐ３１）
冗長ＤＡＣによるエラー訂正に続いて、容量素子Ｃ０に繋がる下位ＤＡＣ５０２ｂによる逐次比較を行う。この逐次比較を二次逐次比較という。逐次比較制御信号により下位ＤＡＣ５０２ｂの出力を（Ｖｒｈ－Ｖｒｌ）／２の値にする。制御回路５０１は、逐次比較制御信号を順次制御し、比較器５０４がＭ回比較を行う。このように下位ＤＡＣ５０３を使用してＭ回の比較を行うと、ＭビットのＡＤ変換結果が得られる。このＡＤ変換結果を下位レジスタ５１３に格納する。そして、制御回路５０１は、下位レジスタ５１３の内容を平均化回路５４０の累算回路５４１に出力する。

【0060】

制御回路５０１は処理Ｐ３をｎ回繰り返す。その結果、累算回路５２１はｎ回のＡＤ変換値を累算する。

【0061】

（平均化処理：Ｐ３２）
平均化回路５３５の除算回路５３７は累算回路５３６により累算されたＡＤ変換値を累算回数（ｎ）で除算して平均値を算出してレジスタ５３８に格納する。平均化回路５３５は補正された変換値を逐次比較レジスタ５３９の下位ビットにマージする。

【0062】

次に、冗長ＤＡＣがあると好ましい理由について説明する。比較例として、本実施の形態のような冗長ＤＡＣを備えない構成を検討するその場合は次のような問題が生ずる。

【0063】

例えば、下位ＤＡＣが３ビット（Ｍ＝３)のＡＤ変換におけるデジタルコードの遷移ケースを検討する。図９は冗長ＤＡＣを有さず、上位ＤＡＣの最下位ビットのビット３が正しい比較例の場合のＡＤ変換におけるデジタルコードの遷移を示す図である。図１０は冗長ＤＡＣを有さず、上位ＤＡＣの最下位ビットのビット３が間違った比較例の場合のＡＤ変換におけるデジタルコードの遷移を示す図である。二次逐次比較（ＳＣ２）において四回平均処理が行われる場合で説明する。

【0064】

まず、一次逐次比較（ＳＣ１）の結果である、上位ＤＡＣの最下位ビットが正しい場合について説明する。図９に示すように、上位ＤＡＣの最下位ビットであるビット３は「０」で正しいデータである。二次逐次比較（ＳＣ２）の１回目のビット２は「１」、ビット１は「１」、ビット０は「１」である。二次逐次比較（ＳＣ２）の２回目のビット２は「１」、ビット１は「１」、ビット０は「０」である。二次逐次比較（ＳＣ２）の３回目のビット２は「１」、ビット１は「０」、ビット０は「１」である。二次逐次比較（ＳＣ２）の４回目のビット２は「１」、ビット１は「１」、ビット０は「１」である。これを平均化して出力電位（Ｖｏｕｔ）を取得する。これにより、出力電位（Ｖｏｕｔ）はアナログ入力信号（ＡＶｉｎ）と同等であり、理想の入力信号電位を取得することができる。

【0065】

次に、上位ＤＡＣの最下位ビットが間違った場合について説明する。図１０に示すように、上位ＤＡＣの最下位ビットであるビット３は「１」で間違ったデータである。二次逐次比較（ＳＣ２）の１回目のビット２は「０」、ビット１は「０」、ビット０は「０」である。二次逐次比較（ＳＣ２）の２回目のビット２は「０」、ビット１は「０」、ビット０は「１」である。二次逐次比較（ＳＣ２）の３回目のビット２は「０」、ビット１は「０」、ビット０は「０」である。二次逐次比較（ＳＣ２）の４回目のビット２は「０」、ビット１は「０」、ビット０は「０」である。これを平均化した入力信号電位（Ｖａｖｒ）を取得する。しかし、ＤＡＣの最下位ビットが間違ったら、平均化しても、出力電位（Ｖｏｕｔ）はアナログ入力信号（ＡＶｉｎ）に近づかず良くならない。

【0066】

図１１は冗長ＤＡＣを有する本実施の形態の場合のＡＤ変換におけるデジタルコードの遷移を示す図である。

【0067】

一次逐次比較（ＳＣ１）における上位ＤＡＣの最下位ビットに対し、冗長ＤＡＣにより複数回判定を行い救済する。図１１に示すように、上位ＤＡＣの最下位ビットであるビット３の１回目の判定は「１」、２回目の判定は「０」、３回目の判定は「１」、４回目の判定は「０」、５回目の判定は「０」である。「０」の判定は３回、「１」の判定は２回である。「０」または「１」の出現回数が多い方によりビット３のデータを確定する。本例では、「０」の出現回数が多いのでビット３のデータは「０」とする。このようにすることで上位ＤＡＣの最下位ビットの間違いを低減する。

【0068】

その結果、二次逐次比較（ＳＣ２）は、図９と同様に行われ、出力電位（Ｖｏｕｔ）はアナログ入力信号（ＡＶｉｎ）と同等になり、理想の入力信号電位を取得することができる。したがって、冗長ＤＡＣにより上位ＤＡＣの最下位ビットを補正するのが好ましい。

【0069】

本実施形態の効果について図４、８、１２を用いて説明する。図１２は比較例と実施形形態の変換動作時間を説明する図である。

【0070】

比較例では、図４に示すように、ＡＤ変換の高精度結果を得るために、サンプリング、一次逐次比較および二次逐次比較を所定回数（ｎ回）行って平均化処理を行う。これに対し、本実施形態では、図８に示すように、下位ビットを決定する二次逐次比較動作のみ繰り返し動作を行う。さらに、一次逐次比較の後に、ｍ回冗長ビット逐次比較を実行し、該当ビットを出現回数で決定し、上位ビットレベルでのコンパレータのミス判定を補正する。本実施形態では、２回目以降のＡＤ変換で、サンプリングの期間、一次逐次比較の期間、冗長ビット逐次比較の期間を省略することで、平均化処理のＡＤ変換動作時間を大幅短縮することができる。ここで、下位ビット側（二次逐次比較）に対してのみ平均化処理を行っているため、サンプリング誤差、ＤＡＣのシステマティックバラツキは残っているが、二次逐次比較側のコンパレータの誤判定や電源ラインの電圧変動による誤判定を極力抑えることができる。

【0071】

ここで、サンプリングの期間をｔ１、一次逐次比較の期間をｔ２、二次逐次比較の期間をｔ３、冗長ビット逐次比較の期間をｔ４、ｎ回平均のＡＤ変換動作時間をｔとすると、ｔは次の式（２）で表される。
ｔ＝ｔ１＋ｔ２＋ｔ４＋ｎ＊ｔ３ ・・・（２）

【0072】

例えば、図１２に示すように、連続してＡＤ変換が可能なＡＤ変換器を使って、ＡＤ変換を４回実施して、その平均をとる方式を例とする。

【0073】

比較例では、上記の式（１）より、ＡＤ変換動作時間（ｔ）は、
ｔ＝４＊（Ｐ１の期間（ｔ１）＋Ｐ２の期間（ｔ２）＋Ｐ３の期間（ｔ３））
となる。

【0074】

実施形態では、上記の式（２）より、ＡＤ変換動作時間（ｔ）は、
ｔ＝Ｐ１の期間（ｔ１）＋Ｐ２の期間（ｔ２）＋Ｐ４の期間（ｔ４）
＋４＊（Ｐ３の期間（ｔ３））
となる。図１２に示すように、実施形態は比較例よりも変換動作時間を短くすることができる。

【0075】

より具体的な他の例について説明する。例えば、ｎ＝１６、ｔ１＝１５（サイクル）、ｔ２＝１０（サイクル）、ｔ４＝３（サイクル）、ｔ３＝７（サイクル）とすると、
比較例では、上記の式（１）より、ｔ＝５６０（サイクル）、
実施形態では、上記の式（２）より、ｔ＝１４０（サイクル）
となる。実施形態の変換動作時間は比較例の変換動作時間の１／４になる。

【0076】

以上、本開示者らによってなされた開示を実施の形態に基づき具体的に説明したが、本開示は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0077】

８ アナログポート
５０ ＡＤ変換器
５０２ａ 上位ＤＡＣ
５０２ｂ 下位ＤＡＣ
５０４ 比較器
５０１ 制御回路
５３０ 補正回路
５３１ エラーコレクション回路
５３５ 平均化回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】