知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023071629
(43)【公開日】2023-05-23
(54)【発明の名称】半導体装置及びイメージセンサ
(51)【国際特許分類】
H01L 27/146 20060101AFI20230516BHJP
H01L 21/8234 20060101ALI20230516BHJP
【ＦＩ】
H01L27/146 A
H01L27/06 102A
H01L27/088 C
H01L27/088 A
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022180336
(22)【出願日】2022-11-10
(31)【優先権主張番号】10-2021-0154774
(32)【優先日】2021-11-11
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2022-0012312
(32)【優先日】2022-01-27
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】陳 暎 究
(72)【発明者】
【氏名】安正 言卓
(72)【発明者】
【氏名】李 元 ソク
【テーマコード（参考）】
4M118
5F048
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA02
4M118CA07
4M118CA09
4M118DD04
4M118FA06
4M118FA33
4M118GD03
5F048AA08
5F048AB10
5F048AC10
5F048BA01
5F048BA14
5F048BA15
5F048BA16
5F048BB01
5F048BB05
5F048BB09
5F048BC01
5F048BC03
5F048BC06
5F048BC18
5F048BD02
5F048BF02
5F048BF06
5F048BF07
5F048BG13
(57)【要約】
【課題】トランジスタの動作性能が改善された半導体装置及びイメージセンサを提供する。
【解決手段】互いに交差し第１、第２方向に延長する基板と、基板上に配置され第１方向と並行延長され第２方向に互いに離隔する第１、第２側と第２方向と並行延長する第３側とを含むゲート構造体と、基板内に配置される第１導電型の複数のソース／ドレイン（以下、Ｓ／Ｄ）領域とを有し、複数のＳ／Ｄ領域は、第２方向に離隔配置される第１、第２Ｓ／Ｄ領域と、第１方向に第１、第２Ｓ／Ｄ領域の内の一つと離隔配置される第３Ｓ／Ｄ領域とを含み、第１、第２Ｓ／Ｄ領域は、第１、第２方向と垂直な第３方向に第１、第２側と重畳し、第３Ｓ／Ｄ領域は、第３方向に第１側又は第３側の内の一つと重畳し、第１～第３Ｓ／Ｄ領域は、第１及び第２Ｓ／Ｄ領域の印加電圧と第３Ｓ／Ｄ領域の印加電圧とが互いに異なる値に基づいて動作する。
【選択図】図１
【解決手段】互いに交差し第１、第２方向に延長する基板と、基板上に配置され第１方向と並行延長され第２方向に互いに離隔する第１、第２側と第２方向と並行延長する第３側とを含むゲート構造体と、基板内に配置される第１導電型の複数のソース／ドレイン（以下、Ｓ／Ｄ）領域とを有し、複数のＳ／Ｄ領域は、第２方向に離隔配置される第１、第２Ｓ／Ｄ領域と、第１方向に第１、第２Ｓ／Ｄ領域の内の一つと離隔配置される第３Ｓ／Ｄ領域とを含み、第１、第２Ｓ／Ｄ領域は、第１、第２方向と垂直な第３方向に第１、第２側と重畳し、第３Ｓ／Ｄ領域は、第３方向に第１側又は第３側の内の一つと重畳し、第１～第３Ｓ／Ｄ領域は、第１及び第２Ｓ／Ｄ領域の印加電圧と第３Ｓ／Ｄ領域の印加電圧とが互いに異なる値に基づいて動作する。
【選択図】図１
【特許請求の範囲】
【請求項1】
互いに交差する第１及び第２方向に延長される基板と、
前記基板上に配置され、前記第１方向と並行して延長され前記第２方向に互いに離隔する第１側と第２側と、前記第２方向と並行して延長される第３側と、を含むゲート構造体と、
前記基板内に配置される第１導電型の複数のソース／ドレイン領域と、を有し、
前記複数のソース／ドレイン領域は、前記第２方向に互いに離隔配置される第１及び第２ソース／ドレイン領域と、
前記第１方向に前記第１及び第２ソース／ドレイン領域の内の少なくとも一つと離隔配置される第３ソース／ドレイン領域と、を含み、
前記第１及び第２ソース／ドレイン領域は、前記第１及び第２方向と垂直な第３方向に前記第１及び第２側とそれぞれ重畳し、
前記第３ソース／ドレイン領域は、前記第３方向に前記第１側又は第３側の内の一つと重畳し、
前記第１～第３ソース／ドレイン領域は、前記第１及び第２ソース／ドレイン領域に印加される電圧と前記第３ソース／ドレイン領域に印加される電圧とが互いに異なる値に基づいて動作することを特徴とする半導体装置。
前記基板上に配置され、前記第１方向と並行して延長され前記第２方向に互いに離隔する第１側と第２側と、前記第２方向と並行して延長される第３側と、を含むゲート構造体と、
前記基板内に配置される第１導電型の複数のソース／ドレイン領域と、を有し、
前記複数のソース／ドレイン領域は、前記第２方向に互いに離隔配置される第１及び第２ソース／ドレイン領域と、
前記第１方向に前記第１及び第２ソース／ドレイン領域の内の少なくとも一つと離隔配置される第３ソース／ドレイン領域と、を含み、
前記第１及び第２ソース／ドレイン領域は、前記第１及び第２方向と垂直な第３方向に前記第１及び第２側とそれぞれ重畳し、
前記第３ソース／ドレイン領域は、前記第３方向に前記第１側又は第３側の内の一つと重畳し、
前記第１～第３ソース／ドレイン領域は、前記第１及び第２ソース／ドレイン領域に印加される電圧と前記第３ソース／ドレイン領域に印加される電圧とが互いに異なる値に基づいて動作することを特徴とする半導体装置。
【請求項2】
前記第１及び第２ソース／ドレイン領域に印加される電圧よりも前記第３ソース／ドレイン領域に印加される電圧がより大きいことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１及び第２ソース／ドレイン領域に印加される電圧よりも前記第３ソース／ドレイン領域に印加される電圧がより小さいことを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記第１方向を基準として、前記第１及び第２ソース／ドレイン領域の内の少なくとも一つの長さと前記第３ソース／ドレイン領域の長さとは、互いに異なることを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記第１方向を基準として、前記第１及び第２ソース／ドレイン領域の長さは、互いに異なることを特徴とする請求項１に記載の半導体装置。
【請求項6】
前記ゲート構造体の第２側と前記第３方向に重畳し、前記第１方向に前記第１及び第２ソース／ドレイン領域とそれぞれ離隔配置される第４ソース／ドレイン領域をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項7】
前記第４ソース／ドレイン領域に印加される電圧よりも前記第３ソース／ドレイン領域に印加される電圧がより大きいことを特徴とする請求項６に記載の半導体装置。
【請求項8】
前記ゲート構造体は、前記第１側から前記第２方向に沿って延長される第１内側壁と、前記第１内側壁と連結されて前記第１方向に沿って延長される第２内側壁と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項9】
前記基板の内部に、前記基板と前記ゲート構造体との間のアクティブ領域を定義するトレンチと、前記トレンチの内部を埋める絶縁膜と、が配置され、
前記第１及び第３ソース／ドレイン領域の間に前記絶縁膜が配置されることを特徴とする請求項１に記載の半導体装置。
前記第１及び第３ソース／ドレイン領域の間に前記絶縁膜が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項10】
光感知素子が蓄積した電荷に応じた電圧が印加され、第１方向と並行して延長され前記第１方向と交差する第２方向に互いに離隔する第１側と第２側と、前記第２方向と並行して延長される第３側と、を含むゲート構造体と、
第１導電型の複数のソース／ドレイン領域を含むソースフォロワトランジスタと、を有し、
前記複数のソース／ドレイン領域は、前記第２方向に互いに離隔配置される第１及び第２ソース／ドレイン領域と、
前記第１方向に前記第１及び第２ソース／ドレイン領域の内の少なくとも一つと離隔配置される第３ソース／ドレイン領域と、を含み、
前記第１及び第２ソース／ドレイン領域は、前記第１及び第２方向と垂直な第３方向に前記第１及び第２側とそれぞれ重畳し、
前記第３ソース／ドレイン領域は、前記第３方向に前記第１側又は第３側の内の一つと重畳し、
前記第１～第３ソース／ドレイン領域は、前記第１及び第２ソース／ドレイン領域に印加される電圧と前記第３ソース／ドレイン領域に印加される電圧とが互いに異なる値に基づいて動作することを特徴とするイメージセンサ。
第１導電型の複数のソース／ドレイン領域を含むソースフォロワトランジスタと、を有し、
前記複数のソース／ドレイン領域は、前記第２方向に互いに離隔配置される第１及び第２ソース／ドレイン領域と、
前記第１方向に前記第１及び第２ソース／ドレイン領域の内の少なくとも一つと離隔配置される第３ソース／ドレイン領域と、を含み、
前記第１及び第２ソース／ドレイン領域は、前記第１及び第２方向と垂直な第３方向に前記第１及び第２側とそれぞれ重畳し、
前記第３ソース／ドレイン領域は、前記第３方向に前記第１側又は第３側の内の一つと重畳し、
前記第１～第３ソース／ドレイン領域は、前記第１及び第２ソース／ドレイン領域に印加される電圧と前記第３ソース／ドレイン領域に印加される電圧とが互いに異なる値に基づいて動作することを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びイメージセンサに関し、特に、トランジスタの動作性能が改善された半導体装置及びイメージセンサに関する。
【背景技術】
【0002】
ＭＯＳトランジスタのフィーチャーサイズ（ｆｅａｔｕｒｅ ｓｉｚｅ）の減少に伴い、ゲートの長さと幅、そしてその下に形成されるチャネルの長さと幅も小さくなる。
トランジスタのチャネル長さの減少に伴い、チャネルで加えられる電場の大きさが大きくなり、しきい電圧など特性に対する分布が増加する。
トランジスタのチャネル長さの減少に伴い、チャネルで加えられる電場の大きさが大きくなり、しきい電圧など特性に対する分布が増加する。
【0003】
トランジスタのチャネル幅が減少することも特性分布の増加に影響を与え、この場合、トランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）など性能が減少する問題が発生する。
このような特性劣化はイメージセンサのようにトランジスタを読み出し（ｒｅａｄ ｏｕｔ）回路として使用する製品において障害になる。
したがって、トランジスタにおける特性分布及び性能を向上させるための多様な研究が進められている。
このような特性劣化はイメージセンサのようにトランジスタを読み出し（ｒｅａｄ ｏｕｔ）回路として使用する製品において障害になる。
したがって、トランジスタにおける特性分布及び性能を向上させるための多様な研究が進められている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１０－１４７２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、トランジスタの動作性能が改善された半導体装置及びイメージセンサを提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体装置は、互いに交差する第１及び第２方向に延長される基板と、前記基板上に配置され、前記第１方向と並行して延長され前記第２方向に互いに離隔する第１側と第２側と、前記第２方向と並行して延長される第３側と、を含むゲート構造体と、前記基板内に配置される第１導電型の複数のソース／ドレイン領域と、を有し、前記複数のソース／ドレイン領域は、前記第２方向に互いに離隔配置される第１及び第２ソース／ドレイン領域と、前記第１方向に前記第１及び第２ソース／ドレイン領域の内の少なくとも一つと離隔配置される第３ソース／ドレイン領域と、を含み、前記第１及び第２ソース／ドレイン領域は、前記第１及び第２方向と垂直な第３方向に前記第１及び第２側とそれぞれ重畳し、前記第３ソース／ドレイン領域は、前記第３方向に前記第１側又は第３側の内の一つと重畳し、前記第１～第３ソース／ドレイン領域は、前記第１及び第２ソース／ドレイン領域に印加される電圧と前記第３ソース／ドレイン領域に印加される電圧とが互いに異なる値に基づいて動作することを特徴とする。
【0007】
上記目的を達成するためになされた本発明によるイメージセンサは、光感知素子が蓄積した電荷に応じた電圧が印加され、第１方向と並行して延長され前記第１方向と交差する第２方向に互いに離隔する第１側と第２側と、前記第２方向と並行して延長される第３側と、を含むゲート構造体と、第１導電型の複数のソース／ドレイン領域を含むソースフォロワトランジスタと、を有し、前記複数のソース／ドレイン領域は、前記第２方向に互いに離隔配置される第１及び第２ソース／ドレイン領域と、前記第１方向に前記第１及び第２ソース／ドレイン領域の内の少なくとも一つと離隔配置される第３ソース／ドレイン領域と、を含み、前記第１及び第２ソース／ドレイン領域は、前記第１及び第２方向と垂直な第３方向に前記第１及び第２側とそれぞれ重畳し、前記第３ソース／ドレイン領域は、前記第３方向に前記第１側又は第３側の内の一つと重畳し、前記第１～第３ソース／ドレイン領域は、前記第１及び第２ソース／ドレイン領域に印加される電圧と前記第３ソース／ドレイン領域に印加される電圧とが互いに異なる値に基づいて動作することを特徴とする。
【発明の効果】
【0008】
本発明に係る半導体装置及びイメージセンサによれば、一つのトランジスタ内でソース／ドレイン領域の個数又は面積を増加させることによって、又は、ソース／ドレイン領域の深さを互いに異なるように形成することによって、電荷などキャリアが移動する経路（ｐａｔｈ）を増加させることができ、その結果、同じ面積下でトランジスタの動作性能を改善することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による半導体装置の概略構成を説明するための上面図である。
【図4】本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
【図5】本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
【図6】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図7】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図8】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図9】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図10】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図11】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図12】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図14】本発明の他の実施形態による半導体装置の概略構成を説明するための上面図である。
【図15】本発明の一実施形態によるソースフォロワトランジスタの構造を概略的に示す断面図である。
【図16】本発明の一実施形態によるイメージセンサの概略構成を示すブロック図である。
【図17】本発明の一実施形態によるピクセルの構造を概略的に示す回路図である。
【発明を実施するための形態】
【0010】
次に、本発明に係る半導体装置及びイメージセンサを実施するための形態の具体例を図面を参照しながら説明する。
【0011】
以下では、図１～図５を参照して、本発明の実施形態による半導体装置について説明する。
図１は、本発明の実施形態による半導体装置の概略構成を説明するための上面図であり、図２は、図１のＡ－Ａ線に沿って切断した断面図であり、図３は、図１のＢ－Ｂ線に沿って切断した断面図であり、図４は、本発明の他の実施形態による半導体装置の概略構成を説明するための断面図であり、図５は、本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
図１は、本発明の実施形態による半導体装置の概略構成を説明するための上面図であり、図２は、図１のＡ－Ａ線に沿って切断した断面図であり、図３は、図１のＢ－Ｂ線に沿って切断した断面図であり、図４は、本発明の他の実施形態による半導体装置の概略構成を説明するための断面図であり、図５は、本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
【0012】
図１～図５を参照すると、本発明の実施形態による半導体装置１０００は、基板１００、ゲート構造体２００、及び複数のソース／ドレイン領域３００を含む。
基板１００は、互いに交差する第１方向ＤＲ１及び第２方向ＤＲ２に延長される。
一実施形態で、基板１００は、Ｎ型トランジスタ形成領域を含む。
又は、基板１００は、Ｐ型トランジスタ形成領域を含み得る。
基板１００は、互いに交差する第１方向ＤＲ１及び第２方向ＤＲ２に延長される。
一実施形態で、基板１００は、Ｎ型トランジスタ形成領域を含む。
又は、基板１００は、Ｐ型トランジスタ形成領域を含み得る。
【0013】
基板１００は、例えば、バルクシリコン、ＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）、シリコン基板、シリコンゲルマニウム、ＳＧＯＩ（Ｓｉｌｉｃｏｎ－Ｇｅｒｍａｎｉｕｍ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）、シリコンカーバイド、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得るが、これに制限されるものではない。
本実施形態で、基板１００は、シリコンを含むシリコン基板である場合を説明する。
本実施形態で、基板１００は、シリコンを含むシリコン基板である場合を説明する。
【0014】
基板１００の内部に基板１００と、後述するゲート構造体２００の間のアクティブ領域ＡＣＴを定義するトレンチ１２０Ｔが形成される。
一実施形態で、トレンチ１２０Ｔは、浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を形成する。
絶縁膜１２０は、トレンチ１２０Ｔの内部を埋めるように形成される。
絶縁膜１２０は、シリコン酸化物、シリコン酸窒化物、又はこれらの組み合わせのような誘電体酸化物物質で形成できるが、これに制限されない。
一実施形態で、トレンチ１２０Ｔは、浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を形成する。
絶縁膜１２０は、トレンチ１２０Ｔの内部を埋めるように形成される。
絶縁膜１２０は、シリコン酸化物、シリコン酸窒化物、又はこれらの組み合わせのような誘電体酸化物物質で形成できるが、これに制限されない。
【0015】
図２を参照すると、後述するゲート構造体２００下部の基板１００上に、しきい電圧調整用イオン注入層１１０が配置される。
しきい電圧調整用イオン注入層１１０は、基板１００に含まれた不純物と異なる導電型の不純物を含む。
ただし、本発明の技術的思想はこれに制限されるものではない。
半導体装置１０００は、基板１００上にゲート構造体２００を含む。
ゲート構造体２００は、ゲート絶縁膜ＧＩ、ゲート絶縁膜ＧＩ上のゲート電極ＧＥ、及びスペーサ構造体２１０を含む。
ゲート絶縁膜ＧＩは、シリコン酸化膜又はシリコン酸化膜より誘電常数が大きい高誘電率絶縁膜を含み得る。
しきい電圧調整用イオン注入層１１０は、基板１００に含まれた不純物と異なる導電型の不純物を含む。
ただし、本発明の技術的思想はこれに制限されるものではない。
半導体装置１０００は、基板１００上にゲート構造体２００を含む。
ゲート構造体２００は、ゲート絶縁膜ＧＩ、ゲート絶縁膜ＧＩ上のゲート電極ＧＥ、及びスペーサ構造体２１０を含む。
ゲート絶縁膜ＧＩは、シリコン酸化膜又はシリコン酸化膜より誘電常数が大きい高誘電率絶縁膜を含み得る。
【0016】
具体的に図には示していないが、ゲート電極ＧＥは、金属ゲート電極層及び／又は半導体ゲート電極層を含み得る。
金属ゲート電極層は、チタン窒化膜、タンタル窒化膜、タングステン窒化膜のような導電性金属窒化膜を含み得る。
半導体ゲート電極層は、多結晶シリコンを含み得る。
具体的に図には示していないが、ゲート電極ＧＥ上にコンタクト電極が提供される。
コンタクト電極は、金属－半導体化合物を含む。
例えば、コンタクト電極は、チタンシリサイド又はニッケルシリサイドのような金属シリサイド物質を含む。
金属ゲート電極層は、チタン窒化膜、タンタル窒化膜、タングステン窒化膜のような導電性金属窒化膜を含み得る。
半導体ゲート電極層は、多結晶シリコンを含み得る。
具体的に図には示していないが、ゲート電極ＧＥ上にコンタクト電極が提供される。
コンタクト電極は、金属－半導体化合物を含む。
例えば、コンタクト電極は、チタンシリサイド又はニッケルシリサイドのような金属シリサイド物質を含む。
【0017】
図１及び図２を参照すると、ゲート構造体２００は、第１方向ＤＲ１と並行して延長される第（１＿１）側（２００＿１１）、第（１＿２）側（２００＿１２）、第（１＿３）側（２００＿１３）及び第（１＿４）側（２００＿１４）を含む。
第（１＿１）側（２００＿１１）と第（１＿２）側（２００＿１２）は、第１方向ＤＲ１を基準として互いに対向するように離隔配置され、第（１＿３）側（２００＿１３）と第（１＿４）側（２００＿１４）は、第１方向ＤＲ１を基準として互いに対向するように離隔配置される。
第（１＿１）側（２００＿１１）と第（１＿３）側（２００＿１３）は、第２方向ＤＲ２を基準として互いに対向するように離隔配置され、第（１＿２）側（２００＿１２）と第（１＿４）側（２００＿１４）は、第２方向ＤＲ２を基準として互いに対向するように離隔配置される。
第（１＿１）側（２００＿１１）と第（１＿２）側（２００＿１２）は、第１方向ＤＲ１を基準として互いに対向するように離隔配置され、第（１＿３）側（２００＿１３）と第（１＿４）側（２００＿１４）は、第１方向ＤＲ１を基準として互いに対向するように離隔配置される。
第（１＿１）側（２００＿１１）と第（１＿３）側（２００＿１３）は、第２方向ＤＲ２を基準として互いに対向するように離隔配置され、第（１＿２）側（２００＿１２）と第（１＿４）側（２００＿１４）は、第２方向ＤＲ２を基準として互いに対向するように離隔配置される。
【0018】
また、ゲート構造体２００は、第２方向ＤＲ２と並行して延長される第（２＿１）側（２００＿２１）と第（２＿２）側（２００＿２２）を含む。
第（２＿１）側（２００＿２１）と第（２＿２）側（２００＿２２）は、第１方向ＤＲ１を基準として互いに対向するように離隔配置される。
一実施形態で、ゲート構造体２００の第（１＿１）側（２００＿１１）、第（１＿２）側（２００＿１２）、第（１＿３）側（２００＿１３）、第（１＿４）側（２００＿１４）、第（２＿１）側（２００＿２１）、及び第（２＿２）側（２００＿２２）は、後述するゲート電極ＧＥのそれぞれの側壁あるいはスペーサ構造体２１０を含むゲート構造体２００自体の側壁を意味する。
また、ゲート構造体２００の第１及び第２内側壁（２００＿３１、２００＿３２）は、ゲート電極ＧＥのそれぞれの内側壁あるいはスペーサ構造体２１０を含むゲート構造体２００自体の内側壁を意味する。
第（２＿１）側（２００＿２１）と第（２＿２）側（２００＿２２）は、第１方向ＤＲ１を基準として互いに対向するように離隔配置される。
一実施形態で、ゲート構造体２００の第（１＿１）側（２００＿１１）、第（１＿２）側（２００＿１２）、第（１＿３）側（２００＿１３）、第（１＿４）側（２００＿１４）、第（２＿１）側（２００＿２１）、及び第（２＿２）側（２００＿２２）は、後述するゲート電極ＧＥのそれぞれの側壁あるいはスペーサ構造体２１０を含むゲート構造体２００自体の側壁を意味する。
また、ゲート構造体２００の第１及び第２内側壁（２００＿３１、２００＿３２）は、ゲート電極ＧＥのそれぞれの内側壁あるいはスペーサ構造体２１０を含むゲート構造体２００自体の内側壁を意味する。
【0019】
ゲート構造体２００は、第（１＿１）及び第（１＿２）側（２００＿１１、２００＿１２）から第２方向ＤＲ２に沿って延長される第１内側壁（２００＿３１）及び第１内側壁（２００＿３１）と連結されて第１方向ＤＲ１に沿って延長される第２内側壁（２００＿３２）を含む。
この場合、図１を参照すると、ゲート構造体２００は、Ｉ字形状である。
ゲート構造体２００の第１及び第２内側壁（２００＿３１、２００＿３２）は、ゲート構造体２００の少なくとも一部領域がエッチングされて形成されたゲート構造体２００の露出領域を意味する。
一実施形態で、ゲート構造体２００のエッチング方法は、ゲート構造体２００の少なくとも一部領域をエッチングできるものであれば特に制限されない。
この場合、図１を参照すると、ゲート構造体２００は、Ｉ字形状である。
ゲート構造体２００の第１及び第２内側壁（２００＿３１、２００＿３２）は、ゲート構造体２００の少なくとも一部領域がエッチングされて形成されたゲート構造体２００の露出領域を意味する。
一実施形態で、ゲート構造体２００のエッチング方法は、ゲート構造体２００の少なくとも一部領域をエッチングできるものであれば特に制限されない。
【0020】
一実施形態で、ゲート構造体２００の第２内側壁（２００＿３２）は、ゲート電極ＧＥとゲート絶縁膜ＧＩに対応する。
スペーサ構造体２１０は、ゲート電極ＧＥの側壁上に提供される。
スペーサ構造体２１０は、ゲート電極ＧＥの側壁上に順次に積層された第１スペーサパターン２１１及び第２スペーサパターン２１２を含む。
例えば、第２スペーサパターン２１２の厚さは、第１スペーサパターン２１１の厚さより厚い。
ただし、本発明の技術的思想はこれに制限されるものではない。
第１スペーサパターン２１１は、第２スペーサパターン２１２とゲート電極ＧＥの間、第２スペーサパターン２１２とゲート絶縁膜ＧＩの間、第２スペーサパターン２１２と基板１００の間に形成される。
スペーサ構造体２１０は、ゲート電極ＧＥの側壁上に提供される。
スペーサ構造体２１０は、ゲート電極ＧＥの側壁上に順次に積層された第１スペーサパターン２１１及び第２スペーサパターン２１２を含む。
例えば、第２スペーサパターン２１２の厚さは、第１スペーサパターン２１１の厚さより厚い。
ただし、本発明の技術的思想はこれに制限されるものではない。
第１スペーサパターン２１１は、第２スペーサパターン２１２とゲート電極ＧＥの間、第２スペーサパターン２１２とゲート絶縁膜ＧＩの間、第２スペーサパターン２１２と基板１００の間に形成される。
【0021】
第１スペーサパターン２１１は、ゲート電極ＧＥとゲート絶縁膜ＧＩの側面と基板１００と絶縁膜１２０の上面とに接触する。
第２スペーサパターン２１２は、第１スペーサパターン２１１とエッチング選択性のある物質を含む。
例えば、第２スペーサパターン２１２は、シリコン酸化物を含み、第１スペーサパターン２１１は、シリコン窒化物を含む。
ただし、本発明の技術的思想はこれに制限されるものではない。
第２スペーサパターン２１２は、第１スペーサパターン２１１とエッチング選択性のある物質を含む。
例えば、第２スペーサパターン２１２は、シリコン酸化物を含み、第１スペーサパターン２１１は、シリコン窒化物を含む。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0022】
基板１００内に複数のソース／ドレイン領域３００が提供される。
複数のソース／ドレイン領域３００は、半導体装置１０００の種類によって第１導電型又は第１導電型と異なる第２導電型の不純物を含む。
例えば、半導体装置１０００がＮ型トランジスタの場合は、第１導電型はＮ型であり、半導体装置１０００がＰ型トランジスタの場合は、第２導電型はＰ型である。
複数のソース／ドレイン領域３００は、半導体装置１０００の種類によって第１導電型又は第１導電型と異なる第２導電型の不純物を含む。
例えば、半導体装置１０００がＮ型トランジスタの場合は、第１導電型はＮ型であり、半導体装置１０００がＰ型トランジスタの場合は、第２導電型はＰ型である。
【0023】
図１及び図２を参照すると、複数のソース／ドレイン領域３００は、ゲート構造体２００の第（１＿１）側（２００＿１１）と第（１＿３）側（２００＿１３）とそれぞれ第３方向ＤＲ３に重畳し、第２方向ＤＲ２に互いに対向するように離隔配置される第１及び第２ソース／ドレイン領域（３１１、３１２）及びゲート構造体２００の第（１＿２）側（２００＿１２）と第３方向ＤＲ３に重畳し、第１方向ＤＲ１に第１及び第２ソース／ドレイン領域（３１１、３１２）の少なくとも一つと離隔配置される第３ソース／ドレイン領域３２１を含む。
【0024】
一実施形態で、第１及び第２ソース／ドレイン領域（３１１、３１２）は、ソース領域であり、第３ソース／ドレイン領域３２１は、ドレイン領域である。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧の大きさは、第３ソース／ドレイン領域３２１に印加される電圧の大きさと異なってもよい。
この場合、第１～第３ソース／ドレイン領域（３１１、３１２、３２１）は、第１、第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第３ソース／ドレイン領域３２１に印加される電圧とが異なる値に基づいて動作する。
例えば、半導体装置１０００がＮ型トランジスタの場合、ソース領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもドレイン領域である第３ソース／ドレイン領域３２１に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＰ型トランジスタの場合、ソース領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもドレイン領域である第３ソース／ドレイン領域３２１に印加される電圧がより小さい。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧の大きさは、第３ソース／ドレイン領域３２１に印加される電圧の大きさと異なってもよい。
この場合、第１～第３ソース／ドレイン領域（３１１、３１２、３２１）は、第１、第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第３ソース／ドレイン領域３２１に印加される電圧とが異なる値に基づいて動作する。
例えば、半導体装置１０００がＮ型トランジスタの場合、ソース領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもドレイン領域である第３ソース／ドレイン領域３２１に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＰ型トランジスタの場合、ソース領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもドレイン領域である第３ソース／ドレイン領域３２１に印加される電圧がより小さい。
【0025】
なお、これとは異なり、第１及び第２ソース／ドレイン領域（３１１、３１２）は、ドレイン領域であり、第３ソース／ドレイン領域３２１は、ソース領域でもあり得る。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧の大きさは、第３ソース／ドレイン領域３２１に印加される電圧の大きさと異なり得る。
例えば、半導体装置１０００がＰ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第３ソース／ドレイン領域３２１に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＮ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第３ソース／ドレイン領域３２１に印加される電圧がより小さい。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧の大きさは、第３ソース／ドレイン領域３２１に印加される電圧の大きさと異なり得る。
例えば、半導体装置１０００がＰ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第３ソース／ドレイン領域３２１に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＮ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第３ソース／ドレイン領域３２１に印加される電圧がより小さい。
【0026】
複数のソース／ドレイン領域３００は、ゲート構造体２００の第（１＿４）側（２００＿１４）と第３方向ＤＲ３に重畳し、第１方向ＤＲ１に第１及び第２ソース／ドレイン領域（３１１、３１２）とそれぞれ離隔配置される第４ソース／ドレイン領域３２２をさらに含む。
一実施形態で、第１及び第２ソース／ドレイン領域（３１１、３１２）は、ソース領域であり、第４ソース／ドレイン領域３２２は、ドレイン領域である。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧は、第４ソース／ドレイン領域３２２に印加される電圧と異なり得る。
この場合、第１、第２、第４ソース／ドレイン領域（３１１、３１２、３２２）は、第１、第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第４ソース／ドレイン領域３２２に印加される電圧とが異なる値に基づいて動作する。
一実施形態で、第１及び第２ソース／ドレイン領域（３１１、３１２）は、ソース領域であり、第４ソース／ドレイン領域３２２は、ドレイン領域である。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧は、第４ソース／ドレイン領域３２２に印加される電圧と異なり得る。
この場合、第１、第２、第４ソース／ドレイン領域（３１１、３１２、３２２）は、第１、第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第４ソース／ドレイン領域３２２に印加される電圧とが異なる値に基づいて動作する。
【0027】
この場合、例えば、半導体装置１０００がＮ型トランジスタの場合、ソース領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもドレイン領域である第４ソース／ドレイン領域３２２に印加される電圧がより大きい。
この時、第３ソース／ドレイン領域３２１がソース領域である場合、第３ソース／ドレイン領域３２１に印加される電圧よりもドレイン領域である第４ソース／ドレイン領域３２２に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＰ型トランジスタの場合、ソース領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもドレイン領域である第４ソース／ドレイン領域３２２に印加される電圧がより小さい。
この時、第３ソース／ドレイン領域３２１がソース領域である場合、第３ソース／ドレイン領域３２１に印加される電圧よりもドレイン領域である第４ソース／ドレイン領域３２２に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＰ型トランジスタの場合、ソース領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもドレイン領域である第４ソース／ドレイン領域３２２に印加される電圧がより小さい。
【0028】
なお、これとは異なり、第１及び第２ソース／ドレイン領域（３１１、３１２）は、ドレイン領域であり、第４ソース／ドレイン領域３２２は、ソース領域でもあり得る。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧は、第４ソース／ドレイン領域３２２に印加される電圧と異なり得る。
この場合、例えば、半導体装置１０００がＰ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第４ソース／ドレイン領域３２２に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＮ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第４ソース／ドレイン領域３２２に印加される電圧がより小さい。
この時、第３ソース／ドレイン領域３２１がドレイン領域である場合、ソース領域である第４ソース／ドレイン領域３２２に印加される電圧よりも第３ソース／ドレイン領域３２１に印加される電圧がより大きい。
第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧は、第４ソース／ドレイン領域３２２に印加される電圧と異なり得る。
この場合、例えば、半導体装置１０００がＰ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第４ソース／ドレイン領域３２２に印加される電圧がより大きい。
又は、例えば、半導体装置１０００がＮ型トランジスタの場合、ドレイン領域である第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧よりもソース領域である第４ソース／ドレイン領域３２２に印加される電圧がより小さい。
この時、第３ソース／ドレイン領域３２１がドレイン領域である場合、ソース領域である第４ソース／ドレイン領域３２２に印加される電圧よりも第３ソース／ドレイン領域３２１に印加される電圧がより大きい。
【0029】
従来では、トランジスタのチャネル長さの減少によりしきい電圧の分布特性が劣化する問題が発生する可能性があった。
本発明の実施形態では、一つのトランジスタ内でソース／ドレイン領域の個数又は面積を増加させることによって電荷などキャリアが移動する経路（ｐａｔｈ）を増加させることができる。
その結果、同じ面積下でトランジスタの動作性能を改善することができる。
本発明の実施形態では、一つのトランジスタ内でソース／ドレイン領域の個数又は面積を増加させることによって電荷などキャリアが移動する経路（ｐａｔｈ）を増加させることができる。
その結果、同じ面積下でトランジスタの動作性能を改善することができる。
【0030】
図１を参照すると、第１方向ＤＲ１を基準として、第１及び第２ソース／ドレイン領域（３１１、３１２）の少なくとも一つの長さと第３ソース／ドレイン領域３２１の長さは実質的に同一である。
ただし、本発明の技術的思想はこれに制限されるものではなく、後述するように複数のソース／ドレイン領域３００の第１方向ＤＲ１に沿った長さは互いに異なってもよい。
本明細書で使用する「同じ」又は「同一」のような用語は、必ずしも正確に同じ方向、レイアウト、位置、形状、大きさ、量又はその他測定を意味するものではないが、ほぼ同じ方向、レイアウト、位置、例えば、製造工程により発生し得る許容可能な変動内の形状、大きさ、量又はその他の測定結果を含むことを意図し得る。
本明細書で「実質的に」という用語は、文脈や特記しない限りこのような意味を強調するために使用される。
ただし、本発明の技術的思想はこれに制限されるものではなく、後述するように複数のソース／ドレイン領域３００の第１方向ＤＲ１に沿った長さは互いに異なってもよい。
本明細書で使用する「同じ」又は「同一」のような用語は、必ずしも正確に同じ方向、レイアウト、位置、形状、大きさ、量又はその他測定を意味するものではないが、ほぼ同じ方向、レイアウト、位置、例えば、製造工程により発生し得る許容可能な変動内の形状、大きさ、量又はその他の測定結果を含むことを意図し得る。
本明細書で「実質的に」という用語は、文脈や特記しない限りこのような意味を強調するために使用される。
【0031】
低ドーピング領域（１３１、１３２）は、基板１００内に提供される。
低ドーピング領域（１３１、１３２）は、複数のソース／ドレイン領域３００より低い濃度でドープされた領域である。
低ドーピング領域（１３１、１３２）は、複数のソース／ドレイン領域３００と同じ導電型の不純物を有する。
低ドーピング領域（１３１、１３２）は、複数のソース／ドレイン領域３００からゲート電極ＧＥに向かって延長される領域である。
低ドーピング領域（１３１、１３２）は、複数のソース／ドレイン領域３００より低い濃度でドープされた領域である。
低ドーピング領域（１３１、１３２）は、複数のソース／ドレイン領域３００と同じ導電型の不純物を有する。
低ドーピング領域（１３１、１３２）は、複数のソース／ドレイン領域３００からゲート電極ＧＥに向かって延長される領域である。
【0032】
図１及び図３を参照すると、トレンチ１２０Ｔは、ゲート構造体２００の第（１＿１）側（２００＿１１）から第２方向ＤＲ２に沿って延長される第１側面（図示せず）及び第１側面と連結されて第１方向ＤＲ１に沿って延長される第２側面（１２０Ｔ＿２）を含む。
具体的に図には示していないが、第１側面は、ゲート構造体２００の第１内側壁（２００＿３１）と第３方向ＤＲ３に同じレベルに形成される。
第２側面（１２０Ｔ＿２）は、ゲート構造体２００の第２内側壁（２００＿３２）と第３方向ＤＲ３に同じレベルに形成される。
トレンチ１２０Ｔは、基板１００の少なくとも一部領域がエッチングされて形成された領域を意味する。
この場合、第２側面（１２０Ｔ＿２）がゲート構造体２００の第２内側壁（２００＿３２）と第３方向ＤＲ３に同じレベルに配置されるように基板１００の少なくとも一部領域がエッチングされる。
例えば、第２側面（１２０Ｔ＿２）は、第３方向ＤＲ３に第２内側壁（２００＿３２）と整列する。
具体的に図には示していないが、第１側面は、ゲート構造体２００の第１内側壁（２００＿３１）と第３方向ＤＲ３に同じレベルに形成される。
第２側面（１２０Ｔ＿２）は、ゲート構造体２００の第２内側壁（２００＿３２）と第３方向ＤＲ３に同じレベルに形成される。
トレンチ１２０Ｔは、基板１００の少なくとも一部領域がエッチングされて形成された領域を意味する。
この場合、第２側面（１２０Ｔ＿２）がゲート構造体２００の第２内側壁（２００＿３２）と第３方向ＤＲ３に同じレベルに配置されるように基板１００の少なくとも一部領域がエッチングされる。
例えば、第２側面（１２０Ｔ＿２）は、第３方向ＤＲ３に第２内側壁（２００＿３２）と整列する。
【0033】
図３を参照すると、トレンチ１２０Ｔの第２側面（１２０Ｔ＿２）は、第２方向ＤＲ２と垂直であるように示しているが、本発明の技術的思想はこれに制限されるものではない。
すなわち、トレンチ１２０Ｔの第２側面（１２０Ｔ＿２）は、基板１００の一面と並行した第２方向ＤＲ２に対して９０度でない他の傾きを有するように形成することもできる。
例えば、トレンチ１２０Ｔは、浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が逆台形の形状になるように第２側面（１２０Ｔ＿２）を傾斜して形成することができる。
すなわち、トレンチ１２０Ｔの第２側面（１２０Ｔ＿２）は、基板１００の一面と並行した第２方向ＤＲ２に対して９０度でない他の傾きを有するように形成することもできる。
例えば、トレンチ１２０Ｔは、浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が逆台形の形状になるように第２側面（１２０Ｔ＿２）を傾斜して形成することができる。
【0034】
図１及び図３を参照すると、第１及び第３ソース／ドレイン領域（３１１、３２１）の間、及び第２及び第４ソース／ドレイン領域（３１２、３２２）の間に、浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が形成される。
この場合、第１方向ＤＲ１を基準に離隔した第１及び第３ソース／ドレイン領域（３１１、３２１）の間に絶縁膜１２０が配置される。
また、第１方向ＤＲ１を基準に離隔した第２及び第４ソース／ドレイン領域（３１２、３２２）の間に絶縁膜１２０が配置される。
この場合、第１方向ＤＲ１を基準に離隔した第１及び第３ソース／ドレイン領域（３１１、３２１）の間に絶縁膜１２０が配置される。
また、第１方向ＤＲ１を基準に離隔した第２及び第４ソース／ドレイン領域（３１２、３２２）の間に絶縁膜１２０が配置される。
【0035】
図４を参照すると、複数のソース／ドレイン領域３００の深さは、互いに異なる。
例えば、第１ソース／ドレイン領域３１１の第３方向ＤＲ３に沿った深さＴ１は、第４ソース／ドレイン領域３２２の第３方向ＤＲ３に沿った深さＴ２より深い。
具体的に図には示していないが、この場合、第１ソース／ドレイン領域３１１の第３方向ＤＲ３に沿った深さＴ１は、第３ソース／ドレイン領域３２１の第３方向ＤＲ３に沿った深さより深い。
深さ（Ｔ１、Ｔ２）は、それぞれ第１ソース／ドレイン領域３１１及び第４ソース／ドレイン領域３２２の最大深さであり得る。
また、具体的に図には示していないが、第２ソース／ドレイン領域３１２の第３方向ＤＲ３に沿った深さは、第３及び第４ソース／ドレイン領域（３２１、３２２）の第３方向ＤＲ３に沿った深さより深い。
一実施形態では、一つのトランジスタ内でそれぞれのソース／ドレイン領域の深さを互いに異なるように形成することによって、電荷などキャリアが移動する経路（ｐａｔｈ）を増加させることができる。
その結果、同じ面積下でトランジスタの動作性能をより一層改善することができる。
例えば、第１ソース／ドレイン領域３１１の第３方向ＤＲ３に沿った深さＴ１は、第４ソース／ドレイン領域３２２の第３方向ＤＲ３に沿った深さＴ２より深い。
具体的に図には示していないが、この場合、第１ソース／ドレイン領域３１１の第３方向ＤＲ３に沿った深さＴ１は、第３ソース／ドレイン領域３２１の第３方向ＤＲ３に沿った深さより深い。
深さ（Ｔ１、Ｔ２）は、それぞれ第１ソース／ドレイン領域３１１及び第４ソース／ドレイン領域３２２の最大深さであり得る。
また、具体的に図には示していないが、第２ソース／ドレイン領域３１２の第３方向ＤＲ３に沿った深さは、第３及び第４ソース／ドレイン領域（３２１、３２２）の第３方向ＤＲ３に沿った深さより深い。
一実施形態では、一つのトランジスタ内でそれぞれのソース／ドレイン領域の深さを互いに異なるように形成することによって、電荷などキャリアが移動する経路（ｐａｔｈ）を増加させることができる。
その結果、同じ面積下でトランジスタの動作性能をより一層改善することができる。
【0036】
図５を参照すると、半導体装置１０００は、スペーサ構造体２１０の側壁上に提供されるソース／ドレイン電極（４１１、４２１）を含む。
ソース／ドレイン電極（４１１、４２１）は、金属－半導体化合物を含み得る。
例えば、ソース／ドレイン電極（４１１、４２１）は、チタンシリサイド又はニッケルシリサイドのような金属シリサイド物質を含み得る。
基板１００及びゲート構造体２００上に層間絶縁膜１４１が提供される。
層間絶縁膜１４１は、シリコン酸化物を含み得る。
層間絶縁膜１４１を貫通してソース／ドレイン電極（４１１、４２１）に連結するコンタクト（４１２、４２２）が提供される。
コンタクト（４１２、４２２）の下部は、ソース／ドレイン電極（４１１、４２１）の上部内に提供される。
層間絶縁膜１４１上にコンタクト（４１２、４２２）とそれぞれ連結される導電パターン（４１３、４２３）が提供される。
例えば、コンタクト（４１２、４２２）及び導電パターン（４１３、４２３）は、銅、アルミニウム、タングステン、チタン、タンタルなどの金属及び／又はこれらの金属窒化物を含み得る。
ソース／ドレイン電極（４１１、４２１）は、金属－半導体化合物を含み得る。
例えば、ソース／ドレイン電極（４１１、４２１）は、チタンシリサイド又はニッケルシリサイドのような金属シリサイド物質を含み得る。
基板１００及びゲート構造体２００上に層間絶縁膜１４１が提供される。
層間絶縁膜１４１は、シリコン酸化物を含み得る。
層間絶縁膜１４１を貫通してソース／ドレイン電極（４１１、４２１）に連結するコンタクト（４１２、４２２）が提供される。
コンタクト（４１２、４２２）の下部は、ソース／ドレイン電極（４１１、４２１）の上部内に提供される。
層間絶縁膜１４１上にコンタクト（４１２、４２２）とそれぞれ連結される導電パターン（４１３、４２３）が提供される。
例えば、コンタクト（４１２、４２２）及び導電パターン（４１３、４２３）は、銅、アルミニウム、タングステン、チタン、タンタルなどの金属及び／又はこれらの金属窒化物を含み得る。
【0037】
【0038】
図６を参照すると、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように第１方向ＤＲ１に延長される一つの第１ソース／ドレイン領域（３１１＿１）と、ゲート構造体２００の第（１＿３）側（２００＿１３）及び第（１＿４）側（２００＿１４）に隣接するようにそれぞれ配置され、第１方向ＤＲ１に互いに離隔した第２ソース／ドレイン領域（３１２＿１）及び第３ソース／ドレイン領域（３２１＿１）を含む。
図６を参照すると、ゲート構造体２００は、「Ｃ」字状の形状である。
この場合、第１ソース／ドレイン領域（３１１＿１）の第１方向ＤＲ１に沿った長さ（Ｄ＿１）は、第２ソース／ドレイン領域（３１２＿１）及び第３ソース／ドレイン領域（３２１＿１）の第１方向ＤＲ１に沿った長さ（ｄ＿１）より長い。
図６を参照すると、ゲート構造体２００は、「Ｃ」字状の形状である。
この場合、第１ソース／ドレイン領域（３１１＿１）の第１方向ＤＲ１に沿った長さ（Ｄ＿１）は、第２ソース／ドレイン領域（３１２＿１）及び第３ソース／ドレイン領域（３２１＿１）の第１方向ＤＲ１に沿った長さ（ｄ＿１）より長い。
【0039】
図６を参照すると、第２ソース／ドレイン領域（３１２＿１）の長さ（ｄ＿１）は、第１方向ＤＲ１に沿った第３ソース／ドレイン領域（３２１＿１）の長さと同一である。
第１ソース／ドレイン領域（３１１＿１）及び第２ソース／ドレイン領域（３１２＿１）は、ソース領域であり、第３ソース／ドレイン領域（３２１＿１）は、ドレイン領域である。
なお、本発明の技術的思想はこれに制限されず、第１ソース／ドレイン領域（３１１＿１）がドレイン領域であり得、第２及び第３ソース／ドレイン領域（３１２＿１、３２１＿１）がソース領域でもあり得る。
第１ソース／ドレイン領域（３１１＿１）及び第２ソース／ドレイン領域（３１２＿１）は、ソース領域であり、第３ソース／ドレイン領域（３２１＿１）は、ドレイン領域である。
なお、本発明の技術的思想はこれに制限されず、第１ソース／ドレイン領域（３１１＿１）がドレイン領域であり得、第２及び第３ソース／ドレイン領域（３１２＿１、３２１＿１）がソース領域でもあり得る。
【0040】
具体的に図には示していないが、この場合、第１ソース／ドレイン領域（３１１＿１）の第３方向ＤＲ３に沿った深さは、第２ソース／ドレイン領域（３１２＿１）及び第３ソース／ドレイン領域（３２１＿１）の第３方向ＤＲ３に沿った深さより深い。
なお、本発明の技術的思想はこれに制限されず、第１ソース／ドレイン領域（３１１＿１）がドレイン領域であり、第３ソース／ドレイン領域（３２１＿１）がソース領域である場合、第３ソース／ドレイン領域（３２１＿１）の第３方向ＤＲ３に沿った深さは、第１ソース／ドレイン領域（３１１＿１）の第３方向ＤＲ３に沿った深さより深い。
なお、本発明の技術的思想はこれに制限されず、第１ソース／ドレイン領域（３１１＿１）がドレイン領域であり、第３ソース／ドレイン領域（３２１＿１）がソース領域である場合、第３ソース／ドレイン領域（３２１＿１）の第３方向ＤＲ３に沿った深さは、第１ソース／ドレイン領域（３１１＿１）の第３方向ＤＲ３に沿った深さより深い。
【0041】
【0042】
図７を参照すると、複数のソース／ドレイン領域３００の第１方向ＤＲ１に沿った長さが、互いに異なる。
具体的には、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿２）の第１方向ＤＲ１に沿った長さ（ｄ＿２）は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿２）の第１方向ＤＲ１に沿った長さ（Ｄ＿２）より短い。
また、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿２）の第１方向ＤＲ１に沿った長さは、ゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿２）の第１方向ＤＲ１に沿った長さより短い。
具体的には、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿２）の第１方向ＤＲ１に沿った長さ（ｄ＿２）は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿２）の第１方向ＤＲ１に沿った長さ（Ｄ＿２）より短い。
また、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿２）の第１方向ＤＲ１に沿った長さは、ゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿２）の第１方向ＤＲ１に沿った長さより短い。
【0043】
一実施形態で、第１方向ＤＲ１に沿った第１ソース／ドレイン領域（３１１＿２）の長さ（ｄ＿２）は、第１方向ＤＲ１に沿った第２ソース／ドレイン領域（３１２＿２）の長さと同一である。
第１方向ＤＲ１に沿った第３ソース／ドレイン領域（３２１＿２）の長さ（Ｄ＿２）は、第１方向ＤＲ１に沿った第４ソース／ドレイン領域（３２２＿２）の長さと同一である。
この場合、第１ソース／ドレイン領域（３１１＿２）及び第２ソース／ドレイン領域（３１２＿２）は、ソース領域であり、第３ソース／ドレイン領域（３２１＿２）及び第４ソース／ドレイン領域（３２２＿２）は、ドレイン領域である。
第１方向ＤＲ１に沿った第３ソース／ドレイン領域（３２１＿２）の長さ（Ｄ＿２）は、第１方向ＤＲ１に沿った第４ソース／ドレイン領域（３２２＿２）の長さと同一である。
この場合、第１ソース／ドレイン領域（３１１＿２）及び第２ソース／ドレイン領域（３１２＿２）は、ソース領域であり、第３ソース／ドレイン領域（３２１＿２）及び第４ソース／ドレイン領域（３２２＿２）は、ドレイン領域である。
【0044】
【0045】
図８を参照すると、複数のソース／ドレイン領域３００の第１方向ＤＲ１に沿った長さが互いに異なる。
具体的には、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿３）の第１方向ＤＲ１に沿った長さ（Ｄ＿３）は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿３）の第１方向ＤＲ１に沿った長さ（ｄ＿３）より長い。
また、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿３）の第１方向ＤＲ１に沿った長さは、ゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿３）の第１方向ＤＲ１に沿った長さより長い。
具体的には、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿３）の第１方向ＤＲ１に沿った長さ（Ｄ＿３）は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿３）の第１方向ＤＲ１に沿った長さ（ｄ＿３）より長い。
また、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿３）の第１方向ＤＲ１に沿った長さは、ゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿３）の第１方向ＤＲ１に沿った長さより長い。
【0046】
一実施形態で、第１方向ＤＲ１に沿った第１ソース／ドレイン領域（３１１＿３）の長さ（Ｄ＿３）は、第１方向ＤＲ１に沿った第２ソース／ドレイン領域（３１２＿３）の長さと同一である。
第１方向ＤＲ１に沿った第３ソース／ドレイン領域（３２１＿３）の長さ（ｄ＿３）は、第１方向ＤＲ１に沿った第４ソース／ドレイン領域（３２２＿３）の長さと同一である。
この場合、第１ソース／ドレイン領域（３１１＿３）及び第２ソース／ドレイン領域（３１２＿３）は、ソース領域であり、第３ソース／ドレイン領域（３２１＿３）及び第４ソース／ドレイン領域（３２２＿３）は、ドレイン領域である。
第１方向ＤＲ１に沿った第３ソース／ドレイン領域（３２１＿３）の長さ（ｄ＿３）は、第１方向ＤＲ１に沿った第４ソース／ドレイン領域（３２２＿３）の長さと同一である。
この場合、第１ソース／ドレイン領域（３１１＿３）及び第２ソース／ドレイン領域（３１２＿３）は、ソース領域であり、第３ソース／ドレイン領域（３２１＿３）及び第４ソース／ドレイン領域（３２２＿３）は、ドレイン領域である。
【0047】
【0048】
図９を参照すると、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿４）と、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿４）と、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿４）は、ソース領域である。
また、ゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿４）は、ドレイン領域である。
すなわち、３個のソース／ドレイン領域がソース領域であり、一つのソース／ドレイン領域がドレイン領域である。
なお、複数のソース領域の位置は、前述したゲート構造体の特定側壁に制限されず、多様に形成することができる。
一方、本発明の技術的思想はこれに制限されず、３個のソース／ドレイン領域がドレイン領域であり得、一つのソース／ドレイン領域がソース領域でもあり得る。
また、ゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿４）は、ドレイン領域である。
すなわち、３個のソース／ドレイン領域がソース領域であり、一つのソース／ドレイン領域がドレイン領域である。
なお、複数のソース領域の位置は、前述したゲート構造体の特定側壁に制限されず、多様に形成することができる。
一方、本発明の技術的思想はこれに制限されず、３個のソース／ドレイン領域がドレイン領域であり得、一つのソース／ドレイン領域がソース領域でもあり得る。
【0049】
具体的に図には示していないが、この場合、第１ソース／ドレイン領域（３１１＿４）、第２ソース／ドレイン領域（３１２＿４）、及び第３ソース／ドレイン領域（３２１＿４）の第３方向ＤＲ３に沿った深さは、第４ソース／ドレイン領域（３２２＿４）の第３方向ＤＲ３に沿った深さより深い。
なお、本発明の技術的思想はこれに制限されず、第１～第３ソース／ドレイン領域（３１１＿４、３１２＿４、３２１＿４）がドレイン領域であり、第４ソース／ドレイン領域（３２２＿４）がソース領域である場合、第１ソース／ドレイン領域（３１１＿４）、第２ソース／ドレイン領域（３１２＿４）、及び第３ソース／ドレイン領域（３２１＿４）の第３方向ＤＲ３に沿った深さは、第４ソース／ドレイン領域（３２２＿４）の第３方向ＤＲ３に沿った深さより浅い。
なお、本発明の技術的思想はこれに制限されず、第１～第３ソース／ドレイン領域（３１１＿４、３１２＿４、３２１＿４）がドレイン領域であり、第４ソース／ドレイン領域（３２２＿４）がソース領域である場合、第１ソース／ドレイン領域（３１１＿４）、第２ソース／ドレイン領域（３１２＿４）、及び第３ソース／ドレイン領域（３２１＿４）の第３方向ＤＲ３に沿った深さは、第４ソース／ドレイン領域（３２２＿４）の第３方向ＤＲ３に沿った深さより浅い。
【0050】
【0051】
図１０を参照すると、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿５）と、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿５）は、ソース領域であり、ゲート構造体２００の第（２＿２）側（２００＿２２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿５）は、ドレイン領域である。
この場合、第３ソース／ドレイン領域（３２１＿５）は、第（２＿２）側（２００＿２２）と第３方向ＤＲ３に重畳する。
すなわち、２個のソース／ドレイン領域がソース領域であり、一つのソース／ドレイン領域がドレイン領域である。
また、２個のソース／ドレイン領域の間にドレイン領域が配置される。
この場合、ゲート構造体２００は、「Ｔ」字状の形状である。
なお、複数のソース領域の位置は、前述したゲート構造体の特定側壁に制限されず、多様に形成することができる。
この場合、第３ソース／ドレイン領域（３２１＿５）は、第（２＿２）側（２００＿２２）と第３方向ＤＲ３に重畳する。
すなわち、２個のソース／ドレイン領域がソース領域であり、一つのソース／ドレイン領域がドレイン領域である。
また、２個のソース／ドレイン領域の間にドレイン領域が配置される。
この場合、ゲート構造体２００は、「Ｔ」字状の形状である。
なお、複数のソース領域の位置は、前述したゲート構造体の特定側壁に制限されず、多様に形成することができる。
【0052】
一方、本発明の技術的思想はこれに制限されず、２個のソース／ドレイン領域がドレイン領域であり得、一つのソース／ドレイン領域がソース領域でもあり得る。
具体的に図には示していないが、この場合、第１ソース／ドレイン領域（３１１＿５）及び第２ソース／ドレイン領域（３１２＿５）の第３方向ＤＲ３に沿った深さは、第３ソース／ドレイン領域（３２１＿５）の第３方向ＤＲ３に沿った深さより深い。
なお、本発明の技術的思想はこれに制限されず、第１及び第２ソース／ドレイン領域（３１１＿５、３１２＿５）がドレイン領域であり、第３ソース／ドレイン領域（３２１＿５）がソース領域である場合、第１ソース／ドレイン領域（３１１＿５）及び第２ソース／ドレイン領域（３１２＿５）の第３方向ＤＲ３に沿った深さは、第３ソース／ドレイン領域（３２１＿５）の第３方向ＤＲ３に沿った深さより浅い。
具体的に図には示していないが、この場合、第１ソース／ドレイン領域（３１１＿５）及び第２ソース／ドレイン領域（３１２＿５）の第３方向ＤＲ３に沿った深さは、第３ソース／ドレイン領域（３２１＿５）の第３方向ＤＲ３に沿った深さより深い。
なお、本発明の技術的思想はこれに制限されず、第１及び第２ソース／ドレイン領域（３１１＿５、３１２＿５）がドレイン領域であり、第３ソース／ドレイン領域（３２１＿５）がソース領域である場合、第１ソース／ドレイン領域（３１１＿５）及び第２ソース／ドレイン領域（３１２＿５）の第３方向ＤＲ３に沿った深さは、第３ソース／ドレイン領域（３２１＿５）の第３方向ＤＲ３に沿った深さより浅い。
【0053】
【0054】
図１１を参照すると、ゲート構造体２００の内側壁（２００＿３）は、丸い（ｒｏｕｎｄ）曲線形状である。
この場合、ゲート構造体２００の少なくとも一部領域がエッチングされて形成されたゲート構造体２００の露出領域がラウンド形状である。
ゲート構造体２００の内側壁（２００＿３）は、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿７）とゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿７）の間に位置する。
また、ゲート構造体２００の内側壁（２００＿３）は、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿７）とゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿７）の間に位置する。
具体的に図には示していないが、トレンチ１２０Ｔの側面もラウンド形状であり得る。
この場合、ゲート構造体２００の少なくとも一部領域がエッチングされて形成されたゲート構造体２００の露出領域がラウンド形状である。
ゲート構造体２００の内側壁（２００＿３）は、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置された第１ソース／ドレイン領域（３１１＿７）とゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿７）の間に位置する。
また、ゲート構造体２００の内側壁（２００＿３）は、ゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置された第２ソース／ドレイン領域（３１２＿７）とゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿７）の間に位置する。
具体的に図には示していないが、トレンチ１２０Ｔの側面もラウンド形状であり得る。
【0055】
図１２は、本発明の他の実施形態による半導体装置の概略構成を説明するための上面図であり、図１３は、図１２のＣ－Ｃ線に沿って切断した断面図である。
説明の便宜上、図１～図５を用いて説明した内容と同一又は重複する内容については説明を簡略にするか省略する。
説明の便宜上、図１～図５を用いて説明した内容と同一又は重複する内容については説明を簡略にするか省略する。
【0056】
図１２を参照すると、複数のソース／ドレイン領域３００の第１方向ＤＲ１に沿った長さが互いに異なる。
図１２及び図１３を参照すると、半導体装置は、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置される第１ソース／ドレイン領域（３１１＿８）とゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置される第２ソース／ドレイン領域（３１２＿８）を含む。
また、半導体装置は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿８）及びゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿８）を含む。
図１２及び図１３を参照すると、半導体装置は、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置される第１ソース／ドレイン領域（３１１＿８）とゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置される第２ソース／ドレイン領域（３１２＿８）を含む。
また、半導体装置は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿８）及びゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿８）を含む。
【0057】
図１２及び図１３を参照すると、トレンチ１２０Ｔの第２側面（１２０Ｔ＿２）が図１に示すゲート構造体２００の第２内側壁（２００＿３２）と第３方向ＤＲ３に異なるレベルに配置されるように基板１００の少なくとも一部領域がエッチングされる。
例えば、トレンチ１２０Ｔの第２側面（１２０Ｔ＿２）は、ゲート構造体２００の第２内側壁（２００＿３２）と第３方向Ｄ３に整列しない。
これにより、第２側面（１２０Ｔ＿２）は、第２方向ＤＲ２を基準としてゲート構造体２００の第（１＿１）～（１＿４）側（２００＿１１、２００＿１２、２００＿１３、２００＿１４）よりゲート構造体２００の中心部に隣接するように配置される。
例えば、トレンチ１２０Ｔの第２側面（１２０Ｔ＿２）は、ゲート構造体２００の第２内側壁（２００＿３２）と第３方向Ｄ３に整列しない。
これにより、第２側面（１２０Ｔ＿２）は、第２方向ＤＲ２を基準としてゲート構造体２００の第（１＿１）～（１＿４）側（２００＿１１、２００＿１２、２００＿１３、２００＿１４）よりゲート構造体２００の中心部に隣接するように配置される。
【0058】
【0059】
図１４の半導体装置は、ゲート構造体２００の第（１＿１）側（２００＿１１）に隣接するように配置される第１ソース／ドレイン領域（３１１＿９）及びゲート構造体２００の第（１＿３）側（２００＿１３）に隣接するように配置される第２ソース／ドレイン領域（３１２＿９）を含む。
また、半導体装置は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿９）及びゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿９）を含む。
また、半導体装置は、ゲート構造体２００の第（１＿２）側（２００＿１２）に隣接するように配置された第３ソース／ドレイン領域（３２１＿９）及びゲート構造体２００の第（１＿４）側（２００＿１４）に隣接するように配置された第４ソース／ドレイン領域（３２２＿９）を含む。
【0060】
図１４を参照すると、複数のソース／ドレイン領域３００の第１方向ＤＲ１に沿った長さが互いに異なる。
図１４を参照すると、トレンチ１２０Ｔの側面が図１に示すゲート構造体２００の第２内側壁（２００＿３２）と第３方向ＤＲ３に異なるレベルに配置されるように基板１００の少なくとも一部領域がエッチングされる。
例えば、トレンチ１２０Ｔの側面は、ゲート電極ＧＥ及びゲート絶縁膜ＧＩの一部の下に配置される。
この場合、トレンチ１２０Ｔの側面は、丸い曲線形状であり得る。
図１４を参照すると、トレンチ１２０Ｔの側面が図１に示すゲート構造体２００の第２内側壁（２００＿３２）と第３方向ＤＲ３に異なるレベルに配置されるように基板１００の少なくとも一部領域がエッチングされる。
例えば、トレンチ１２０Ｔの側面は、ゲート電極ＧＥ及びゲート絶縁膜ＧＩの一部の下に配置される。
この場合、トレンチ１２０Ｔの側面は、丸い曲線形状であり得る。
【0061】
図１５は、本発明の一実施形態によるソースフォロワトランジスタの構造を概略的に示す断面図であり、図１６は、本発明の一実施形態によるイメージセンサの概略構成を示すブロック図であり、図１７は、本発明の一実施形態によるピクセルの構造を概略的に示す回路図である。
説明の便宜上、図１～図１４を用いて説明した内容と同一又は重複する内容については説明を簡略にするか省略する。
説明の便宜上、図１～図１４を用いて説明した内容と同一又は重複する内容については説明を簡略にするか省略する。
【0062】
図１５を参照すると、半導体装置１０００は、ソースフォロワトランジスタ１０００であり、基板１００、ゲート構造体２００、及び複数のソース／ドレイン領域３００を含む。
以下、図１～図１４を用いて説明した半導体装置１０００に関連する内容をソースフォロワトランジスタ１０００に同様に適用する。
なお、本発明の実施形態による半導体装置１０００は、ソースフォロワトランジスタ１０００に制限されず、多様な種類のトランジスタに適用することができる。
以下、図１～図１４を用いて説明した半導体装置１０００に関連する内容をソースフォロワトランジスタ１０００に同様に適用する。
なお、本発明の実施形態による半導体装置１０００は、ソースフォロワトランジスタ１０００に制限されず、多様な種類のトランジスタに適用することができる。
【0063】
ソース領域３１１及びドレイン領域３２２は、第１導電型又は第２導電型の不純物を含む。
一実施形態において、第１ソース／ドレイン領域３１１は、ソース領域であり、第２ソース／ドレイン領域３２２は、ドレイン領域である。
ゲート構造体２００は、導電性の物質を含み、ゲート絶縁膜ＧＩは、ゲート構造体２００を絶縁させるために絶縁物質を含む。
ソースフォロワトランジスタ１０００のゲート構造体２００に印加される電圧に応じて、ソース領域３１１からドレイン領域３２２に電荷などキャリアが移動する通路であるチャネルが形成される。
一実施形態によれば、チャネルは、基板１００内でゲート絶縁膜ＧＩから所定距離離隔した部分で形成される。
一実施形態において、第１ソース／ドレイン領域３１１は、ソース領域であり、第２ソース／ドレイン領域３２２は、ドレイン領域である。
ゲート構造体２００は、導電性の物質を含み、ゲート絶縁膜ＧＩは、ゲート構造体２００を絶縁させるために絶縁物質を含む。
ソースフォロワトランジスタ１０００のゲート構造体２００に印加される電圧に応じて、ソース領域３１１からドレイン領域３２２に電荷などキャリアが移動する通路であるチャネルが形成される。
一実施形態によれば、チャネルは、基板１００内でゲート絶縁膜ＧＩから所定距離離隔した部分で形成される。
【0064】
図１及び図１５を参照すると、複数のソース／ドレイン領域３００は、ゲート構造体２００の第（１＿１）及び（第１＿３）側（２００＿１１、２００＿１３）とそれぞれ第３方向ＤＲ３に重畳し、第２方向ＤＲ２に互いに離隔配置される第１及び第２ソース／ドレイン領域（３１１、３１２）及びゲート構造体２００の第（１＿２）及び第（１＿４）側（２００＿１２、２００＿１４）の少なくとも一つと第３方向ＤＲ３に重畳し、第１方向ＤＲ１に第１及び第２ソース／ドレイン領域（３１１、３１２）の少なくとも一つと離隔配置される第３ソース／ドレイン領域（３２１又は３２２）を含む。
この場合、第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第３ソース／ドレイン領域（３２１又は３２２）に印加される電圧は、互いに異なる。
この場合、第１～第３ソース／ドレイン領域（３１１、３１２、３２１）は、第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第３ソース／ドレイン領域（３２１又は３２２）に印加される電圧とが異なる値に基づいて動作する。
この場合、第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第３ソース／ドレイン領域（３２１又は３２２）に印加される電圧は、互いに異なる。
この場合、第１～第３ソース／ドレイン領域（３１１、３１２、３２１）は、第１及び第２ソース／ドレイン領域（３１１、３１２）に印加される電圧と第３ソース／ドレイン領域（３２１又は３２２）に印加される電圧とが異なる値に基づいて動作する。
【0065】
図１６に示すように、モジュールレンズ３０００は、光を屈折させてイメージセンサ２０００に入射させる。
イメージセンサ２０００は、入射した光によるデータＤＡＴＡを出力し、出力されたデータは、イメージプロセッサなどによってイメージデータに加工される。
図１６を参照すると、イメージセンサ２０００は、ピクセルアレイ２１００、ロウドライバ２２２０、リード回路２２４０、コントローラ２２６０、及び電圧供給回路２２８０を含む。
ピクセルアレイ２１００は、複数のピクセル１０００Ａを含む。
イメージセンサ２０００は、入射した光によるデータＤＡＴＡを出力し、出力されたデータは、イメージプロセッサなどによってイメージデータに加工される。
図１６を参照すると、イメージセンサ２０００は、ピクセルアレイ２１００、ロウドライバ２２２０、リード回路２２４０、コントローラ２２６０、及び電圧供給回路２２８０を含む。
ピクセルアレイ２１００は、複数のピクセル１０００Ａを含む。
【0066】
ピクセル１０００Ａは、光感知素子を含み、光感知素子は、吸収した光の強さに応じた電気的信号を発生させる。
ピクセル１０００Ａは、ロウドライバ２２２０が出力するロウ信号（Ｒ＿ＳＩＧ）により制御される。
例えば、ピクセル１０００Ａは、少なくとも一つのトランジスタを含み、トランジスタのゲートは、ロウ信号（Ｒ＿ＳＩＧ）に接続される。
また、ピクセル１０００Ａは、光感知素子が発生させた電気的信号を増幅させるトランジスタを含み、例えば、図１５に示すソースフォロワトランジスタ１０００を含む。
ピクセルアレイ２１００の一行に含まれたピクセル１０００Ａは、同じロウ信号（Ｒ＿ＳＩＧ）により制御される。
ピクセル１０００Ａは、光感知素子が発生させた電気的信号に応じた信号を出力する。
例えば、ピクセルアレイ２１００の一列に含まれたピクセル１０００Ａは、同じ信号ラインを介して出力電圧（Ｖ＿ＯＵＴ）をピクセルアレイ２１００の外部に出力する。
ピクセル１０００Ａは、ロウドライバ２２２０が出力するロウ信号（Ｒ＿ＳＩＧ）により制御される。
例えば、ピクセル１０００Ａは、少なくとも一つのトランジスタを含み、トランジスタのゲートは、ロウ信号（Ｒ＿ＳＩＧ）に接続される。
また、ピクセル１０００Ａは、光感知素子が発生させた電気的信号を増幅させるトランジスタを含み、例えば、図１５に示すソースフォロワトランジスタ１０００を含む。
ピクセルアレイ２１００の一行に含まれたピクセル１０００Ａは、同じロウ信号（Ｒ＿ＳＩＧ）により制御される。
ピクセル１０００Ａは、光感知素子が発生させた電気的信号に応じた信号を出力する。
例えば、ピクセルアレイ２１００の一列に含まれたピクセル１０００Ａは、同じ信号ラインを介して出力電圧（Ｖ＿ＯＵＴ）をピクセルアレイ２１００の外部に出力する。
【0067】
ロウドライバ２２２０は、コントローラ２２６０により制御され、ロウ信号（Ｒ＿ＳＩＧ）を出力してピクセルアレイ２１００に含まれたそれぞれのピクセル１０００Ａを制御する。
例えば、ロウドライバ２２２０は、ピクセル１０００Ａの光感知素子が光を吸収して発生させた電気的信号が伝達されるノードをリセットさせるか、発生した電気的信号をピクセルの外部に移動させることをロウ信号（Ｒ＿ＳＩＧ）により制御する。
リード回路２２４０は、ピクセルアレイ２１００から出力電圧（Ｖ＿ＯＵＴ）を受信し、出力電圧（Ｖ＿ＯＵＴ）に応じたデータＤＡＴＡを出力する。
例えば、リード回路２２４０は、ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を含み、ＡＤＣは、アナログ信号である出力電圧（Ｖ＿ＯＵＴ）の入力を受けてデジタル信号であるデータＤＡＴＡを出力する。
例えば、ロウドライバ２２２０は、ピクセル１０００Ａの光感知素子が光を吸収して発生させた電気的信号が伝達されるノードをリセットさせるか、発生した電気的信号をピクセルの外部に移動させることをロウ信号（Ｒ＿ＳＩＧ）により制御する。
リード回路２２４０は、ピクセルアレイ２１００から出力電圧（Ｖ＿ＯＵＴ）を受信し、出力電圧（Ｖ＿ＯＵＴ）に応じたデータＤＡＴＡを出力する。
例えば、リード回路２２４０は、ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を含み、ＡＤＣは、アナログ信号である出力電圧（Ｖ＿ＯＵＴ）の入力を受けてデジタル信号であるデータＤＡＴＡを出力する。
【0068】
コントローラ２２６０は、少なくとも一つの制御信号を出力し、制御信号によりロウドライバ２２２０及びリード回路２２４０を制御する。
電圧供給回路２２８０は、ピクセルアレイ２１００に電圧を供給する。
例えば、図１６に示すように、電圧供給回路２２８０は、第１及び第２電圧（Ｖ＿１、Ｖ＿２）を生成してピクセルアレイ２１００に供給する。
ピクセルアレイ２１００のピクセル１０００Ａが含むトランジスタに第１及び第２電圧（Ｖ＿１、Ｖ＿２）が印加される。
電圧供給回路２２８０は、ピクセルアレイ２１００に電圧を供給する。
例えば、図１６に示すように、電圧供給回路２２８０は、第１及び第２電圧（Ｖ＿１、Ｖ＿２）を生成してピクセルアレイ２１００に供給する。
ピクセルアレイ２１００のピクセル１０００Ａが含むトランジスタに第１及び第２電圧（Ｖ＿１、Ｖ＿２）が印加される。
【0069】
図１７を参照すると、ピクセル１０００Ａは、ロウ信号（Ｒ＿ＳＩＧ）により制御され、出力電圧（Ｖ＿ＯＵＴ）を出力する。
図１７に示すように、ピクセル１０００Ａは、伝達トランジスタ１２０Ａ、ソースフォロワトランジスタ１０００、選択トランジスタ１４０Ａ、及びリセットトランジスタ１５０Ａを含む。
また、ピクセル１０００Ａがロウドライバ２２２０から受信するロウ信号（Ｒ＿ＳＩＧ）は、リセット信号Ｒｘ、伝達信号Ｔｘ、及び選択信号Ｓｘを含む。
ピクセル１０００Ａに含まれたトランジスタは、ＭＯＳトランジスタであり得る。
図１７に示すように、ピクセル１０００Ａは、伝達トランジスタ１２０Ａ、ソースフォロワトランジスタ１０００、選択トランジスタ１４０Ａ、及びリセットトランジスタ１５０Ａを含む。
また、ピクセル１０００Ａがロウドライバ２２２０から受信するロウ信号（Ｒ＿ＳＩＧ）は、リセット信号Ｒｘ、伝達信号Ｔｘ、及び選択信号Ｓｘを含む。
ピクセル１０００Ａに含まれたトランジスタは、ＭＯＳトランジスタであり得る。
【0070】
ピクセル１０００Ａは、光を吸収して電気的信号を発生させる光感知素子１１０Ａを含み、例えば、光感知素子１１０Ａは、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）、フォトゲート（ｐｈｏｔｏｇａｔｅ）、又はフォトトランジスタ（ｐｈｏｔｏｔｒａｎｓｉｓｔｏｒ）などになる。
以下では、光感知素子１１０Ａが、図１７に示すようにフォトダイオードである場合を説明するが、本発明はこれに制限されるものではない。
以下では、光感知素子１１０Ａが、図１７に示すようにフォトダイオードである場合を説明するが、本発明はこれに制限されるものではない。
【0071】
伝達トランジスタ１２０Ａは、伝達信号Ｔｘに応じて、光感知素子１１０Ａが蓄積した電荷をフローティングディフュージョン領域ＦＤに通過又は遮断させる。
例えば、光感知素子１１０Ａが光を吸収して電荷を蓄積する間、伝達トランジスタ１２０Ａのゲートには、伝達トランジスタ１２０Ａをターン－オフさせる電圧の伝達信号Ｔｘが印加される。
また、光感知素子１１０Ａが一定時間の間、電荷を蓄積すると、伝達トランジスタ１２０Ａのゲートには、伝達トランジスタ１２０Ａをターン－オンさせる電圧の伝達信号Ｔｘが印加される。
例えば、光感知素子１１０Ａが光を吸収して電荷を蓄積する間、伝達トランジスタ１２０Ａのゲートには、伝達トランジスタ１２０Ａをターン－オフさせる電圧の伝達信号Ｔｘが印加される。
また、光感知素子１１０Ａが一定時間の間、電荷を蓄積すると、伝達トランジスタ１２０Ａのゲートには、伝達トランジスタ１２０Ａをターン－オンさせる電圧の伝達信号Ｔｘが印加される。
【0072】
ソースフォロワトランジスタ１０００は、フローティングディフュージョン領域ＦＤの電圧を増幅させ、選択トランジスタ１４０Ａは、選択信号Ｓｘに応じて、増幅された電圧を選択的に出力する。
リセットトランジスタ１５０Ａは、リセット信号Ｒｘに応じてフローティングディフュージョン領域ＦＤ及び第２電圧（Ｖ＿２）を互いに接続又は遮断させることによって、フローティングディフュージョン領域ＦＤの電圧を第２電圧（Ｖ＿２）に近接するリセット電圧に設定する。
このように、光感知素子１１０Ａが光を吸収して変換させた電気的信号を増幅する構成要素を含むピクセル１０００Ａを、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）という。
リセットトランジスタ１５０Ａは、リセット信号Ｒｘに応じてフローティングディフュージョン領域ＦＤ及び第２電圧（Ｖ＿２）を互いに接続又は遮断させることによって、フローティングディフュージョン領域ＦＤの電圧を第２電圧（Ｖ＿２）に近接するリセット電圧に設定する。
このように、光感知素子１１０Ａが光を吸収して変換させた電気的信号を増幅する構成要素を含むピクセル１０００Ａを、ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）という。
【0073】
図１７に示すように、ソースフォロワトランジスタ１０００のゲート構造体にフローティングディフュージョン領域ＦＤの電圧が印加され、ドレイン領域に第１電圧（Ｖ＿１）が印加される。
そのため、ソースフォロワトランジスタ１０００は、フローティングディフュージョン領域ＦＤの電圧に応じた電圧を、ドレイン領域を介して出力する。
そのため、ソースフォロワトランジスタ１０００は、フローティングディフュージョン領域ＦＤの電圧に応じた電圧を、ドレイン領域を介して出力する。
【0074】
図１６及び図１７を参照すると、第１及び第２電圧（Ｖ＿１、Ｖ＿２）は、イメージセンサ２０００の電圧供給回路２２８０により生成される。
第２電圧（Ｖ＿２）は、リセットトランジスタ１５０Ａを介してフローティングディフュージョン領域ＦＤをリセットさせるためのものであって、フローティングディフュージョン領域ＦＤのリセットは、伝達トランジスタ１２０Ａがターン－オフされた状態で行われるので、リセット前のフローティングディフュージョン領域ＦＤに閉じ込められていた電荷の移動による電流が流れる。
第２電圧（Ｖ＿２）は、リセットトランジスタ１５０Ａを介してフローティングディフュージョン領域ＦＤをリセットさせるためのものであって、フローティングディフュージョン領域ＦＤのリセットは、伝達トランジスタ１２０Ａがターン－オフされた状態で行われるので、リセット前のフローティングディフュージョン領域ＦＤに閉じ込められていた電荷の移動による電流が流れる。
【0075】
図１７に示すように、ピクセル１０００Ａに含まれたソースフォロワトランジスタ１０００のゲート、ソース、及びドレイン領域の電圧を、それぞれ（Ｖ＿Ｇ）、）Ｖ＿Ｓ）、及び（Ｖ＿Ｄ）という。
（Ｖ＿Ｇ）、（Ｖ＿Ｓ）、及び（Ｖ＿Ｄ）は、接地電圧を基準としてソースフォロワトランジスタ１０００のゲート、ソース、及びドレイン領域の電圧をそれぞれ示す。
（Ｖ＿Ｇ）、（Ｖ＿Ｓ）、及び（Ｖ＿Ｄ）は、接地電圧を基準としてソースフォロワトランジスタ１０００のゲート、ソース、及びドレイン領域の電圧をそれぞれ示す。
【0076】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0077】
１００ 基板
１１０ しきい電圧調整用イオン注入層
１２０Ｔ トレンチ
１２０ 絶縁膜
１３１、１３２ 低ドーピング領域
１４１ 層間絶縁膜
２００ ゲート構造体
２１０ スペーサ構造体
２１１、２１２ （第１、第２）スペーサパターン
３００ ソース／ドレイン領域
３１１、３１２、３２１、３２２ （第１～第４）ソース／ドレイン領域
３１１＿１～３１１＿９ 第１ソース／ドレイン領域
３１２＿１～３１２＿５、３１２＿７～３１２＿９ 第２ソース／ドレイン領域
３２１＿１～３２１＿５、３２１＿７～３２１＿９ 第３ソース／ドレイン領域
３２２＿２～３２２＿４、３２２＿７～３２２＿９ 第４ソース／ドレイン領域
４１１、４２１ ソース／ドレイン電極
４１２、４２２ コンタクト
４１３、４２３ 導電パターン
１０００ 半導体装置
ＡＣＴ アクティブ領域
ＧＩ ゲート絶縁膜
ＧＥ ゲート電極
１１０ しきい電圧調整用イオン注入層
１２０Ｔ トレンチ
１２０ 絶縁膜
１３１、１３２ 低ドーピング領域
１４１ 層間絶縁膜
２００ ゲート構造体
２１０ スペーサ構造体
２１１、２１２ （第１、第２）スペーサパターン
３００ ソース／ドレイン領域
３１１、３１２、３２１、３２２ （第１～第４）ソース／ドレイン領域
３１１＿１～３１１＿９ 第１ソース／ドレイン領域
３１２＿１～３１２＿５、３１２＿７～３１２＿９ 第２ソース／ドレイン領域
３２１＿１～３２１＿５、３２１＿７～３２１＿９ 第３ソース／ドレイン領域
３２２＿２～３２２＿４、３２２＿７～３２２＿９ 第４ソース／ドレイン領域
４１１、４２１ ソース／ドレイン電極
４１２、４２２ コンタクト
４１３、４２３ 導電パターン
１０００ 半導体装置
ＡＣＴ アクティブ領域
ＧＩ ゲート絶縁膜
ＧＥ ゲート電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】