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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023071630
(43)【公開日】2023-05-23
(54)【発明の名称】メモリ装置及びその動作方法
(51)【国際特許分類】
G11C 16/34 20060101AFI20230516BHJP
G11C 16/08 20060101ALI20230516BHJP
G11C 11/56 20060101ALI20230516BHJP
【ＦＩ】
G11C16/34 136
G11C16/08 123
G11C11/56 210
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022180364
(22)【出願日】2022-11-10
(31)【優先権主張番号】10-2021-0155153
(32)【優先日】2021-11-11
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2022-0063678
(32)【優先日】2022-05-24
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】朴 周 龍
(72)【発明者】
【氏名】鄭 原 宅
(72)【発明者】
【氏名】金 娜 娟
(72)【発明者】
【氏名】徐 智 園
(72)【発明者】
【氏名】玄 昇 容
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA19
5B225DB09
5B225EA05
5B225FA01
(57)【要約】 （修正有）
【課題】プログラム動作時に不良セルを検出するメモリ装置及びその動作方法を提供する。
【解決手段】動作方法は、選択されたメモリセルにプログラムパルスを提供する段階と、複数のプログラム状態の内のターゲットプログラム状態を検証するために第１検証電圧を選択されたメモリセルに印加する第１検証動作を実行する段階と、選択されたメモリセルが第１検証動作をパスした場合ターゲットプログラム状態にプログラムされたプログラムパスしたメモリセルの内の不良セルを検出するためにオーバービット検証電圧を提供する第２検証動作を実行する段階と、検出された不良セルの数を基準値と比較しプログラム動作の完了を決定する段階と、を有する。第２検証動作でターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、ターゲットプログラム状態の次のプログラム状態に対応する検証電圧である。
【選択図】図９Ａ
【解決手段】動作方法は、選択されたメモリセルにプログラムパルスを提供する段階と、複数のプログラム状態の内のターゲットプログラム状態を検証するために第１検証電圧を選択されたメモリセルに印加する第１検証動作を実行する段階と、選択されたメモリセルが第１検証動作をパスした場合ターゲットプログラム状態にプログラムされたプログラムパスしたメモリセルの内の不良セルを検出するためにオーバービット検証電圧を提供する第２検証動作を実行する段階と、検出された不良セルの数を基準値と比較しプログラム動作の完了を決定する段階と、を有する。第２検証動作でターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、ターゲットプログラム状態の次のプログラム状態に対応する検証電圧である。
【選択図】図９Ａ
【特許請求の範囲】
【請求項1】
複数のプログラム状態に複数のメモリセルをプログラムするためのメモリ装置の動作方法であって、
前記複数のメモリセルの内からターゲットプログラム状態にプログラムされるメモリセルを選択する段階と、
前記選択されたメモリセルにプログラムパルスを提供する段階と、
前記複数のプログラム状態の内のターゲットプログラム状態を検証するために、第１検証電圧を前記選択されたメモリセルに印加する第１検証動作を実行する段階と、
前記選択されたメモリセルが前記第１検証動作をパスした場合、前記ターゲットプログラム状態にプログラムされたプログラムパスしたメモリセルの内の不良セルを検出するために、オーバービット検証電圧を提供する第２検証動作を実行する段階と、
検出された不良セルの数を基準値と比較し、プログラム動作の完了を決定する段階と、を有し、
前記第２検証動作で、前記ターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する検証電圧であることを特徴とするメモリ装置の動作方法。
前記複数のメモリセルの内からターゲットプログラム状態にプログラムされるメモリセルを選択する段階と、
前記選択されたメモリセルにプログラムパルスを提供する段階と、
前記複数のプログラム状態の内のターゲットプログラム状態を検証するために、第１検証電圧を前記選択されたメモリセルに印加する第１検証動作を実行する段階と、
前記選択されたメモリセルが前記第１検証動作をパスした場合、前記ターゲットプログラム状態にプログラムされたプログラムパスしたメモリセルの内の不良セルを検出するために、オーバービット検証電圧を提供する第２検証動作を実行する段階と、
検出された不良セルの数を基準値と比較し、プログラム動作の完了を決定する段階と、を有し、
前記第２検証動作で、前記ターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する検証電圧であることを特徴とするメモリ装置の動作方法。
【請求項2】
前記メモリセルそれぞれは、ワードラインに接続され、選択メモリセル及び非選択メモリセルを含み、
前記第２検証動作を実行する段階は、前記選択メモリセル及び非選択メモリセルいずれにも前記オーバービット検証電圧を印加する段階と、
前記オーバービット検証電圧よりも、しきい電圧の高いプログラムパスしたメモリセルを前記不良セルとして検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置の動作方法。
前記第２検証動作を実行する段階は、前記選択メモリセル及び非選択メモリセルいずれにも前記オーバービット検証電圧を印加する段階と、
前記オーバービット検証電圧よりも、しきい電圧の高いプログラムパスしたメモリセルを前記不良セルとして検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置の動作方法。
【請求項3】
前記第２検証動作を実行する段階は、前記複数のメモリセルの内のプログラムパスしたメモリセルに前記オーバービット検証電圧を印加する段階と、
前記プログラムパスしたメモリセルの内の前記オーバービット検証電圧よりも、しきい電圧の高いオフセルを不良セルとして検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置の動作方法。
前記プログラムパスしたメモリセルの内の前記オーバービット検証電圧よりも、しきい電圧の高いオフセルを不良セルとして検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置の動作方法。
【請求項4】
前記第２検証動作を実行する段階は、前記複数のメモリセルの内の前記ターゲットプログラム状態にプログラムパスしたメモリセルに、前記オーバービット検証電圧を印加する段階と、
前記ターゲットプログラム状態にプログラムパスしたメモリセルの内の前記オーバービット検証電圧よりも、しきい電圧の高いオフセルを不良セルとして検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置の動作方法。
前記ターゲットプログラム状態にプログラムパスしたメモリセルの内の前記オーバービット検証電圧よりも、しきい電圧の高いオフセルを不良セルとして検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置の動作方法。
【請求項5】
前記第２検証動作を実行する段階は、前記ターゲットプログラム状態にプログラムされたメモリセルの内の一部のメモリセルのワードラインに前記オーバービット検証電圧を印加する段階を含むことを特徴とする請求項１に記載のメモリ装置の動作方法。
【請求項6】
前記第２検証動作を実行する段階は、前記次のプログラム状態を検証するために、前記次のプログラム状態に対応するメモリセルに第２検証電圧として前記オーバービット検証電圧を印加するときに実行されることを特徴とする請求項１に記載のメモリ装置の動作方法。
【請求項7】
しきい電圧に基づいて区分される複数のプログラム状態の内、対応するプログラム状態を有するようにプログラムされる複数のメモリセルを含むメモリセルアレイと、
前記メモリセルのワードラインに電圧を提供するロウデコーダと、
前記ロウデコーダを制御する制御ロジック回路と、を有し、
前記制御ロジック回路は、前記複数のメモリセルにプログラムパルスを提供し、前記複数のプログラム状態の内のターゲットプログラム状態を検証するために、前記ターゲットプログラム状態に対応するメモリセルの内から選択されたメモリセルに第１検証電圧を提供し、不良セルを検出するために前記ターゲットプログラム状態にプログラムされた選択されたメモリセルにオーバービット検証電圧を提供するように前記ロウデコーダを制御し、
前記制御ロジック回路は、前記不良セルが基準値以上検出された場合、前記不良セルに対する不良フラグを設定し、
前記オーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する第２検証電圧であることを特徴とするメモリ装置。
前記メモリセルのワードラインに電圧を提供するロウデコーダと、
前記ロウデコーダを制御する制御ロジック回路と、を有し、
前記制御ロジック回路は、前記複数のメモリセルにプログラムパルスを提供し、前記複数のプログラム状態の内のターゲットプログラム状態を検証するために、前記ターゲットプログラム状態に対応するメモリセルの内から選択されたメモリセルに第１検証電圧を提供し、不良セルを検出するために前記ターゲットプログラム状態にプログラムされた選択されたメモリセルにオーバービット検証電圧を提供するように前記ロウデコーダを制御し、
前記制御ロジック回路は、前記不良セルが基準値以上検出された場合、前記不良セルに対する不良フラグを設定し、
前記オーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する第２検証電圧であることを特徴とするメモリ装置。
【請求項8】
前記制御ロジック回路は、不良セル検出動作を実行するように構成された第１コアと、
前記不良セル検出動作以外の一般動作を実行するように構成された第２コアと、を含むことを特徴とする請求項７に記載のメモリ装置。
前記不良セル検出動作以外の一般動作を実行するように構成された第２コアと、を含むことを特徴とする請求項７に記載のメモリ装置。
【請求項9】
前記メモリセルアレイは、基板上に積層される複数のワードラインを含み、
前記制御ロジック回路は、前記複数のワードラインの内の一部のワードラインにのみ前記オーバービット検証電圧を提供するように前記ロウデコーダを制御することを特徴とする請求項７に記載のメモリ装置。
前記制御ロジック回路は、前記複数のワードラインの内の一部のワードラインにのみ前記オーバービット検証電圧を提供するように前記ロウデコーダを制御することを特徴とする請求項７に記載のメモリ装置。
【請求項10】
複数のプログラム状態に複数のメモリセルをプログラムするためのメモリ装置の動作方法であって、
前記複数のプログラム状態の内のターゲットプログラム状態を検証するために複数のメモリセルの内から選択されたメモリセルに対する第１検証動作を実行する段階と、
前記ターゲットプログラム状態が前記複数のプログラム状態の内の最も高いプログラム状態であるか否かを判断する段階と、
前記ターゲットプログラム状態が最も高いプログラム状態以外のプログラム状態である場合、前記選択されたメモリセルの内から不良セルを検出する第２検証動作を実行する段階と、を有し、
前記第２検証動作で前記ターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する検証電圧であることを特徴とするメモリ装置の動作方法。
前記複数のプログラム状態の内のターゲットプログラム状態を検証するために複数のメモリセルの内から選択されたメモリセルに対する第１検証動作を実行する段階と、
前記ターゲットプログラム状態が前記複数のプログラム状態の内の最も高いプログラム状態であるか否かを判断する段階と、
前記ターゲットプログラム状態が最も高いプログラム状態以外のプログラム状態である場合、前記選択されたメモリセルの内から不良セルを検出する第２検証動作を実行する段階と、を有し、
前記第２検証動作で前記ターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する検証電圧であることを特徴とするメモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリ装置に関し、特に、不良セルを検出するメモリ装置及びその動作方法に関する。
【背景技術】
【0002】
メモリ装置のメモリ容量は、製造工程技術の発達につれて増加している。
特に、メモリ装置の集積度を向上させるために、３次元構造を有するメモリ装置が研究されている。
特に、メモリ装置の集積度を向上させるために、３次元構造を有するメモリ装置が研究されている。
【0003】
３次元構造を有するメモリ装置の微細化工程技術が進められることにより、不良セルの数も増加しているという問題がある。
不良セルの増加は、メモリ容量の保証を困難にする。
これにより、メモリ装置は、不良セルを検出し、管理する方案が要求されている。
不良セルの増加は、メモリ容量の保証を困難にする。
これにより、メモリ装置は、不良セルを検出し、管理する方案が要求されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００６－１３３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の３次元構造を有するメモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、プログラム動作時に不良セルを検出するメモリ装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明によるメモリ装置の動作方法は、複数のプログラム状態に複数のメモリセルをプログラムするためのメモリ装置の動作方法であって、前記複数のメモリセルの内からターゲットプログラム状態にプログラムされるメモリセルを選択する段階と、前記選択されたメモリセルにプログラムパルスを提供する段階と、前記複数のプログラム状態の内のターゲットプログラム状態を検証するために、第１検証電圧を前記選択されたメモリセルに印加する第１検証動作を実行する段階と、前記選択されたメモリセルが前記第１検証動作をパスした場合、前記ターゲットプログラム状態にプログラムされたプログラムパスしたメモリセルの内の不良セルを検出するために、オーバービット検証電圧を提供する第２検証動作を実行する段階と、検出された不良セルの数を基準値と比較し、プログラム動作の完了を決定する段階と、を有し、前記第２検証動作で、前記ターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する検証電圧であることを特徴とする。
【0007】
上記目的を達成するためになされた本発明によるメモリ装置は、しきい電圧に基づいて区分される複数のプログラム状態の内、対応するプログラム状態を有するようにプログラムされる複数のメモリセルを含むメモリセルアレイと、前記メモリセルのワードラインに電圧を提供するロウデコーダと、前記ロウデコーダを制御する制御ロジック回路と、を有し、前記制御ロジック回路は、前記複数のメモリセルにプログラムパルスを提供し、前記複数のプログラム状態の内のターゲットプログラム状態を検証するために、前記ターゲットプログラム状態に対応するメモリセルの内から選択されたメモリセルに第１検証電圧を提供し、不良セルを検出するために前記ターゲットプログラム状態にプログラムされた選択されたメモリセルにオーバービット検証電圧を提供するように前記ロウデコーダを制御し、前記制御ロジック回路は、前記不良セルが基準値以上検出された場合、前記不良セルに対する不良フラグを設定し、前記オーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する第２検証電圧であることを特徴とする。
【0008】
上記目的を達成するためになされた本発明によるメモリ装置の動作方法は、複数のプログラム状態に複数のメモリセルをプログラムするためのメモリ装置の動作方法であって、前記複数のプログラム状態の内のターゲットプログラム状態を検証するために複数のメモリセルの内から選択されたメモリセルに対する第１検証動作を実行する段階と、前記ターゲットプログラム状態が前記複数のプログラム状態の内の最も高いプログラム状態であるか否かを判断する段階と、前記ターゲットプログラム状態が最も高いプログラム状態以外のプログラム状態である場合、前記選択されたメモリセルの内から不良セルを検出する第２検証動作を実行する段階と、を有し、前記第２検証動作で前記ターゲットプログラム状態にプログラムされたメモリセルに提供されるオーバービット検証電圧は、前記ターゲットプログラム状態の次のプログラム状態に対応する検証電圧であることを特徴とする。
【発明の効果】
【0009】
本発明に係るメモリ装置及びその動作方法よれば、メモリ装置は、プログラム動作時にオーバービット検出電圧を利用し、オーバープログラムされた不良セルを検出することができる。
メモリ装置は、検出された不良セルに関連する状態情報であるフェイルフラグを保存することで不良セルを管理し、不良セルの代わりに、他のメモリ領域にデータを保存することができる。
したがって、プログラム動作を実行する段階において、予め不良セルを検出して管理することで、メモリ装置の信頼度を向上させることができる。
メモリ装置は、検出された不良セルに関連する状態情報であるフェイルフラグを保存することで不良セルを管理し、不良セルの代わりに、他のメモリ領域にデータを保存することができる。
したがって、プログラム動作を実行する段階において、予め不良セルを検出して管理することで、メモリ装置の信頼度を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態によるメモリシステムの概略構成を示すブロック図である。
【図3】本発明の実施形態によるメモリブロックの概略回路図である。
【図4A】本発明の実施形態によるメモリブロックの概略構成を示す斜視図である。
【図4B】本発明の実施形態によるメモリブロックの概略構成を示す斜視図である。
【図7】ワードラインとワードラインコンタクトの概略構造を説明するための部分断面図である。
【図8】不良セルの特性を説明するための図である。
【図9A】本発明によるメモリ装置の動作方法を説明するためのフローチャートである。
【図9B】本発明によるメモリ装置の動作方法を説明するためのフローチャートである。
【図10A】本発明によるメモリ装置の動作方法を説明するためのフローチャートである。
【図11A】本発明によるメモリ装置の動作方法を説明するためのフローチャートである。
【図12A】本発明によるメモリ装置の動作方法を説明するためのフローチャートである。
【図13】本発明の実施形態においてメモリ装置の動作を時系列的に説明するための図である。
【図14】本発明の実施形態によって、「Ｂ－ＶＮＡＮＤ」構造を有するメモリ装置の概略構成を示す部分断面図である。
【図15】本発明の実施形態によるＳＳＤシステムを示すブロック図である。
【発明を実施するための形態】
【0011】
次に、本発明に係るメモリ装置及びその動作方法を実施するための形態の具体例を図面を参照しながら説明する。
【0012】
図１は、本発明の実施形態によるメモリシステム１０の概略構成を示すブロック図である。
図１を参照すると、メモリシステム１０は、メモリ装置１００及びメモリコントローラ２００を含む。
実施形態において、メモリ装置１００及びメモリコントローラ２００それぞれは、メモリチップでもあり、又は、複数のメモリチップが積層されて形成され得る。
図１を参照すると、メモリシステム１０は、メモリ装置１００及びメモリコントローラ２００を含む。
実施形態において、メモリ装置１００及びメモリコントローラ２００それぞれは、メモリチップでもあり、又は、複数のメモリチップが積層されて形成され得る。
【0013】
メモリシステム１０は、パーソナルコンピュータ、サーバ、データセンタ、スマートフォン、タブレットＰＣ、自律走行自動車、携帯用ゲームコンソール、ウェアラブル機器のような電子装置に含まれるか、装着される。
例えば、メモリシステム１０は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のようなストレージ装置として具現される。
例えば、メモリシステム１０は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）のようなストレージ装置として具現される。
【0014】
メモリコントローラ２００は、メモリ装置１００の全般的な動作を制御する。
具体的には、メモリコントローラ２００は、メモリ装置１００及びメモリコントローラ２００を接続するバスを介してメモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、及び／又は、制御信号ＣＴＲＬを提供してメモリ装置１００を制御する。
メモリ装置１００は、メモリコントローラ２００の制御によって動作する。
メモリ装置１００は、メモリコントローラ２００の制御によって、保存されたデータＤＡＴＡを出力するか、又はメモリコントローラ２００から提供されたデータＤＡＴＡを保存する。
実施形態において、メモリコントローラ２００は、メモリ装置１００の状態を確認するためのコマンドＣＭＤをメモリ装置１００に伝送する。
メモリ装置１００は、コマンドＣＭＤに応答して不良セルに関連する情報を含む状態情報信号ＳＩをメモリコントローラ２００に伝送する。
具体的には、メモリコントローラ２００は、メモリ装置１００及びメモリコントローラ２００を接続するバスを介してメモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤＲ、及び／又は、制御信号ＣＴＲＬを提供してメモリ装置１００を制御する。
メモリ装置１００は、メモリコントローラ２００の制御によって動作する。
メモリ装置１００は、メモリコントローラ２００の制御によって、保存されたデータＤＡＴＡを出力するか、又はメモリコントローラ２００から提供されたデータＤＡＴＡを保存する。
実施形態において、メモリコントローラ２００は、メモリ装置１００の状態を確認するためのコマンドＣＭＤをメモリ装置１００に伝送する。
メモリ装置１００は、コマンドＣＭＤに応答して不良セルに関連する情報を含む状態情報信号ＳＩをメモリコントローラ２００に伝送する。
【0015】
例えば、状態情報信号ＳＩは、不良セルを含むバッドブロックに関連する情報を含む。
実施形態において、メモリ装置１００は、データＤＡＴＡをプログラムする間に不良セル検出動作を実行し、不良セルが検出される場合、不良フラグＦＬＡＧを設定する。
メモリコントローラ２００から伝送されたコマンドＣＭＤに応答し、不良フラグＦＬＡＧによる状態情報信号ＳＩをメモリコントローラ２００に伝送する。
また、実施形態において、メモリ装置１００は、不良セルが検出されない場合、プログラム動作がパスされたことを指示するパスフラグを設定し、パスフラグによる状態情報信号ＳＩをメモリコントローラ２００に伝送する。
実施形態において、メモリ装置１００は、データＤＡＴＡをプログラムする間に不良セル検出動作を実行し、不良セルが検出される場合、不良フラグＦＬＡＧを設定する。
メモリコントローラ２００から伝送されたコマンドＣＭＤに応答し、不良フラグＦＬＡＧによる状態情報信号ＳＩをメモリコントローラ２００に伝送する。
また、実施形態において、メモリ装置１００は、不良セルが検出されない場合、プログラム動作がパスされたことを指示するパスフラグを設定し、パスフラグによる状態情報信号ＳＩをメモリコントローラ２００に伝送する。
【0016】
メモリ装置１００は、メモリセルアレイ１１０、及び制御ロジック回路１２０を含む。
メモリセルアレイ１１０は、ワードライン及びビットラインに接続された複数のメモリセルを含む。
アドレスＡＤＤＲにおいて、ロウアドレスは、ワードラインの内の少なくとも１本を示し、アドレスＡＤＤＲにおいて、カラムアドレスは、ビットラインの内の少なくとも１本を示す。
例えば、複数のメモリセルは、フラッシュメモリセルでもある。
メモリセルアレイ１１０は、ワードライン及びビットラインに接続された複数のメモリセルを含む。
アドレスＡＤＤＲにおいて、ロウアドレスは、ワードラインの内の少なくとも１本を示し、アドレスＡＤＤＲにおいて、カラムアドレスは、ビットラインの内の少なくとも１本を示す。
例えば、複数のメモリセルは、フラッシュメモリセルでもある。
【0017】
しかし、本発明は、それに限定されず、メモリセルは、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＴＲＡＭ（Ｔｈｙｒｉｓｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルであり得る。
以下、メモリセルがＮＡＮＤフラッシュメモリセルである実施形態を中心に本発明の実施形態を説明する。
以下、メモリセルがＮＡＮＤフラッシュメモリセルである実施形態を中心に本発明の実施形態を説明する。
【0018】
実施形態において、メモリセルアレイ１１０は、第１方向（例えば、垂直方向）に沿って積層されたワードライン、及びワードラインを貫通して第１方向に延長されるチャネル構造物、すなわち、垂直チャネル構造物を含む。
これにより、メモリセルアレイ１１０は、「３次元（３Ｄ）メモリセルアレイ」とも指称する。
例えば、メモリセルがＮＡＮＤフラッシュメモリセルである場合、メモリセルアレイ１１０は、「３ＤＮＡＮＤメモリセルアレイ」とも指称する。
これにより、メモリセルアレイ１１０は、「３次元（３Ｄ）メモリセルアレイ」とも指称する。
例えば、メモリセルがＮＡＮＤフラッシュメモリセルである場合、メモリセルアレイ１１０は、「３ＤＮＡＮＤメモリセルアレイ」とも指称する。
【0019】
制御ロジック回路１２０は、コマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬに基づいて、メモリセルアレイ１１０にデータをプログラム、メモリセルアレイ１１０からデータを読み取り、又はメモリセルアレイ１１０に保存されたデータを消去するための各種制御信号を生成する。
また、制御ロジック回路１２０は、メモリセルアレイ１１０にデータをプログラムする間に、メモリセルアレイ１１０に含まれた不良セルを検出する動作を共に実行するように、制御信号を生成する。
制御ロジック回路１２０は、検出された不良セルに関連する情報を管理し、例えば、不良フラグＦＬＡＧを設定する。
また、制御ロジック回路１２０は、メモリセルアレイ１１０にデータをプログラムする間に、メモリセルアレイ１１０に含まれた不良セルを検出する動作を共に実行するように、制御信号を生成する。
制御ロジック回路１２０は、検出された不良セルに関連する情報を管理し、例えば、不良フラグＦＬＡＧを設定する。
【0020】
図２は、本発明の実施形態による図１のメモリ装置１００の概略構成を示すブロック図である。
図２を参照すると、メモリ装置１００は、メモリセルアレイ１１０、制御ロジック回路１２０、データ入出力回路１３０、ページバッファ回路１４０、電圧生成器１５０、及びロウデコーダ１６０を含む。
実施形態によって、制御ロジック回路１２０、データ入出力回路１３０、ページバッファ回路１４０、電圧生成器１５０、及びロウデコーダ１６０を、「周辺回路」３０とも指称する。
図２を参照すると、メモリ装置１００は、メモリセルアレイ１１０、制御ロジック回路１２０、データ入出力回路１３０、ページバッファ回路１４０、電圧生成器１５０、及びロウデコーダ１６０を含む。
実施形態によって、制御ロジック回路１２０、データ入出力回路１３０、ページバッファ回路１４０、電圧生成器１５０、及びロウデコーダ１６０を、「周辺回路」３０とも指称する。
【0021】
実施形態において、メモリ装置１００は、ＣＯＰ（Ｃｅｌｌ Ｏｖｅｒ Ｐｅｒｉｐｈｅｒｙ）構造を有し、この際、メモリセルアレイ１１０は、第１半導体層（例えば、図５のＬ１）に配置され、周辺回路は、第２半導体層（例えば、図５のＬ２）に配置される。
また、実施形態において、メモリ装置１００は、「Ｂ－ＶＮＡＮＤ」（Ｂｏｎｄｉｎｇ－Ｖｅｒｔｉｃａｌ ＮＡＮＤ）構造を有し、この際、メモリセルアレイ１１０は、第１半導体チップ（例えば、図１４のＣＥＬＬ）に配置され、周辺回路は、第２半導体チップ（例えば、図１４のＰＥＲＩ）に配置される。
また、実施形態において、メモリ装置１００は、「Ｂ－ＶＮＡＮＤ」（Ｂｏｎｄｉｎｇ－Ｖｅｒｔｉｃａｌ ＮＡＮＤ）構造を有し、この際、メモリセルアレイ１１０は、第１半導体チップ（例えば、図１４のＣＥＬＬ）に配置され、周辺回路は、第２半導体チップ（例えば、図１４のＰＥＲＩ）に配置される。
【0022】
メモリセルアレイ１１０は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含む（ｚは、正の整数）。
複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）それぞれは、複数のメモリセルを含む。
実施形態において、メモリブロックは、消去単位でもあり、すなわち、消去動作時に共に消去されるメモリセルの領域を意味する。
例えば、メモリブロックは、複数のワードラインＷＬが配置され、同じブロックアドレスを有するアドレスとして識別される連続するメモリ領域を含む。
メモリセルアレイ１１０は、ビットラインＢＬを介してページバッファ回路１４０に接続され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを介してロウデコーダ１６０に接続される。
複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）それぞれは、複数のメモリセルを含む。
実施形態において、メモリブロックは、消去単位でもあり、すなわち、消去動作時に共に消去されるメモリセルの領域を意味する。
例えば、メモリブロックは、複数のワードラインＷＬが配置され、同じブロックアドレスを有するアドレスとして識別される連続するメモリ領域を含む。
メモリセルアレイ１１０は、ビットラインＢＬを介してページバッファ回路１４０に接続され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを介してロウデコーダ１６０に接続される。
【0023】
実施形態において、メモリセルアレイ１１０は、複数のＮＡＮＤストリングを含む３次元メモリセルアレイを含み、これについては、図４～図６Ｂを参照して詳述する。
米国特許出願公開第７，６７９，１３３号明細書、米国特許出願公開第８，５５３，４６６号明細書、米国特許出願公開第８，６５４，５８７号明細書、米国特許出願公開第８，５５９，２３５号明細書、及び米国特許出願公開第２０１１／０２３３６４８号明細書は、３次元メモリセルアレイが複数レベルで構成され、ワードライン及び／又はビットラインがレベル間に共有されている３次元メモリセルアレイに関連する適切な構成を詳述するものであって、本明細書に引用形式によって結合される。
米国特許出願公開第７，６７９，１３３号明細書、米国特許出願公開第８，５５３，４６６号明細書、米国特許出願公開第８，６５４，５８７号明細書、米国特許出願公開第８，５５９，２３５号明細書、及び米国特許出願公開第２０１１／０２３３６４８号明細書は、３次元メモリセルアレイが複数レベルで構成され、ワードライン及び／又はビットラインがレベル間に共有されている３次元メモリセルアレイに関連する適切な構成を詳述するものであって、本明細書に引用形式によって結合される。
【0024】
制御ロジック回路１２０は、コマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬに基づいて、メモリセルアレイ１１０にデータをプログラムし、メモリセルアレイ１１０からデータを読み取り、又は、メモリセルアレイ１１０に保存されたデータを消去するための各種制御信号、例えば、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）、ロウアドレス（Ｘ－ＡＤＤＲ）及びカラムアドレス（Ｙ－ＡＤＤＲ）を出力する。
制御ロジック回路１２０は、不良セルを検出するための各種制御信号、例えば、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）、ロウアドレス（Ｘ－ＡＤＤＲ）及びカラムアドレス（Ｙ－ＡＤＤＲ）を出力する。
制御ロジック回路１２０は、不良セルを検出するための各種制御信号、例えば、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）、ロウアドレス（Ｘ－ＡＤＤＲ）及びカラムアドレス（Ｙ－ＡＤＤＲ）を出力する。
【0025】
実施形態において、制御ロジック回路１２０は、複数のコアを含む。
例えば、制御ロジック回路１２０は、不良セル検出動作を実行するように構成された第１コア、及び不良セル検出動作以外の一般動作を実行するように構成された第２コアを含む。
第１コアは、不良セル検出動作を実行するために特化されたコアであって、第２コアよりも簡単な構成でもある。
但し、図２に示したものとは違って、制御ロジック回路１２０は、単一コアによっても構成され、単一コアで不良セル検出動作を実行することもできる。
例えば、制御ロジック回路１２０は、不良セル検出動作を実行するように構成された第１コア、及び不良セル検出動作以外の一般動作を実行するように構成された第２コアを含む。
第１コアは、不良セル検出動作を実行するために特化されたコアであって、第２コアよりも簡単な構成でもある。
但し、図２に示したものとは違って、制御ロジック回路１２０は、単一コアによっても構成され、単一コアで不良セル検出動作を実行することもできる。
【0026】
データ入出力回路１３０は、複数のデータラインＤＬｓを介してページバッファ回路１４０と接続される。
データ入出力回路１３０は、外部のメモリコントローラから受信されたデータＤＡＴＡを、データラインＤＬｓを介してページバッファ回路１４０に提供するか、又はデータラインＤＬｓを介してページバッファ回路１４０から受信されたデータＤＡＴＡを、メモリコントローラに提供する。
データ入出力回路１３０は、制御ロジック回路１２０からの制御信号によって動作する。
データ入出力回路１３０は、外部のメモリコントローラから受信されたデータＤＡＴＡを、データラインＤＬｓを介してページバッファ回路１４０に提供するか、又はデータラインＤＬｓを介してページバッファ回路１４０から受信されたデータＤＡＴＡを、メモリコントローラに提供する。
データ入出力回路１３０は、制御ロジック回路１２０からの制御信号によって動作する。
【0027】
電圧生成器１５０は、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）に基づいてメモリセルアレイ１１０に対するプログラム、読み取り及び消去動作を実行するための多様な種類の電圧を生成する。
具体的には、電圧生成器１５０は、ワードライン電圧ＶＷＬ、例えば、プログラム電圧、読み取り電圧、パス電圧、消去検証電圧又はプログラム検証電圧、及びオーバービット検証電圧などを生成する。
また、電圧生成器１５０は、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）に基づいて、ストリング選択ライン電圧及びグラウンド選択ライン電圧をさらに生成する。
具体的には、電圧生成器１５０は、ワードライン電圧ＶＷＬ、例えば、プログラム電圧、読み取り電圧、パス電圧、消去検証電圧又はプログラム検証電圧、及びオーバービット検証電圧などを生成する。
また、電圧生成器１５０は、電圧制御信号（ＣＴＲＬ＿ｖｏｌ）に基づいて、ストリング選択ライン電圧及びグラウンド選択ライン電圧をさらに生成する。
【0028】
ロウデコーダ１６０は、ロウアドレス（Ｘ－ＡＤＤＲ）（例えば、ブロックアドレス）に応答して複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つを選択し、選択されたメモリブロックのワードラインＷＬの内の１つを選択し、複数のストリング選択ラインＳＳＬの内の１つを選択する。
実施形態において、ロウデコーダ１６０は、制御ロジック回路１２０の制御によって、複数のメモリセルのワードラインにプログラムパルスを提供し、ターゲットプログラム状態に対応するメモリセルのワードラインに検証電圧を提供し、不良セルを検出するためにターゲットプログラム状態にプログラムされたメモリセルのワードラインにオーバービット検証電圧を提供する。
実施形態において、ロウデコーダ１６０は、制御ロジック回路１２０の制御によって、複数のメモリセルのワードラインにプログラムパルスを提供し、ターゲットプログラム状態に対応するメモリセルのワードラインに検証電圧を提供し、不良セルを検出するためにターゲットプログラム状態にプログラムされたメモリセルのワードラインにオーバービット検証電圧を提供する。
【0029】
ページバッファ回路１４０は、カラムアドレス（Ｙ－ＡＤＤＲ）に応答してビットラインＢＬの内の一部ビットラインを選択する。
ページバッファ回路１４０は、動作モードによって書込みドライバ又は感知増幅器として動作する。
実施形態において、ページバッファ回路１４０は、不良セル検証動作を実行する前にプログラムされたセルに関連するプログラム情報を有する。
ページバッファ回路１４０は、プログラム情報に基づいて、直前にプログラムされたセルに対する不良セル検証動作を実行する。
例えば、ページバッファ回路１４０は、複数のラッチを含む。
それぞれのラッチは、ビットライン又はビットライングループに接続されて専用され、ラッチそれぞれは、プログラム、リード、選択／非選択、オン／オフ状態（例えば、読み取り電圧、検証電圧、又は、オーバービット電圧に関連する状態）を指示するための情報（例えば、ビット）を保存する。
複数のラッチには、メモリセルアレイ１１０から読み取ったデータを保存するか、又はメモリセルアレイ１１０にプログラムされるデータが一時保存される。
実施形態において、ラッチには、プログラムされたデータとプログラムされるデータが共に保存される。
また、ラッチには、不良セル検証動作の実行前にプログラムされたセルに関連する状態情報が保存される。
ページバッファ回路１４０は、動作モードによって書込みドライバ又は感知増幅器として動作する。
実施形態において、ページバッファ回路１４０は、不良セル検証動作を実行する前にプログラムされたセルに関連するプログラム情報を有する。
ページバッファ回路１４０は、プログラム情報に基づいて、直前にプログラムされたセルに対する不良セル検証動作を実行する。
例えば、ページバッファ回路１４０は、複数のラッチを含む。
それぞれのラッチは、ビットライン又はビットライングループに接続されて専用され、ラッチそれぞれは、プログラム、リード、選択／非選択、オン／オフ状態（例えば、読み取り電圧、検証電圧、又は、オーバービット電圧に関連する状態）を指示するための情報（例えば、ビット）を保存する。
複数のラッチには、メモリセルアレイ１１０から読み取ったデータを保存するか、又はメモリセルアレイ１１０にプログラムされるデータが一時保存される。
実施形態において、ラッチには、プログラムされたデータとプログラムされるデータが共に保存される。
また、ラッチには、不良セル検証動作の実行前にプログラムされたセルに関連する状態情報が保存される。
【0030】
図３は、本発明の実施形態によるメモリブロックＢＬＫの概略回路図である。
図３を参照すると、メモリブロックＢＬＫは、図２の複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つに対応する。
メモリブロックＢＬＫは、ＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）を含み、各ＮＡＮＤストリング（例えば、ＮＳ１１）は、直列に接続されたストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣｓ及びグラウンド選択トランジスタＧＳＴを含む。
各ＮＡＮＤストリングに含まれたトランジスタ（ＳＳＴ、ＧＳＴ）及びメモリセルＭＣｓは、基板上で垂直方向に沿って積層された構造を形成する。
図３を参照すると、メモリブロックＢＬＫは、図２の複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つに対応する。
メモリブロックＢＬＫは、ＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）を含み、各ＮＡＮＤストリング（例えば、ＮＳ１１）は、直列に接続されたストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣｓ及びグラウンド選択トランジスタＧＳＴを含む。
各ＮＡＮＤストリングに含まれたトランジスタ（ＳＳＴ、ＧＳＴ）及びメモリセルＭＣｓは、基板上で垂直方向に沿って積層された構造を形成する。
【0031】
ワードライン（ＷＬ１～ＷＬ８）は、第２水平方向に沿って延長され、ビットライン（ＢＬ１～ＢＬ３）は、第１水平方向に沿って延長される。
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が位置し、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が位置し、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が位置する。
ストリング選択トランジスタＳＳＴは、対応するストリング選択ライン（ＳＳＬ１～ＳＳＬ３）に接続される。
メモリセルＭＣｓは、対応するワードライン（ＷＬ１～ＷＬ８）にそれぞれ接続される。
グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）に接続される。
ストリング選択トランジスタＳＳＴは、対応するビットラインに接続され、グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬに接続される。
ここで、ＮＡＮＤストリングの数、ワードラインの数、ビットラインの数、グラウンド選択ラインの数、及びストリング選択ラインの数は、実施形態によって多様に変更され得る。
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が位置し、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が位置し、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が位置する。
ストリング選択トランジスタＳＳＴは、対応するストリング選択ライン（ＳＳＬ１～ＳＳＬ３）に接続される。
メモリセルＭＣｓは、対応するワードライン（ＷＬ１～ＷＬ８）にそれぞれ接続される。
グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）に接続される。
ストリング選択トランジスタＳＳＴは、対応するビットラインに接続され、グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬに接続される。
ここで、ＮＡＮＤストリングの数、ワードラインの数、ビットラインの数、グラウンド選択ラインの数、及びストリング選択ラインの数は、実施形態によって多様に変更され得る。
【0032】
図４Ａは、本発明の実施形態によるメモリブロックＢＬＫａの概略構成を示す斜視図である。
図４Ａを参照すると、メモリブロックＢＬＫａは、図２の複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つに対応する。
メモリブロックＢＬＫａは、基板ＳＵＢに対して垂直方向に形成される複数のワードラインＷＬを含む。
図４Ａを参照すると、メモリブロックＢＬＫａは、図２の複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つに対応する。
メモリブロックＢＬＫａは、基板ＳＵＢに対して垂直方向に形成される複数のワードラインＷＬを含む。
【0033】
基板ＳＵＢは、第１導電型（例えば、ｐ型）を有し、基板ＳＵＢ上に第２水平方向ＨＤ２に沿って延長され、第２導電型（例えば、ｎ型）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第２水平方向ＨＤ２に沿って延長される複数の絶縁膜ＩＬが垂直方向ＶＤに沿って順次に提供され、複数の絶縁膜ＩＬは、垂直方向ＶＤに沿って特定距離ほど離隔される。
例えば、複数の絶縁膜ＩＬは、酸化ケイ素のような絶縁物質を含む。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１水平方向ＨＤ１に沿って順次に配置され、垂直方向ＶＤに沿って複数の絶縁膜ＩＬを貫通する複数のピラー（ｐｉｌｌａｒｓ）Ｐが提供される。
例えば、複数のピラーＰは、複数の絶縁膜ＩＬを貫通して基板ＳＵＢとコンタクトする。
具体的には、各ピラーＰの表面層（ｓｕｒｆａｃｅ ｌａｙｅｒ）Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域として機能しうる。一方、各ピラーＰの内部層Ｉは、酸化ケイ素のような絶縁物質又はエアギャップ（ａｉｒ ｇａｐ）を含む。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第２水平方向ＨＤ２に沿って延長される複数の絶縁膜ＩＬが垂直方向ＶＤに沿って順次に提供され、複数の絶縁膜ＩＬは、垂直方向ＶＤに沿って特定距離ほど離隔される。
例えば、複数の絶縁膜ＩＬは、酸化ケイ素のような絶縁物質を含む。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１水平方向ＨＤ１に沿って順次に配置され、垂直方向ＶＤに沿って複数の絶縁膜ＩＬを貫通する複数のピラー（ｐｉｌｌａｒｓ）Ｐが提供される。
例えば、複数のピラーＰは、複数の絶縁膜ＩＬを貫通して基板ＳＵＢとコンタクトする。
具体的には、各ピラーＰの表面層（ｓｕｒｆａｃｅ ｌａｙｅｒ）Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域として機能しうる。一方、各ピラーＰの内部層Ｉは、酸化ケイ素のような絶縁物質又はエアギャップ（ａｉｒ ｇａｐ）を含む。
【0034】
隣接した２本の共通ソースラインＣＳＬ間の領域において、絶縁膜ＩＬ、ピラーＰ、及び基板ＳＵＢの露出された表面に沿って電荷保存層（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ：ＣＳ）が提供される。
電荷保存層ＣＳは、ゲート絶縁層（又は「トンネリング絶縁層」と称する）、電荷トラップ層及びブロッキング絶縁層を含む。
例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を有する。
また、隣接した２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出された表面上に、選択ライン（ＧＳＬ、ＳＳＬ）及びワードライン（ＷＬ１～ＷＬ８）のようなゲート電極ＧＥが提供される。
電荷保存層ＣＳは、ゲート絶縁層（又は「トンネリング絶縁層」と称する）、電荷トラップ層及びブロッキング絶縁層を含む。
例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を有する。
また、隣接した２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出された表面上に、選択ライン（ＧＳＬ、ＳＳＬ）及びワードライン（ＷＬ１～ＷＬ８）のようなゲート電極ＧＥが提供される。
【0035】
メモリセルは、ピラーＰとワードラインＷＬ（ワードラインＷＬのピラーの延長部分に形成されたメモリセル）の交点にメモリセルトランジスタ形態に形成され、各メモリセルトランジスタは、対応するワードラインＷＬに形成されるゲート、ソースドレイン（Ｓ／Ｄ）領域及びピラーＰの表面層Ｓによって形成されたチャネル、及びメモリセルトランジスタのゲートとチャネルとの間に介在する電荷保存層ＣＳによって形成された電荷保存素子を含む。
それぞれのメモリセルトランジスタは、メモリセルトランジスタがオン又は、オフ状態を保持する電圧が変更されるように電荷保存素子によって保存された電荷量に基づいて変更されるしきい電圧を有する。
したがって、メモリセルトランジスタは、所望のプログラム状態（例えば、データの１つ以上のビットを示すために、対応するしきい電圧範囲のターゲットプログラム状態）にプログラムされ得る。
それぞれのメモリセルトランジスタは、メモリセルトランジスタがオン又は、オフ状態を保持する電圧が変更されるように電荷保存素子によって保存された電荷量に基づいて変更されるしきい電圧を有する。
したがって、メモリセルトランジスタは、所望のプログラム状態（例えば、データの１つ以上のビットを示すために、対応するしきい電圧範囲のターゲットプログラム状態）にプログラムされ得る。
【0036】
複数のピラーＰ上には、ドレイン又はドレインコンタクトＤＲがそれぞれ提供される。
例えば、ドレイン又はドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含む。
ドレインコンタクトＤＲ上に、第１水平方向ＨＤ１に延長し、第２水平方向ＨＤ２に沿って特定距離ほど離隔されて配置されたビットライン（ＢＬ１～ＢＬ３）が提供される。
例えば、ドレイン又はドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含む。
ドレインコンタクトＤＲ上に、第１水平方向ＨＤ１に延長し、第２水平方向ＨＤ２に沿って特定距離ほど離隔されて配置されたビットライン（ＢＬ１～ＢＬ３）が提供される。
【0037】
図４Ｂは、本発明の実施形態によるメモリブロックＢＬＫｂの概略構成を示す斜視図である。
図４Ｂを参照すると、メモリブロックＢＬＫｂは、図２の複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つに対応する。
また、メモリブロックＢＬＫｂは、図４ＡのメモリブロックＢＬＫａの変形例に対応し、図４Ａに基づいて上述した内容は、本実施形態にも適用される。
メモリブロックＢＬＫｂは、基板ＳＵＢに対して垂直方向に形成される。
メモリブロックＢＬＫｂは、垂直方向ＶＤに積層された第１メモリスタックＳＴ１及び第２メモリスタックＳＴ２を含む。
図４Ｂを参照すると、メモリブロックＢＬＫｂは、図２の複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の１つに対応する。
また、メモリブロックＢＬＫｂは、図４ＡのメモリブロックＢＬＫａの変形例に対応し、図４Ａに基づいて上述した内容は、本実施形態にも適用される。
メモリブロックＢＬＫｂは、基板ＳＵＢに対して垂直方向に形成される。
メモリブロックＢＬＫｂは、垂直方向ＶＤに積層された第１メモリスタックＳＴ１及び第２メモリスタックＳＴ２を含む。
【0038】
図５は、本発明の実施形態による図２のメモリ装置１００の概略構造を示す斜視図である。
図５を参照すると、メモリ装置１００は、第１半導体層Ｌ１及び第２半導体層Ｌ２を含み、第１半導体層Ｌ１は、第２半導体層Ｌ２に対して垂直方向ＶＤに積層される。
具体的には、第２半導体層Ｌ２は、第１半導体層Ｌ１に対して垂直方向ＶＤに下部に配置され、これにより、第２半導体層Ｌ２は、基板に近く配置される。
例えば、基板は、初期構造を形成し、その上に残りの構造が連続して形成される結晶質（ｃｒｙｓｔａｌｌｉｎｅ）シリコンバルク基板のような結晶質基板でもある。
図５を参照すると、メモリ装置１００は、第１半導体層Ｌ１及び第２半導体層Ｌ２を含み、第１半導体層Ｌ１は、第２半導体層Ｌ２に対して垂直方向ＶＤに積層される。
具体的には、第２半導体層Ｌ２は、第１半導体層Ｌ１に対して垂直方向ＶＤに下部に配置され、これにより、第２半導体層Ｌ２は、基板に近く配置される。
例えば、基板は、初期構造を形成し、その上に残りの構造が連続して形成される結晶質（ｃｒｙｓｔａｌｌｉｎｅ）シリコンバルク基板のような結晶質基板でもある。
【0039】
実施形態において、図２のメモリセルアレイ１１０（例えば、図４ＡのメモリブロックＢＬＫａ又は図４ＢのメモリブロックＢＬＫｂを含む）は、第１半導体層Ｌ１に形成され、図２の制御ロジック回路１２０、データ入出力回路１３０、ページバッファ回路１４０、電圧生成器１５０、及びロウデコーダ１６０を含む周辺回路は、第２半導体層Ｌ２（例えば、メモリセルアレイ１００の下部に直接位置する）に形成される。
これにより、メモリ装置１００は、メモリセルアレイ１１０が周辺回路の上部に配置された構造、すなわち、ＣＯＰ構造を有する。
ＣＯＰ構造は、水平方向面積を効果的に減少させ、メモリ装置１００の集積度を向上させる。
これにより、メモリ装置１００は、メモリセルアレイ１１０が周辺回路の上部に配置された構造、すなわち、ＣＯＰ構造を有する。
ＣＯＰ構造は、水平方向面積を効果的に減少させ、メモリ装置１００の集積度を向上させる。
【0040】
実施形態において、第２半導体層Ｌ２は、基板を含み、基板上にトランジスタ及びトランジスタを配線するためのメタルパターンを形成することで、第２半導体層Ｌ２に周辺回路を形成する。
第２半導体層Ｌ２に周辺回路が形成された後、メモリセルアレイ１１０を含む第１半導体層Ｌ１が形成され、メモリセルアレイ１１０のワードラインＷＬ及びビットラインＢＬと第２半導体層Ｌ２に形成された周辺回路を電気的に接続するためのメタルパターンが形成される。
例えば、第１半導体層Ｌ１内で導電性パッドまで延長される導電性ビア又は第２半導体層Ｌ２内で延長される導電性ビアが形成される。
例えば、ビットラインＢＬは、第１水平方向ＨＤ１に延長され、ワードラインＷＬは、第２水平方向ＨＤ２に延長される。
例えば、図４ＡのメモリブロックＢＬＫａ又は図４ＢのメモリブロックＢＬＫｂは、第２半導体層Ｌ２上の第１半導体層Ｌ１に形成される。
例えば、第２半導体層Ｌ２上にメモリブロック（ＢＬＫａ又はＢＬＫｂ）の基板ＳＵＢを形成し、メモリブロック（ＢＬＫａ又はＢＬＫｂ）の残りの構造を形成することで、メモリブロック（ＢＬＫａ又はＢＬＫｂ）を形成することができる。
第２半導体層Ｌ２に周辺回路が形成された後、メモリセルアレイ１１０を含む第１半導体層Ｌ１が形成され、メモリセルアレイ１１０のワードラインＷＬ及びビットラインＢＬと第２半導体層Ｌ２に形成された周辺回路を電気的に接続するためのメタルパターンが形成される。
例えば、第１半導体層Ｌ１内で導電性パッドまで延長される導電性ビア又は第２半導体層Ｌ２内で延長される導電性ビアが形成される。
例えば、ビットラインＢＬは、第１水平方向ＨＤ１に延長され、ワードラインＷＬは、第２水平方向ＨＤ２に延長される。
例えば、図４ＡのメモリブロックＢＬＫａ又は図４ＢのメモリブロックＢＬＫｂは、第２半導体層Ｌ２上の第１半導体層Ｌ１に形成される。
例えば、第２半導体層Ｌ２上にメモリブロック（ＢＬＫａ又はＢＬＫｂ）の基板ＳＵＢを形成し、メモリブロック（ＢＬＫａ又はＢＬＫｂ）の残りの構造を形成することで、メモリブロック（ＢＬＫａ又はＢＬＫｂ）を形成することができる。
【0041】
【0042】
例えば、メモリセルが３ビットを保存するようにプログラムされるトリプルレベルセル（ｔｒｉｐｌｅ ｌｅｖｅｌ ｃｅｌｌ：ＴＬＣ）である場合、メモリセルは、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）の内の１つの状態を有する。
例えば、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）それぞれは、メモリセルを形成するメモリセルトランジスタのしきい電圧範囲（例えば、既定の）に対応する。
例えば、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）それぞれは、メモリセルを形成するメモリセルトランジスタのしきい電圧範囲（例えば、既定の）に対応する。
【0043】
本明細書では、メモリセルがＴＬＣである場合を例示として説明したが、本発明は、それに限定されず、１ビットを格納するようにプログラムされるシングルレベルセル（ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ：ＳＬＣ）、２ビットを格納するようにプログラムされるマルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ：ＭＬＣ）、又は、４ビットを格納するようにプログラムされるクアッドレベルセル（ｑｕａｄ ｌｅｖｅｌ ｃｅｌｌ：ＱＬＣ）などにも本発明が適用される。
例えば、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）それぞれは、メモリセルによって保存されたビットの値が割当及び／又は識別される。
例えば、第３プログラム状態Ｐ３は、ＶＦＹ３～ＶＦＹ４範囲のしきい電圧Ｖｔｈに該当し、その範囲内のしきい電圧を有するメモリセルは、３ビットのデータに対して「０１１」（２進）値を保存すると認識される。
例えば、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）それぞれは、メモリセルによって保存されたビットの値が割当及び／又は識別される。
例えば、第３プログラム状態Ｐ３は、ＶＦＹ３～ＶＦＹ４範囲のしきい電圧Ｖｔｈに該当し、その範囲内のしきい電圧を有するメモリセルは、３ビットのデータに対して「０１１」（２進）値を保存すると認識される。
【0044】
メモリセルの状態、すなわち、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）それぞれを判別するために、第１～第７検証電圧（ＶＦＹ１～ＶＦＹ７）が用いられる。
第１～第７検証電圧（ＶＦＹ１～ＶＦＹ７）それぞれは、第１～第７プログラム状態（Ｐ１～Ｐ７）の内の対応するプログラム状態を判別するための電圧レベルである。
例えば、第１検証電圧ＶＦＹ１は、第１プログラム状態Ｐ１を判別するための電圧レベルであり、第７検証電圧ＶＦＹ７は、第７プログラム状態Ｐ７を判別するための電圧レベルである。
第１～第７検証電圧（ＶＦＹ１～ＶＦＹ７）それぞれは、第１～第７プログラム状態（Ｐ１～Ｐ７）の内の対応するプログラム状態を判別するための電圧レベルである。
例えば、第１検証電圧ＶＦＹ１は、第１プログラム状態Ｐ１を判別するための電圧レベルであり、第７検証電圧ＶＦＹ７は、第７プログラム状態Ｐ７を判別するための電圧レベルである。
【0045】
一般的に、プログラミング動作に先立ち、メモリブロックの全メモリセルが消去状態Ｅに置かれるようにメモリブロックが消去される。
メモリセル（メモリブロックのワードラインに接続されたメモリセル）のページがプログラム（データが書込まれるように）されるとき、ワードラインが選択され、当該ワードラインの選択されたメモリセルは、選択されたメモリセルのしきい電圧を増加させ、第１～第７プログラム状態（Ｐ１～Ｐ７）に到達するために、一連のプログラミング動作が実行される。
例えば、メモリセルのページをプログラミングすることは、（ｎ－１）プログラム状態動作（ここで、ｎは、プログラム状態の数）を含み、ここで、各プログラム状態動作は、選択されたメモリセルそれぞれがそのプログラム状態動作のターゲットプログラム状態を達成するまで、プログラム電圧パルスのシーケンスを、選択されたメモリセルの選択されたワードラインに印加することを含む。
メモリセル（メモリブロックのワードラインに接続されたメモリセル）のページがプログラム（データが書込まれるように）されるとき、ワードラインが選択され、当該ワードラインの選択されたメモリセルは、選択されたメモリセルのしきい電圧を増加させ、第１～第７プログラム状態（Ｐ１～Ｐ７）に到達するために、一連のプログラミング動作が実行される。
例えば、メモリセルのページをプログラミングすることは、（ｎ－１）プログラム状態動作（ここで、ｎは、プログラム状態の数）を含み、ここで、各プログラム状態動作は、選択されたメモリセルそれぞれがそのプログラム状態動作のターゲットプログラム状態を達成するまで、プログラム電圧パルスのシーケンスを、選択されたメモリセルの選択されたワードラインに印加することを含む。
【0046】
メモリセルのしきい電圧を増加させることは、メモリセルトランジスタの対応する電荷保存素子によって保存された電荷量を増加させるために、メモリセルにプログラム電圧を印加することで達成される。
特定プログラム状態に関連するプログラム動作（例えば、第ｉプログラム動作）の間、各プログラムパルスが印加された後、選択されたメモリセルのしきい電圧が第ｉプログラム状態（すなわち、ターゲットプログラム状態）の範囲に到達したか否かを判断するために検証動作が実行され、検証動作の間、メモリセルが読み取られる。
特定プログラム状態に関連するプログラム動作（例えば、第ｉプログラム動作）の間、各プログラムパルスが印加された後、選択されたメモリセルのしきい電圧が第ｉプログラム状態（すなわち、ターゲットプログラム状態）の範囲に到達したか否かを判断するために検証動作が実行され、検証動作の間、メモリセルが読み取られる。
【0047】
しきい電圧が、第ｉプログラム状態範囲の下端まで増加していないと、識別されたメモリセルは、第ｉプログラム状態に向かってしきい電圧を続けて増加させるために、さらにプログラムパルスが印加され、この際、第ｉプログラム状態に到達したメモリセルは、それ以上プログラミングパルスが印加されない。
このようなプログラムパルス／読取り検証動作のサイクルは、全ての選択されたメモリセルが上述した方式で検証されるまで続けて実行される。
又は、所定数（例えば、最大値）のプログラミングパルスが印加されたにもかかわらず、検証結果が満足されない場合、プログラミング動作の失敗を意味する。
次いで、第（ｉ＋１）プログラム状態（すなわち、新たなターゲットプログラム状態）のために選択されたメモリセルがプログラムパルス／読取り検証動作の複数のサイクルを介して前述した同様の方式で第（ｉ＋１）プログラム状態のための第（ｉ＋１）プログラム動作が実行される。
このようなプログラムパルス／読取り検証動作のサイクルは、全ての選択されたメモリセルが上述した方式で検証されるまで続けて実行される。
又は、所定数（例えば、最大値）のプログラミングパルスが印加されたにもかかわらず、検証結果が満足されない場合、プログラミング動作の失敗を意味する。
次いで、第（ｉ＋１）プログラム状態（すなわち、新たなターゲットプログラム状態）のために選択されたメモリセルがプログラムパルス／読取り検証動作の複数のサイクルを介して前述した同様の方式で第（ｉ＋１）プログラム状態のための第（ｉ＋１）プログラム動作が実行される。
【0048】
不良セルの場合、既にターゲットプログラム状態にプログラムされたにもかかわらず、検証段階でオンセル（ｏｎ ｃｅｌｌ）のようにセンシング（すなわち、「ｕｎｄｅｒ ｂｉｔ」と判別されるか、ターゲットプログラム状態に十分にプログラムされていないと判別）され、これにより、さらに高いプログラム電圧が印加されるか、又はさらに長時間プログラム電圧が印加される。
したがって、不良セルは、ターゲットプログラム状態よりもさらに高い分布を有するようにオーバープログラムされる（すなわち、「ｏｖｅｒ ｂｉｔ」と判別）。
したがって、不良セルは、ターゲットプログラム状態よりもさらに高い分布を有するようにオーバープログラムされる（すなわち、「ｏｖｅｒ ｂｉｔ」と判別）。
【0049】
図６で示したように、第３プログラム状態Ｐ３をターゲットプログラム状態にする不良セルは、第３プログラム状態Ｐ３より高いしきい電圧分布を有する。
したがって、不良セルを予め検出して管理しない場合には、リードエラーが発生する。
ここで、リードエラーは、リードされたデータの内、フェイルビットの数が、保存されたデータに関連するＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）に訂正可能な基準数以上である場合に該当し、これにより、リードエラーをＵＥＣＣ（Ｕｎｃｏｒｒｅｃｔａｂｌｅ ＥＣＣ）とも指称する。
したがって、本発明によるメモリ装置は、オーバープログラムされた不良セルを予め検出することで、以後のリード段階でＵＥＣＣ不良が発生することを防止することができる。
したがって、不良セルを予め検出して管理しない場合には、リードエラーが発生する。
ここで、リードエラーは、リードされたデータの内、フェイルビットの数が、保存されたデータに関連するＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）に訂正可能な基準数以上である場合に該当し、これにより、リードエラーをＵＥＣＣ（Ｕｎｃｏｒｒｅｃｔａｂｌｅ ＥＣＣ）とも指称する。
したがって、本発明によるメモリ装置は、オーバープログラムされた不良セルを予め検出することで、以後のリード段階でＵＥＣＣ不良が発生することを防止することができる。
【0050】
図７は、ワードラインとワードラインコンタクトの概略構造を説明するための部分断面図であり、図８は、不良セルの特性を説明するための図である。
図７を参照すると、メモリ装置は、基板１０２上に積層される複数のゲートラインを含む。
基板１０２は、半導体基板であり、基板は、Ｓｉ、Ｇｅ、又はＳｉＧｅを含み得る。
図７を参照すると、メモリ装置は、基板１０２上に積層される複数のゲートラインを含む。
基板１０２は、半導体基板であり、基板は、Ｓｉ、Ｇｅ、又はＳｉＧｅを含み得る。
【0051】
複数のゲートラインは、複数のワードライン（例えば、図２のＷＬ）（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ、ｎは、自然数）と、少なくとも１本の接地選択ラインＧＳＬと、少なくとも１本のストリング選択ラインＳＳＬを含む。
複数のゲートラインは、基板１０２からの距離が遠くなるほど水平方向の平面での面積が徐々に減少する。
例えば、垂直方向に積層された複数のゲートラインの数は、４８本、６４本、９６本、１２８本であるが、それらに限定されず、ゲートラインの数は、多様に変形可能である。
また、図７は、複数のゲートラインが１本の接地選択ラインＧＳＬ及び１本のストリング選択ラインＳＳＬを含む場合を示しているが、本発明の技術的思想は、それに限定されず、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬの数は変形され得る。
複数のゲートラインは、基板１０２からの距離が遠くなるほど水平方向の平面での面積が徐々に減少する。
例えば、垂直方向に積層された複数のゲートラインの数は、４８本、６４本、９６本、１２８本であるが、それらに限定されず、ゲートラインの数は、多様に変形可能である。
また、図７は、複数のゲートラインが１本の接地選択ラインＧＳＬ及び１本のストリング選択ラインＳＳＬを含む場合を示しているが、本発明の技術的思想は、それに限定されず、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬの数は変形され得る。
【0052】
複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）、接地選択ラインＧＳＬ、及びストリング選択ラインＳＳＬそれぞれは、金属、導電性金属窒化物、又はこれらの組み合わせからなる。
例えば、複数のゲートラインは、タングステン、ニッケル、コバルト、タンタル、窒化タングステン、窒化チタン、窒化タンタル、又はこれらの組み合わせからなるが、これらに限定されるものではない。
基板１０２と接地選択ラインＧＳＬとの間、接地選択ラインＧＳＬ、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）、及びストリング選択ラインＳＳＬそれぞれの間には、絶縁膜１５６が介在する。
絶縁膜１５６は、酸化ケイ素、窒化ケイ素、又はＳｉＯＮからなる。
例えば、複数のゲートラインは、タングステン、ニッケル、コバルト、タンタル、窒化タングステン、窒化チタン、窒化タンタル、又はこれらの組み合わせからなるが、これらに限定されるものではない。
基板１０２と接地選択ラインＧＳＬとの間、接地選択ラインＧＳＬ、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）、及びストリング選択ラインＳＳＬそれぞれの間には、絶縁膜１５６が介在する。
絶縁膜１５６は、酸化ケイ素、窒化ケイ素、又はＳｉＯＮからなる。
【0053】
垂直方向に延長された複数のコンタクト構造物ＣＴＳが複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の延長領域上に形成される。
複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）と複数のコンタクト構造物ＣＴＳとの接続部分には、金属シリサイド膜１１８が介在する。
但し、図７に示したものとは違って、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）と複数のコンタクト構造物ＣＴＳとの接続部分には、複数の金属シリサイド膜１１８が介在しない場合もある。
複数のコンタクト構造物ＣＴＳは、それぞれ垂直方向に長く延長されたコンタクトプラグ１１６と、コンタクトプラグ１１６を取り囲む絶縁プラグ１１５を含む。
複数のコンタクト構造物ＣＴＳそれぞれのコンタクトプラグ１１６は、複数の金属シリサイド膜１１８を介して複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）に接続される。
複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）と複数のコンタクト構造物ＣＴＳとの接続部分には、金属シリサイド膜１１８が介在する。
但し、図７に示したものとは違って、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）と複数のコンタクト構造物ＣＴＳとの接続部分には、複数の金属シリサイド膜１１８が介在しない場合もある。
複数のコンタクト構造物ＣＴＳは、それぞれ垂直方向に長く延長されたコンタクトプラグ１１６と、コンタクトプラグ１１６を取り囲む絶縁プラグ１１５を含む。
複数のコンタクト構造物ＣＴＳそれぞれのコンタクトプラグ１１６は、複数の金属シリサイド膜１１８を介して複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）に接続される。
【0054】
コンタクトプラグ１１６は、それぞれタングステン、チタン、タンタル、銅、アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、又はこれらの組み合わせからなる。
絶縁プラグ１１５は、シリコン窒化膜、シリコン酸化膜、又はこれらの組み合わせからなる。
絶縁プラグ１１５は、コンタクトプラグ１１６の下端部と金属シリサイド膜１１８との間に介在する部分を含む。
コンタクトプラグ１１６と複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）との間の絶縁物（例えば、シリコン窒化膜）によってプログラム動作の内、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の抵抗特性が異なり得る。
そのような抵抗性不良によってオーバープログラムされる不良セルが生成される可能性がある。
絶縁プラグ１１５は、シリコン窒化膜、シリコン酸化膜、又はこれらの組み合わせからなる。
絶縁プラグ１１５は、コンタクトプラグ１１６の下端部と金属シリサイド膜１１８との間に介在する部分を含む。
コンタクトプラグ１１６と複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）との間の絶縁物（例えば、シリコン窒化膜）によってプログラム動作の内、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の抵抗特性が異なり得る。
そのような抵抗性不良によってオーバープログラムされる不良セルが生成される可能性がある。
【0055】
図８を参照すれば、ワードラインＷＬに接続されたメモリセルのしきい電圧が増加し、ターゲットプログラム状態に到達するように、プログラムパルスが選択されたワードラインに印加されるプログラム動作後、検証電圧が選択されたワードラインに印加される検証動作（読取り検証動作）が実行される。
検証動作時に、正常セルのワードラインＷＬレベルは、ターゲットプログラム状態に対応する正常検証電圧レベル（ＶＦＹ＿Ｎ）である。
正常検証電圧レベル（ＶＦＹ＿Ｎ）を、選択されたワードラインに印加すれば、ターゲットプログラム状態にプログラムされるように選択されたワードラインＷＬのメモリセルが読み取られ、メモリセルのしきい電圧がターゲットプログラム状態の範囲の少なくとも下端まで増加したか否かを検証する。
検証動作時に、正常セルのワードラインＷＬレベルは、ターゲットプログラム状態に対応する正常検証電圧レベル（ＶＦＹ＿Ｎ）である。
正常検証電圧レベル（ＶＦＹ＿Ｎ）を、選択されたワードラインに印加すれば、ターゲットプログラム状態にプログラムされるように選択されたワードラインＷＬのメモリセルが読み取られ、メモリセルのしきい電圧がターゲットプログラム状態の範囲の少なくとも下端まで増加したか否かを検証する。
【0056】
一方、検証動作時、不良セルのワードラインレベルは、抵抗性不良によって正常検証電圧レベル（ＶＦＹ＿Ｎ）よりもΔＶＦＹほど高い不良検証電圧レベル（ＶＦＹ＿Ｆ）であり得る。
プログラムパルスがワードラインに印加された後、不良セルは、ターゲットプログラム状態にプログラムされたにもかかわらず、検証動作時に高い不良検証電圧レベル（ＶＦＹ＿Ｆ）によってプログラムされていない状態と判別される。
これにより、不良セルには、さらにプログラムパルスが印加され、最終的に、不良セルのしきい電圧分布は、正常セルのしきい電圧分布よりも右側に移動し、分布の幅が広くなる。
したがって、不良セルは、ターゲットプログラム状態の範囲の上端よりも高いしきい電圧を有するようにオーバープログラムされる。
プログラムパルスがワードラインに印加された後、不良セルは、ターゲットプログラム状態にプログラムされたにもかかわらず、検証動作時に高い不良検証電圧レベル（ＶＦＹ＿Ｆ）によってプログラムされていない状態と判別される。
これにより、不良セルには、さらにプログラムパルスが印加され、最終的に、不良セルのしきい電圧分布は、正常セルのしきい電圧分布よりも右側に移動し、分布の幅が広くなる。
したがって、不良セルは、ターゲットプログラム状態の範囲の上端よりも高いしきい電圧を有するようにオーバープログラムされる。
【0057】
図７で説明したように、抵抗性不良による不良セルは、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）と複数のコンタクト構造物ＣＴＳとの接続によって発生する。
したがって、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の構造的特徴によって、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）それぞれに接続されるメモリセルに抵抗性不良による不良セルが形成される確率が異なり得る。
例えば、複数のコンタクト構造物ＣＴＳが垂直方向に延長される高さが高くなるほど、当該コンタクト構造物ＣＴＳと接続されるメモリセルが不良セルになる可能性が高くなる。
すなわち、基板１０２に近く配置されたワードラインに形成されたメモリセルであるほど、不良セルになる可能性が高くなる。
但し、これは、一例示であって、３次元メモリセルアレイの多様な位置で不良セルが生成される可能性がある。
したがって、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の構造的特徴によって、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）それぞれに接続されるメモリセルに抵抗性不良による不良セルが形成される確率が異なり得る。
例えば、複数のコンタクト構造物ＣＴＳが垂直方向に延長される高さが高くなるほど、当該コンタクト構造物ＣＴＳと接続されるメモリセルが不良セルになる可能性が高くなる。
すなわち、基板１０２に近く配置されたワードラインに形成されたメモリセルであるほど、不良セルになる可能性が高くなる。
但し、これは、一例示であって、３次元メモリセルアレイの多様な位置で不良セルが生成される可能性がある。
【0058】
このような不良セルの形成可能性を考慮し、実施形態において、メモリ装置は、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）全体ではない、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の内の一部のワードラインに形成されたメモリセルに対して選択的に不良セル検出動作を実行する。
例えば、メモリセルアレイ（例えば、図２の１１０）は、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の内の相対的に基板１０２と近く配置された下部ワードラインＬＷＬに形成されたメモリセルを含む第１メモリ領域、及び相対的に基板１０２と遠く配置された上部ワードラインＵＷＬに形成されたメモリセルを含む第２メモリ領域に区分され、メモリ装置は、第１メモリ領域に対して不良セル検出動作を実行する。
例えば、メモリセルアレイ（例えば、図２の１１０）は、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）の内の相対的に基板１０２と近く配置された下部ワードラインＬＷＬに形成されたメモリセルを含む第１メモリ領域、及び相対的に基板１０２と遠く配置された上部ワードラインＵＷＬに形成されたメモリセルを含む第２メモリ領域に区分され、メモリ装置は、第１メモリ領域に対して不良セル検出動作を実行する。
【0059】
例えば、基板１０２から近く配置された１０本又は２０本のワードラインが下部ワードラインＬＷＬであり、下部ワードラインＬＷＬに形成されたメモリセルが第１メモリ領域に区分される。
メモリ装置は、下部ワードラインＬＷＬにオーバービット検証電圧を印加することで、第１メモリ領域に対する不良セル検出動作を実行する。
メモリ装置は、下部ワードラインＬＷＬにオーバービット検証電圧を印加し、第１メモリ領域に対するフェイルセル検出動作を実行するが、上部ワードラインＵＷＬには、オーバービット検証電圧を印加しないことにより、第２メモリ領域に対するフェイルセル検出動作を省略する。
但し、本発明は、それに限定されず、メモリ装置は、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）全体に形成されたメモリセル、すなわち、第１メモリ領域及び第２メモリ領域の両方ともに対して不良セル検出動作を実行することもできる。
メモリ装置は、下部ワードラインＬＷＬにオーバービット検証電圧を印加することで、第１メモリ領域に対する不良セル検出動作を実行する。
メモリ装置は、下部ワードラインＬＷＬにオーバービット検証電圧を印加し、第１メモリ領域に対するフェイルセル検出動作を実行するが、上部ワードラインＵＷＬには、オーバービット検証電圧を印加しないことにより、第２メモリ領域に対するフェイルセル検出動作を省略する。
但し、本発明は、それに限定されず、メモリ装置は、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ）全体に形成されたメモリセル、すなわち、第１メモリ領域及び第２メモリ領域の両方ともに対して不良セル検出動作を実行することもできる。
【0060】
図９Ａ及び図９Ｂは、本発明によるメモリ装置の動作方法を説明するためのフローチャートである。
図９ＡのＳ１０段階～Ｓ３０段階は、ターゲットプログラム状態に関連するプログラム動作であり、図９ＡのＳ１０段階～Ｓ５０段階は、複数のプログラム状態に対してそれぞれ実行される。
例えば、メモリセルがＴＬＣである場合には、最も低いプログラム状態である第１プログラム状態Ｐ１に対してＳ１０段階～Ｓ５０段階が実行された後、順次に第２～第７プログラム状態Ｐ７それぞれに対するＳ１０段階～Ｓ５０段階が実行される。
Ｓ６０段階は、プログラム動作の終了を示し、一方、Ｓ７０段階は、次のターゲットプログラム状態に関連するＳ１０段階～Ｓ５０段階を実行するものと理解される。
図９ＡのＳ１０段階～Ｓ３０段階は、ターゲットプログラム状態に関連するプログラム動作であり、図９ＡのＳ１０段階～Ｓ５０段階は、複数のプログラム状態に対してそれぞれ実行される。
例えば、メモリセルがＴＬＣである場合には、最も低いプログラム状態である第１プログラム状態Ｐ１に対してＳ１０段階～Ｓ５０段階が実行された後、順次に第２～第７プログラム状態Ｐ７それぞれに対するＳ１０段階～Ｓ５０段階が実行される。
Ｓ６０段階は、プログラム動作の終了を示し、一方、Ｓ７０段階は、次のターゲットプログラム状態に関連するＳ１０段階～Ｓ５０段階を実行するものと理解される。
【0061】
図９Ａを参照すると、Ｓ１０段階において、メモリ装置は、メモリセルにプログラムパルスを提供する。
メモリ装置は、ターゲットプログラム状態にメモリセルをプログラムするために、ターゲットプログラム状態に対応するプログラムパルスをメモリセルの選択されたワードラインに提供する。
Ｓ２０段階において、メモリ装置は、ターゲットプログラム状態を検証する第１検証動作を実行（遂行）する。
例えば、メモリ装置は、ターゲットプログラム状態の最低値に対応する検証電圧をターゲットプログラム状態に対応するメモリセルのワードラインに提供し、メモリセルのビットラインをセンシングすることで、第１検証動作を実行する。
Ｓ３０段階において、メモリ装置は、全メモリセルが第１検証動作をパスしたか否かを判断する。
第１検証動作をパスすれば、ターゲットプログラム状態に対してプログラムパスしたと判断する。
第１検証動作をパスしたメモリセルは、プログラムパスセルと指称される。
メモリ装置は、ターゲットプログラム状態にメモリセルをプログラムするために、ターゲットプログラム状態に対応するプログラムパルスをメモリセルの選択されたワードラインに提供する。
Ｓ２０段階において、メモリ装置は、ターゲットプログラム状態を検証する第１検証動作を実行（遂行）する。
例えば、メモリ装置は、ターゲットプログラム状態の最低値に対応する検証電圧をターゲットプログラム状態に対応するメモリセルのワードラインに提供し、メモリセルのビットラインをセンシングすることで、第１検証動作を実行する。
Ｓ３０段階において、メモリ装置は、全メモリセルが第１検証動作をパスしたか否かを判断する。
第１検証動作をパスすれば、ターゲットプログラム状態に対してプログラムパスしたと判断する。
第１検証動作をパスしたメモリセルは、プログラムパスセルと指称される。
【0062】
例えば、図６で説明したように、メモリセルがターゲットプログラム状態（例えば、第３プログラム状態Ｐ３）にプログラムされたか否かを確認するために、ターゲットプログラム状態に対応する検証電圧（例えば、第３検証電圧ＶＦＹ３）をメモリセルのワードラインに提供する。
メモリセルのしきい電圧が第３検証電圧ＶＦＹ３よりも高い場合には、ターゲットプログラム状態に対するプログラムサイクルが完了したと判断し、第１検証動作をパスする。
一方、メモリセルのしきい電圧が第３検証電圧ＶＦＹ３よりも低い場合には、プログラムが完了していないと判断し、第１検証動作をパスしない。
第１検証動作をパスしなければ、メモリ装置は、再びＳ１０段階を実行する。
再び実行されたＳ１０段階において、メモリ装置は、第１検証動作をパスしていない（すなわち、検証電圧よりも低いしきい電圧を有する）メモリセルにプログラムパルスを提供する。
メモリセルのしきい電圧が第３検証電圧ＶＦＹ３よりも高い場合には、ターゲットプログラム状態に対するプログラムサイクルが完了したと判断し、第１検証動作をパスする。
一方、メモリセルのしきい電圧が第３検証電圧ＶＦＹ３よりも低い場合には、プログラムが完了していないと判断し、第１検証動作をパスしない。
第１検証動作をパスしなければ、メモリ装置は、再びＳ１０段階を実行する。
再び実行されたＳ１０段階において、メモリ装置は、第１検証動作をパスしていない（すなわち、検証電圧よりも低いしきい電圧を有する）メモリセルにプログラムパルスを提供する。
【0063】
Ｓ４０段階において、メモリ装置は、不良セルを検出する第２検証動作を実行する。
この際、不良セルを検出することは、ターゲットプログラム状態よりもオーバープログラムされたメモリセルを検出することを意味する。
第２検証動作は、第１検証動作とは異なる条件を有する。
第２検証動作の対象となる選択ワードラインには、オーバービット検証電圧が印加され、選択ワードラインのメモリセルは、読取可能である。
例えば、メモリ装置は、ターゲットプログラム状態に対応する検証電圧よりも高いオーバービット検証電圧をターゲットプログラム状態にプログラムされたメモリセルのワードラインに提供し、メモリセルのビットラインをセンシングすることで、第２検証動作を実行する。
オーバービット検証電圧よりも高いしきい電圧を有するメモリセルは、オーバープログラムしたと判別され、不良セルとして検出される。
この際、不良セルを検出することは、ターゲットプログラム状態よりもオーバープログラムされたメモリセルを検出することを意味する。
第２検証動作は、第１検証動作とは異なる条件を有する。
第２検証動作の対象となる選択ワードラインには、オーバービット検証電圧が印加され、選択ワードラインのメモリセルは、読取可能である。
例えば、メモリ装置は、ターゲットプログラム状態に対応する検証電圧よりも高いオーバービット検証電圧をターゲットプログラム状態にプログラムされたメモリセルのワードラインに提供し、メモリセルのビットラインをセンシングすることで、第２検証動作を実行する。
オーバービット検証電圧よりも高いしきい電圧を有するメモリセルは、オーバープログラムしたと判別され、不良セルとして検出される。
【0064】
実施形態において、オーバービット検証電圧は、ターゲットプログラム状態よりも高いプログラム状態に対応する検証電圧である。
例えば、ターゲットプログラム状態が第３プログラム状態Ｐ３である場合には、オーバービット検証電圧は、第３プログラム状態Ｐ３の直上のプログラム状態である第４プログラム状態（例えば、図６のＰ４）に対応する第４検証電圧ＶＦＹ４と同一である。
但し、本発明は、それに限定されず、オーバービット検証電圧は、ターゲットプログラム状態よりも高いプログラム状態に対応する検証電圧からオフセットを有してもよい。
例えば、ターゲットプログラム状態が第３プログラム状態Ｐ３である場合には、オーバービット検証電圧は、第３プログラム状態Ｐ３の直上のプログラム状態である第４プログラム状態（例えば、図６のＰ４）に対応する第４検証電圧ＶＦＹ４と同一である。
但し、本発明は、それに限定されず、オーバービット検証電圧は、ターゲットプログラム状態よりも高いプログラム状態に対応する検証電圧からオフセットを有してもよい。
【0065】
実施形態において、第１検証動作においてターゲットプログラム状態に対応する検証電圧（例えば、第３検証電圧ＶＦＹ３）が印加される時間、及び第２検証動作においてオーバービット検証電圧が印加される時間が互いに異なり得る。
例えば、第１検証動作において検証電圧が印加される時間よりも、第２検証動作においてオーバービット検証電圧が印加される時間が短いが、本発明は、それに限定されるものではない。
例えば、第１検証動作において検証電圧が印加される時間よりも、第２検証動作においてオーバービット検証電圧が印加される時間が短いが、本発明は、それに限定されるものではない。
【0066】
実施形態において、第１検証動作及び第２検証動作それぞれで選択ワードラインではない非選択ワードラインに印加される電圧も互いに異なる条件を有する。
例えば、選択ワードライン（例えば、図７の第３ワードラインＷＬ３が選択されたものと仮定する）と最も隣接したワードライン（例えば、図７の第２ワードラインＷＬ２及び第４ワードラインＷＬ４）は、第１検証動作時に、第１電圧レベルの電圧を第１時間印加し、一方、第２検証動作時に、第２電圧レベルの電圧を第２時間印加する。
この際、第１電圧レベル及び第２電圧レベルは、互いに異なり、第１時間及び第２時間は、互いに異なる。
例えば、第１電圧レベルは、７Ｖであり、第２電圧レベルは、６Ｖであり、第１時間は、１５μｓであり、第２時間は、６μｓである。
但し、これは、一例示であり、第１電圧レベル、第２電圧レベル、第１時間、及び第２時間は、多様に調節可能である。
例えば、選択ワードライン（例えば、図７の第３ワードラインＷＬ３が選択されたものと仮定する）と最も隣接したワードライン（例えば、図７の第２ワードラインＷＬ２及び第４ワードラインＷＬ４）は、第１検証動作時に、第１電圧レベルの電圧を第１時間印加し、一方、第２検証動作時に、第２電圧レベルの電圧を第２時間印加する。
この際、第１電圧レベル及び第２電圧レベルは、互いに異なり、第１時間及び第２時間は、互いに異なる。
例えば、第１電圧レベルは、７Ｖであり、第２電圧レベルは、６Ｖであり、第１時間は、１５μｓであり、第２時間は、６μｓである。
但し、これは、一例示であり、第１電圧レベル、第２電圧レベル、第１時間、及び第２時間は、多様に調節可能である。
【0067】
例えば、選択ワードライン（例えば、図７の第３ワードラインＷＬ３）と２番目に隣接したワードライン（例えば、図７の第１ワードラインＷＬ１及び第５ワードライン）は、第１検証動作時に第３電圧レベルの電圧を第３時間印加し、一方、第２検証動作時に、第４電圧レベルの電圧を第４時間印加する。
この際、第３電圧レベル及び第４電圧レベルは、互いに異なり、第３時間及び第４時間は、互いに異なる。
例えば、第３電圧レベルは、６．５Ｖであり、第４電圧レベルは、６Ｖであり、第３時間は、１５μｓであり、第４時間は、６μｓである。
但し、これは、一例示であり、第３電圧レベル、第４電圧レベル、第３時間、及び第４時間は、多様に調節可能である。
第３電圧レベルは、第１電圧レベルと異なり、第４電圧レベルは、第２電圧レベルと異なり得る。
この際、第３電圧レベル及び第４電圧レベルは、互いに異なり、第３時間及び第４時間は、互いに異なる。
例えば、第３電圧レベルは、６．５Ｖであり、第４電圧レベルは、６Ｖであり、第３時間は、１５μｓであり、第４時間は、６μｓである。
但し、これは、一例示であり、第３電圧レベル、第４電圧レベル、第３時間、及び第４時間は、多様に調節可能である。
第３電圧レベルは、第１電圧レベルと異なり、第４電圧レベルは、第２電圧レベルと異なり得る。
【0068】
また、例えば、選択ワードライン（例えば、図７の第３ワードラインＷＬ３）と最も隣接したワードライン及び２番目に隣接したワードラインを除いた非選択ワードライン（例えば、図７の第６～第ｎワードラインＷＬｎ）は、第１検証動作時に、第５電圧レベルにおいて第５時間の間、電圧が印加され、一方、第２検証動作時に、第６電圧レベルにおいて第６時間の間、電圧が印加される。
この際、第５電圧レベル及び第６電圧レベルは、互いに異なり、第５時間及び第６時間は、互いに異なる。
例えば、第５電圧レベルは、６Ｖであり、第６電圧レベルは、５Ｖであり、第５時間は、１５μｓであり、第６時間は、６μｓである。
但し、これは、一例示であり、第５電圧レベル、第６電圧レベル、第５時間、及び第６時間は、多様に調節可能である。
第５電圧レベルは、第１電圧レベルと異なり、第６電圧レベルは、第２電圧レベルと異なり得る。
この際、第５電圧レベル及び第６電圧レベルは、互いに異なり、第５時間及び第６時間は、互いに異なる。
例えば、第５電圧レベルは、６Ｖであり、第６電圧レベルは、５Ｖであり、第５時間は、１５μｓであり、第６時間は、６μｓである。
但し、これは、一例示であり、第５電圧レベル、第６電圧レベル、第５時間、及び第６時間は、多様に調節可能である。
第５電圧レベルは、第１電圧レベルと異なり、第６電圧レベルは、第２電圧レベルと異なり得る。
【0069】
実施形態において、第１検証動作及び第２検証動作それぞれでページバッファ回路（例えば、図２の１４０）に提供されるビットラインシャットオフ電圧も互いに異なる条件を有する。
ビットラインシャットオフ電圧は、ビットライン及びセンシングノードを接続するトランジスタをスイッチングする信号であって、センシングノードの電位に基づいてセンシングデータがページバッファ回路１４０に保存される。
ビットラインシャットオフ電圧は、第１検証動作時に、第７電圧レベルの電圧を第７時間印加し、一方、第２検証動作時に、第８電圧レベルの電圧を第８時間印加する。
例えば、第７電圧レベルは、２Ｖであり、第８電圧レベルは、２．５Ｖであり、第７時間は、１５μｓであり、第６時間は、６μｓである。
但し、これは、一例示であり、第７電圧レベル、第８電圧レベル、第７時間、及び第８時間は、多様に調節可能である。
ビットラインシャットオフ電圧以外にも、ページバッファ回路１４０に含まれたトランジスタに提供される電圧が、第１検証動作及び第２検証動作において条件が異なり得る。
ビットラインシャットオフ電圧は、ビットライン及びセンシングノードを接続するトランジスタをスイッチングする信号であって、センシングノードの電位に基づいてセンシングデータがページバッファ回路１４０に保存される。
ビットラインシャットオフ電圧は、第１検証動作時に、第７電圧レベルの電圧を第７時間印加し、一方、第２検証動作時に、第８電圧レベルの電圧を第８時間印加する。
例えば、第７電圧レベルは、２Ｖであり、第８電圧レベルは、２．５Ｖであり、第７時間は、１５μｓであり、第６時間は、６μｓである。
但し、これは、一例示であり、第７電圧レベル、第８電圧レベル、第７時間、及び第８時間は、多様に調節可能である。
ビットラインシャットオフ電圧以外にも、ページバッファ回路１４０に含まれたトランジスタに提供される電圧が、第１検証動作及び第２検証動作において条件が異なり得る。
【0070】
第２検証動作において、選択ワードラインに印加される電圧条件、非選択ワードラインに印加される電圧条件、及びビットラインシャットオフ電圧の電圧条件は、コアセッティングによって異なる。
例えば、第２検証動作が複数のコアの内の特定コアである第１コアによって実行される場合、第１コアによって選択ワードラインに印加される電圧条件、非選択ワードラインに印加される電圧条件及びビットラインシャットオフ電圧の電圧条件が調節される。
例えば、第２検証動作が複数のコアの内の特定コアである第１コアによって実行される場合、第１コアによって選択ワードラインに印加される電圧条件、非選択ワードラインに印加される電圧条件及びビットラインシャットオフ電圧の電圧条件が調節される。
【0071】
Ｓ４０段階において、メモリ装置は、メモリセルがオーバープログラムされたか否かを判断するために、フェイルセルを検出する。
Ｓ４０段階に関連する具体的な例示については、図１０Ａ、図１１Ａ、及び図１２Ａに関連する説明で後述する。
Ｓ５０段階において、メモリ装置は、基準値以上不良セルが検出されたか否かを判断する。
基準値は、所定値でもあり、誤差範囲を考慮して設定された値でもある。
不良セルが基準値以上検出された場合、Ｓ６０段階において、メモリ装置は、不良セルに関連する不良フラグを設定する。
不良フラグは、不良セルに関連する状態情報であって、メモリ装置内に保存される。
Ｓ４０段階に関連する具体的な例示については、図１０Ａ、図１１Ａ、及び図１２Ａに関連する説明で後述する。
Ｓ５０段階において、メモリ装置は、基準値以上不良セルが検出されたか否かを判断する。
基準値は、所定値でもあり、誤差範囲を考慮して設定された値でもある。
不良セルが基準値以上検出された場合、Ｓ６０段階において、メモリ装置は、不良セルに関連する不良フラグを設定する。
不良フラグは、不良セルに関連する状態情報であって、メモリ装置内に保存される。
【0072】
また、不良セルが基準値以上検出された場合、Ｓ６０段階において、メモリ装置は、プログラム動作を終了する。
メモリ装置は、不良セルを含むメモリ領域（例えば、不良セルを含むページ又は不良セルを含むメモリブロック）に関連するプログラム動作を終了する。
メモリ装置は、メモリ領域にプログラムされる予定であったデータを他のメモリ領域（例えば、他のページ）にプログラムする。
実施形態において、メモリ装置は、不良セルの数が基準値以上である場合、不良フラグに基づいて不良セルを含むページの代わりに、リダンダントページを使用する。
不良フラグに基づいて、不良セルを含むメモリブロックは、バッドブロックとして管理され、バッドブロックに関連する情報がメモリ装置に保存される。
メモリ装置は、不良セルを含むメモリ領域（例えば、不良セルを含むページ又は不良セルを含むメモリブロック）に関連するプログラム動作を終了する。
メモリ装置は、メモリ領域にプログラムされる予定であったデータを他のメモリ領域（例えば、他のページ）にプログラムする。
実施形態において、メモリ装置は、不良セルの数が基準値以上である場合、不良フラグに基づいて不良セルを含むページの代わりに、リダンダントページを使用する。
不良フラグに基づいて、不良セルを含むメモリブロックは、バッドブロックとして管理され、バッドブロックに関連する情報がメモリ装置に保存される。
【0073】
メモリ装置は、外部（例えば、図１のメモリコントローラ２００）からメモリ装置１００の状態情報を抽出するためのコマンドを受信した場合、コマンドに応答し、不良フラグに対応する状態情報を外部に伝送する。
不良セルが基準値以上検出されない場合、Ｓ７０段階において、メモリ装置は、次のプログラム状態に関連するプログラム動作を実行する。
すなわち、不良セルが基準値未満に検出された場合、Ｓ７０段階において、メモリ装置は、新たなターゲット状態として次のプログラム状態に対する図７のＳ１０段階を再び開始することで、次のプログラム状態に関連するプログラム動作を実行する。
次のプログラム状態は、ターゲットプログラム状態よりも高いプログラム状態でもある。
不良セルが基準値以上検出されない場合、Ｓ７０段階において、メモリ装置は、次のプログラム状態に関連するプログラム動作を実行する。
すなわち、不良セルが基準値未満に検出された場合、Ｓ７０段階において、メモリ装置は、新たなターゲット状態として次のプログラム状態に対する図７のＳ１０段階を再び開始することで、次のプログラム状態に関連するプログラム動作を実行する。
次のプログラム状態は、ターゲットプログラム状態よりも高いプログラム状態でもある。
【0074】
図９Ａ及び図９Ｂを参照すると、Ｓ３０段階を実行してターゲットプログラム状態に対する第１検証動作をパスした場合、Ｓ３５段階においてメモリ装置は、ターゲットプログラム状態が最も高いプログラム状態であるか否かを判断する。
メモリ装置は、ターゲットプログラム状態が最も高いプログラム状態ではない場合、不良セルを検出する第２検証動作（Ｓ４０段階）を実行する。
一方、ターゲットプログラム状態が最も高いプログラム状態である場合には、プログラム動作は完了する。
ターゲットプログラム状態が最も高いプログラム状態である場合には、メモリセルがオーバープログラムされても、データ読み取り動作を実行するとき、他のプログラム状態に読み取られる可能性が低いので、不良セルを検出する第２検証動作を実行しない。
例えば、図６で説明したように、メモリセルがＴＬＣであり、ターゲットプログラム状態が最も高いプログラム状態である第７プログラム状態Ｐ７である場合には、第２検証動作を実行せず、プログラム動作を完了する。
メモリ装置は、ターゲットプログラム状態が最も高いプログラム状態ではない場合、不良セルを検出する第２検証動作（Ｓ４０段階）を実行する。
一方、ターゲットプログラム状態が最も高いプログラム状態である場合には、プログラム動作は完了する。
ターゲットプログラム状態が最も高いプログラム状態である場合には、メモリセルがオーバープログラムされても、データ読み取り動作を実行するとき、他のプログラム状態に読み取られる可能性が低いので、不良セルを検出する第２検証動作を実行しない。
例えば、図６で説明したように、メモリセルがＴＬＣであり、ターゲットプログラム状態が最も高いプログラム状態である第７プログラム状態Ｐ７である場合には、第２検証動作を実行せず、プログラム動作を完了する。
【0075】
また、例えば、メモリセルがＭＬＣであり、ターゲットプログラム状態が最も高いプログラム状態である第３プログラム状態Ｐ３である場合には、第２検証動作を実行せず、プログラム動作を完了する。
メモリセルがＱＬＣであり、ターゲットプログラム状態が最も高いプログラム状態である第１５プログラム状態Ｐ１５である場合には、第２検証動作を実行せず、プログラム動作を完了する。
本発明のメモリ装置は、プログラム動作時に、オーバービット検出電圧を利用してオーバープログラムされた不良セルを検出する。
メモリ装置は、検出された不良セルに関連する状態情報であるフェイルフラグを保存することで不良セルを管理し、不良セルの代わりに、他のメモリ領域にデータを保存する。
したがって、プログラム動作を実行する段階で予め不良セルを検出して管理することで、メモリ装置の信頼度が向上する。
メモリセルがＱＬＣであり、ターゲットプログラム状態が最も高いプログラム状態である第１５プログラム状態Ｐ１５である場合には、第２検証動作を実行せず、プログラム動作を完了する。
本発明のメモリ装置は、プログラム動作時に、オーバービット検出電圧を利用してオーバープログラムされた不良セルを検出する。
メモリ装置は、検出された不良セルに関連する状態情報であるフェイルフラグを保存することで不良セルを管理し、不良セルの代わりに、他のメモリ領域にデータを保存する。
したがって、プログラム動作を実行する段階で予め不良セルを検出して管理することで、メモリ装置の信頼度が向上する。
【0076】
図１０Ａは、本発明によるメモリ装置の動作方法を説明するためのフローチャートであり、図１０Ｂは、図１０Ａのメモリ装置の動作方法を説明するための図である。
図１０Ａに示したＳ４０段階は、図９ＡのＳ４０段階の一例示であり、Ｓ４１段階及びＳ４２段階を含む。
図１０Ａに示したＳ４０段階は、図９ＡのＳ４０段階の一例示であり、Ｓ４１段階及びＳ４２段階を含む。
【0077】
図１０Ａ及び図１０Ｂを参照すると、Ｓ４１段階において、メモリ装置は、選択されたワードラインに接続されるメモリセルいずれにもオーバービット検証電圧を印加する。
例えば、選択ワードラインの選択メモリセルを第３プログラム状態Ｐ３にプログラムした後（また、第３プログラム状態Ｐ３に対する検証動作を実行した後）、第３プログラム状態Ｐ３にプログラムされたメモリセルの不良セルを検出するために、メモリ領域において消去状態Ｅ、及び第１～第７プログラム状態（Ｐ１～Ｐ７）の全てのメモリセルの選択ワードラインにオーバービット検証電圧（ＶＦＹ＿Ｄ）を印加し、ビットラインをセンシングしてリードする。
実施形態において、オーバービット検証動作のオーバービット検証電圧（ＶＦＹ＿Ｄ）は、ターゲットプログラム状態である第３プログラム状態Ｐ３の次のプログラム状態である第４プログラム状態Ｐ４に対応する第４検証電圧ＶＦＹ４である。
例えば、選択ワードラインの選択メモリセルを第３プログラム状態Ｐ３にプログラムした後（また、第３プログラム状態Ｐ３に対する検証動作を実行した後）、第３プログラム状態Ｐ３にプログラムされたメモリセルの不良セルを検出するために、メモリ領域において消去状態Ｅ、及び第１～第７プログラム状態（Ｐ１～Ｐ７）の全てのメモリセルの選択ワードラインにオーバービット検証電圧（ＶＦＹ＿Ｄ）を印加し、ビットラインをセンシングしてリードする。
実施形態において、オーバービット検証動作のオーバービット検証電圧（ＶＦＹ＿Ｄ）は、ターゲットプログラム状態である第３プログラム状態Ｐ３の次のプログラム状態である第４プログラム状態Ｐ４に対応する第４検証電圧ＶＦＹ４である。
【0078】
Ｓ４２段階において、メモリ装置は、オフセルの内のプログラムパスしたメモリセルを不良セルとして検出する。
Ｓ４１段階において、メモリセルの感知及び読み取りを介してメモリ装置は、オフセルの内のプログラムパスしたメモリセルを不良セルとして検出する。
例えば、ターゲットプログラム状態（例えば、第３プログラム状態Ｐ３）にプログラミングされるためのメモリセルは、ターゲットプログラム状態よりも高いしきい電圧（例えば、第３プログラム状態Ｐ３がターゲットプログラム状態である場合、第４プログラム状態Ｐ４に対応するしきい電圧）を有するようにオーバープログラミングされる。
このようなオフセルは、オーバープログラミングされたセル（よって、フェイルセルとして検出される）として識別され、ここで、オフセルは、しきい電圧が高いので、オーバービット検証電圧（ＶＦＹ＿Ｄ）でオン状態にならないメモリセルトランジスタのメモリセルでもある。
Ｓ４１段階において、メモリセルの感知及び読み取りを介してメモリ装置は、オフセルの内のプログラムパスしたメモリセルを不良セルとして検出する。
例えば、ターゲットプログラム状態（例えば、第３プログラム状態Ｐ３）にプログラミングされるためのメモリセルは、ターゲットプログラム状態よりも高いしきい電圧（例えば、第３プログラム状態Ｐ３がターゲットプログラム状態である場合、第４プログラム状態Ｐ４に対応するしきい電圧）を有するようにオーバープログラミングされる。
このようなオフセルは、オーバープログラミングされたセル（よって、フェイルセルとして検出される）として識別され、ここで、オフセルは、しきい電圧が高いので、オーバービット検証電圧（ＶＦＹ＿Ｄ）でオン状態にならないメモリセルトランジスタのメモリセルでもある。
【0079】
実施形態において、メモリ装置は、オーバービット検証電圧よりも、しきい電圧の高いオフセルの内のまだプログラムされていないメモリセル（すなわち、ノンパスセル（ｎｏｎ－ｐａｓｓ ｃｅｌｌｓ））をマスキング（ｍａｓｋｉｎｇ）し、オフセルの内のプログラムパスしたメモリセル（すなわち、パスセル（ｐａｓｓ ｃｅｌｌｓ）を不良セルとして検出する。
例えば、第３プログラム状態Ｐ３にプログラムされたメモリセルの内から不良セルを検出する場合、第１～第３プログラム状態（Ｐ１～Ｐ３）に関連するプログラム動作は完了しており、第４～第７プログラム状態（Ｐ４～Ｐ７）に関連するプログラム動作は実行前である。
したがって、メモリ装置は、オーバービット検証電圧（ＶＦＹ＿Ｄ）を印加した後、検出されたオフセルの内のプログラムされていないメモリセルを除外させ、プログラムパスしたメモリセルを選択し、選択されたメモリセルを不良セルとして検出する。
例えば、第３プログラム状態Ｐ３にプログラムされたメモリセルの内から不良セルを検出する場合、第１～第３プログラム状態（Ｐ１～Ｐ３）に関連するプログラム動作は完了しており、第４～第７プログラム状態（Ｐ４～Ｐ７）に関連するプログラム動作は実行前である。
したがって、メモリ装置は、オーバービット検証電圧（ＶＦＹ＿Ｄ）を印加した後、検出されたオフセルの内のプログラムされていないメモリセルを除外させ、プログラムパスしたメモリセルを選択し、選択されたメモリセルを不良セルとして検出する。
【0080】
図１１Ａは、本発明によるメモリ装置の動作方法を説明するためのフローチャートであり、図１１Ｂは、図１１Ａのメモリ装置の動作方法を説明するための図である。
図１１Ａに示したＳ４０ａ段階は、図９ＡのＳ４０段階の一例示であり、Ｓ４３段階及びＳ４４段階を含む。
図１１Ａに示したＳ４０ａ段階は、図９ＡのＳ４０段階の一例示であり、Ｓ４３段階及びＳ４４段階を含む。
【0081】
図１１Ａ及び図１１Ｂを参照すると、Ｓ４３段階において、メモリ装置は、プログラムパスしたメモリセルを感知し、読み取るために選択ワードラインにオーバービット検証電圧を印加する。
例えば、第３プログラム状態Ｐ３にプログラムパスしたメモリセルの不良セルを検出するために、第１～第３プログラム状態（Ｐ１～Ｐ３）にプログラムパスしたメモリセルの選択ワードラインにオーバービット検証電圧（ＶＦＹ＿Ｄ）を印加し、ビットラインをセンシングしてリードする。
実施形態において、オーバービット検証電圧（ＶＦＹ＿Ｄ）は、ターゲットプログラム状態である第３プログラム状態Ｐ３の次のプログラム状態である第４プログラム状態Ｐ４に対応する第４検証電圧ＶＦＹ４である。
例えば、第３プログラム状態Ｐ３にプログラムパスしたメモリセルの不良セルを検出するために、第１～第３プログラム状態（Ｐ１～Ｐ３）にプログラムパスしたメモリセルの選択ワードラインにオーバービット検証電圧（ＶＦＹ＿Ｄ）を印加し、ビットラインをセンシングしてリードする。
実施形態において、オーバービット検証電圧（ＶＦＹ＿Ｄ）は、ターゲットプログラム状態である第３プログラム状態Ｐ３の次のプログラム状態である第４プログラム状態Ｐ４に対応する第４検証電圧ＶＦＹ４である。
【0082】
Ｓ４４段階において、メモリ装置は、オフセルを不良セルとして検出する。
例えば、メモリ装置は、オーバービット検証電圧（ＶＦＹ＿Ｄ）を基準にオーバービット検証電圧（ＶＦＹ＿Ｄ）よりも、しきい電圧の低いオンセルを検出する。
メモリ装置は、オーバービット検証電圧（ＶＦＹ＿Ｄ）以下のターゲットプログラム状態（すなわち、第１～第３プログラム状態（Ｐ１～Ｐ３））に対応するプログラムパスセルの内のオンセルをマスキングすることで検出されたオフセルを不良セルとして検出する。
第３プログラム状態Ｐ３にプログラムされたメモリセルの内から不良セルを検出する場合、第１～第３プログラム状態（Ｐ１～Ｐ３）に関連するプログラム動作は完了していてもよい。
第１～第３プログラム状態（Ｐ１～Ｐ３）にプログラムされたパスセルの内のオンセルを除外させ、オフセルを不良セルとして検出する。
例えば、メモリ装置は、オーバービット検証電圧（ＶＦＹ＿Ｄ）を基準にオーバービット検証電圧（ＶＦＹ＿Ｄ）よりも、しきい電圧の低いオンセルを検出する。
メモリ装置は、オーバービット検証電圧（ＶＦＹ＿Ｄ）以下のターゲットプログラム状態（すなわち、第１～第３プログラム状態（Ｐ１～Ｐ３））に対応するプログラムパスセルの内のオンセルをマスキングすることで検出されたオフセルを不良セルとして検出する。
第３プログラム状態Ｐ３にプログラムされたメモリセルの内から不良セルを検出する場合、第１～第３プログラム状態（Ｐ１～Ｐ３）に関連するプログラム動作は完了していてもよい。
第１～第３プログラム状態（Ｐ１～Ｐ３）にプログラムされたパスセルの内のオンセルを除外させ、オフセルを不良セルとして検出する。
【0083】
図１２Ａは、本発明によるメモリ装置の動作方法を説明するためのフローチャートであり、図１２Ｂは、図１２Ａのメモリ装置の動作方法を説明するための図である。
図１２Ａに示したＳ４０ｂ段階は、図９ＡのＳ４０段階の一例示であり、Ｓ４５段階及びＳ４６段階を含む。
図１２Ａに示したＳ４０ｂ段階は、図９ＡのＳ４０段階の一例示であり、Ｓ４５段階及びＳ４６段階を含む。
【0084】
図１２Ａ及び図１２Ｂを参照すると、Ｓ４５段階において、メモリ装置は、オーバービット検証動作に関連するターゲットプログラム状態にプログラムパスした選択されたメモリセルを感知し、読み取るために、選択ワードラインにオーバービット検証電圧を印加する。
すなわち、メモリ装置は、不良セルを検出するために、オーバービット検証電圧を印加する。
メモリ装置のページバッファには、プログラムされたデータとプログラムされるデータが共に保存され、又は不良セル検証動作を実行する前にプログラムされたセルに関連するプログラム情報が保存される。
メモリ装置は、プログラム情報に基づき、不良セル検証動作を実行する前に、ターゲットプログラム状態にプログラムされたメモリセルにオーバービット検証電圧を印加する。
すなわち、メモリ装置は、不良セルを検出するために、オーバービット検証電圧を印加する。
メモリ装置のページバッファには、プログラムされたデータとプログラムされるデータが共に保存され、又は不良セル検証動作を実行する前にプログラムされたセルに関連するプログラム情報が保存される。
メモリ装置は、プログラム情報に基づき、不良セル検証動作を実行する前に、ターゲットプログラム状態にプログラムされたメモリセルにオーバービット検証電圧を印加する。
【0085】
例えば、第３プログラム状態Ｐ３にプログラムされたメモリセルの不良セルを検出するために、第３プログラム状態Ｐ３の選択されたメモリセルのワードラインにオーバービット検証電圧（ＶＦＹ＿Ｄ）を印加し、このようなプログラムパスメモリセルをセンシングしてリードする。
実施形態において、オーバービット検証電圧（ＶＦＹ＿Ｄ）は、ターゲットプログラム状態である第３プログラム状態Ｐ３の次のプログラム状態である第４プログラム状態Ｐ４に対応する第４検証電圧ＶＦＹ４である。
実施形態において、オーバービット検証電圧（ＶＦＹ＿Ｄ）は、ターゲットプログラム状態である第３プログラム状態Ｐ３の次のプログラム状態である第４プログラム状態Ｐ４に対応する第４検証電圧ＶＦＹ４である。
【0086】
Ｓ４６段階において、メモリ装置は、オフセルを検出し、検出されたオフセルを不良セルとして認識する。
例えば、第３プログラム状態Ｐ３にプログラムされたメモリセルの内の不良セルを検出する場合、第３プログラム状態Ｐ３のパスセルの内のオーバービット検証電圧（ＶＦＹ＿Ｄ）よりも高いしきい電圧を有するオフセルを不良セルとして検出する。
例えば、第３プログラム状態Ｐ３にプログラムされたメモリセルの内の不良セルを検出する場合、第３プログラム状態Ｐ３のパスセルの内のオーバービット検証電圧（ＶＦＹ＿Ｄ）よりも高いしきい電圧を有するオフセルを不良セルとして検出する。
【0087】
図１３は、本発明の実施形態においてメモリ装置の動作を時系列的に説明するための図である。
図１３では、例示的に第３プログラム状態Ｐ３をターゲットプログラム状態として有するメモリセルの内から不良セルを検出するための動作を説明する。
図１３を参照すると、メモリ装置は、ビットラインＢＬをセットアップする。
すなわち、メモリ装置は、プログラムされるメモリセルと接続される第１ビットライン（選択ビットライン）とプログラムされていないメモリセルと接続される第２ビットライン（非選択ビットライン）を区分する。
図１３では、例示的に第３プログラム状態Ｐ３をターゲットプログラム状態として有するメモリセルの内から不良セルを検出するための動作を説明する。
図１３を参照すると、メモリ装置は、ビットラインＢＬをセットアップする。
すなわち、メモリ装置は、プログラムされるメモリセルと接続される第１ビットライン（選択ビットライン）とプログラムされていないメモリセルと接続される第２ビットライン（非選択ビットライン）を区分する。
【0088】
ビットラインＢＬがセットアップされれば、メモリ装置は、プログラムを実行する。
メモリ装置は、第１ビットラインには、ビットラインプログラム電圧を印加し、第２ビットラインには、ビットライン禁止電圧を印加し、ワードラインには、プログラムパルスを印加することで、プログラムを実行する。
この際、ビットライン禁止電圧は、ビットラインプログラム電圧よりも高い電圧レベルを有する。
ビットライン禁止電圧は、選択されていないメモリセルに接続された対応するビットラインをフローティングさせ、非選択メモリセルトランジスタの電荷保存素子に電荷が注入されることを防止するために、チャネルとゲートとの間の非選択メモリセルトランジスタに相対的にさらに低い電圧を提供させる。
但し、ビットラインプログラム電圧は、選択メモリセルに接続された対応するビットラインが電荷をドレインし、選択メモリセルトランジスタの電荷保存素子に電荷を注入するために、選択メモリセルトランジスタに相対的にさらに高い電圧が提供されるように相対的に低い電圧を保持する。
メモリ装置は、第１ビットラインには、ビットラインプログラム電圧を印加し、第２ビットラインには、ビットライン禁止電圧を印加し、ワードラインには、プログラムパルスを印加することで、プログラムを実行する。
この際、ビットライン禁止電圧は、ビットラインプログラム電圧よりも高い電圧レベルを有する。
ビットライン禁止電圧は、選択されていないメモリセルに接続された対応するビットラインをフローティングさせ、非選択メモリセルトランジスタの電荷保存素子に電荷が注入されることを防止するために、チャネルとゲートとの間の非選択メモリセルトランジスタに相対的にさらに低い電圧を提供させる。
但し、ビットラインプログラム電圧は、選択メモリセルに接続された対応するビットラインが電荷をドレインし、選択メモリセルトランジスタの電荷保存素子に電荷を注入するために、選択メモリセルトランジスタに相対的にさらに高い電圧が提供されるように相対的に低い電圧を保持する。
【0089】
メモリ装置は、プログラムを実行する間、第３プログラム状態Ｐ３に関連するプログラム動作がパスであるか、フェイルであるかを判断する。
例えばビットラインＢＬをセットアップする動作を実行する前、第３プログラム状態Ｐ３に対する検証動作が実行され、メモリ装置は、プログラムを実行する間、検証動作を実行した結果によって第３プログラム状態Ｐ３に関連するプログラム動作がパスであるか、フェイルであるかを判断する。
メモリ装置は、プログラムを実行した後、後続動作のためにリカバリーを実行する。
リカバリーに後続して、メモリ装置は、第３プログラム状態Ｐ３よりも高いプログラム状態に対する検証動作を実行する。
実施形態において、相対的に高いプログラム状態に対する検証動作を優先的に実行する。
例えば、第５プログラム状態Ｐ５に対する検証動作を実行した後、第４プログラム状態Ｐ４に対する検証動作を実行する。
但し、本発明は、それに限定されず、図１３に示したものとは違って、相対的に低いプログラム状態に対する検証動作を優先的に実行することもできる。
例えばビットラインＢＬをセットアップする動作を実行する前、第３プログラム状態Ｐ３に対する検証動作が実行され、メモリ装置は、プログラムを実行する間、検証動作を実行した結果によって第３プログラム状態Ｐ３に関連するプログラム動作がパスであるか、フェイルであるかを判断する。
メモリ装置は、プログラムを実行した後、後続動作のためにリカバリーを実行する。
リカバリーに後続して、メモリ装置は、第３プログラム状態Ｐ３よりも高いプログラム状態に対する検証動作を実行する。
実施形態において、相対的に高いプログラム状態に対する検証動作を優先的に実行する。
例えば、第５プログラム状態Ｐ５に対する検証動作を実行した後、第４プログラム状態Ｐ４に対する検証動作を実行する。
但し、本発明は、それに限定されず、図１３に示したものとは違って、相対的に低いプログラム状態に対する検証動作を優先的に実行することもできる。
【0090】
メモリ装置は、第５プログラム状態Ｐ５に対する検証動作を実行するために、第５プログラム状態Ｐ５をターゲットプログラム状態として有するＰ５セルを選択し、Ｐ５セルのワードラインに第５検証電圧（例えば、図６のＶＦＹ５）を印加する。
メモリ装置は、Ｐ５セルのワードラインに第５検証電圧ＶＦＹ５を印加する間、Ｐ５セルをセンシングする。
メモリセルに関連する一般的なセンシング動作は、ビットラインプリチャージ動作及びビットラインセンシング動作を含む。
第５プログラム状態Ｐ５に対する検証動作が完了すれば、メモリ装置は、第４プログラム状態Ｐ４に対する検証動作を実行するために、第４プログラム状態Ｐ４をターゲットプログラム状態として有するＰ４セルを選択する。
また、メモリ装置は、第４プログラム状態Ｐ４に対する検証動作を実行する間、第３プログラム状態Ｐ３のパスセル（Ｐ３パスセル）に対する不良セル検証動作を並列的に実行する。
例えば、メモリ装置は、Ｐ４セルを選択する動作とＰ３パスセルを選択する動作とを並列的に実行する。
メモリ装置は、Ｐ５セルのワードラインに第５検証電圧ＶＦＹ５を印加する間、Ｐ５セルをセンシングする。
メモリセルに関連する一般的なセンシング動作は、ビットラインプリチャージ動作及びビットラインセンシング動作を含む。
第５プログラム状態Ｐ５に対する検証動作が完了すれば、メモリ装置は、第４プログラム状態Ｐ４に対する検証動作を実行するために、第４プログラム状態Ｐ４をターゲットプログラム状態として有するＰ４セルを選択する。
また、メモリ装置は、第４プログラム状態Ｐ４に対する検証動作を実行する間、第３プログラム状態Ｐ３のパスセル（Ｐ３パスセル）に対する不良セル検証動作を並列的に実行する。
例えば、メモリ装置は、Ｐ４セルを選択する動作とＰ３パスセルを選択する動作とを並列的に実行する。
【0091】
メモリ装置は、Ｐ４セル及びＰ３パスセルのワードラインに第４検証電圧（例えば、図６のＶＦＹ４）を印加する。
例えば、Ｐ４セル（第４プログラム状態Ｐ４をターゲットプログラム状態として有するメモリセル）及びＰ３パスセル（第３プログラム状態Ｐ３をターゲットプログラム状態として有するメモリセルとしてプログラムパスしたメモリセル）のワードラインに第４検証電圧ＶＦＹ４を印加する間、Ｐ４セル及びＰ３パスセルを共にセンシングし、Ｐ４セル及びＰ３パスセルに接続されたページバッファ回路にセンシング結果が保存される。
第４検証電圧ＶＦＹ４は、第３プログラム状態Ｐ３のオーバービット検証電圧（例えば、図６の（ＶＦＹ＿Ｄ））として用いられ、同時に第４プログラム状態Ｐ４にプログラムされたか否かを確認するためのプログラム検証にも用いられる。
例えば、Ｐ４セル（第４プログラム状態Ｐ４をターゲットプログラム状態として有するメモリセル）及びＰ３パスセル（第３プログラム状態Ｐ３をターゲットプログラム状態として有するメモリセルとしてプログラムパスしたメモリセル）のワードラインに第４検証電圧ＶＦＹ４を印加する間、Ｐ４セル及びＰ３パスセルを共にセンシングし、Ｐ４セル及びＰ３パスセルに接続されたページバッファ回路にセンシング結果が保存される。
第４検証電圧ＶＦＹ４は、第３プログラム状態Ｐ３のオーバービット検証電圧（例えば、図６の（ＶＦＹ＿Ｄ））として用いられ、同時に第４プログラム状態Ｐ４にプログラムされたか否かを確認するためのプログラム検証にも用いられる。
【0092】
本明細書で使用されるターゲットプログラム状態にプログラムされるという表現は、ターゲットプログラム状態の範囲内にあるようにプログラムされたメモリセルと、ターゲット状態の範囲を超えてプログラムされたオーバープログラミングされたフェイルセルとをいずれも含むということを意味する。
但し、図１３とは違って、第３プログラム状態Ｐ３のオーバービット検証電圧（ＶＦＹ＿Ｄ）が第４検証電圧ＶＦＹ４と異なる場合には、メモリ装置は、Ｐ３パスセルに対する不良セル検証動作を、第４プログラム状態Ｐ４に対する検証動作とは別途に実行し、例えば、Ｐ３パスセルに対する不良セル検証動作を、第４及び第５プログラム状態（Ｐ４、Ｐ５）に対する検証動作以前に実行することもできる。
但し、図１３とは違って、第３プログラム状態Ｐ３のオーバービット検証電圧（ＶＦＹ＿Ｄ）が第４検証電圧ＶＦＹ４と異なる場合には、メモリ装置は、Ｐ３パスセルに対する不良セル検証動作を、第４プログラム状態Ｐ４に対する検証動作とは別途に実行し、例えば、Ｐ３パスセルに対する不良セル検証動作を、第４及び第５プログラム状態（Ｐ４、Ｐ５）に対する検証動作以前に実行することもできる。
【0093】
メモリ装置は、第４及び第５プログラム状態（Ｐ４、Ｐ５）に対する検証動作を実行した後、後続動作のためにリカバリーを実行する。
図１３で説明した一連の動作は、第３プログラム状態Ｐ３ではない他のプログラム状態に対する不良セル検証動作にも同様に適用される。
したがって、図１３で説明した一連の動作は、複数のプログラム状態に対してそれぞれ実行されることで、繰り返して実行される。
図１３で説明した一連の動作は、第３プログラム状態Ｐ３ではない他のプログラム状態に対する不良セル検証動作にも同様に適用される。
したがって、図１３で説明した一連の動作は、複数のプログラム状態に対してそれぞれ実行されることで、繰り返して実行される。
【0094】
図１４は、本発明の実施形態によって、「Ｂ－ＶＮＡＮＤ」構造を有するメモリ装置５００の概略構成を示す部分断面図である。
メモリ装置に含まれる不揮発性メモリが「Ｂ－ＶＮＡＮＤ」（Ｂｏｎｄｉｎｇ Ｖｅｒｔｉｃａｌ ＮＡＮＤ）タイプのフラッシュメモリによって具現される場合、不揮発性メモリは、図１４に示した構造を有する。
メモリ装置に含まれる不揮発性メモリが「Ｂ－ＶＮＡＮＤ」（Ｂｏｎｄｉｎｇ Ｖｅｒｔｉｃａｌ ＮＡＮＤ）タイプのフラッシュメモリによって具現される場合、不揮発性メモリは、図１４に示した構造を有する。
【0095】
図１４を参照すると、メモリ装置５００のセル領域ＣＥＬＬは、第１半導体層Ｌ１に対応し、周辺回路領域ＰＥＲＩは、第２半導体層Ｌ２に対応する。
メモリ装置５００の周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含む。
周辺回路領域ＰＥＲＩは、第１基板６１０、層間絶縁層６１５、第１基板６１０に形成される複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）、複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）それぞれと接続される第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）、第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）上に形成される第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）を含む。
メモリ装置５００の周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含む。
周辺回路領域ＰＥＲＩは、第１基板６１０、層間絶縁層６１５、第１基板６１０に形成される複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）、複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）それぞれと接続される第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）、第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）上に形成される第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）を含む。
【0096】
第１基板６１０は、結晶質半導体基板であり、例えば、Ｓｉ、ＳｉＧｅ、又はＧｅからなるバルク基板を含む。
実施形態において、第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）は、相対的に抵抗が高いタングステンから形成され、第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）は、相対的に抵抗が低い銅から形成される。
本明細書では、第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）と第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）のみを示しているが、これに限定されるものではなく、第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）上に少なくとも１つ以上のメタル層がさらに形成され得る。
第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）の上部に形成される１つ以上のメタル層の内の少なくとも一部は、第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）を形成する銅よりもさらに低い抵抗を有するアルミニウムなどによって形成され得る。
実施形態において、第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）は、相対的に抵抗が高いタングステンから形成され、第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）は、相対的に抵抗が低い銅から形成される。
本明細書では、第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）と第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）のみを示しているが、これに限定されるものではなく、第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）上に少なくとも１つ以上のメタル層がさらに形成され得る。
第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）の上部に形成される１つ以上のメタル層の内の少なくとも一部は、第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）を形成する銅よりもさらに低い抵抗を有するアルミニウムなどによって形成され得る。
【0097】
層間絶縁層６１５は、複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）、第１メタル層（６３０ａ、６３０ｂ、６３０ｃ）、及び第２メタル層（６４０ａ、６４０ｂ、６４０ｃ）をカバーするように、第１基板６１０上に配置され、酸化ケイ素、窒化ケイ素のような絶縁物質を含む。
ワードラインボンディング領域ＷＬＢＡの第２メタル層６４０ｂ上に下部ボンディングメタル（６７１ｂ、６７２ｂ）が形成される。
ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（６７１ｂ、６７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（５７１ｂ、５７２ｂ）とボンディング方式によって互いに電気的に接続され、下部ボンディングメタル（６７１ｂ、６７２ｂ）と上部ボンディングメタル（５７１ｂ、５７２ｂ）は、アルミニウム、銅、あるいはタングステンなどによっても形成される。
ワードラインボンディング領域ＷＬＢＡの第２メタル層６４０ｂ上に下部ボンディングメタル（６７１ｂ、６７２ｂ）が形成される。
ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（６７１ｂ、６７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（５７１ｂ、５７２ｂ）とボンディング方式によって互いに電気的に接続され、下部ボンディングメタル（６７１ｂ、６７２ｂ）と上部ボンディングメタル（５７１ｂ、５７２ｂ）は、アルミニウム、銅、あるいはタングステンなどによっても形成される。
【0098】
セル領域ＣＥＬＬは、少なくとも１つのメモリブロックを提供する。
セル領域ＣＥＬＬは、第２基板５１０と共通ソースライン５２０を含む。
第２基板５１０は、結晶質半導体基板であり、例えば、Ｓｉ、ＳｉＧｅ、又はＧｅからなるバルク基板を含む。
第２基板５１０上には、第２基板５１０の上面に垂直方向ＶＤに沿って複数のワードライン５３０（５３１～５３８）が積層される。
ワードライン５３０の上部及び下部それぞれには、ストリング選択ラインとグラウンド選択ラインとが配置され、ストリング選択ラインとグラウンド選択ラインとの間に複数のワードライン５３０が配置される。
セル領域ＣＥＬＬは、第２基板５１０と共通ソースライン５２０を含む。
第２基板５１０は、結晶質半導体基板であり、例えば、Ｓｉ、ＳｉＧｅ、又はＧｅからなるバルク基板を含む。
第２基板５１０上には、第２基板５１０の上面に垂直方向ＶＤに沿って複数のワードライン５３０（５３１～５３８）が積層される。
ワードライン５３０の上部及び下部それぞれには、ストリング選択ラインとグラウンド選択ラインとが配置され、ストリング選択ラインとグラウンド選択ラインとの間に複数のワードライン５３０が配置される。
【0099】
ビットラインボンディング領域ＢＬＢＡにおいて、チャネル構造体ＣＨは、第２基板５１０の上面に垂直方向に延長されてワードライン５３０、ストリング選択ライン、及びグラウンド選択ラインを貫通する。
チャネル構造体ＣＨは、データ保存層、チャネル層、及び埋込み絶縁層などを含み、チャネル層は、第１メタル層５５０ｃ及び第２メタル層５６０ｃと電気的に接続される。
例えば、第１メタル層５５０ｃは、ビットラインコンタクトであり、第２メタル層５６０ｃは、ビットラインである。
実施形態において、ビットライン５６０ｃは、第２基板５１０の上面に平行な第２水平方向ＨＤ２に沿って延長される。
チャネル構造体ＣＨは、データ保存層、チャネル層、及び埋込み絶縁層などを含み、チャネル層は、第１メタル層５５０ｃ及び第２メタル層５６０ｃと電気的に接続される。
例えば、第１メタル層５５０ｃは、ビットラインコンタクトであり、第２メタル層５６０ｃは、ビットラインである。
実施形態において、ビットライン５６０ｃは、第２基板５１０の上面に平行な第２水平方向ＨＤ２に沿って延長される。
【0100】
実施形態において、チャネル構造体ＣＨとビットライン５６０ｃなどが配置される領域がビットラインボンディング領域ＢＬＢＡとして定義される。
ビットライン５６０ｃは、ビットラインボンディング領域ＢＬＢＡで周辺回路領域ＰＥＲＩのページバッファ５９３を提供する回路素子６２０ｃと電気的に接続される。
例えば、ビットライン５６０ｃは、セル領域ＣＥＬＬの上部ボンディングメタル（５７１ｃ、５７２ｃ）と接続され、上部ボンディングメタル（５７１ｃ、５７２ｃ）は、ページバッファ５９３の回路素子６２０ｃに接続される下部ボンディングメタル（６７１ｃ、６７２ｃ）と接続される。
これにより、ページバッファ５９３は、ボンディングメタル（５７１ｃ、５７２ｃ、６７１ｃ、６７２ｃ）を介してビットライン５６０ｃに接続される。
ビットライン５６０ｃは、ビットラインボンディング領域ＢＬＢＡで周辺回路領域ＰＥＲＩのページバッファ５９３を提供する回路素子６２０ｃと電気的に接続される。
例えば、ビットライン５６０ｃは、セル領域ＣＥＬＬの上部ボンディングメタル（５７１ｃ、５７２ｃ）と接続され、上部ボンディングメタル（５７１ｃ、５７２ｃ）は、ページバッファ５９３の回路素子６２０ｃに接続される下部ボンディングメタル（６７１ｃ、６７２ｃ）と接続される。
これにより、ページバッファ５９３は、ボンディングメタル（５７１ｃ、５７２ｃ、６７１ｃ、６７２ｃ）を介してビットライン５６０ｃに接続される。
【0101】
実施形態において、メモリ装置４００は、ビットラインボンディング領域ＢＬＢＡに配置された貫通電極ＴＨＶをさらに含む。
貫通電極ＴＨＶは、ワードライン５３０を貫通して垂直方向ＶＤに延長される。
貫通電極ＴＨＶは、共通ソースライン５２０及び／又は、上部基板である第２基板５１０に接続される。
図に示していないが、貫通電極ＴＨＶの周辺には、絶縁リングが配置され、貫通電極ＴＨＶは、ワードライン５３０と絶縁される。
貫通電極ＴＨＶは、上部ボンディングメタル５７２ｄ及び下部ボンディングメタル６７２ｄを介して周辺回路領域ＰＥＲＩに接続される。
貫通電極ＴＨＶは、ワードライン５３０を貫通して垂直方向ＶＤに延長される。
貫通電極ＴＨＶは、共通ソースライン５２０及び／又は、上部基板である第２基板５１０に接続される。
図に示していないが、貫通電極ＴＨＶの周辺には、絶縁リングが配置され、貫通電極ＴＨＶは、ワードライン５３０と絶縁される。
貫通電極ＴＨＶは、上部ボンディングメタル５７２ｄ及び下部ボンディングメタル６７２ｄを介して周辺回路領域ＰＥＲＩに接続される。
【0102】
ワードラインボンディング領域ＷＬＢＡにおいて、ワードライン５３０は、第２基板５１０の上面に平行な第１水平方向ＨＤ１に沿って延長され、複数のセルコンタクトプラグ５４０（５４１～５４７）と接続される。
ワードライン５３０とセルコンタクトプラグ５４０は、垂直方向ＶＤに沿ってワードライン５３０の内の少なくとも一部が互いに異なる長さに延長されて提供するパッドで互いに接続される。
ワードライン５３０に接続されるセルコンタクトプラグ５４０の上部には、第１メタル層５５０ｂと第２メタル層５６０ｂが順次に接続される。
セルコンタクトプラグ５４０は、ワードラインボンディング領域ＷＬＢＡにおいてセル領域ＣＥＬＬの上部ボンディングメタル（５７１ｂ、５７２ｂ）と周辺回路領域ＰＥＲＩの下部ボンディングメタル（６７１ｂ、６７２ｂ）を介して周辺回路領域ＰＥＲＩと接続される。
セルコンタクトプラグ５４０は、周辺回路領域ＰＥＲＩにおいてロウデコーダ５９４を提供する回路素子６２０ｂと電気的に接続される。
ワードライン５３０とセルコンタクトプラグ５４０は、垂直方向ＶＤに沿ってワードライン５３０の内の少なくとも一部が互いに異なる長さに延長されて提供するパッドで互いに接続される。
ワードライン５３０に接続されるセルコンタクトプラグ５４０の上部には、第１メタル層５５０ｂと第２メタル層５６０ｂが順次に接続される。
セルコンタクトプラグ５４０は、ワードラインボンディング領域ＷＬＢＡにおいてセル領域ＣＥＬＬの上部ボンディングメタル（５７１ｂ、５７２ｂ）と周辺回路領域ＰＥＲＩの下部ボンディングメタル（６７１ｂ、６７２ｂ）を介して周辺回路領域ＰＥＲＩと接続される。
セルコンタクトプラグ５４０は、周辺回路領域ＰＥＲＩにおいてロウデコーダ５９４を提供する回路素子６２０ｂと電気的に接続される。
【0103】
実施形態において、ロウデコーダ５９４を提供する回路素子６２０ｂの動作電圧は、ページバッファ５９３を提供する回路素子６２０ｃの動作電圧と異なり得る。
例えば、ページバッファ５９３を提供する回路素子６２０ｃの動作電圧がロウデコーダ５９４を提供する回路素子６２０ｂの動作電圧よりも大きくなる。
外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ５８０が配置される。
共通ソースラインコンタクトプラグ５８０は、金属、金属化合物、又はポリシリコンなどの導電性物質によって形成され、共通ソースライン５２０と電気的に接続される。
共通ソースラインコンタクトプラグ５８０の上部には、第１メタル層５５０ａと第２メタル層５６０ａが順次に積層される。
例えば、共通ソースラインコンタクトプラグ５８０、第１メタル層５５０ａ、及び第２メタル層５６０ａが配置される領域は、外部パッドボンディング領域ＰＡとして定義される。
例えば、ページバッファ５９３を提供する回路素子６２０ｃの動作電圧がロウデコーダ５９４を提供する回路素子６２０ｂの動作電圧よりも大きくなる。
外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ５８０が配置される。
共通ソースラインコンタクトプラグ５８０は、金属、金属化合物、又はポリシリコンなどの導電性物質によって形成され、共通ソースライン５２０と電気的に接続される。
共通ソースラインコンタクトプラグ５８０の上部には、第１メタル層５５０ａと第２メタル層５６０ａが順次に積層される。
例えば、共通ソースラインコンタクトプラグ５８０、第１メタル層５５０ａ、及び第２メタル層５６０ａが配置される領域は、外部パッドボンディング領域ＰＡとして定義される。
【0104】
一方、外部パッドボンディング領域ＰＡには、入出力パッド（５０５、６０５）が配置される。
第１基板６１０の下部には、第１基板６１０の下面を覆う下部絶縁膜６０１が形成され、下部絶縁膜６０１上に第１入出力パッド６０５が形成される。
第１入出力パッド６０５は、第１入出力コンタクトプラグ６０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）の内の少なくとも１つと接続され、下部絶縁膜６０１によって第１基板６１０と分離される。
また、第１入出力コンタクトプラグ６０３と第１基板６１０との間には、側面絶縁膜が配置され、第１入出力コンタクトプラグ６０３と第１基板６１０とを電気的に分離する。
第１基板６１０の下部には、第１基板６１０の下面を覆う下部絶縁膜６０１が形成され、下部絶縁膜６０１上に第１入出力パッド６０５が形成される。
第１入出力パッド６０５は、第１入出力コンタクトプラグ６０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）の内の少なくとも１つと接続され、下部絶縁膜６０１によって第１基板６１０と分離される。
また、第１入出力コンタクトプラグ６０３と第１基板６１０との間には、側面絶縁膜が配置され、第１入出力コンタクトプラグ６０３と第１基板６１０とを電気的に分離する。
【0105】
第２基板５１０の上部には、第２基板５１０の上面を覆う上部絶縁膜５０１が形成され、上部絶縁膜５０１上に第２入出力パッド５０５が配置される。
第２入出力パッド５０５は、第２入出力コンタクトプラグ５０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）の内の少なくとも１つと接続される。
実施形態によって、第２入出力コンタクトプラグ５０３が配置される領域には、第２基板５１０及び共通ソースライン５２０などが配置されない。
また、第２入出力パッド５０５は、第３方向（Ｚ軸方向）においてワードライン５３０とオーバーラップされない。
第２入出力コンタクトプラグ５０３は、第２基板５１０の上面に平行な方向において第２基板５１０と分離され、セル領域ＣＥＬＬの層間絶縁層を貫通して第２入出力パッド５０５に接続される。
第２入出力パッド５０５は、第２入出力コンタクトプラグ５０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子（６２０ａ、６２０ｂ、６２０ｃ）の内の少なくとも１つと接続される。
実施形態によって、第２入出力コンタクトプラグ５０３が配置される領域には、第２基板５１０及び共通ソースライン５２０などが配置されない。
また、第２入出力パッド５０５は、第３方向（Ｚ軸方向）においてワードライン５３０とオーバーラップされない。
第２入出力コンタクトプラグ５０３は、第２基板５１０の上面に平行な方向において第２基板５１０と分離され、セル領域ＣＥＬＬの層間絶縁層を貫通して第２入出力パッド５０５に接続される。
【0106】
実施形態によって、第１入出力パッド６０５と第２入出力パッド５０５は、選択的に形成される。
例えば、メモリ装置５００は、第１基板６１０の上部に配置される第１入出力パッド６０５のみを含むか、又は、第２基板５１０の上部に配置される第２入出力パッド５０５のみを含む。
又は、メモリ装置５００が第１入出力パッド６０５と第２入出力パッド５０５とをいずれも含む。
セル領域ＣＥＬＬと周辺回路領域ＰＥＲＩそれぞれに含まれる外部パッドボンディング領域ＰＡとビットラインボンディング領域ＢＬＢＡそれぞれには、最上部メタル層のメタルパターンがダミーパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）として存在するか、あるいは最上部メタル層が空いている。
例えば、メモリ装置５００は、第１基板６１０の上部に配置される第１入出力パッド６０５のみを含むか、又は、第２基板５１０の上部に配置される第２入出力パッド５０５のみを含む。
又は、メモリ装置５００が第１入出力パッド６０５と第２入出力パッド５０５とをいずれも含む。
セル領域ＣＥＬＬと周辺回路領域ＰＥＲＩそれぞれに含まれる外部パッドボンディング領域ＰＡとビットラインボンディング領域ＢＬＢＡそれぞれには、最上部メタル層のメタルパターンがダミーパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）として存在するか、あるいは最上部メタル層が空いている。
【0107】
メモリ装置５００は、外部パッドボンディング領域ＰＡにおいて、セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン５７２ａに対応して周辺回路領域ＰＥＲＩの最上部メタル層に上部メタルパターン５７２ａと同じ形態の下部メタルパターン６７３ａを形成する。
周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン６７３ａは、周辺回路領域ＰＥＲＩにおいて別途のコンタクトと接続されない。
同様に、外部パッドボンディング領域ＰＡにおいて周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターンに対応してセル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターンと同じ形態の上部メタルパターンを形成する。
周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン６７３ａは、周辺回路領域ＰＥＲＩにおいて別途のコンタクトと接続されない。
同様に、外部パッドボンディング領域ＰＡにおいて周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターンに対応してセル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターンと同じ形態の上部メタルパターンを形成する。
【0108】
ワードラインボンディング領域ＷＬＢＡの第２メタル層６４０ｂ上には、下部ボンディングメタル（４７１ｂ、４７２ｂ）が形成される。
ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（６７１ｂ、６７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（５７１ｂ、５７２ｂ）とボンディング方式によって互いに電気的に接続される。
また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン６５２に対応してセル領域ＣＥＬＬの最上部メタル層に下部メタルパターン６５２と同じ形態の上部メタルパターン５９２を形成する。
セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン５９２上には、コンタクトを形成しない。
ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル（６７１ｂ、６７２ｂ）は、セル領域ＣＥＬＬの上部ボンディングメタル（５７１ｂ、５７２ｂ）とボンディング方式によって互いに電気的に接続される。
また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン６５２に対応してセル領域ＣＥＬＬの最上部メタル層に下部メタルパターン６５２と同じ形態の上部メタルパターン５９２を形成する。
セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン５９２上には、コンタクトを形成しない。
【0109】
【0110】
ＳＳＤ１２００は、信号コネクタを介してホスト１１００と信号を送受信し、電源コネクタを介して電源を入力される。
ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２３０、メモリ装置（ＮＶＭ）（１２２１、１２２２、１２２ｎ）、及びバッファメモリ１２４０を含む。
メモリ装置（１２２１、１２２２、１２２ｎ）は、垂直積層型ＮＡＮＤフラッシュメモリ装置である。
この際、ＳＳＤ１２００のメモリ装置（１２２１、１２２２、１２２ｎ）それぞれは、図１～図１３を参照して詳述したメモリ装置の実施形態を用いて具現される。
ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２３０、メモリ装置（ＮＶＭ）（１２２１、１２２２、１２２ｎ）、及びバッファメモリ１２４０を含む。
メモリ装置（１２２１、１２２２、１２２ｎ）は、垂直積層型ＮＡＮＤフラッシュメモリ装置である。
この際、ＳＳＤ１２００のメモリ装置（１２２１、１２２２、１２２ｎ）それぞれは、図１～図１３を参照して詳述したメモリ装置の実施形態を用いて具現される。
【0111】
上述したように、メモリ装置は、プログラム動作時にオーバービット検出電圧を利用し、オーバープログラムされた不良セルを検出することができる。
メモリ装置は、検出された不良セルに関連する状態情報であるフラグを保存することで不良セルを管理し、不良セルの代わりに、他のメモリ領域にデータを保存する。
したがって、プログラム動作を実行する段階で予め不良セルを検出して管理することで、メモリ装置の信頼度が向上する。
メモリ装置は、検出された不良セルに関連する状態情報であるフラグを保存することで不良セルを管理し、不良セルの代わりに、他のメモリ領域にデータを保存する。
したがって、プログラム動作を実行する段階で予め不良セルを検出して管理することで、メモリ装置の信頼度が向上する。
【0112】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0113】
１０ メモリシステム
３０ 周辺回路
１００、５００ メモリ装置
１０２ 基板
１１０ メモリセルアレイ
１１５ 絶縁プラグ
１１６ コンタクトプラグ
１１８ 金属シリサイド膜
１２０ 制御ロジック回路
１３０ データ入出力回路
１４０ ページバッファ回路
１５０ 電圧生成器
１５６ 絶縁膜
１６０、５９４ ロウデコーダ
２００ メモリコントローラ
５０１ 上部絶縁膜
５０３ 第２入出力コンタクトプラグ
５０５ 第２入出力パッド
５１０ 第２基板
５２０ 共通ソースライン
５３０（５３１～５３８） ワードライン
５４０（５４１～５４７） セルコンタクトプラグ
５５０（ａ～ｃ） 第１メタル層
５６０（ａ～ｃ） 第２メタル層
５６０ｃ ビットライン
５７１ｂ、５７２ｂ、５７２ｄ 上部ボンディングメタル
５７２ａ、５９２ 上部メタルパターン
５９３ ページバッファ
６０３ 第１入出力コンタクトプラグ
６０５ 第１入出力パッド
６１０ 第１基板
６１５ 層間絶縁層
６２０ａ、６２０ｂ、６２０ｃ 回路素子
６３０ａ、６３０ｂ、６３０ｃ 第１メタル層
６４０ａ、６４０ｂ、６４０ｃ 第２メタル層
６５２、６７３ａ 下部メタルパターン
６７１ｂ、６７１ｃ、６７２ｂ、６７２ｃ、６７２ｄ 下部ボンディングメタル
３０ 周辺回路
１００、５００ メモリ装置
１０２ 基板
１１０ メモリセルアレイ
１１５ 絶縁プラグ
１１６ コンタクトプラグ
１１８ 金属シリサイド膜
１２０ 制御ロジック回路
１３０ データ入出力回路
１４０ ページバッファ回路
１５０ 電圧生成器
１５６ 絶縁膜
１６０、５９４ ロウデコーダ
２００ メモリコントローラ
５０１ 上部絶縁膜
５０３ 第２入出力コンタクトプラグ
５０５ 第２入出力パッド
５１０ 第２基板
５２０ 共通ソースライン
５３０（５３１～５３８） ワードライン
５４０（５４１～５４７） セルコンタクトプラグ
５５０（ａ～ｃ） 第１メタル層
５６０（ａ～ｃ） 第２メタル層
５６０ｃ ビットライン
５７１ｂ、５７２ｂ、５７２ｄ 上部ボンディングメタル
５７２ａ、５９２ 上部メタルパターン
５９３ ページバッファ
６０３ 第１入出力コンタクトプラグ
６０５ 第１入出力パッド
６１０ 第１基板
６１５ 層間絶縁層
６２０ａ、６２０ｂ、６２０ｃ 回路素子
６３０ａ、６３０ｂ、６３０ｃ 第１メタル層
６４０ａ、６４０ｂ、６４０ｃ 第２メタル層
６５２、６７３ａ 下部メタルパターン
６７１ｂ、６７１ｃ、６７２ｂ、６７２ｃ、６７２ｄ 下部ボンディングメタル
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】
【図15】