特開 2023-72764 ゲート駆動回路および電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023072764

(43)【公開日】2023-05-25

(54)【発明の名称】ゲート駆動回路および電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20230518BHJP

   H03K 17/12 20060101ALI20230518BHJP

【ＦＩ】

H02M1/08 A

H03K17/12

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021185403

(22)【出願日】2021-11-15

(71)【出願人】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】小山 孝

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA12

5H740BB02

5H740BB05

5H740BB08

5H740BB10

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM18

5J055AX12

5J055AX44

5J055AX48

5J055AX53

5J055AX63

5J055CX16

5J055DX13

5J055DX73

5J055DX83

5J055EY01

5J055EY21

5J055EZ10

5J055FX08

(57)【要約】

【課題】ゲート駆動回路において、電流センスエミッタ付きの半導体素子やシャント抵抗を用いることなく、主回路部やゲート駆動回路のばらつきによって生じる電流アンバランスの収束を早める。
【解決手段】第１，第２半導体素子３１，３２は並列接続される。駆動回路１は、第１，第２半導体素子３１，３２のゲート端子にゲート電源電圧Ｖｃｃを出力して第１，第２半導体素子３１，３２を同時に駆動する。ゲート抵抗４１，４２は、駆動回路１と第１，第２半導体素子３１，３２の間に設けられる。ゲート電流補正回路２１，２２は、ミラー期間における第１，第２半導体素子３１，３２のゲート電圧の差に応じてゲート電流を補正する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１半導体素子と、
前記第１半導体素子に並列接続された第２半導体素子と、
前記第１，第２半導体素子のゲート端子にゲート電源電圧を出力して前記第１，第２半導体素子を同時に駆動する駆動回路と、
前記駆動回路と前記第１，第２半導体素子の間に設けられたゲート抵抗と、
ミラー期間における前記第１，第２半導体素子のゲート電圧の差に応じてゲート電流を補正するゲート電流補正回路と、
を備えたことを特徴とするゲート駆動回路。

【請求項2】

前記ゲート電流補正回路は、
前記ミラー期間までの遅延時間を設定する遅延回路と、
前記遅延時間はオフとなり、前記遅延時間が経過したらオンとなって前記ゲート電源電圧を出力するスイッチ部と、
前記第１，第２半導体素子のゲート電圧を入力して、その差分に基づいたゲート電圧差を出力する第１増幅器と、
前記第１増幅器の出力に応じて補正ゲート電流を出力する電圧制御電流源と、
を備えたことを特徴とする請求項１記載のゲート駆動回路。

【請求項3】

前記電圧制御電流源は、
一端が前記スイッチ部の出力側に接続された抵抗と、
前記スイッチ部の出力と前記ゲート電圧差を入力してその差分に基づいた電圧指令値を出力する第２増幅器と、
前記電圧指令値と前記抵抗の他端の電圧を入力し、その差分に基づいた値を出力する第３増幅器と、
ゲート端子が前記第３増幅器の出力に接続され、ドレイン端子が前記抵抗の他端に接続され、ソース端子が前記第１半導体素子または前記第２半導体素子のゲート端子に接続されたｐ型ＭＯＳＦＥＴと、
を備えたことを特徴とする請求項２記載のゲート駆動回路。

【請求項4】

請求項１～３のうち何れかに記載の前記第１，第２半導体素子を備えたことを特徴とする電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数並列接続された電力用の半導体素子を備えた電力変換装置に係り、特に電力用の半導体素子の電流をバランスさせるゲート駆動回路に関する。

【背景技術】

【0002】

特許文献１は電流センスエミッタ付のＩＧＢＴを使用し、センスエミッタに接続したセンス抵抗を介してメインエミッタに流れる電流（主電流）を検出し、並列接続されたＩＧＢＴの主電流差に応じてゲート－エミッタ間に接続したＦＥＴのオン・オフを制御することにより、主電流をバランスさせる。また、電流センスエミッタ付きＩＧＢＴとセンス抵抗の組み合わせに代えて、電流センスエミッタなしＩＧＢＴ（一般的なＩＧＢＴ）とシャント抵抗の組み合わせてを用いても同様の効果を得ることができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平０９－２８９４４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１は電流センスエミッタ付の半導体素子を使用する必要があり汎用的ではない。また、外付けにシャント抵抗を組み合わせる方法は、主電流によるシャント抵抗の発熱が課題となる。

【0005】

以上示したようなことから、電流センスエミッタ付きの半導体素子やシャント抵抗を用いることなく、主回路部やゲート駆動回路のばらつきによって生じる電流アンバランスの収束を早めることが可能なゲート駆動回路を提供することが課題となる。

【課題を解決するための手段】

【0006】

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、第１半導体素子と、前記第１半導体素子に並列接続された第２半導体素子と、前記第１，第２半導体素子のゲート端子にゲート電源電圧を出力して前記第１，第２半導体素子を同時に駆動する駆動回路と、前記駆動回路と前記第１，第２半導体素子の間に設けられたゲート抵抗と、ミラー期間における前記第１，第２半導体素子のゲート電圧の差に応じてゲート電流を補正するゲート電流補正回路と、を備えたことを特徴とする。

【0007】

また、その一態様として、前記ゲート電流補正回路は、前記ミラー期間までの遅延時間を設定する遅延回路と、前記遅延時間はオフとなり、前記遅延時間が経過したらオンとなって前記ゲート電源電圧を出力するスイッチ部と、前記第１，第２半導体素子のゲート電圧を入力して、その差分に基づいたゲート電圧差を出力する第１増幅器と、前記第１増幅器の出力に応じて補正ゲート電流を出力する電圧制御電流源と、を備えたことを特徴とする。

【0008】

また、その一態様として、前記電圧制御電流源は、一端が前記スイッチ部の出力側に接続された抵抗と、前記スイッチ部の出力と前記ゲート電圧差を入力してその差分に基づいた電圧指令値を出力する第２増幅器と、前記電圧指令値と前記抵抗の他端の電圧を入力し、その差分に基づいた値を出力する第３増幅器と、ゲート端子が前記第３増幅器の出力に接続され、ドレイン端子が前記抵抗の他端に接続され、ソース端子が前記第１半導体素子または前記第２半導体素子のゲート端子に接続されたｐ型ＭＯＳＦＥＴと、を備えたことを特徴とする。

【発明の効果】

【0009】

本発明によれば、電流センサエミッタ付きの半導体素子やシャント抵抗を用いることなく、主回路部やゲート駆動回路のばらつきによって生じる電流アンバランスの収束を早めることが可能なゲート駆動回路を提供することが可能となる。

【図面の簡単な説明】

【0010】

【図1】実施形態のゲート駆動回路を示す概略図。

【図2】実施形態のゲート電流補正回路を示す概略図。

【図3】従来のゲート駆動回路の各波形を示す図。

【図4】実施形態のゲート駆動回路の各波形を示す図。

【発明を実施するための形態】

【0011】

本発明は、複数並列接続された電力用の半導体素子（例えば、ＳｉＣ－ＭＯＳＦＥＴ）のミラー期間中のゲート電圧値（ゲートプラトー電圧）を検出し、その電圧の大小関係を利用することによりスイッチング動作時の過渡的な電流アンバランスの改善を目的とする。

【0012】

以下、本願発明におけるゲート駆動回路の実施形態を図１～図４に基づいて詳述する。

【0013】

［実施形態］
本実施形態のゲート駆動回路の構成を図１に示す。図１はハーフブリッジ回路の１相分（下アーム）を示している。

【0014】

本実施形態は、第１半導体素子３１，第２半導体素子３２と、駆動回路１と、ゲート抵抗４１，４２と、ゲート電流補正回路２１，２２と、負荷インダクタンス９と、を有する。

【0015】

第１半導体素子３１と第２半導体素子３２は並列接続される。駆動回路１は、第１，第２半導体素子３１，３２にゲート電源電圧Ｖｃｃを出力して、第１，第２半導体素子３１，３２を同時に駆動する。ゲート抵抗４１，４２は駆動回路１と第１，第２半導体素子３１，３２の間に設けられ、第１，第２半導体素子３１，３２のスイッチングスピードを調整する。

【0016】

ゲート電流補正回路２１，２２は、ミラー期間中における第１，第２半導体素子３１，３２のゲート電圧ｖｇ１，ｖｇ２を検出し、その電圧値に応じてゲート電流を補正する。ゲート電流補正回路２１，２２は、ミラー期間までの時間を設定する遅延回路５と、ゲート電圧ｖｇ１，ｖｇ２を入力して差分を増幅する第１増幅器６と、増幅結果に応じて補正ゲート電流を流す電圧制御電流源７と、スイッチ部８と、を有している。

【0017】

スイッチ部８は、遅延回路５により駆動される。スイッチ部８は、遅延時間（ミラー期間まで）はオフとなり、遅延時間が経過（ミラー期間が開始）したらオンとなってゲート電源電圧Ｖｃｃを出力する。スイッチ部８は、例えば、ＭＯＳＦＥＴ等の公知の制御電極を有する半導体により実現可能である。

【0018】

なお、図１において、Ｖｃｃはゲート電源電圧、ｖｇ１，ｖｇ２はゲート電圧、ｉｇ１，ｉｇ２はゲート電流、ｉｋ１，ｉｋ２は補正ゲート電流、ｉｄ１，ｉｄ２はドレイン電流、ｖｓ１，ｖｓ２はソース電圧、Ｖｔｈはゲート閾値電圧、Ｉｏは負荷電流を示す。

【0019】

図２に、ゲート電流補正回路２１，２２の構成例を示す。遅延回路５は、抵抗５１と、コンデンサ５２と、バッファ回路５３と、を有する。抵抗５１とコンデンサ５２で遅延時間を設定するＣＲ回路を構成する。

【0020】

第１増幅器６は、第１半導体素子３１のゲート電圧ｖｇ１と第２半導体素子３２のゲート電圧ｖｇ２を入力し、その差分に基づいたゲート電圧差ｖｃｍｐを出力する。

【0021】

電圧制御電流源７は、第２増幅器７１と、第３増幅器７２と、抵抗７３と、ｐ型ＭＯＳＦＥＴ７４と、を備えた定電流回路である。抵抗７３は、一端がスイッチ部８の出力に接続される。第２増幅器７１は、ゲート電圧差ｖｃｍｐと、ゲート電源電圧Ｖｃｃ（スイッチ部８の出力）を入力し、その差分に基づいた電圧指令値ｖｒｅｆを出力する。第３増幅器７２は、電圧指令値ｖｒｅｆと、抵抗７３の他端の電圧を入力し、その差分に基づいた値を出力する。ｐ型ＭＯＳＦＥＴ７４は、ゲート端子が第３増幅器７２の出力に接続され、ドレイン端子が抵抗７３の他端に接続される。ｐ型ＭＯＳＦＥＴ７４のソース端子は第１半導体素子３１または第２半導体素子３２のゲート端子に接続され、補正ゲート電流ｉｋ１または補正ゲート電流ｉｋ２を出力する。

【0022】

図３に電流アンバランスを補正しない従来のゲート駆動回路の各波形を示す。時刻ｔ１にて駆動回路１がオン信号を出力すると、第１，第２半導体素子３１，３２のゲート電圧Ｖｇ（ｖｇ１，ｖｇ２）は徐々に上昇する。

【0023】

時刻ｔ２にてゲート電圧Ｖｇ（ｖｇ１，ｖｇ２）が第１，第２半導体素子３１，３２のゲート閾値電圧Ｖｔｈに達すると、主回路電流ｉｄ１，ｉｄ２が上昇を始め、時刻ｔ３にて所定の電流（負荷電流Ｉｏとすると、並列接続された第１，第２半導体素子３１，３２の電流はＩｏ／２）となる。

【0024】

ここで、並列接続された各回路の寄生容量が同一であれば、第１，第２半導体素子３１，３２の電流波形は同一（図内の点線）となるが、回路の寄生容量のばらつきにより、過渡的な電流アンバランスが発生する（図３の例ではｉｄ１＞ｉｄ２）。なお、誘導性負荷の場合、対向アームのダイオードの逆回復電流による影響があるが、本説明では省略する。

【0025】

第１，第２半導体素子３１，３２が所定の電流Ｉｏ／２に達した後は、第１，第２半導体素子３１，３２のドレイン－ソース間電圧Ｖｄｓがオン電圧になるまで下降を始める。この区間（ｔ３～ｔ４）は、ゲート電圧Ｖｇ（ｖｇ１，ｖｇ２）はプラトー電圧Ｖｐで一定（ミラー効果）となる。

【0026】

時刻ｔ４以降、ゲート電圧Ｖｇ（ｖｇ１，ｖｇ２）がゲート電源電圧Ｖｃｃに到達するまで上昇する。パワー半導体素子のオン抵抗は一般的に正の温度係数であるため、過渡的な電流アンバランスはスイッチング過程終了後に徐々にバランスしていく。

【0027】

図４に電流アンバランスを補正する本実施形態のゲート駆動回路の各波形を示す。時刻ｔ３までの動作は従来動作と同じである。区間（ｔ３～ｔ４）において、第１，第２半導体素子３１，３２の特性の１つであるプラトー電圧Ｖｐとドレイン電流Ｉｄの関係は以下の（１）式となる。

【0028】

【数1】

【0029】

ここで、Ｖｔｈは半導体素子のゲート閾値電圧、ｇｍは半導体素子の相互コンダクタンス、Ｉｄはスイッチングの際に素子に流れる電流値を示している。

【0030】

並列接続された第１，第２半導体素子３１，３２のゲート閾値電圧Ｖｔｈと相互コンダクタンスｇｍが一定であれば、第１，第２半導体素子３１，３２のプラトー電圧Ｖｐの値は第１，第２半導体素子３１，３２に流れる電流Ｉｄの大小に依存し、電流Ｉｄが大きいほど、プラトー電圧Ｖｐは大きくなる（図４の例ではＶｇ１＞Ｖｇ２）。

【0031】

このとき、ゲート電流補正回路２１，２２内の各値は以下の（２）～（４）式となる。

【0032】

【数2】

【0033】

【数3】

【0034】

【数4】

【0035】

このプラトー電圧Ｖｐの差に応じて、ゲート電圧Ｖｇが低い方の第２半導体素子３２に補正ゲート電流ｉｋ２を加算することにより、電流の小さい第２半導体素子３２のゲート電圧ｖｇ２は電流の大きい第１半導体素子３１のゲート電圧ｖｇ１より急峻にゲート電圧が上昇する。

【0036】

同様に、ゲート電圧Ｖｇが高い方の第１半導体素子３１に負の極性をもつ補正ゲート電流ｉｋ１を加算することにより、電流の大きい第１半導体素子３１のゲート電圧ｖｇ１の上昇は緩やかになる。

【0037】

これにより、区間（ｔ４～）ではゲート電圧の高い第２半導体素子３２の方がゲート電圧の低い第１半導体素子３１より電流が流れやすくなるため、電流アンバランスが早く抑制される。

【0038】

なお、遅延回路５にて設定するミラー期間開始までの時間ｔ３は以下の（５）式で与えられる。

【0039】

【数5】

【0040】

ここで、Ｒはゲート抵抗、Ｃｇｓは半導体素子のゲート－ソース間容量、Ｃｇｄは半導体素子のゲート－ドレイン間容量、Ｖｃｃはゲート電源電圧、Ｖｐはプラトー電圧である。あらかじめ所定の電流Ｉｄに対する半導体素子のゲート－ソース間容量Ｃｇｓ，ゲート－ドレイン間容量Ｃｇｄ，プラトー電圧Ｖｐを測定して（５）式を用いて、遅延回路５にて遅延時間を設定する。

【0041】

以上示したように、本実施形態におけるゲート駆動回路によれば、電流センサエミッタ付きの半導体素子を用いる必要がない。また、大電流が流れる主回路部にシャント抵抗を装着することによる発熱の懸念がない。さらに、主回路部やゲート駆動回路のばらつきによって生じる電流アンバランスの収束を早めることが可能となる。

【0042】

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

【0043】

例えば、実施形態の第１半導体素子３１、第２半導体素子３２は電力変換装置に用いられる。

【符号の説明】

【0044】

１…駆動回路
２１，２２…ゲート電流補正回路
３１，３２…第１，第２半導体素子
４１，４２…ゲート抵抗
５…遅延回路
６…第１増幅器
７…電圧制御電流源
８…スイッチ部
５１…抵抗
５２…コンデンサ
５３…バッファ
７１，７２…第２，第３増幅器
７３…抵抗
７４…ｐ型ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】