特開 2023-73240 出力電圧クリッピングを利用するアナログデジタル変換回路及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023073240

(43)【公開日】2023-05-25

(54)【発明の名称】出力電圧クリッピングを利用するアナログデジタル変換回路及びその動作方法

(51)【国際特許分類】

   H04N 25/772 20230101AFI20230518BHJP

【ＦＩ】

H04N5/3745 500

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022182703

(22)【出願日】2022-11-15

(31)【優先権主張番号】10-2021-0156707

(32)【優先日】2021-11-15

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2022-0059766

(32)【優先日】2022-05-16

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】17/985642

(32)【優先日】2022-11-11

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】田 在熏

(72)【発明者】

【氏名】尹 範洙

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CY42

5C024GY31

5C024HX11

5C024HX17

5C024HX23

5C024HX29

5C024HX32

5C024HX35

5C024HX40

5C024HX44

5C024HX48

(57)【要約】

【課題】出力電圧クリッピングを利用するアナログデジタル変換回路及びその動作方法を提供する。
【解決手段】本開示の実施形態による回路は、第１電源電圧に基づいて動作し、第１動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２動作区間に前記ピクセル信号の画像信号を前記ランプ信号と比較して第１出力信号を生成する第１増幅器と、前記第１電源電圧に基づいて動作し、前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、第２電源電圧に基づいて動作し、前記第２出力信号のパルスをカウントし、カウントした結果をデジタル信号として出力するカウンタと、を含み、前記第１電源電圧のレベルは前記第２電源電圧のレベルより高く、前記第２増幅器は前記第２出力信号の電圧レベルがローレベルから前記第２電源電圧のレベル以下までのみ増加するように調節する。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１電源電圧に基づいて動作し、第１動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２動作区間に前記ピクセル信号の画像信号を前記ランプ信号と比較して第１出力信号を生成する第１増幅器と、
前記第１電源電圧に基づいて動作し、前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、
第２電源電圧に基づいて動作し、前記第２出力信号のパルスをカウントし、カウントした結果をデジタル信号として出力するカウンタと、を含み、
前記第１電源電圧のレベルは前記第２電源電圧のレベルより高く、
前記第２増幅器は前記第２出力信号の電圧レベルがローレベルから前記第２電源電圧のレベル以下までのみ増加するように調節する、回路。

【請求項2】

前記第２増幅器は、
前記第１出力信号に応答して前記第２出力信号が出力される第１出力ノードに電源電圧を提供する第１トランジスタと、
電源電圧端子と前記第１トランジスタとの間に連結され、前記電源電圧端子と前記第１トランジスタとの間に電圧降下を起こすことで前記第２出力信号の電圧レベルを調節するクリッピング回路と、
前記第１出力ノードを介して前記第１トランジスタと連結され、電源電流を生成する電流ソースと、を含む請求項１に記載の回路。

【請求項3】

前記クリッピング回路は第２トランジスタと第３トランジスタとを含み、
前記第２トランジスタ及び前記第３トランジスタそれぞれのドレイン端子とゲート端子は互いに連結される請求項２に記載の回路。

【請求項4】

前記クリッピング回路は、前記第２トランジスタのドレイン端子と前記第３トランジスタのソース端子との間に連結されるスイッチを更に含む請求項３に記載の回路。

【請求項5】

前記クリッピング回路は、前記第３トランジスタのドレイン端子とソース端子との間に連結されるスイッチを更に含む請求項３に記載の回路。

【請求項6】

前記クリッピング回路は前記第３トランジスタのゲート端子に連結されるスイッチを更に含み、前記第３トランジスタは前記ゲート端子に印加されるイネーブル信号に応答して動作する請求項３に記載の回路。

【請求項7】

前記クリッピング回路は、前記第２トランジスタの第１ゲート端子に連結される第１スイッチと、前記第３トランジスタの第２ゲート端子に連結される第２スイッチとを更に含み、
前記第２トランジスタは前記第１ゲート端子に印加される第１イネーブル信号に応答して動作し、前記第３トランジスタは前記第２ゲート端子に印加される第２イネーブル信号に応答して動作する請求項３に記載の回路。

【請求項8】

前記クリッピング回路は抵抗を含む請求項２に記載の回路。

【請求項9】

前記第２増幅器は制御信号に応答して制御電流を出力する制御回路を更に含み、
前記制御回路は、
前記制御信号に応答し、前記電源電圧に基づいて前記制御電流を生成する第２トランジスタと、
バイアス信号に応答して前記制御電流を前記第１出力ノードに提供する第３トランジスタと、を含む請求項２に記載の回路。

【請求項10】

前記制御回路は、前記第１動作区間または前記第２動作区間の間に前記ランプ信号がランピングされ始める際、前記制御電流を前記第１出力ノードを介して前記電流ソースに出力する請求項９に記載の回路。

【請求項11】

第１電源電圧に基づいて動作し、第１オートゼロ区間に第１オートゼロ信号に応答して入力ノード及び出力ノードの電圧レベルを同じに調整し、第１動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２動作区間に前記ピクセル信号の画像信号を前記ランプ信号と比較して第１出力信号を生成する第１増幅器と、
前記第１電源電圧に基づいて動作し、第２オートゼロ区間に第２オートゼロ信号に応答してキャパシタに電荷を充填し、前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、
第２電源電圧に基づいて動作し、前記第２出力信号のパルスをカウントし、カウントした結果をデジタル信号として出力するカウンタと、を含み、
前記第１電源電圧のレベルは前記第２電源電圧のレベルより高く、
前記第２増幅器は前記第２出力信号の電圧レベルがローレベルから前記第２電源電圧のレベル以下までのみ増加するように調節し、
前記第１動作区間及び前記第２動作区間のうち少なくとも一方の動作区間の間、前記第２出力信号は前記第２増幅器の電源電流を制御し、そして
前記第２オートゼロ区間が終了された後、前記第１動作区間が開始される前まで前記第２増幅器は動作が中断される、回路。

【請求項12】

前記第２増幅器は、
前記第１出力信号に応答して前記第２出力信号が出力される第１出力ノードに電源電圧を提供する第１トランジスタと、
電源電圧端子と前記第１トランジスタとの間に連結され、前記電源電圧端子と前記第１トランジスタとの間に電圧降下を起こすことで前記第２出力信号の電圧レベルを調節するクリッピング回路と、
前記第２オートゼロ信号に応答してターンオンされ、バイアスノードを介してキャパシタと連結される第２トランジスタと、
パワーダウン信号に応答してターンオフされることで前記第２増幅器の動作を中断する第３トランジスタと、
前記第１出力ノードを介して前記第１トランジスタと連結され、前記バイアスノードを介して前記キャパシタ及び前記第２トランジスタと連結され、前記キャパシタによって維持される前記バイアスノードの電圧レベルに基づいて前記電源電流を生成する電流ソースと、
前記クリッピング回路と連結され、前記第２出力信号に基づく信号を入力されて前記電源電流を制御するためのフィードバック信号を出力するフィードバック回路と、
第２出力ノードを介して前記電流ソースと連結され、前記フィードバック信号に応答して前記第１出力ノードを前記第２出力ノードと連結する第４トランジスタと、を含む請求項１１に記載の回路。

【請求項13】

前記クリッピング回路は第５トランジスタと第６トランジスタとを含み、
前記第５トランジスタ及び前記第６トランジスタそれぞれのドレイン端子とゲート端子は互いに連結される請求項１２に記載の回路。

【請求項14】

前記フィードバック回路は前記第５トランジスタと前記第６トランジスタとの間の第３出力ノードと連結され、前記第３出力ノードの電圧レベル及びフィードバック活性信号に基づいて前記フィードバック信号を出力する論理ゲートを含み、そして
前記第４トランジスタは前記フィードバック信号に応答してターンオフされる請求項１３に記載の回路。

【請求項15】

前記論理ゲートはＮＡＮＤゲートである請求項１４に記載の回路。

【請求項16】

前記パワーダウン信号は前記第２オートゼロ区間が終了される際に活性化され、前記第１動作区間が開始される際に非活性化される請求項１２に記載の回路。

【請求項17】

第１電源電圧に基づいて動作し、動作区間に出力信号を生成する回路において、
前記回路は、
前記出力信号が出力される第１出力ノードに電源電圧を提供する第１トランジスタと、
電源電圧端子と前記第１トランジスタとの間に連結され、前記電源電圧端子と前記第１トランジスタとの間に電圧降下を起こすことで前記出力信号の電圧レベルが前記第１電源電圧のレベルより低くなるように調節するクリッピング回路と、
前記第１出力ノードを介して前記第１トランジスタと連結され、電源電流を生成する電流ソースと、を含む回路。

【請求項18】

前記クリッピング回路は第２トランジスタと第３トランジスタとを含み、
前記第２トランジスタ及び前記第３トランジスタそれぞれのドレイン端子とゲート端子は互いに連結される請求項１７に記載の回路。

【請求項19】

前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２トランジスタ及び前記第３トランジスタはＮＭＯＳトランジスタである請求項１８に記載の回路。

【請求項20】

前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタはＰＭＯＳトランジスタである請求項１８に記載の回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示はアナログデジタルコンバータに関し、より詳しくは、出力電圧クリッピングを利用するアナログデジタル変換回路及びその動作方法に関する。

【背景技術】

【0002】

画像センサの種類として、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）画像センサ、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）画像センサ（ＣＩＳ）などがある。ＣＭＯＳ画像センサはＣＭＯＳトランジスタで構成されるピクセルを含み、各ピクセルに含まれる光電変換素子を利用して光エネルギーを電気信号に変換する。ＣＭＯＳ画像センサは、各ピクセルから発生した電気信号を利用して撮影画像に関する情報を獲得する。

【0003】

アナログデジタルコンバータ（ＡＤＣ； Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）はピクセルから発生したアナログ入力電圧を受信し、それをデジタル信号に変換する。変換されたデジタル信号は他の装置に伝送される。ＡＤＣは多様な信号処理装置で使用される。最近、信号処理装置の性能が向上されるにつれ、アナログデジタル信号に対する向上された分解能が求められている。それによって、同じ時間内に多くの信号を処理するか各信号に対する向上された分解能を提供し得るＡＤＣが使用されているが、消費電力が増加するという問題点を有する。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示は、出力電圧クリッピングを利用して減少された消費電力を有するアナログデジタル変換回路及びその動作方法を提供する。

【課題を解決するための手段】

【0005】

本開示の実施形態による回路は、第１電源電圧に基づいて動作し、第１動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２動作区間に前記ピクセル信号の画像信号を前記ランプ信号と比較して第１出力信号を生成する第１増幅器と、前記第１電源電圧に基づいて動作し、前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、第２電源電圧に基づいて動作し、前記第２出力信号のパルスをカウントし、カウントした結果をデジタル信号として出力するカウンタと、を含み、前記第１電源電圧のレベルは前記第２電源電圧のレベルより高く、前記第２増幅器は前記第２出力信号の電圧レベルがローレベルから前記第２電源電圧のレベル以下までのみ増加するように調節する。

【0006】

本開示の実施形態による回路は、第１電源電圧に基づいて動作し、第１オートゼロ区間に第１オートゼロ信号に応答して入力ノード及び出力ノードの電圧レベルを同じに調整し、第１動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２動作区間に前記ピクセル信号の画像信号を前記ランプ信号と比較して第１出力信号を生成する第１増幅器と、前記第１電源電圧に基づいて動作し、第２オートゼロ区間に第２オートゼロ信号に応答してキャパシタに電荷を充填し、前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、第２電源電圧に基づいて動作し、前記第２出力信号のパルスをカウントし、カウントした結果をデジタル信号として出力するカウンタと、を含み、前記第１電源電圧のレベルは前記第２電源電圧のレベルより高く、前記第２増幅器は前記第２出力信号の電圧レベルがローレベルから前記第２電源電圧のレベル以下までのみ増加するように調節し、前記第１動作区間及び前記第２動作区間のうち少なくとも一方の動作区間の間、前記第２出力信号は前記第２増幅器の電源電流を制御し、そして前記第２オートゼロ区間が終了された後、前記第１動作区間が開始される前まで前記第２増幅器は動作が中断される。

【0007】

本開示の実施形態による回路は、第１電源電圧に基づいて動作し、動作区間に出力信号を生成し、前記出力信号が出力される第１出力ノードに電源電圧を提供する第１トランジスタと、電源電圧端子と前記第１トランジスタとの間に配置され、前記電源電圧端子と前記第１トランジスタとの間に電圧降下を起こすことで前記出力信号の電圧レベルが前記第１電源電圧のレベルより低くなるように調節するクリッピング回路と、前記第１出力ノードを介して前記第１トランジスタと連結されて電源電流を生成する電流ソースと、を含む。

【0008】

本開示の実施形態によるアナログデジタル変換回路の動作方法は、ピクセルアレイから出力されたピクセル信号とランプ信号を比較して第１出力信号を生成するステップと、前記第１出力信号に基づいて第２出力信号を生成するステップと、前記第２出力信号の電圧レベルをクリッピングするステップと、前記第２出力信号のパルスをカウントし、カウントした結果をデジタル信号として出力するステップと、を含む。

【発明の効果】

【0009】

本開示の一実施形態によると、出力電圧クリッピングを利用することでアナログデジタル変換回路の消費電力を減少させることができる。また、本開示の実施形態によると、アナログデジタル変換回路においてカウンタが占める面積が減少し、比較動作を行う際にピーク電流の値が減少される。

【図面の簡単な説明】

【0010】

【図1】本開示の実施形態による画像処理ブロックの構成の例を示す図である。

【図2】図１の画像センサの構成の例を示す図である。

【図3】図２のピクセルアレイのピクセルグループのうちいずれか一つの例を示す回路図である。

【図4】図２のアナログデジタル変換（ＡＤＣ）回路の構成の例を示す図である。

【図5】図４の第１増幅器の例を示す回路図である。

【図6】図４の第２増幅器の例を示す回路図である。

【図7】図４のアナログデジタル変換（ＡＤＣ）回路の動作を示すタイミング図の例である。

【図8】図６の第２増幅器の電源電流を示すタイミング図の例である。

【図9a】図４の第２増幅器の他の例を示す回路図である。

【図9b】図４の第２増幅器の他の例を示す回路図である。

【図9c】図４の第２増幅器の他の例を示す回路図である。

【図9d】図４の第２増幅器の他の例を示す回路図である。

【図9e】図４の第２増幅器の他の例を示す回路図である。

【図9f】図４の第２増幅器の他の例を示す回路図である。

【図9g】図４の第２増幅器の他の例を示す回路図である。

【図9h】図４の第２増幅器の他の例を示す回路図である。

【図9i】図４の第２増幅器の他の例を示す回路図である。

【図10】図２のアナログデジタル変換（ＡＤＣ）回路の構成の他の例を示す図である。

【図11】図１０の第２増幅器の例を示す回路図である。

【図12】本開示の実施形態による出力電圧クリッピングを利用するアナログデジタル変換（ＡＤＣ）回路の動作方法を示すフローチャートである。

【発明を実施するための形態】

【0011】

以下、本開示の技術分野における通常の知識を有する者が本開示を容易に実施し得る程度に、本開示の実施形態を明確で詳細に記載する。

【0012】

詳細な説明で使用される部またはユニット（ｕｎｉｔ）、モジュール（ｍｏｄｕｌｅ）、ブロック（ｂｌｏｃｋ）、～器（～ｏｒ、～ｅｒ）などの用語を参照して説明される構成要素及び図面に示した機能ブロックは、ソフトウェアまたはハードウェア、またはそれらの組み合わせの形態で具現される。例示的に、ソフトウェアは、機械コード、ファームウェア、埋め込みコード、及びアプリケーションソフトウェアである。例えば、ハードウェアは、電気回路、電子回路、プロセッサ、コンピュータ、集積回路、集積回路コア、圧力センサ、慣性センサ、ＭＥＭＳ（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）、受動素子、またはそれらの組み合わせを含む。

【0013】

図１は、本開示の実施形態による画像処理ブロック１０の構成の例を示す図である。画像処理ブロック１０は、スマートフォン、デジタルカメラ、ラップトップ、デスクトップのような多様な電子装置の一部として具現される。画像処理ブロック１０は、レンズ１２と、画像センサ１４と、ＩＳＰフロントエンドブロック（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ ｆｒｏｎｔ ｅｎｄ ｂｌｏｃｋ）１６と、画像信号プロセッサ１８とを含む。

【0014】

光は撮影の対象となるオブジェクト、風景などによって反射し、レンズ１２は反射された光を受信する。画像センサ１４はレンズ１２を介して受信される光に基づいて電気信号を生成する。例えば、画像センサ１４はＣＭＯＳ画像センサなどで具現される。例えば、画像センサ１４は、デュアルピクセル（ｄｕａｌ ｐｉｘｅｌ）構造またはテトラセル（ｔｅｔｒａｃｅｌｌ）構造を有するマルチピクセル（ｍｕｌｔｉ ｐｉｘｅｌ）画像センサである。

【0015】

画像センサ１４はピクセルアレイを含む。ピクセルアレイのピクセルは光を電気信号に変換してピクセル値を生成する。なお、画像センサ１４はピクセル値に対して相関二重サンプリング（Ｃｏｒｒｅｌａｔｉｏｎ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；ＣＤＳ）を行うためのアナログデジタル変換回路（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｉｎｇ（ＡＤＣ） Ｃｉｒｃｕｉｔ）を含む。画像センサ１４の構成は図２を参照してより詳細に説明する。

【0016】

ＩＳＰフロントエンドブロック１６は、画像センサ１４から出力された電気信号に対して前処理を行い、画像信号プロセッサ１８が処理するのに適合した形態に加工する。
画像信号プロセッサ１８は、ＩＳＰフロントエンドブロック１６によって加工された電気信号を適切に処理し、撮影されたオブジェクト、風景などに関する画像データを生成する。そのために、画像信号プロセッサ１８は、色補正（ｃｏｌｏｒ ｃｏｒｒｅｃｔｉｏｎ）、自動ホワイトバランス（ａｕｔｏ ｗｈｉｔｅ ｂａｌａｎｃｅ）、ガンマ補正（ｇａｍｍａ ｃｏｒｒｅｃｔｉｏｎ）、色飽和補正（ｃｏｌｏｒ ｓａｔｕｒａｔｉｏｎ ｃｏｒｒｅｃｔｉｏｎ）、不良ピクセル補正（ｂａｄ ｐｉｘｅｌ ｃｏｒｒｅｃｔｉｏｎ）、色相補正（ｈｕｅ ｃｏｒｒｅｃｔｉｏｎ）のような多様な処理を行う。

【0017】

図１は一つのレンズ１２及び一つの画像センサ１４を示す。しかし、他の実施形態において、画像処理ブロック１０は複数のレンズ、複数の画像センサ、及び複数のＩＳＰフロントエンドブロックを含んでもよい。この場合、複数のレンズはそれぞれ異なる画角を有する。また、複数の画像センサは異なる機能、異なる性能、及び／または異なる特性を有し、異なる構成のピクセルアレイを含む。

【0018】

図２は、図１の画像センサ１４の構成の例を示す図である。画像センサ１００は、ピクセルアレイ１１０と、ロードライバ１２０と、ランプ信号生成器１３０と、電圧バッファ１４０と、ＡＤＣ回路１５０と、タイミングコントローラ１６０と、バッファ１７０とを含む。

【0019】

ピクセルアレイ１１０は、行と列に沿ってマトリックス状に配置される複数のピクセルを含む。複数のピクセルそれぞれは光電変換素子を含む。例えば、光電変換素子は、フォトダイオード、フォトトランジスタ、フォトゲート、またはピン留めフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ）などを含む。

【0020】

ピクセルアレイ１１０は複数のピクセルグループＰＧを含む。各ピクセルグループＰＧは２つ以上またはそれ以上の複数のピクセルを含む。ピクセルグループを構成する複数のピクセルは、一つのフローティング拡散領域（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ）または複数のフローティング拡散領域を共有する。図２のピクセルアレイ１１０は４つの行と４つの列（つまり、４×４）のピクセルグループＰＧを含むと示されているが、本開示はこれに限らない。

【0021】

ピクセルグループＰＧは同じカラーのピクセルを含む。例えば、ピクセルグループＰＧは、赤色スペクトル領域の光を電気信号に変換する赤ピクセル、緑色スペクトル領域の光を電気信号に変換する緑ピクセル、または青色スペクトル領域の光を電気信号に変換する青ピクセルを含む。例えば、ピクセルアレイ１１０を構成するピクセルはテトラ－ベイヤーパターン（Ｔｅｔｒａ－Ｂａｙｅｒ Ｐａｔｔｅｒｎ）の形態に配置される。

【0022】

ピクセルアレイ１１０の複数のピクセルそれぞれは、外部から受光された光の強度または量によってカラムラインＣＬ１～ＣＬ４に沿ってピクセル信号を出力する。例えば、ピクセル信号は外部から受光された光の強度または光の量に対応するアナログ信号である。ピクセル信号は、電圧バッファ（例えば、ソースフォロワ）を通ってカラムラインＣＬ１～ＣＬ４を介してＡＤＣ回路１５０に提供される。

【0023】

ロードライバ１２０はピクセルアレイ１１０の行を選択し駆動する。ロードライバ１２０はタイミングコントローラ１６０によって生成されたアドレス及び／または制御信号をデコーディングし、ピクセルアレイ１１０の行を選択し駆動するための制御信号を生成する。例えば、制御信号はピクセルを選択するための信号またはフローティング拡散領域をリセットするための信号などを含む。

【0024】

ランプ信号生成器１３０は、タイミングコントローラ１６０の制御の下でランプ信号ＲＡＭＰを生成する。例えば、ランプ信号生成器１３０はランプイネーブル信号のような制御信号の下で動作する。ランプイネーブル信号が活性化されると、ランプ信号生成器１３０は予め決められた値（例えば、開始レベル、終了レベル、勾配など）によってランプ信号ＲＡＭＰを生成する。言い換えれば、ランプ信号ＲＡＭＰは特定時間の間に予め決められた勾配によって増加または減少する信号である。ランプ信号ＲＡＭＰは電圧バッファ１４０を通ってＡＤＣ回路１５０に提供される。

【0025】

ＡＤＣ回路１５０はピクセルアレイ１１０の複数のピクセルからカラムラインＣＬ１～ＣＬ４を介してピクセル信号を受信し、ランプ信号生成器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信する。ＡＤＣ回路１５０は受信されたピクセル信号に対してリセット信号及び画像信号を獲得し、その差を有効な信号成分として抽出する相関二重サンプリング（ＣＤＳ）技法に基づいて動作する。ＡＤＣ回路１５０は複数の比較器ＣＯＭＰとカウンタＣＮＴとを含む。

【0026】

詳しくは、比較器ＣＯＭＰはピクセル信号のリセット信号とランプ信号ＲＡＭＰを比較し、ピクセル信号の画像信号とランプ信号ＲＡＭＰを比較して、相関二重サンプリング（ＣＤＳ）を行う。カウンタＣＮＴは相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力する。また、本開示のＡＤＣ回路１５０は、出力電圧クリッピング、オートゼロ区間の最適化、及び／または出力フィードバックを利用して電力消費を減らすように具現される。例えば、比較器ＣＯＭＰは出力電圧クリッピングを行うためのクリッピング回路を含む。図２のＡＤＣ回路１５０は４つの比較器ＣＯＭＰ及び４つのカウンタＣＮＴを含むと示されているが、本開示はこれに限らない。

【0027】

タイミングコントローラ１６０は、ロードライバ１２０、ランプ信号生成器１３０、及びＡＤＣ回路１５０それぞれの動作及び／またはタイミングを制御するための制御信号及び／またはクロックを生成する。

【0028】

バッファ１７０はメモリＭＥＭ及びセンスアンプＳＡを含む。メモリＭＥＭはＡＤＣ回路１５０の対応するカウンタＣＮＴから出力されるデジタル信号を保存する。センスアンプＳＡは保存されたデジタル信号を感知及び増幅する。センスアンプＳＡは増幅されたデジタル信号を画像データＩＤＡＴとして出力し、画像データＩＤＡＴは図１のＩＳＰフロントエンドブロック１６に伝送される。

【0029】

図３は、図２のピクセルアレイ１１０のピクセルグループＰＧのうちいずれか一つの例を示す回路図である。例えば、ピクセルグループＰＧは、ピクセルＰＸ１乃至ＰＸ４と、光電変換素子ＰＤ１乃至ＰＤ４と、転送トランジスタＴｘ１乃至Ｔｘ４と、リセットトランジスタＲＳＴと、デュアルコンバージョントランジスタＤＣと、駆動トランジスタＤｘと、選択トランジスタＳＥＬとを含む。図３のピクセルグループＰＧは４つのピクセルＰＸ１乃至ＰＸ４がそれぞれ光電変換素子ＰＤ１乃至ＰＤ４を含むテトラセル構造を有すると示されているが、本開示はこれに限らず、ピクセルグループＰＧは多様な構造を有するように具現されてもよい。

【0030】

第１ピクセルＰＸ１は第１光電変換素子ＰＤ１及び第１転送トランジスタＴｘ１を含み、他のピクセルＰＸ２、ＰＸ３、ＰＸ４も類似した構成要素をそれぞれ含む。ピクセルＰＸ１乃至ＰＸ４それぞれは、リセットトランジスタＲＳＴ、デュアルコンバージョントランジスタＤＣ、駆動トランジスタＤｘ、及び選択トランジスタＳＥＬを共有する。また、ピクセルＰＸ１乃至ＰＸ４それぞれは第１フローティング拡散領域ＦＤ１を共有する。

【0031】

第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２は入射した光の量に対応する電荷を蓄積する。転送信号ＶＴ１乃至ＶＴ４によって転送トランジスタＴｘ１乃至Ｔｘ４がそれぞれターンオンされる間、第１フローティング拡散領域ＦＤ１及び第２フローティング拡散領域ＦＤ２は光電変換素子ＰＤ１乃至ＰＤ４から電荷を提供されて蓄積する。第１フローティング拡散領域ＦＤ１はソースフォロワ増幅器として駆動される駆動トランジスタＤｘのゲート端と連結されるため、第１フローティング拡散領域ＦＤ１に蓄積された電荷に対応する電圧が形成される。例えば、第１フローティング拡散領域ＦＤ１の静電容量は第１キャパシタンスＣＦＤ１で表される。

【0032】

デュアルコンバージョントランジスタＤＣはデュアルコンバージョン信号ＶＤＣによって駆動される。デュアルコンバージョントランジスタＤＣがターンオフされる場合、第１フローティング拡散領域ＦＤ１の静電容量は第１キャパシタンスＣＦＤ１に対応する。一般的な環境において、第１フローティング拡散領域ＦＤ１は容易に飽和されないため、第１フローティング拡散領域ＦＤ１の静電容量（つまり、ＣＦＤ１）を増やす必要性は求められず、デュアルコンバージョントランジスタＤＣはターンオフされる。

【0033】

しかし、高照度環境において第１フローティング拡散領域ＦＤ１は容易に飽和される。このような飽和を防止するためにデュアルコンバージョントランジスタＤＣがターンオンされて、第１フローティング拡散領域ＦＤ１は第２フローティング拡散領域ＦＤ２と電気的に連結され、フローティング拡散領域ＦＤ１、ＦＤ２の静電容量は第１キャパシタンスＣＦＤ１と第２キャパシタンスＣＦＤ２の和に拡張される。

【0034】

転送トランジスタＴｘ１乃至Ｔｘ４はそれぞれ転送信号ＶＴ１乃至ＴＶ４によって駆動され、光電変換素子ＰＤ１乃至ＰＤ４によって生成された電荷を第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２に転送する。例えば、転送トランジスタＴｘ１乃至Ｔｘ４の一方の端は光電変換素子ＰＤ１乃至ＰＤ４にそれぞれ連結され、他方の端は第１フローティング拡散領域ＦＤ１に連結される。

【0035】

リセットトランジスタＲＳＴはリセット信号ＶＲＳＴによって駆動され、第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２に電源電圧ＶＤＤを提供する。これによって第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２に蓄積された電荷は電源電圧ＶＤＤ端に移動し、第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２の電圧はリセットされる。

【0036】

駆動トランジスタＤｘは第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２の電圧を増幅してピクセル信号ＰＩＸを生成する。選択トランジスタＳＥＬは選択信号ＶＳＥＬによって駆動され、行単位に読み出すピクセルを選択する。選択トランジスタＳＥＬがターンオンされると、ピクセル信号ＰＩＸはカラムラインＣＬを介して図２のＡＤＣ回路１５０に出力される。

【0037】

図４は、図２のアナログデジタル変換（ＡＤＣ）回路１５０の構成の例を示す図である。ＡＤＣ回路１５０は比較器１５１及びカウンタ１５２を含む。ＡＤＣ回路１５０は、ピクセルアレイ１１０から出力されるアナログ信号であるピクセル信号ＰＩＸをデジタル信号ＤＳに変換して出力する。明確な説明と図面の簡潔化のために、図４のピクセルアレイ１１０は一つのピクセルに対してのみ示されており、ピクセルアレイ１１０の構成及び機能は図３を参照して説明したとおりである。また、ＡＤＣ回路１５０は複数の比較器及びカウンタを含むが、明確な説明のために、図４には一つの比較器１５１と一つのカウンタ１５２を示すことにする。

【0038】

詳しくは、図２を参照して説明したように、比較器１５１はピクセル信号のリセット信号とランプ信号ＲＡＭＰを比較し、ピクセル信号の画像信号とランプ信号ＲＡＭＰを比較して相関二重サンプリング（ＣＤＳ）を行い、カウンタ１５２は相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力する。以下、図４と共に、図２及び図３を参照して説明する。

【0039】

例えば、比較器１５１は２つの増幅器（第１増幅器１５１＿１及び第２増幅器１５１＿２）を含む２段（ｔｗｏ－ｓｔａｇｅ）構造を有し、第１増幅器１５１＿１及び第２増幅器１５１＿２は演算トランスコンダクタンス増幅器（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ；ＯＴＡ）として具現されるが、本開示はこれに限らない。例えば、比較器１５１はより多数の増幅器を含む構造を有してもよい。第１増幅器１５１＿１及び第２増幅器１５１＿２はアナログ入力電圧ＶＤＤＡに基づいて動作する。

【0040】

第１増幅器１５１＿１はピクセルアレイ１１０からカラムラインＣＬを介してピクセル信号ＰＩＸを受信し、ランプ信号生成器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信する。第１増幅器１５１＿１は受信した信号に基づいて第１出力信号ＯＴＡ１＿ＯＵＴを出力する。例えば、第１増幅器１５１＿１は、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより高い区間の間にハイレベルを有する第１出力信号ＯＴＡ１＿ＯＵＴを出力し、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより低い区間の間にローレベルを有する第１出力信号ＯＴＡ１＿ＯＵＴを出力する。また、上述した第１増幅器１５１＿１の比較動作は、ピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとの間、及びピクセル信号ＰＩＸの画像信号とランプ信号ＲＡＭＰとの間に対していずれも行われる。

【0041】

第２増幅器１５１＿２は第１出力信号ＯＴＡ１＿ＯＵＴを増幅して比較信号である第２出力信号ＯＴＡ２＿ＯＵＴを出力する。例えば、第２出力信号ＯＴＡ２＿ＯＵＴは第１出力信号ＯＴＡ１＿ＯＵＴが反転した信号である。言い換えれば、第２増幅器１５１＿２は、第１出力信号ＯＴＡ１＿ＯＵＴがハイレベルを有する間にローレベルを有する第２出力信号ＯＴＡ２＿ＯＵＴを出力し、第１出力信号ＯＴＡ１＿ＯＵＴがローレベルを有する間にハイレベルを有する第２出力信号ＯＴＡ２＿ＯＵＴを出力するように具現される。一般に、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはアナログ入力電圧ＶＤＤＡのレベルまで到達する。

【0042】

以下の説明において、比較器１５１が比較動作を行って第１出力信号ＯＴＡ１＿ＯＵＴまたは第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変わること、またはローレベルからハイレベルに変わることをＡＤＣ回路１５０の判断（ｄｅｃｉｓｉｏｎ）と称する。言い換えれば、「回路１５０の判断が終わった後」とは、「第１出力信号ＯＴＡ１＿ＯＵＴまたは第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変わった後、またはローレベルからハイレベルに変わった後」を意味する。比較器１５１は比較動作が行われる前のオートゼロ（ａｕｔｏ－ｚｅｒｏ）区間にオートゼロ信号に応答して初期化され、比較動作を更に行う。

【0043】

カウンタ１５２はタイミングコントローラ１６０の制御の下で動作し、対応する第２出力信号ＯＴＡ２＿ＯＵＴのパルスをカウントしてデジタル信号ＤＳとして出力する。例えば、カウンタ１５２は、カウンタクロック信号ＣＮＴ＿ＣＬＫ及びカウンタ１５２の内部ビットを反転する反転信号ＣＯＮＶなどのような制御信号の下で動作する。また、カウンタ１５２はデジタル入力電圧ＶＤＤＤに基づいて動作する。

【0044】

例えば、カウンタ１５２は、アップ／ダウンカウンタ（Ｕｐ／Ｄｏｗｎ Ｃｏｕｎｔｅｒ）、及びビット－ワイズカウンタ（Ｂｉｔ－ｗｉｓｅ Ｉｎｖｅｒｓｉｏｎ Ｃｏｕｎｔｅｒ）などを含む。ビット－ワイズカウンタはアップ／ダウンカウンタと類似した動作を行う。例えば、ビット－ワイズカウンタはアップカウントのみ行う機能と、特定信号が入ってきたらカウンタ内部の全てのビットを反転して１の補数（１’ｓ ｃｏｍｐｌｅｍｅｎｔ）にする機能を行う。ビット－ワイズカウンタは、リセットカウント（ｒｅｓｅｔ ｃｏｎｕｔ）を行った後、その結果を反転して１の補数（つまり、負数）値に変換する。

【0045】

一方、デジタル入力電圧ＶＤＤＤに基づいて動作するカウンタ１５２がアナログ入力電圧ＶＤＤＡに基づいて動作する第２増幅器１５１＿２から出力された第２出力信号ＯＴＡ２＿ＯＵＴのパルスをカウントするために、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはデジタル入力電圧ＶＤＤＤのレベル以内に調節されるべきである。一般に、アナログ入力電圧ＶＤＤＡのレベルがデジタル入力電圧ＶＤＤＤのレベルより高く設定されるため、カウンタ１５２はアナログ入力電圧ＶＤＤＡのレベルまで到達した第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルをデジタル入力電圧ＶＤＤＤのレベルに下げるための構成要素（例えば、レベルダウンシフタ）を含むように具現されるべきである。

【0046】

しかし、この場合、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルを変換するための構成要素を含むことでカウンタ１５２が占める面積が増加し、ＡＤＣ回路１５０の寄生キャパシタンスが増加するなどの問題が発生し得る。

【0047】

上述した問題を解決するために、本開示の第２増幅器１５１＿２はＡＤＣ回路１５０の判断が行われる際、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがローレベルからアナログ入力電圧ＶＤＤＡのレベルまで増加する代わりに、デジタル入力電圧ＶＤＤＤのレベル以下まで増加するよう、第２出力信号ＯＴＡ２＿ＯＵＴに対してクリッピングを行う。このような出力電圧クリッピング動作を行うために、第２増幅器１５１＿２はクリッピング回路を含む。

【0048】

第２増幅器１５１＿２の出力電圧クリッピング動作を介して、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルを変換するための別途の構成要素（例えば、レベルダウンシフタ）が求められなくなる。よって、カウンタ１５２が占める面積が減少し、ＡＤＣ回路１５０の寄生キャパシタンスも減少する。また、第２出力信号ＯＴＡ２＿ＯＵＴのパルスがカウントされない現象も防止し、ＡＤＣ回路１５０の消費電力も減少される。本開示の一実施形態による第２増幅器１５１＿２の出力電圧クリッピング動作は、以下で図６を参照してより詳細に説明する。

【0049】

図５は、図４の第１増幅器１５１＿１の例を示す回路図である。第１増幅器２００は、複数のトランジスタＴＲ１１～ＴＲ１６と、複数のスイッチＳＷ１、ＳＷ２と、第１電流ソース２１０とを含む。例えば、第１トランジスタＴＲ１１、第２トランジスタＴＲ１２、第５トランジスタＴＲ１５、及び第６トランジスタＴＲ１６はＮＭＯＳトランジスタであり、第３トランジスタＴＲ１３及び第４トランジスタＴＲ１４はＰＭＯＳトランジスタである。しかし、本開示はこれに限らず、第１乃至第６トランジスタＴＲ１１～ＴＲ１６は図５の図示とは異なる型のトランジスタであってもよい。

【0050】

図５を参照すると、第１トランジスタＴＲ１１のゲート端子にランプ信号ＲＡＭＰが入力され、第２トランジスタＴＲ１２のゲート端子にピクセル信号ＰＩＸが入力される。第１及び第２トランジスタＴＲ１１、ＴＲ１２のソース端子は第１電流ソース２１０と共通ノードＣＯＭＭで連結される。例えば、第３及び第４トランジスタＴＲ１３、ＴＲ１４は電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）の形態に接続される。第１及び第２トランジスタＴＲ１１、ＴＲ１２に流れる電流の和は第１電源電流ＩＳＳ１と同じである。

【0051】

第３トランジスタＴＲ１３のゲート端子とドレイン端子、及び第１トランジスタＴＲ１１のドレイン端子は第２出力ノードＯＵＴ１２に共通に連結され、第４トランジスタＴＲ１４のドレイン端子及び第２トランジスタＴＲ１２のドレイン端子は第１出力ノードＯＵＴ１１に共通に連結される。第５トランジスタＴＲ１５は第１及び第２出力ノードＯＵＴ１１、ＯＵＴ１２の間に連結される。例えば、第５トランジスタＴＲ１５は第１出力ノードＯＵＴ１１から出力される信号の電圧レベルを制限する。

【0052】

第１出力ノードＯＵＴ１１から第１出力信号ＯＴＡ１＿ＯＵＴが出力され、第２出力ノードＯＵＴ１２から反転された第１出力信号ＯＴＡ１＿ＯＵＴ’が出力される。例えば、第１出力信号ＯＴＡ１＿ＯＵＴは、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより高い区間の間にハイレベルを有し、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより低い区間の間にローレベルを有する。第１出力信号ＯＴＡ１＿ＯＵＴは図４の第２増幅器１５１＿２に提供される。

【0053】

第１電流ソース２１０は第６トランジスタＴＲ１６を含む。第６トランジスタＴＲ１６は接地電圧ＶＳＳに連結され、第１バイアス信号ＢＩＡＳ１に基づいて第１電源電流ＩＳＳ１を生成する。

【0054】

一方、オートゼロ区間の間、オートゼロ信号ＡＺに応答してスイッチＳＷ１、ＳＷ２がターンオンされる。スイッチＳＷ１、ＳＷ２がターンオンされると、第２入力ノードＩＮ１２と第１出力ノードＯＵＴ１１が互いに連結され、第１入力ノードＩＮ１１と第２出力ノードＯＵＴ１２が互いに連結される。よって、オートゼロ区間の間に第１入力ノードＩＮ１１、第２入力ノードＩＮ１２、第１出力ノードＯＵＴ１１、及び第２出力ノードＯＵＴ１２のレベルが互いに同じになる。

【0055】

図６は、図４の第２増幅器１５１＿２の例を示す回路図である。第２増幅器３００は複数のトランジスタＴＲ２１～ＴＲ２５と、キャパシタＣ１と、スイッチング回路３１０と、電流ソース３２０と、クリッピング回路３３０とを含む。例えば、第７トランジスタＴＲ２１はＰＭＯＳトランジスタであり、第８乃至第１１トランジスタＴＲ２２～ＴＲ２５はＮＭＯＳトランジスタである。しかし、本開示はこれに限らず、第７乃至第１１トランジスタＴＲ２１～ＴＲ２５は図６の図示とは異なる型のトランジスタであってもよい。

【0056】

第７トランジスタＴＲ２１は入力として図４の第１増幅器１５１＿１から第１出力信号ＯＴＡ１＿ＯＵＴを受信し、第１出力信号ＯＴＡ１＿ＯＵＴに応答して動作する。例えば、第２増幅器３００は反転増幅器として動作する。詳しくは、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルがハイレベルであれば、第７トランジスタＴＲ２１はターンオフされ、第３出力ノードＯＵＴ２１に電流が流れなくなることで第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはローレベルになる。逆に、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルがローレベルであれば、第７トランジスタＴＲ２１はターンオンされ、第３出力ノードＯＵＴ２１に電流が流れることで第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルが増加する。一般に、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはアナログ入力電圧ＶＤＤＡのレベルまで到達するが、本開示の第２出力信号ＯＴＡ２＿ＯＵＴはクリッピング回路３３０の動作によってデジタル入力電圧ＶＤＤＤのレベル以下まで増加するように具現される。

【0057】

スイッチング回路３１０は、第３出力ノードＯＵＴ２１とバイアスノードＢＮとの間に連結される第８トランジスタＴＲ２２を含む。オートゼロ区間の間、第８トランジスタＴＲ２２はオートゼロ信号ＡＺに応答して動作し、活性化されたオートゼロ信号ＡＺに応答してターンオンされる。第８トランジスタＴＲ２２がターンオンされると、バイアスノードＢＮの電圧レベルは第３出力ノードＯＵＴ２１の電圧レベルと同じになり、バイアスノードＢＮと連結されたキャパシタＣ１に電荷が充填される。それに対し、図４のＡＤＣ回路１５０が比較動作を行う間にオートゼロ信号ＡＺが非活性化されて第８トランジスタＴＲ２２がターンオフされると、第３出力ノードＯＵＴ２１の電圧レベルと同じになったバイアスノードＢＮの電圧レベルはキャパシタＣ１によって維持され、それによって電流ソース３２０が動作する。

【0058】

電流ソース３２０は第３出力ノードＯＵＴ２１に連結される第９トランジスタＴＲ２３を含む。第９トランジスタＴＲ２３はバイアスノードＢＮの電圧、つまり、キャパシタＣ１の一端の電圧に基づいて電源電流ＩＳＳ２を生成する。

【0059】

クリッピング回路３３０は、電源電圧ＶＤＤＡと第７トランジスタＴＲ２１との間に連結される第１０トランジスタＴＲ２４と第１１トランジスタＴＲ２５とを含む。第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５それぞれのゲート端子とドレイン端子は互いに連結される。言い換えれば、第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５はダイオード結合（ｄｉｏｄｅ－ｃｏｎｎｅｃｔｅｄ）されたトランジスタである。このようにダイオード連結されるトランジスタは抵抗のように動作する。

【0060】

つまり、第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５は電圧降下を起こすことで、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがアナログ入力電圧ＶＤＤＡのレベルより低くなるようにクリッピングする。クリッピング回路３３０は第２出力信号ＯＴＡ２＿ＯＵＴに対してクリッピング動作を行い、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがローレベルからデジタル入力電圧ＶＤＤＤのレベル以下まで増加するように調節する。次に、第２出力信号ＯＴＡ２＿ＯＵＴはカウンタ１５２に提供される。

【0061】

たとえ図６でクリッピング回路３３０が２つのダイオード連結されるトランジスタＴＲ２４、ＴＲ２５を含むと示されていても、本開示はこれに限らず、クリッピング回路３３０は図６の図示とは異なる数のダイオード結合されるトランジスタを含んでもよい。また、クリッピング回路３３０は図６の図示とは異なるようにＰＭＯＳトランジスタを含んでもよく（例えば、図９ｂ）、抵抗を含んでもよく（例えば、図９ｇ）、トランジスタと連結されるスイッチを更に含んでもよい（例えば、図９ｃ乃至図９ｆ）。なお、クリッピング回路３３０は第７トランジスタＴＲ２１と電源電圧ＶＤＤＡとの間ではなく、第７トランジスタＴＲ２１と第３出力ノードＯＵＴ２１との間に連結されてもよく、他のところに連結されてもよい（例えば、図９ｈ乃至図９ｉ）。

【0062】

図７は、図４のアナログデジタル変換（ＡＤＣ）回路１５０の動作を示すタイミング図の例である。以下、図７と共に、図６を参照して説明する。区間Ｔ０はオートゼロ区間に対応し、区間Ｔ１乃至区間Ｔ３は比較器１５１がピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰを比較する区間に対応し、区間Ｔ４乃至区間Ｔ６は比較器１５１がピクセル信号ＰＩＸの画像信号とランプ信号ＲＡＭＰを比較する区間に対応する。

【0063】

区間Ｔ３及び区間Ｔ６において、ＡＤＣ回路１５０が判断を行って、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルは減少し、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルは増加する。この際、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはクリッピング回路３３０の動作によってアナログ入力電圧ＶＤＤＡのレベルではなく、デジタル入力電圧ＶＤＤＤのレベル以下まで増加する。つまり、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはアナログ入力電圧ＶＤＤＡのレベルからデジタル入力電圧ＶＤＤＤのレベルにクリッピングされる。

【0064】

図８は、図６の第２増幅器１５１＿２の電源電流ＩＳＳ２を示すタイミング図の例である。時点ｔ１は図７における区間Ｔ３の開始時点に対応し、時点ｔ２は図７における区間Ｔ６の開始時点に対応する。時点ｔ１及び時点ｔ２は第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルが減少し、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルが増加し始める時点に対応する。この際、出力電圧クリッピングを行う場合のピーク電流（Ｂ、Ｄ：約１１ｍＡ）は、出力電圧クリッピングを行わない場合のピーク電流（Ａ、Ｃ：約１５ｍＡ）に比べ減少する。つまり、出力電圧クリッピングによってＡＤＣ回路１５０の消費電力が減少する。

【0065】

図９ａは、図４の第２増幅器１５１＿２の他の例を示す回路図である。第２増幅器３００ａは制御回路３４０を更に含む。制御回路３４０は制御電流ＩＣＮの出力を調節し、比較動作を行う前と行った後の第２増幅器３００ａの消費電力の差を緩和する。制御回路３４０は電源電圧ＶＤＤＡと第３出力ノードＯＵＴ２１との間に連結され、第７トランジスタＴＲ２１と並列に連結される第１２乃至第１３トランジスタＴＲ２６、ＴＲ２７を含む。

【0066】

第１２トランジスタＴＲ２６は制御信号ＣＮに応答して動作し、第１３トランジスタＴＲ２７は第２バイアス信号ＢＩＡＳ２に応答して動作する。例えば、第１２乃至第１３トランジスタＴＲ２６、ＴＲ２７はＮＭＯＳトランジスタである。しかし、本開示はこれに限らず、第１２乃至第１３トランジスタＴＲ２６、ＴＲ２７は図９ａの図示とは異なる型のトランジスタであってもよい。

【0067】

制御信号ＣＮが非活性化されると第１２トランジスタＴＲ２６はターンオフされ、第１３トランジスタＴＲ２７を介して制御電流ＩＣＮが流れなくなる。一方、制御信号ＣＮが活性化されて第１２トランジスタＴＲ２６がターンオンされ、第２バイアス信号ＢＩＡＳ２が印加されて第１３トランジスタＴＲ２７もターンオンされると、第１２トランジスタＴＲ２６及び第１３トランジスタＴＲ２７を介して第３出力ノードＯＵＴ２１に制御電流ＩＣＮが流れる。

【0068】

ランプ信号ＲＡＭＰのレベルとピクセル信号ＰＩＸのレベルとの間の大小関係に関する判断が終わった後、電源電流ＩＳＳ２のレベルは高くなり、比較動作が行われた後も電力が消費され続ける。このように、比較動作を行う前と行った後の消費電力の差が持続されることで、画像センサの性能が劣化する恐れがある。

【0069】

制御回路３４０はこのような画像センサの性能劣化を防止するために動作する。ランプ信号ＲＡＭＰがランピングされ始めた後、制御信号ＣＮ及び第２バイアス信号ＢＩＡＳ２が活性化されることで、上述したように第１２乃至第１３トランジスタＴＲ２６、ＴＲ２７を介して第３出力ノードＯＵＴ２１に制御電流ＩＣＮが流れて、電源電流ＩＳＳ２のレベルは制御電流ＩＣＮのレベルだけ増加する。

【0070】

例えば、ランプ信号ＲＡＭＰがランピングされ始めた後、制御電流ＩＣＮのレベルだけ増加した電源電流ＩＳＳ２のレベル（以下、第２レベルと称する）は、比較動作が行われる前の電源電流ＩＳＳ２のレベル（以下、第１レベルと称する）よりは高く、比較動作が行われた後（つまり、ランプ信号ＲＡＭＰの電圧レベルとピクセル信号ＰＩＸの電圧レベルの大小関係に関する判断が終わった後）の電源電流ＩＳＳ２のレベル（以下、第３レベルと称する）よりは低い。

【0071】

このような制御回路３４０の動作によって、第１レベルと第２レベルとの差、そして第２レベルと第３レベルとの差はいずれも第１レベルと第３レベルとの差より小さい。これによって、第２増幅器３００ａの比較動作前後の消費電力の差が緩和され、画像センサの性能劣化が改善される。図９ａに示した制御回路３４０は、以下図９ｂ乃至図９ｉ、及び図１１の回路上にも具現される。

【0072】

図９ｂ乃至図９ｉは、図４の第２増幅器１５１＿２の他の例を示す回路図である。クリッピング回路３３０の構成を除いては、図９ｂ乃至図９ｉに示した第２増幅器の構成及び動作は図６を参照して説明した第２増幅器３００の構成及び動作と同じであるため、重複する説明は省略する。

【0073】

図９ｂを参照すると、第２増幅器３００ｂのクリッピング回路３３０は、電源電圧ＶＤＤＡと第７トランジスタＴＲ２１との間に連結され、それぞれがダイオード結合される第１０トランジスタＴＲ２４と第１１トランジスタＴＲ２５とを含む。図９ｂの第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５はＰＭＯＳトランジスタである。

【0074】

図９ｃを参照すると、第２増幅器３００ｃのクリッピング回路３３０は、電源電圧ＶＤＤＡと第７トランジスタＴＲ２１との間に連結され、それぞれがダイオード結合される第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５と、第１０トランジスタＴＲ２４のドレイン端子と第１１トランジスタＴＲ２５のソース端子との間に連結されるスイッチＳＷとを含む。図９ｃの第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５はＮＭＯＳトランジスタである。

【0075】

第２増幅器３００ｃのスイッチＳＷはクリッピング回路３３０の動作を活性化または非活性化する。スイッチＳＷがターンオンされると、クリッピング回路３３０は出力電圧クリッピング動作を行って第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがデジタル入力電圧ＶＤＤＤの電圧レベル以下までのみ到達するように調節する。それに対し、スイッチＳＷがターンオフされると、クリッピング回路３３０は出力電圧クリッピング動作を行わず、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはアナログ入力電圧ＶＤＤＡの電圧レベル以下まで到達する。

【0076】

図９ｄを参照すると、第２増幅器３００ｄのクリッピング回路３３０は、電源電圧ＶＤＤＡと第７トランジスタＴＲ２１との間に連結され、それぞれがダイオード結合される第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５と、第１１トランジスタＴＲ２５のドレイン端子とソース端子との間に連結されるスイッチＳＷとを含む。図９ｄの第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５はＮＭＯＳトランジスタである。

【0077】

図９ｄのスイッチＳＷは第１１トランジスタＴＲ２５の動作のみを活性化または非活性化することで、クリッピングされる電圧レベルの大きさを調節する。スイッチＳＷがターンオンされて第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５がいずれも動作する場合、スイッチＳＷがターンオフされて第１０トランジスタＴＲ２４のみ動作する場合に比べ電圧降下がより多く起こり、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはより多くクリッピングされる。

【0078】

図９ｅを参照すると、第２増幅器３００ｅのクリッピング回路３３０は、電源電圧ＶＤＤＡと第７トランジスタＴＲ２１との間に連結され、それぞれがダイオード結合される第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５と、第１１トランジスタＴＲ２５のゲート端子に連結されるスイッチＳＷとを含む。図９ｅの第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５はＮＭＯＳトランジスタである。

【0079】

図９ｅのスイッチＳＷは、図９ｄと同じく第１１トランジスタＴＲ２５の動作のみを活性化または非活性化する。但し、図９ｄとは異なって、図９ｅの第１１トランジスタＴＲ２５の動作はスイッチＳＷがターンオンされてイネーブル信号ＥＮが活性化されている場合にのみ活性化される。スイッチＳＷがターンオフされるか、またはスイッチＳＷがターンオンされてもイネーブル信号ＥＮが非活性化されていたら、第１１トランジスタＴＲ２５の動作は非活性化され、第１０トランジスタＴＲ２４のみ動作する。

【0080】

図９ｆを参照すると、第２増幅器３００ｆのクリッピング回路３３０は、電源電圧ＶＤＤＡと第７トランジスタＴＲ２１との間に連結され、それぞれがダイオード結合される第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５と、第１０トランジスタＴＲ２４のゲート端子に連結される第１スイッチＳＷと、第１１トランジスタＴＲ２５のゲート端子に連結される第２スイッチＳＷ２とを含む。図９ｆの第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５はＮＭＯＳトランジスタである。

【0081】

図９ｆの第１スイッチＳＷ１は第１０トランジスタＴＲ２４の動作を活性化または非活性化し、第２スイッチＳＷ２は第１１トランジスタＴＲ２５の動作を活性化または非活性化する。第１０トランジスタＴＲ２４の動作は第１スイッチＳＷ１がターンオンされて第１イネーブル信号ＥＮ１が活性化されている場合にのみ活性化され、第１１トランジスタＴＲ２５の動作は第２スイッチＳＷ２がターンオンされて第２イネーブル信号ＥＮ２が活性化されている場合にのみ活性化される。

【0082】

よって、第１スイッチＳＷ１及び第２スイッチＳＷ２のターンオン／ターンオフと、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２の活性化／非活性化によって、第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５の動作が選択的に活性化または非活性化され、それによってクリッピングされる電圧レベルの大きさが決定される。

【0083】

図９ｇを参照すると、第２増幅器３００ｆのクリッピング回路３３０は、電源電圧ＶＤＤＡと第７トランジスタＴＲ２１との間に連結される抵抗Ｒ１を含む。図６を参照して説明したように、抵抗の動作とダイオード結合されるトランジスタの動作は同じであるため、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルは抵抗の大きさによって決定される電圧降下の大きさによってクリッピングされる。

【0084】

図９ｈを参照すると、第２増幅器３００ｈのクリッピング回路３３０は、第３出力ノードＯＵＴ２１と第９トランジスタＴＲ２３のソース端子との間に連結され、ダイオード結合される第１０トランジスタＴＲ２４を含む。図９ｈの第１０トランジスタＴＲ２４はＮＭＯＳトランジスタである。クリッピング回路３３０の連結関係を除いては、第２増幅器３００ｈの構成及び動作は図６を参照して説明した第２増幅器３００の構成及び動作と同じである。

【0085】

図９ｉを参照すると、第２増幅器３００ｉのクリッピング回路３３０は、第３出力ノードＯＵＴ２１と第７トランジスタＴＲ２１のソース端子との間に連結され、それぞれがダイオード結合される第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５と、反転イネーブル信号ＥＮＢに応答してターンオンまたはターンオフされる第１２トランジスタＴＲ２６とを含む。図９ｉの第１０乃至第１２トランジスタＴＲ２４～ＴＲ２６はＰＭＯＳトランジスタである。また、反転イネーブル信号ＥＮＢは、図９ｅ乃至図９ｆに示したイネーブル信号ＥＮ、ＥＮ１、ＥＮ２と位相が逆の信号である。

【0086】

ダイオード結合される第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５は図９ｂの第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５と同じ動作を行い、第１２トランジスタＴＲ２６は第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５の動作を活性化または非活性化するスイッチとしての役割をする。活性化された反転イネーブル信号ＥＮＢに応答して第１２トランジスタＴＲ２６がターンオンされると、第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５の動作は活性化され、第２出力信号ＯＴＡ２＿ＯＵＴはクリッピングされる。しかし、第１２トランジスタＴＲ２６がターンオフされると、第１０トランジスタＴＲ２４及び第１１トランジスタＴＲ２５の動作は非活性化され、第２出力信号ＯＴＡ２＿ＯＵＴはクリッピングされない。

【0087】

これまで図６、図９ａ乃至図９ｉを参照してクリッピング回路を含む図４の第２増幅器１５１＿２の多様な実施形態を説明した。しかし、本開示はこれに限らず、図６、図９ａ乃至図９ｉの図示とは異なるように具現されるクリッピング回路を含んでもよい。

【0088】

図１０は、図２のアナログデジタル変換（ＡＤＣ）回路１５０の構成の他の例を示す図である。図１０を参照すると、第１増幅器１５１＿１は第１オートゼロ信号ＡＺ＿ＯＴＡ１に応答して初期化され、第２増幅器１５１＿２は第２オートゼロ信号ＡＺ＿ＯＴＡ２に応答して初期化される。第１増幅器１５１＿１のオートゼロ区間を第１オートゼロ区間と示し、第２増幅器１５１＿２のオートゼロ区間を第２オートゼロ区間と示すことにする。

【0089】

第２増幅器１５１＿２の初期化が第１増幅器１５１＿１の初期化より先に完了されると、第１オートゼロ区間の残りの長さとは関係なく第２オートゼロ区間が終了するように調整される。つまり、本開示の第２オートゼロ区間は第２増幅器１５１＿２の初期化が完了される時点に終了するように最適化される。例えば、第２オートゼロ区間が終了されると、第２増幅器１５１＿２は第１増幅器１５１＿１の比較動作が行われる前まで電力を消費しないように具現される。そのために、第２増幅器１５１＿２は第２オートゼロ区間が終了されることに応答して、電力消費を一時的に中断するためのスイッチを含む。

【0090】

また、図１０を参照すると、第２出力信号ＯＴＡ２＿ＯＵＴは第２増幅器１５１＿２にフィードバックされる。第２増幅器１５１＿２にフィードバックされた第２出力信号ＯＴＡ２＿ＯＵＴは、第２増幅器１５１＿２の電源（例えば、電流ソース）を制御し、ＡＤＣ回路１５０の消費電力を減少させる。このような第２増幅器１５１＿２の出力フィードバック動作は第１増幅器１５１＿１がピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとの間の比較動作を行う際と、ピクセル信号ＰＩＸの画像信号とランプ信号ＲＡＭＰとの間の比較動作を行う際にいずれも行われる。

【0091】

つまり、図１０のＡＤＣ回路１５０は出力電圧クリッピングだけでなく、オートゼロ区間の最適化、及び／または出力フィードバック動作を更に行うことで、図４のＡＤＣ回路１５０に比べ消費電力が更に減少する。図１０のＡＤＣ回路１５０は上述したオートゼロ区間の最適化及び出力フィードバック動作を除いては図４を参照して説明したものと同じ機能を行うため、重複する説明は省略する。

【0092】

図１１は、図１０の第２増幅器１５１＿２の例を示す回路図である。第２増幅器３００ｊは複数のトランジスタＴＲ２１～ＴＲ２７と、キャパシタＣ１と、スイッチング回路３１０と、電流ソース３２０と、クリッピング回路３３０と、フィードバック回路３４０とを含む。例えば、第７及び第１２トランジスタＴＲ２１、ＴＲ２６はＰＭＯＳトランジスタであり、第８乃至第１１トランジスタ、及び第１３トランジスタＴＲ２２～ＴＲ２５、ＴＲ２７はＮＭＯＳトランジスタである。しかし、本開示はこれに限らず、第７乃至第１３トランジスタＴＲ２１～ＴＲ２７は図１１の図示とは異なる型のトランジスタであってもよい。図１１の第２増幅器３００ｊの構成及び動作は第１２トランジスタＴＲ２６及びフィードバック回路３４０の動作を除いては図６の第２増幅器３００の構成及び動作と同じであるため、重複する説明は省略する。

【0093】

バイアスノードＢＮと連結されるキャパシタＣ１に電荷が完全に充填されると、第２オートゼロ信号ＡＺ＿ＯＴＡ２は非活性化され、第２オートゼロ区間は終了される。この際、第１２トランジスタＴＲ２６は活性化されたパワーダウン信号ＰＤに応答してターンオフされることで、第２増幅器３００ｊの動作が一時的に中断されるように（つまり、一時的にパワーダウンされるように）する。つまり、第１２トランジスタＴＲ２６は第２増幅器３００ｊのパワーダウンスイッチとして動作する。

【0094】

第２増幅器３００ｊの動作は図１０の第１増幅器１５１＿１が比較動作を行う前まで中断される。言い換えれば、図１０の第１増幅器１５１＿１の第１オートゼロ区間が終了されると（つまり、第１オートゼロ信号ＡＺ＿ＯＴＡ１が非活性化されると）パワーダウン信号ＰＤは非活性化され、第１２トランジスタＴＲ２６はターンオンされて第２増幅器３００ｊが更に動作し始める。

【0095】

言い換えれば、第１２トランジスタＴＲ２６は、第２オートゼロ区間の間及び比較動作区間の間はローレベルのパワーダウン信号ＰＤに応答してターンオンされ、第２オートゼロ区間と比較動作区間との間はハイレベルのパワーダウン信号ＰＤに応答してターンオフされる。このような第１２トランジスタＴＲ２６の動作によって、第２増幅器３００ｊは第２オートゼロ区間と比較動作区間との間で消費電力が減少される。

【0096】

第１３トランジスタＴＲ２７は第３出力ノードＯＵＴ２１と第４出力ノードＯＵＴ２２との間に連結される。第１３トランジスタＴＲ２７は出力フィードバック動作を制御するフィードバック回路３４０の出力に応答して動作する。例えば、第１３トランジスタＴＲ２７がターンオフされると、電源電流ＩＳＳ２が第１３トランジスタＴＲ２７を介して流れず、第２増幅器３００ｊの消費電力は減少する。

【0097】

しかし、本開示はこれに限らず、第１３トランジスタＴＲ２７は図１１の図示とは異なるように連結されるように具現されてもよい。なお、第１３トランジスタＴＲ２７はＮＭＯＳトランジスタであると示されているが、ＰＭＯＳトランジスタと論理ゲート（例えば、ＡＮＤゲート）の組み合わせで具現されてもよい。

【0098】

フィードバック回路３４０は、第２出力信号ＯＴＡ２＿ＯＵＴ及びフィードバック活性信号ＦＢ＿ＥＮに基づいて電流ソース３２０を制御する。このような出力フィードバック動作を行うために、フィードバック回路３４０は論理ゲート３４１を含む。例えば、論理ゲート３４１はＮＡＮＤゲートである。

【0099】

論理ゲート３４１は、第２出力信号ＯＴＡ２＿ＯＵＴに関する信号及びフィードバック活性信号ＦＢ＿ＥＮに応答してフィードバック信号ＦＢを出力する。例えば、論理ゲート３４１は、フィードバック活性信号ＦＢ＿ＥＮの電圧レベル及び第５出力ノードＯＵＴ２３の電圧レベルがいずれもハイレベルである場合に、フィードバック信号ＦＢの電圧レベルがローレベルになるように具現される。

【0100】

詳しくは、ランプ信号ＲＡＭＰとピクセル信号ＰＩＸの比較動作が終了された後の第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルはローレベルであり、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルが増加することで第５出力ノードＯＵＴ２３の電圧レベルはハイレベルである。この際、フィードバック活性信号ＦＢ＿ＥＮが活性化される前は、フィードバック信号ＦＢはハイレベルであり、第１３トランジスタＴＲ２７はターンオンされた状態であって、電源電流ＩＳＳ２は第１３トランジスタＴＲ２７を介して流れる。
それに対し、フィードバック活性信号ＦＢ＿ＥＮが活性化されると（つまり、フィードバック活性信号ＦＢ＿ＥＮの電圧レベルがハイレベルになると）、フィードバック信号ＦＢはローレベルになり、第１３トランジスタＴＲ２７がターンオフされることで電源電流ＩＳＳ２は第１３トランジスタＴＲ２７を介して流れなくなる。これによって、比較動作が終了されてから出力フィードバックを利用することで第２増幅器３００ｊの消費電力が減少され、更にＡＤＣ回路１５０の消費電力も減少される。

【0101】

比較動作を行う前と行った後の消費電力の差が持続されることで、画像センサの性能（例えば、ピクセル信号をデジタル信号に変換するＡＤＣ回路の性能）が劣化する恐れがある。上述したフィードバック回路３４０の動作によって、比較動作が行われた後に電源電流ＩＳＳ２が出力ノードＯＵＴ２１、ＯＵＴ２３を介して流れなくなったら、比較動作を行う前と行った後の電力の差が減少する。よって、フィードバック回路３４０の動作によって画像センサの性能劣化の問題が改善される。

【0102】

一方、図１１の論理ゲート３４１はＮＡＮＤゲートであると示されているが、本開示はこれに限らず、フィードバック回路３４０は、第２出力信号ＯＴＡ２＿ＯＵＴに関連する信号の電圧レベル（例えば、第５出力ノードＯＵＴ２３の電圧レベル）がハイレベルになった際にフィードバック信号ＦＢの電圧レベルがローレベルになるようにする任意の他の構成として（例えば、ＮＯＲゲート及び反転増幅器として）具現されてもよい。また、図１１の論理ゲート３４１は第２出力信号ＯＴＡ２＿ＯＵＴに関連する信号として第５出力ノードＯＵＴ２３の電圧レベルを入力として受信すると示されているが、本開示はこれに限らず、論理ゲート３４１は第２出力信号ＯＴＡ２＿ＯＵＴ及び第２出力信号ＯＴＡ２＿ＯＵＴに基づく他の信号を入力として受信してもよい。

【0103】

結論的に、図１１の第２増幅器３００ｊはクリッピング回路３３０の動作だけでなく、第２オートゼロ区間の最適化による第１２トランジスタＴＲ２６の動作及びフィードバック回路３４０の動作をいずれも使用することで、図６の第２増幅器３００に比べ消費電力が更に多く減少される。

【0104】

図１２は、本開示の実施形態による出力電圧クリッピングを利用するアナログデジタル変換（ＡＤＣ）回路の動作方法を示すフローチャートである。ステップＳ１１０及びステップＳ１２０はアナログ電源電圧ＶＤＤＡに基づいて行われ、ステップＳ１４０はデジタル電源電圧ＶＤＤＤに基づいて行われる。以下、図１２と共に、図２、図４、及び図６を参照して説明する。

【0105】

ステップＳ１１０において、第１増幅器１５１＿１は、ピクセルアレイ１１０から出力されたピクセル信号ＰＩＸとランプ信号ＲＡＭＰを比較して第１出力信号ＯＴＡ１＿ＯＵＴを生成する。詳しくは、ステップＳ１１０において、第１増幅器１５１＿１はピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰを比較し、ピクセル信号ＰＩＸの画像信号とランプ信号ＲＡＭＰを比較して、相関二重サンプリング（ＣＤＳ）を行う。ステップＳ１２０において、第２増幅器１５１＿２は第１出力信号ＯＴＡ１＿ＯＵＴに基づいて第２出力信号ＯＴＡ２＿ＯＵＴを生成する。例えば、第２出力信号ＯＴＡ２＿ＯＵＴは第１出力信号ＯＴＡ１＿ＯＵＴが反転した信号である。

【0106】

ステップＳ１３０において、第２増幅器１５１＿２は第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルをクリッピングする。詳しくは、第２増幅器１５１＿２はクリッピング回路（例えば、図６の３３０）を含むが、クリッピング回路３３０は第２出力信号ＯＴＡ２＿ＯＵＴに対してクリッピング動作を行い、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがローレベルからデジタル入力電圧ＶＤＤＤのレベル以下まで増加するように調節する。ステップＳ１４０において、カウンタ１５２は第２出力信号ＯＴＡ２＿ＯＵＴのパルスをカウントし、カウントした結果をデジタル信号として出力する。

【0107】

上述した内容は本開示を実施するための具体的な実施形態である。本開示は上述した実施形態だけでなく、単純に設計変更されるか容易に変更し得る実施形態も含む。また、本開示には実施形態を利用して容易に変形して実施し得る技術も含まれる。よって、本開示の範囲は上述した実施形態に限って決められてはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって決められるべきである。

【符号の説明】

【0108】

１００：画像センサ
１１０：ピクセルアレイ
１２０：ロードライバ
１３０：ランプ信号生成器
１４０：電圧バッファ
１５０：ＡＤＣ回路
１５１：比較器
１５１＿１：第１増幅器
１５１＿２：第２増幅器
１５２：カウンタ
１６０：タイミングコントローラ
１７０：バッファ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9a】

【図9b】

【図9c】

【図9d】

【図9e】

【図9f】

【図9g】

【図9h】

【図9i】

【図10】

【図11】

【図12】