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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023073519
(43)【公開日】2023-05-25
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20230518BHJP
H10K 39/32 20230101ALI20230518BHJP
【ＦＩ】
H01L27/146 A
H01L27/146 E
H10K39/32
【審査請求】有
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023060313
(22)【出願日】2023-04-03
(62)【分割の表示】P 2019084538の分割
【原出願日】2019-04-25
(31)【優先権主張番号】P 2018104989
(32)【優先日】2018-05-31
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】100101683
【弁理士】
【氏名又は名称】奥田 誠司
(74)【代理人】
【識別番号】100155000
【弁理士】
【氏名又は名称】喜多 修市
(74)【代理人】
【識別番号】100188813
【弁理士】
【氏名又は名称】川喜田 徹
(74)【代理人】
【識別番号】100202197
【弁理士】
【氏名又は名称】村瀬 成康
(74)【代理人】
【識別番号】100202142
【弁理士】
【氏名又は名称】北 倫子
(74)【代理人】
【識別番号】100218981
【弁理士】
【氏名又は名称】武田 寛之
(72)【発明者】
【氏名】平瀬 順司
(72)【発明者】
【氏名】高見 義則
(72)【発明者】
【氏名】佐藤 好弘
(57)【要約】
【課題】ノイズの原因となるリーク電流を低減する。
【解決手段】本開示の撮像装置は、複数の画素を備え、前記複数の画素のそれぞれは、光を光電変換して信号電荷を生成する光電変換部と、第１導電型の不純物を含む第１半導体層を含む半導体基板と、前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、前記第１半導体層内の第２導電型の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造とを含み、前記遮断構造は、前記第１半導体層の表面において前記第１不純物領域と前記電荷蓄積領域との間に位置する第２不純物領域を含む。
【選択図】図３Ａ
【解決手段】本開示の撮像装置は、複数の画素を備え、前記複数の画素のそれぞれは、光を光電変換して信号電荷を生成する光電変換部と、第１導電型の不純物を含む第１半導体層を含む半導体基板と、前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、前記第１半導体層内の第２導電型の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造とを含み、前記遮断構造は、前記第１半導体層の表面において前記第１不純物領域と前記電荷蓄積領域との間に位置する第２不純物領域を含む。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
複数の画素を備え、
前記複数の画素のそれぞれは、
光を光電変換して信号電荷を生成する光電変換部と、
第１導電型の不純物を含む第１半導体層を含む半導体基板と、
前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第２導電型の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造と
を含み、
前記遮断構造は、前記第１半導体層の表面において前記第１不純物領域と前記電荷蓄積領域との間に位置する第２不純物領域を含む、撮像装置。
前記複数の画素のそれぞれは、
光を光電変換して信号電荷を生成する光電変換部と、
第１導電型の不純物を含む第１半導体層を含む半導体基板と、
前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第２導電型の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造と
を含み、
前記遮断構造は、前記第１半導体層の表面において前記第１不純物領域と前記電荷蓄積領域との間に位置する第２不純物領域を含む、撮像装置。
【請求項2】
さらに、前記第２不純物領域に電圧を印加するように構成された電圧供給回路を備える、請求項１に記載の撮像装置。
【請求項3】
平面視において、前記遮断構造は、前記画素の一方の端部から他方の端部にまで延びている、請求項１に記載の撮像装置。
【請求項4】
平面視において、前記遮断構造は、前記画素の一方の端部から他方の端部にまで延びていない、請求項１に記載の撮像装置。
【請求項5】
前記第２不純物領域は第２導電型の不純物領域である、請求項１に記載の撮像装置。
【請求項6】
前記半導体基板は、
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含む、請求項５に記載の撮像装置。
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含む、請求項５に記載の撮像装置。
【請求項7】
前記半導体基板は、前記第１半導体層と前記第２半導体層との間に位置し、第１導電型の不純物を含む第３半導体層をさらに含み、
前記第３半導体層は、平面視において前記第３不純物領域と重なる開口を有し、
前記開口内に位置する部分の第１導電型の不純物濃度は、前記第３半導体層の第１導電型の不純物濃度よりも低い、請求項６に記載の撮像装置。
前記第３半導体層は、平面視において前記第３不純物領域と重なる開口を有し、
前記開口内に位置する部分の第１導電型の不純物濃度は、前記第３半導体層の第１導電型の不純物濃度よりも低い、請求項６に記載の撮像装置。
【請求項8】
電圧供給回路をさらに備え、
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、前記第１半導体層に関して逆バイアスとなる第１電圧、または前記第１半導体層と等電位となる第２電圧を、前記第２不純物領域に印加する、請求項５に記載の撮像装置。
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、前記第１半導体層に関して逆バイアスとなる第１電圧、または前記第１半導体層と等電位となる第２電圧を、前記第２不純物領域に印加する、請求項５に記載の撮像装置。
【請求項9】
前記期間において、前記第１電圧と同じ電圧が前記支持基板を介して前記第２不純物領域に印加される、請求項８に記載の撮像装置。
【請求項10】
前記期間において、前記第１電圧とは異なる第３電圧、または０Ｖである前記第２電圧が、前記第１半導体層を介して前記第２不純物領域および前記第４不純物領域に印加される、請求項９に記載の撮像装置。
【請求項11】
前記第３電圧は前記第１電圧よりも低い、請求項１０に記載の撮像装置。
【請求項12】
前記第２不純物領域は第１導電型の不純物領域である、請求項１に記載の撮像装置。
【請求項13】
前記第２不純物領域の第１導電型の不純物濃度は、前記第１半導体層の第１導電型の不純物濃度よりも高い、請求項１２に記載の撮像装置。
【請求項14】
前記半導体基板は、
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と、
前記第１半導体層と前記第２半導体層との間に位置し、第１導電型の不純物を含む第３不純物領域と
をさらに含み、
前記第３不純物領域の第１導電型の不純物濃度は、前記第１半導体層の第１導電型の不純物濃度よりも高い、請求項１２に記載の撮像装置。
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と、
前記第１半導体層と前記第２半導体層との間に位置し、第１導電型の不純物を含む第３不純物領域と
をさらに含み、
前記第３不純物領域の第１導電型の不純物濃度は、前記第１半導体層の第１導電型の不純物濃度よりも高い、請求項１２に記載の撮像装置。
【請求項15】
前記第３不純物領域は、平面視において前記第１不純物領域と重ならない、請求項１４に記載の撮像装置。
【請求項16】
電圧供給回路をさらに備え、
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、第１電圧を前記第２不純物領域に印加する、請求項１２に記載の撮像装置。
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、第１電圧を前記第２不純物領域に印加する、請求項１２に記載の撮像装置。
【請求項17】
前記半導体基板は、
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含み、
前記期間において、前記第１電圧と同じ電圧が前記支持基板を介して前記第２不純物領域に印加される、請求項１６に記載の撮像装置。
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含み、
前記期間において、前記第１電圧と同じ電圧が前記支持基板を介して前記第２不純物領域に印加される、請求項１６に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置に関する。
【背景技術】
【0002】
デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている
。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
Ｓ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている
。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
【0003】
例えば下記の特許文献１および２に開示されるように、フォトダイオードに代えて、半導体基板の上方に光電変換層を配置した構造も提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって生成された電荷が、半導体基板に形成された拡散領域などに信号電荷として一時的に蓄積される。蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第２０１４／００２３３０号
【特許文献2】国際公開第２０１２／１４７３０２号
【発明の概要】
【発明が解決しようとする課題】
【0005】
画像を表現する信号電荷とは異なる電荷が、信号電荷を一時的に保持する拡散領域へ流入すると、ノイズの原因となり得る。ノイズは、得られる画像を劣化させる。このような意図しない電荷の移動を抑制できると有益である。以下では、このような、意図しない電荷の移動をリーク電流と表現することがある。
【課題を解決するための手段】
【0006】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【0007】
複数の画素を備え、前記複数の画素のそれぞれは、光を光電変換して信号電荷を生成する光電変換部と、第１導電型の不純物を含む第１半導体層を含む半導体基板と、前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、前記第１半導体層内の第２導電型の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造とを含み、前記遮断構造は、前記第１半導体層の表面において前記第１不純物領域と前記電荷蓄積領域との間に位置する第２不純物領域を含む、撮像装置。
【0008】
包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
【0009】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる
。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【0010】
本開示によれば、リーク電流が低減された撮像装置を提供できる。
【図面の簡単な説明】
【0011】
【図1】本開示の第１の実施形態による撮像装置の例示的な構成を示す図である。
【図2】本開示の第１の実施形態に係る撮像装置の例示的な回路構成を示す模式図である。
【図3B】第１の実施形態の第１の変形例による撮像装置のデバイス構造を模式的に示す断面図である。
【図4】第１の実施形態の第２の変形例による撮像装置の例示的な構成を示す図である。
【図5】第１の実施形態の第２の変形例による撮像装置が有する画素のデバイス構造を模式的に示す断面図である。
【図6A】画素１０Ｂと電圧供給回路４８との間の電気的接続の例を模式的に示す図である。
【図6B】画素１０Ｂと電圧供給回路４８との間の電気的接続の他の例を模式的に示す図である。
【図7】遮断構造２８Ｂに対する電気的接続のさらに他の例を模式的に示す図である。
【図8】本開示の第１の実施形態による撮像装置の第３の変形例の回路構成を示す模式図である。
【図10】画素１０Ｃにおける各素子のレイアウトの一例を示す模式的な平面図である。
【図12】画素１０Ｃの２次元配列の他の一例を示す模式的な平面図である。
【図13】本開示の第１の実施形態による撮像装置の第４の変形例の回路構成を示す模式図である。
【図16A】本開示の第２の実施形態による撮像装置が有する画素の例示的なデバイス構造を模式的に示す断面図である。
【図16B】第２の実施形態の第１の変形例による撮像装置が有する画素のデバイス構造を模式的に示す断面図である。
【図17】第２の実施形態の第２の変形例による撮像装置が有する画素のデバイス構造を模式的に示す断面図である。
【図18】画素１０Ｆと電圧供給回路４８との間の電気的接続の例を模式的に示す図である。
【図19】本開示の第３の実施形態による撮像装置が有する画素１０Ｇ中の各素子のレイアウトの一例を示す模式的な平面図である。
【図21】シミュレーションに用いたモデルを説明するための模式図である。
【図24】実施例２のサンプルの各部の電位に関する計算結果を示す図である。
【図25】実施例２のサンプルの各部の電流密度に関する計算結果を示す図である。
【図26】比較例１のサンプルの各部の電位に関する計算結果を示す図である。
【図27】比較例１のサンプルの各部の電流密度に関する計算結果を示す図である。
【図28】ｎ型不純物領域６８ｂｎの近傍で発生した電荷のうち電荷蓄積領域に流入する電荷の割合の計算結果を示す図である。
【図29】実施例１のサンプルの各部の電場に関する計算結果を示す図である。
【図30】実施例２のサンプルの各部の電場に関する計算結果を示す図である。
【発明を実施するための形態】
【0012】
本開示の一態様の概要は以下のとおりである。
【0013】
［項目１］
光を光電変換して信号電荷を生成する光電変換部と、
第１導電型の不純物を含む第１半導体層を含む半導体基板と、
前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第２導電型の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造と
を備え、
前記遮断構造は、
前記第１半導体層内の第１導電型の第２不純物領域と、
前記第１半導体層内の第２導電型の第３不純物領域と、
前記第１半導体層内の第１導電型の第４不純物領域と
を含み、
前記第１半導体層の表面において、前記第１不純物領域から前記電荷蓄積領域に向かう第１方向に沿って、前記第２不純物領域、前記第３不純物領域、および前記第４不純物領域がこの順に配置されている、撮像装置。
光を光電変換して信号電荷を生成する光電変換部と、
第１導電型の不純物を含む第１半導体層を含む半導体基板と、
前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第２導電型の第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタとの間に位置する遮断構造と
を備え、
前記遮断構造は、
前記第１半導体層内の第１導電型の第２不純物領域と、
前記第１半導体層内の第２導電型の第３不純物領域と、
前記第１半導体層内の第１導電型の第４不純物領域と
を含み、
前記第１半導体層の表面において、前記第１不純物領域から前記電荷蓄積領域に向かう第１方向に沿って、前記第２不純物領域、前記第３不純物領域、および前記第４不純物領域がこの順に配置されている、撮像装置。
【0014】
［項目２］
前記半導体基板は、
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含む、項目１に記載の撮像装置。
前記半導体基板は、
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含む、項目１に記載の撮像装置。
【0015】
［項目３］
前記半導体基板は、前記第１半導体層と前記第２半導体層との間に位置し、第１導電型の不純物を含む第３半導体層をさらに含み、
前記第３半導体層は、平面視において前記第３不純物領域と重なる開口を有し、
前記開口内に位置する部分の第１導電型の不純物濃度は、前記第３半導体層の第１導電型の不純物濃度よりも低い、項目２に記載の撮像装置。
前記半導体基板は、前記第１半導体層と前記第２半導体層との間に位置し、第１導電型の不純物を含む第３半導体層をさらに含み、
前記第３半導体層は、平面視において前記第３不純物領域と重なる開口を有し、
前記開口内に位置する部分の第１導電型の不純物濃度は、前記第３半導体層の第１導電型の不純物濃度よりも低い、項目２に記載の撮像装置。
【0016】
［項目４］
電圧供給回路をさらに備え、
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、前記第１半導体層に関して逆バイアスとなる第１電圧、または前記第１半導体層と等電位となる第２電圧を、前記第３不純物領域に印加する、項目１から３のいずれか一項に記載の撮像装置。
電圧供給回路をさらに備え、
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、前記第１半導体層に関して逆バイアスとなる第１電圧、または前記第１半導体層と等電位となる第２電圧を、前記第３不純物領域に印加する、項目１から３のいずれか一項に記載の撮像装置。
【0017】
［項目５］
前記期間において、前記第１電圧とは異なる第３電圧、または０Ｖである前記第２電圧が、前記第１半導体層を介して前記第２不純物領域および前記第４不純物領域に印加される、項目４に記載の撮像装置。
前記期間において、前記第１電圧とは異なる第３電圧、または０Ｖである前記第２電圧が、前記第１半導体層を介して前記第２不純物領域および前記第４不純物領域に印加される、項目４に記載の撮像装置。
【0018】
［項目６］
前記第３電圧は前記第１電圧よりも低い、項目５に記載の撮像装置。
前記第３電圧は前記第１電圧よりも低い、項目５に記載の撮像装置。
【0019】
［項目７］
前記期間において、前記第３不純物領域と前記第２半導体層とに同じ電圧が印加される、項目４から６のいずれか一項に記載の撮像装置。
前記期間において、前記第３不純物領域と前記第２半導体層とに同じ電圧が印加される、項目４から６のいずれか一項に記載の撮像装置。
【0020】
［項目８］
前記電荷蓄積領域をソースおよびドレインの一方として含む第２トランジスタを備え、
前記第３不純物領域と、前記第２トランジスタの前記ソースおよび前記ドレインの他方とに同じ電圧が印加される、項目１から７のいずれか一項に記載の撮像装置。
前記電荷蓄積領域をソースおよびドレインの一方として含む第２トランジスタを備え、
前記第３不純物領域と、前記第２トランジスタの前記ソースおよび前記ドレインの他方とに同じ電圧が印加される、項目１から７のいずれか一項に記載の撮像装置。
【0021】
［項目９］
前記第２不純物領域と前記第４不純物領域とは、前記第３不純物領域を取り囲む連続した単一の不純物領域である、項目１から８のいずれか一項に記載の撮像装置。
前記第２不純物領域と前記第４不純物領域とは、前記第３不純物領域を取り囲む連続した単一の不純物領域である、項目１から８のいずれか一項に記載の撮像装置。
【0022】
［項目１０］
光を光電変換して信号電荷を生成する光電変換部と、
第１導電型の不純物を含む第１半導体層を含む半導体基板と、
前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第２導電型の第１不純物領域をソースまたはドレインとして含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタと間に位置する遮断構造と
を備え、
前記遮断構造は、
前記第１半導体層内の第１導電型の第２不純物領域と、
前記第２不純物領域内に位置し、一部が前記第１半導体層の表面に位置し、前記第２不純物領域よりも第１導電型の不純物濃度の高い第１導電型の第３不純物領域と
を含む、撮像装置。
光を光電変換して信号電荷を生成する光電変換部と、
第１導電型の不純物を含む第１半導体層を含む半導体基板と、
前記第１半導体層内の第２導電型の不純物領域であって前記信号電荷を蓄積する電荷蓄積領域と、
前記第１半導体層内の第２導電型の第１不純物領域をソースまたはドレインとして含む第１トランジスタと、
前記電荷蓄積領域と前記第１トランジスタと間に位置する遮断構造と
を備え、
前記遮断構造は、
前記第１半導体層内の第１導電型の第２不純物領域と、
前記第２不純物領域内に位置し、一部が前記第１半導体層の表面に位置し、前記第２不純物領域よりも第１導電型の不純物濃度の高い第１導電型の第３不純物領域と
を含む、撮像装置。
【0023】
［項目１１］
前記半導体基板は、
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含む、項目１０に記載の撮像装置。
前記半導体基板は、
第１導電型の不純物を含む支持基板と、
前記支持基板と前記第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を含む、項目１０に記載の撮像装置。
【0024】
［項目１２］
前記半導体基板は、前記第１半導体層と前記第２半導体層との間に位置し、第１導電型
の不純物を含む第４不純物領域をさらに含み、
前記第４不純物領域の第１導電型の不純物濃度は、前記第１半導体層の第１導電型の不純物濃度よりも高い、項目１１に記載の撮像装置。
前記半導体基板は、前記第１半導体層と前記第２半導体層との間に位置し、第１導電型
の不純物を含む第４不純物領域をさらに含み、
前記第４不純物領域の第１導電型の不純物濃度は、前記第１半導体層の第１導電型の不純物濃度よりも高い、項目１１に記載の撮像装置。
【0025】
［項目１３］
前記第４不純物領域は、平面視において前記第１不純物領域と重ならない、項目１２に記載の撮像装置。
前記第４不純物領域は、平面視において前記第１不純物領域と重ならない、項目１２に記載の撮像装置。
【0026】
［項目１４］
前記電荷蓄積領域をソースおよびドレインの一方として含む第２トランジスタを備え、
前記第４不純物領域は、平面視において前記第２トランジスタの前記ソースおよび前記ドレインの他方と重ならない、項目１２または１３に記載の撮像装置。
前記電荷蓄積領域をソースおよびドレインの一方として含む第２トランジスタを備え、
前記第４不純物領域は、平面視において前記第２トランジスタの前記ソースおよび前記ドレインの他方と重ならない、項目１２または１３に記載の撮像装置。
【0027】
［項目１５］
電圧供給回路をさらに備え、
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、第１電圧を前記第３不純物領域に印加する、項目１０から１４のいずれか一項に記載の撮像装置。
電圧供給回路をさらに備え、
前記電圧供給回路は、前記信号電荷が前記電荷蓄積領域に蓄積される期間において、第１電圧を前記第３不純物領域に印加する、項目１０から１４のいずれか一項に記載の撮像装置。
【0028】
［項目１６］
前記期間において、前記第１電圧と同じ電圧が前記支持基板を介して前記第２不純物領域に印加される、請求項１５に記載の撮像装置。
前記期間において、前記第１電圧と同じ電圧が前記支持基板を介して前記第２不純物領域に印加される、請求項１５に記載の撮像装置。
【0029】
［項目１７］
１以上の画素を備える撮像装置であって、
１以上の画素の各々は、
光電変換部と、
第２導電型の第１不純物領域、および、光電変換部に電気的に接続された第２導電型の電荷蓄積領域を有する半導体基板と、
光電変換部に電気的に接続されたゲートを有し、第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
電荷蓄積領域をソースおよびドレインの一方として有する第２トランジスタと
を含み、
半導体基板は、
第１不純物領域と電荷蓄積領域との間において互いに分離して半導体基板中に配置された第１導電型の第２不純物領域および第４不純物領域と、
第２不純物領域と第４不純物領域との間に位置する第２導電型の第３不純物領域と
をさらに有し、
第３不純物領域の少なくとも一部は、半導体基板の表面に位置する、
撮像装置。
１以上の画素を備える撮像装置であって、
１以上の画素の各々は、
光電変換部と、
第２導電型の第１不純物領域、および、光電変換部に電気的に接続された第２導電型の電荷蓄積領域を有する半導体基板と、
光電変換部に電気的に接続されたゲートを有し、第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
電荷蓄積領域をソースおよびドレインの一方として有する第２トランジスタと
を含み、
半導体基板は、
第１不純物領域と電荷蓄積領域との間において互いに分離して半導体基板中に配置された第１導電型の第２不純物領域および第４不純物領域と、
第２不純物領域と第４不純物領域との間に位置する第２導電型の第３不純物領域と
をさらに有し、
第３不純物領域の少なくとも一部は、半導体基板の表面に位置する、
撮像装置。
【0030】
項目１７の構成によれば、第２導電型の第１不純物領域と電荷蓄積領域との間に第１導電型の第２、第４不純物領域を設け、さらに、これらの間に第２導電型の第３不純物領域を設けている。そのため、第１不純物領域のｐｎ接合部で発生し、電荷蓄積領域に向かって移動する電荷を、電荷蓄積領域に到達する前に電位勾配によって第３不純物領域で収集することが可能になる。すなわち、電荷蓄積領域への余計な電荷の混入を抑制して、リーク電流に起因する画像の劣化を抑制し得る。
【0031】
［項目１８］
半導体基板は、
第１導電型の不純物を含む支持基板と、
支持基板の上方に位置し、第１導電型の不純物を含む第１半導体層と、
支持基板と第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を有し、
電荷蓄積領域、第１不純物領域、第２不純物領域、第４不純物領域および第３不純物領域は、第１半導体層中に位置する、
項目１７に記載の撮像装置。
半導体基板は、
第１導電型の不純物を含む支持基板と、
支持基板の上方に位置し、第１導電型の不純物を含む第１半導体層と、
支持基板と第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を有し、
電荷蓄積領域、第１不純物領域、第２不純物領域、第４不純物領域および第３不純物領域は、第１半導体層中に位置する、
項目１７に記載の撮像装置。
【0032】
項目１８の構成によれば、光電変換部との電気的接続を有するコンタクトプラグが半導体基板に接触する部分の周囲に、相対的に不純物濃度の低い領域を配置することが可能になる。これにより、例えば、電荷蓄積領域とその周囲との間に形成されるｐｎ接合における電界強度を緩和し得る。
【0033】
［項目１９］
半導体基板は、第１半導体層と第２半導体層との間に位置し、第１導電型の不純物を含む第３半導体層をさらに有し、
第３半導体層は、第３不純物領域の直下の領域以外の領域に形成されており、
第１半導体層のうち第３不純物領域の直下に位置する部分の不純物濃度は、第３半導体層よりも低い、
項目１８に記載の撮像装置。
半導体基板は、第１半導体層と第２半導体層との間に位置し、第１導電型の不純物を含む第３半導体層をさらに有し、
第３半導体層は、第３不純物領域の直下の領域以外の領域に形成されており、
第１半導体層のうち第３不純物領域の直下に位置する部分の不純物濃度は、第３半導体層よりも低い、
項目１８に記載の撮像装置。
【0034】
項目１９の構成によれば、第３不純物領域の直下において、第２半導体層とその周囲との間に形成されるｐｎ接合の位置が第３不純物領域に向かってせり出すので、第１不純物領域から電荷蓄積領域に向かう電荷の移動経路が狭くなる。そのため、第１不純物領域とその周囲のｐｎ接合で発生して半導体基板中を移動する電荷が生じても、そのような電荷は、電位勾配に従って第３不純物領域または第２半導体層に向かって進行し、結果として、電荷蓄積領域への少数キャリアの移動がより効率的に抑制される。
【0035】
［項目２０］
少なくとも、光電変換部によって生成された電荷を電荷蓄積領域に蓄積する電荷蓄積期間に、第１半導体層に関して逆バイアスとなる第１電圧または第１半導体層と等電位となる０Ｖの第２電圧を第３不純物領域に印加する電圧供給回路をさらに備える、
項目１８または１９に記載の撮像装置。
少なくとも、光電変換部によって生成された電荷を電荷蓄積領域に蓄積する電荷蓄積期間に、第１半導体層に関して逆バイアスとなる第１電圧または第１半導体層と等電位となる０Ｖの第２電圧を第３不純物領域に印加する電圧供給回路をさらに備える、
項目１８または１９に記載の撮像装置。
【0036】
項目２０の構成によれば、第３不純物領域に外部から電圧を印加できるので、電荷蓄積領域に向かって移動する余計な電荷をより効率的に第３不純物領域によって回収し得る。
【0037】
［項目２１］
第２不純物領域および第４不純物領域は、電荷蓄積期間に、第１半導体層を介して第１電圧とは異なる第３電圧または０Ｖの第２電圧の供給を受ける、
項目２０に記載の撮像装置。
第２不純物領域および第４不純物領域は、電荷蓄積期間に、第１半導体層を介して第１電圧とは異なる第３電圧または０Ｖの第２電圧の供給を受ける、
項目２０に記載の撮像装置。
【0038】
［項目２２］
第３電圧は、第１電圧よりも低い、
項目２１に記載の撮像装置。
第３電圧は、第１電圧よりも低い、
項目２１に記載の撮像装置。
【0039】
項目２２の構成によれば、リーク電流の原因となる少数キャリアの電荷蓄積領域への移動をさらに効率よく抑制し得る。
【0040】
［項目２３］
第２半導体層は、電荷蓄積期間に、第１電圧または第２電圧と共通の電圧の供給を受ける、項目２０から２２のいずれか一項に記載の撮像装置。
第２半導体層は、電荷蓄積期間に、第１電圧または第２電圧と共通の電圧の供給を受ける、項目２０から２２のいずれか一項に記載の撮像装置。
【0041】
［項目２４］
第３不純物領域と、第２トランジスタのソースおよびドレインの他方とに共通の電圧が印加される、
項目１７から２３のいずれか一項に記載の撮像装置。
第３不純物領域と、第２トランジスタのソースおよびドレインの他方とに共通の電圧が印加される、
項目１７から２３のいずれか一項に記載の撮像装置。
【0042】
項目２４の構成によれば、第３不純物領域をその一部に含む遮断構造に供給する電圧と、第２トランジスタに供給するリセット電圧とを共通とするので、別途にリセット電圧源を設ける必要が無く、撮像装置の小型化に有利である。
【0043】
［項目２５］
１以上の画素を備える撮像装置であって、
１以上の画素の各々は、
光電変換部と、
第２導電型の第１不純物領域、および、光電変換部に電気的に接続された第２導電型の電荷蓄積領域を有する半導体基板と、
光電変換部に電気的に接続されたゲートを有し、第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
電荷蓄積領域をソースおよびドレインの一方として有する第２トランジスタと
を含み、
半導体基板は、
第１不純物領域と電荷蓄積領域との間に位置する第１導電型の第２不純物領域と、
第２不純物領域中に位置し、第２不純物領域よりも高い不純物濃度を有する第１導電型の第３不純物領域と
をさらに有し、
第３不純物領域の少なくとも一部は、半導体基板の表面に位置する、
撮像装置。
１以上の画素を備える撮像装置であって、
１以上の画素の各々は、
光電変換部と、
第２導電型の第１不純物領域、および、光電変換部に電気的に接続された第２導電型の電荷蓄積領域を有する半導体基板と、
光電変換部に電気的に接続されたゲートを有し、第１不純物領域をソースおよびドレインの一方として含む第１トランジスタと、
電荷蓄積領域をソースおよびドレインの一方として有する第２トランジスタと
を含み、
半導体基板は、
第１不純物領域と電荷蓄積領域との間に位置する第１導電型の第２不純物領域と、
第２不純物領域中に位置し、第２不純物領域よりも高い不純物濃度を有する第１導電型の第３不純物領域と
をさらに有し、
第３不純物領域の少なくとも一部は、半導体基板の表面に位置する、
撮像装置。
【0044】
項目２５の構成によれば、項目１７と同様の効果が得られる。さらに、第２不純物領域と第３不純物領域との間で導電型が共通であるので、半導体基板中のｐｎ接合の数を減らして、リーク電流の原因となる電荷の発生を低減する効果が期待できる。
【0045】
［項目２６］
半導体基板は、
第１導電型の不純物を含む支持基板と、
支持基板の上方に位置し、第１導電型の不純物を含む第１半導体層と、
支持基板と第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を有し、
電荷蓄積領域、第１不純物領域および第２不純物領域は、第１半導体層中に位置する、項目２５に記載の撮像装置。
半導体基板は、
第１導電型の不純物を含む支持基板と、
支持基板の上方に位置し、第１導電型の不純物を含む第１半導体層と、
支持基板と第１半導体層との間に位置し、第２導電型の不純物を含む第２半導体層と
を有し、
電荷蓄積領域、第１不純物領域および第２不純物領域は、第１半導体層中に位置する、項目２５に記載の撮像装置。
【0046】
項目２６の構成によれば、項目１８と同様の効果が得られる。
【0047】
［項目２７］
半導体基板は、第２半導体層上に位置し、かつ、第１導電型の不純物を含む第４不純物領域をさらに有し、
第４不純物領域の不純物濃度は、第１半導体層よりも高い、
項目２６に記載の撮像装置。
半導体基板は、第２半導体層上に位置し、かつ、第１導電型の不純物を含む第４不純物領域をさらに有し、
第４不純物領域の不純物濃度は、第１半導体層よりも高い、
項目２６に記載の撮像装置。
【0048】
［項目２８］
第４不純物領域は、第１不純物領域の直下には位置しない、
項目２７に記載の撮像装置。
第４不純物領域は、第１不純物領域の直下には位置しない、
項目２７に記載の撮像装置。
【0049】
項目２８の構成によれば、相対的に不純物濃度の高い第４不純物領域が第１不純物領域に向かって拡大するので、第１不純物領域とその周囲との間のｐｎ接合で発生した電荷が第４不純物領域に移動しやすくなる。結果として、第１不純物領域から電荷蓄積領域に向かって移動する少数キャリアが減少し、リーク電流が抑制される。
【0050】
［項目２９］
第４不純物領域は、第２トランジスタのソースおよびドレインの他方の直下には位置しない、
項目２７または２８に記載の撮像装置。
第４不純物領域は、第２トランジスタのソースおよびドレインの他方の直下には位置しない、
項目２７または２８に記載の撮像装置。
【0051】
項目２９の構成によれば、項目２８の構成と同様の理由により、第２トランジスタのソースおよびドレインの他方とその周囲との間のｐｎ接合で発生した電荷が第４不純物領域に移動しやすくなり、電荷蓄積領域に向かって移動する少数キャリアが減少する結果、リーク電流が抑制される。
【0052】
［項目３０］
少なくとも、光電変換部によって生成された電荷を電荷蓄積領域に蓄積する電荷蓄積期間に、第３不純物領域に所定の電圧を印加する電圧供給回路をさらに備える、
項目２５から２９のいずれか一項に記載の撮像装置。
少なくとも、光電変換部によって生成された電荷を電荷蓄積領域に蓄積する電荷蓄積期間に、第３不純物領域に所定の電圧を印加する電圧供給回路をさらに備える、
項目２５から２９のいずれか一項に記載の撮像装置。
【0053】
項目３０の構成によれば、第３不純物領域に外部から電圧を印加できるので、電荷蓄積領域に向かって移動する余計な電荷をより効率的に第３不純物領域によって回収し得る。
【0054】
［項目３１］
電荷蓄積期間に、第３不純物領域への印加電圧と共通の電圧が第２不純物領域に印加される、
項目３０に記載の撮像装置。
電荷蓄積期間に、第３不純物領域への印加電圧と共通の電圧が第２不純物領域に印加される、
項目３０に記載の撮像装置。
【0055】
項目３１の構成によれば、電荷蓄積期間において第２不純物領域および第３不純物領域の電位が固定されるので、電荷蓄積領域への少数キャリアの混入をより効果的に抑制し得る。
【0056】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。
【0057】
【0058】
各画素１０は、光電変換部１２を含む。光電変換部１２は、光の入射を受けて正および負の電荷、典型的には、正孔－電子対を発生させる。光電変換部１２は、半導体基板６０の上方に配置された光電変換層を含む光電変換構造、あるいは、半導体基板６０に形成されたフォトダイオードであり得る。なお、図１では、各画素１０の光電変換部１２が空間的に互いに分離されているように図示されているが、これは説明の便宜に過ぎず、複数の画素１０の光電変換部１２が互いに間隔をあけずに半導体基板６０上に連続的に配置されることもあり得る。
【0059】
図１に示す例では、画素１０が、ｍ行ｎ列の複数の行および列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。各画素１０が、光電変換部１２として例えば半導体基板６０の上方に光電変換構造を有する場合、撮像領域Ｒ１は、半導体基板６０のうち、光電変換構造によって覆われている領域として規定され得る。
【0060】
画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００Ａに含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１０の中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。例えば、画素１０を１次元に配列することにより、撮像装置１００Ａをラインセンサとして利用し得る。
【0061】
図１に例示する構成において、周辺回路は、垂直走査回路４２および水平信号読み出し回路４４を含む。図１に例示するように、周辺回路は、付加的に、制御回路４６を含み得る。また、後述するように、周辺回路が、例えば、画素１０などに対して所定の電圧を供給する電圧供給回路をさらに含むこともあり得る。周辺回路は、信号処理回路、出力回路などをさらに含んでいてもかまわない。
【0062】
垂直走査回路４２は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。後述するように、複数の画素１０の各行に対応して設けられる信号線は、アドレス信号線３４に限定されず、垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続され得る。水平信号読み出し回路４４は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。
【0063】
制御回路４６は、撮像装置１００Ａの例えば外部から与えられる指令データ、クロックなどを受け取って撮像装置１００Ａ全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有し、垂直走査回路４２、水平信号読み出し回路４４、後述の電圧供給回路などに駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
【0064】
図１において模式的に示すように、周辺回路を構成するこれらの回路は、典型的には、撮像領域Ｒ１の外側の周辺領域Ｒ２に配置される。図１に示す例では、周辺回路に含まれる各回路は、半導体基板６０上に設けられている。ただし、周辺回路の一部が、画素１０の形成された半導体基板６０とは異なる他の基板上に配置されることもあり得る。
【0065】
図２は、本開示の第１の実施形態に係る撮像装置の例示的な回路構成を模式的に示す。
図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０Ａが代表して示されている。これら画素１０Ａの各々は、図１に示す画素１０の一例である。画素１０Ａの各々は、光電変換部１２としての光電変換構造１２Ａを有し、光電変換構造１２Ａに電気的に接続された信号検出回路１４Ａを含む。後に図面を参照して詳しく説明するように、光電変換構造１２Ａは、半導体基板６０の上方に配置された光電変換層を含む。すなわち、ここでは、撮像装置１００Ａとして積層型の撮像装置を例示する。なお、本明細書において、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。
図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０Ａが代表して示されている。これら画素１０Ａの各々は、図１に示す画素１０の一例である。画素１０Ａの各々は、光電変換部１２としての光電変換構造１２Ａを有し、光電変換構造１２Ａに電気的に接続された信号検出回路１４Ａを含む。後に図面を参照して詳しく説明するように、光電変換構造１２Ａは、半導体基板６０の上方に配置された光電変換層を含む。すなわち、ここでは、撮像装置１００Ａとして積層型の撮像装置を例示する。なお、本明細書において、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。
【0066】
各画素１０Ａの光電変換構造１２Ａは、蓄積制御線３１との接続を有する。撮像装置１００Ａの動作時、蓄積制御線３１には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００Ａの動作時に蓄積制御線３１に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。
【0067】
図２に例示する構成において、信号検出回路１４Ａは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。後に図面を参照して詳しく説明するように、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、光電変換構造１２Ａを支持する半導体基板６０に形成された電界効果トランジスタである。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを用いる例を説明する。
【0068】
図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換構造１２Ａに電気的に接続されている。図示する例において、信号検出トランジスタ２２のゲートを光電変換部１２に接続する電荷蓄積ノードＦＤは、光電変換構造１２Ａによって生成された電荷を一時的に保持する機能を有する。動作時に蓄積制御線３１に所定の電圧を印加することにより、電荷蓄積ノードＦＤに例えば正孔を信号電荷として蓄積することができる。後に図面を参照して説明するように、電荷蓄積ノードＦＤは、半導体基板６０に形成された不純物領域をその一部に含む。
【0069】
信号検出トランジスタ２２のドレインは、撮像装置１００Ａの動作時に各画素１０Ａに例えば３．３Ｖ程度の電源電圧ＶＤＤを供給する電源配線３２に接続され、ソースは、アドレストランジスタ２４を介して垂直信号線３５に接続される。信号検出トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。
【0070】
信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。したがって、垂直走査回路４２は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加することにより、選択した画素１０Ａの信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。
【0071】
垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続されている。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロア回路を形成する。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれ、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換などを行う。水平信号読み出し回路４４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出
す。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路の一部であり得る。
す。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路の一部であり得る。
【0072】
リセットトランジスタ２６のゲートには、垂直走査回路４２との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０Ａの行ごとに設けられる。垂直走査回路４２は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる画素１０Ａを行単位で選択することができ、リセット信号線３６を介してリセット信号をリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６のオンおよびオフを切り替えることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
【0073】
この例では、リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積ノードＦＤに接続され、ドレインおよびソースの他方は、複数の画素１０Ａの列ごとに設けられたフィードバック線５３のうちの対応する１つに接続されている。すなわち、この例では、光電変換構造１２Ａの電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。
【0074】
図２に例示する構成において、撮像装置１００Ａは、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６Ａを有する。図２に示すように、反転増幅器５０は、複数の画素１０Ａの列ごとに設けられ、上述のフィードバック線５３は、複数の反転増幅器５０のうちの対応する１つの出力端子に接続される。反転増幅器５０は、上述の周辺回路の一部であり得る。
【0075】
図示するように、反転増幅器５０の反転入力端子は、対応する列の垂直信号線３５に接続され、反転増幅器５０の非反転入力端子には、撮像装置１００Ａの動作時、例えば１Ｖまたは１Ｖ近傍の正電圧である参照電圧Ｖｒｅｆが供給される。アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０Ａの出力を負帰還させる帰還経路を形成することができ、帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、垂直信号線３５の電圧がＶｒｅｆとなるような電圧に、電荷蓄積ノードＦＤの電圧がリセットされる。電圧Ｖｒｅｆとしては、電源電圧および接地の範囲内の任意の大きさの電圧を用い得る。帰還経路の形成により、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。
【0076】
（画素１０Ａのデバイス構造）
図３Ａは、画素１０Ａのデバイス構造の一例を模式的に示す。画素１０Ａは、概略的には、半導体基板６０Ａと、半導体基板６０Ａの上方に配置された光電変換構造１２Ａと、導電構造８９とを含む。図示するように、光電変換構造１２Ａは、半導体基板６０Ａを覆う層間絶縁層９０に支持され、導電構造８９は、層間絶縁層９０の内部に配置されている。図示する例において、層間絶縁層９０は、複数層の絶縁層を含み、導電構造８９は、層間絶縁層９０の内部に配置された複数層の配線層の各々の一部を含む。層間絶縁層９０中に配置された複数層の配線層は、アドレス信号線３４およびリセット信号線３６などをその一部に有する配線層、垂直信号線３５、電源配線３２およびフィードバック線５３などをその一部に有する配線層などを含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。
図３Ａは、画素１０Ａのデバイス構造の一例を模式的に示す。画素１０Ａは、概略的には、半導体基板６０Ａと、半導体基板６０Ａの上方に配置された光電変換構造１２Ａと、導電構造８９とを含む。図示するように、光電変換構造１２Ａは、半導体基板６０Ａを覆う層間絶縁層９０に支持され、導電構造８９は、層間絶縁層９０の内部に配置されている。図示する例において、層間絶縁層９０は、複数層の絶縁層を含み、導電構造８９は、層間絶縁層９０の内部に配置された複数層の配線層の各々の一部を含む。層間絶縁層９０中に配置された複数層の配線層は、アドレス信号線３４およびリセット信号線３６などをその一部に有する配線層、垂直信号線３５、電源配線３２およびフィードバック線５３などをその一部に有する配線層などを含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。
【0077】
光電変換構造１２Ａは、層間絶縁層９０上に形成された画素電極１２ａ、光の入射側に
配置された対向電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換構造１２Ａの光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって連続的に形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
配置された対向電極１２ｃ、および、これらの電極間に配置された光電変換層１２ｂを含む。光電変換構造１２Ａの光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０Ａにわたって連続的に形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【0078】
対向電極１２ｃは、ＩＴＯなどの透明導電性材料から形成された透光性の電極である。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０Ａにわたって形成される。図３Ａにおいて図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１との接続を有する。撮像装置１００Ａの動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも例えば高くする。これにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０Ａにわたって連続した単一の層の形で対向電極１２ｃを形成してもよい。これにより、複数の画素１０Ａの対向電極１２ｃに、一括して所定の電位を印加することが可能になる。
【0079】
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０Ａの画素電極１２ａから空間的に分離されることにより、他の画素１０Ａの画素電極１２ａから電気的に分離される。
【0080】
導電構造８９は、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成された複数の配線およびプラグと、ポリシリコンプラグとを含む。導電構造８９の一端は、画素電極１２ａに接続されている。後述するように、半導体基板６０Ａに形成された回路素子に導電構造８９の他端が接続されることにより、光電変換構造１２Ａの画素電極１２ａと半導体基板６０Ａ上の回路とが互いに電気的に接続される。
【0081】
ここで、半導体基板６０Ａに注目する。図３Ａに模式的に示すように、半導体基板６０Ａは、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン基板を例示する。
【0082】
図３Ａに例示する構成において、半導体基板６０Ａは、支持基板６１上のｐ型半導体層６１ｐと、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎと、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐと、ｐ型半導体層６３ｐ上に位置するｐ型半導体層６５ｐとを有する。この例では、ｐ型半導体層６３ｐは、支持基板６１のおおむね全面にわたって形成されている。第１半導体層としてのｐ型半導体層６５ｐ、第２半導体層としてのｎ型半導体層６２ｎ、第３半導体層としてのｐ型半導体層６３ｐ、および、ｐ型半導体層６１ｐの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。
【0083】
ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、ｐ型半導体層６１ｐの不純物濃度よりも高い。ここでは、ｐ型半導体層６３ｐの不純物濃度は、ｐ型半導体層６５ｐよりも高い。ｐ型半導体層６１ｐの不純物濃度は、例えば１０１５ｃｍ－３程度、ｐ型半導体層６５ｐの不純物濃度は、例えば１０１７ｃｍ－３程度である。ｐ型半導体層６３ｐの不純物濃度は、例えば１０１８ｃｍ－３程度であり得る。なお、上記の不純物濃度の相互の関係は、あくまでも一例であり、ｐ型半導体層６３ｐおよびｐ型半導体層
６５ｐにおける不純物濃度が、互いに同程度であるような構成も採用し得る。あるいは、ｐ型半導体層６５ｐにおける不純物濃度が、ｐ型半導体層６３ｐの不純物濃度を上回っていることもあり得る。
６５ｐにおける不純物濃度が、互いに同程度であるような構成も採用し得る。あるいは、ｐ型半導体層６５ｐにおける不純物濃度が、ｐ型半導体層６３ｐの不純物濃度を上回っていることもあり得る。
【0084】
ｎ型半導体層６２ｎは、ｐ型半導体層６１ｐとｐ型半導体層６３ｐとの間に位置する。図３Ａにおいては図示が省略されているが、ｎ型半導体層６２ｎには、不図示のウェルコンタクトが接続される。ウェルコンタクトは、撮像領域Ｒ１の外側に設けられ、撮像装置１００Ａの動作時、ｎ型半導体層６２ｎの電位は、ウェルコンタクトを介して制御される。ｎ型半導体層６２ｎを設けることにより、支持基板６１または周辺回路から、信号電荷を蓄積する電荷蓄積領域への少数キャリアの流入が抑制される。
【0085】
さらに、この例では、半導体基板６０Ａは、ｐ型半導体層６１ｐとｎ型半導体層６２ｎとを貫通するようにしてｐ型半導体層６３ｐと支持基板６１との間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを互いに電気的に接続する機能を有する。
【0086】
支持基板６１は、図３Ａにおいては不図示の、撮像領域Ｒ１の外側に設けられた基板コンタクトとの接続を有する。撮像装置１００Ａの動作時、基板コンタクトを介して、支持基板６１およびｐ型半導体層６３ｐの電位が制御される。また、ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００Ａの動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。撮像装置１００Ａの動作時、ｐ型半導体層６５ｐには、基板コンタクトを介して例えば０Ｖの電圧が印加され得る。
【0087】
図３Ａに例示する構成において、ｐ型半導体層６５ｐは、不純物濃度がより低いｐ型不純物領域６６ｐをその一部に有し、ｐ型不純物領域６６ｐ中にｎ型不純物領域６７ｎが形成されている。図３Ａに模式的に示すように、ｎ型不純物領域６７ｎは、半導体基板６０Ａの表面の近傍に形成されており、その少なくとも一部は、半導体基板６０Ａの表面に位置している。ここでは、ｎ型不純物領域６７ｎは、第１領域６７ａと、第１領域６７ａ内に位置し、かつ、第１領域６７ａよりも不純物濃度の高い第２領域６７ｂとを含んでいる。第１領域６７ａの不純物濃度は、例えば１０１７ｃｍ－３程度であり、第２領域６７ｂの不純物濃度は、例えば３＊１０１８ｃｍ－３程度である。ここで、「＊」は、乗算を意味する。
【0088】
半導体基板６０Ａの光電変換構造１２Ａ側の主面上には、絶縁層が配置される。この例では、半導体基板６０Ａの光電変換構造１２Ａ側の主面は、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３によって覆われている。第１絶縁層７１は、例えばシリコンの熱酸化膜である。第２絶縁層７２は、例えば二酸化シリコン層であり、第３絶縁層７３は、例えばシリコン窒化物層である。第２絶縁層７２が、複数の絶縁層を含む積層構造を有していてもよく、同様に、第３絶縁層７３も、複数の絶縁層を含む積層構造を有していてもよい。
【0089】
第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造は、ｎ型不純物領域６７ｎの第２領域６７ｂ上にコンタクトホールｈ１を有する。図３Ａに示す例では、導電構造８９の一部であるコンタクトプラグＣｐ１がコンタクトホールｈ１を介して第２領域６７ｂに接続されている。これにより、ｎ型不純物領域６７ｎが、導電構造８９を介して光電変換構造１２Ａの画素電極１２ａに電気的に接続されている。
【0090】
ｐウェルとしてのｐ型不純物領域６６ｐおよびｎ型不純物領域６７ｎの間のｐｎ接合に
よって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能する。すなわち、ｎ型不純物領域６７ｎは、信号電荷を一時的に保持する電荷蓄積領域としての機能を有する。導電構造８９およびｎ型不純物領域６７ｎは、上述の電荷蓄積ノードＦＤの少なくとも一部を構成するといえる。
よって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能する。すなわち、ｎ型不純物領域６７ｎは、信号電荷を一時的に保持する電荷蓄積領域としての機能を有する。導電構造８９およびｎ型不純物領域６７ｎは、上述の電荷蓄積ノードＦＤの少なくとも一部を構成するといえる。
【0091】
上述したように、ｐ型半導体層６３ｐに隣接してｐ型半導体層６５ｐを配置することにより、撮像装置１００Ａの動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。このような構造の採用により、光電変換構造１２Ａとの電気的接続を有するコンタクトプラグＣｐ１と半導体基板６０Ａとが接触する部分の周囲に、相対的に不純物濃度の低い領域を配置することが可能になる。すなわち、この例のように、ｎ型不純物領域６７ｎの第２領域６７ｂの周囲に、第１領域６７ａおよびｐ型不純物領域６６ｐを配置し得る。相対的に不純物濃度の低い第１領域６７ａを第２領域６７ｂの周囲に配置することにより、ｎ型不純物領域６７ｎと、ｐ型不純物領域６６ｐとの間のｐｎ接合によって形成される電界強度を緩和し得る。ｐｎ接合によって形成される電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流を抑制する効果が得られる。
【0092】
なお、ｎ型不純物領域６７ｎにおける第２領域６７ｂの形成は必須ではない。ただし、コンタクトプラグＣｐ１と半導体基板６０Ａとの接続部分である第２領域６７ｂの不純物濃度を比較的高くすることにより、コンタクトプラグＣｐ１と半導体基板６０Ａとが接触する部分の周囲の空乏層の広がりを抑制する効果が得られる。また、コンタクトプラグＣｐ１と半導体基板６０Ａとの界面における半導体基板６０Ａの結晶欠陥、換言すれば、界面準位に起因して発生する、電荷蓄積領域としてのｎ型不純物領域６７ｎへの意図しない電荷の流入および／またはｎ型不純物領域６７ｎからの意図しない電荷の流出を抑制し得る。また、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグＣｐ１を接続することにより、コンタクト抵抗を低減する効果も得られる。
【0093】
半導体基板６０Ａには、上述の信号検出回路１４Ａが形成される。画素１０Ａ中の信号検出回路１４Ａは、互いに隣接する画素１０Ａ間に素子分離領域６９が配置されることにより、隣接する他の画素１０Ａ中の信号検出回路１４Ａから電気的に分離される。素子分離領域６９は、例えばｐ型の拡散領域である。
【0094】
信号検出回路１４Ａのうち、リセットトランジスタ２６は、ｎ型不純物領域６７ｎをドレイン領域およびソース領域の一方として含み、ｎ型不純物領域６８ａｎをドレイン領域およびソース領域の他方として含む。リセットトランジスタ２６は、さらに、第１絶縁層７１上のゲート電極２６ｅを含み、第１絶縁層７１のうちゲート電極２６ｅと半導体基板６０Ａとの間に位置する部分は、リセットトランジスタ２６のゲート絶縁膜として機能する。ｎ型不純物領域６８ａｎは、ｐ型半導体層６５ｐに形成されており、コンタクトホールｈ２を介してフィードバック線５３に接続されている。
【0095】
ｐ型半導体層６５ｐには、ｎ型不純物領域６８ｂｎ、６８ｃｎおよび６８ｄｎも設けられる。なお、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎの不純物濃度は、ｎ型不純物領域６７ｎの第１領域６７ａよりも高い。
【0096】
信号検出トランジスタ２２は、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６８ｃｎと、第１絶縁層７１上のゲート電極２２ｅとを含む。図３Ａ中に破線で模式的に示すように、この例では、ゲート電極２２ｅは、アドレス信号線３４およびリセット信号線３６などが位置するレイヤーにおいて、導電構造８９のうち画素電極１２ａとコンタクトプラグＣｐ１とを互いに接続する部分に接続されている。換言すれば、導電構造８９は、ゲート電極２２ｅとの電気的接続も有している。
【0097】
ドレイン領域としてのｎ型不純物領域６８ｂｎには、コンタクトホールｈ３を介してコンタクトプラグＣｐ３が接続されている。コンタクトプラグＣｐ３には、ソースフォロワ電源としての上述の電源配線３２が接続される。なお、電源配線３２は、図３Ａにおいては図示が省略されている。
【0098】
図３Ａに模式的に示すように、ｎ型不純物領域６８ｂｎは、電荷蓄積領域としてのｎ型不純物領域６７ｎから離間してｐ型半導体層６５ｐ中に配置される。この例では、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間に不純物領域６９ｎと、ｐ型の不純物領域６９ｐａおよび６９ｐｂとが介在させられることにより、ｎ型不純物領域６８ｂｎがｎ型不純物領域６７ｎから電気的に分離されている。また、この例では、ｐ型不純物領域６６ｐがｎ型不純物領域６８ｂｎの位置まで延びており、上述の不純物領域６９ｎ、不純物領域６９ｐａおよび６９ｐｂは、ｐ型半導体層６５ｐのうち相対的に不純物濃度が低くされたｐ型不純物領域６６ｐ中に配置されている。図３Ａに模式的に示すように、半導体基板６０Ａの主面に垂直な断面を見たとき、不純物領域６９ｐａおよび６９ｐｂは、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間において互いに分離してｐ型不純物領域６６ｐ中に配置される。不純物領域６９ｐａおよび６９ｐｂの各々は、上述の素子分離領域６９の一部であり、典型的には、ｐ型の拡散領域である。不純物領域６９ｐａおよび６９ｐｂにおける不純物濃度は、例えば１０１８ｃｍ－３以上５＊１０１８ｃｍ－３以下程度の範囲である。
【0099】
導電型の異なるｎ型の不純物領域６９ｎは、これらｐ型の不純物領域６９ｐａおよび６９ｐｂの間に位置する。不純物領域６９ｎは、典型的には、ｎ型の拡散領域である。不純物領域６９ｎは、ｎ型不純物領域６７ｎの第１領域６７ａと比較して同程度以上の不純物濃度を有する。すなわち、不純物領域６９ｎは、例えば１０１７ｃｍ－３程度以上の不純物濃度を有し得る。後に実施例を参照しながら説明するように、ｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとの間にｎ型の不純物領域６９ｎと、ｐ型の不純物領域６９ｐａおよび６９ｐｂとを設けることにより、ｎ型不純物領域６８ｂｎのｐｎ接合部で発生し、ｎ型不純物領域６７ｎに向かって移動する電荷を電位勾配によって不純物領域６９ｎに向けて移動させ得る。
【0100】
図３Ａにおいて模式的に示すように、不純物領域６９ｎの少なくとも一部は、半導体基板６０Ａの表面に位置する。同様に、不純物領域６９ｐａの少なくとも一部および６９ｐｂの少なくとも一部も、半導体基板６０Ａの表面に位置する。したがって、ｐ型半導体層６５ｐの表面において、不純物領域６９ｐａから不純物領域６９ｐｂに向かう方向に沿って、不純物領域６９ｐａ、不純物領域６９ｎ、および不純物領域６９ｐｂがこの順に配置される。不純物領域６９ｐａおよび６９ｐｂは、平面視において不純物領域６９ｎを取り囲むような配置を有していてもよい。換言すれば、不純物領域６９ｎの少なくとも下方には、比較的高濃度のｐ型の領域は、配置されない。このような配置を採用することにより、高濃度のｐ型の不純物領域中にｎ型の不純物領域６９ｎを設けるような構成と比較して、ｐ型の不純物領域とｎ型の不純物領域６９ｎとの間にｐｎ接合が形成されることに起因するリーク電流の発生を回避できる。
【0101】
なお、図３Ａに例示する構成においては、さらに、不純物領域６９ｐａと不純物領域６９ｎとの間、および、不純物領域６９ｐｂと不純物領域６９ｎとの間にｐ型不純物領域６６ｐの一部が介在させられている。この例のように、不純物領域６９ｎから間隔をあけて不純物領域６９ｐａおよび６９ｐｂをｐ型不純物領域６６ｐ中に配置することにより、比較的高濃度のｐ型の領域と比較的高濃度のｎ型の領域とが接することによるｐｎ結合の形成を回避でき、リーク電流の発生をより抑制し得る。
【0102】
上述したように、信号検出トランジスタ２２のドレイン領域として機能するｎ型不純物領域６８ｂｎには、撮像装置１００Ａの動作時、３．３Ｖ程度の比較的高い電圧が印加される。本発明者らの検討によると、高電圧が印加されるドレイン領域とその周囲との間に形成されるｐｎ接合で電子が生成されると、その一部が、素子分離領域の界面準位およびシリコン基板表面の界面準位を介した拡散によって電荷蓄積領域に流入することが生じ得る。このような、電荷蓄積領域への余計な電荷の流入に起因するリーク電流は、得られる画像の劣化の原因となり得る。
【0103】
しかしながら、本開示の第１の実施形態によれば、ｎ型不純物領域６８ｂｎと電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に不純物領域６９ｐａおよび６９ｐｂ、６９ｎが介在させられている。そのため、ｎ型不純物領域６８ｂｎのｐｎ接合部で発生し、ｎ型不純物領域６７ｎに向かって拡散によって移動する電荷を、ｎ型不純物領域６７ｎに到達する前に不純物領域６９ｎで収集することができる。すなわち、ｎ型不純物領域６８ｂｎのｐｎ接合部で発生し、ｎ型不純物領域６７ｎに向かって移動する電荷が生じた場合であっても、信号電荷を蓄積するｎ型不純物領域６７ｎへの余計な電荷の混入を抑制して、リーク電流に起因する画像の劣化を抑制し得る。
【0104】
その意味で、不純物領域６９ｐａおよび６９ｐｂ、６９ｎをあわせてリーク電流遮断構造と呼ぶことができる。以下では、簡単のために、不純物領域６９ｐａおよび６９ｐｂ、６９ｎを含む構造をまとめて便宜的に「遮断構造２８Ａ」と呼ぶことがある。画素中に遮断構造２８Ａを設けることにより、ｎ型不純物領域６７ｎへの少数キャリアの移動が遮断構造２８Ａによって遮断され、その結果、ｎ型不純物領域６７ｎへの少数キャリアの混入によるリーク電流を抑制する効果が得られる。
【0105】
半導体基板６０Ａには、さらに、アドレストランジスタ２４も形成されている。アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎ、ｎ型不純物領域６８ｄｎ、および、第１絶縁層７１上のゲート電極２４ｅを含む。ｎ型不純物領域６８ｃｎは、アドレストランジスタ２４のドレイン領域として機能し、ｎ型不純物領域６８ｄｎは、アドレストランジスタ２４のソース領域として機能する。第１絶縁層７１のうちゲート電極２４ｅと半導体基板６０Ａとの間に位置する部分は、アドレストランジスタ２４のゲート絶縁膜として機能する。この例では、アドレストランジスタ２４と信号検出トランジスタ２２との間でｎ型不純物領域６８ｃｎが共有されることにより、これらのトランジスタが互いに電気的に接続されている。図３Ａに模式的に示すように、ｎ型不純物領域６８ｄｎには、コンタクトホールｈ４を介して垂直信号線３５が接続される。
【0106】
（第１の変形例）
図３Ｂは、第１の実施形態の第１の変形例による撮像装置の例示的な構成を模式的に示す。図３Ｂに示す画素１０Ａｓと、図３Ａを参照して説明した画素１０Ａとの間の主な相違点は、画素１０Ａｓでは、ｐ型半導体層６３ｐに代えてｐ型半導体層６３ｐｓが半導体基板６０Ａ中に設けられている点である。
図３Ｂは、第１の実施形態の第１の変形例による撮像装置の例示的な構成を模式的に示す。図３Ｂに示す画素１０Ａｓと、図３Ａを参照して説明した画素１０Ａとの間の主な相違点は、画素１０Ａｓでは、ｐ型半導体層６３ｐに代えてｐ型半導体層６３ｐｓが半導体基板６０Ａ中に設けられている点である。
【0107】
図３Ｂに模式的に示すように、ｐ型半導体層６３ｐｓは、ｎ型半導体層６２ｎ上において不純物領域６９ｎの直下の領域以外の領域に形成されている。換言すれば、ｐ型半導体層６３ｐｓは、不純物領域６９ｎの直下に位置する部分に開口を有する。図示するように、この開口の内部には、ｐ型不純物領域６６ｐの一部であるｐ型不純物領域６６ｐａが位置している。
【0108】
上述したように、ｐ型不純物領域６６ｐの不純物濃度は、ｐ型半導体層６５ｐと比較して低い。したがって、ｐ型不純物領域６６ｐａは、ｐ型半導体層６３ｐよりも小さな不純物濃度を有する。ｐ型不純物領域６６ｐａにおける不純物濃度は、例えば１０１６ｃｍ－
３程度であり得る。後に実施例により説明するように、ｐ型半導体層６３ｐの一部、特に、不純物領域６９ｎの直下の位置に相対的に不純物濃度の低い領域を設けることにより、ｎ型不純物領域６７ｎに向かって移動する不要な少数キャリアをｎ型半導体層６２ｎに吸収させ得る。結果として電荷蓄積領域としてのｎ型不純物領域６７ｎへの不要な電流の流れ込みがより抑制され、リーク電流抑制の効果が期待できる。
３程度であり得る。後に実施例により説明するように、ｐ型半導体層６３ｐの一部、特に、不純物領域６９ｎの直下の位置に相対的に不純物濃度の低い領域を設けることにより、ｎ型不純物領域６７ｎに向かって移動する不要な少数キャリアをｎ型半導体層６２ｎに吸収させ得る。結果として電荷蓄積領域としてのｎ型不純物領域６７ｎへの不要な電流の流れ込みがより抑制され、リーク電流抑制の効果が期待できる。
【0109】
（第２の変形例）
図４は、第１の実施形態の第２の変形例による撮像装置の例示的な構成を模式的に示す。図１に示す撮像装置１００Ａと比較して、図４に示す撮像装置１００Ｂは、周辺領域Ｒ２に配置された電圧供給回路４８をさらに有する。
図４は、第１の実施形態の第２の変形例による撮像装置の例示的な構成を模式的に示す。図１に示す撮像装置１００Ａと比較して、図４に示す撮像装置１００Ｂは、周辺領域Ｒ２に配置された電圧供給回路４８をさらに有する。
【0110】
図４に模式的に示すように、電圧供給回路４８は、制御回路４６からの駆動信号に基づき、電圧線３８を介して各画素１０に所定の電圧を供給する。電圧供給回路４８は、特定の電源回路に限定されず、バッテリーなどの電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路４８は、上述の垂直走査回路４２の一部であってもよい。
【0111】
図５は、図４に示す撮像装置１００Ｂが有する画素のデバイス構造を模式的に示す。図３Ａおよび図３Ｂに示す例と同様に、図５に示す画素１０Ｂにおいても、ゲート電極２２ｅは、アドレス信号線３４およびリセット信号線３６などが位置するレイヤーにおいて導電構造８９に電気的に接続される。
【0112】
図３Ｂを参照して説明した画素１０Ａｓと比較して、図５に示す画素１０Ｂは、遮断構造２８Ａに代えて遮断構造２８Ｂを有する。遮断構造２８Ｂは、不純物領域６９ｐａ、６９ｐｂおよび不純物領域６９ｎに加えて、コンタクトプラグＣｐ８をさらに含む。コンタクトプラグＣｐ８は、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３に設けられたコンタクトホールｈ８を介して不純物領域６９ｎに接続されている。図５に模式的に示すように、コンタクトプラグＣｐ８は、不純物領域６９ｎと電圧線３８とを互いに電気的に接続する。図５では、電圧線３８がアドレス信号線３４およびリセット信号線３６と同層に位置しているが、電圧線３８は、アドレス信号線３４、リセット信号線３６および導電構造８９のいずれとの間にも電気的接続を有しない。
【0113】
図４を参照して説明したように、電圧線３８は、電圧供給回路４８との接続を有する。すなわち、この例では、遮断構造２８Ｂは、電圧線３８を介して不純物領域６９ｎに電圧を印加可能に構成されている。電圧供給回路４８は、動作時、例えば、ｐ型半導体層６５ｐに関して逆バイアスとなる電圧を遮断構造２８Ｂの不純物領域６９ｎに供給する。すなわち、電圧供給回路４８は、ｐ型半導体層６５ｐよりも高い電圧を遮断構造２８Ｂの不純物領域６９ｎに供給する。あるいは、電圧供給回路４８は、動作時、電圧線３８を介して、不純物領域６９ｎがｐ型半導体層６５ｐと等電位になるような電圧を不純物領域６９ｎに印加してもよい。不純物領域６９ｎがｐ型半導体層６５ｐと等電位になるような電圧としては、例えば０Ｖの電圧を用い得る。
【0114】
電圧供給回路４８による電圧印加は、撮像装置１００Ｂの動作時に恒常的に実行される必要はなく、少なくとも、露光期間、換言すれば、光電変換部１２によって生成された電荷をｎ型不純物領域６７ｎに蓄積する電荷蓄積期間に実行されればよい。不純物領域６９ｎへの電圧の印加により、電荷蓄積領域としてのｎ型不純物領域６７ｎに向かって移動する余計な電荷をより効率的に不純物領域６９ｎによって回収し得る。遮断構造２８Ｂに印加される電圧は、垂直走査回路４２から供給されてもよい。
【0115】
上述したように、支持基板６１およびｐ型半導体層６３ｐの電位は、基板コンタクトを
介して制御される。すなわち、基板コンタクトに印加する電圧の制御により、ｐ型半導体層６３ｐ上に配置されたｐ型半導体層６５ｐの電位、ひいては、ｐ型半導体層６５ｐ内に配置された不純物領域６９ｐａおよび６９ｐｂの電位を制御し得る。換言すれば、遮断構造２８Ｂ中の不純物領域６９ｎと、遮断構造２８Ｂ中の不純物領域６９ｐａおよび６９ｐｂとに、例えば、互いに異なる電圧を個別に印加することが可能である。
介して制御される。すなわち、基板コンタクトに印加する電圧の制御により、ｐ型半導体層６３ｐ上に配置されたｐ型半導体層６５ｐの電位、ひいては、ｐ型半導体層６５ｐ内に配置された不純物領域６９ｐａおよび６９ｐｂの電位を制御し得る。換言すれば、遮断構造２８Ｂ中の不純物領域６９ｎと、遮断構造２８Ｂ中の不純物領域６９ｐａおよび６９ｐｂとに、例えば、互いに異なる電圧を個別に印加することが可能である。
【0116】
図６Ａは、画素１０Ｂと電圧供給回路４８との間の電気的接続の例を模式的に示す。図６Ａに例示する構成では、基板コンタクト６１Ｃに第２の電圧供給回路４８ｂが接続されている。電圧供給回路４８ｂは、基板コンタクト６１Ｃに電圧を供給することにより、支持基板６１、ｐ型領域６４、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐを介して、遮断構造２８Ｂ中の不純物領域６９ｐａおよび６９ｐｂの電位を制御可能である。基板コンタクト６１Ｃを介して不純物領域６９ｐａおよび６９ｐｂに印加される電圧は、例えば、電圧線３８を介して不純物領域６９ｎに印加される電圧よりも低い。あるいは、不純物領域６９ｐａおよび６９ｐｂ、ｐ型半導体層６５ｐ、ならびに不純物領域６９ｎが等電位となるように、基板コンタクト６１Ｃを介して不純物領域６９ｐａおよび６９ｐｂに同じ電圧、例えば０Ｖの電圧が印加されてもよい。不純物領域６９ｐａおよび６９ｐｂへの外部からの電圧の印加は、遮断構造２８Ｂの不純物領域６９ｎへの電圧印加と同様に、少なくとも、電荷蓄積期間に選択的に実行されればよい。別個の２つの電圧供給回路を設けず、単一の電圧供給回路により、不純物領域６９ｎと基板コンタクト６１Ｃとに独立して電圧を供給してもかまわない。
【0117】
図６Ｂは、画素１０Ｂと電圧供給回路４８との間の電気的接続の他の例を模式的に示す。図６Ａに示す例では、電圧線３８は、不純物領域６９ｎだけでなく、例えばウェルコンタクト６２Ｃに接続されることにより、ｎ型半導体層６２ｎにも接続されている。すなわち、図６Ｂに例示する構成において、電圧供給回路４８は、例えば電荷蓄積期間に、不純物領域６９ｎおよびｎ型半導体層６２ｎの両方に共通の電圧を印加可能である。ウェルコンタクト６２Ｃを介してｎ型半導体層６２ｎに印加される電圧は、ｐ型半導体層６５ｐに関して不純物領域６９ｎが逆バイアスとなるような電圧であってもよい。すなわち、ウェルコンタクト６２Ｃを介してｎ型半導体層６２ｎに印加される電圧は、ｐ型半導体層６５ｐよりも高い電圧であってもよい。あるいは、不純物領域６９ｎがｐ型半導体層６５ｐと等電位となる電圧、例えば０Ｖの電圧であってもよい。もちろん、図６Ａを参照して説明した例のように、基板コンタクト６１Ｃを介して、遮断構造２８Ｂ中の不純物領域６９ｐａおよび６９ｐｂの電位をさらに制御してもよい。
【0118】
例えば、ｎ型半導体層６２ｎおよび不純物領域６９ｎに、ｐ型半導体層６５ｐに対して逆バイアスとなる電圧を印加し得る。すなわち、ｎ型半導体層６２ｎおよび不純物領域６９ｎに、ｐ型半導体層６５ｐよりも高い電圧を印加し得る。このような電圧印加により、リーク電流の原因となる少数キャリアを遮断構造２８Ｂによってさらに効率よく吸収し得る。すなわち、不純物領域６９ｎおよびｎ型半導体層６２ｎの両方への電圧の印加により、電荷蓄積領域としてのｎ型不純物領域６７ｎに向かって移動する余計な電荷をより効率的に不純物領域６９ｎまたはｎ型半導体層６２ｎによって回収することが可能になる。
【0119】
図７は、遮断構造２８Ｂに対する電気的接続のさらに他の例を模式的に示す。図７に示すように、フィードバック線５３に代えて、リセットトランジスタ２６のｎ型不純物領域６８ａｎに電圧線３８を接続してもよい。すなわち、この例では、電圧供給回路４８は、リセット電圧を各画素に供給するリセット電圧源としても機能している。リセットトランジスタ２６に遮断構造２８Ｂの不純物領域６９ｎと共通の電圧を供給することにより、別途リセット電圧源を配置する必要が無くなるので、撮像装置の小型化に有利である。
【0120】
（第３の変形例）
図８は、本開示の第１の実施形態による撮像装置の第３の変形例を示す。図８は、撮像装置の第３の変形例が有する画素１０Ｃのうちの１つを代表して取り出し、画素１０Ｃの例示的な回路構成を示す。図２に示す信号検出回路１４Ａと比較して、図８に示す画素１０Ｃの信号検出回路１４Ｃは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６に加えて、帯域制御トランジスタ５６、第１容量素子５１および第２容量素子５２をさらに有する。
図８は、本開示の第１の実施形態による撮像装置の第３の変形例を示す。図８は、撮像装置の第３の変形例が有する画素１０Ｃのうちの１つを代表して取り出し、画素１０Ｃの例示的な回路構成を示す。図２に示す信号検出回路１４Ａと比較して、図８に示す画素１０Ｃの信号検出回路１４Ｃは、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６に加えて、帯域制御トランジスタ５６、第１容量素子５１および第２容量素子５２をさらに有する。
【0121】
帯域制御トランジスタ５６は、リセットトランジスタ２６と、フィードバック線５３との間に接続され、そのゲートには、フィードバック制御線５８が接続される。フィードバック制御線５８は、例えば垂直走査回路４２に接続され、撮像装置の動作時、帯域制御トランジスタ５６のゲート電圧は、垂直走査回路４２によって制御される。
【0122】
第１容量素子５１は、比較的小さな容量値を有し、リセットトランジスタ２６に並列に接続される。第２容量素子５２は、第１容量素子５１よりも大きな容量値を有し、リセットトランジスタ２６および帯域制御トランジスタ５６の間のノードＲＤに一方の電極が接続され、第２容量素子５２の他方の電極は、感度調整線５４に接続される。感度調整線５４は、例えば垂直走査回路４２に接続され、撮像装置１００の動作時、その電位が例えば０Ｖに設定される。
【0123】
帯域制御トランジスタ５６をオンとすることにより、信号検出トランジスタ２２および帯域制御トランジスタ５６をその経路に含む帰還経路を形成することができる。すなわち、図８に示すフィードバック回路１６Ｃによって形成される帰還経路は、反転増幅器５０に加えて帯域制御トランジスタ５６をも含む。第２容量素子５２および帯域制御トランジスタ５６は、ＲＣフィルタ回路として機能し得る。
【0124】
信号検出トランジスタ２２の出力信号の一部または全部を電気的に帰還させるフィードバックループの形成により、リセットトランジスタ２６および帯域制御トランジスタ５６のオフに伴って発生するｋＴＣノイズの影響を低減することが可能である。帰還を利用したこのようなノイズキャンセルの詳細は、特開２０１７－０４６３３３号公報に説明されている。また、図８に例示するような回路構成によれば、リセットトランジスタ２６をゲイン切替え用のトランジスタとしても機能させ得る。このようなモード切り替えの詳細も、特開２０１７－０４６３３３号公報に説明されている。参考のために、特開２０１７－０４６３３３号公報の開示内容の全てを本明細書に援用する。
【0125】
図８に示すような、リセットトランジスタ２６とフィードバック線５３との間に帯域制御トランジスタ５６を接続した回路構成においては、ノイズ低減の観点から、例えば信号検出トランジスタ２２のドレイン領域からのノードＲＤへの余計な電荷の混入を抑制して、ノードＲＤにおけるリーク電流を抑制できると有益である。以下に説明するように、電荷蓄積ノードＦＤと同様の接続構造をノードＲＤに適用することにより、ノードＲＤにおけるリーク電流を抑制し得る。
【0126】
（画素１０Ｃのデバイス構造）
図９は、図８に示す画素１０Ｃのデバイス構造の一例を模式的に示す。図９に例示する構成において、画素１０Ｃは、光電変換構造１２Ａを支持する半導体基板７６を含む。半導体基板７６は、図３Ｂ、図５に示す半導体基板６０Ａと同様に、支持基板６１と、ｐ型半導体層６３ｐｓを含む支持基板６１上の複数の半導体層とを有する。半導体基板７６は、ｐ型半導体層６３ｐｓ上にｐ型半導体層７５ｐを有する。ｐ型半導体層７５ｐにおける不純物濃度は、上述のｐ型半導体層６５ｐと同程度であり得る。ｐ型半導体層７５ｐは、ｐ型不純物領域６６ｐおよびｐ型不純物領域７６ｐを有する。ｐ型不純物領域７６ｐにおける不純物濃度は、ｐ型不純物領域６６ｐと同程度であり得る。ｐ型不純物領域７６ｐに
は、ｎ型不純物領域７７ｎが形成されている。ｎ型不純物領域７７ｎは、リセットトランジスタ２６のドレイン領域およびソース領域の一方として機能する。
図９は、図８に示す画素１０Ｃのデバイス構造の一例を模式的に示す。図９に例示する構成において、画素１０Ｃは、光電変換構造１２Ａを支持する半導体基板７６を含む。半導体基板７６は、図３Ｂ、図５に示す半導体基板６０Ａと同様に、支持基板６１と、ｐ型半導体層６３ｐｓを含む支持基板６１上の複数の半導体層とを有する。半導体基板７６は、ｐ型半導体層６３ｐｓ上にｐ型半導体層７５ｐを有する。ｐ型半導体層７５ｐにおける不純物濃度は、上述のｐ型半導体層６５ｐと同程度であり得る。ｐ型半導体層７５ｐは、ｐ型不純物領域６６ｐおよびｐ型不純物領域７６ｐを有する。ｐ型不純物領域７６ｐにおける不純物濃度は、ｐ型不純物領域６６ｐと同程度であり得る。ｐ型不純物領域７６ｐに
は、ｎ型不純物領域７７ｎが形成されている。ｎ型不純物領域７７ｎは、リセットトランジスタ２６のドレイン領域およびソース領域の一方として機能する。
【0127】
ｎ型不純物領域７７ｎは、ｎ型不純物領域６７ｎと同様に、第１領域７７ａと、第１領域７７ａ内に配置された第２領域７７ｂとを含む。第１領域７７ａは、ｎ型不純物領域６７ｎの第１領域６７ａと例えば同程度の不純物濃度を有する。あるいは、第１領域７７ａの不純物濃度は、第１領域６７ａよりも大きい。これは、電荷蓄積ノードＦＤよりもノードＲＤの方がリーク電流の許容値を大きく設定可能なためである。第１領域７７ａの不純物濃度を第１領域６７ａの不純物濃度よりも大きくすることにより、リセットトランジスタ２６の例えばソース側の寄生抵抗を低減でき、リセットトランジスタ２６の電流駆動能力を向上させ得る。
【0128】
図示する例において、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造は、ｎ型不純物領域７７ｎ上の領域に設けられたコンタクトホールｈ５を有する。このコンタクトホールｈ５を介して、コンタクトプラグＣｐ５がｎ型不純物領域７７ｎに接続される。この例では、ｎ型不純物領域７７ｎの第２領域７７ｂにコンタクトプラグＣｐ５が接続されている。ここで、第２領域７７ｂは、第１領域７７ａよりも高い不純物濃度を有する。ｎ型不純物領域７７ｎ内への高不純物濃度の第２領域７７ｂの形成は必須ではないが、ｎ型不純物領域７７ｎ内に第２領域７７ｂを形成することにより、コンタクト抵抗低減の効果が得られる。
【0129】
コンタクトプラグＣｐ５は、コンタクトプラグＣｐ１などの他のコンタクトプラグと同層であり、典型的にはポリシリコン膜のパターニングによって形成される。コンタクトプラグＣｐ５は、層間絶縁層９０内に配置されたメタルプラグｐ５などを介して配線８８に接続される。配線８８は、第２容量素子５２が有する電極のうち感度調整線５４に接続されていない側の電極に接続された配線である。なお、この例においても図５を参照して説明した例と同様に電圧線３８は、アドレス信号線３４およびリセット信号線３６と同層に位置している。しかしながら、電圧線３８は、アドレス信号線３４、リセット信号線３６および導電構造８９のいずれとの間にも電気的接続を有しない。図９において不図示の第１容量素子５１および第２容量素子５２は、ＭＩＳ（metal-insulator-semiconductor）
構造の形で画素１０Ｃ中に形成されていてもよいし、ＭＩＭ（metal-insulator-metal）
の形で形成されていてもよい。ＭＩＭ構造を採用すると、より大きな容量値を得やすい。
構造の形で画素１０Ｃ中に形成されていてもよいし、ＭＩＭ（metal-insulator-metal）
の形で形成されていてもよい。ＭＩＭ構造を採用すると、より大きな容量値を得やすい。
【0130】
コンタクトプラグＣｐ５の上面は、金属シリサイド層を有しない。したがって、この例では、メタルプラグｐ５は、コンタクトプラグＣｐ５の上面に直接に接続される。金属シリサイド層を介さずにメタルプラグｐ５をコンタクトプラグＣｐ５に直接に接続することにより、コンタクトプラグＣｐ５を介したｎ型不純物領域７７ｎへの金属の拡散、特にニッケルの拡散を防止することができる。換言すれば、ノードＲＤへの余計な電荷の混入を抑制して、画素１０Ｃにおけるノイズをより抑制することが可能になる。
【0131】
図示する例において、帯域制御トランジスタ５６は、ｎ型不純物領域７７ｎをリセットトランジスタ２６と共有している。すなわち、図９に例示する構成において、ｎ型不純物領域７７ｎは、帯域制御トランジスタ５６のソース領域およびドレイン領域の一方としても機能する。ｎ型不純物領域６８ａｎは、ここでは、ｎ型不純物領域６８ｂｎ～６８ｄｎと同様にｐ型半導体層７５ｐ中に形成され、帯域制御トランジスタ５６のソース領域およびドレイン領域の他方として機能する。
【0132】
帯域制御トランジスタ５６は、さらに、第１絶縁層７１上に配置されたゲート電極５６ｅを有する。ゲート電極５６ｅは、典型的にはポリシリコン電極であり、信号検出トランジスタ２２のゲート電極２２ｅ、アドレストランジスタ２４のゲート電極２４ｅ、リセッ
トトランジスタ２６のゲート電極２６ｅと同層に位置する。これらのトランジスタのゲート電極は、典型的には、ｎ型の不純物のドープによって導電性が付与されたポリシリコン電極である。
トトランジスタ２６のゲート電極２６ｅと同層に位置する。これらのトランジスタのゲート電極は、典型的には、ｎ型の不純物のドープによって導電性が付与されたポリシリコン電極である。
【0133】
図５に示す例と同様に、画素１０Ｃも、ｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとの間に位置する不純物領域６９ｎを含む遮断構造２８Ｂを有する。上述の遮断構造２８Ａと比較して、遮断構造２８Ｂは、不純物領域６９ｎに接続されたコンタクトプラグＣｐ８をさらに含んでいる。図９に模式的に示すように、コンタクトプラグＣｐ８は、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造に設けられたコンタクトホールｈ８を介して不純物領域６９ｎに接続されている。また、コンタクトプラグＣｐ８は、電圧線３８との接続を有し、電圧供給回路４８から所定の電圧を印加可能に構成されている。
【0134】
図１０は、画素１０Ｃにおける各素子のレイアウトの一例を示す。なお、上述の図９では、信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６および帯域制御トランジスタ５６が１つの断面に現れるようにこれらが示されているが、これはあくまでも説明の便宜のためにすぎない。そのため、図１０に示す素子レイアウトをある線に沿って切断したときに得られる断面と、図９に示す断面との間で一致しない部分が生じることがあり得る。
【0135】
図１０に例示する構成において、リセットトランジスタ２６および帯域制御トランジスタ５６は、紙面の上下方向に沿って直線状に配置されている。したがって、ここでは、コンタクトプラグＣｐ５と半導体基板７６との間の接続部分である第２領域７７ｂは、リセットトランジスタ２６のゲート電極２６ｅと帯域制御トランジスタ５６のゲート電極５６ｅとの間に位置する。また、この例では、信号検出トランジスタ２２およびアドレストランジスタ２４も紙面の上下方向に沿って直線状に配置されている。図示するように、垂直信号線３５も紙面の上下方向に沿って延びており、したがって、ここでは、紙面の上下方向は、複数の画素１０Ｃの列方向に平行である。
【0136】
リセットトランジスタ２６および帯域制御トランジスタ５６の組、信号検出トランジスタ２２、およびアドレストランジスタ２４の各々が形成された領域の周囲には、不純物領域６９ｐａおよび６９ｐｂをその一部に含む素子分離領域６９が配置される。これにより、これらの領域は、素子分離領域６９によって互いに電気的に分離される。この例では、遮断構造２８Ｂは、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間に位置し、平面視において垂直信号線３５に沿って画素１０Ｃの一方の端部から他方の端部にまで延びている。遮断構造２８Ｂを構成する不純物領域６９ｎおよび不純物領域６９ｐａ、６９ｐｂも、画素１０Ｃの一方の端部から他方の端部にわたって延びる。
【0137】
信号検出トランジスタ２２のドレイン領域としてのｎ型不純物領域６８ｂｎと、電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に遮断構造２８Ｂが位置することにより、ｎ型不純物領域６８ｂｎで発生してｎ型不純物領域６７ｎに移動する少数キャリアを遮断構造２８Ｂによって遮断し得る。また、この例では、遮断構造２８Ｂの少なくとも一部がｎ型不純物領域６８ｂｎと、ｎ型不純物領域７７ｎとの間にも位置するので、ｎ型不純物領域６８ｂｎで発生してｎ型不純物領域７７ｎに移動する少数キャリアも遮断構造２８Ｂによって遮断することが可能になる。すなわち、ノードＲＤにおけるリーク電流の発生をも抑制することができる。特にこの例では、遮断構造２８Ｂ中の不純物領域６９ｐａおよび６９ｐｂは、不純物領域６９ｎを挟むような配置を有し、かつ、遮断構造２８Ｂが平面視において画素１０Ｃの一方の端部から他方の端部にまで延びている。そのため、ｎ型不純物領域６８ｂｎからだけでなく、ｎ型不純物領域６８ｃｎ、６８ｄｎからのｎ型不純物領域６７ｎまたは７７ｎへの少数キャリアの移動に起因するリーク電流の発生を抑制する効
果が期待できる。
果が期待できる。
【0138】
さらに、図１０に例示するように、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎまたは７７ｎとの間の領域以外の領域において延びる遮断構造２８Ｂｂを画素内にさらに配置してもよい。図１０に示す例では、紙面において信号検出トランジスタ２２およびアドレストランジスタ２４の右側に、垂直信号線３５に沿って画素１０Ｃの一方の端部から他方の端部にまで延びる遮断構造２８Ｂｂを配置している。遮断構造２８Ｂｂは、上述の遮断構造２８Ｂと同様の構造を有し得る。
【0139】
図１１は、図１０に示す画素１０Ｃの２次元配列の一例を示す。図１を参照して説明したように、画素１０Ｃは、半導体基板６０Ａに例えば２次元に配列され得る。図１１からわかるように、図１０に示す画素１０Ｃを２次元に敷き詰めると、遮断構造２８Ｂｂは、その遮断構造２８Ｂｂが設けられた画素１０Ｃの例えばｎ型不純物領域６８ｂｎと、その画素１０Ｃに隣接する画素１０Ｃのｎ型不純物領域６７ｎおよび７７ｎとの間に位置することになる。すなわち、行方向に関してｎ型不純物領域６８ｄｎと、そのｎ型不純物領域６８ｄｎに最も近いｎ型不純物領域６７ｎとの間には必ず遮断構造２８Ｂｂが介在することになる。したがって、ある画素１０Ｃのｎ型不純物領域６８ｄｎなどからの、その画素１０Ｃに行方向に隣接する画素１０Ｃのｎ型不純物領域６７ｎへの余計な少数キャリアの流入を効果的に抑制することができる。
【0140】
なお、図１１に示す例では、遮断構造２８Ｂおよび２８Ｂｂは、列方向に並ぶ複数の画素１０Ｃにわたって連続的に延びている。ただし、コンタクトプラグＣｐ８は、列方向に並ぶ複数の画素１０Ｃのうち両端に位置する画素１０Ｃに選択的に設けられている。このように、遮断構造２８Ｂおよび２８Ｂｂが複数の画素１０Ｃにわたって連続的に延びる場合には、列方向に並ぶ複数の画素１０Ｃのうち端部に位置する画素１０ＣにコンタクトプラグＣｐ８を設け、残りの画素１０ＣにおいてコンタクトプラグＣｐ８を省略してもよい。
【0141】
コンタクトプラグＣｐ８が配置された画素は、撮像領域Ｒ１の外側に配置されたダミーの画素であってもよい。画像信号の取得を目的としないダミーの画素を設け、ダミーの画素に選択的にコンタクトプラグＣｐ８を配置することにより、他の画素において、半導体基板７６にコンタクトプラグＣｐ８を接続することによるコンタクトプラグＣｐ８からの半導体基板７６への不純物の拡散を回避できる。そのため、コンタクトプラグＣｐ８が省略された画素について、コンタクトの周辺での不要なキャリアの発生を抑制し得る。結果として、ｎ型不純物領域６７ｎにおけるリーク電流が抑制される。
【0142】
上述のウェルコンタクト６２Ｃおよび基板コンタクト６１Ｃの一方または両方も、ダミーの画素が配置された領域に形成され得る。図１１に例示するように複数の画素にわたって連続して不純物領域６９ｐａおよび不純物領域６９ｐｂを形成することにより、ダミーの画素に配置された基板コンタクト６１Ｃへの電圧の印加により、同一列に属する複数の画素の不純物領域６９ｐａおよび不純物領域６９ｐｂに一括して共通の電圧を印加し得る。
【0143】
図１２は、画素１０Ｃの２次元配列の他の一例を示す。この例では、図１０に示す例と同様の素子レイアウトを有する画素１０Ｃａと、画素１０Ｃａの中心を通り、かつ、複数の画素の列方向に平行に延びる仮想的な軸に関して画素１０Ｃａを折り返した構造を有する画素１０Ｃｂとが、複数の画素の行方向に交互に配列されている。すなわち、複数の画素の列方向、すなわち、紙面の上下方向については、画素１０Ｃａには画素１０Ｃａが隣接し、画素１０Ｃｂには画素１０Ｃｂが隣接する。
【0144】
例えばｎ型不純物領域６８ｂｎに着目すると、このような画素の配列を採用することにより、行方向に関してｎ型不純物領域６８ｂｎと、そのｎ型不純物領域６８ｂｎに最も近いｎ型不純物領域６７ｎとの間には必ず遮断構造２８Ｂが介在する。換言すれば、互いに隣接する画素１０Ｃａと画素１０Ｃｂとの間において、行方向に関して遮断構造２８Ｂが介在することなくｎ型不純物領域６８ｂｎとｎ型不純物領域６７ｎとが隣接することが回避される。そのため、遮断構造２８Ｂｂを省略することができる。行方向に代えて、あるいは、行方向に加えて、列方向に関して画素１０Ｃａおよび画素１０Ｃｂが交互に繰り返されるような配列を採用してもよい。
【0145】
【0146】
図１３に示すように、光電変換構造１２Ａａには信号検出回路１４Ｘａが接続され、光電変換構造１２Ａｂには信号検出回路１４Ｘｂが接続されている。光電変換構造１２Ａａおよび光電変換構造１２Ａｂは、例えば、対向電極および光電変換層１２ｂが共通とされる一方、互いに電気的に独立した形で画素電極が設けられる。光電変換構造１２Ａａの画素電極は、電荷蓄積ノードＦＤａに電気的に接続され、信号検出回路１４Ｘａは、光電変換構造１２Ａａによって生成されて電荷蓄積ノードＦＤａに保持された信号電荷に対応する信号を垂直信号線３５ａに読み出す。他方、光電変換構造１２Ａｂの画素電極は、電荷蓄積ノードＦＤｂに電気的に接続され、信号検出回路１４Ｘｂは、光電変換構造１２Ａｂによって生成されて電荷蓄積ノードＦＤｂに保持された信号電荷に対応する信号を垂直信号線３５ｂに読み出す。すなわち、画素１０Ｘは、信号検出回路１４Ｘａおよび信号検出回路１４Ｘｂのいずれを介して信号の読み出しを実行するかに応じて、２種類の信号を独立して読み出し可能に構成されている。
【0147】
図１３に示す例において、信号検出回路１４Ｘａは、図８に示す画素１０Ｃの信号検出回路１４Ｃに似た回路構成を有し、信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６、帯域制御トランジスタ５６、第１容量素子５１および第２容量素子５２を含む。この例では、信号検出回路１４Ｘａは、一方の電極が電荷蓄積ノードＦＤａに接続された第３容量素子５１ａをさらに含んでいる。第３容量素子５１ａは、第１容量素子５１と同等程度の容量値を有し得る。
【0148】
また、信号検出回路１４Ｘａは、信号検出トランジスタ２２の出力信号の一部または全部を帰還させるフィードバック回路１６Ｘａを有する。ただし、ここでは、帯域制御トランジスタ５６のソースおよびドレインの一方に接続されたフィードバック線５３ａは、信号検出トランジスタ２２のソースに接続されている。すなわち、フィードバック回路１６Ｘａでは、信号検出トランジスタ２２の出力そのものがリセットにおける基準電圧として利用される。
【0149】
このような回路構成によっても、信号検出トランジスタ２２の出力信号の一部または全部を電気的に帰還させるフィードバックループを形成でき、リセットトランジスタ２６および帯域制御トランジスタ５６のオフに伴って発生するｋＴＣノイズの影響を低減することが可能である。しかも、図８の例と比較して、反転増幅器５０が省略されており、画素１０Ｘの単位で帰還を利用したノイズキャンセルを実行することができる。画素単位でのノイズキャンセルに関する詳細は、例えば特開２０１６－１２７５９３号公報に説明されている。参考のために、特開２０１６－１２７５９３号公報の開示内容の全てを本明細書に援用する。
【0150】
この例では、信号検出回路１４Ｘａは、保護トランジスタ５５をさらに有する。保護ト
ランジスタ５５のドレインまたはソースと、ゲートとは、信号検出トランジスタ２２のゲートと光電変換構造１２Ａａとの間の電荷蓄積ノードＦＤａに接続されている。保護トランジスタ５５のドレインおよびソースのうち光電変換構造１２Ａａに接続されていない側は、不図示の電源に接続されることにより撮像装置１００Ａの動作時に所定の電源の供給を受ける電源線５７に接続されている。
ランジスタ５５のドレインまたはソースと、ゲートとは、信号検出トランジスタ２２のゲートと光電変換構造１２Ａａとの間の電荷蓄積ノードＦＤａに接続されている。保護トランジスタ５５のドレインおよびソースのうち光電変換構造１２Ａａに接続されていない側は、不図示の電源に接続されることにより撮像装置１００Ａの動作時に所定の電源の供給を受ける電源線５７に接続されている。
【0151】
他方、光電変換構造１２Ａｂとの電気的接続を有する信号検出回路１４Ｘｂに注目すると、信号検出回路１４Ｘｂは、光電変換構造１２Ａｂに接続されたゲートを有する第２の信号検出トランジスタ２２ｂと、信号検出トランジスタ２２ｂおよび垂直信号線３５ｂの間に接続された第２のアドレストランジスタ２４ｂと、光電変換構造１２Ａｂとフィードバック線５３ｂとの間に接続された第２のリセットトランジスタ２６ｂと、第２の保護トランジスタ５５ｂとを含む。リセットトランジスタ２６ｂのゲートには、リセット信号線３６ｂが接続されており、例えば垂直走査回路４２は、リセット信号線３６ｂの電位の制御により、リセットトランジスタ２６ｂのオンおよびオフを制御する。保護トランジスタ５５ｂのドレインまたはソースと、ゲートとは、信号検出トランジスタ２２ｂのゲートと光電変換構造１２Ａｂとの間の電荷蓄積ノードＦＤｂに接続され、保護トランジスタ５５ｂのドレインおよびソースのうち光電変換構造１２Ａｂに接続されていない側は、上述の保護トランジスタ５５と同様に電源線５７に接続される。
【0152】
信号検出回路１４Ｘｂのアドレストランジスタ２４ｂのゲートには、アドレス信号線３４ｂが接続される。アドレス信号線３４ｂは、例えば垂直走査回路４２に接続されており、垂直走査回路４２は、アドレス信号線３４ｂの電位の制御により、アドレストランジスタ２４ｂのオンおよびオフを制御する。つまり、図１３に例示する回路によれば、信号検出回路１４Ｘａおよび１４Ｘｂのいずれかを選択して、電荷蓄積ノードＦＤａに蓄積された電荷量に応じた信号または電荷蓄積ノードＦＤｂに蓄積された電荷量に応じた信号を選択的に読み出すことができる。
【0153】
信号検出回路１４Ｘｂは、フィードバック回路１６Ｘｂを含んでいる。したがって、信号検出回路１４Ｘａと同様に、信号検出トランジスタ２２ｂの出力信号の一部または全部を電気的に帰還させるフィードバックループの形成により、リセットトランジスタ２６ｂのオフに伴って発生するｋＴＣノイズを縮小可能である。
【0154】
信号検出回路１４Ｘｂは、例えばＭＩＭ構造の形で画素１０Ｘ中に設けられることにより比較的大きな容量値を有する容量素子５２ｂをその一部に含む。図示するように、容量素子５２ｂの一方の電極は、電荷蓄積ノードＦＤｂに接続されており、他方の電極は、例えば感度調整線５４に接続される。電荷蓄積ノードＦＤｂに接続された容量素子５２ｂは、信号電荷を蓄積する電荷蓄積領域全体の容量値を増大させる機能を有する。
【0155】
上述したように、図１３に例示する回路によれば、電荷蓄積ノードＦＤａに蓄積された電荷量に応じた信号または電荷蓄積ノードＦＤｂに蓄積された電荷量に応じた信号を選択的に読み出すことができる。信号検出回路１４Ｘｂでは、比較的大きな容量値を有する容量素子５２ｂが電荷蓄積ノードＦＤｂに接続されており、したがって、より多くの信号電荷を保持することができ、例えば高照度のもとでの撮影に有利である。他方、信号検出回路１４Ｘａは、リセットトランジスタ２６に並列に接続された第１容量素子５１をその一部に含み、電荷蓄積領域全体の容量値の増大を抑えながら、より効果的にノイズキャンセルを実行し得る。すなわち、高感度での撮影に特に有利である。このように、１つの画素内に２つの信号検出回路を設け、これらのうち撮影シーンに適した信号検出回路を介して信号の読み出しを実行するようにしてもよい。本明細書における「画素」は、例えば、撮像領域Ｒ１中の繰り返し構造を構成する単位を指し、単一の信号検出回路を含む構造に限定されず、２以上の信号検出回路を含んでいてもよい。
【0156】
図１４は、図１３に示す画素１０Ｘにおける各素子のレイアウトの一例を示し、図１５は、図１３に示す画素１０Ｘの２次元配列の一例を示す。図１４および図１５中、点線により、不純物領域６９ｐａおよび不純物領域６９ｐｂのおおよその位置が示されている。
【0157】
図１５中に示された４つの画素のうち、右下に位置する画素１０Ｘａは、画素１０Ｘの中心を通り、かつ、複数の画素の列方向に平行に延びる仮想的な軸に関して画素１０Ｘを折り返した構造を有する。図１５中に示された４つの画素のうち、右上に位置する画素１０Ｘｂおよび左上に位置する画素１０Ｘｃは、それぞれ、画素１０Ｘの中心を通り、かつ、複数の画素の行方向に平行に延びる仮想的な軸に関して画素１０Ｘおよび画素１０Ｘａを折り返した構造を有する。第４の変形例において、撮像領域Ｒ１は、これら４つの画素１０Ｘ、１０Ｘａ～１０Ｘｃの群を単位とする繰り返しから形成され得る。
【0158】
図１４に示す例では、画素１０Ｘの概ね中央に遮断構造２８Ｂが配置されており、信号検出回路１４Ｘａおよび１４Ｘｂは、遮断構造２８Ｂを取り囲むように画素１０Ｘ中に配置されている。この例では、ｎ型不純物領域６８ｂｎなどを含む複数のｎ型不純物領域が、遮断構造２８Ｂ中の不純物領域６９ｎの周囲に位置している。そのため、ここでは、遮断構造２８Ｂの不純物領域６９ｐａおよび不純物領域６９ｐｂは、不純物領域６９ｎを取り囲む形で画素１０Ｘ中に設けられている。なお、図１４では、不純物領域６９ｐａと不純物領域６９ｐｂとの間に境界が存在するようにこれら２つの領域が示されているが、既に説明したように、不純物領域６９ｐａおよび不純物領域６９ｐｂは、素子分離領域６９の一部であり、これらの間に明確な境界が存在するわけではない。
【0159】
図１４に模式的に示すように、この例では、遮断構造２８Ｂの不純物領域６９ｐａおよび不純物領域６９ｐｂは、ｎ型不純物領域６８ｂｎと、信号検出回路１４Ｘａ側の電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に位置する。したがって、ｎ型不純物領域６８ｂｎから信号検出回路１４Ｘａのｎ型不純物領域６７ｎへの余計な電荷の流入を遮断構造２８Ｂによって抑制することが可能である。ノイズ抑制に対する要求が相対的に厳しい高感度側の信号検出回路１４Ｘａのｎ型不純物領域６７ｎと、ｎ型不純物領域６８ｂｎとに挟まれるように遮断構造２８Ｂまたは遮断構造２８Ａを配置することにより、リーク電流による画質の劣化を効果的に抑制し得る。なお、図１４から理解されるように、図１３では、フィードバック線５３ａおよび５３ｂが配線の形で図示されているが、信号検出トランジスタ２２のソースを帯域制御トランジスタ５６に電気的に接続する構造および信号検出トランジスタ２２ｂのソースをリセットトランジスタ２６ｂに電気的に接続する構造は、配線の態様に限定されない。
【0160】
（第２の実施形態）
図１６Ａは、本開示の第２の実施形態による撮像装置が有する画素１０Ｅの例示的なデバイス構造を模式的に示す。図３Ａを参照して説明した画素１０Ａと、図１６Ａに示す画素１０Ｅとの間の主な相違点は、画素１０Ｅが、遮断構造２８Ａに代えて遮断構造２８Ｅを有する点である。なお、画素１０Ａと比較して、この例では、画素１０Ｅは、半導体基板６０Ａに代えて半導体基板６０Ｂを有する。
図１６Ａは、本開示の第２の実施形態による撮像装置が有する画素１０Ｅの例示的なデバイス構造を模式的に示す。図３Ａを参照して説明した画素１０Ａと、図１６Ａに示す画素１０Ｅとの間の主な相違点は、画素１０Ｅが、遮断構造２８Ａに代えて遮断構造２８Ｅを有する点である。なお、画素１０Ａと比較して、この例では、画素１０Ｅは、半導体基板６０Ａに代えて半導体基板６０Ｂを有する。
【0161】
図３Ａに示す遮断構造２８Ａと比較して、図１６Ａに示す遮断構造２８Ｅは、不純物領域６９ｎ、不純物領域６９ｐａおよび不純物領域６９ｐｂに代えて、不純物領域６９ｐと、不純物領域６９ｐ中に位置するｐ型の不純物領域６９ｂとを、ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間に有する。ここで、不純物領域６９ｐは、素子分離領域６９の一部であり、典型的には、ｐ型の拡散領域の形でｐ型半導体層６５ｐ中に設けられる。図示するように、この例では、ｎ型不純物領域６８ｂｎおよびｎ型不純物領域６７ｎもｐ型半導体層６５ｐ中に位置している。
【0162】
不純物領域６９ｐ中に位置する不純物領域６９ｂは、ここではｐ型の拡散領域であり、不純物領域６９ｐよりも一桁程度高い不純物濃度を有する。不純物領域６９ｂの不純物濃度は、例えば３＊１０１９ｃｍ－３程度であり得る。遮断構造２８Ａにおける不純物領域６９ｎと同様に、遮断構造２８Ｅにおける不純物領域６９ｂも、その少なくとも一部が半導体基板６０Ｂの表面に位置する。
【0163】
半導体基板６０Ｂの法線方向から画素１０Ｅを見たときの素子レイアウトは、図１０に例示する素子レイアウトにおいて遮断構造２８Ｂを遮断構造２８Ｅに置き換えたレイアウトと同様であり得る。すなわち、ｐ型の不純物濃度が相対的に高くされた不純物領域６９ｂの少なくとも一部は、信号検出トランジスタ２２のドレイン領域としてのｎ型不純物領域６８ｂｎと、電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に位置する。
【0164】
上述の第１の実施形態では、信号検出回路を構成するトランジスタのゲート電極の導電型と同じ導電型を有する不純物領域６９ｎによって遮断構造を形成している。これに対し、ここでは、トランジスタのゲート電極とは逆極性の導電型を有する不純物領域６９ｂによって遮断構造２８Ｅを形成している。この例のように、ｎ型不純物領域６８ｂｎと、電荷蓄積領域としてのｎ型不純物領域６７ｎとの間に例えばｐ型の不純物領域６９ｐを設け、不純物領域６９ｐ中にさらに高い不純物濃度を有する不純物領域６９ｂを形成することによっても、第１の実施形態の遮断構造２８Ａと同様の効果を得ることができる。
【0165】
なお、第１の実施形態の遮断構造２８Ａでは、不純物領域６９ｎとは導電型の異なる不純物領域６９ｐａおよび不純物領域６９ｐｂが不純物領域６９ｎを挟むようにして半導体基板６０Ａ中に配置されている。すなわち、不純物領域６９ｎの下方には、比較的高濃度のｐ型の不純物領域は配置されていない。これに対し、図１６Ａに示す遮断構造２８Ｅでは、不純物領域６９ｂは、相対的に不純物濃度の高い不純物領域６９ｐに取り囲まれている。このような配置を採用することにより、不純物領域６９ｂを挟むようにしてｎ型の不純物領域を配置した場合と比較して、不純物領域６９ｂの下方からの少数キャリアの回り込みを抑制して、電荷蓄積領域としてのｎ型不純物領域６７ｎへの少数キャリアの到達を抑制し得る。
【0166】
ｎ型不純物領域６８ｂｎと、ｎ型不純物領域６７ｎとの間に、相対的に高い不純物濃度の不純物領域６９ｂを形成することにより、ｎ型不純物領域６８ｂｎで発生してｎ型不純物領域６７ｎに向かう電子を不純物領域６９ｂの位置で多数キャリアとの再結合によって消滅させ得る。すなわち、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎへの余計な電荷の混入を抑制してリーク電流を抑制する効果が得られる。離間して配置された２つのｐ型の不純物領域の間に、比較的不純物濃度の高いｎ型の不純物領域を配置することによって遮断構造を形成することに代えて、導電型が共通かつ相対的に不純物濃度の高い領域をｐ型の不純物領域６９ｐ中に形成した配置によって遮断構造を形成する。これにより、半導体基板６０Ｂ中のｐｎ接合の数を減らすことができる。そのため、リーク電流の原因となる電荷の発生を低減する効果が期待できる。
【0167】
（変形例）
図１６Ｂは、第２の実施形態の第１の変形例による撮像装置が有する画素のデバイス構造を模式的に示す。図１６Ｂに例示する画素１０Ｅｓにおいて、半導体基板６０Ｂは、ｎ型半導体層６２ｎ上にｐ型不純物領域６３ｐｒを有する。ｐ型不純物領域６３ｐｒの不純物濃度は、ｐ型半導体層６５ｐよりも高く、例えば３＊１０１８ｃｍ－３程度以上であり得る。この例では、ｐ型不純物領域６３ｐｒは、半導体基板６０Ｂ内の、平面視において遮断構造２８Ｅおよび電荷蓄積領域としてのｎ型不純物領域６７ｎに重なる領域に選択的に形成されている。
図１６Ｂは、第２の実施形態の第１の変形例による撮像装置が有する画素のデバイス構造を模式的に示す。図１６Ｂに例示する画素１０Ｅｓにおいて、半導体基板６０Ｂは、ｎ型半導体層６２ｎ上にｐ型不純物領域６３ｐｒを有する。ｐ型不純物領域６３ｐｒの不純物濃度は、ｐ型半導体層６５ｐよりも高く、例えば３＊１０１８ｃｍ－３程度以上であり得る。この例では、ｐ型不純物領域６３ｐｒは、半導体基板６０Ｂ内の、平面視において遮断構造２８Ｅおよび電荷蓄積領域としてのｎ型不純物領域６７ｎに重なる領域に選択的に形成されている。
【0168】
図１６Ｂに模式的に示すように、ｐ型不純物領域６３ｐｒは、典型的には、ｎ型不純物領域６８ｂｎの直下には存在しない。本発明者らの検討によると、半導体基板６０Ｂのうち平面視においてｎ型不純物領域６８ｂｎと重なる領域を避けてｐ型不純物領域６３ｐｒを配置すると、ｎ型不純物領域６８ｂｎの直下においてｎ型半導体層６２ｎがｎ型不純物領域６８ｂｎに向かって拡がる傾向がある。ｎ型半導体層６２ｎとｐ型半導体層６５ｐとの境界がｎ型不純物領域６８ｂｎに近づくと、ｎ型不純物領域６８ｂｎとその周囲との間のｐｎ接合で発生した電子がｎ型半導体層６２ｎに移動しやすくなる。結果として、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに向かって移動する少数キャリアが減少し、リーク電流抑制の効果が生じる。
【0169】
図１６Ｂに例示する構成では、ｐ型不純物領域６３ｐｒは、ｎ型不純物領域６８ａｎの直下にも存在しない。平面視においてｎ型不純物領域６８ａｎと重なる領域を避けてｐ型不純物領域６３ｐｒを配置することにより、ｎ型不純物領域６８ａｎの直下においてｎ型半導体層６２ｎをｎ型不純物領域６８ａｎに向かって拡大させ得る。したがって、ｎ型不純物領域６８ｂｎの直下を避けてｐ型不純物領域６３ｐｒを形成した場合と同様に、ｎ型不純物領域６８ａｎとその周囲との間のｐｎ接合で発生した電子のｎ型不純物領域６７ｎへの混入を抑制する効果が得られる。なお、ｐ型不純物領域６３ｐｒは、第３不純物領域を例示する。
【0170】
図１７は、第２の実施形態の第２の変形例による撮像装置が有する画素のデバイス構造を模式的に示す。図１６Ｂに示す画素１０Ｅｓと比較して、図１７に示す画素１０Ｆは、遮断構造２８Ｅに代えて遮断構造２８Ｆを有する。図示するように、遮断構造２８Ｆは、不純物領域６９ｂに接続されたコンタクトプラグＣｐ８をさらに含む。ここでは、コンタクトプラグＣｐ８は、ｐ型の不純物のドープによって導電性が付与されたポリシリコンプラグである。図５を参照して説明した例と同様に、コンタクトプラグＣｐ８は、電圧線３８に接続されている。電圧線３８は、図５、図９に示す例と同様に、アドレス信号線３４、リセット信号線３６および導電構造８９のいずれとの間にも電気的接続を有しない。
【0171】
図１８は、画素１０Ｆと電圧供給回路４８との間の電気的接続の例を模式的に示す。遮断構造２８Ｆは、電圧線３８を介して不純物領域６９ｂに所定の電圧を印加可能な構成を有する。また、この例では、ウェルコンタクト６２Ｃに第２の電圧供給回路４８ｂが接続されることにより、ｎ型半導体層６２ｎに対しても所望の電圧を印加可能である。
【0172】
撮像装置１００Ａの動作時、電圧供給回路４８は、不純物領域６９ｂに例えば０Ｖの電圧を供給する。これに対し、ｎ型半導体層６２ｎには、電圧供給回路４８ｂから例えば０．５Ｖの電圧が印加される。すなわち、不純物領域６９ｂの電位およびｎ型半導体層６２ｎの電位は、独立して制御され得る。図１８に例示する構成では、不純物領域６９ｂに電圧線３８が接続されることにより、不純物領域６９ｂに対して直接的に例えば０Ｖの所定の電圧が印加されるが、電圧線３８を上述の基板コンタクト６１Ｃに接続し、支持基板６１、ｐ型領域６４、ｐ型半導体層６５ｐおよび不純物領域６９ｐを介して不純物領域６９ｂに電圧を印加してもよい。ただし、図１８に例示するように、ｐ型半導体層６５ｐなどを介さずに不純物領域６９ｂに電圧線３８を接続する方が、基板コンタクト６１Ｃから不純物領域６９ｂに至るまでの抵抗成分の影響を除去しながら不純物領域６９ｂに対して電圧を供給できるので有益である。
【0173】
さらに基板コンタクト６１Ｃを介して、不純物領域６９ｐに、不純物領域６９ｂに印加される電圧と共通の電圧が供給されてもかまわない。画素１０Ｆの外部からの電圧の印加によって不純物領域６９ｐおよび６９ｂの電位を固定することにより、ｎ型不純物領域６７ｎへの少数キャリアの混入をより効果的に抑制し得る。不純物領域６９ｐおよび６９ｂ
への電圧の印加は、単一の電圧供給回路、例えば、電圧供給回路４８によって実行されてもよい。電圧の印加は、恒常的に実行される必要はなく、電荷蓄積期間にわたって選択的に実行されればよい。
への電圧の印加は、単一の電圧供給回路、例えば、電圧供給回路４８によって実行されてもよい。電圧の印加は、恒常的に実行される必要はなく、電荷蓄積期間にわたって選択的に実行されればよい。
【0174】
なお、図１７に例示する構成においては、コンタクトプラグＣｐ８を介して不純物領域６９ｂに電圧線３８から所定の電圧が印加されるが、コンタクトプラグＣｐ８を省略して、メタル配線を不純物領域６９ｂに接続するような構成も可能である。この場合、不純物領域６９ｂが３＊１０１９ｃｍ－３程度以上の不純物濃度を有すると有益である。
【0175】
（第３の実施形態）
図１９および図２０は、本開示の第３の実施形態による撮像装置を示す。図１９は、第３の実施形態による撮像装置が有する画素１０Ｇ中の各素子のレイアウトの一例を示し、図２０は、図１９に示す画素１０Ｇの例示的な回路構成を示す。
図１９および図２０は、本開示の第３の実施形態による撮像装置を示す。図１９は、第３の実施形態による撮像装置が有する画素１０Ｇ中の各素子のレイアウトの一例を示し、図２０は、図１９に示す画素１０Ｇの例示的な回路構成を示す。
【0176】
図１９および図２０に示す画素１０Ｇは、光電変換部１２としてフォトダイオード１２Ｂを有する。光電変換構造１２Ａに代えてフォトダイオード１２Ｂを適用する場合、図２に示す蓄積制御線３１は、省略される。リセットトランジスタ２６のドレインおよびソースの一方が電荷蓄積ノードＦＤに接続される点は、図２に示す構成と同様である。ただし、ここでは、リセットトランジスタ２６のドレインおよびソースの他方に電源配線３２が接続されている。
【0177】
画素１０Ｇは、フォトダイオード１２Ｂに接続された信号検出回路１４Ｇを含む。上述の画素１０Ａの信号検出回路１４Ａと比較して、信号検出回路１４Ｇは、信号検出トランジスタ２２のゲートと、フォトダイオード１２Ｂとの間に接続された転送トランジスタ２９をさらに有する。転送トランジスタ２９のゲート電極２９ｅには、転送信号線３９が接続される。転送信号線３９は、例えば垂直走査回路４２との接続を有し、垂直走査回路４２によってその電位が制御される。垂直走査回路４２は、転送トランジスタ２９のオンおよびオフの制御により、フォトダイオード１２Ｂで生成された信号電荷の電荷蓄積ノードＦＤへの転送のタイミングを制御することができる。
【0178】
この例では、電荷蓄積ノードＦＤは、信号検出トランジスタ２２のゲート電極２２ｅをフォトダイオード１２Ｂに接続するノードである。電荷蓄積ノードＦＤは、これまでに説明した例と同様に、半導体基板６０Ａに形成されたｎ型不純物領域６７ｎをその一部に含む。図１９に例示する構成では、平面視において、ゲート電極２６ｅおよび２９ｅの間に、相対的に不純物の濃度低いｐ型不純物領域６６ｐが位置している。ｎ型不純物領域６７ｎは、ｐ型不純物領域６６ｐ中に位置する。
【0179】
図１９に示す例においても、ｎ型不純物領域６７ｎと、ｎ型不純物領域６８ｂｎとの間に、遮断構造２８Ａが配置されている。したがって、ｎ型不純物領域６７ｎに向かって移動する不要な少数キャリアのｎ型不純物領域６７ｎへの混入を遮断構造２８Ａによって抑制することが可能である。この例では、図１４および図１５を参照して説明した例と同様に、遮断構造２８Ａの不純物領域６９ｐａおよび不純物領域６９ｐｂは、不純物領域６９ｎを取り囲む形で画素１０Ｇ中に設けられる。遮断構造２８Ａに代えて、上述した遮断構造２８Ｂ、２８Ｅおよび２８Ｆのいずれをも適用可能であることは、言うまでもない。
【実施例0180】
シミュレーションにより、画素中に遮断構造を設けることによるリーク電流抑制の効果を検証した。シミュレーションには、市販の一般的なデバイスシミュレータを使用した。
【0181】
図２１は、シミュレーションに用いたモデルを模式的に示す。図２１中には、ｎ型の不
純物の濃度の分布もあわせて示されている。ここでは、図５に示す画素１０Ｂと同様の構造を想定し、図２１中に黒い点ＧＲに示す位置で電子が発生したとして、そのうちの何割がｎ型不純物領域６７ｎに到達するかを求めることにより、リーク電流の大きさを評価した。図２１中、太い破線は、ｐｎ接合の位置を表しており、両矢印ｓ１で示す距離、両矢印ｓ２で示す距離、および、両矢印ｓ３で示す距離は、それぞれ、９０ｎｍ、３９０ｎｍおよび５０ｎｍに設定した。ここでは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎの電位をそれぞれ０．５Ｖおよび３．３Ｖに固定している。また、遮断構造２８Ｂおよびｎ型半導体層６２ｎに０．５Ｖの電圧が印加された状態を想定して解析を行った。
純物の濃度の分布もあわせて示されている。ここでは、図５に示す画素１０Ｂと同様の構造を想定し、図２１中に黒い点ＧＲに示す位置で電子が発生したとして、そのうちの何割がｎ型不純物領域６７ｎに到達するかを求めることにより、リーク電流の大きさを評価した。図２１中、太い破線は、ｐｎ接合の位置を表しており、両矢印ｓ１で示す距離、両矢印ｓ２で示す距離、および、両矢印ｓ３で示す距離は、それぞれ、９０ｎｍ、３９０ｎｍおよび５０ｎｍに設定した。ここでは、ｎ型不純物領域６７ｎおよびｎ型不純物領域６８ｂｎの電位をそれぞれ０．５Ｖおよび３．３Ｖに固定している。また、遮断構造２８Ｂおよびｎ型半導体層６２ｎに０．５Ｖの電圧が印加された状態を想定して解析を行った。
【0182】
（実施例１）
図２２および図２３は、図５に示す画素１０Ｂと基本的に同じ構造を想定した実施例１に関するシミュレーション結果を示す。図２２は、各部の電位に関する計算結果を示し、図２３は、各部の電流密度に関する計算結果を示す。以降の図面中、太い実線は、ｐｎ接合の位置を示し、矩形Ｃｔは、基板コンタクトの位置を示している。
図２２および図２３は、図５に示す画素１０Ｂと基本的に同じ構造を想定した実施例１に関するシミュレーション結果を示す。図２２は、各部の電位に関する計算結果を示し、図２３は、各部の電流密度に関する計算結果を示す。以降の図面中、太い実線は、ｐｎ接合の位置を示し、矩形Ｃｔは、基板コンタクトの位置を示している。
【0183】
（実施例２）
次に、図３Ａを参照して説明した例のように、ｐ型半導体層６３ｐがｎ型半導体層６２ｎのほぼ全面を覆う構成、換言すれば、不純物領域６９ｎの直下の位置に開口を有するｐ型半導体層６３ｐｓに代えてｐ型半導体層６３ｐを配置した構成を実施例２のサンプルとして想定し、解析を行った。図２４は、実施例２のサンプルの各部の電位に関する計算結果を示し、図２５は、実施例２のサンプルの各部の電流密度に関する計算結果を示す。
次に、図３Ａを参照して説明した例のように、ｐ型半導体層６３ｐがｎ型半導体層６２ｎのほぼ全面を覆う構成、換言すれば、不純物領域６９ｎの直下の位置に開口を有するｐ型半導体層６３ｐｓに代えてｐ型半導体層６３ｐを配置した構成を実施例２のサンプルとして想定し、解析を行った。図２４は、実施例２のサンプルの各部の電位に関する計算結果を示し、図２５は、実施例２のサンプルの各部の電流密度に関する計算結果を示す。
【0184】
（比較例１）
次に、実施例２のサンプルから遮断構造２８Ｂを取り除いた構成を比較例１のサンプルとして想定し、解析を行った。図２６は、比較例１のサンプルの各部の電位に関する計算結果を示し、図２７は、比較例１のサンプルの各部の電流密度に関する計算結果を示す。
次に、実施例２のサンプルから遮断構造２８Ｂを取り除いた構成を比較例１のサンプルとして想定し、解析を行った。図２６は、比較例１のサンプルの各部の電位に関する計算結果を示し、図２７は、比較例１のサンプルの各部の電流密度に関する計算結果を示す。
【0185】
図２８は、ｎ型不純物領域６８ｂｎの近傍で発生した電荷のうちｎ型不純物領域６７ｎに流入する電荷の割合の計算結果を示す。図２８中、一番右のプロットは、実施例１に関する計算結果を示し、中央のプロットは、実施例２に関する計算結果を示す。図２８中、一番左のプロットは、比較例１に関する計算結果を示す。
【0186】
図２８中、実施例１、２に関する計算結果と、比較例１に関する計算結果とから、画素中に遮断構造を設けることにより、リーク電流を５桁程度低減できることがわかる。また、実施例１に関する計算結果と、実施例２に関する計算結果との比較から、特に、図５に示す画素１０Ｂのように、ｐ型半導体層６３ｐｓに開口を設け、開口中に相対的に不純物濃度の低いｐ型不純物領域６６ｐを配置することにより、リーク電流をさらに２桁程度低減可能であることがわかる。
【0187】
次に、実施例１および実施例２のサンプルについて、各部の電場の大きさを計算することにより、遮断構造２８Ｂを構成する不純物領域６９ｎの直下の位置にｐ型不純物領域６６ｐを配置することによるリーク電流低減の効果を検証した。図２９は、実施例１のサンプルの各部の電場に関する計算結果を示し、図３０は、実施例２のサンプルの各部の電場に関する計算結果を示す。
【0188】
不純物領域６９ｎと、ｎ型半導体層６２ｎのうち不純物領域６９ｎの直下に位置する部分との間の領域に注目する。図２９および図３０の比較からわかるように、実施例２のサンプルではｎ型半導体層６２ｎとその上層との間の境界であるｐｎ接合が概ね平坦であることに対して、実施例１のサンプルでは、ｎ型半導体層６２ｎとその上層との間のｐｎ接合が不純物領域６９ｎの直下において不純物領域６９ｎに向かって盛り上がっている。そ
のため、実施例２のサンプルでは、図中に太い点線で示すように、不純物領域６９ｎの直下において電場の小さな領域が比較的大きく存在していることに対し、実施例１のサンプルでは、これら太い点線の間隔が狭まっている。
のため、実施例２のサンプルでは、図中に太い点線で示すように、不純物領域６９ｎの直下において電場の小さな領域が比較的大きく存在していることに対し、実施例１のサンプルでは、これら太い点線の間隔が狭まっている。
【0189】
これは、ｎ型不純物領域６８ｂｎからｎ型不純物領域６７ｎに向かう電荷の移動経路が不純物領域６９ｎの直下において狭くなっていることを示唆している。つまり、ｐ型半導体層６３ｐｓのうち不純物領域６９ｎの直下に位置する部分の不純物濃度を選択的に低くすることにより、ｎ型不純物領域ｂｎとｎ型不純物領域６７ｎとの間の電荷の移動経路が狭くなる。そのため、ｎ型不純物領域６８ｂｎとその周囲で発生して半導体基板中を移動する電荷は、電位勾配に従って不純物領域６９ｎまたはｎ型半導体層６２ｎに向かって進行することになり、不純物領域６９ｎまたはｎ型半導体層６２ｎに吸収される。すなわち、ｎ型不純物領域６７ｎへの不要な少数キャリアの流入が不純物領域６９ｎの位置で遮断され、電荷蓄積領域としてのｎ型不純物領域６７ｎに不要な電流が流れ込みにくくなり、リーク電流抑制の効果が得られる。
【0190】
以上に説明したように、本開示の実施形態によれば、リーク電流による影響を抑制し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、半導体基板中の不純物領域の導電型は、上述の各例に示した配置に限定されず、ｎ型とｐ型とを互いに入れ替えた構成も可能である。また、上述の信号検出トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６などの各トランジスタは、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらのトランジスタの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。画素中トランジスタの各々をＮチャンネルＭＯＳとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
【産業上の利用可能性】
【0191】
本開示の実施形態によれば、リーク電流による影響を抑制して高画質の撮影が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【0192】
１０、１０Ａ、１０Ａｓ 画素
１０Ｂ、１０Ｃ、１０Ｃａ、１０Ｃｂ 画素
１０Ｅ～１０Ｇ、１０Ｅｓ 画素
１０Ｘ、１０Ｘａ～１０Ｘｃ 画素
１２ 光電変換部
１２Ａ、１２Ａａ、１２Ａｂ 光電変換構造
１２Ｂ フォトダイオード
１４Ａ、１４Ｃ、１４Ｇ、１４Ｘａ、１４Ｘｂ 信号検出回路
１６Ａ、１６Ｃ、１６Ｘａ、１６Ｘｂ フィードバック回路
２２、２２ｂ 信号検出トランジスタ
２４、２４ｂ アドレストランジスタ
２６、２６ｂ リセットトランジスタ
２８Ａ、２８Ｂ、２８Ｂｂ、２８Ｅ、２８Ｆ 遮断構造
２９ 転送トランジスタ
３１ 蓄積制御線
３２ 電源配線
３４、３４ｂ アドレス信号線
３５、３５ａ、３５ｂ 垂直信号線
３６、３６ｂ リセット信号線
３８ 電圧線
４２ 垂直走査回路
４６ 制御回路
４８、４８ｂ 電圧供給回路
５０ 反転増幅器
５１、５１ａ、５２、５２ｂ、５３ 容量素子
５３、５３ａ、５３ｂ フィードバック線
５５、５５ｂ 保護トランジスタ
５６ 帯域制御トランジスタ
５７ 電源線
６０、６０Ａ、６０Ｂ、７６ 半導体基板
６１ 支持基板
６１ｐ、６３ｐ、６３ｐｓ、６５ｐ、７５ｐ ｐ型半導体層
６２ｎ ｎ型半導体層
６３ｐｒ、６６ｐ、６６ｐａ、７６ｐ ｐ型不純物領域
６４ ｐ型領域
６７ｎ、７７ｎ ｎ型不純物領域
６８ａｎ～６８ｄｎ ｎ型不純物領域
６９ 素子分離領域
６９ｎ 不純物領域
６９ｐ、６９ｐａ、６９ｐｂ、６９ｂ 不純物領域
８９ 導電構造
１００、１００Ａ、１００Ｂ 撮像装置
Ｃｐ８ コンタクトプラグ
ＦＤ、ＦＤａ、ＦＤｂ 電荷蓄積ノード
１０Ｂ、１０Ｃ、１０Ｃａ、１０Ｃｂ 画素
１０Ｅ～１０Ｇ、１０Ｅｓ 画素
１０Ｘ、１０Ｘａ～１０Ｘｃ 画素
１２ 光電変換部
１２Ａ、１２Ａａ、１２Ａｂ 光電変換構造
１２Ｂ フォトダイオード
１４Ａ、１４Ｃ、１４Ｇ、１４Ｘａ、１４Ｘｂ 信号検出回路
１６Ａ、１６Ｃ、１６Ｘａ、１６Ｘｂ フィードバック回路
２２、２２ｂ 信号検出トランジスタ
２４、２４ｂ アドレストランジスタ
２６、２６ｂ リセットトランジスタ
２８Ａ、２８Ｂ、２８Ｂｂ、２８Ｅ、２８Ｆ 遮断構造
２９ 転送トランジスタ
３１ 蓄積制御線
３２ 電源配線
３４、３４ｂ アドレス信号線
３５、３５ａ、３５ｂ 垂直信号線
３６、３６ｂ リセット信号線
３８ 電圧線
４２ 垂直走査回路
４６ 制御回路
４８、４８ｂ 電圧供給回路
５０ 反転増幅器
５１、５１ａ、５２、５２ｂ、５３ 容量素子
５３、５３ａ、５３ｂ フィードバック線
５５、５５ｂ 保護トランジスタ
５６ 帯域制御トランジスタ
５７ 電源線
６０、６０Ａ、６０Ｂ、７６ 半導体基板
６１ 支持基板
６１ｐ、６３ｐ、６３ｐｓ、６５ｐ、７５ｐ ｐ型半導体層
６２ｎ ｎ型半導体層
６３ｐｒ、６６ｐ、６６ｐａ、７６ｐ ｐ型不純物領域
６４ ｐ型領域
６７ｎ、７７ｎ ｎ型不純物領域
６８ａｎ～６８ｄｎ ｎ型不純物領域
６９ 素子分離領域
６９ｎ 不純物領域
６９ｐ、６９ｐａ、６９ｐｂ、６９ｂ 不純物領域
８９ 導電構造
１００、１００Ａ、１００Ｂ 撮像装置
Ｃｐ８ コンタクトプラグ
ＦＤ、ＦＤａ、ＦＤｂ 電荷蓄積ノード
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】