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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023074006
(43)【公開日】2023-05-26
(54)【発明の名称】不揮発性メモリ装置及びその動作方法
(51)【国際特許分類】
G06F 12/02 20060101AFI20230519BHJP
G06F 12/00 20060101ALI20230519BHJP
G06F 11/16 20060101ALI20230519BHJP
G06F 3/06 20060101ALI20230519BHJP
【ＦＩ】
G06F12/02 570A
G06F12/00 597U
G06F11/16 612
G06F3/06 306K
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022183164
(22)【出願日】2022-11-16
(31)【優先権主張番号】10-2021-0157943
(32)【優先日】2021-11-16
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2022-0049548
(32)【優先日】2022-04-21
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】18/053919
(32)【優先日】2022-11-09
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】沈 炯▲ぎょ▼
(72)【発明者】
【氏名】朴 商秀
【テーマコード（参考）】
5B034
5B160
【Ｆターム（参考）】
5B034BB02
5B034CC02
5B160AA08
5B160AB25
(57)【要約】
【課題】向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法を提供すること。
【解決手段】本発明によると、不揮発性メモリ装置は、第１及び第２プレーンと、外部コントローラから第１プレーンの複数のメモリブロックのうち第１メモリブロックに対応する第１入力アドレスを受信し、第１入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、置換アドレスに基づいて、第２プレーンの複数のメモリブロックのうち置換アドレスに対応する第２メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、第１プレーンの第１メモリブロックは不良ブロックである。
【選択図】図２
【解決手段】本発明によると、不揮発性メモリ装置は、第１及び第２プレーンと、外部コントローラから第１プレーンの複数のメモリブロックのうち第１メモリブロックに対応する第１入力アドレスを受信し、第１入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、置換アドレスに基づいて、第２プレーンの複数のメモリブロックのうち置換アドレスに対応する第２メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、第１プレーンの第１メモリブロックは不良ブロックである。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１及び第２プレーンであって、それぞれが複数のメモリブロックを含む第１及び第２プレーンと、
外部コントローラから前記第１プレーンの前記複数のメモリブロックのうち第１メモリブロックに対応する第１入力アドレスを受信し、前記第１入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、
前記置換アドレスに基づいて、前記第２プレーンの前記複数のメモリブロックのうち前記置換アドレスに対応する第２メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、
前記第１プレーンの前記第１メモリブロックは不良ブロックである、不揮発性メモリ装置。
外部コントローラから前記第１プレーンの前記複数のメモリブロックのうち第１メモリブロックに対応する第１入力アドレスを受信し、前記第１入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、
前記置換アドレスに基づいて、前記第２プレーンの前記複数のメモリブロックのうち前記置換アドレスに対応する第２メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、
前記第１プレーンの前記第１メモリブロックは不良ブロックである、不揮発性メモリ装置。
【請求項2】
前記アドレス置換回路は、前記外部コントローラから前記第１プレーンの前記複数のメモリブロックのうち第３メモリブロックに対応する第２入力アドレスを受信し、前記第２入力アドレス及び不良ブロック情報に基づいて前記第２入力アドレスを出力するように更に構成され、
前記アドレスデコーダは、前記アドレス置換回路から出力される前記第２入力アドレスに基づいて、前記第１プレーンの前記第３メモリブロックと連結されるワードラインを制御するように更に構成され、
前記第３メモリブロックは正常ブロックである、請求項１に記載の不揮発性メモリ装置。
前記アドレスデコーダは、前記アドレス置換回路から出力される前記第２入力アドレスに基づいて、前記第１プレーンの前記第３メモリブロックと連結されるワードラインを制御するように更に構成され、
前記第３メモリブロックは正常ブロックである、請求項１に記載の不揮発性メモリ装置。
【請求項3】
前記第１メモリブロックは、前記外部コントローラによって使用されるファームウェアコードを保存するように構成される、請求項１に記載の不揮発性メモリ装置。
【請求項4】
前記第１プレーンに含まれる前記複数のメモリブロックに対する第１不良ブロックの割合は、前記第２プレーンに含まれる前記複数のメモリブロックに対する第２不良ブロックの割合より高い、請求項１に記載の不揮発性メモリ装置。
【請求項5】
前記第２メモリブロックは、前記第２プレーンの前記複数のメモリブロックのうちスペアブロックであり、
前記スペアブロックは、前記外部コントローラによって管理されないメモリブロックである、請求項１に記載の不揮発性メモリ装置。
前記スペアブロックは、前記外部コントローラによって管理されないメモリブロックである、請求項１に記載の不揮発性メモリ装置。
【請求項6】
前記第１プレーンの前記複数のメモリブロックのうち可用のスペアブロックに対する第１割合は、前記第２プレーンの前記複数のメモリブロックのうち可用のスペアブロックに対する第２割合より低い、請求項５に記載の不揮発性メモリ装置。
【請求項7】
前記第２メモリブロックは、前記第２プレーンの前記複数のメモリブロックに含まれる複数の正常ブロックのうち一つであり、前記第２メモリブロックは、無効ブロックと処理される、請求項１に記載の不揮発性メモリ装置。
【請求項8】
前記不良ブロック情報は、前記第１及び第２プレーンそれぞれの前記複数のメモリブロックのうち前記不揮発性メモリ装置の初期不良に含まれる不良ブロックの情報含む、請求項１に記載の不揮発性メモリ装置。
【請求項9】
前記第１プレーンの前記第１メモリブロックは、前記第１及び第２プレーンによって形成されるスーパーブロックに含まれない、請求項１に記載の不揮発性メモリ装置。
【請求項10】
前記第１プレーンに含まれる前記複数のメモリブロックは、複数の第１ビットラインを共有するように構成され、
前記第２プレーンに含まれる前記複数のメモリブロックは、複数の第２ビットラインを共有するように構成される、請求項１に記載の不揮発性メモリ装置。
前記第２プレーンに含まれる前記複数のメモリブロックは、複数の第２ビットラインを共有するように構成される、請求項１に記載の不揮発性メモリ装置。
【請求項11】
前記複数の第１ビットラインを介して連結される第１ページバッファと、
前記複数の第２ビットラインを介して連結される第２ページバッファと、を更に含む、請求項１０に記載の不揮発性メモリ装置。
前記複数の第２ビットラインを介して連結される第２ページバッファと、を更に含む、請求項１０に記載の不揮発性メモリ装置。
【請求項12】
第１及び第２プレーンを含む不揮発性メモリ装置の動作方法において、
外部コントローラから前記第１プレーンの複数のメモリブロックのうち不良ブロックである第１メモリブロックに対応する第１入力アドレスを受信するステップと、
前記第２プレーンの複数のメモリブロックのうち第２メモリブロックに対する動作を行うステップと、を含む、動作方法。
外部コントローラから前記第１プレーンの複数のメモリブロックのうち不良ブロックである第１メモリブロックに対応する第１入力アドレスを受信するステップと、
前記第２プレーンの複数のメモリブロックのうち第２メモリブロックに対する動作を行うステップと、を含む、動作方法。
【請求項13】
前記第２プレーンの複数のメモリブロックのうち第２メモリブロックに対する動作を行うステップは、
前記第１入力アドレス及び不良ブロック情報に基づいて、前記第１メモリブロックが不良ブロックであるのかを判別し、前記第１メモリブロックが前記不良ブロックであれば、前記第２メモリブロックに対応する置換アドレスを生成するステップと、
前記置換アドレスに基づいて前記第２メモリブロックに対する動作を行うステップと、を含む、請求項１２に記載の動作方法。
前記第１入力アドレス及び不良ブロック情報に基づいて、前記第１メモリブロックが不良ブロックであるのかを判別し、前記第１メモリブロックが前記不良ブロックであれば、前記第２メモリブロックに対応する置換アドレスを生成するステップと、
前記置換アドレスに基づいて前記第２メモリブロックに対する動作を行うステップと、を含む、請求項１２に記載の動作方法。
【請求項14】
外部コントローラから前記第１プレーンの複数のメモリブロックのうち正常ブロックである第２メモリブロックに対応する第２入力アドレスを受信するステップと、
前記第１プレーンの前記第２メモリブロックに対する動作を行うステップと、を含む、請求項１２に記載の動作方法。
前記第１プレーンの前記第２メモリブロックに対する動作を行うステップと、を含む、請求項１２に記載の動作方法。
【請求項15】
前記第１メモリブロックは、前記外部コントローラによって使用されるファームウェアコードを保存する、請求項１２に記載の動作方法。
【請求項16】
前記第１プレーンに含まれる前記複数のメモリブロックは、複数の第１ビットラインを共有するように構成され、
前記第２プレーンに含まれる前記複数のメモリブロックは、複数の第２ビットラインを共有するように構成される、請求項１２に記載の動作方法。
前記第２プレーンに含まれる前記複数のメモリブロックは、複数の第２ビットラインを共有するように構成される、請求項１２に記載の動作方法。
【請求項17】
前記第１プレーンに含まれる前記複数のメモリブロックに対する第１不良ブロックの割合は、前記第２プレーンに含まれる前記複数のメモリブロックに対する第２不良ブロックの割合より高い、請求項１２に記載の動作方法。
【請求項18】
不良ブロック情報は、前記不揮発性メモリ装置の製造過程で決定され、前記不揮発性メモリ装置の動作中に前記外部コントローラによって更新される、請求項１２に記載の動作方法。
【請求項19】
複数の第１ビットラインを介して連結される複数の第１メモリブロックを含む第１プレーンと、
複数の第２ビットラインを介して連結される複数の第２メモリブロックを含む第２プレーンと、
制御ロジック回路と、を含み、
第１動作情報を保存するように構成される第１専用メインブロックは、前記複数の第１メモリブロックに含まれ、
第２動作情報を保存するように構成される第２専用メインブロックは、前記複数の第２メモリブロックに含まれ、
前記第１専用メインブロックの写本である第１専用複製ブロック及び前記第２専用メインブロックの写本である第２専用複製ブロックは、前記複数の第２メモリブロックに含まれ、
前記制御ロジック回路は、前記第１動作情報及び前記第２動作情報に基づいて初期化動作を行うように構成される、不揮発性メモリ装置。
複数の第２ビットラインを介して連結される複数の第２メモリブロックを含む第２プレーンと、
制御ロジック回路と、を含み、
第１動作情報を保存するように構成される第１専用メインブロックは、前記複数の第１メモリブロックに含まれ、
第２動作情報を保存するように構成される第２専用メインブロックは、前記複数の第２メモリブロックに含まれ、
前記第１専用メインブロックの写本である第１専用複製ブロック及び前記第２専用メインブロックの写本である第２専用複製ブロックは、前記複数の第２メモリブロックに含まれ、
前記制御ロジック回路は、前記第１動作情報及び前記第２動作情報に基づいて初期化動作を行うように構成される、不揮発性メモリ装置。
【請求項20】
前記制御ロジック回路は、前記第１専用メインブロックに保存された前記第１動作情報及び前記第２専用メインブロックに保存された前記第２動作情報に基づいて前記初期化動作を行い、前記初期化動作に失敗したら、前記第１及び第２専用複製ブロックに保存された情報に基づいて前記初期化動作を行うように更に構成される、請求項１９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体メモリに関し、より詳しくは、不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【0002】
半導体メモリはＳＲＡＭ、ＤＲＡＭのように電源供給が遮断されたら保存（記憶）していたデータが消滅する揮発性メモリ装置と、フラッシュメモリ装置、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、ＦＲＡＭのように電源供給が遮断されても保存していたデータを維持する不揮発性メモリ装置に区分される。
【0003】
フラッシュメモリは大容量の保存（記憶）媒体として広く使用されている。フラッシュメモリの製造過程またはフラッシュメモリの駆動中に、多様な要因による不良または不良ブロックが発生することがある。このような不良ブロックは正常にデータを保存することができないため、フラッシュメモリの正常な動作のためには不良ブロックを処理するか、または他のメモリブロックに置換するための多様な動作が求められる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第７，１５４，７８２号
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一実施例によると、不揮発性メモリ装置は、第１及び第２プレーンであって、それぞれが複数のメモリブロックを含む第１及び第２プレーンと、前記外部コントローラから前記第１プレーンの前記複数のメモリブロックのうち第１メモリブロックに対応する第１入力アドレスを受信し、前記第１入力アドレス及び不良ブロック情報に基づいて置換アドレスを出力するように構成されるアドレス置換回路と、前記置換アドレスに基づいて、前記第２プレーンの前記複数のメモリブロックのうち前記置換アドレスに対応する第２メモリブロックと連結されるワードラインを制御するように構成されるアドレスデコーダと、を含むが、前記第１プレーンの前記第１メモリブロックは不良ブロックである。
【0007】
本発明の一実施例によると、第１及び第２プレーンを含む不揮発性メモリ装置の動作方法は、外部コントローラから前記第１プレーンの複数のメモリブロックのうち不良ブロックである第１メモリブロックに対応する第１入力アドレスを受信するステップと、前記第２プレーンの複数のメモリブロックのうち第２メモリブロックに対する動作を行うステップと、を含む。
【0008】
本発明の一実施例によると、複数の第１ビットラインを介して連結される複数の第１メモリブロックを含む第１プレーンと、複数の第２ビットラインを介して連結される複数の第２メモリブロックを含む第２プレーンと、制御ロジック回路と、を含み、第１動作情報を保存するように構成される第１専用メインブロックは、前記複数の第１メモリブロックに含まれ、第２動作情報を保存するように構成される第２専用メインブロックは、前記複数の第２メモリブロックに含まれ、前記第１専用メインブロックの写本である第１専用複製ブロック及び前記第２専用メインブロックの写本である第２専用複製ブロックは、前記複数の第２メモリブロックに含まれ、前記制御ロジック回路は、前記第１動作情報及び前記第２動作情報に基づいて初期化動作を行うように構成される。
【発明の効果】
【0009】
本発明によると、不揮発性メモリは複数のプレーンを含み、複数のプレーンのそれぞれは複数のメモリブロックを含む。複数のメモリブロックのうち不良ブロックが発生したら、不良ブロックが含まれたプレーンと他のプレーンのメモリブロックのうち一つに不良ブロックが置換される。それによって、各プレーンの不良ブロックの割合が異なる場合であっても、不揮発性メモリの可用容量が向上される。よって、向上された性能及び向上された可用容量を有する不揮発性メモリ装置及びその動作方法が提供される。
【図面の簡単な説明】
【0010】
【図1】本発明の実施例による、ホスト－ストレージシステムを示すブロック図である。
【図14a】メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
【図14b】メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
【図14c】メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。
【図22】本開示の一実施例によるメモリ装置を示す断面図である。
【発明を実施するための形態】
【0011】
以下、本発明の技術分野における通常の知識を有する者が本発明を容易に実施し得る程度に、本発明の実施例を明確且つ詳細に記載する。
【0012】
図１は、本発明の実施例による、ホスト－ストレージシステムを示すブロック図である。図１を参照すると、ホスト－ストレージシステム１０は、ホスト１１とストレージ装置１００とを含む。また、ストレージ装置１００は、ストレージコントローラ１１０と不揮発性メモリ（ＮＶＭ）１２０とを含む。また、本発明の一部の実施例によって、ホスト１１は、ホストコントローラとホストメモリ１２０とを含む。ホストメモリ１２０は、ストレージ装置１００に伝送されるデータ、或いはストレージ装置１１０から伝送されるデータを任意に保存するためのバッファメモリとして機能する。
【0013】
ストレージ装置１００はホスト１１からの要請によってデータを保存するための保存媒体を含む。一例として、ストレージ装置１００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、埋め込み（ｅｍｂｅｄｄｅｄ）メモリ、及び着脱可能な外付け（ｅｘｔｅｒｎａｌ）メモリのうち少なくとも一つを含む。ストレージ装置１００がＳＳＤであれば、ストレージ装置１００は、ＮＶＭｅ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）標準に従う装置である。ストレージ装置１００が埋め込みまたは外付けメモリであれば、ストレージ装置１００は、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）或いはｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉ－ｍｅｄｉａ ｃａｒｄ）標準に従う装置である。ホスト１１とストレージ装置１００は、それぞれ採用された標準プロトコルによるパケットを生成し、それを伝送する。
【0014】
ストレージ装置１００の不揮発性メモリ１２０がフラッシュメモリを含めば、前記フラッシュメモリは、２Ｄ ＮＡＮＤメモリアレイや３Ｄ（または垂直型、Ｖｅｒｔｉｃａｌ）ＮＡＮＤ（ＶＮＡＮＤ）メモリアレイを含む。他の例として、ストレージ装置１００は他の多様な種類の不揮発性メモリを含んでもよい。例えば、ストレージ装置１００は、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、スピントランスファートルクＭＲＡＭ（Ｓｐｉｎ－Ｔｒａｎｓｆｅｒ Ｔｏｒｇｕｅ ＭＲＡＭ）、Ｃｏｎｄｕｃｔｉｖｅ ｂｒｉｄｇｉｎｇ ＲＡＭ（ＣＢＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ＲＡＭ）、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、及び他の多様な種類のメモリが適用される。
【0015】
一実施例によって、ホストコントローラ１１０とホストメモリ１２０は別途の半導体チップで具現化される。または、一部の実施例において、ホストコントローラ１１０とホストメモリ１２０は同じ半導体チップに集積されてもよい。一例として、ホストコントローラ１１０はアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）に備えられる多数のモジュールのうち一つであり、前記アプリケーションプロセッサはシステム・オン・チップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ、ＳｏＣ）で具現化される。また、ホストメモリ１２０は、前記アプリケーションプロセッサ内に備えられる埋め込みメモリであるか、または前記アプリケーションプロセッサの外部に配置される不揮発性メモリまたはメモリモジュールである。
【0016】
ホストコントローラ１１０は、ホストメモリ１２０のバッファ領域のデータ（例えば、記録データ）を不揮発性メモリ装置１２０に保存するか、不揮発性メモリ装置１２０のデータ（例えば、読み出しデータ）をバッファ領域に保存する動作を管理する。
【0017】
ストレージコントローラ１１０は、ホストインタフェース１１１と、メモリインタフェース１２０と、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）とを含む。また、ストレージコントローラ１１０は、フラシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ；ＦＴＬ）１１４と、パケットマネージャ１１５と、バッファメモリ１１６と、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）１１７エンジンと、ＡＥＳ（ａｄｖａｎｃｅｄ ｅｎｃｒｙｐｔｉｏｎ ｓｔａｎｄａｒｄ）エンジン１１８とを更に含む。ストレージコントローラ１１０は、フラッシュ変換レイヤ（ＦＴＬ）１１４がローディングされるワーキングメモリ（図示せず）を更に含み、ＣＰＵ１１３がフラッシュ変換レイヤを実行することで不揮発性メモリ装置１２０に対するデータの記録及び読み出し動作が制御される。
【0018】
ホストインタフェース１１１は、ホスト１１とパケット（ｐａｃｋｅｔ）を送受信する。ホスト１１からホストインタフェース１１１に伝送されるパケットはコマンド（ｃｏｍｍａｎｄ）或いは不揮発性メモリ装置１２０に記録されるデータなどを含むが、ホストインタフェース１１１からホスト１１に伝送されるパケットはコマンドに対する応答（ｒｅｓｐｏｎｓｅ）或いは不揮発性メモリ装置１２０から読み出されたデータなどを含む。メモリインタフェース１１２は、不揮発性メモリ装置１２０に記録されるデータを不揮発性メモリ装置１２０に送信するか、不揮発性メモリ装置１２０から読み出されたデータを受信する。このようなメモリインタフェース１１２は、トグル（Ｔｏｇｇｌｅ）或いはオンファイ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ；ＯＮＦＩ）のような標準規約を遵守するように具現化される。
【0019】
例えば、メモリインタフェース回路１１２は、不揮発性メモリ装置１２０にコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬを伝送し、データを含むデータ信号ＤＱ及びデータストローブ信号ＤＱＳを不揮発性メモリ装置１２０と交換する。
【0020】
フラッシュ変換レイヤ１１４は、アドレスマッピング（ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ）、ウェア－レベリング（ｗｅａｒ－ｌｅｖｅｌｉｎｇ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）のような様々な機能を行う。アドレスマッピング動作は、ホスト１１から受信した論理アドレス（ｌｏｇｉｃａｌ ａｄｄｒｅｓｓ）を、不揮発性メモリ装置１２０内にデータを実際に保存するのに使用される物理アドレス（ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ）に変える動作である。ウェア－レベリングは、不揮発性メモリ装置１２０内のブロック（ｂｌｏｃｋ）が均一に使用されるように特定ブロックの過度な劣化を防止するための技術であって、一実施例において、物理ブロックの消去カウントをバランシングするファームウェア技術によって具現化される。ガベージコレクションは、ブロックの有効データを新しいブロックにコピーした後、従来のブロックを消去（ｅｒａｓｅ）する方式によって不揮発性メモリ装置１２０内で使用可能な容量を確保するための技術である。
【0021】
パケットマネージャ１１５は、ホスト１１と協議されたインタフェースのプロトコルによるパケットを生成するか、ホスト１１から受信されたパケットから各種情報をパージングする。また、バッファメモリ１１６は、不揮発性メモリ装置１２０に記録されるデータ或いは不揮発性メモリ装置１２０から読み出されるデータを臨時に保存する。バッファメモリ１１６はストレージコントローラ１１０内に備えられる構成であるが、ストレージコントローラ１１０の外部に配置されてもかまわない。
【0022】
ＥＣＣエンジン１１７は、不揮発性メモリ装置１２０から読み出される読み出しデータに対するエラーの検出及び訂正機能を行う。より詳しくは、ＥＣＣエンジン１１７は、不揮発性メモリ装置１２０に記入される記入データに対してパリティビット（ｐａｒｉｔｙ ｂｉｔ）を生成するが、このように生成されたパリティビットは、記入データと共に不揮発性メモリ装置１２０内に保存される。不揮発性メモリ装置１２０からデータを読み出す際、ＥＣＣエンジン１１７は、読み出しデータと共に不揮発性メモリ装置１２０から読み出されるパリティビットを利用して読み出しデータのエラーを訂正し、エラーが訂正された読み出しデータを出力する。
【0023】
ＡＢＳエンジン１１８は、ストレージコントローラ１１０に入力されるデータに対する暗号化（ｅｎｃｒｙｐｔｉｏｎ）動作と復号化（ｄｅｃｒｙｐｔｉｏｎ）動作のうち少なくとも一つを、対称鍵アルゴリズム（ｓｙｍｍｅｔｒｉｃ－ｋｅｙ ａｌｇｏｒｉｔｈｍ）を利用して行う。
【0024】
図２は、図１の不揮発性メモリを示すブロック図である。図１及び図２を参照すると、不揮発性メモリ装置１２０は、メモリセルアレイ１２１と、アドレスデコーダ１２２と、制御ロジック及び電圧発生回路１２３（以下、「制御ロジック回路」と称する）と、ページバッファ回路１２４と、入出力回路１２５と、アドレス置換回路１２６とを含む。
【0025】
メモリセルアレイ１２１は複数のメモリブロックを含む。複数のメモリブロックのそれぞれは複数のセルストリングを含むが、複数のセルストリングのそれぞれは複数のビットラインＢＬと連結される。複数のセルストリングのそれぞれは複数のセルトランジスタを含むが、複数のセルトランジスタは、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬと連結される。メモリブロックの構造は、図３を参照してより詳細に説明する。
【0026】
アドレスデコーダ１２２は、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを介してメモリセルアレイ１２１と連結される。アドレスデコーダ１２２は、ストレージコントローラ１１０から受信されたアドレスＡＤＤＲをデコーディングし、デコーディングの結果に基づいて、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬの電圧を制御する。
【0027】
制御ロジック回路１２３は、ストレージコントローラ１１０から受信されたコマンドＣＭＤ及び制御信号ＣＴＲＬに応答して、不揮発性メモリ装置１２０の多様な構成要素を制御する。制御ロジック回路１２３は、不揮発性メモリ装置１２０が動作するのに必要な多様な動作電圧を生成する。例えば、多様な動作電圧は、複数のプログラム電圧、複数の検証電圧、複数のパス電圧、複数の読み込み電圧、複数の消去電圧、複数の消去検証電圧のような多様な電圧を含む。
【0028】
ページバッファ回路１２４は、複数のビットラインＢＬを介してメモリセルアレイ１２１と連結される。ページバッファ回路１２４は、データラインＤＬを介して入出力回路１２５からデータＤＡＴＡを受信し、受信されたデータＤＡＴＡに基づいて複数のビットラインＢＬの電圧を制御する。またはページバッファ回路１２４は、複数のビットラインＢＬの電圧変化を感知してメモリセルアレイ１２１に保存されたデータを読み込み、読み込んだデータを入出力回路１２５に提供する。
【0029】
入出力回路１２５は、ストレージコントローラ１２５とデータＤＡＴＡを交換する。一実施例において、入出力回路１２５は、データ信号ＤＱ及びデータストローブ信号ＤＱＳを利用して、ストレージコントローラ１２５とデータＤＡＴＡを交換する。
【0030】
アドレス置換回路１２６は、ストレージコントローラ１１０から受信されたアドレスＡＤＤＲをメモリセルアレイ１２１に含まれたメモリブロックの実際の物理アドレスに置換するように構成される。例えば、ストレージコントローラ１１０から受信されたアドレスＡＤＤＲは、フラッシュ変換レイヤＦＴＬによって管理される物理アドレスである。しかし、この物理アドレスは、不揮発性メモリ装置１２０のメモリブロックの実際の物理アドレスとは異なり得る。これは、不揮発性メモリ装置１２０の初期不良（例えば、Ｆａｃｔｏｒｙ ｂａｄ ｂｌｏｃｋ）に対して不揮発性メモリ装置１２０内部的に不良ブロックが他の正常ブロックまたはスペアブロックにリマッピングされるためである。この場合、不良ブロックに対応するアドレスに対して、リマッピングされたメモリブロックに対応するアドレスへの置換が必要である。アドレス置換回路１２６は、ストレージコントローラ１２６から入力されたアドレスＡＤＤＲを不良ブロック情報ＩＮＦ＿ＢＢと比較し、比較結果によって入力されたアドレスＡＤＤＲを出力するかまたはリマッピングされたアドレスＡＤＤＲ＿ｒｐを出力する。
【0031】
以下では説明の便宜上、ストレージコントローラ１１０から受信されたアドレスＡＤＤＲは「入力アドレス（ｉｎｐｕｔ ａｄｄｒｅｓｓ）」と称し、アドレス置換回路１２６から出力されたアドレスＡＤＤＲ＿ｒｐは「置換アドレス（ｒｅｐｌａｃｅｄ ａｄｄｒｅｓｓ）」と称する。一実施例において、置換アドレスＡＤＤＲ＿ｒｐは、不良ブロック情報ＩＮＦ＿ＢＢとの比較によって入力アドレスＡＤＤＲと同じであるかまたは異なり得る。
【0032】
一実施例において、置換アドレスＡＤＤＲ＿ｒｐとはメモリセルアレイ１２１のメモリブロックの実際のアドレスまたは物理アドレスを指し、アドレスデコーダ１２２は、アドレス置換回路１２６から出力された置換アドレスＡＤＤＲ＿ｒｐをデコーディングして、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬの電圧を制御する。つまり、アドレス置換回路１２６を介して入力アドレスＡＤＤＲが置換アドレスＡＤＤＲ＿ｒｐに置換されるが、この場合、置換アドレスＡＤＤＲ＿ｒｐに対応するメモリブロックに対する動作が行われる。
【0033】
図３は、図２のメモリセルアレイに含まれるメモリブロックの一例を示す図である。一実施例において、図３を参照して３次元構造のメモリブロックが説明されるが、本発明の範囲はこれに限らない。本発明によるメモリブロックは２次元構造のメモリブロックの構造を有してもよい。一実施例において、図３に示したメモリブロックは不揮発性メモリ装置１２０の物理的消去単位である。しかし、本発明の範囲はこれに限らず、消去単位は、ページ単位、ワードライン単位、サブブロック単位などに変形されてもよい。
【0034】
図２及び図３を参照すると、メモリブロックＢＬＫは、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含む。複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は行方向（ｒｏｗ ｄｉｒｅｃｔｉｏｎ）及び列方向（ｃｏｌｕｍｎ ｄｉｒｅｃｔｉｏｎ）に沿って配置されて行及び列を形成する。
【0035】
複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２のそれぞれは、複数のセルトランジスタを含む。例えば、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２のそれぞれは、選択トランジスタＳＳＴａ、ＳＳＴｂと、複数のメモリセルＭＣ１～ＭＣ８と、接地選択トランジスタＧＳＴａ、ＧＳＴｂと、ダミーメモリセルＤＭＣ１、ＤＭＣ２とを含む。一実施例において、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２に含まれる複数のセルトランジスタのそれぞれは、電荷トラップ型フラッシュ（ＣＴＦ；ｃｈａｒｇｅ ｔｒａｐ ｆｌａｓｈ）メモリセルである。
【0036】
複数のメモリセルＭＣ１～ＭＣ８は、直列連結され、行方向及び列方向によって形成される平面と垂直な方向である高さ方向（ｈｅｉｇｈｔ ｄｉｒｅｃｔｉｏｎ）に積層される。ストリング選択トランジスタＳＳＴａ、ＳＳＴｂは直列連結されるが、直列連結されるストリング選択トランジスタＳＳＴａ、ＳＳＴｂは複数のメモリセルＭＣ１～ＭＣ８とビットラインＢＬとの間に提供される。接地選択トランジスタＧＳＴａ、ＧＳＴｂは直列連結されるが、直列連結される接地選択トランジスタＧＳＴａ、ＧＳＴｂは複数のメモリセルＭＣ１～ＭＣ８と共通ソースラインＣＳＬとの間に提供される。
【0037】
一実施例において、複数のメモリセルＭＣ１～ＭＣ８と接地選択トランジスタＧＳＴａ、ＧＳＴｂとの間に第１ダミーメモリセルＤＭＣ１が提供される。一実施例において、複数のメモリセルＭＣ１～ＭＣ８とストリング選択トランジスタＳＳＴａ、ＳＳＴｂとの間に第２ダミーメモリセルＤＭＣ２が提供される。
【0038】
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の接地選択トランジスタＧＳＴａ、ＧＳＴｂは、接地選択ラインＧＳＬに共通に連結される。一実施例において、同じ行の接地選択トランジスタは同じ接地選択ラインに連結され、他の行の接地選択トランジスタは他の接地選択ラインに連結される。例えば、第１行のセルストリングＣＳ１１、ＣＳ１２の第１接地選択トランジスタＧＳＴａは第１接地選択ラインに連結され、第２行のセルストリングＣＳ２１、ＣＳ２２の第１接地選択トランジスタＧＳＴａは第２接地選択ラインに連結される。
【0039】
一実施例において、図示していないが、基板（図示せず）から同じ高さに提供される接地選択トランジスタは同じ接地選択ラインに連結され、他の高さに提供される接地選択トランジスタは他の接地選択ラインに連結される。
【0040】
基板または接地選択トランジスタＧＳＴａ、ＧＳＴｂから同じ高さのメモリセルは同じワードラインに共通に連結され、互いに異なる高さのメモリセルは互いに異なるワードラインに連結される。例えば、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の第１乃至第８メモリセルＭＣ８は、第１乃至第８ワードラインＷＬ１～ＷＬ８にそれぞれ共通に連結される。
【0041】
同じ高さの第１ストリング選択トランジスタＳＳＴａのうち同じ行のストリング選択トランジスタは同じストリング選択ラインと連結され、他の行のストリング選択トランジスタは他のストリング選択ラインと連結される。例えば、第１行のセルストリングＣＳ１１、ＣＳ１２の第１ストリング選択トランジスタＳＳＴａはストリングラインＳＳＬ１ａに共通に連結され、第２行のセルストリングＣＳ２１、ＣＳ２２の第１ストリング選択トランジスタＳＳＴａはストリング選択ラインに連結ＳＳＬ１ａに共通に連結される。
【0042】
同じく、同じ高さの第２ストリング選択トランジスタＳＳＴｂのうち同じ行のストリング選択トランジスタは同じストリング選択ラインと連結され、他の行のストリング選択トランジスタは他のストリング選択ラインと連結される。例えば、第１行のセルストリングＣＳ１１、ＣＳ１２の第２ストリング選択トランジスタＳＳＴｂはストリングラインＳＳＬ１ｂに共通に連結され、第２行のセルストリングＣＳ２１、ＣＳ２２の第２ストリング選択トランジスタＳＳＴｂはストリング選択ラインに連結ＳＳＬ２ｂに共通に連結される。
【0043】
一実施例において、同じ高さのダミーメモリセルは同じダミーワードラインと連結され、他の高さのダミーメモリセルは他のダミーワードラインと連結される。例えば、第１ダミーメモリセルＤＭＣ１は第１ダミーワードラインＤＷＬ１と連結され、第２ダミーメモリセルＤＭＣ２は第２ダミーワードラインＤＷＬ２と連結される。
【0044】
一実施例において、図３に示したメモリブロックＢＬＫは一部の例示であり、セルストリングの個数は増加または減少し得るが、セルストリングの個数によってセルストリングが構成する行及び列の個数は増加または減少する。また、メモリブロックＢＬＫのセルトランジスタ（ＧＳＴ、ＭＣ、ＤＭＣ、ＳＳＴなど）の個数はそれぞれ増加または減少されるが、セルトランジスタの個数によってメモリブロックＢＬＫの高さが増加または減少する。また、セルトランジスタの個数によってセルトランジスタと連結されるライン（ＧＳＬ、ＷＬ、ＤＷＬ、ＳＳＬなど）の個数が増加または減少する。
【0045】
図４は、図２のメモリセルアレイのプレーン構造を示す図である。以下、本発明の実施例を容易に説明するために、不揮発性メモリ装置１２０のメモリセルアレイ１２１は、第１及び第２プレーンＰＬ１、ＰＬ２を含む２プレーン構造（ｔｗｏ－ｐｌａｎｅ ｓｔｒｕｃｔｕｒｅ）であると説明される。しかし、本発明の範囲はこれに限らず、不揮発性メモリ装置１２０に含まれるプレーンの個数は多様に可変されてもよい。
【0046】
図２乃至図４を参照すると、不揮発性メモリ装置１２０のメモリセルアレイ１２１は、第１及び第２プレーンＰＬ１、ＰＬ２を含む。第１プレーンＰＬ１は複数のメモリブロックＢＬＫ１０～ＢＬＫ１９を含み、第２プレーンＰＬ２は複数のメモリブロックＢＬＫ２０～ＢＬＫ２９を含む。複数のメモリブロックＢＬＫ１０～ＢＬＫ１９、ＢＬＫ２０～ＢＬＫ２９のそれぞれは、図３を参照して説明されたメモリブロックＢＬＫと同じまたは類似した構造を有する。
【0047】
第１プレーンＰＬ１に含まれる複数のメモリブロックＢＬＫ１０～ＢＬＫ１９は、複数の第１ビットラインＢＬ１を介してページバッファ回路１２４の第１ページバッファＰＢ１と連結され、第２プレーンＰＬ２に含まれる複数のメモリブロックＢＬＫ２０～ＢＬＫ２９は、複数の第２ビットラインＢＬ２を介してページバッファ回路１２４の第２ページバッファＰＢ２と連結される。つまり、同じプレーンに含まれる複数のメモリブロックは同じビットラインを互いに共有する。
【0048】
【0049】
比較器１２６ａは、ストレージコントローラ１１０から受信されたアドレス、例えば、入力アドレスＡＤＤＲ＿ｉｎｐｕｔを不良ブロック情報ＩＮＦ＿ＢＢと比較する。一実施例において、不良ブロック情報ＩＮＦ＿ＢＢは、メモリセルアレイ１２１に含まれる複数のメモリブロックのうち不良ブロックに対応するアドレス情報を含む。一実施例において、不良ブロック情報ＩＮＦ＿ＢＢは、複数のメモリブロックの初期不良（つまり、Ｆａｃｔｏｒｙ ｂａｄ ｂｌｏｃｋ）に含まれる不良ブロック情報を含み、不揮発性メモリ装置１２０の製造過程またはテスト過程で設定される。
【0050】
比較器１２６ａの比較結果によって、入力アドレスＡＤＤＲ＿ｉｎｐｕｔが不良ブロック情報ＩＮＦ＿ＢＢとマッチングしない場合（つまり、入力アドレスＡＤＤＲ＿ｉｎｐｕｔが不良ブロック情報ＩＮＦ＿ＢＢに含まれない場合）、これは入力アドレスＡＤＤＲ＿ｉｎｐｕｔに対応するメモリブロックは不良ブロックではないことを意味し、入力アドレスＡＤＤＲ＿ｉｎｐｕｔは別途の置換または変換なしにそのまま出力される。
【0051】
比較器１２６ａの比較結果によって、入力アドレスＡＤＤＲ＿ｉｎｐｕｔが不良ブロック情報ＩＮＦ＿ＢＢにマッチングする場合（つまり、入力アドレスＡＤＤＲ＿ｉｎｐｕｔが不良ブロック情報ＩＮＦ＿ＢＢに含まれる場合）、これは入力アドレスＡＤＤＲ＿ｉｎｐｕｔに対応するメモリブロックが不良ブロックであることを意味し、入力アドレスＡＤＤＲ＿ｉｎｐｕｔは、アドレステーブル１２６ｂによって置換アドレスＡＤＤＲ＿ｒｐに置換または変換されて出力される。
【0052】
例えば、入力アドレスＡＤＤＲ＿ｉｎｐｕｔが第１メモリブロックを指し、第１メモリブロックが不良ブロックであると仮定する。この場合、入力アドレスＡＤＤＲ＿ｉｎｐｕｔに基づいて第１メモリブロックが選択されたら正常的な動作が行われない。よって、入力アドレスＡＤＤＲ＿ｉｎｐｕｔが正常ブロックである第２ブロックに対応するアドレスに変換されたら、不揮発性メモリ装置１２０は第２メモリブロックに対して動作を行うが、この場合は正常に動作することができる。アドレステーブル１２６ｂは、不良ブロックに対応する入力アドレスＡＤＤＲ＿ｉｎｐｕｔと正常ブロックである置換アドレスＡＤＤＲ＿ｒｐとの間の関係に関する情報を含む。一実施例において、アドレステーブル１２６ｂは不揮発性メモリ装置１２０の製造過程またはテスト過程で設定される。しかし、本発明の範囲はこれに限らず、アドレステーブル１２６ｂは不揮発性メモリ装置１２０の駆動中にストレージコントローラ１１０の制御によって更新されてもよい。
【0053】
以下、本発明の実施例を容易に説明するために、「不良ブロックが他の正常ブロックまたはスペアブロックに置換される。」という文句が使用される。これは、不良ブロックに対応する入力アドレスが受信されたら、不良ブロックの代わりに他の正常ブロックまたはスペアブロックに対する動作が行われるようにアドレスを置換または変換することを意味する。
【0054】
図６及び図７は、図５のアドレス置換回路の動作を説明するための図である。図１、図４、図５、図６、及び図７を参照すると、不揮発性メモリ装置１２０のメモリセルアレイ１２１は第１及び第２プレーンＰＬ１、ＰＬ２を含み、第１及び第２プレーンＰＬ１、ＰＬ２はそれぞれ複数のメモリブロックＢＬＫ１０～ＢＬＫ１９、ＢＬＫ２０～ＢＬＫ２９を含む。第１プレーンの複数のメモリブロックＢＬＫ１０～ＢＬＫ１９は、第１ビットラインＢＬ１を介して第１ページバッファＰＢ１と連結され、第２プレーンＰＬ２の複数のメモリブロックＢＬＫ２０～ＢＬＫ２９は、複数第２ビットラインＢＬ２を介して第２ページバッファＰＢ２と連結される。
【0055】
一実施例において、図６に示したように、第１プレーンＰＬ１の第１２メモリブロックＢＬＫ１２が不良ブロック（特に、初期不良）である。この場合、図５を参照して説明したように、不揮発性メモリ装置１２０の製造過程またはテスト過程で第１２メモリブロックＢＬＫ１２の初期不良が検出され、不良ブロックの第１２メモリブロックＢＬＫ１２が第１プレーンＰＬ１の第１９メモリブロックＢＬＫ１９に置換される。この場合、第１２メモリブロックＢＬＫ１２に対応する物理アドレスが不良ブロック情報ＩＮＦ＿ＢＢに含まれ、第１２メモリブロックＢＬＫ１２に対応する物理アドレス及び第１９メモリブロックＢＬＫ１９に対応する物理アドレスの関係情報がアドレステーブル１２６ｂに保存される。
【0056】
次に、不揮発性メモリ装置１２０が正常に動作すれば、アドレス置換回路１２６は、図５を参照して説明された方法に基づいて置換アドレスＡＤＤＲ＿ｒｐを出力する。例えば、ストレージコントローラ１１０から受信された入力アドレスＡＤＤＲ＿ｉｎｐｕｔが不良ブロックである第１２メモリブロックＢＬＫ１２に対応すれば（例えば、ＡＤＤＲ１２がストレージコントローラ１１０から入力されたら）、アドレス置換回路１２６は、第１２メモリブロックＢＬＫ１２の代わりに、置換されたメモリブロックである第１９メモリブロックＢＬＫ１９がアクセスされるように、第１９メモリブロックＢＬＫ１９に対応するＡＤＤＲ１９のアドレスを出力する。この場合、不揮発性メモリ装置１２０は、第１９メモリブロックＢＬＫ１９に対するアクセスを行うことで正常に動作する。他の正常ブロック（例えば、ＢＬＫ１０、ＢＬＫ１１、ＢＬＫ１３～ＢＬＫ１８）に対するアドレス（例えば、ＡＲＲＤ１０、ＡＤＤＲ１１、ＡＤＤ１３～ＡＤＤＲ１８）が入力アドレスＡＤＤＲ＿ｉｎｐｕｔとして受信されたら、アドレス置換回路１２６は、別途のアドレス置換または変換なしに受信された入力アドレスＡＤＤＲ＿ｉｎｐｕｔ（つまり、ＡＲＲＤ１０、ＡＤＤＲ１１、ＡＤＤ１３～ＡＤＤＲ１８）を出力する。この場合、不揮発性メモリ装置１２０は、入力アドレスＡＤＤＲ＿ｉｎｐｕｔに対応するメモリブロックに対するアクセスを正常に行う。
【0057】
一実施例において、置換されたメモリブロックである第１９メモリブロックＢＬＫ１９は、ストレージコントローラ１１０によって管理されないかまたは識別されないスペアブロックである。この場合、第１９メモリブロックＢＬＫ１９に対応するＡＤＤＲ１９のアドレスは、ストレージコントローラ１１０から入力アドレスＡＤＤＲ＿ｉｎｐｕｔとして受信されない。
【0058】
図６の実施例において、第１プレーンＰＬ１に含まれた第１２メモリブロックＢＬＫ１２が不良ブロックであれば、第１２メモリブロックＢＬＫ１２は、同じプレーン、例えば、第１プレーンＰＬ１に含まれる第１９メモリブロックＢＬＫ１９に置換される。言い換えれば、不良ブロックは、同じプレーンの他のメモリブロックまたはスペアブロックに置換される。しかし、本発明の範囲はこれに限定されない。
【0059】
例えば、図７に示したように、第１プレーンＰＬ１の第１０及び第１２メモリブロックＢＬＫ１０、ＢＬＫ１２が不良ブロックであるとする。この場合、第１２メモリブロックＢＬＫ１２は、図６を参照した説明と類似して、同じプレーン、例えば、第１プレーンＰＬ１の第１９メモリブロック１９に置換される。それに対し、第１０メモリブロックＢＬＫ１０は、他のプレーン、例えば、第２プレーンＰＬ２の第２９メモリブロック２９に置換される。つまり、不良ブロックは、同じプレーンだけでなく、他のプレーンのメモリブロックに置換されてもよい。
【0060】
この場合、図７に示したように、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０に対応するＡＤＤＲ１０のアドレスが入力アドレスＡＤＤＲ＿ｉｎｐｕｔとして受信されたら、アドレス置換回路１２６は、ＡＤＤＲ１０の代わりに、置換されたメモリブロックである第２９メモリブロックＢＬＫ２９に対応するＡＤＤＲ２９のアドレスを出力する。この場合、不揮発性メモリ装置１２０は、不良ブロックである第１０メモリブロックＢＬＫ１０の代わりに、第２９メモリブロックＢＬＫ２９に対するアクセスを行うことで正常に動作する。
【0061】
一実施例において、特定プレーンで発生した不良ブロックが同じプレーンのスペアブロックに置換できなければ、発生した不良ブロックは可用不可ブロック（ｕｎａｖａｉｌａｂｌｅ ｂｌｏｃｋ）と処理されるが、この場合、不揮発性メモリ装置１２０の全体的な可用容量が小さくなる。それに対し、図７に示したように、特定プレーンで発生した不良ブロックが同じプレーンのスペアブロックに置換できなければ、発生した不良ブロックが他のプレーンのスペアブロックまたは正常ブロックに置換されることで、不揮発性メモリ装置１２０の全体的な可用容量が維持される。
【0062】
一実施例において、第１プレーンＰＬ１の不良ブロックである第１９メモリブロックＢＬＫ１０を他のプレーン、例えば、第２プレーンＰＬ２の第２９メモリブロックＢＬＫ２９に置換することは多様な条件に基づいて決定される。例えば、多様な条件は、第１及び第２プレーンＰＬ１、ＰＬ２の不良ブロックの発生割合、第１及び第２プレーンＰＬ１、ＰＬ２のスペアブロックの割合、第１及び第２プレーンＰＬ１、ＰＬ２の可用ブロックの割合、発生した不良ブロックの特性などの条件を含む。例えば、第１プレーンＰＬ１の不良ブロックの発生割合が第２プレーンＰＬ２の不良ブロックの発生割合より高ければ、第１プレーンＰＬ１で発生した不良ブロックのうち少なくとも一部が、第２プレーンＰＬ２のスペアブロックまたは正常ブロックに置換される。または、第１プレーンＰＬ１のスペアブロックの割合が第２プレーンＰＬ２のスペアブロックの割合または個数より大きければ、第１プレーンＰＬ１で発生した不良ブロックのうち少なくとも一部が、第２プレーンＰＬ２のスペアブロックまたは正常ブロックに置換される。または、第１プレーンＰＬ１で発生した不良ブロックが特定情報を保存するように構成された専用ブロックであれば、第１プレーンＰＬ１で発生した不良ブロックのうち少なくとも一部が、第２プレーンＰＬ２のスペアブロックまたは正常ブロックに置換される。
【0063】
図８は、図５のアドレス置換回路を構成する方法を説明するための順序図である。一実施例において、図３の順序図による動作が不揮発性メモリ装置１２０の製造過程またはテスト過程で別途のテスト装置によって行われることでアドレス置換回路１２６が構成または設定されるが、アドレス置換回路１２６は、構成された状態によって入力アドレスを置換アドレスに置換または変換する。
【0064】
以下では説明の便宜上、第１プレーンＰＬ１で不良ブロックＢＢが検出され、検出された不良ブロックＢＢが置換される実施例が説明される。しかし、本発明の範囲は、これに限らず、他のプレーンで検出された不良ブロックに対して類似した方式でブロック置換が行われてもよい。
【0065】
図２、図４、及び図８を参照すると、ステップＳ１１０において、第１プレーンＰＬ１の不良ブロックＢＢが検出される。例えば、不揮発性メモリ装置１２０の製造過程において、不揮発性メモリ装置１２０に対するテスト動作が行われるが、テスト動作によって不揮発性メモリ装置１２０に含まれるメモリ装置１２０のうち不良ブロックＢＢが検出される。
【0066】
ステップＳ１２０において、不良ブロックＢＢが検出された第１プレーンＰＬ１のスペアブロックが十分であるのかを判別する。例えば、図６及び図７を参照して説明したように、第１及び第２プレーンＰＬ１、ＰＬ２に含まれるメモリブロックＢＬＫ１０～ＢＬＫ１９、ＢＬＫ２０～ＢＬＫ２９のうち一部のメモリブロック（例えば、ＢＬＫ１９、ＢＬＫ２９）はスペアブロックである。スペアブロックとは、他のメモリブロックと同じ構造を有するが、ストレージコントローラ１１０によって管理されないかまたは直接アクセスされないメモリブロックを指し、このブロックは、不良ブロックを代替するための用途で使用される。
【0067】
不良ブロックＢＢが検出された第１プレーンＰＬ１のスペアブロックが十分であれば、ステップＳ１３１において、第１プレーンＰＬ１の不良ブロックＢＢは、同じプレーン、例えば、第１プレーンＰＬ１のスペアブロックに置換される。
【0068】
不良ブロックＢＢが検出された第１プレーンＰＬ１のスペアブロックが十分ではなければ（例えば、第１プレーンＰＬ１で検出された不良ブロックＢＢの個数がスペアブロックの個数より大きければ）、ステップＳ１３２において、第１プレーンＰＬ１の不良ブロックＢＢは、他のプレーン、例えば、第２プレーンＰＬ２にスペアブロックに置換される。
【0069】
ステップＳ１４０において、ステップＳ１３１及びステップＳ１３２の動作による置換情報に基づいてアドレス置換回路１２６が構成される。例えば、不良ブロックＢＢに関する情報が不良ブロック情報ＩＮＦ＿ＢＢとして保存され、ステップＳ１３１またはステップＳ１３２の置換情報に基づいてアドレステーブル１２６ｂが設定される。アドレス置換回路１２６は、構成された情報に基づいて図６及び図７を参照して説明されたように動作する。
【0070】
図９は、図８の順序図による動作を説明するための図である。図２、図８、及び図９を参照すると、第１プレーンＰＬ１は、複数のメモリブロックＢＬＫ１０～ＢＬＫ１７及び複数のスペアブロックＢＬＫ＿Ｓ１０～ＢＬＫ＿Ｓ１２を含み、第２プレーンＰＬ２は、複数のメモリブロックＢＬＫ２０～ＢＬＫ２７及び複数のスペアブロックＢＬＫ＿Ｓ２０～ＢＬＫ＿Ｓ２２を含む。
【0071】
図９に示したように、第１プレーンＰＬ１の複数のメモリブロックのうち、ＢＬＫ１０、ＢＬＫ１２、ＢＬＫ１３、及びＢＬＫ１５のメモリブロックが不良ブロックＢＢであり、第２プレーンＰＬ２の複数のメモリブロックのうちＢＬＫ２２のメモリブロックが不良ブロックＢＢであると検出される。この場合、第１プレーンＰＬ１のスペアブロックの個数は３つであるため、第１プレーンＰＬ１の不良ブロックＢＬＫ１０、ＢＬＫ１２、ＢＬＫ１３、ＢＬＫ１５のうち３つの不良ブロック（例えば、ＢＬＫ１２、ＢＬＫ１３、ＢＬＫ１５）は、第１プレーンＰＬ１の３つのスペアブロック（ＢＬＫ＿Ｓ１２、ＢＬＫ＿Ｓ１１、ＢＬＫ＿Ｓ１０）にそれぞれ置換される。この場合、第１プレーンＰＬ１の全てのスペアブロックが使用されているため、第１プレーンＰＬ１の残りの不良ブロック（例えば、ＢＬＫ１０）は、他のプレーン、例えば、第２プレーンＰＬ２のスペアブロック（例えば、ＢＬＫ＿Ｓ２０）に置換される。第２プレーンＰＬ２の不良ブロックＢＬＫ２２は、第２プレーンＰＬ２のスペアブロック（例えば、ＢＬＫ＿Ｓ２１）に置換される。
【0072】
第１及び第２プレーンＰＬ１、ＰＬ２の不良ブロック（ＢＬＫ１０、ＢＬＫ１２、ＢＬＫ１３、ＢＬＫ１５）に関する情報は、不良ブロック情報ＩＮＦ＿ＢＢに保存または管理され、不良ブロックとスペアブロックとの間の対応関係は、アドレステーブル１２６ｂに保存または管理される。
【0073】
上述したように、不良ブロックが同じプレーンのスペアブロックにのみ置換される実施例において、第１プレーンＰＬ１で発生した不良ブロックの個数が第１プレーンＰＬ１のスペアブロックの個数より大きければ、第１プレーンＰＬ１で発生した不良ブロックのうち少なくとも一部はスペアブロックに置換されない。それに対し、本発明の実施例によると、不良ブロックのうち少なくとも一部は、他のプレーンのスペアブロックまたは正常ブロックに置換される。この場合、不良ブロックの可用不可による不揮発性メモリ装置１２０の容量低下が防止される。
【0074】
図１０は、図５のアドレス置換回路を構成する方法を説明するための順序図である。一実施例において、図１０の順序図による動作が不揮発性メモリ装置１２０の製造過程またはテスト過程で別途のテスト装置によって行われることでアドレス置換回路１２６が構成または設定されるが、アドレス置換回路１２６は、構成された状態によって入力アドレスを置換アドレスに置換または変換する。
【0075】
以下では説明の便宜上、第１プレーンＰＬ１で不良ブロックＢＢが検出され、検出された不良ブロックＢＢが置換される実施例が説明される。しかし、本発明の範囲は、これに限らず、他のプレーンで検出された不良ブロックに対して類似した方式でブロック置換が行われてもよい。
【0076】
ステップＳ２１０において、第１プレーンＰＬ１の不良ブロックＢＢが検出される。ステップＳ２１０の動作は、図８のステップＳ１１０の動作と類似しているため、それに関する詳細な説明は省略する。
【0077】
ステップＳ２２０において、検出された不良ブロックＢＢが特定ブロックであるのかが判別（判定）される。例えば、不揮発性メモリ装置１２０は、初期化動作またはリセット動作において最適化した動作情報を必要とする。多様な動作情報は、物理的に指定された特定ブロックに保存される。以下の図１１を参照してより詳細に説明されるように、特定ブロックに対しては単一プレーン動作のみが行われる。
【0078】
検出された不良ブロックＢＢが特定ブロックではなければ、ステップＳ２３１において、第１プレーンＰＬ１の不良ブロックＢＢは、同じプレーン、例えば、第１プレーンＰＬ１のスペアブロックに置換される。
【0079】
検出された不良ブロックＢＢが特定ブロックであれば、ステップＳ２３２において、第１プレーンＰＬ１の不良ブロックＢＢは、他のプレーン、例えば、第２プレーンＰＬ２のスペアブロックに置換される。
【0080】
ステップＳ２４０において、置換情報に基づいてアドレス置換回路１２６が構成される。ステップS２４０の動作は、図８のステップＳ１４０の動作と類似しているため、それに関する詳細な説明は省略する。
【0081】
図１１は、図１０の順序図による動作を説明するための図である。図２、図１０、及び図１１を参照すると、第１プレーンＰＬ１は、複数のメモリブロックＢＬＫ１０～ＢＬＫ１７及び複数のスペアブロックＢＬＫ＿Ｓ１０～ＢＬＫ＿Ｓ１２を含み、第２プレーンＰＬ２は、複数のメモリブロックＢＬＫ２０～ＢＬＫ２７及び複数のスペアブロックＢＬＫ＿Ｓ２０～ＢＬＫ＿Ｓ２２を含む。
【0082】
図１１に示したように、第１プレーンＰＬ１の第１０及び第１２メモリブロックＢＬＫ１０、ＢＬＫ１２が、不良ブロックであると検出される。この場合、不良ブロックＢＢである第１２メモリブロックＢＬＫ１２は、同じプレーン、例えば、第１プレーンＰＬ１のスペアブロック（例えば、ＢＬＫ＿Ｓ１０）に置換される。それに対し、第１０メモリブロックＢＬＫ１０は特定ブロックＣである。例えば、第１０メモリブロックＢＬＫ１０は、ストレージ装置１００のファームウェアまたはメタデータを保存するか、または不揮発性メモリ装置１２０の動作情報を保存するように構成される専用ブロックである。特定ブロックＣ（または専用ブロック）である第１０メモリブロックＢＬＫ１０が不良ブロックＢＢであれば、第１０メモリブロックＢＬＫ１０は、他のプレーン、例えば、第２プレーンＰＬ２のスペアブロック（例えば、ＢＬＫ＿Ｓ２０）に置換される。
【0083】
上述したように、特定ブロックが不良ブロックであれば、他のプレーンのスペアブロックに置換することで不揮発性メモリ装置１２０の可用容量が増加する。
【0084】
一実施例において、上述したように、不揮発性メモリ装置１２０は、第１及び第２プレーンＰＬ１、ＰＬ２を含む。この場合、不揮発性メモリ装置１２０はマルチプレーン動作を行う。マルチプレーン動作とは、第１プレーンＰＬ１に含まれるメモリブロックのうち一つに対する動作、及び第２プレーンＰＬ２に含まれるメモリブロックのうち一つに対する動作が同時にまたは並列的に行われる動作を指す。つまり、マルチプレーン動作によって、２つのメモリブロックに対する動作が同時にまたは並列的に行われることで、不揮発性メモリ装置１２０の動作速度が向上される。
【0085】
この際、第１プレーンＰＬ１の第１２メモリブロックＢＬＫ１２及び第２プレーンＰＬ２の第２２メモリブロックＢＬＫ２２に対するマルチプレーン動作が行われる。この場合、第１プレーンＰＬ１の第１２メモリブロックＢＬＫ１２は、不良ブロックＢＢであり、同じプレーン、例えば、第１プレーンＰＬ１のスペアブロックＢＬＫ＿Ｓ１０に置換されているため、第１プレーンＰＬ１のスペアブロックＢＬＫ＿Ｓ１０及び第２プレーンＰＬ２の第２２メモリブロックＢＬＫ２２に対するマルチプレーン動作が正常に行われる。
【0086】
それに対し、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０及び第２プレーンＰＬ２のメモリブロックのうち一つに対するマルチプレーン動作は行われない。これは、第１０メモリブロックＢＬＫ１０が第２プレーンＰＬ２のスペアブロックＢＬＫ＿Ｓ２０に置換されているため、第２プレーンＰＬ２の２つのメモリブロックに対する動作が行われるべきであるが、一つのプレーンに含まれた２つのメモリブロックに対する動作を同時に行うことができないためである。しかし、上述したように、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０は、特定ブロックＣまたは専用ブロックである。不揮発性メモリ装置１２０またはストレージ装置１００の動作において、特定ブロックＣに対する動作は、マルチプレーン動作が行われず、単一プレーン動作でのみ行われる。つまり、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０に対する動作は単一プレーンの動作のみ行われるため、第１０メモリブロックＢＬＫ１０が他のプレーン、例えば、第２プレーンＰＬ２のスペアブロックに置換されても、不揮発性メモリ装置１２０の性能低下は発生しない。
【0087】
一実施例において、特定ブロックＣまたは専用ブロックは、ストレージ装置１００のファームウェアコードまたはメタデータを保存するか、または不揮発性メモリ装置１２０の動作情報を保存するように構成される専用ブロックであると説明されたが、本発明の範囲はこれに限らない。例えば、特定ブロックＣまたは専用ブロックは、不揮発性メモリ装置１２０でマルチプレーン動作に使用されない多様なメモリブロックを指してもよい。
【0088】
図１２は、図２のアドレス置換回路を示すブロック図である。図２及び図１２を参照すると、アドレス置換回路１２６－１は、比較器１２６ａ－１と、アドレステーブル１２６ｂ－１と、Ｉ２Ｐ変換器（ｉｎｔｅｒｎａｌ ｔｏ ｐｈｙｓｉｃａｌ ｃｏｎｖｅｒｔｅｒ）１２６ｃ－１とを含む。
【0089】
一実施例において、ストレージコントローラ１１０から受信された入力アドレスＡＤＤＲ＿ｉｎｐｕｔは内部アドレス（ｉｎｔｅｒｎａｌ ａｄｄｒｅｓｓ）であり、アドレス置換回路１２６－１から出力されるアドレスＡＤＤＲ＿ｐは実際のメモリブロックの物理的位置を指す物理アドレスである。例えば、図１を参照して説明されたように、ストレージコントローラ１１０のフラッシュ変換レイヤ１１４は、ホスト１１から受信された論理アドレスを不揮発性メモリ装置１２０の物理アドレスに変換するアドレスマッピングを行う。この際、フラッシュ変換レイヤ１１４によって変換された物理アドレスは、不揮発性メモリ装置１２０のアドレス置換回路１２６－１に入力される入力アドレスＡＤＤＲ＿ｉｎｐｕｔである。一実施例において、入力アドレスＡＤＤＲ＿ｉｎｐｕｔは、メモリブロックの実際アドレスと同じであってもよく、互いに異なってもよい。つまり、入力アドレスＡＤＤＲ＿ｉｎｐｕｔとはストレージコントローラ１１０のフラッシュ変換レイヤ１１４によって管理可能な不揮発性メモリ装置１２０のアドレスを指すが、それによって本明細書では、実施例の容易な説明のために、入力アドレスＡＤＤＲ＿ｉｎｐｕｔを内部アドレスと仮定する。
【0090】
比較器１２６ａ－１は、入力アドレスＡＤＤＲ＿ｉｎｐｕｔと不良ブロック情報ＩＮＦ＿ＢＢとを比較する。アドレステーブル１２６ｂ－１は、比較器１２６ａ－１の比較結果によって、入力アドレスＡＤＤＲ＿ｉｎｐｕｔが不良ブロック情報ＩＮＦ＿ＢＢとマッチングしなければ、入力アドレスＡＤＤＲ＿ｉｎｐｕｔを置換アドレスＡＤＤＲ＿ｒｐに変換して出力する。
【0091】
入力アドレスＡＤＤＲ＿ｉｎｐｕｔ及び置換アドレスＡＤＤＲ＿ｒｐが内部アドレスであるという点を除いては、比較器１２６ａ－１及びアドレステーブル１２６ｂ－１の機能及び動作は、図５を参照して説明された比較器１２６ａ及びアドレステーブル１２６ｂと類似しているため、それに関する詳細な説明は省略する。
【0092】
Ｉ２Ｐ変換器１２６ｃ－１は、入力アドレスＡＤＤＲ＿ｉｎｐｕｔ及び置換アドレスＡＤＤＲ＿ｒｐ、つまり、内部アドレスを対応する物理アドレスＡＤＤＲ＿ｐに変換する。一実施例において、内部アドレスは、物理アドレスＡＤＤＲ＿ｐと同じであるか異なり得る。
【0093】
図１３は、図１２のアドレス置換回路の動作を説明するための図である。図１３を参照して、Ｉ２Ｐ変換器１２６ｃ－１の動作を説明する。図２、図４、図１２、及び図１３を参照すると、第１プレーンＰＬ１の複数のメモリブロックＢＬＫ１０～ＢＬＫ１７に対して、それぞれ複数の内部アドレスＡＤＤＲ＿ｉ１０～ＡＤＤＲ＿ｉ１７及び複数の物理アドレスＡＤＤＲ＿ｐ１０～ＡＤＤＲ＿ｐ１７が割り当てられる。第２プレーンＰＬ２の複数のメモリブロックＢＬＫ２０～ＢＬＫ２７に対して、それぞれ複数の内部アドレスＡＤＤＲ＿ｉ２０～ＡＤＤＲ＿ｉ２７及び複数の物理アドレスＡＤＤＲ＿ｐ２０～ＡＤＤＲ＿ｐ２７が割り当てられる。
【0094】
複数の内部アドレスＡＤＤＲ＿ｉ１０～ＡＤＤＲ＿ｉ１７、ＡＤＤＲ＿ｉ２０～ＡＤＤＲ＿ｉ２７は、ストレージコントローラ１１０のフラッシュ変換レイヤ１１４によって複数のメモリブロックＢＬＫ１０～ＢＬＫ１７、ＢＬＫ２０～ＢＬＫ２７をそれぞれ選択するためのアドレスであり、複数の物理アドレスＡＤＤＲ＿ｐ１０～ＡＤＤＲ＿ｐ１７、ＡＤＤＲ＿ｐ２０～ＡＤＤＲ＿ｐ２７は、複数のメモリブロックＢＬＫ１０～ＢＬＫ１７、ＢＬＫ２０～ＢＬＫ２７を実際に選択するためのアドレスである。つまり、図１３に示したように、内部アドレス及び物理アドレスの対応関係が設定されるが、以下の図１４ａ乃至図１４ｃを参照して説明される動作方法によって対応関係が変更されてもよく、この場合、ストレージコントローラ１１０から受信された内部アドレスに対応するメモリブロックと実際にアクセスされるメモリブロックが互いに異なり得る。
【0095】
図１４ａ乃至図１４ｃは、メモリブロックの置換による内部アドレスと物理アドレスとの間の対応関係の変化を説明するための図である。図１４ａ乃至図１４ｃ参照すると、第１プレーンＰＬ１の複数のメモリブロックＢＬＫ１０～ＢＬＫ１７に対して、それぞれ複数の内部アドレスＡＤＤＲ＿ｉ１０～ＡＤＤＲ＿ｉ１７及び複数の物理アドレスＡＤＤＲ＿ｐ１０～ＡＤＤＲ＿ｐ１７が割り当てられる。第２プレーンＰＬ２の複数のメモリブロックＢＬＫ２０～ＢＬＫ２７に対して、それぞれ複数の内部アドレスＡＤＤＲ＿ｉ２０～ＡＤＤＲ＿ｉ２７及び複数の物理アドレスＡＤＤＲ＿ｐ２０～ＡＤＤＲ＿ｐ２７が割り当てられる。
【0096】
一実施例において、図１４ａに示したように、第１２及び第２プレーンＰＬ１、ＰＬ２のそれぞれに対し、不良ブロックを置換するために使用される自由スロットに対応する追加の内部アドレスＡＤＤＲ＿ｉ１８、ＡＤＤＲ＿ｉ２８が割り当てられる。一実施例において、追加の内部アドレスＡＤＤＲ＿ｉ１８、ＡＤＤＲ＿ｉ２８は、不揮発性メモリ装置１２０の内部で不良ブロックを置換するために使用され、ストレージコントローラ１１０のフラッシュ変換レイヤ１１４によって管理されない。つまり、ストレージコントローラ１１０のフラッシュ変換レイヤ１１４から出力された入力アドレス（つまり、内部アドレス）は、追加の内部アドレスＡＤＤＲ＿ｉ１８、ＡＤＤＲ＿ｉ２８に直接対応しない。
【0097】
説明の便宜上、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０が不良ブロックＢＢであると仮定する。この場合、図１４ｂに示したように、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１に対応する第１０内部アドレスＡＤＤＲ＿ｉ１０は、第１８追加の内部アドレスＡＤＤＲ＿ｉ１８に置換されるようにアドレステーブル１２６ｂ－１が構成され、第１８追加の内部アドレスＡＤＤＲ＿ｉ１８は、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７の第２７物理アドレスＡＤＤＲ＿ｐ２７変換されるようにＩ２Ｐ変換器１２６ｃ－１が構成される。
【0098】
この場合、第１０内部アドレスＡＤＤＲ＿ｉ１０が入力アドレスＡＤＤＲ＿ｉｎｐｕｔとして受信されたら、アドレス置換回路１２６－１は、第１０内部アドレスＡＤＤＲ＿ｉ１０の入力アドレスＡＤＤＲ＿ｉｎｐｕｔを第１８追加の内部アドレスＡＤＤＲ＿ｉ１８の置換アドレスＡＤＤＲ＿ｒｐに置換し、第１８追加の内部アドレスＡＤＤＲ＿ｉ１８に対応する第２７物理アドレスＡＤＤＲ＿ｐ２７を出力する。それによって、不揮発性メモリ装置１２０は、不良ブロックＢＢである第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０の代わりに、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７に対するアクセスを行う。
【0099】
または、図１４ｃに示したように、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０に対応する第１０物理アドレスＡＤＤＲ＿ｐ１０が、第１プレーンＰＬ１の第１８追加の内部アドレスＡＤＤＲ＿ｉ１８に対応し、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０に対応する第１０内部アドレスＡＤＤＲ＿ｉ１０が、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７に対応する第２７物理アドレスＡＤＤＲ＿ｐ２７に対応するように、Ｉ２Ｐ変換器１２６ｃ－１が設定される。
【0100】
この場合、第１０内部アドレスＡＤＤＲ＿ｉ１０が入力アドレスＡＤＤＲ＿ｉｎｐｕｔとして受信されたら、アドレス置換回路１２６－１は、第１０内部アドレスＡＤＤＲ＿ｉ１０に対応する第２７物理アドレスＡＤＤＲ＿ｐ２７を（つまり、内部アドレスを置換せずに）出力する。それによって、不揮発性メモリ装置１２０は、不良ブロックＢＢである第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０の代わりに、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７に対するアクセスを行う。
【0101】
一実施例において、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７は、正常ブロック（つまり、ストレージコントローラ１１０のフラッシュ変換レイヤ１１４によって管理または使用されるメモリブロック）である。
【0102】
しかし、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７は、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０に置換されているため、第１プレーンＰＬ１の第１０メモリブロックＢＬＫ１０に保存されるデータを保存することができる。つまり、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７は、ストレージコントローラ１１０のフラッシュ変換レイヤ１１４によって正常に使用されることができない。よって、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７がフラッシュ変換レイヤ１１４によって直接アクセスされることを防止するために、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７は、無効ブロック（Ｉｎｖａｌｉｄ）と処理される。この場合、フラッシュ変換レイヤ１１４は、第２プレーンＰＬ２の第２７メモリブロックＢＬＫ２７を直接アクセスしない。
【0103】
上述したように、本発明の実施例によるアドレスを置換回路は多様な方式によって、不良ブロックを他のプレーンのスペアブロックまたは正常ブロックに置換する。上述した実施例は本発明の一部の例示であって、本発明の範囲はこれに限らない。
【0104】
図１５は、図２の不揮発性メモリの動作を説明するための順序図である。図１６及び図１７は、図１５の順序図による動作を説明するための図である。図１２、図１５、図１６、及び図１７を参照すると、ステップＳ３１０において、不揮発性メモリ装置１２０は、専用メインブロックから装置情報を読み込む。ステップＳ３２０において、不揮発性メモリ装置１２０は、装置情報に基づいて装置初期化を行う。一実施例において、装置初期化は、図２を参照して説明された制御ロジック回路１２３によって行われる。
【0105】
例えば、図１６に示したように、不揮発性メモリ装置１２０は、装置情報を保存するように構成される専用メインブロックＭａｉｎ１、Ｍａｉｎ２を含む。装置情報は、不揮発性メモリ装置１２０の初期化動作のための多様な情報またはファームウェアコードを含む。一実施例において、専用メインブロックＭａｉｎ１、Ｍａｉｎ２は、不揮発性メモリ装置１２０の複数のプレーンＰＬ１、ＰＬ２に均等に割り当てられるか分配される。例えば、第１メモリブロックＭａｉｎ１は第１プレーンＰＬ１に位置し、第２メモリブロックＭａｉｎ２は第２プレーンＰＬ２に位置する。または、複数のプレーンＰＬ１、ＰＬ２のそれぞれは少なくとも一つのメインブロックを含む。
【0106】
ステップＳ３３０において、不揮発性メモリ装置１２０は初期化動作に成功（つまり、Ｐａｓｓ）したのかを判別する。初期化動作がパスであれば、不揮発性メモリ装置１２０は初期化過程を終了する。初期化動作がパスではなければ（例えば、専用メインブロックのうち少なくとも一つから装置情報が正常に読み出されていなければ）、ステップＳ３４０において、不揮発性メモリ装置１２０は専用複製ブロックから装置情報を読み込む。ステップＳ３５０において、不揮発性メモリ装置１２０は、複製ブロックから読み込んだ装置情報に基づいて初期化動作を行う。
【0107】
例えば、図１６に示したように、第１及び第２プレーンＰＬ１、ＰＬ２は、第１及び第２専用メインブロックＭａｉｎ１、Ｍａｉｎ２をそれぞれ含む。第１及び第２プレーンＰＬ１、ＰＬ２は、第１及び第２専用複製ブロックＲｅｐｌｉｃａ１、Ｒｅｐｌｉｃａ２をそれぞれ含む。第１及び第２専用複製ブロックＲｅｐｌｉｃａ１、Ｒｅｐｌｉｃａ２は、それぞれ同じプレーンの専用メインブロックＭａｉｎ１、Ｍａｉｎ２が複製されたブロックである。例えば、第１プレーンＰＬ１に含まれる第１専用複製ブロックＲｅｐｌｉｃａ１は、同じプレーン、例えば、第１プレーンＰＬ１の第１専用メインブロックＭａｉｎ１と同じ装置情報を保存するように構成される。第２プレーンＰＬ２に含まれる第２専用複製ブロックＲｅｐｌｉｃａ２は、同じプレーン、例えば、第２プレーンＰＬ２の第２専用メインブロックＭａｉｎ２と同じ装置情報を保存するように構成される。
【0108】
一実施例において、上述したように、第１及び第２プレーンＰＬ１、ＰＬ２で発生した不良ブロックの割合が互いに異なるか、または可用のスペアブロックの個数が互いに異なることがある。この場合、第１及び第２プレーンＰＬ１、ＰＬ２で可用の正常ブロックの個数が互いに異なり得るが、これは、不揮発性メモリ装置１２０の全体的な可用容量の低下を誘発する恐れがある。この場合、第１及び第２プレーンＰＬ１、ＰＬ２の不良ブロックの割合または可用のスペアブロックの個数または可用の正常ブロックの個数によって、特定プレーンに専用複製ブロックがより多く含まれるようになる。
【0109】
例えば、第１プレーンＰＬ１の不良ブロックの割合が第２プレーンＰＬ２の不良ブロックの割合より高いと仮定する。この場合、図１７に示したように、相対的に低い不良ブロックの割合を有する第２プレーンＰＬ２に第１及び第２専用複製ブロックＲｅｐｌｉｃａ１、Ｒｅｐｌｉｃａ２が含まれる。この場合、第１プレーンＰＬ１は専用複製ブロックを含まないため、可用の正常ブロックの割合が増加する。
【0110】
一実施例において、専用メインブロックまたは専用複製ブロックを他のプレーンのスペアブロックまたは正常ブロックに置換する実施例（つまり、図１７の実施例）は、入力アドレスＡＤＤＲ＿ｉｎｐｕｔがストレージコントローラ１１０から提供される代わりに不揮発性メモリ装置１２０の内部で生成または決定されるという点を除いては、図１乃至図１４を参照して説明されたメモリブロックの置換方法と類似した方法に基づいて行われる。
【0111】
図１８ａ及び図１８ｂは、図２の不揮発性メモリの動作を説明するための図である。図１、図２、図１８ａ、及び図１８ｂを参照すると、不揮発性メモリ装置１２０のメモリセルアレイ１２１は、第１乃至第４プレーンＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４を含む。第１乃至第４プレーンＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４は、メモリブロックＢＬＫ１０～ＢＬＫ１３、ＢＬＫ２０～ＢＬＫ２３、ＢＬＫ３０～ＢＬＫ３３、ＢＬＫ４０～ＢＬＫ４３をそれぞれ含む。
【0112】
一実施例において、第１乃至第４プレーンＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４のメモリブロックＢＬＫ１０～ＢＬＫ１３、ＢＬＫ２０～ＢＬＫ２３、ＢＬＫ３０～ＢＬＫ３３、ＢＬＫ４０～ＢＬＫ４３のうち少なくとも一部は、スーパーブロックを形成する。例えば、第１プレーンＰＬ１の第１１メモリブロックＢＬＫ１１、第２プレーンＰＬ２の第２１メモリブロックＢＬＫ２１、第３プレーンＰＬ３の第３１メモリブロックＢＬＫ３２、及び第４プレーンＰＬ４の第１１メモリブロックＢＬＫ４１は、第１スーパーブロックを形成する。
【0113】
一実施例において、スーパーブロックとは、不揮発性メモリ装置１２０のマルチプレーン動作によって同時にアクセス可能な動作単位を指す。つまり、第１スーパーブロックＳＢ１に含まれるメモリブロックＢＬＫ１１、ＢＬＫ２１、ＢＬＫ３２、ＢＬＫ４１は、マルチプレーン動作によって同時にアクセスされる。
【0114】
一実施例において、第２プレーンＰＬ２の一部メモリブロックＢＬＫ２１、ＢＬＫ２３が不良ブロックＢＢであると仮定する。この場合、不良ブロックがスーパーブロックを構成するのかに基づいて、同じプレーンまたは他のプレーンのメモリブロックに不良ブロックが置換される。例えば、第２１メモリブロックＢＬＫ２１が不良ブロックＢＢであれば、第２１メモリブロックＢＬＫ２１は、第１スーパーブロックＳＢ１を構成するメモリブロックであるため、同じプレーン、例えば、第２プレーンＰＬ２の第２２メモリブロックＢＬＫ２２に置換される。この場合、第１スーパーブロックＳＢは第１－１スーパーブロックＳＢ１－１に置換されるが、第１－１スーパーブロックＳＢ１は第１乃至第４プレーンＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４のそれぞれのメモリブロックＢＬＫ１１、ＢＬＫ２２、ＢＬＫ３２、ＢＬＫ４１を含む。それによって、マルチプレーン動作によって、第１－１スーパーブロックＳＢ１の各メモリブロックに対するアクセスが同時に行われる。
【0115】
それに対し、第２３メモリブロックＢＬＫ２３が不良ブロックＢＢであれば、第２３メモリブロックＢＬＫ２３は、第１スーパーブロックＳＢ１を構成するメモリブロックではないため、他のプレーン、例えば、第３プレーンＰＬ３の第３３メモリブロックＢＬＫ３３に置換される。この場合、第２３メモリブロックＢＬＫ２３が他のプレーンのメモリブロックに置換されても単一プレーン動作によってアクセスすることができるため正常なアクセス動作が行われ、第２３メモリブロックＢＬＫ２３は第１スーパーブロックＳＢ１を構成するメモリブロックではないため、不揮発性メモリ装置１２０の性能低下が誘発されない。
【0116】
図１９ａ及び図１９ｂは、図２の不揮発性メモリの動作を説明するための図である。図１、図２、図１９ａ、及び図１９ｂを参照すると、不揮発性メモリ装置１２０のメモリセルアレイ１２１は、第１乃至第４プレーンＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４を含む。第１乃至第４プレーンＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４は、メモリブロックＢＬＫ１０～ＢＬＫ１３、ＢＬＫ２０～ＢＬＫ２３、ＢＬＫ３０～ＢＬＫ３３、ＢＬＫ４０～ＢＬＫ４３をそれぞれ含む。
【0117】
図１８ａ及び図１８ｂの実施例とは異なって、図１９ａ及び図１９ｂの実施例において、スーパーブロックは２つのメモリブロックで構成される。例えば、第１プレーンＰＬ１の第１１メモリブロックＢＬＫ１１及び第２プレーンＰＬ２の第２１メモリブロックＢＬＫ２１は、第２スーパーブロックＳＢ２を形成し、第３プレーンＰＬ３の第３１メモリブロックＢＬＫ３１及び第４プレーンＰＬ４の第４１メモリブロックＢＬＫ４１は、第３スーパーブロックＳＢ３を形成する。
【0118】
一実施例において、第２プレーンＰＬ２の第２１メモリブロックＢＬＫ２１及び第３プレーンＰＬ３の第３１メモリブロックＢＬＫ３１が不良ブロックＢＢであると仮定する。この場合、図１９ｂに示したように、第２プレーンＰＬ２の第２１メモリブロックＢＬＫ２１は、第４プレーンＰＬ４の第４３メモリブロックＢＬＫ４３に置換され、第３プレーンＰＬ３の第３１メモリブロックＢＬＫ３１は、第１プレーンＰＬ１の第１４メモリブロックＢＬＫ１４に置換される。
【0119】
この場合、第２スーパーブロックＳＢ２は第２－１スーパーブロックＳＢ２－１に再構成され、第３スーパーブロックＳＢ３は第３－１スーパーブロックＳＢ３－１に再構成される。第２－１スーパーブロックＳＢ２－１は、第１プレーンＰＬ１の第１１メモリブロックＢＬＫ１１及び第４プレーンＰＬ４の第４３メモリブロックＢＬＫ４３を含み、第３－１スーパーブロックＳＢ３－１は、第３プレーンＰＬ３の第３１メモリブロックＢＬＫ３１及び第１プレーンＰＬ１の第１３メモリブロックＢＬＫ１３を含む。つまり、スーパーブロックを構成するメモリブロックが不良ブロックであれば、スーパーブロックを構成しないプレーンのメモリブロックに不良ブロックが置換されることで、各スーパーブロックに対するマルチプレーン動作が正常に行われるようになる。
【0120】
一実施例において、上述したスーパーブロックの構成に基づくメモリブロックの置換動作は、不揮発性メモリ装置１２０の製造過程で決定されるか、または不揮発性メモリ装置１２０の駆動中にストレージコントローラ１１０によって制御または設定される。
【0121】
図２０は、図１のストレージコントローラの動作を示す順序図である。図１及び図２０を参照すると、ステップＳ４１０において、ストレージコントローラ１１０は、不揮発性メモリ装置１２０の不良ブロックを検出する。例えば、ストレージコントローラ１１０は、不揮発性メモリ装置１２０の駆動中に発生する多様な不良ブロック（例えば、プログラムフェイルによる不良ブロック、訂正不可能なエラーによる不良ブロック、またはＰ／Ｅサイクル超過による不良ブロックなど）を検出する。
【0122】
ステップＳ４２０において、ストレージコントローラ１１０は置換されるターゲットブロックを決定する。例えば、ストレージコントローラ１１０は、不良ブロックが置換されるターゲットブロックを決定する。一実施例において、ストレージコントローラ１１０は、不揮発性メモリ装置１２０に含まれる複数のプレーンのうち不良ブロックが発生したプレーンと他のプレーンに含まれたメモリブロックのうちからターゲットブロックを選択する。ターゲットブロックまたはターゲットブロックが含まれたプレーンが決定される多様な条件は上述したため、それに関する詳細な説明は省略する。
【0123】
ステップＳ４３０において、ストレージコントローラ１１０は、不揮発性メモリ装置１２０のアドレステーブル及び不良ブロック情報を更新する。例えば、ステップＳ４２０の動作によって決定されたターゲットブロック及び不良ブロックの情報に基づいてアドレステーブル及び不良ブロック情報が更新される。この場合、ストレージコントローラ１１０が不良ブロックに対応する入力アドレスを提供したら、不揮発性メモリ装置１２０は、更新されたアドレステーブル及び不良ブロック情報に基づいてターゲットブロックに対するアクセスを行う。
【0124】
上述したように、本発明の実施例による不揮発性メモリ装置１２０のアドレス置換回路１２６は、不揮発性メモリ装置１２０の製造過程で発生した初期不良に対するブロック置換のために具現化されるが、本発明の範囲は、これに限らず、不揮発性メモリ装置１２０の駆動中に発生する不良ブロックをターゲットブロックに置換するようにストレージコントローラ１１０によって設定及び再構成されてもよい。
【0125】
図２１は、図１の不揮発性メモリの動作を示す順序図である。図１、図２、及び図２１を参照すると、ステップＳ５１０において、不揮発性メモリ装置１２０は、ストレージコントローラ１１０から入力アドレスＡＤＤＲ＿ｉｎｐｕｔを受信する。一実施例において、入力アドレスＡＤＤＲ＿ｉｎｐｕｔは、ストレージコントローラ１１０のフラッシュ変換レイヤ１１４によって変換された物理アドレスである。
【0126】
ステップＳ５２０において、不揮発性メモリ装置１２０は、入力アドレスに対応するメモリブロックが不良ブロックであるのかを判別する。例えば、不揮発性メモリ装置１２０のアドレス置換回路１２６は、不良ブロック情報ＩＮＦ＿ＢＢに基づいて入力アドレスＡＤＤＲ＿ｉｎｐｕｔに対応するメモリブロックが不良ブロックであるのかを判別する。
【0127】
入力アドレスに対応するメモリブロックが不良ブロックではなければ、ステップＳ５３０において、不揮発性メモリ装置１２０は、入力アドレスＡＤＤＲ＿ｉｎｐｕｔに対応するメモリブロックに対する動作を行う。入力アドレスに対応するメモリブロックが不良ブロックであれば、ステップＳ５４０において、不揮発性メモリ装置１２０は、置換されたメモリブロックに対する動作を行う。一実施例において、置換されたメモリブロックは、入力アドレスに対応するメモリブロックが含まれたプレーンとは異なるプレーンに含まれる。
【0128】
上述したように、本発明の実施例によると、不揮発性メモリ装置１２０で発生した不良ブロックは、多様な条件（例えば、各プレーンの不良ブロックの割合、可用のスペアブロックの割合、可用の正常ブロックの割合、不良ブロックが専用ブロックであるのか否かなど）に基づいて、同じプレーンまたは他のプレーンのメモリブロックに置換される。それによって、不揮発性メモリ装置１２０の全体的な可用容量が増加する。
【0129】
図２２は、本開示の一実施例によるメモリ装置を示す断面図である。
【0130】
図２２を参照すると、メモリ装置６００はＣ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。Ｃ２Ｃ構造とは、第１ウェアの上にセル領域ＣＥＬＬを含む上部チップを製作し、第１ウェハとは異なる第２ウェハの上に周辺回路領域ＰＥＲＩを含む下部チップを製作した後、前記上部チップと下部チップをボンディング（ｂｏｎｄｉｎｇ）方式によって互いに連結することを意味する。一例として、前記ボンディング方式とは、上部チップの最上部メタル層に形成されるボンディングメタルと、下部チップの最上部メタル層に形成されるボンディングメタルを互いに電気的に連結する方式を意味する。例えば、前記ボンディングメタルが銅（Ｃｕ）で形成されれば前記ボンディング方式はＣｕ－Ｃｕボンディング方式となるが、前記ボンディングメタルはアルミニウムまたはタングステンで形成されてもよい。
【0131】
メモリ装置６００の周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬのそれぞれは、外部パッドボンディング領域ＰＡと、ワードラインボンディング領域ＷＬＢＡと、ビットラインボンディング領域ＢＬＢＡとを含む。周辺回路領域ＰＥＲＩは、第１基板７１０と、層間絶縁層７１５と、第１基板７１０に形成される複数の回路素子７２０ａ、７２０ｂ、７２０ｃと、複数の回路素子７２０ａ、７２０ｂ、７２０ｃのそれぞれと連結される第１メタル層７３０ａ、７３０ｂ、７３０ｃと、第１メタル層７３０ａ、７３０ｂ、７３０ｃとの上に形成される第２メタル層７４０ａ、７４０ｂ、７４０ｃとを含む。一実施例において、第１メタル層７３０ａ、７３０ｂ、７３０ｃは相対的に抵抗が高いタングステンで形成され、第２メタル層７４０ａ、７４０ｂ、７４０ｃは相対的に抵抗が低い銅で形成される。
【0132】
本明細書では、第１メタル層７３０ａ、７３０ｂ、７３０ｃと第２メタル層７４０ａ、７４０ｂ、７４０ｃのみ示し説明したが、これに限らず、第２メタル層７４０ａ、７４０ｂ、７４０ｃの上に少なくとも一つ以上のメタル層が更に形成されてもよい。第２メタル層７４０ａ、７４０ｂ、７４０ｃの上部に形成される一つ以上のメタル層のうち少なくとも一部は、第２メタル層７４０ａ、７４０ｂ、７４０ｃを形成する銅より更に低い抵抗を有するアルミニウムなどで形成される。
【0133】
層間絶縁層７１５は、複数の回路素子７２０ａ、７２０ｂ、７２０ｃ、第１メタル層７３０ａ、７３０ｂ、７３０ｃ、及び第２メタル層７４０ａ、７４０ｂ、７４０ｃをカバーするように第１基板７１０の上に形成され、シリコン酸化物、シリコン窒化物などのような絶縁物質を含む。
【0134】
ワードラインボンディング領域ＷＬＢＡの第２メタル層７４０ｂの上に下部ボンディングメタル７７１ｂ、７７２ｂが形成される。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂとボンディング方式によって互いに電気的に連結されるが、下部ボンディングメタル７７１ｂ、７７２ｂと上部ボンディングメタル８７１ｂ、８７２ｂは、アルミニウム、銅、或いはタングステンなどで形成される。セル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂは第１メタルパッドと称され、周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂは第２メタルパッドと称される。
【0135】
セル領域ＣＥＬＬは少なくとも一つのメモリブロックを提供する。セル領域ＣＥＬＬは、第２基板８１０と共通ソースライン８２０を含む。第２基板８１０の上には、第２基板８１０の上面に垂直する方向（Ｚ軸方向）に沿って複数のワードライン８３１－８３８；８３０が積層される。ワードライン８３０の上部及び下部のそれぞれにはストリング選択ラインと接地選択ラインが配置され、ストリング選択ラインと接地選択ラインとの間に複数のワードライン８３０が配置される。
【0136】
ビットラインボンディング領域ＢＬＢＡにおいて、チャネル構造体ＣＨは第２基板８１０の上面に垂直する方向に延長されてワードライン８３０、ストリング選択ライン、及び接地選択ラインを貫通する。チャネル構造体ＣＨは、データ保存層と、チャネル層と、埋め込み絶縁層とを含むが、チャネル層は、第１メタル層８５０ｃ及び第２メタル層８６０ｃと電気的に連結される。例えば、第１メタル層８５０ｃはビットラインコンタクトであり、第２メタル層８６０ｃはビットラインである。一実施例において、ビットラインは、第２基板８１０の上面に平行な第１方向（Ｙ軸方向）に沿って延長される。
【0137】
図２２に示した一実施例において、チャネル構造体ＣＨとビットラインなどが配置される領域がビットラインボンディング領域ＢＬＢＡと定義される。ビットラインは、ビットラインボンディング領域ＢＬＢＡで、周辺回路領域ＰＥＲＩでページバッフ８９３を提供する回路素子７２０ｃと電気的に連結される。一例として、ビットラインは、周辺回路領域ＰＥＲＩで上部ボンディングメタル８７１ｃ、８７２ｃと連結されるが、上部ボンディングメタル８７１ｃ、８７２ｃは、ページバッファ８９３の回路素子７２０ｃに連結される下部ボンディングメタル７７１ｃ、７７２ｃと連結される。
【0138】
ワードラインボンディング領域ＷＬＢＡにおいて、ワードライン８３０は、第２基板８１０の上面に平行な第２方向（Ｘ軸方向）に沿って延長され、複数のセルコンタクトプラグ８４１－８４７；８４０と連結される。ワードライン８３０とセルコンタクトプラグ８４０は、第２方向（Ｘ軸方向）に沿ってワードライン８３０のうち少なくとも一部が互いに異なる長さで延長されて提供するパッドで互いに連結される。ワードライン８３０に連結されるセルコンタクトプラグ８４０の上部には第１メタル層８５０ｂと第２メタル層８６０ｂが順番に連結される。セルコンタクトプラグ８４０は、ワードラインボンディング領域ＷＬＢＡにおいて、セル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂと周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂを介して周辺回路領域ＰＥＲＩと連結される。
【0139】
セルコンタクトプラグ８４０は、周辺回路領域ＰＥＲＩでローデコーダ８９４を提供する回路素子７２０ｂと電気的に連結される。一実施例において、ローデコーダ８９４を提供する回路素子７２０ｂの動作電圧は、ページバッファ８９３を提供する回路素子７２０ｃの動作電圧とは異なる。一例として、ページバッファ８９３を提供する回路素子７２０ｃの動作電圧が、ローデコーダ８９４を提供する回路素子７２０ｂの動作電圧より大きい。
【0140】
外部パッドボンディング領域ＰＡには共通ソースラインコンタクトプラグ８８０が配置される。共通ソースラインコンタクトプラグ８８０は、金属、金属化合物、またはポリシリコンなどの導電性物質からなり、共通ソースライン８２０と電気的に連結される。共通ソースラインコンタクトプラグ８８０の上部には第１メタル層８５０ａと第２メタル層８６０ａが順番に積層される。一例として、共通ソースラインコンタクトプラグ８８０、第１メタル層８５０ａ、及び第２メタル層８６０ａが配置される領域は、外部パッドボンディング領域ＰＡと定義される。
【0141】
一方、外部パッドボンディング領域ＰＡには入出力パッド７０５、８０５が配置される。図２２を参照すると、第１基板７１０の下部には第１基板７１０の下面を覆う下部絶縁膜７０１が形成されるが、下部絶縁膜７０１の上に第１入出力パッド７０５が形成される。第１入出力パッド７０５は、第１入出力コンタクトプラグ７０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子７２０ａ、７２０ｂ、７２０ｃのうち少なくとも一つと連結され、下部絶縁膜７０１によって第１基板７１０と分離される。また、第１入出力コンタクトプラグ７０３と第１基板７１０との間には側面絶縁膜が配置され、第１入出力コンタクトプラグ７０３と第１基板７１０を電気的に分離する。
【0142】
図２２を参照すると、第２基板８１０の上部には第２基板８１０の上面を覆う上部絶縁膜８０１が形成されるが、上部絶縁膜８０１の上に第２入出力パッド８０５が配置される。第２入出力パッド８０５は、第２入出力コンタクトプラグ８０３を介して周辺回路領域ＰＥＲＩに配置される複数の回路素子７２０ａ、７２０ｂ、７２０ｃのうち少なくとも一つと連結される。
【0143】
実施例によって、第２入出力コンタクトプラグ８０３が配置される領域には第２基板８１０及び共通ソースライン８２０などが配置されない。また、第２入出力パッド８０５は、第３方向（Ｚ軸方向）でワードライン８３０とオーバーラップされない。図２２を参照すると、第２入出力コンタクトプラグ８０３は、第２基板８１０の上面に平行な方向で第２基板８１０と分離され、セル領域ＣＥＬＬの層間絶縁層８１５を貫通して第２入出力パッド８０５に連結される。
【0144】
実施例によって、第１入出力パッド７０５と第２入出力パッド８０５は選択的に形成される。一例として、メモリ装置６００は、第１基板７１０の上部に配置される第１入出力パッド７０５のみを含むか、または第２基板８１０の上部に配置される第２入出力パッド８０５のみを含んでもよい。また、メモリ装置６００が、第１入出力パッド７０５と第２入出力パッド８０５をいずれも含んでもよい。
【0145】
セル領域ＣＥＬＬと周辺回路領域ＰＥＲＩのそれぞれに含まれる外部パッドボンディング領域ＰＡとビットラインボンディング領域ＢＬＢＡのそれぞれには最上部メタル層のメタルパターンがダミーパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）として存在するか、最上部メタル層が空いていてもよい。
【0146】
メモリ装置６００は、外部パッドボンディング領域ＰＡにおいて、セル領域ＣＥＬＬの最上部メタル層に形成される上部メタルパターン８７２ａに対応して周辺回路領域ＰＥＲＩの最上部メタル層にセル領域ＣＥＬＬの上部メタルパターン８７２ａと同じ形態の下部メタルパターン７７３ａを形成する。周辺回路領域ＰＥＲＩの最上部メタル層に形成される下部メタルパターン７７３ａは、周辺回路領域ＰＥＲＩで別途のコンタクトと連結されない。これと類似して、外部パッドボンディング領域ＰＡで周辺回路領域ＰＥＲＩの最上部メタル層に形成される下部メタルパターンに対応して、セル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターンと同じ形態の上部メタルパターンを形成してもよい。
【0147】
ワードラインボンディング領域ＷＬＢＡの第２メタル層７４０ｂの上には下部ボンディングメタル７７１ｂ、７７２ｂが形成される。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂとボンディング方式によって互いに電気的に連結される。
【0148】
また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成される下部メタルパターン７５２に対応して、セル領域ＣＥＬＬの最上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン７５２と同じ形態の上部メタルパターン８９２を形成してもよい。例示的な実施例において、セル領域ＣＥＬＬの最上部メタル層に形成される上部メタルパターン８９２の上にはコンタクトを形成しない。
【0149】
例示的な実施例において、セル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩのうち一つの最上部メタル層に形成される金属パターンに対応して、セル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩのうち他の一つの最上層メタル層に前記形成された金属パターンと同じ断面形状を有する強化金属パターンが形成される。強化金属パターンにはコンタクトが形成されない。
【0150】
一実施例において、周辺回路領域ＰＥＲＩは、図１乃至図２０を参照して説明されたアドレス置換回路を含み、セル領域ＣＥＬＬは、図１乃至図２０を参照して説明されたプレーンまたはメモリブロックを含む。周辺回路領域ＰＥＲＩのアドレス置換回路は、外部コントローラから受信されたアドレスを置換し、セル領域ＣＥＬＬのプレーンまたはメモリブロックを制御する。
上述した内容は本発明を実施するための具体的な実施例である。本発明は、上述した実施例だけでなく、単純に設計変更されるか容易に変更し得る実施例も含む。また、本発明には実施例を利用して容易に変形して実施し得る技術も含まれる。よって、本発明の範囲は、上述した実施例に限って決められてはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって決められるべきである。
上述した内容は本発明を実施するための具体的な実施例である。本発明は、上述した実施例だけでなく、単純に設計変更されるか容易に変更し得る実施例も含む。また、本発明には実施例を利用して容易に変形して実施し得る技術も含まれる。よって、本発明の範囲は、上述した実施例に限って決められてはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって決められるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14a】
【図14b】
【図14c】
【図15】
【図16】
【図17】
【図18a】
【図18b】
【図19a】
【図19b】
【図20】
【図21】
【図22】