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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023074969
(43)【公開日】2023-05-30
(54)【発明の名称】半導体記憶装置、及び、半導体記憶装置の制御装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20230523BHJP
G11C 7/14 20060101ALI20230523BHJP
G11C 5/06 20060101ALI20230523BHJP
H01L 21/822 20060101ALI20230523BHJP
H10B 61/00 20230101ALI20230523BHJP
H10N 50/10 20230101ALI20230523BHJP
【ＦＩ】
G11C11/16 230
G11C7/14
G11C5/06 100
H01L27/04 P
H01L27/04 B
H01L27/105 447
H01L43/08 Z
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2021188194
(22)【出願日】2021-11-18
(71)【出願人】
【識別番号】521507497
【氏名又は名称】パワースピン株式会社
(74)【代理人】
【識別番号】110002675
【氏名又は名称】弁理士法人ドライト国際特許事務所
(72)【発明者】
【氏名】▲吉▼田 浩
(72)【発明者】
【氏名】行川 敏正
(72)【発明者】
【氏名】荒木 悟
(72)【発明者】
【氏名】福田 悦生
(72)【発明者】
【氏名】遠藤 哲郎
【テーマコード（参考）】
4M119
5F038
5F092
【Ｆターム（参考）】
4M119BB00
4M119CC05
4M119DD32
4M119DD45
4M119EE22
4M119EE27
4M119HH01
4M119HH04
4M119HH13
4M119KK01
5F038AV13
5F038AV18
5F038CD12
5F038DF05
5F092AC04
5F092AD25
5F092DA03
5F092GA01
(57)【要約】
【課題】情報の読み出し時における配線寄生抵抗の影響を低減し、メモリセルの配置可能な領域の拡大を図る。
【解決手段】半導体記憶装置は、抵抗状態を記憶可能な抵抗変化型記憶素子とスイッチとを備えるメモリセル（ＭＣ１～ＭＣｍ）を複数有するメモリセルアレイと、抵抗変化型記憶素子から情報を読み出すために、メモリセルアレイ内において選択されたメモリセルからの測定信号と参照信号とを比較して、抵抗状態を判定する読み出し判定回路（２５）と、メモリセルアレイ内におけるメモリセルの選択位置に基づいて、参照信号のレベルを補正する参照信号補正部（８１）と、を備える。
【選択図】図８
【解決手段】半導体記憶装置は、抵抗状態を記憶可能な抵抗変化型記憶素子とスイッチとを備えるメモリセル（ＭＣ１～ＭＣｍ）を複数有するメモリセルアレイと、抵抗変化型記憶素子から情報を読み出すために、メモリセルアレイ内において選択されたメモリセルからの測定信号と参照信号とを比較して、抵抗状態を判定する読み出し判定回路（２５）と、メモリセルアレイ内におけるメモリセルの選択位置に基づいて、参照信号のレベルを補正する参照信号補正部（８１）と、を備える。
【選択図】図８
【特許請求の範囲】
【請求項1】
抵抗状態を記憶可能な抵抗変化型記憶素子とスイッチとを備えるメモリセルを複数有するメモリセルアレイと、
前記抵抗変化型記憶素子から情報を読み出すために、前記メモリセルアレイ内において選択された前記メモリセルからの測定信号と参照信号とを比較して、抵抗状態を判定する読み出し判定回路と、
前記メモリセルアレイ内における前記メモリセルの選択位置に基づいて、前記参照信号のレベルを補正する参照信号補正部と、を備える半導体記憶装置。
前記抵抗変化型記憶素子から情報を読み出すために、前記メモリセルアレイ内において選択された前記メモリセルからの測定信号と参照信号とを比較して、抵抗状態を判定する読み出し判定回路と、
前記メモリセルアレイ内における前記メモリセルの選択位置に基づいて、前記参照信号のレベルを補正する参照信号補正部と、を備える半導体記憶装置。
【請求項2】
請求項１に記載の半導体記憶装置であって、
前記メモリセルアレイは、複数の領域を備え、
前記参照信号補正部は、選択されたメモリセルの存在する前記領域の位置に応じて、前記参照信号のレベルを補正する、半導体記憶装置。
前記メモリセルアレイは、複数の領域を備え、
前記参照信号補正部は、選択されたメモリセルの存在する前記領域の位置に応じて、前記参照信号のレベルを補正する、半導体記憶装置。
【請求項3】
請求項１または２に記載の半導体記憶装置であって、
前記参照信号補正部は、前記参照信号のレベルが、前記抵抗変化型記憶素子が高抵抗状態である場合の前記測定信号と、前記抵抗変化型記憶素子が低抵抗状態である場合の前記測定信号との間になるように補正する、半導体記憶装置。
前記参照信号補正部は、前記参照信号のレベルが、前記抵抗変化型記憶素子が高抵抗状態である場合の前記測定信号と、前記抵抗変化型記憶素子が低抵抗状態である場合の前記測定信号との間になるように補正する、半導体記憶装置。
【請求項4】
請求項１から３のいずれか１項に記載の半導体記憶装置であって、
前記参照信号補正部は、
可変抵抗部を備え、
前記メモリセルの選択位置に基づいて前記可変抵抗部の抵抗値を変化させることにより前記参照信号のレベルを補正する、半導体記憶装置。
前記参照信号補正部は、
可変抵抗部を備え、
前記メモリセルの選択位置に基づいて前記可変抵抗部の抵抗値を変化させることにより前記参照信号のレベルを補正する、半導体記憶装置。
【請求項5】
請求項１から３のいずれか１項に記載の半導体記憶装置であって、
前記参照信号補正部は、
導通状態を切替可能なダミーセルを複数備え、
前記メモリセルの選択位置に基づいて前記ダミーセルを選択し、選択された前記ダミーセルを経由して前記参照信号を前記読み出し判定回路に入力させることで、前記参照信号のレベルを補正する、半導体記憶装置。
前記参照信号補正部は、
導通状態を切替可能なダミーセルを複数備え、
前記メモリセルの選択位置に基づいて前記ダミーセルを選択し、選択された前記ダミーセルを経由して前記参照信号を前記読み出し判定回路に入力させることで、前記参照信号のレベルを補正する、半導体記憶装置。
【請求項6】
請求項５に記載の半導体記憶装置であって、
前記ダミーセルが、ワードライン及びソースラインの一方のラインに沿って配列される場合には、
前記参照信号補正部は、選択された前記メモリセルと、前記ワードライン及びソースラインの他方のラインと接続された前記ダミーセルを導通状態とすることで、前記参照信号のレベルを補正する、半導体記憶装置。
前記ダミーセルが、ワードライン及びソースラインの一方のラインに沿って配列される場合には、
前記参照信号補正部は、選択された前記メモリセルと、前記ワードライン及びソースラインの他方のラインと接続された前記ダミーセルを導通状態とすることで、前記参照信号のレベルを補正する、半導体記憶装置。
【請求項7】
請求項６に記載の半導体記憶装置であって、
前記ダミーセルは、前記メモリセルが備える前記スイッチとは異なる他のスイッチである、半導体記憶装置。
前記ダミーセルは、前記メモリセルが備える前記スイッチとは異なる他のスイッチである、半導体記憶装置。
【請求項8】
請求項１から７のいずれか１項に記載の半導体記憶装置であって、
前記メモリセルの選択位置は、前記メモリセルアレイ内における前記選択された前記メモリセルの物理的配置である、半導体記憶装置。
前記メモリセルの選択位置は、前記メモリセルアレイ内における前記選択された前記メモリセルの物理的配置である、半導体記憶装置。
【請求項9】
請求項８に記載の半導体記憶装置であって、
前記メモリセルの選択位置は、前記メモリセルの選択に用いられるアドレス信号、プリデコード信号、及びデコード信号のうちの少なくとも１つにより示される、半導体記憶装置。
前記メモリセルの選択位置は、前記メモリセルの選択に用いられるアドレス信号、プリデコード信号、及びデコード信号のうちの少なくとも１つにより示される、半導体記憶装置。
【請求項10】
請求項８に記載の半導体記憶装置であって、
前記メモリセルアレイ内において、前記メモリセルの前記物理的配置と論理的配置とは一致しておらず、
前記参照信号補正部は、さらに、前記メモリセルの選択位置について前記論理的配置を前記物理的配置に変換し、変換により得られた前記物理的配置に基づいて、前記参照信号のレベルを補正する、半導体記憶装置。
前記メモリセルアレイ内において、前記メモリセルの前記物理的配置と論理的配置とは一致しておらず、
前記参照信号補正部は、さらに、前記メモリセルの選択位置について前記論理的配置を前記物理的配置に変換し、変換により得られた前記物理的配置に基づいて、前記参照信号のレベルを補正する、半導体記憶装置。
【請求項11】
請求項１から１０のいずれか１項に記載の半導体記憶装置であって、
上記参照信号補正部は、さらに、前記メモリセルの個体差に応じて前記参照信号を補正する、半導体記憶装置。
上記参照信号補正部は、さらに、前記メモリセルの個体差に応じて前記参照信号を補正する、半導体記憶装置。
【請求項12】
請求項１１に記載の半導体記憶装置であって、
前記個体差は、電圧依存特性、または、温度依存特性のいずれかを含む、半導体記憶装置。
前記個体差は、電圧依存特性、または、温度依存特性のいずれかを含む、半導体記憶装置。
【請求項13】
請求項１から１２のいずれか１項に記載の半導体記憶装置であって、
前記メモリセルアレイは、複数のサブモジュールからなり、
前記参照信号補正部は、
前記サブモジュールと対応して複数設けられ、
前記サブモジュール内の前記メモリセルの選択位置、及び、前記サブモジュールと前記サブモジュールの外に設けられる前記参照信号の生成装置との位置関係に基づいて、前記参照信号を補正する、半導体記憶装置。
前記メモリセルアレイは、複数のサブモジュールからなり、
前記参照信号補正部は、
前記サブモジュールと対応して複数設けられ、
前記サブモジュール内の前記メモリセルの選択位置、及び、前記サブモジュールと前記サブモジュールの外に設けられる前記参照信号の生成装置との位置関係に基づいて、前記参照信号を補正する、半導体記憶装置。
【請求項14】
請求項１から１３のいずれか１項に記載の半導体記憶装置であって、
半導体集積回路に実装される、半導体記憶装置。
半導体集積回路に実装される、半導体記憶装置。
【請求項15】
抵抗状態を記憶可能な抵抗変化型記憶素子とスイッチとを備えるメモリセルを複数有するメモリセルアレイと、前記メモリセルアレイ内において選択された前記メモリセルからの測定信号と参照信号とを比較する読み出し判定回路と、を備える半導体記憶装置の制御装置であって、
前記制御装置は、
前記メモリセルアレイ内における前記メモリセルの選択位置に基づいて、参照信号生成部から出力される前記参照信号のレベルの補正を行い、
前記読み出し判定回路に対して、前記メモリセルアレイ内において選択された前記メモリセルからの前記測定信号と、前記参照信号とを比較させ、
前記読み出し判定回路による比較結果に基づいて、前記抵抗変化型記憶素子の抵抗状態を判定する、半導体記憶装置の制御装置。
前記制御装置は、
前記メモリセルアレイ内における前記メモリセルの選択位置に基づいて、参照信号生成部から出力される前記参照信号のレベルの補正を行い、
前記読み出し判定回路に対して、前記メモリセルアレイ内において選択された前記メモリセルからの前記測定信号と、前記参照信号とを比較させ、
前記読み出し判定回路による比較結果に基づいて、前記抵抗変化型記憶素子の抵抗状態を判定する、半導体記憶装置の制御装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、抵抗変化型記憶素子を用いた半導体記憶装置、及び、半導体記憶装置の制御装置に関する。
【背景技術】
【0002】
近年、半導体記憶装置において、記録情報の保持に電源が必要な揮発性メモリ（例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory））に替えて、記録情報の保持に電源が不要な不揮発性メモリ（例えば、ＭＲＡＭ（Magneto-resistive Random Access Memory））を用いることが検討されている。
【0003】
ＭＲＡＭは抵抗変化型記憶素子として強磁性体素子を備え、強磁性体素子の抵抗状態の違いを利用して情報を記憶する。このような抵抗変化型記憶素子から情報を読み出す場合には、所定の強磁性体素子を選択し、選択された強磁性体素子の抵抗値を測定する。そして、強磁性体素子が高抵抗状態または低抵抗状態のいずれかであるかを判定することにより、記憶された情報を読み出すことができる。
【0004】
特許文献１には、記憶素子として強磁性体素子を用いた半導体記憶素子に関する技術が開示されている。
【0005】
この技術によれば、２次元に配列されたメモリセルにより構成されるメモリセルアレイにおいて、所定のメモリセルの抵抗状態を判定することにより、記憶された情報の読み出しを行う。抵抗状態の判定は、メモリセルの配列の列方向の端部に設けられ、測定信号と参照信号との２つの入力を受け付けて両者を比較して読み出し値を決定する読み出し判定回路（例えば、センスアンプ）により行われる。
【0006】
具体的には、メモリアレイの同一行内に参照レベルに設定されたメモリセルを配置し、読み出し判定回路は、一方の端子から情報の読み出し対象のメモリセルからの測定信号を受け付ける。同時に、メモリアレイの同一行内の参照レベルに設定されたメモリセルからの参照信号を他方の端子において受け付けると、測定信号と参照信号との大きさを比較する。その結果、メモリセルの抵抗状態が判定され、記憶された情報の読み出しを行うことができる。
【0007】
同様に強磁性体素子を用いた半導体記憶素子に関する技術が、特許文献２及び３に開示されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特許第３８７３０５５号公報
【特許文献2】特許第６７４９０２１号公報
【特許文献3】特許第２８５６８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ここで、抵抗変化型記憶素子においては、抵抗値の測定時における電流経路の配線寄生抵抗が比較的大きく（例えば、数ｋΩ）、抵抗状態の判定に影響を与えるおそれがある。また、半導体製造プロセスの微細化に伴い、記憶素子が小さくなるほど配線寄生抵抗の影響は大きくなる。そのため、抵抗値を測定するために配線寄生抵抗の影響を抑制しようとすると、半導体記憶装置全体の構成やサイズの小型化が制限されてしまう。
【0010】
例えば、特許文献１に開示された技術が、１セル方式、すなわち、メモリセルが単独で動作する構成に適用される場合には、測定信号と参照信号の両者において、データ線ＤＬ及びソース線ＳＬの配線寄生抵抗の影響を受ける。
【0011】
強磁性体素子は高抵抗状態と低抵抗状態との間における測定電流の差が極めて小さい。そのため、読み出し判定回路により比較可能なレベルに参照メモリセルの抵抗値を設定しても、配線寄生抵抗の影響によりメモリセルの抵抗状態を適切に判定することが難しい。
【0012】
また、特許文献１に開示された技術を、メモリセルが対をなして動作する２セル方式の構成に適用する場合には、参照メモリも対をなして設定される。詳細には、対をなす参照メモリセルの抵抗値を高抵抗状態と低抵抗状態とに設定し、これらの参照メモリセルからの出力の中間値を参照信号として用いる。
【0013】
しかしながら、参照メモリセルを高抵抗状態及び低抵抗状態の２つの抵抗状態を設定するためには、対をなす参照メモリセルのそれぞれにデータ線とソース線とを設ける必要がある。さらに、高抵抗状態と低抵抗状態との中間値を得るためにデータ線とソース線とが並列接続されるので、全体として配線寄生抵抗が小さくなる。そのため、読み出し判定回路に入力される測定信号と参照信号における配線寄生抵抗の影響が同等とならないため、測定信号の補正が必要になるおそれがある。
【0014】
このように、記憶素子として強磁性体素子を用いた半導体記憶装置においては、高抵抗状態と低抵抗状態との間における測定電流の差が極めて小さいため、配線寄生抵抗の影響をより受けやすいので、抵抗状態の判定に使用する参照信号のレベル範囲が限定されてしまう。そのため、配線寄生抵抗の影響を受けずにメモリセルの読み出しを行おうとすると、メモリセルの配置可能な領域に制限が生じてしまうという課題がある。
【0015】
本発明は、このような課題を解決するためになされたものであり、情報の読み出し時における配線寄生抵抗の影響を低減し、メモリセルの配置可能な領域の拡大を図る半導体記憶装置、及び、半導体記憶装置の制御装置を提供することを目的とする。
【課題を解決するための手段】
【0016】
本願発明の一態様の半導体記憶装置は、抵抗状態を記憶可能な抵抗変化型記憶素子とスイッチとを備えるメモリセルを複数有するメモリセルアレイと、抵抗変化型記憶素子から情報を読み出すために、メモリセルアレイ内において選択されたメモリセルからの測定信号と参照信号とを比較して、抵抗状態を判定する読み出し判定回路と、メモリセルアレイ内におけるメモリセルの選択位置に基づいて、参照信号のレベルを補正する参照信号補正部と、を備える。
【0017】
本願発明の他の一態様の半導体記憶装置の制御装置は、抵抗状態を記憶可能な抵抗変化型記憶素子とスイッチとを備えるメモリセルを複数有するメモリセルアレイと、メモリセルアレイ内において選択されたメモリセルからの測定信号と参照信号とを比較する読み出し判定回路と、を備える半導体記憶装置に対して、メモリセルの記憶内容を読み出す。制御装置は、メモリセルアレイ内におけるメモリセルの選択位置に基づいて、参照信号生成部から出力される参照信号のレベルの補正を行い、読み出し判定回路に対して、メモリセルアレイ内において選択されたメモリセルからの測定信号と、参照信号とを比較させ、読み出し判定回路による比較結果に基づいて、抵抗変化型記憶素子の抵抗状態を判定する。
【発明の効果】
【0018】
本願発明の一態様の半導体記憶装置によれば、参照信号補正部がメモリセルの選択位置に応じて参照信号のレベルを補正する。ここで、読み出し判定回路の一方の入力である測定信号は、メモリセルの選択位置に応じた配線寄生抵抗の影響を受けている。これに対して、読み出し判定回路の他方の入力である参照信号において、参照信号補正部によりメモリセルの選択位置に応じた補正がされることで、選択位置に応じた配線寄生抵抗の影響を受けている。
【0019】
このように、読み出し判定回路に入力される測定信号及び参照信号の双方において、メモリセルの選択位置に応じた同等の配線寄生抵抗の影響が含まれることになる。その結果、測定信号と参照信号との比較時における配線寄生抵抗の影響を低減できるので、メモリセルの配置可能な領域の拡大を図ることができる。
【図面の簡単な説明】
【0020】
【発明を実施するための形態】
【0021】
以下、図面を参照して、本発明の実施の形態について説明する。実施の形態の説明において、個数や量などに言及する場合や特に記載がある場合等を除き、本発明の範囲は必ずしもその個数や量などに限定するものではない。実施形態を示す図面において、同一の名称は、同一部分または相当部分を示すものとする。また、実施形態の説明において、同一の名称を付した部分等に対しては、重複する説明は繰り返さずに省略する。
【0022】
まず、本願発明に係る実施形態の説明の前に、本願発明に係る参照信号補正部を備えない比較例の半導体記憶装置の構成及び動作について説明する。
【0023】
（比較例）
図１は、比較例の半導体記憶装置を構成するメモリセルの概略構成図である。この図には、ＭＯＳ型のトランジスタ１１（Metal-oxide-semiconductor Transistor）と強磁性体素子１２（MTJ：Magnetic Tunneling Junction）とで構成される抵抗変化型のメモリセルＭＣ（Memory Cell）が示されている。
図１は、比較例の半導体記憶装置を構成するメモリセルの概略構成図である。この図には、ＭＯＳ型のトランジスタ１１（Metal-oxide-semiconductor Transistor）と強磁性体素子１２（MTJ：Magnetic Tunneling Junction）とで構成される抵抗変化型のメモリセルＭＣ（Memory Cell）が示されている。
【0024】
トランジスタ１１は、ゲート(Ｇ)、ソース（Ｓ）、及び、ドレイン（Ｄ）を備える半導体スイッチである。ゲート（Ｇ）への電圧の印加により、ソース（Ｓ）とドレイン（Ｄ）との間の導通を制御する。トランジスタ１１は、ゲート(Ｇ)がワード線ＷＬ（Word Line）と接続され、ソース(Ｓ)がソース線ＳＬ（Source Line）と接続され、ドレイン（Ｄ）が強磁性体素子１２の一端と接続されている。強磁性体素子１２の他端はデータ線ＤＬ（Date Line）と接続される。ＭＯＳ型のトランジスタ１１は、メモリセルＭＣが備えるスイッチの一例であるが、これに限らず、半導体記憶装置に用いられる種々のスイッチであってもよい。
【0025】
強磁性体素子１２は、磁気抵抗メモリ（MRAM: Magneto-resistive Random Access Memory）型の記憶素子に相当し、磁化方向を可変的に記憶可能に構成されている。強磁性体素子１２の抵抗状態は、磁化方向に応じて低抵抗状態（平行状態）又は高抵抗状態（反平行状態）に変化する。強磁性体素子１２の抵抗値を測定して抵抗状態を判定することにより、メモリセルＭＣの記憶内容を読み出すことができる。
【0026】
図２Ａは、複数のメモリセルＭＣにより構成されるメモリセルアレイ及びその周辺の概略回路構成図である。この図には、二次元配列された複数のメモリセルＭＣにより構成されるメモリセルアレイ２１、及び、その周辺の回路構成が示されている。二次元配列されたメモリセルＭＣにおいては、同行のメモリセルＭＣは同じワード線ＷＬに接続され、同列のメモリセルＭＣは同じデータ線ＤＬ及びソース線ＳＬに接続される。図右方から左方に向かってワード線ＷＬ０～ＷＬｍ－１が設けられ、図下方から上方に向かってデータ線ＤＬ０～ＤＬｎ－１及びソース線ＳＬ０～ＳＬｎ－１が設けられている。
【0027】
ワード線ＷＬ０～ＷＬｍ－１は行制御部２２と接続されており、データ線ＤＬ０～ＤＬｎ－１及びソース線ＳＬ０～ＳＬｎ－１は列制御部２３と接続されている。行制御部２２及び列制御部２３は、ワード線ＷＬのいずれか、並びに、データ線ＤＬのいずれか及びソース線ＳＬのいずれかを制御することで、読み書きの対象となるメモリセルＭＣを選択する。
【0028】
行制御部２２は、ロウ（Row）デコーダとワードドライブとを備える。ロウデコーダは、読み書き対象のメモリセルＭＣを示す信号を受け付けると、読み書き対象のメモリセルＭＣのワード線ＷＬを求める。ここで、ワードドライブはワード線ＷＬ～ＷＬｍ－１と接続されるアドレスバスを備え、アドレスバスと対応するアドレス信号の入力を受け付ける。そのため、ロウデコーダは、求めたワード線ＷＬと対応するアドレス信号をワードドライブに出力すると、ワードドライブにおいて所定のアドレスバスに電圧が印加される。このような動作によって、所定のワード線ＷＬが選択される。
【0029】
列制御部２３は、カラム（Column）デコーダとカラムスイッチとを含む。カラムスイッチはメモリセルアレイ２１側のデータ線ＤＬ及びソース線ＳＬと、反対側（書き込みドライブ２４又は読み出し判定回路２５）の端子（ＤＬ端子及びＳＬ端子）との接続を制御する。列制御部２３が読み書き対象のメモリセルＭＣを示す信号を受け付けると、カラムデコーダが、読み書き対象のメモリセルＭＣのデータ線ＤＬ及びソース線ＳＬを求める。そして、カラムデコーダは、求めたデータ線ＤＬ及びソース線ＳＬと接続されたカラムスイッチを導通させる。このような動作により。メモリセルアレイ２１側において選択されるメモリセルＭＣと接続されるデータ線ＤＬ及びソース線ＳＬが、反対側（書き込みドライブ２４又は読み出し判定回路２５）の端子と接続される。
【0030】
このように、行制御部２２により所定のワード線ＷＬに電圧が印加され、列制御部２３によりメモリセルアレイ２１側と反対側（書き込みドライブ２４又は読み出し判定回路２５）との間でデータ線ＤＬ及びソース線ＳＬとが接続される。これにより、所定のメモリセルＭＣが選択されて、情報の読み書き制御が行われる。
【0031】
所定のメモリセルＭＣに対するデータの書き込み制御は、以下のようにして行われる。まず、行制御部２２により、書き込み対象のメモリセルＭＣと接続されるワード線ＷＬに電圧が印加されると、選択されたメモリセルＭＣ内のトランジスタ１１が導通される。そして、列制御部２３により、メモリセルアレイ２１側のいずれかのデータ線ＤＬ及びソース線ＳＬと、書き込みドライブ２４のデータ線ＤＬ及びソース線ＳＬとがそれぞれ接続される。
【0032】
このような状態において、書き込みドライブ２４によりデータ線ＤＬをソース線ＳＬよりも高いレベルに設定することにより、選択されたメモリセルＭＣの強磁性体素子１２は高抵抗状態となる。書き込みドライブ２４によりデータ線ＤＬをソース線ＳＬよりも低いレベルに設定することにより、選択されたメモリセルＭＣの強磁性体素子１２は低抵抗状態となる。このようにして、書き込みドライブ２４は、選択されたメモリセルＭＣに対しての情報の書き込み処理を行う。なお、データ線ＤＬとソース線ＳＬとの電位関係と、強磁性体素子１２の抵抗状態（高抵抗状態／低抵抗状態）の関係については、上述の説明に限らない。強磁性体素子１２とデータ線ＤＬ及びソース線ＳＬとの接続関係により強磁性体素子１２の抵抗状態が定まるため、データ線ＤＬとソース線ＳＬとの電位関係と、抵抗状態（高抵抗状態／低抵抗状態）との関係については、上述の説明とは異なり逆であっても良い。
【0033】
次に、所定のメモリセルＭＣからのデータの読み出し制御について説明する。行制御部２２により、書き込み対象のメモリセルＭＣと接続されるワード線ＷＬに電圧が印加されると、選択されたメモリセルＭＣ内のトランジスタ１１が導通される。そして、列制御部２３により、読み出し判定回路２５の測定信号の入力端子と、メモリセルアレイ２１において選択されたメモリセルＭＣと接続されたデータ線ＤＬとが接続される。なお、メモリセルアレイ２１の参照信号の入力端子は、参照信号生成部２６と接続されている。
【0034】
このような状態において、読み出し判定回路２５は、選択されたメモリセルＭＣから入力される測定信号、及び、参照信号生成部２６から入力される参照信号を受け付ける。読み出し判定回路２５は、測定信号と参照信号のレベルを比較し、比較結果に応じてメモリセルＭＣの強磁性体素子１２の抵抗状態を判定する。これにより、メモリセルＭＣに記憶されている情報を読み出すことができる。なお、読み出し判定回路２５は、電圧値または電流値のいずれを取得して比較してもよい。
【0035】
ここで、書き込み動作と読み出し動作では、ワード線ＷＬ、データ線ＤＬ、及び、ソース線ＳＬのそれぞれにおける最適電圧（電流）が異なる。そのため、最適なレンジの電圧（電流）が用いられるように、メモリセルアレイ２１の周辺に配置するトランジスタ１１を、高電圧用または低電圧用で使い分けて設計する必要がある。
【0036】
このように、読み出し判定回路２５を用いて、メモリセルＭＣから出力される電流値または電圧値のいずれかを参照値（参照電流または参照電圧）と比較して、メモリセルＭＣの抵抗状態を判定する。以下においては、電流値が用いられる場合を電流モードと称し、電圧値が用いられる場合を電圧モードと称する。電流モードである場合の読み出し判定回路２５の一例の構成としては、センスアンプが考えられる。例えば、センスアンプは、入力端子を介して受け付ける測定信号と参照信号の電流の大小関係に応じて、ハイレベル／ローレベルの電圧を出力する。その結果、この電圧レベルによりメモリセルＭＣの抵抗状態を判定できる
【0037】
読み出し判定回路２５は、センスアンプに限られず、例えば、図２Ｂ～２Ｅに示されるような構成であってもよい。図２Ｂ、２Ｄに示した読み出し判定回路２５は、電流モードにおいて使用され、入力される電流値を比較する回路であり、図２Ｃ、２Ｅに示した読み出し判定回路２５は、電圧モードにおいて使用され、入力された電圧値を比較する回路である。
【0038】
図２Ｂの構成によれば、読み出し判定回路２５は、電流比較回路２５１であってもよい。電流比較回路２５１は、入力１と入力２の入力電流値を比較し、例えば入力１の電流値が入力２の電流値よりも大きい場合には、ハイレベルの電圧が出力される。
【0039】
図２Ｃの構成によれば、読み出し判定回路２５は、電圧比較回路２５２であってもよい。電圧比較回路２５２は、入力１と入力２の入力電圧値を比較し、例えば入力１の電圧値が入力２の電圧値よりも大きい場合には、ハイレベルの電圧が出力される。
【0040】
図２Ｄの構成によれば、読み出し判定回路２５は、電流比較回路２５３と電圧比較回路２５４とが直列に接続されて構成されている。電流比較回路２５３は、２つの入力端子を介して入力される電流値に応じて、２つの出力端子のそれぞれに大小関係を維持した電圧値を出力する。そして、電圧比較回路２５４は、２つの入力端子を介して入力される電圧値の大小関係に応じて、ハイレベル／ローレベルの電圧を出力する。
【0041】
図２Ｅの構成によれば、読み出し判定回路２５は、３つの電圧比較回路２５５～２５７が直列に接続されて構成されている。電圧比較回路２５５、２５６は、それぞれ、２つの入力端子を介して入力される電圧値に応じて、２つの出力端子のそれぞれに大小関係を維持した電圧値を出力する。そして、電圧比較回路２５７は、２つの入力端子を介して入力される電圧値の大小関係に応じて、ハイレベル／ローレベルの電圧を出力する。
【0042】
このように、図２Ｄ、２Ｅに示す読み出し判定回路２５では、複数段の比較回路を組み合わせて構成されることで、２つの入力値を比較して出力する判定回路構成として、比較感度、動作速度、及び、消費電力等の向上と、これらの最適化とを図ることができる。
【0043】
図３は、メモリセルアレイ２１の周辺の概略回路構成図である。この図においては、可読性のために、メモリセルアレイ２１として選択された１つのメモリセルＭＣが代表的に示されている。また、以下に説明するように、点線で示されたメモリセルアレイ２１の周囲の高耐圧素子領域３１においては、電圧耐性の高い高電圧用の半導体素子を用いる必要がある。高耐圧素子領域３１の外部においては、低電圧用の半導体素子を用いればよい。なお、高電圧用の半導体素子が用いられる高耐圧素子領域３１と、低電圧用の半導体素子が用いられる領域との境界については、回路方式や回路構成等から合理的、効率的要素等により決定されるものであって、この図の例に限定されない。
【0044】
高耐圧素子領域３１の図右方においては、白丸で示された出力端子と接続された列制御部２３のカラムスイッチが設けられている。列制御部２３（カラムスイッチ）が制御されることで、選択されるメモリセルＭＣと接続されるデータ線ＤＬと読み出し判定回路２５の測定信号の入力端との間の接続が制御される。また、読み出し判定回路２５の出力端にはラッチ回路３２が設けられている。ラッチ回路３２は、読み出し判定回路２５の出力結果を後段で利用可能にするために設けられる保持回路である。この図の例においては増幅器（アンプ）を備えていないが、増幅器を備えていてもよい。
【0045】
高耐圧素子領域３１の図左方においては、白丸で示された３つの端子、具体的には、制御信号の受付端子、及び、書き込み処理に用いられる２つの書き込み端子が設けられている。制御端子が制御信号を受け付けている間、選択されたメモリセルＭＣからのデータの読み出し、又は、選択されたメモリセルＭＣへのデータの書き込みが行われる。２つの書き込み端子には、構成３３１～３３３を経た書き込みデータＤｉｎ、及び、書き込みデータＤｉｎの反転データＳｉｎが入力される。データの書き込み処理時においては、これらの２つの書き込み端子の入力に応じて、メモリセルＭＣの強磁性体素子１２の抵抗状態を変化させる。
【0046】
詳細には、２つの書き込み端子の前段（図左方）では、ラッチ回路３３１と、２つの論理積演算器３３２、３３３が設けられ、書き込みデータＤｉｎ、及び、書込許可信号ＷＥの入力を受け付ける。論理積演算器３３２は、ラッチ回路３３１を介して入力される書き込みデータＤｉｎ、及び、書込許可信号ＷＥを受け付けて論理和処理を行う。このようにすることで、書込許可信号ＷＥがオンである場合に、書き込みデータＤｉｎがデータ線ＤＬに入力される。
【0047】
論理積演算器３３３は、反転された書き込みデータＤｉｎ、及び、書込許可信号ＷＥを受け付けて論理和処理を行う。このようにすることで、書込許可信号ＷＥがオンである場合に、書き込みデータＤｉｎの反転データＳｉｎがソース線ＳＬに入力される。
【0048】
高耐圧素子領域３１の内部においてデータ線ＤＬには、レベルシフタ３４Ｄ、制御付インバーター３５Ｄ（クロックインバータ）、及び、制御スイッチ３６Ｄが設けられている。レベルシフタ３４Ｄ及び制御付インバーター３５Ｄが設けられていることにより、書き込みデータＤｉｎの大きさによらず、データ線ＤＬに最適なレベルの信号を入力するとともに、逆方向の電流の発生を抑制できる。
【0049】
同様に、ソース線ＳＬには、レベルシフタ３４Ｓ、インバーター３５Ｓ、及び、制御スイッチ３６Ｓが設けられている。ワード線ＷＬには、レベルシフタ３４Ｗ、及び、インバーター３５Ｗが設けられている。
【0050】
制御信号が伝達される制御線ＣＬにおいては、レベルシフタ３４Ｃ、インバーター３５１Ｃ、３５２Ｃが設けられている。ここで、データ線ＤＬ及びソース線ＳＬに設けられる制御スイッチ３６Ｄ、３６Ｓは、ゲートに正の電圧を印加するとオンとなるＮ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）と、ゲートに負の電圧を印加するとオンとなるＰ型ＭＯＳＦＥＴとの組み合わせにより構成されている。インバーター３５１Ｃから出力される制御信号をＮ型ＭＯＳＦＥＴに入力させるとともに、インバーター３５２Ｃから出力される制御信号を反転させてＰ型ＭＯＳＦＥＴに入力させることにより、制御信号がハイレベルの場合に制御スイッチ３６Ｄ、３６Ｓが導通される。
【0051】
さらに、データ線ＤＬと列制御部２３との間にはトランジスタスイッチ３７Ｄが設けられ、ソース線ＳＬの接地端にはトランジスタスイッチ３７Ｓが設けられている。インバーター３５２Ｃから出力される制御信号により、トランジスタスイッチ３７Ｄ、３７Ｓは制御される。そして、制御信号がオンである場合に、測定信号が列制御部２３を介して読み出し判定回路２５の測定信号の入力端子に入力されるので、読み出し判定回路２５が測定信号と参照信号との比較を行うことで、情報の読み出し処理を行うことができる。
【0052】
ここで、高耐圧素子領域３１の構成に着目すれば、データ線ＤＬ、ソース線ＳＬ、ワード線ＷＬ、及び制御線ＣＬのレベルを合わせるために、レベルシフタ３４Ｄ、３４Ｓ、３４Ｃ、３４Ｗを用いる必要がある。高耐圧素子領域３１においては、レベルシフタ３４Ｄ、３４Ｓ、３４Ｃ、３４Ｗにより電圧レベルが高められているため、半導体素子は高電圧用の部品を使用する必要がある。一方、高耐圧素子領域３１の外部においては、低電圧用の半導体素子を用いてもよい。このように、レベルシフタ３４の配置に応じて、半導体記憶装置の全体のサイズ及び動作特性を設計する必要がある。
【0053】
図４は、半導体記憶装置の概略構成図である。半導体記憶装置４１は、メモリセルアレイ２１、行制御部２２、列制御部２３、書き込みドライブ２４、読み出し判定回路２５、参照信号生成部２６、及び、入出力バッファ４２を有する。入出力バッファ４２は、半導体記憶装置４１の全体を制御する上位コントローラとの間でやりとりする入出力データを一時的に記憶する。なお、上述のように、行制御部２２はロウデコーダ及びワードドライブを備え、列制御部２３はカラムデコーダ及びカラムスイッチを備える。
【0054】
ここで、メモリセルＭＣの記憶内容の読み出しは、メモリセルＭＣの強磁性体素子１２が低抵抗状態か高抵抗状態かのいずれかであるかを判別することにより行われる。しかしながら、強磁性体素子１２の抵抗値を測定して抵抗状態を判定する場合には、選択されるメモリセルＭＣのメモリセルアレイ２１内の配置に応じて、配線寄生抵抗を考慮する必要がある。
【0055】
図５は、読み出し判定回路２５の周辺の概略回路構成図である。この図においては、読み出し判定回路２５から最も近い端（近端）にある１行目のメモリセルＭＣ１と、最も遠い端（遠端）にあるｍ行目のメモリセルＭＣｍとが代表例として示されている。
【0056】
太線矢印で示されるように、遠端のメモリセルＭＣｍの読み出し時は、読み出し判定回路２５から、データ線ＤＬ及びメモリセルＭＣｍを介し、ソース線ＳＬの近端の接地部までの配線に電流が流れる。すなわち、データ線ＤＬの近端から遠端のメモリセルＭＣｍまでの抵抗値ＲＤＬｍと、ソース線ＳＬの近端から遠端のメモリセルＭＣｍまでの抵抗値ＲＳＬｍとの和「ＲＤＬｍ＋ＲＳＬｍ」が配線寄生抵抗となる。
【0057】
ここで、メモリセルＭＣｍの読み出し時には、読み出し判定回路２５による読み出し電流から測定抵抗値ＲＭＣを求め、メモリセルＭＣが高抵抗状態か低抵抗状態かを判定する。しかしながら、強磁性体素子１２の抵抗値Ｒの評価において、測定抵抗値ＲＭＣには、強磁性体素子１２の抵抗値だけでなく、配線寄生抵抗「ＲＤＬ＋ＲＳＬ」が含まれてしまう。
【0058】
さらに、近端のメモリセルＭＣ１の測定時においては、データ線ＤＬ及びソース線ＳＬの配線寄生抵抗はゼロとなる。このように、メモリセルＭＣの配置に応じて配線寄生抵抗の大きさが異なるため、メモリセルＭＣの抵抗状態の判定を適切に行えないおそれがある。
【0059】
図６は、電流モードにおいて、読み出し判定回路２５に入力される読み出し電流と選択されたメモリセルＭＣの位置との関係を示すグラフである。この図には、メモリセルＭＣの読み出し時において、読み出し判定回路２５に入力される電流値ＩＣＥＬＬと、選択されたメモリセルＭＣの読み出し判定回路２５からの距離との関係が示されている。
【0060】
横軸には、読み出し判定回路２５に入力される電流値ＩＣＥＬＬが示されている。縦軸には、読み出し対象のメモリセルＭＣの読み出し判定回路２５からの距離が示されている。なお、縦軸においては、図５の近端が下段部に相当し、図５の遠端が中段部に相当する。そして、上段部には、理論的に読み出し可能なメモリセルＭＣの配置の最も遠い端（最遠端）が示されている。
【0061】
このグラフでは、選択されたメモリセルＭＣが高抵抗状態である場合に読み出し判定回路２５に入力される電流値がＩＣＥＬＬ１で示され、低抵抗状態である場合の電流値がＩＣＥＬＬ０で示されている。電流値は抵抗値と反比例の関係であるため、全体として、高抵抗状態の電流値ＩＣＥＬＬ１は、低抵抗状態の電流値ＩＣＥＬＬ０よりも小さい。読み出し判定回路２５からの距離が遠くなるほど（図上方であるほど）配線寄生抵抗が大きくなるので、高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０は、読み出し判定回路２５からの距離が遠くなるほど、小さくなる。
【0062】
ここで、読み出し電流値ＩＣＥＬＬが参照電流Ｉｒｅｆよりも大きいか否かにより、メモリセルＭＣの抵抗状態が判定される。そのため、例えば近端において、参照電流Ｉｒｅｆは、高抵抗状態の電流値ＩＣＥＬＬ１（Ａ点）と低抵抗状態の電流値ＩＣＥＬＬ０（Ｂ点）との間である必要がある。同様に、遠端において、参照電流Ｉｒｅｆは、高抵抗状態の電流値ＩＣＥＬＬ１（Ｃ点）と低抵抗状態の電流値ＩＣＥＬＬ０（Ｄ点）との間である必要がある。
【0063】
また、同じ参照電流Ｉｒｅｆを用いてメモリセルＭＣの抵抗状態を判定する場合には、理論的に最も遠いメモリセルＭＣの配置位置（最遠端）は以下のように定められる。任意のメモリセルＭＣの配置において、参照電流Ｉｒｅｆは、高抵抗状態の電流値ＩＣＥＬＬ１と低抵抗状態の電流値ＩＣＥＬＬ０との間の値である必要がある。そのため、近端での高抵抗状態の電流値ＩＣＥＬＬ１（Ａ点）は、理論的に読み出し可能な最遠端の低抵抗状態の電流値ＩＣＥＬＬ０（Ｅ点）よりも小さくなる必要がある。このように定められる位置より遠く（Ｅ点よりも上方）にメモリセルＭＣが配置されてしまうと、低抵抗状態の電流値ＩＣＥＬＬ０は、近端の高抵抗状態の電流値ＩＣＥＬＬ１よりも小さくなってしまい、同じ参照電流Ｉｒｅｆを用いて抵抗状態を判定することはできなくなる。
【0064】
そして、同じ参照電流Ｉｒｅｆを用いて抵抗状態を判定する場合、「ＲＭＣ１－ＲＭＣ０」と等しくなる「ＲＤＬｆ＋ＲＤＳｆ」が、理想状態での最遠端（理論的最遠端）となる。また、同じ参照電流Ｉｒｅｆを用いて抵抗状態を判定する場合、「ＲＤＬｆ＋ＲＤＳｆ」が、論理的に設計可能な最遠端の配線寄生抵抗である。
【0065】
さらに、安定的にメモリセルＭＣの読み出しを行うためには、配線寄生抵抗「ＲＤＬ＋ＲＳＬ」は、測定抵抗値ＲＭＣの高抵抗状態と低抵抗状態との差「ＲＭＣ１－ＲＭＣ０」の半分程度であるのが望ましい。そのため、「（ＲＭＣ１－ＲＭＣ０）／２＝ＲＤＬｍ＋ＲＳＬｍ」となる位置を、メモリセルＭＣが配置可能な遠端として定義する。なお、近端では配線寄生抵抗はゼロとみなせるため、「ＲＤＬ１＋ＲＳＬ１＝０」となる。
【0066】
ここで、参照電流Ｉｒｅｆの上限及び下限について検討すると以下のとおりである。近端に配置されるメモリセルＭＣについては、高抵抗状態の電流値ＩＣＥＬＬ１（Ａ点）と低抵抗状態の電流値ＩＣＥＬＬ０（Ｂ点）とを判別するためには、参照電流ＩｒｅｆはＡ点とＢ点との間に存在する必要がある。また、遠端に配置されるメモリセルにおいて、高抵抗状態の電流値ＩＣＥＬＬ１（Ｃ点）と低抵抗状態の電流値ＩＣＥＬＬ０（Ｄ点）とを判別するためには、参照電流ＩｒｅｆはＣ点とＤ点との間に存在する必要がある。
【0067】
そのため、近端から遠端までの間に並設されるメモリセルＭＣの抵抗状態を判別するためには、上限参照電流Ｉｒｅｆ＿ｍａｘがＤ点により定まり、下限参照電流Ｉｒｅｆ＿ｍｉｎがＡ点により定まる。そして、上限参照電流Ｉｒｅｆ＿ｍａｘと下限参照電流Ｉｒｅｆ＿ｍｉｎとの中間値を、抵抗状態の判定に用いる参照電流Ｉｒｅｆとして定める。
【0068】
これにより、参照電流Ｉｒｅｆが高抵抗状態の電流値ＩＣＥＬＬ１と低抵抗状態の電流値ＩＣＥＬＬ０との中間に位置することで、読み出し判定回路２５からの距離によらず参照電流Ｉｒｅｆと高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０との差が所定値（「Ｉｒｅｆ＿ｍａｘ－Ｉｒｅｆ」または、「Ｉｒｅｆ－Ｉｒｅｆ＿ｍｉｎ」）よりも大きくなる。これにより、メモリセルＭＣの抵抗状態の判定において精度向上を図ることができる。
【0069】
なお、このように定められた参照電流Ｉｒｅｆを用いて、仮に、メモリセルＭＣが遠端を超えて最遠端まで配列される場合について検討すれば、以下のとおりである。参照電流Ｉｒｅｆと低抵抗状態の電流値ＩＣＥＬＬ０とが一致する点Ｆに応じた距離までに配置されるメモリセルＭＣについては、抵抗状態を判定できる。しかしながら、Ｆ点以遠に配置されるメモリセルＭＣについては、参照電流Ｉｒｅｆが高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０を上回るため、抵抗状態を判定することはできない。
【0070】
図７は、電圧モードにおいて、読み出し電圧と選択されたメモリセルＭＣの位置との関係を示すグラフである。この図は、図６に示されるグラフと対応し、読み出し判定回路２５が電流値に替えて電圧値を読み出す例を示す。そして、横軸には、読み出し判定回路２５に入力される電流値ＩＣＥＬＬに替えて、読み出し判定回路２５に入力されるデータ線ＤＬの電圧値ＶＤＬが示されている。読み出し判定回路２５で用いられる参照信号は、参照電圧Ｖｒｅｆである。
【0071】
この図に示されるように、電圧値ＶＤＬは抵抗値に応じた値となるため、全体として、高抵抗状態の電圧値ＶＤＬ１は低抵抗状態の電圧値ＶＤＬ０よりも大きい。また、読み出し判定回路２５からの距離が遠くなるほど、配線寄生抵抗が大きくなり、高抵抗状態の電圧値ＶＤＬ１及び低抵抗状態の電圧値ＶＤＬ０は大きくなる。
【0072】
同様に、参照電圧Ｖｒｅｆの上限及び下限について検討すると以下のとおりである。近端に配置されるメモリセルＭＣにおいて、高抵抗状態の電圧値ＶＤＬ１（Ａ点）と低抵抗状態の電圧値ＶＤＬ０（Ｂ点）とを判別するためには、参照電圧ＶｒｅｆはＡ点とＢ点との間に存在する必要がある。また、遠端に配置されるメモリセルＭＣにおいて、高抵抗状態の電圧値ＶＤＬ１（Ｃ点）と低抵抗状態の電圧値ＶＤＬ０（Ｄ点）とを判別するためには、参照電圧ＶｒｅｆはＣ点とＤ点との間に存在する必要がある。
【0073】
そのため、近端から遠端までの間に並設されるメモリセルＭＣの抵抗状態を判別するためには、上限参照電圧Ｖｒｅｆ＿ｍａｘはＡ点により定まり、下限参照電圧Ｖｒｅｆ＿ｍｉｎはＤ点により定まる。また、上限参照電圧Ｖｒｅｆ＿ｍａｘと下限参照電圧Ｖｒｅｆ＿ｍｉｎとの中間値が、参照電圧Ｖｒｅｆとして用いられる。
【0074】
なお、仮に、メモリセルＭＣが遠端を超えて最遠端まで配列される場合について検討すれば以下のとおりである。参照電圧Ｖｒｅｆと高抵抗状態の電圧値ＶＤＬ０との交点Ｆにより定められる距離までに配置されるメモリセルＭＣについては、抵抗状態を判定できる。しかしながら、Ｆ点以遠に配置されるメモリセルＭＣについては、参照電圧Ｖｒｅｆが高抵抗状態の電圧値ＶＤＬ１及び低抵抗状態の電圧値ＶＤＬ０を下回るため、抵抗状態を判定することはできない。
【0075】
以上が比較例におけるメモリセルＭＣの読み出し処理の説明となる。以下に示される本願発明の実施形態によれば、データ線ＤＬとソース線ＳＬの配線寄生抵抗の影響を低減するために、参照信号補正部が設けられる。これにより、読み出し判定回路２５からより遠くに配置されるメモリセルＭＣについて抵抗状態を判定できるようになる。
【0076】
（第１実施形態）
比較例においては、図６、図７に示すように、メモリセルＭＣを中段の遠端までしか配置できず、上段の最遠端まで配置できない。第１実施形態においては、参照信号補正部を備えることにより、比較例における上段の最遠端にまでメモリセルＭＣを配置できるようになる。なお、本実施形態に係る半導体記憶装置は、比較例で説明した半導体記憶装置４１と基本的な構成が略同等であるため、以下、図４に示した半導体記憶装置４１を本実施形態に係る半導体記憶装置４１とし、主に、半導体記憶装置４１に設けられた読み出し判定回路２５の周辺の回路構成に着目して説明する。
比較例においては、図６、図７に示すように、メモリセルＭＣを中段の遠端までしか配置できず、上段の最遠端まで配置できない。第１実施形態においては、参照信号補正部を備えることにより、比較例における上段の最遠端にまでメモリセルＭＣを配置できるようになる。なお、本実施形態に係る半導体記憶装置は、比較例で説明した半導体記憶装置４１と基本的な構成が略同等であるため、以下、図４に示した半導体記憶装置４１を本実施形態に係る半導体記憶装置４１とし、主に、半導体記憶装置４１に設けられた読み出し判定回路２５の周辺の回路構成に着目して説明する。
【0077】
図８は、第１実施形態に係る半導体記憶装置４１における読み出し判定回路２５の周辺の概略回路構成図である。この図によれば、図５に示された比較例の構成と比較すると、参照信号補正部である可変抵抗部８１が設けられている。なお、後述のように、図７に示された比較例での最遠端までメモリセルＭＣは配置できるため、本実施形態の遠端は、比較例の最遠端に相当するものとする。また、図示された例は、電圧モードで動作するものとする。すなわち、読み出し判定回路２５は、２つの入力端子から入力される入力電圧の大小関係に応じて、ハイレベル／ローレベルの電圧値を出力する。
【0078】
可変抵抗部８１は、選択されたメモリセルＭＣの位置情報（選択位置情報）Ｌを受け付けると、選択位置情報Ｌに示された選択されるメモリセルＭＣの位置に応じて抵抗値を変化させる。選択位置情報Ｌは、例えば、ワード線ＷＬを示す情報である。読み出し判定回路２５から選択されるメモリセルＭＣまでの距離が遠いほど、可変抵抗部８１の抵抗値が大きくなるように変化する。選択位置情報Ｌは、例えば、行制御部２２の制御に用いられるワード線ＷＬのアドレス信号である。
【0079】
なお、メモリセル以外の構成、すなわち、行制御部２２、読み出し判定回路２５、参照信号生成部２６、可変抵抗部８１、及び、その他の制御に係る構成の全部又は一部を、１つの制御装置８２により実現してもよい。なお、制御装置８２は、例えば、ＣＰＵ（中央処理装置）、メモリ、及び入出力部を備える汎用のマイクロコンピュータを備え、読み出し判定回路２５や可変抵抗部８１の電子部品を制御することにより実現できる。マイクロコンピュータを電子部品のコントローラとして機能させるためには、コンピュータプログラム（制御プログラム）がマイクロコンピュータにインストールされて実行される。これにより、汎用のマイクロコンピュータは、制御装置８２において所定のプログラムを実行するコントローラとして機能する。
【0080】
図９は、読み出し判定回路２５に入力される読み出し電流と選択されたメモリセルＭＣの位置との関係を示すグラフであり、比較例の図６と対応する。なお、この図においては、上段の図６では最遠端として示された位置が、遠端として示される。これは、本実施形態では、当該位置において、メモリセルＭＣの読み出しが可能であるためである。
【0081】
この図に示されるように、参照電流Ｉｒｅｆは、高抵抗状態の電流値ＩＣＥＬＬ１と低抵抗状態の電流値ＩＣＥＬＬ０との中間値となるように、読み出し判定回路２５からの距離に応じて大きさが変化する。これは、参照電流Ｉｒｅｆがこの中間値となるように、可変抵抗部８１の抵抗値が変化するためである。
【0082】
このように参照電流Ｉｒｅｆを設定することで、上段に示される遠端、すなわち、比較例の最遠端に相当する位置であっても、参照電流Ｉｒｅｆは、高抵抗状態の電流値ＩＣＥＬＬ１（Ｇ点）と低抵抗状態の電流値ＩＣＥＬＬ０（Ｅ点）との間に位置する。そのため、読み出し電流値ＩＣＥＬＬと参照電流Ｉｒｅｆとを比較することにより、メモリセルＭＣの抵抗状態を判定できる。
【0083】
その結果、読み出し判定回路２５からより遠くまでメモリセルＭＣを配置できるので、データ線ＤＬの配線寄生抵抗（ＲＤＬ）及びソース線ＳＬの配線寄生抵抗（ＲＳＬ）に起因するメモリセルＭＣの配置の制限を低減できる。具体的には、比較例ではメモリセルＭＣを配置できなかった図６の最遠端（図９の遠端に相当）でもメモリセルＭＣが配置可能となり、メモリセルアレイの面積の拡大を図ることができる。
【0084】
さらに、参照電流Ｉｒｅｆが、高抵抗状態の電流値ＩＣＥＬＬ１と低抵抗状態の電流値ＩＣＥＬＬ０との中間に位置することで、読み出し判定回路２５からの距離によらず参照電流Ｉｒｅｆと高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０との差が一定となる。これにより、メモリセルＭＣの抵抗状態の判定において精度向上を図ることができる。
【0085】
なお、本実施形態においては、読み出し判定回路２５は電流モードで動作して、メモリセルＭＣの抵抗状態を判断するために、メモリセルＭＣからの出力電流と、参照電流との大小関係を判定する例について説明した。具体的には、読み出し判定回路２５として、図２Ｂに示したように、電流比較回路２５１からなる読み出し判定回路２５や、図２Ｄに示したように、２段構成の読み出し判定回路２５を適用した例を説明した。このような構成において、可変抵抗部８１によって読み出し判定回路２５に入力される参照電流の値が変更された。
【0086】
このような構成に限らず、読み出し判定回路２５は電圧モードで動作して、メモリセルＭＣの抵抗状態を判断するために、メモリセルＭＣからの出力電圧と、参照電圧との大小関係を判定してもよい。具体的に、読み出し判定回路２５としては、図２Ｃに示したように、電圧比較回路２５３からなる読み出し判定回路２５や、図２Ｅに示したような、３段構成の読み出し判定回路２５を適用してもよい。このような構成においては、読み出し判定回路２５に入力される参照電圧が変更されることになる。
【0087】
また、電流モードにおいて、可変抵抗部８１は、読み出し判定回路２５の内部に配置されることにより、読み出し判定回路２５と一体となって構成されてもよい。すなわち、図２Ｂの例では、電流比較回路２５１と一体となって構成し、また、図２Ｄの例では、入力端子と接続される電流比較回路２５３と一体となって構成することができる。また、電圧モードにおいては、読み出し判定回路２５に入力される参照電圧を変化させる構成は、図２Ｃの例では、電圧比較回路２５２と一体となって構成し、また、図２Ｅの例では、入力端子と接続される電圧比較回路２５５と一体となって構成してもよい。
【0088】
（第２実施形態）
第１実施形態においては、図８に示されるように、可変抵抗部８１の制御に用いる選択位置情報Ｌとしてワード線ＷＤの位置を示すアドレス信号が用いられた。しかしながら、このアドレス信号を用いるためには、選択位置情報Ｌの発生源として行制御部２２のワードドライブと同等のアドレスバスを備える構成が必要となり、配線及び回路規模が大きくなってしまう。そこで、第２実施形態においては、メモリセルアレイ２１を複数の領域に分割し、選択されるメモリセルＭＣが含まれる領域に応じて可変抵抗部８１の抵抗値を段階的に切り替えることにより、選択位置情報Ｌの発生源や可変抵抗部８１の構成を簡略化する。
第１実施形態においては、図８に示されるように、可変抵抗部８１の制御に用いる選択位置情報Ｌとしてワード線ＷＤの位置を示すアドレス信号が用いられた。しかしながら、このアドレス信号を用いるためには、選択位置情報Ｌの発生源として行制御部２２のワードドライブと同等のアドレスバスを備える構成が必要となり、配線及び回路規模が大きくなってしまう。そこで、第２実施形態においては、メモリセルアレイ２１を複数の領域に分割し、選択されるメモリセルＭＣが含まれる領域に応じて可変抵抗部８１の抵抗値を段階的に切り替えることにより、選択位置情報Ｌの発生源や可変抵抗部８１の構成を簡略化する。
【0089】
図１０は、第２実施形態における読み出し判定回路２５の周辺の概略回路構成図である。この図によれば、メモリセルアレイ２１は４つの領域に分割され、選択されたメモリセルＭＣが存在する領域に応じて可変抵抗部８１の抵抗値を変化させる。なお、領域の選択方法は図１１、図１２を用いて説明し、可変抵抗部８１の構成は図１３を用いて説明する。
【0090】
この例においては、メモリセルアレイ２１において、列方向に２０４８個のメモリセルＭＣが並設され、それぞれのメモリセルＭＣと接続されるワード線ＷＬ（ＷＬ０～ＷＬ２０４７）が設けられている。ワード線ＷＬに付される番号は、近端側から遠端側に向かって大きくなるように付される。
【0091】
そして、メモリセルＭＣの配置領域が、列方向において４つの領域１０１～１０４に分割されている。第１領域１０１はワード線ＷＬ０～ＷＬ５１１が含まれ、第２領域１０２はワード線ＷＬ５１２～ＷＬ１０２３が含まれ、第３領域１０３はワード線ＷＬ１０２４～ＷＬ１５３５が含まれ、第４領域１０４はワード線ＷＬ１５３６～ＷＬ２０４７が含まれる。
【0092】
データ線ＤＬ及びソース線ＳＬの配線寄生抵抗は、４つの領域１０１～１０４のそれぞれにおいて、「ＲＤＬ／４」及び「ＲＳＬ／４」となる。なお、領域１０１～１０４と対応して示されたａ１０９［０］～ａ１０９［３］は、領域１０１～１０４の選択に用いられるアドレスバスであって、詳細については図１１及び図１２を用いて説明する。
【0093】
ここで、メモリセルＭＣを選択する場合には、行制御部２２（図１０において不図示）においては、ロウデコーダが対応するアドレス入力信号に基づいて一意的に定まる選択されるメモリセルＭＣと接続されるワード線ＷＬを求め、そのワード線ＷＬと対応するワードドライブより電圧を印加する。このようなロウデコーダによる一連の処理は、デコード処理と称される。
【0094】
本実施形態においては、領域１０１～１０４のいずれかを選択する信号として、デコード処理において生成される信号の一部（プリデコード信号）を用いる。詳細には、デコード処理を階層分割した回路から情報の一部（プリデコード信号）を選択位置情報Ｌとして用いて、可変抵抗部８１の抵抗値が制御される。以下では、このようなプリデコード信号を用いた処理について、図１１～１３を用いて説明する。
【0095】
図１１は、ロウデコーダの論理回路である。ロウデコーダ１１１においては、上位制御部のアドレスバスａ０～ａ１０からの入力値に応じて、選択されるメモリセルＭＣと接続されるワード線ＷＬが決定される。なお、この図においては、上位制御部は、アドレスバスａ０～ａ１０に加えて、相補となるアドレス信号ａ０ｂ～ａ１０ｂを備えるが、以下では相補となるアドレス信号ａ０ｂ～ａ１０ｂの動作の説明については記載を省略する。
【0096】
ロウデコーダ１１１は、ハイレベル（Ｈ）／ローレベル（Ｌ）の２値を持つアドレス信号ａ０～ａ１０の全ての組み合わせ（２１１）の２０４８個から一意的にワード線１本を選択する信号を生成する回路である。この回路は、論理積演算器１１２～１１６を含む２階層に分割して構成されている。
【0097】
１階層目の３入力論理積演算器１１２は、アドレスａ０／ａ０ｂ～ａ２／ａ２ｂの入力の全ての組み合わせ（２ｘ２ｘ２）に対応するため８個必要となり、出力も８信号となる。演算器１１３、及び、演算器１１４も同様の構成である。２入力論理積演算器１１５は、アドレスａ９／ａ９ｂ～ａ１０／ａ１０ｂの入力の全ての組み合わせ（２ｘ２）に対応するため、４個で出力４信号となる。
【0098】
２階層目の４入力論理積演算器１１６は、入力信号の全ての組み合わせ（８ｘ８ｘ８ｘ４）により２０４８個となる。このデコード処理により一意的にワード線を選択することが出来る。
【0099】
ここで、演算器１１５から出力されるａ１０９（プリデコード信号）が、選択位置情報Ｌとして可変抵抗部８１の制御に用いられる。演算器１１５から出力されるパラメータａ１０９（プリデコード信号）は、図１２に示されるような関係が成立する。
【0100】
図１２は、選択されるワード線ＷＬが配置される領域１０１～１０４とロウデコーダ１１１の入出力との関係を示す論理対応表である。この表においては、ロウデコーダ１１１の入力側のアドレスバスと選択されるワード線ＷＬとの論理関係が示されている。なお、論理積演算器１１５から出力されるａ１０９［０］―［３］の４信号を用いて、領域１０１～１０４のいずれかが選択される。
【0101】
第４領域１０４が選択される場合には、論理積演算器１１５の入力においてａ１０がハイレベルかつａ９がハイレベルとなる。なお、ａ８－ａ０は第４領域１０４内における選択されるメモリセルＭＣの配置を示すレベルとなる。このような場合には、論理積演算器１１５から出力されるａ１０９において、ａ１０９［３］がハイレベルとなり、その他（ａ１０９［０］－ａ１０９［３］）がローレベルとなる。
【0102】
第３領域１０３が選択される場合には、論理積演算器１１５の入力においてａ１０がハイレベルかつａ９がローレベルとなる。このような場合には、ａ１０９［２］がハイレベルとなり、その他（ａ１０９［０］、ａ１０９［１］及びａ１０９［３］）がローレベルとなる。
【0103】
第２領域１０２が選択される場合には、論理積演算器１１５の入力においてａ１０がローレベルかつａ９がハイレベルとなる。このような場合には、ａ１０９［１］がハイレベルとなり、その他（ａ１０９［０］、ａ１０９［２］及びａ１０９［３］）がローレベルとなる。
【0104】
第１領域１０１が選択される場合には、論理積演算器１１５の入力においてａ１０がローレベルかつａ９がローレベルとなる。このような場合には、ａ１０９［０］がハイレベルとなり、その他（ａ１０９［１］－ａ１０９［３］）がローレベルとなる。
【0105】
このように、論理積演算器１１５から出力されるａ１０９［０］～［３］の４ビットの情報は領域１０１～１０４と対応する。そこで、可変抵抗部８１は、ａ１０９［０］～［３］を選択位置情報Ｌとして受け付け、選択位置情報Ｌに応じて可変抵抗部８１の抵抗値が制御される。
【0106】
図１３は、可変抵抗部８１の詳細な回路構成図である。この図によれば、４つの抵抗素子１３１～１３４が直列に接続され、抵抗素子１３１～１３４のそれぞれにはスイッチ１３５～１３８が並列に設けられている。抵抗素子１３１～１３４の抵抗値ＲＳＴＥＰは、データ線寄生抵抗ＲＤＬとソース線寄生抵抗ＲＳＬとの和を４で除した値「（ＲＤＬ＋ＲＳＬ）／４」である。
【0107】
ここで、論理積演算器１１５から出力されるａ１０９に含まれる４ビットの情報に応じて、スイッチ１３５～１３８が処理される。詳細には、ａ１０９［０］がハイレベルである場合には、スイッチ１３５～１３８がオンとなる。ａ１０９［１］がハイレベルである場合には、スイッチ１３６～１３８がオンとなり、スイッチ１３５がオフとなる。ａ１０９［２］がハイレベルである場合には、スイッチ１３７、１３８がオンとなり、スイッチ１３５、１３６がオフとなる。ａ１０９［３］がハイレベルである場合には、スイッチ１３８がオンとなり、スイッチ１３５～１３７がオフとなる。
【0108】
ａ１０９［０］がハイレベルである場合、すなわち、選択されたメモリセルＭＣが第１領域１０１に含まれる場合には、スイッチ１３５～１３８がオンとなる。このような場合には、参照信号は抵抗素子１３１～１３４を通らずに読み出し判定回路２５に入力される。そのため、可変抵抗部８１の全体の抵抗値は０となる。
【0109】
ａ１０９［１］がハイレベルである場合、すなわち、選択されたメモリセルＭＣが第２領域１０２に含まれる場合には、スイッチ１３６～１３８がオンとなる。このような場合には、参照信号は抵抗素子１３２～１３４を通らずに抵抗素子１３１を通り読み出し判定回路２５に入力される。そのため、可変抵抗部８１の全体の抵抗値は「ＲＳＴＥＰ」となる。
【0110】
ａ１０９［２］がハイレベルである場合、すなわち、選択されたメモリセルＭＣが第３領域１０３に含まれる場合には、スイッチ１３７、１３８がオンとなる。このような場合には、参照信号は抵抗素子１３３、１３４を通らずに抵抗素子１３１、１３２を通り読み出し判定回路２５に入力される。そのため、可変抵抗部８１の全体の抵抗値は「２ＲＳＴＥＰ」となる。
【0111】
ａ１０９［３］がハイレベルである場合、すなわち、選択されたメモリセルＭＣが第４領域１０４に含まれる場合には、スイッチ１３８がオンとなる。このような場合には、参照信号は抵抗素子１３４を通らずに抵抗素子１３１～１３３を通り読み出し判定回路２５に入力される。そのため、可変抵抗部８１の全体の抵抗値は「３ＲＳＴＥＰ」となる。
【0112】
ここで、可変抵抗部８１の抵抗値が大きくなるほど、参照電流Ｉｒｅｆは小さく、参照電圧Ｖｒｅｆは大きくなる。そのため、選択されるメモリセルＭＣが第１領域１０１に位置する場合には、抵抗値が大きく、参照電流Ｉｒｅｆは小さく、参照電圧Ｖｒｅｆは大きくなる。選択されるメモリセルＭＣが第４領域１０４に位置する場合には、抵抗値が小さく、参照電流Ｉｒｅｆは大きく、参照電圧Ｖｒｅｆは小さくなる。
【0113】
また、可変抵抗部８１が受け付ける選択位置情報Ｌは、第１実施形態のようにワード線ＷＬ０～２０４７の２０４８種類の値ではなく、ａ１０９［０］～［３］の４種類の値となり、可変抵抗部８１の抵抗値は４段階で制御される。そのため、可変抵抗部８１の制御に用いるアドレスバスの情報が少なくなり、可変抵抗部８１及びその周辺回路の構成を簡略化することができる。
【0114】
なお、可変抵抗部８１はこの図に示されたような複数の抵抗素子１３１～１３４を直列接続した構成に限らず、同等の抵抗変化が実現可能な抵抗素子や、参照信号に対して同等の補正が可能な回路で構成されても良い。
【0115】
【0116】
選択されるメモリセルＭＣが領域１０１～１０４のうちのいずれかの領域に含まれる場合には、その領域内において参照電流Ｉｒｅｆは一定である。さらに、同一領域内の参照電流Ｉｒｅｆは、第１領域１０１、第２領域１０２、第３領域１０３、第４領域１０４の順に小さくなる。これは、選択されるメモリセルＭＣが第１領域１０１に含まれる場合には、可変抵抗部８１の抵抗値が小さく、選択されるメモリセルＭＣが第４領域１０４に含まれる場合には、可変抵抗部８１の抵抗値が大きいためである。
【0117】
このように、ロウデコーダ１１１の論理積演算器１１５から出力されるプリデコード信号を、選択されたメモリセルＭＣが含まれる領域を示す選択位置情報Ｌとして参照電流Ｉｒｅｆの補正に用いる。このようにして求められた参照電流Ｉｒｅｆは、第１領域１０１～第４領域１０４のいずれの領域においても、高抵抗状態の電流値ＩＣＥＬＬ１と、低抵抗状態の電流値ＩＣＥＬＬ０の間に存在する。そのため、読み出し電流値ＩＣＥＬＬと参照電流Ｉｒｅｆと比較することにより、メモリセルＭＣの抵抗状態を判定することができる。
【0118】
図１５は、電圧モードにおいて、読み出し判定回路２５に入力される読み出し電圧と選択されたメモリセルＭＣの位置との関係を示すグラフであり、比較例の図７と対応する。また、上述の読み出し電流を示した図１４とも対応し、読み出し判定回路２５が電流値に替えて電圧値を読み出しているので、横軸には電圧値ＶＤＬが示されている。
【0119】
選択されるメモリセルＭＣが領域１０１～１０４のうちのいずれかの領域に含まれる場合には、その領域内において参照電圧Ｖｒｅｆは一定である。さらに、同一領域内の参照電圧Ｖｒｅｆは、第１領域１０１、第２領域１０２、第３領域１０３、第４領域１０４の順に大きくなる。これは、選択されるメモリセルＭＣが第１領域１０１に含まれる場合には、可変抵抗部８１の抵抗値が小さく、選択されるメモリセルＭＣが第４領域１０４に含まれる場合には、可変抵抗部８１の抵抗値が大きいためである。
【0120】
このように、ロウデコーダ１１１の論理積演算器１１５から出力されるプリデコード信号を、選択されたメモリセルＭＣが含まれる領域を示す選択位置情報Ｌとして参照電圧Ｖｒｅｆの補正に用いる。このようにして求められた参照電圧Ｖｒｅｆは、第１領域１０１～第４領域１０４のいずれの領域においても、高抵抗状態の電圧値ＶＤＬ１と、低抵抗状態の電圧値ＶＤＬ０の間に存在する。そのため、読み出し電圧値ＶＤＬと参照電圧Ｖｒｅｆと比較することにより、メモリセルＭＣの抵抗状態を判定することができる。
【0121】
なお、本実施形態においては、可変抵抗部８１は、ロウデコーダ１１１におけるプリデコード信号であるａ１０９［０］～［３］ａ１０９を用いて、参照信号のレベルを補正した。第１実施形態においては、可変抵抗部８１の抵抗値の制御は、ロウデコーダ１１１の入力側のアドレスバスと接続されるアドレス信号を用いる例について説明したが、これに限らない。本実施形態において図１１に示される論理積演算器１１６から出力されるワード線（ＷＬ０～ＷＬ２０４７）を示すデコード信号を用いることも可能である。
【0122】
（第３実施形態）
第３実施形態においては、メモリセルアレイが複数のサブアレイにより構成されている場合について説明する。なお、複数のサブアレイによりメモリセルアレイが構成されることは、サブアレイ方式と称されることがある。
第３実施形態においては、メモリセルアレイが複数のサブアレイにより構成されている場合について説明する。なお、複数のサブアレイによりメモリセルアレイが構成されることは、サブアレイ方式と称されることがある。
【0123】
図１６は、第３実施形態におけるサブアレイ方式のメモリセルアレイの全体構成図である。なお、この図において、図右方の列制御部２３、書き込みドライブ２４、読み出し判定回路２５、参照信号生成部２６、及び、入出力バッファ４２は、図２Ａ及び図４に示された構成と同等であるため、説明を省略する。なお、参照信号生成部２６とともに可変抵抗部８１が設けられている。
【0124】
メモリセルアレイ１６１は、４つのサブアレイ１６２Ａ～１６２Ｄを備える。サブアレイ１６２Ａ～１６２Ｄのそれぞれは、二次元に配列される複数のメモリセルＭＣにより構成される。メモリセルＭＣは、列方向においてはローカルデータ線ＬＤＬ、及び、ローカルソース線ＬＳＬと接続され、行方向においてはワード線ＷＬと接続される。サブアレイ１６２Ａ～１６２Ｄのそれぞれには行制御部１６３Ａ～１６３Ｄが設けられており、ワード線ＷＬの選択は、いずれかのサブアレイ１６２において行制御部１６３Ａ～１６３Ｄにより行われる。
【0125】
列方向において、サブアレイ１６２Ａと１６２Ｂとは階層スイッチ１６４Ａを介して対をなして配置され、サブアレイ１６２Ｃと１６２Ｄとは階層スイッチ１６４Ｂを介して対をなして配置される。列制御部２３と、階層スイッチ１６４Ａ及び１６４Ｂとはグローバルデータ線ＧＤＬ、及び、グローバルソース線ＧＳＬを介して接続される。
【0126】
階層スイッチ１６４Ａは、グローバルデータ線ＧＤＬと、サブアレイ１６２Ａ又は１６２Ｂのローカルデータ線ＬＤＬとの接続、及び、グローバルソース線ＧＳＬと、サブアレイ１６２Ａ又は１６２Ｂのローカルソース線ＬＳＬとの接続を制御する。同様に、階層スイッチ１６４Ｂは、グローバルデータ線ＧＤＬと、サブアレイ１６２Ｃ又は１６２Ｄのローカルデータ線ＬＤＬとの接続、及び、グローバルソース線ＧＳＬと、サブアレイ１６２Ｃ又は１６２Ｄのローカルソース線ＬＳＬとの接続を制御する。
【0127】
階層スイッチ１６４Ａ及び１６４Ｂが制御されることにより、グローバルデータ線ＧＤＬと、サブアレイ１６２Ａ～１６２Ｄのいずれかのローカルデータ線ＬＤＬとの接続、及び、グローバルソース線ＧＳＬと、サブアレイ１６２Ａ～１６２Ｄのいずれかのローカルソース線ＬＳＬとの接続が制御される。
【0128】
このように、グローバルデータ線ＧＤＬ及びグローバルソース線ＧＳＬと、サブアレイ１６２Ａ～１６２Ｄのいずれかのローカルデータ線ＬＤＬ、及び、ローカルソース線ＬＳＬとが接続されることで、選択されるメモリセルＭＣが含まれるサブアレイ１６２が選択される。そして、階層スイッチ１６４Ａと１６４Ｂにより接続されたサブアレイ１６２に併設された行制御部１６３が、所定のワード線ＷＬに電圧を印加することで、メモリセルＭＣが選択される。
【0129】
複数のサブアレイ１６２は、高さ方向に積層されて階層的に構成されてもよい。例えば、サブアレイ１６２Ａと１６２Ｂ、及び、サブアレイ１６２Ｃと１６２Ｄとを積層して構成してもよい。階層構造とすることにより、グローバルデータ線ＧＤＬ、及び、グローバルソース線ＧＳＬの配線長を短くでき、配線寄生抵抗を小さくすることができる。
【0130】
図１７は、図１６に示されたメモリセルアレイ１６１の回路構成図である。ここで、列方向に配策されるグローバルデータ線ＧＤＬにおいて、サブアレイ１６２Ａ～１６２Ｄのそれぞれにおける、列方向の配策部分の配線寄生抵抗の抵抗値はＲＧＤＬであるものとする。サブアレイ１６２Ａ～１６２Ｄ内に設けられるローカルデータ線ＬＤＬ及びローカルソース線ＬＳＬの配線寄生抵抗の抵抗値はＲＬＤＬ及びＲＬＳＬであるものとする。
【0131】
階層スイッチ１６４Ａは、グローバルデータ線ＧＤＬの途中点と、サブアレイ１６２Ａ、１６２Ｂのローカルデータ線ＬＤＬの端部のうちの階層スイッチ１６４Ａと対向する側の端部（サブアレイ１６２Ａの図左端及びサブアレイ１６２Ｂの図右端）と接続可能に構成されている。なお、階層スイッチ１６４Ａと接続されるグローバルデータ線ＧＤＬの途中点は、サブアレイ１６２Ａと１６２Ｂとの間に位置する。
【0132】
同様に、階層スイッチ１６４Ｂは、グローバルデータ線ＧＤＬの読み出し判定回路２５が設けられていない側の端部（図左端）と、サブアレイ１６２Ｃ、１６２Ｄのローカルデータ線ＬＤＬの端部のうちの階層スイッチ１６４Ｂと対向する側の端部（サブアレイ１６２Ｃの図左端及びサブアレイ１６２Ｄの図右端）と接続可能に構成されている。
【0133】
この図においては、サブアレイ１６２Ａ内のメモリセルＭＣが選択された状態が示されている。そのため、階層スイッチ１６４Ａは、サブアレイ１６２Ａと接続されており、階層スイッチ１６４Ｂは、サブアレイ１６２Ｃ、１６２Ｄのいずれとも接続されていない。
【0134】
グローバルデータ線ＧＤＬの配線寄生抵抗の抵抗値は、読み出し判定回路２５から階層スイッチ１６４Ａ、１６４Ｂまでの配線距離に応じて定まる。そのため、グローバルデータ線ＧＤＬにおいて、読み出し判定回路２５と階層スイッチ１６４Ａとの間の配線寄生抵抗の抵抗値がＲＧＤＬであり、階層スイッチ１６４Ａと１６４Ｂとの間の配線寄生抵抗の抵抗値が２ＲＧＤＬである。
【0135】
サブアレイ１６２Ａ～１６２Ｄにおいては、ローカルデータ線ＬＤＬとローカルソース線ＬＳＬとの間に複数のメモリセルＭＣが並設されている。ローカルソース線ＬＳＬは、階層スイッチ１６４Ａ、１６４Ｂが設けられる側で接地される。
【0136】
ここで、サブアレイ１６２Ａについて、配列長を２分割することで構成される領域Ｘｍのうち、階層スイッチ１６４Ａと接続される側を領域Ｘｍ０００と称し、反対側を領域Ｘｍ００１と称する。同様に、サブアレイ１６２Ｂについて、階層スイッチ１６４Ａと接続される側を領域Ｘｍ０１０と称し、反対側を領域Ｘｍ０１１と称する。サブアレイ１６２Ｃについて、階層スイッチ１６４Ｂと接続される側を領域Ｘｍ１００と称し、反対側をＸｍ１０１と称する。サブアレイ１６２Ｄについて、階層スイッチ１６４Ｂと接続される側を領域Ｘｍ１１０と称し、反対側を領域Ｘｍ１１１と称する。
【0137】
サブアレイ１６２Ａ～１６２ＤのメモリセルＭＣの選択位置に応じた配線寄生抵抗は以下のとおりである。選択されるメモリセルＭＣがサブアレイ１６２Ａに含まれる場合には、メモリセルＭＣの選択位置が領域Ｘｍ０００の階層スイッチ１６４Ａとの接続端（左端）側に近いほど配線寄生抵抗が小さい。選択位置が領域Ｘｍ００１の階層スイッチ１６４Ａと接続されない側の端部（右端）に近いほど配線寄生抵抗が大きい。
【0138】
同様に、サブアレイ１６２Ｂにおいては、メモリセルＭＣの選択位置が、領域Ｘｍ０１０の階層スイッチ１６４Ａとの接続端（右端）に近いほど配線寄生抵抗が小さい。選択位置が、領域Ｘｍ０１１の階層スイッチ１６４Ａと接続されていない側の端部（左端）に近いほど、配線寄生抵抗が大きい。
【0139】
サブアレイ１６２Ｃにおいては、メモリセルＭＣの選択位置が領域Ｘｍ１００の階層スイッチ１６４Ｂとの接続端（左端）に近いほど配線寄生抵抗が小さく、選択位置が領域Ｘｍ１０１の階層スイッチ１６４Ｂと接続されていない側の端部（右端）に近いほど配線寄生抵抗が大きい。サブアレイ１６２Ｄにおいては、メモリセルＭＣの選択位置が領域Ｘｍ１１０の階層スイッチ１６４Ｂとの接続端（右端）に近いほど配線寄生抵抗が小さく、選択位置が領域Ｘｍ１１１の階層スイッチ１６４Ｂと接続されていない側の端部（左端）に近いほど配線寄生抵抗が大きい。
【0140】
すなわち、配線寄生抵抗に基づいて、選択されるメモリセルＭＣの読み出し判定回路２５からの距離とは、物理的な配置位置による距離ではなく、接地までの電流経路の距離となる。遠端及び近端を検討すれば、以下のようになる。サブアレイ１６２Ａの領域Ｘｍ０００の階層スイッチ１６４Ａとの接続端、及び、サブアレイ１６２Ｂの領域Ｘｍ０１０の階層スイッチ１６４Ａとの接続端が近端となる。一方、サブアレイ１６２Ｃの領域Ｘｍ１０１の階層スイッチ１６４Ｂと接続されない側の端部、及び、サブアレイ１６２Ｄの領域Ｘｍ１１１の階層スイッチ１６４Ｂと接続されない側の端部が遠端となる。
【0141】
図１８は、電流モードにおいて、読み出し判定回路２５に入力される読み出し電流と選択されたメモリセルＭＣの位置との関係を示すグラフであり、比較例の図６、第１実施形態の図９、及び、第２実施形態の図１４と対応する。
【0142】
この図においては、縦軸においては、メモリセルＭＣが配置される位置として、読み出し判定回路２５からの距離が比較的近いサブアレイ１６２Ａ、１６２Ｂが下側に示され、読み出し判定回路２５からの距離が比較的遠いサブアレイ１６２Ｃ、１６２Ｄが上側に示される。
【0143】
読み出し判定回路２５からの距離は、図下側から上側に向かって、領域Ｘｍ０００（サブアレイ１６２Ａ）及び領域Ｘｍ０１０（サブアレイ１６２Ｂ）、領域Ｘｍ００１（サブアレイ１６２Ａ）及び領域Ｘｍ０１１（サブアレイ１６２Ｂ）、領域Ｘｍ１００（サブアレイ１６２Ｃ）及び領域Ｘｍ１１０（サブアレイ１６２Ｄ）、領域Ｘｍ１０１（サブアレイ１６２Ｃ）及び領域Ｘｍ１１１（サブアレイ１６２Ｄ）の順に長くなる。
【0144】
なお、以下では、説明の簡略化のために、サブアレイ１６２Ａ及び１６２Ｃを用いて構成を説明する。サブアレイ１６２Ｂ及び１６２Ｄについては、それぞれ、サブアレイ１６２Ａ及び１６２Ｃの説明を援用できる。
【0145】
この図に示されるように、サブアレイ１６２Ａ（領域Ｘｍ０００、Ｘｍ００１）及び１６２Ｃ（領域Ｘｍ１００、Ｘｍ１０１）のそれぞれにおいて、読み出し判定回路２５からの距離が長くなるほど（図上方に配置されるほど）、配線寄生抵抗が大きくなるので、高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０は小さくなる。
【0146】
図中段に示されるように、領域Ｘｍ００１（サブアレイ１６２Ａ）の遠端側と、領域Ｘｍ１００（サブアレイ１６２Ｃ）の近端側とで、高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０は連続しない。これは、図１７に示されるように、領域Ｘｍ００１（サブアレイ１６２Ａ）の遠端側でメモリセルＭＣが選択される場合の配線寄生抵抗は「ＲＧＤＬ＋ＲＬＤＬ＋ＲＬＳＬ」であり、領域Ｘｍ１００（サブアレイ１６２Ｃ）の近端側でメモリセルＭＣが選択される場合の配線寄生抵抗は「３ＲＧＤＬ」であり、両者の配線寄生抵抗が連続しないことに起因する。
【0147】
図１８の例においては、「ＲＬＤＬ＋ＲＬＳＬ＞２ＲＧＤＬ」（すなわち、「ＲＧＤＬ＋ＲＬＤＬ＋ＲＬＳＬ＞３ＲＧＤＬ」）が成立しており、Ｘｍ００１（サブアレイ１６２Ａ）の遠端側でメモリセルＭＣが選択される場合は、Ｘｍ１００（サブアレイ１６２Ｃ）の近端側でメモリセルＭＣが選択される場合よりも配線寄生抵抗が大きい。そのため、高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０の両者において、Ｘｍ００１（サブアレイ１６２Ａ）の遠端側は、Ｘｍ１００（サブアレイ１６２Ｃ）の近端側よりも小さくなる。
【0148】
このような構成であっても、選択されるメモリセルＭＣが領域Ｘｍ０００～１１１のいずれに配置されるかに応じて可変抵抗部８１の抵抗値を変化させることにより、参照電流Ｉｒｅｆを変化させる。高抵抗状態である場合の電流値ＩＣＥＬＬ１と、低抵抗状態である場合の電流値ＩＣＥＬＬ０との間に参照電流Ｉｒｅｆが存在するようにすることで、任意の配置のメモリセルＭＣの抵抗状態の判定できる。なお、この図においては、参照電流Ｉｒｅｆは３レベル（Ｘｍ０００、Ｘｍ００１～Ｘｍ１００、Ｘｍ１０１）で変化しており、可変抵抗部８１は少なくとも３つの抵抗部を備えればよい。
【0149】
図１９は、電圧モードにおいて、本実施形態における読み出し電圧とメモリセル選択位置の関係を示す図であり、比較例の図７、及び、第２実施形態の図１５に相当する。なお、図１８に示される電流値ＩＣＥＬＬは配線寄生抵抗に反比例していたが、この図に示される電圧値ＶＤＬは配線寄生抵抗に比例する。
【0150】
そのため、図上方に示されるサブアレイ１６２ＡでメモリセルＭＣが選択される場合、及び、図下方に示されるサブアレイ１６２ＣでメモリセルＭＣが選択される場合において、読み出し判定回路２５からの距離が長くなるほど（図上方に配置されるほど）、配線寄生抵抗が大きくなるので、読み出し電圧値ＶＤＬが大きくなる。
【0151】
領域Ｘｍ００１（サブアレイ１６２Ａ）の遠端側でメモリセルＭＣが選択される場合は、領域Ｘｍ１００（サブアレイ１６２Ｃ）の近端側でメモリセルＭＣが選択される場合よりも配線寄生抵抗が大きいので、電圧値ＶＤＬが大きくなる。
【0152】
図２０は、電流モードにおいて、読み出し電流とメモリセル選択位置の関係を示す他の図であり、図２１は、電圧モードにおいて、読み出し電圧とメモリセル選択位置の関係を示す他の図である。図２０及び図２１は、図１８及び図１９と対応する図である。
【0153】
図２０及び図２１に示される例においては、「ＲＬＤＬ＋ＲＬＳＬ＜２ＲＧＤＬ」（すなわち、「ＲＧＤＬ＋ＲＬＤＬ＋ＲＬＳＬ＜３ＲＧＤＬ」）が成立しているものとする。そのため、図中段に示されるように、メモリセルＭＣが領域Ｘｍ００１（サブアレイ１６２Ａ）の遠端に設けられる場合は、領域Ｘｍ１００（サブアレイ１６２Ｃ）の近端に設けられる場合よりも、配線寄生抵抗が小さくなる。
【0154】
その結果、図２０においては、領域Ｘｍ００１（サブアレイ１６２Ａ）の遠端側でメモリセルＭＣが選択される場合は、領域Ｘｍ１００（サブアレイ１６２Ｃ）の近端側でメモリセルＭＣが選択される場合よりも、配線寄生抵抗が小さいので、読み出し電流値ＩＣＥＬＬが大きい。同じ理由により。図２１においては、領域Ｘｍ００１（サブアレイ１６２Ａ）の遠端でメモリセルＭＣが選択される場合は、領域Ｘｍ１００（サブアレイ１６２Ｃ）の近端側でメモリセルＭＣが選択される場合よりも、読み出し電圧値ＶＤＬが小さい。
【0155】
図１８～２１以外の例として、「ＲＬＤＬ＋ＲＬＳＬ＝２ＲＧＤＬ」（すなわち、「ＲＧＤＬ＋ＲＬＤＬ＋ＲＬＳＬ＝３ＲＧＤＬ」）が成立する場合について検討すれば以下のとおりである。領域Ｘｍ００１（サブアレイ１６２Ａ）の遠端側でメモリセルＭＣが選択される場合と、領域Ｘｍ１００（サブアレイ１６２Ｃ）の近端側でメモリセルＭＣが選択される場合とでは、配線寄生抵抗が等しい。そのため、図１４及び図１５の例と同様に、両者において読み出し電流値ＩＣＥＬＬ及び読み出し電圧値ＶＤＬが連続する。
【0156】
このように、選択されるメモリセルＭＣが領域Ｘｍ０００～１１１のいずれに配置されているかに応じて段階的に可変抵抗部８１の抵抗値を変化させることにより、参照電流Ｉｒｅｆ及び電圧値ＶＤＬ１が段階的に補正される。そして、高抵抗状態である場合の電流値ＩＣＥＬＬ１と、低抵抗状態である場合の電流値ＩＣＥＬＬ０との間に参照電流Ｉｒｅｆが存在すれば、任意の配置のメモリセルＭＣの抵抗状態を判定できる。同様に、高抵抗状態である場合の電圧値ＶＤＬ１と、低抵抗状態である場合の電圧値ＶＤＬ０との間に参照電圧Ｖｒｅｆが存在すれば、任意の配置のメモリセルＭＣの抵抗状態を判定できる。
【0157】
さらに、ローカルデータ線ＬＤＬの抵抗値ＲＬＤＬとローカルソース線ＬＳＬのＲＬＳＬの和である「ＲＬＤＬ＋ＲＬＳＬ」と、グローバルデータ線ＧＤＬの抵抗値の２倍である「２ＲＧＤＬ」との大小関係に基づいて、選択されるメモリセルＭＣが近端側のサブアレイ１６２Ａに含まれる場合と、遠端側のサブアレイ１６２Ｃに含まれる場合とにおける読み出し電流値ＩＣＥＬＬ及び読み出し電圧値ＶＤＬとの連続性を変化させることができる。
【0158】
そのため、参照電流Ｉｒｅｆ及び参照電圧Ｖｒｅｆの設定値に制限がある場合には、「ＲＬＤＬ＋ＲＬＳＬ」と「２ＲＧＤＬ」との関係を変化させることで、高抵抗状態の電流値ＩＣＥＬＬ１及び低抵抗状態の電流値ＩＣＥＬＬ０、並びに、高抵抗状態の電圧値ＶＤＬ１及び低抵抗状態の電圧値ＶＤＬ０の特性を変化させることで、メモリセルＭＣの抵抗状態を判定できる。
【0159】
（第４実施形態）
第１～第３実施形態においては、選択されるメモリセルＭＣの選択位置に応じて可変抵抗部８１の抵抗値を変化させることで参照信号を補正したが、これに限らない。第４実施形態においては、可変抵抗部として強磁性体素子１２を備えないダミーセルを用いて参照信号を補正する例について説明する。
第１～第３実施形態においては、選択されるメモリセルＭＣの選択位置に応じて可変抵抗部８１の抵抗値を変化させることで参照信号を補正したが、これに限らない。第４実施形態においては、可変抵抗部として強磁性体素子１２を備えないダミーセルを用いて参照信号を補正する例について説明する。
【0160】
図２２は、第４実施形態において利用されるダミーセルの概略構成図である。ダミーセルＤＣは、図１に示されるメモリセルＭＣと比較すると、強磁性体素子１２が存在しておらず、データ線ＤＬとトランジスタ１１のドレイン（Ｄ）とが直接接続されている。そのため、トランジスタ１１がオンである状態においては、データ線ＤＬとソース線ＳＬとの間において、ダミーセルＤＣは導通され、抵抗値はゼロとなる。
【0161】
図２３は、ダミーセルＤＣを用いる場合のメモリセルＭＣの読み出し動作の説明図である。この図によれば、データ線ＤＬ及びソース線ＳＬと接続されるメモリセルＭＣとは別に、ダミーセルＤＣが設けられている。ダミーセルＤＣは、ダミーデータ線ＤＤＬ及びダミーソース線ＤＳＬと接続される。また、ダミーセルＤＣは、メモリセルＭＣと同様に列方向に複数が並設される。これらの複数のダミーセルＤＣが、可変抵抗部２３１として動作する。
【0162】
読み出し判定回路２５は、測定信号の入力端子がメモリセルＭＣのデータ線ＤＬと接続され、参照信号の入力端子が可変抵抗部２３１のダミーデータ線ＤＤＬと接続される。可変抵抗部２３１のダミーソース線ＤＳＬの読み出し判定回路２５側の端部が、参照信号生成部２６と接続される。そのため、参照信号生成部２６から出力される参照信号は、可変抵抗部２３１（ダミーソース線ＤＳＬ、ダミーセルＤＣ及びダミーデータ線ＤＤＬ）を介して読み出し判定回路２５に入力される。なお、ダミーソース線ＤＳＬとダミーデータ線ＤＤＬの接続先は逆でもよい。
【0163】
ここで、所定のワード線ＷＬに電圧を印加すると、対応するメモリセルＭＣ及びダミーセルＤＣのトランジスタ１１がオンとなる。このような場合には、参照信号生成部２６において生成された参照信号は、導通されたダミーセルＤＣを介して読み出し判定回路２５の他端に入力される。
【0164】
選択されたメモリセルＭＣと導通されたダミーセルＤＣとは同じワード線ＷＬと接続されるため、測定信号に影響するデータ線ＤＬ及びソース線ＳＬの配線寄生抵抗と、参照信号に影響するダミーデータ線ＤＤＬ及びダミーソース線ＤＳＬの配線寄生抵抗は、共にＲＤＬ及びＲＳＬとなる。このように、読み出し判定回路２５に入力される測定信号及び参照信号に影響する配線寄生抵抗が略同じとなり、測定信号と参照信号との比較における配線寄生抵抗の影響を抑制することができる。
【0165】
図２４は、ダミーセルＤＣを用いた場合におけるメモリセルアレイの回路構成図の一例である。メモリセルアレイ２４１は、サブアレイ２４２Ａ、２４２Ｂにより構成されている。サブアレイ２４２Ａ、２４２Ｂのそれぞれは、二次元に配列されたメモリセルＭＣ、行制御部２２Ａ、２２Ｂ、列制御部２３Ａ、２３Ｂ、及び、読み出し判定回路２５Ａ、２５Ｂを備える。そして、サブアレイ２４２Ａ、２４２Ｂの両者において、列方向に並設されたダミーセルＤＣにより構成される可変抵抗部２３１Ａ、２３１Ｂが設けられている。
【0166】
参照信号生成部２６は、サブアレイ２４２Ａ、２４２Ｂのダミーソース線ＤＳＬＡ、ＤＳＬＢと接続されている。サブアレイ２４２Ａ、２４２Ｂのそれぞれのダミーデータ線ＤＤＬＡ、ＤＤＬＢは読み出し判定回路２５Ａ、２５Ｂの参照信号の入力端子と接続されている。
【0167】
サブアレイ２４２ＡのメモリセルＭＣを読み出す場合には、行制御部２２Ａが所定のワード線ＷＬに電圧を印加する。これにより、所定のメモリセルＭＣが選択されるとともに、選択されるメモリセルＭＣと同じ行のダミーセルＤＣが導通される。その結果、読み出し判定回路２５Ａに入力される測定信号及び参照信号における配線寄生抵抗を同程度にでき、抵抗状態の判定における配線寄生抵抗の影響を抑制することができる。サブアレイ２４２ＢのメモリセルＭＣを読み出す場合における制御も同様である。
【0168】
ここで、メモリセルＭＣの抵抗状態の判定方式としては、読み出し判定回路２５に電流値ＩＣＥＬＬが入力される電流検出方式と、電圧値ＶＤＬが入力される電圧検出方式とがある。一般に、電流値は電圧値よりも、可変抵抗部２３１の配置による影響を受けやすい。図２４の例においては、可変抵抗部２３１Ａ、２３１Ｂがサブアレイ２４２Ａ、２４２Ｂのそれぞれに設けられ、選択されるメモリセルＭＣと導通されるダミーセルＤＣとが同じサブアレイ２４２に配置されるので、電流検出方式であっても抵抗状態の判定における配線寄生抵抗の影響を抑制できる。また、サブアレイ２４２毎に異なるワード線を同時に読み出すことが出来る。
【0169】
図２５は、ダミーセルＤＣを用いた場合におけるメモリセルアレイの回路構成図の他の一例である。図２４に示される構成と比較すると、サブアレイ２４２Ａの可変抵抗部２３１Ａが削除されている。そのため、サブアレイ２４２Ｂの可変抵抗部２３１Ｂのダミーデータ線ＤＤＬＢは、さらにサブアレイ２４２Ａの読み出し判定回路２５Ａと接続される。
【0170】
サブアレイ２４２ＢのメモリセルＭＣを読み出す場合の動作は、図２４の例における動作と同等である。一方、サブアレイ２４２ＡのメモリセルＭＣを読み出す場合には、さらに、サブアレイ２４２Ｂの行制御部２１Ｂが所定のワード線ＷＬに電圧を印加することで、可変抵抗部２３１Ｂの所定のダミーセルＤＣを導通させる。これにより、サブアレイ２４２Ａで選択されるメモリセルＭＣと、サブアレイ２４２Ｂで導通されるダミーセルＤＣとの配線寄生抵抗を同等とすることができる。その結果、読み出し判定回路２５Ａに入力される測定信号及び参照信号における配線寄生抵抗が同程度となり、抵抗状態の判定における配線寄生抵抗の影響を抑制することができる。
【0171】
上述のように、電流値は電圧値よりも可変抵抗部２３１の配置の影響を受けにくいため、電圧検出方式を用いることにより、図２５の構成であってもメモリセルＭＣの抵抗状態の判定を適切に行うことができる。さらに、図２５の例においては、可変抵抗部２３１をサブアレイ２４２毎に設ける必要がなく、メモリセルアレイ２４１毎に１つを設ければよくなるため、メモリセルアレイ２４１の構成を簡略化できる。ただし、サブアレイ２４２は同じ位置のワード線を選択する必要がある。
【0172】
本実施形態においては、図２２に示されるように、ダミーセルＤＣは、メモリセルＭＣが備えるスイッチ素子であるトランジスタ１１とは異なる他のトランジスタ１１により構成されてもよい。このようなダミーセルＤＣは、メモリセルＭＣと構成を比較すると、強磁性体素子１２を備えていない。そのため、図２４、２５に示されるように、メモリセルアレイ２４１内の所定の列において強磁性体素子１２を設けないセルを形成することにより、当該列にダミーセルＤＣを構成することが可能となる。
【0173】
（第５実施形態）
第３実施形態においては、メモリセルアレイが複数のサブ構成（サブアレイ）により構成される場合に、サブアレイの配置に応じて参照信号を補正する例について説明したが、これに限らない。第５実施形態においては、サブ構成の配置に応じて参照信号の補正を行う補正部を各サブ構成が備える例について説明する。
第３実施形態においては、メモリセルアレイが複数のサブ構成（サブアレイ）により構成される場合に、サブアレイの配置に応じて参照信号を補正する例について説明したが、これに限らない。第５実施形態においては、サブ構成の配置に応じて参照信号の補正を行う補正部を各サブ構成が備える例について説明する。
【0174】
図２６は、第５実施形態の半導体記憶装置の概略構成図である。この図によれば、半導体記憶装置２６１は、４つのサブモジュール２６２を含む。なお、サブモジュール２６２は、図４に示された半導体記憶装置４１と略同等の構成であって、参照信号生成部２６に替えて、配置に応じた参照信号の補正機能を備える参照信号補正部２６３を有する。
【0175】
参照信号補正部２６３のそれぞれは、サブモジュール２６２の外部に設けられる参照信号生成部２６と接続される。参照信号補正部２６３は、サブモジュール２６２と参照信号生成部２６との間の配線寄生抵抗の大きさに応じて、参照信号生成部２６から出力される参照信号を補正する。
【0176】
このような構成とすることで、参照信号生成部２６が共通化され、さらに、参照信号生成部２６から出力される参照信号は、サブモジュール２６２のそれぞれにおいて参照信号補正部２６３により補正される。詳細には、参照信号補正部２６３は、半導体記憶装置２６１内のサブモジュール２６２の配置位置、及び、サブモジュール２６２と参照信号生成部２６との間の配線寄生抵抗に基づいて参照信号を補正する。
【0177】
このように、参照信号補正部２６３をサブモジュール２６２毎に設けることで、参照信号生成部２６は、サブモジュール２６２の配置位置によらず同一の補正信号を送信すればよくなるので、全体の構成を簡略化できる。
【0178】
また、アドレス信号の暗号化や物理配置のスクランブル化等により、デコード後の信号の論理順と選択されるメモリの物理的配置とは一致しない場合がある。しかしながら、サブモジュール２６２毎に参照信号補正部２６３を設け、参照信号補正部２６３が、暗号化信号の復号化に用いるデコード回路や、逆スクランブル回路を備えることにより、論理順と物理的配置とが一致するように参照信号を補正することができる。
【0179】
一般に、半導体記憶装置２６１においては、サブモジュール２６２毎やメモリセルＭＣ毎に、プロセスばらつき（Ｐ）、電圧依存（Ｖ）、及び温度依存（Ｔ）を最適化した特性依存（ＰＶＴ依存性）が異なる。サブモジュール２６２毎に設けられる参照信号補正部２６３が、これらの特性依存に基づいた補正を行うことで、特性依存に起因する設定、補正設定のテスト時の読み出し動作範囲の確認、及び、動作限界の確認等の工数の低減を図ることができる。
【0180】
上述した半導体記憶装置４１、２６１は、例えば、ＣＰＵ（Central Processing Unit）やＲＦ（Radio Frequency）回路等の電子回路が実装された半導体集積回路に実装するようにしてもよい。この場合、半導体記憶装置４１、２６１は、ひとつの半導体集積回路上に他の電子回路とともに一体的に集積化させて実装するようにしてもよく、また、他の電子回路が設けられた既存の半導体集積回路上に別体として後から実装するようにしてもよい。また、同様に、半導体記憶装置に設けられる制御装置８２を、メモリセルが設けられた既存の半導体集積回路上に別体として後から実装するようにしてもよい。
【0181】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内およびそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【符号の説明】
【0182】
１１ トランジスタ
１２ 強磁性体素子
２１、１６１、２４１ メモリセルアレイ
２５ 読み出し判定回路
４１、２６１ 半導体記憶装置
８１、２３１ 可変抵抗部（参照信号補正部）
２６３ 参照信号補正部
１２ 強磁性体素子
２１、１６１、２４１ メモリセルアレイ
２５ 読み出し判定回路
４１、２６１ 半導体記憶装置
８１、２３１ 可変抵抗部（参照信号補正部）
２６３ 参照信号補正部
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】