特開 2023-76204 電力変換装置および電力変換装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023076204

(43)【公開日】2023-06-01

(54)【発明の名称】電力変換装置および電力変換装置の制御方法

(51)【国際特許分類】

   H02M 3/28 20060101AFI20230525BHJP

   H02M 1/08 20060101ALI20230525BHJP

【ＦＩ】

H02M3/28 H

H02M1/08 A

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021189484

(22)【出願日】2021-11-22

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】渡辺 直樹

【テーマコード（参考）】

5H730

5H740

【Ｆターム（参考）】

5H730AA02

5H730BB26

5H730BB61

5H730BB98

5H730DD04

5H730EE03

5H730EE07

5H730EE58

5H730FD51

5H740BA12

5H740JA01

5H740JB01

5H740KK01

(57)【要約】

【課題】共振外れが発生したときに、サージ電圧やノイズの増大を抑制することができる電力変換装置を提供する。
【解決手段】電力変換装置１０１は、スイッチング素子Ｑ１、Ｑ２と、共振用キャパシタとＣｒ、共振用キャパシタＣｒと直列的に接続された一次巻線Ｔｒ１を備えたトランスＴｒとを備えるスイッチング回路ＲＳＣと、スイッチング素子Ｑ１、Ｑ２のゲート端子に対してゲート駆動電流を出力して、スイッチング素子Ｑ１、Ｑ２のオンオフを制御するゲート駆動回路２と、スイッチング回路ＲＳＣに流れる電流Ｉ１を検出する検出回路５と、検出回路５が検出した電流の極性の反転を判定する判定回路６とを備える。ゲート駆動回路２は、判定回路６による判定の結果に基づいて、ゲート駆動電流を調整するゲート調整回路を備えている。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のスイッチング素子と、キャパシタと、前記キャパシタと直列接続された一次巻線とを備えたトランスと、を備えるスイッチング回路と、
前記スイッチング素子のゲートに対してゲート駆動電流を出力して、前記スイッチング素子のオンオフを制御するゲート駆動回路と、
前記スイッチング回路に流れる電流を検出する検出回路と、
前記検出回路が検出した電流の極性の反転を判定する判定回路と、
を備え、
前記ゲート駆動回路は、前記判定回路による判定の結果に基づいて、前記ゲート駆動電流を調整するゲート調整回路を備える、
電力変換装置。

【請求項2】

請求項１に記載の電力変換装置において、
前記ゲート調整回路は、前記ゲート駆動電流を、少なくとも２つのレベルの間で切り替える出力切替信号を出力し、
前記ゲート調整回路は、前記判定回路によって前記極性の反転が判定されたとき、前記ゲート駆動回路が出力する前記ゲート駆動電流を低いレベルに切り替える前記出力切替信号を出力し、
前記ゲート調整回路は、前記ゲート駆動電流を低いレベルに切り替えてから、所定の期間後に、前記ゲート駆動電力を高いレベルに切り替える前記出力切替信号を出力する、
電力変換装置。

【請求項3】

請求項２に記載の電力変換装置において、
前記ゲート駆動回路は、互いに抵抗値が異なる複数のゲート抵抗と、前記複数のゲート抵抗から、前記出力切替信号に応じたゲート抵抗を選択し、選択されたゲート抵抗を所定の電圧と前記スイッチング素子のゲート端子との間に接続するスイッチ回路を備える、
電力変換装置。

【請求項4】

請求項２に記載の電力変換装置において、
前記ゲート駆動回路は、前記出力切替信号に応じて電流値が変化する電流回路と、前記電流回路に流れる電流に比例した電流を出力するカレントミラー回路とを備える、
電力変換装置。

【請求項5】

請求項１から４のいずれか１項に記載の電力変換装置において、
前記複数のスイッチング素子は、２つのスイッチング素子を備え、
前記ゲート調整回路は、前記２つのスイッチング素子のうちの一方のスイッチング素子がオン状態のとき、他方のスイッチング素子のゲート駆動電流を低いレベルに調整する、
電力変換装置。

【請求項6】

請求項１から４のいずれか１項に記載の電力変換装置において、
前記複数のスイッチング素子は、対角上に位置する２つのスイッチング素子対を備え、
前記ゲート調整回路は、前記スイッチング素子対のうちの一方のスイッチング素子がオン状態のとき、他方のスイッチング素子のゲート駆動電流を低いレベルに調整する、
電力変換装置。

【請求項7】

請求項１から６のいずれか１項に記載の電力変換装置において、
前記複数のスイッチング素子のうちの少なくとも１つのスイッチング素子は、オン状態のとき、前記キャパシタと、前記キャパシタと直列的に接続された一次巻線とに電流を供給する主スイッチング素子と、前記１つのスイッチング素子を流れる電流の一部を分流するセンス素子とを備え、
前記検出回路は、前記センス素子を流れる電流を検出し、
前記主スイッチング素子と前記センス素子は、同一の半導体チップに形成されている、
電力変換装置。

【請求項8】

請求項７に記載の電力変換装置において、
前記検出回路は、前記複数のスイッチング素子のうちの少なくとも１つのスイッチング素子と、同一の半導体チップに形成されている、
電力変換装置。

【請求項9】

請求項１から８のいずれか１項に記載の電力変換装置において、
前記複数のスイッチング素子のうち少なくとも1つのスイッチング素子は、窒化ガリウム系材料を用いている、
電力変換装置。

【請求項10】

複数のスイッチング素子と、キャパシタと、前記キャパシタと直列的に接続された一次巻線とを備えたトランスと、を備えるスイッチング回路と、
前記スイッチング素子のゲート端子に対してゲート駆動電流を出力して、前記スイッチング素子のオンオフを制御するゲート駆動回路と、
を備える電力変換装置の制御方法であって、
前記スイッチング回路を流れる電流を検出し、
検出された電流の極性が反転したか否かを判定し、
前記極性が反転したと判定された場合、前記ゲート駆動電流を調整する、
電力変換装置の制御方法。

【請求項11】

請求項１０に記載の電力変換装置の制御方法において、
前記極性が反転したと判定された場合、ゲート駆動電流を低いレベルに切り替え、
前記ゲート駆動電流を低いレベルに切り替えてから、所定の期間後に、前記ゲート駆動電流を高いレベルに切り替える、
電力変換装置の制御方法。

【請求項12】

請求項１１に記載の電力変換装置の制御方法において、
前記所定の期間は、前記極性が反転したと判定されてから前記スイッチング素子のオンオフ状態が切り替わるまでの時間よりも長く、前記スイッチング素子がオンオフする周期の半分よりも短い期間である、
電力変換装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力変換装置およびその制御方法に関し、例えば複数のスイッチング素子と、キャパシタと、トランスとを備えた共振型の電力変換装置およびその制御方法に関する。

【背景技術】

【0002】

共振型の電力変換装置は、例えば特許文献１および２に記載されている。特許文献１および２には、共振周波数の変動を検知あるいは判定することができる共振型電力変換装置が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１８４５９９号

【特許文献2】特開２０１９－２０１４５５号

【発明の概要】

【発明が解決しようとする課題】

【0004】

共振型電力変換装置は、複数のスイッチング素子と、キャパシタと、キャパシタと直列的に接続された一次巻線を備えるトランスとを備えている。本発明者が検討したところ、共振型電力変換装置の負荷が、例えば高負荷に急変すると、キャパシタと一次巻線とによって構成される直列共振回路の共振周波数が、複数のスイッチング素子がオンオフする周波数から外れ（共振外れ）、スイッチング素子を貫通して電流が流れることが発生し、サージ電圧およびノイズが増大すると言う課題があることが判明した。本発明者の検討は、後で図面を用いて説明する。

【0005】

本発明の目的は、共振外れが発生したときに、サージ電圧やノイズの増大を抑制することができる電力変換装置および電力変換装置の制御方法を提供することにある。

【0006】

本発明の他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0008】

すなわち、電力変換装置は、複数のスイッチング素子と、キャパシタと、キャパシタと直列的に接続された一次巻線を備えたトランスとを備えるスイッチング回路と、スイッチング素子のゲートに対してゲート駆動電流を出力して、スイッチング素子のオンオフを制御するゲート駆動回路と、スイッチング回路に流れる電流を検出する検出回路と、検出回路が検出した電流の極性の反転を判定する判定回路とを備える。ここで、ゲート駆動回路は、判定回路による判定の結果に基づいて、ゲート駆動電流を調整するゲート調整回路を備えている。

【発明の効果】

【0009】

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、共振外れが発生したときに、サージ電圧やノイズの増大を抑制することができる電力変換装置を提供することができる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１に係る電力変換装置の構成を示す回路図である。

【図2】実施の形態１に係るゲート駆動回路の構成を示すブロック図である。

【図3】実施の形態１に係るゲート出力回路の構成を示す回路図である。

【図4】実施の形態１に係る制御方法を説明するためのフローチャートである。

【図5】実施の形態１に係る電力変換装置の動作を説明するための波形図である。

【図6】実施の形態１に係る電力変換装置の動作を説明するための波形図である。

【図7】実施の形態１に係る電力変換装置で用いられているＧａＮ－ＨＥＭＴの構造を示す断面図である。

【図8】実施の形態２に係るゲート出力回路の構成を示す回路図である。

【図9】実施の形態３に係る電力変換装置の構成を示す回路図である。

【図10】実施の形態４に係る電力変換装置の構成を示す回路図である。

【図11】実施の形態４に係る半導体チップの一部分を示す平面図である。

【図12】本発明者の検討を説明するための電力変換装置の回路図である。

【発明を実施するための形態】

【0011】

実施の形態について、図面を参照して説明する。なお、以下に説明する実施の形態は特許請求の範囲に係る発明を限定するものではなく、また実施の形態の中で説明されている諸要素及びその組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0012】

本発明の実施の形態を説明する前に、図１２を参照して、本発明者が検討した電力変換装置についての課題について説明する。

【0013】

図１２は、本発明者の検討を説明するための電力変換装置の回路図である。以下、本明細書では、電力変換装置として、トランスの漏れインダクタおよび励磁インダクタと、トランスに結合されたキャパシタとを用いた、高効率なＬＬＣ共振方式の共振型電力変換装置を例として説明する。

【0014】

図１２において、１００は電力変換装置（以下、ＤＣ／ＤＣコンバータとも称する）を示している。ＤＣ／ＤＣコンバータ１００は、ゲート駆動回路２と、次に述べる一次側回路および二次側回路とを備え、一次側回路に供給される直流電源Ｖｉの電圧を変換して、二次側回路に結合された負荷４に、変換された直流電圧を給電する。一次側回路は、スイッチング素子Ｑ１およびＱ２により構成されたハーフブリッジ回路1、共振用キャパシタ（電流共振用キャパシタ）ＣｒおよびトランスＴｒを備えている。また、二次側回路は、ダイオードＤ１およびＤ２と、平滑キャパシタＣｏにより構成された整流回路３を備えている。

【0015】

ハーフブリッジ回路１を構成する２個のスイッチング素子Ｑ１およびＱ２は、ゲート駆動回路２によって駆動される。すなわち、ゲート駆動回路２は、スイッチング素子Ｑ１、Ｑ２をデッドタイム（双方のスイッチング素子がともにオフ状態となる時間)を設けつつ、所定の周期で交互にスイッチングさせる。スイッチング素子Ｑ１、Ｑ２が、所定の周期で交互にスイッチングされることで、二次側回路から出力される電圧の値が調整される。この場合、スイッチング素子Ｑ１、Ｑ２を交互にスイッチングさせる所定の周期が、ＤＣ／ＤＣコンバータ１００の動作周期（言い換えるなら、ＤＣ／ＤＣコンバータの動作周波数）である。

【0016】

ＬＬＣ共振方式のＤＣ／ＤＣコンバータ１００では、共振用キャパシタＣｒと、トランスＴｒに含まれる漏れインダクタンス（図示せず）および励磁インダクタンスによって構成される直列共振回路を利用し、スイッチング素子Ｑ１、Ｑ２の電圧もしくは電流の少なくとも一方が、ゼロ（“０”）になる状態のときに、スイッチング素子Ｑ１、Ｑ２のオンオフを切り替えるゼロ電圧（電流)スイッチングが行なわれる。ゼロ電圧スイッチングを行うことで、スイッチング素子のスイッチング時における電力損失やスイッチングノイズの発生の低減を図ることが可能である。

【0017】

しかしながら、入力側の直流電源Ｖｉの電圧値や、出力側の負荷４が設計値より変動すると、前記した直列共振回路の共振周波数が変動し、ＤＣ／ＤＣコンバータ１００の動作周波数が共振周波数から外れてしまう場合がある。この場合、ゼロ電圧スイッチングが成立しなくなるため、電力損失の増大やスイッチングノイズの発生、スイッチング素子の破壊等が生じることになる。以下の説明では、ＤＣ／ＤＣコンバータの動作周波数が、直列共振回路の共振周波数から外れることを、共振外れとも称する。

【0018】

直列共振回路の共振周波数の変動に対応するための技術が、特許文献１および２に記載されている。例えば特許文献１においては、スイッチング素子を流れる電流値を検出する電流検出回路を設け、スイッチング素子をターンオンする制御信号を出力するタイミングにおける、電流検出回路の検出値がゼロより大きい場合に、共振周波数が変動し異常が発生していると判定している。また、特許文献２では、同じ共振周期内において、共振周期の半周期を中点として対称となる２時点以上の電流値を検出し、その電流値の値が所定値以上異なる場合に、共振周波数が変動し異常が発生していると判定している。

【0019】

特許文献１、２に記載の技術によって、異常の発生を検知し、異常発生を検知したときには、例えばスイッチング素子を強制的にオフにして、ＤＣ／ＤＣコンバータの動作周波数を上げることにより、共振外れを回避することが可能である。

【0020】

しかしながら、この場合には、共振外れが発生している期間、すなわち直流電源Ｖｉの電圧や出力側の負荷４が高い状態が続いている期間、スイッチング素子を強制的にオフにすることを継続しなければならず、この期間、ＤＣ／ＤＣコンバータで適切に電力変換を行うことができないということになる。

【0021】

共振外れを回避するために、スイッチング素子を強制的にオフにするような構成を採用しない場合、電力損失の増大が発生する。すなわち、ＤＣ／ＤＣコンバータにおいて、共振外れが発生していると、オンしている一方のスイッチング素子（例えばＱ１)を流れる電流が正から負へと反転し、その反転後に、スイッチング素子（Ｑ１）はターンオフするため、スイッチング素子（Ｑ１）が逆導通状態となり、デッドタイム経過後に他方のスイッチング素子（Ｑ２）をターンオンしたときに、リカバリ電流が、スイッチング素子Ｑ１およびＱ２を貫通して流れるため、大きな電力損失が発生し、スイッチング素子の破壊が生じることがある。

【0022】

スイッチング素子として、逆導通時のリカバリ電流が小さい素子を用いることで、共振外れが発生した場合の電力損失の増大を抑制し、スイッチング素子の破壊を防ぐことは可能である。逆導通時のリカバリ電流が小さいスイッチング素子の一例として、高速リカバリ型の金属酸化物半導体電界効果型トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）や、窒化ガリウム（ＧａＮ）系材料を用いた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）等がある。以下、ＧａＮ系材料を用いたＨＥＭＴを、ＧａＮ－ＨＥＭＴと称する。

【0023】

特に、ＧａＮ－ＨＥＭＴは、素子内部にボディダイオードを含まないため、原理的にリカバリ電流がゼロとなる。したがって、スイッチング素子としてＧａＮ－ＨＥＭＴを用いたＤＣ／ＤＣコンバータにおいては、共振外れが発生してもリカバリ電流による損失は発生せず、スイッチング素子の破壊の発生も低減することができるため、直流電源Ｖｉの電圧値や出力側の負荷が高い状態においても、ＤＣ／ＤＣコンバータを動作させることが可能となる。

【0024】

ＧａＮ－ＨＥＭＴをスイッチング素子として用いることにより、ボディダイオードによる前記した影響を除くことが可能であるが、ＧａＮ－ＨＥＭＴにおいても、ＭＯＳＦＥＴと同様に出力容量は存在するため、ＧａＮ－ＨＥＭＴの出力容量による影響が存在する。すなわち、共振外れが発生した場合、一方のスイッチング素子（例えばＱ１）が逆導通状態になると、スイッチング素子（Ｑ１）の出力容量が放電され、他方のスイッチング素子（Ｑ２）をターンオンしたときに、スイッチング素子（Ｑ１）の出力容量が再充電されることになる。このとき、出力容量を再充電するために、スイッチング素子（Ｑ２）とスイッチング素子（Ｑ１）を流れる電流が発生する。

【0025】

ＧａＮ－ＨＥＭＴの出力容量は小さく、リカバリ電流と比べると蓄積電荷量が小さいため、電力損失の増大やスイッチング素子破壊の危険性はわずかである。しかしながら、ＧａＮ－ＨＥＭＴをスイッチング素子として用いた電力変換装置は高周波で動作させる場合が多いため、出力容量の再充電による電流の時間変化量（ｄＩ／ｄｔ：Ｉは再充電の際に、出力容量を流れる電流）は大きくなる。この大きな電流の時間変化量（ｄＩ／ｄｒ）は、サージ電圧やノイズ増大の原因となり、電力変換機器の正常動作の妨げとなる。

【0026】

特許文献１および２では、共振外れが発生したときに、スイッチング素子の出力容量を再充電する電流の時間変化に起因するサージ電圧やノイズ増大は、記載も認識もされていない。

【0027】

上述のような課題を解決するために、本発明者が鋭意検討を行った末、本実施の形態の構成を案出するに至った。以下、本実施の形態を、図面を用いて説明する。

【0028】

（実施の形態１）
＜電力変換装置の全体構成＞
図１は、実施の形態１に係る電力変換装置の構成を示す回路図である。図１において、１０１は電力変換装置を示している。電力変換装置１０１は、２つのスイッチング素子を用いたハーフブリッジ回路１を備える、ＬＬＣ共振方式のＤＣ／ＤＣコンバータである。

【0029】

電力変換装置１０１は、ハーフブリッジ回路１、ゲート駆動回路２、電流検出回路（以下、検出回路とも称する）５、電流極性反転判定回路（以下、判定回路とも称する）６、共振用キャパシタＣｒ、一次巻線Ｔｒ１と二次巻線Ｔｒ２－１およびＴｒ２－２とで構成されたトランスＴｒ、ダイオードＤ１およびＤ２と平滑キャパシタＣｏとで構成された整流回路３とを備えている。図１において、Ｔ１およびＴ２は、電力変換装置１０１の入力端子を示し、Ｔ３およびＴ４は、電力変換装置１０１の出力端子を示している。電力変換装置１０１の入力端子Ｔ１およびＴ２には、図１に示すように、外部の直流電源Ｖｉが接続され、出力端子Ｔ３およびＴ４には、図１に示すように負荷４が接続されている。直流電源Ｖｉは、例えばバッテリ、ＡＣ／ＤＣ（交流／直流）コンバータ等である。

【0030】

ハーフブリッジ回路１は、図１に示すように、直流電源Ｖｉの両端子間に接続されている。ハーフブリッジ回路１は、直流電源Ｖｉの両端子間（入力端子Ｔ１、Ｔ２間）に直列的に接続されたスイッチング素子Ｑ１、Ｑ２を備えている。スイッチング素子Ｑ１、Ｑ２は、特に制限されないが、一つの半導体チップ（同一の半導体チップ）のシリコン基板上に形成されたＧａＮ－ＨＥＭＴによって構成されている。

【0031】

図１において、破線で示したＣｐ１およびＣｐ２は、スイッチング素子Ｑ１およびＱ２の寄生キャパシタを示している。寄生キャパシタＣｐ１の一方の端子は、スイッチング素子Ｑ１のソース端子に接続され、他方の端子は、スイッチング素子Ｑ１のドレイン端子に接続されている。この寄生キャパシタＣｐ１が、スイッチング素子Ｑ１の出力容量に該当する。同様に、寄生キャパシタＣｐ２は、スイッチング素子Ｑ２のソース端子とドレイン端子間に接続されており、寄生キャパシタＣｐ２が、スイッチング素子Ｑ２の出力容量に該当する。以下、寄生キャパシタＣｐ１、Ｃｐ２は、出力容量Ｃｐ１、Ｃｐ２とも称する。

【0032】

ハーフブリッジ回路1において、スイッチング素子Ｑ１のドレイン端子は入力端子Ｔ１を介して直流電源Ｖｉに接続されている。スイッチング素子Ｑ１のソース端子とスイッチング素子Ｑ２のドレイン端子とが接続されている。スイッチング素子Ｑ２のソース端子は入力端子Ｔ２を介して直流電源Ｖｉに接続されている。スイッチング素子Ｑ１およびＱ２のゲート端子は、ゲート駆動回路２に接続されている。また、スイッチング素子Ｑ１のソース端子とスイッチング素子Ｑ２のドレイン端子とが接続された節点(ノード)と、スイッチング素子Ｑ２のソース端子との間に、検出回路５、共振用キャパシタＣｒとトランスＴｒの一次巻線Ｔｒ１とが直列的に接続されている。トランスＴｒの二次側は、二次巻線Ｔｒ２－１およびＴｒ２－２で構成されている。特に制限されないが、二次巻線Ｔｒ２－１およびＴｒ２－２は、同じ巻き数であり、同じ巻き方向となるように直列に接続されている。なお、図１の●印は、トランスＴｒの極性を示している。

【0033】

整流回路３は、ダイオードＤ１およびＤ２と平滑キャパシタＣｏとで構成され、ダイオードＤ１およびＤ２のカソード端子と平滑キャパシタＣｏの一方の端子とが接続されている。平滑キャパシタＣｏの他方の端子は、トランスＴｒの二次巻線Ｔｒ２－１およびＴｒ２－２の一方の端子が互いに接続されている節点と接続されている。トランスＴｒの二次巻線Ｔｒ１およびＴｒ２－２の他方の端子は、それぞれダイオードＤ１およびＤ２のアノード端子と接続されている。平滑キャパシタＣｏの端子は、出力端子Ｔ３およびＴ４を介して負荷４に接続されている。

【0034】

検出回路５は、電流センサによって構成されている。電流センサは、例えばシャント抵抗、ホール素子あるいはロゴスキーコイル等によって構成されている。検出回路５は、スイッチング素子Ｑ１、Ｑ２と、共振用キャパシタＣｒと、トランスＴｒの一次巻線Ｔｒ１とを含む共振スイッチング回路（以下、単にスイッチング回路とも称する）ＲＳＣに流れる電流Ｉ１の電流値を検出する。検出回路５によって検出された電流値はアナログ値として、判定回路６に出力される。なお、実施の形態１では、電流Ｉ１の電流値を検出するために、検出回路５も共振スイッチング回路ＲＳＣに設けられている。

【0035】

判定回路６は、特に制限されないが、図示しない、比較器とエッジ検出器とによって構成されている。比較器は、例えばコンパレータ等によって構成され、エッジ検出器は、例えばロジック回路を組み合わせることで構成されたエッジ検出回路やマイクロプロセッサを用いたエッジ検出器により構成されている。比較器には、検出回路５からの入力（アナログの電流値）と、電流値“０（ゼロ）”に対応する基準値とが供給され、比較器は、アナログの電流値と基準値とを比較し、比較結果をデジタル値として、エッジ検出器に出力する。エッジ検出器は、入力されているデジタル値の変化を、信号の立下りおよび立ち上がりとして捉え、検出回路５を流れる共振スイッチング回路の電流Ｉ１の極性（電流極性）を示す判定信号として、ゲート駆動回路２へ出力する。

【0036】

例えば、検出回路５からのアナログの電流値が、高い電流値から基準値以下に低下した場合、判定回路６における比較器は、デジタル値を“１”から“０”へ変化させる。判定回路６におけるエッジ検出器は、デジタル値“１”から“０”への変化を、信号の立下りとして捉え、共振スイッチング回路ＲＳＣの電流Ｉ１の電流極性が正から負へ反転したことを示す判定信号を出力する。これに対して、検出回路５からのアナログの電流値が、基準値よりも低い値から基準値を超えた場合、判定回路６における比較器は、デジタル値を“０”から“１”へ変化させる。判定回路６におけるエッジ検出器は、デジタル値“０”から“１”への変化を、信号の立ち上がりとして捉え、共振スイッチング回路ＲＳＣの電流Ｉ１の電流極性が負から正へ反転したことを示す判定信号を出力する。

【0037】

判定回路６内の比較器への入力側には、シュミットトリガやローパスフィルタを設けるようにしてもよい。このシュミットトリガやローパスフィルタによって、検出回路５からの出力に含まれるノイズを除去することができる。

【0038】

ゲート駆動回路２は、電力変換装置１０１の動作周波数で定まる動作周期で、スイッチング素子Ｑ１およびＱ２を交互にオンオフするように駆動する。スイッチング素子Ｑ１、Ｑ２を駆動する際に、ゲート駆動回路２は、判定回路６からの判定信号に基づいて、駆動能力を調整する。ゲート駆動回路２については、次に図面を参照して詳しく説明する。

【0039】

＜＜ゲート駆動回路の構成＞＞
図２は、実施の形態１に係るゲート駆動回路の構成を示すブロック図である。図２に示すように、ゲート駆動回路２は、制御回路２１と、スイッチング素子Ｑ１、Ｑ２に対応する２つのゲート出力回路２２とを備えている。

【0040】

制御回路２１は、例えばマイクロプロセッサやプログラム可能なゲートアレイ（例えば、いわゆるＦＰＧＡ）等で構成され、スイッチング素子Ｑ１およびＱ２を、電力変換装置１０１の動作周波数で交互にオンオフ駆動するために必要なゲート信号を生成する。また、制御回路２１は、入力端子Ｔ２１およびＴ２２を介して、判定回路６から出力された判定信号（電流反転正負および電流反転負正）を入力し、スイッチング素子Ｑ１およびＱ２のゲート駆動電流を切り替えのための出力切替信号を生成する。ゲート駆動電流を切り替えることで、スイッチング素子Ｑ１およびＱ２のゲート駆動電流を調整するため、出力切替信号を生成する制御回路２１は、ゲート調整回路と見なすことができる。

【0041】

ゲート出力回路２２は、スイッチング素子Ｑ１およびＱ２毎に設けられ、制御回路２１から入力されるゲート信号と出力切替信号に応じたゲート出力信号を出力する。ゲート出力回路２２から出力されたゲート出力信号は、出力端子Ｔ２３およびＴ２４を介して、スイッチング素子Ｑ１およびＱ２のゲート端子に供給される。なお、図２において、符号２２－１は、スイッチング素子Ｑ１のゲート端子にゲート出力信号１を供給するゲート出力回路を示し、符号２２－２は、スイッチング素子Ｑ２のゲート端子にゲート出力信号２を供給するゲート出力回路を示している。

【0042】

＜＜＜ゲート出力回路の構成＞＞＞
次に、ゲート出力回路の構成を、図面を用いて説明する。スイッチング素子Ｑ１に対応するゲート出力回路２２－１とスイッチング素子Ｑ２に対応するゲート出力回路２２－２は、互いに同様な構成を備えているため、ゲート出力回路２２として、以下説明する。

【0043】

図３は、実施の形態１に係るゲート出力回路の構成を示す回路図である。

【0044】

ゲート出力回路２２は、Ｐチェンネル型電界効果（以下、ＰＭＯＳとも称する）トランジスタＰＴｒ１およびＰＴｒ２と、Ｎチャンネル型電界効果（以下、ＮＭＯＳとも称する）トランジスタＮＴｒと、抵抗素子Ｒｇｏｎ１、Ｒｇｏｎ２およびＲｇｏｆｆと、インバータゲートｉｎｖ１およびｉｎｖ２と、オア（ＯＲ）ゲートｏｒ１およびｏｒ２とを備えている。ここで、抵抗素子Ｒｇｏｎ２の電気抵抗値は、抵抗素子Ｒｇｏｎ１の電気抵抗値より大きく設定されている。

【0045】

ＰＭＯＳトランジスタＰＴｒ１およびＰＴｒ２のソース端子は、電圧線Ｖｇｏｎに接続されている。電圧線Ｖｇｏｎに印加される電圧（Ｖｇ，ｏｎ）は、スイッチング素子Ｑ１およびＱ２をオン状態にするために、スイッチング素子Ｑ１およびＱ２のゲート端子に印加する所定の電圧である。ＮＭＯＳトランジスタＮＴｒのソース端子は、電圧線Ｖｇｏｆｆに接続されている。電圧線Ｖｇｏｆｆに印加される電圧（Ｖｇ，ｏｆｆ）は、スイッチング素子Ｑ１およびＱ２をオフ状態にするために、スイッチング素子Ｑ１およびＱ２のゲート端子に印加する電圧である。電圧（Ｖｇ，ｏｎ）および（Ｖｇ，ｏｆｆ）は、特に制限されないが、図１に示した直流電源Ｖｉから生成されている。

【0046】

ＰＭＯＳトランジスタＰＴｒ１およびＰＴｒ２のドレイン端子は、それぞれ抵抗素子Ｒｇｏｎ１およびＲｇｏｎ２の一方の端子に接続され、抵抗素子Ｒｇｏｎ１およびＲｇｏｎ２の他方の端子は、出力端子Ｔ２２３に接続されている。ＮＭＯＳトランジスタＮＴｒのドレイン端子は抵抗素子Ｒｇｏｆｆの一方の端子に接続され、抵抗素子Ｒｇｏｆｆの他方の端子は出力端子Ｔ２２３に接続されている。

【0047】

制御回路２１から出力されたゲート信号は、入力端子Ｔ２２２を介して、インバータゲートｉｎｖ２の入力に供給されている。インバータゲートｉｎｖ２の出力は、オアゲートｏｒ１およびｏｒ２の一方の入力に接続され、またＮＭＯＳトランジスタＮＴｒのゲート端子に接続されている。制御回路２１から出力された出力切替信号は、入力端子Ｔ２２１を介してオアゲートｏｒ１の他方の入力に接続され、またインバータゲートｉｎｖ１を介してオアゲートｏｒ２の他方の入力に接続されている。オアゲートｏｒ１およびｏｒ２の出力は、それぞれＰＭＯＳトランジスタＰＴｒ１およびＰＴｒ２のゲート端子に接続されている。

【0048】

したがって、ゲート信号がロウレベル（“０”）の期間では、ＰＭＯＳトランジスタＰＴｒ１およびＰＴｒ２はオフ状態にされる。一方、この期間では、ＮＭＯＳトランジスタＮＴｒはオン状態にされる。この場合、抵抗素子Ｒｇｏｆｆが、ＮＭＯＳトランジスタＮＴｒおよび出力端子Ｔ２２３を介して、電圧線Ｖｇｏｆｆとスイッチング素子Ｑ１もしくはＱ２のゲート端子との間に接続されることになる。すなわち、抵抗素子Ｒｇｏｆｆが、スイッチング素子のゲート抵抗に相当し、ゲート抵抗（抵抗素子Ｒｇｏｆｆ）を介した電圧（Ｖｇ，ｏｆｆ）が、スイッチング素子Ｑ１もしくはＱ２にゲートオフ電圧として印加されることになり、スイッチング素子Ｑ１もしくはＱ２はオフ状態となる。

【0049】

一方、ゲート信号がハイレベル（“１”）の期間では、ＮＭＯＳトランジスタＮＴｒはオフとなる。この期間において、出力切替信号がロウレベル（“０”）の場合は、ＰＭＯＳトランジスタＰＴｒ１がオン状態となり、出力切替信号がハイレベル（“１”）の場合はＰＭＯＳトランジスタＰＴｒ２がオン状態となる。したがって、ゲート信号がハイレベルの期間では、出力切替信号がロウレベルの場合は、抵抗素子Ｒｇｏｎ１がスイッチング素子のゲート抵抗に相当し、スイッチング素子Ｑ１もしくはＱ２には、ゲート抵抗（抵抗素子Ｒｇｏｎ１）を介した電圧（Ｖｇ，ｏｎ）が、スイッチング素子Ｑ１もしくはＱ２にゲートオン電圧として印加され、スイッチング素子Ｑ１もしくはＱ２は、オン状態となる。このとき、オン状態となっているスイッチング素子Ｑ１もしくはＱ２においては，ゲート抵抗（抵抗素子Ｒｇｏｎ１）を介して、スイッチング素子Ｑ１もしくはＱ２のゲート端子に供給されるゲート出力信号の電流（高いレベルのゲート駆動電流）に応じたドレイン電流が流れることになる。

【0050】

また、ゲート信号がハイレベル（“１”）の期間において、出力切替信号がハイレベル（“１”）”の場合は、抵抗素子Ｒｇｏｎ２がスイッチング素子のゲート抵抗に相当することになり、ゲート抵抗（抵抗素子Ｒｇｏｎ２）を介した電圧（Ｖｇ，ｏｎ）が、スイッチング素子Ｑ１もしくはＱ２にゲートオン電圧として印加される。この場合も、スイッチング素子Ｑ１もしくはＱ２がオン状態となる。しかしながら、このとき、スイッチング素子Ｑ１もしくはＱ２のゲート端子に供給されるゲート出力信号の電流（ゲート駆動電流）は、抵抗素子Ｒｇｏｎ２がゲート抵抗として機能するため、抵抗素子Ｒｇｏｎ２によって定まるゲート出力信号の電流（低いレベルのゲート駆動電流）となる。したがって、このとき、オン状態となるスイッチング素子Ｑ１もしくはＱ２においては、抵抗素子Ｒｇｏｎ２で定まるゲート駆動電流に応じたドレイン電流が流れることになる。

【0051】

実施の形態１に係るゲート出力回路２２においては、オン状態となるスイッチング素子Ｑ１、Ｑ２のゲート抵抗を、出力切替信号によって切り替えることができる。ゲート抵抗を切り替えることで、スイッチング素子Ｑ１、Ｑ２のゲート端子には、切り替えられたゲート抵抗によって定まるゲート駆動電流が供給され、オン状態となるスイッチング素子においては、供給されているゲート駆動電流に応じたドレイン電流が流れる。すなわち、ゲート抵抗に相当する抵抗素子Ｒｇｏｎ１もしくはＲｇｏｎ２に応じたレベルのゲート駆動電流が、スイッチング素子のゲート端子に供給され、ゲート駆動電流に応じたドレイン電流がスイッチング素子から出力されることになる。前記したように、抵抗素子Ｒｇｏｎ２の電気抵抗値は、抵抗素子Ｒｇｏｎ１の電気抵抗値より大きいため、出力切替信号がハイレベルの場合、ゲート出力回路２２は、低いレベルのゲート駆動電流をスイッチング素子Ｑ１、Ｑ２のゲート端子に出力し、スイッチング素子Ｑ１、Ｑ２のドレイン電流を低いレベルに切り替えるような動作を行うことになる。

【0052】

ゲート信号がハイレベルとなっている期間においては、インバータゲートｉｎｖ１、オアゲートｏｒ１、ｏｒ２およびＰＭＯＳトランジスタＰＴｒ１、ＰＴｒ２によって、抵抗素子Ｒｇｏｎ１およびＲｇｏｎ２から、出力信号に従った抵抗素子を選択するスイッチング回路が構成されていると見なすことができる。この場合、選択された抵抗素子が、所定の電圧（Ｖｇ，ｏｎ）とスイッチング素子のゲート端子との間に接続されることになる。

【0053】

＜電力変換装置の動作＞
先ず、実施の形態１に係る電力変換装置において実行される制御方法を、図面を用いて説明する。図４は、実施の形態１に係る制御方法を説明するためのフローチャートである。

【0054】

ステップＳ１において、図２に示した制御回路２１が、ゲート出力信号１およびゲート出力信号２を出力させ、図１に示したスイッチング素子Ｑ１およびＱ２をオンオフさせる。次に、ステップＳ２、Ｓ３およびＳ４が順次実行されるが、これらのステップＳ２～Ｓ４は、スイッチング素子Ｑ１またはＱ２をオン状態にしている期間において実施される。

【0055】

ステップＳ２は、図１の検出回路５が共振スイッチング回路ＲＳＣを流れる電流Ｉ１を検出する電流検出工程である。

【0056】

ステップＳ３では、ステップＳ２で検出された電流Ｉ１に基づいて、判定回路６が電流Ｉ１の極性を判定し、判定結果を判定信号として制御回路２１へ供給する。すなわち、ステップＳ３は、極性判定工程である。

【0057】

ステップＳ３において、極性が反転していると判定された場合（Ｙ）、制御回路２１は、出力切替信号を生成し、スイッチング素子のゲート駆動電流を切り替える。このゲート駆動電流の切り替えによって、ゲート駆動電流が調整されることになるため、ステップＳ４は、駆動電流の調整工程である。

【0058】

ステップＳ３において、極性が反転していないと判定された場合（Ｎ）およびステップＳ４が終了すると、再びステップＳ１が実行される。すなわち、ステップＳ１～Ｓ３が繰り返されることになる。

【0059】

実施の形態１に係る電力変換装置においては、ステップＳ３において極性が反転していると判定され場合、共振外れが発生している場合として処理が行われる。これに対して、ステップＳ３において極性が反転していないと判定された場合が、共振外れが発生していない場合として処理が行われる。

【0060】

特に制限されないが、実施の形態１に係るステップＳ４（調整工程）は、２つの工程を備えている。すなわち、ステップＳ４は、極性が反転していると判定されたとき、ゲート駆動電流を低いレベルに調整する（切り替える）工程が実行される。ゲート駆動電流を低いレベルに切り替えてから、所定の期間（出力切替期間）後に、ゲート駆動電流を前記低いレベルよりも高いレベルに調整する（切り替える）工程と、を備えている。

【0061】

次に、共振外れが発生していない場合と発生している場合を説明する。

【0062】

＜＜共振外れが発生していない場合＞＞
先ず、電力変換装置１０１の負荷が高負荷等でなく、共振外れが発生していない場合を説明する。図５は、実施の形態１に係る電力変換装置の動作を説明するための波形図である。以下、図１～図３および図５を参照して、説明する。

【0063】

図５には、ハーフブリッジ回路１を制御するために、ゲート駆動回路２が出力するゲート出力信号１およびゲート出力信号２の波形と、検出回路５により検出されたトランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路ＲＳＣを流れる電流Ｉ１の波形とが示されている。さらに、図５には、スイッチング素子Ｑ１およびＱ２のドレイン端子とソース端子間に印加されている電圧Ｖｄｓ１およびＶｄｓ２の波形と、スイッチング素子Ｑ１およびＱ２のドレイン端子からソース端子の方向に流れる電流（ドレイン電流）Ｉｄ１およびＩｄ２の波形とが示されている。なお、電圧Ｖｄｓ１および電流Ｉｄ１は、スイッチング素子Ｑ１の電圧および電流であり、電圧Ｖｄｓ２および電流Ｉｄ２は、スイッチング素子Ｑ２の電圧および電流である。

【0064】

検出回路５は、図１において矢印で示されているように、左側から右側に流れる方向を、正（＋）極性とした電流を検出する。ゲート駆動回路２から出力されるゲート出力信号１は、スイッチング素子Ｑ１のオンオフを制御する出力信号であり、ゲート出力信号２は、スイッチング素子Ｑ２のオンオフを制御する出力信号である。ゲート駆動回路２を構成する制御回路２１は、スイッチング素子Ｑ１およびＱ２を、デッドタイムｔｄ１およびｔｄ２を含めて相補的に駆動するようにゲート信号を生成する。なお、デッドタイムｔｄ１およびｔｄ２は、スイッチング素子Ｑ１およびＱ２の両方がオフ状態となる期間である。

【0065】

先ず、時刻ｔ１において、ゲート出力信号によって、スイッチング素子Ｑ２がオフ状態でスイッチング素子Ｑ１をオンにすると、直流電源Ｖｉ、スイッチング素子Ｑ１、検出回路５、共振用キャパシタＣｒおよびトランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路ＲＳＣに、正（＋）の極性の電流Ｉ１が流れる。

【0066】

その後の時刻ｔ２において、スイッチング素子Ｑ１をオフ状態にしてデッドタイムｔｄ１に入ると、スイッチング素子Ｑ２が逆導通して、トランスＴｒの一次巻線Ｔｒ１に流れる電流はスイッチング素子Ｑ２に転流する。その後、スイッチング素子Ｑ２を逆導通状態でオン状態にすることで、スイッチング素子Ｑ２のソース端子とドレイン端子間に印加される電圧がほぼゼロの状態でスイッチングする、いわゆるゼロ電圧スイッチングが行われる。その後、トランスＴｒに含まれるインダクタンスと共振用キャパシタＣｒのキャパシタンスによるＬＣ共振により、トランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路ＲＳＣに流れる電流Ｉ１の極性が正（＋）から負（－）へと反転する。

【0067】

次に、時刻ｔ３において、スイッチング素子Ｑ２をオフ状態にしてデッドタイムｔｄ２に入ると、スイッチング素子Ｑ１が逆導通して、トランスＴｒの一次巻線Ｔｒ１に流れる電流はスイッチング素子Ｑ１に転流し、その後スイッチング素子Ｑ１を逆導通状態でオン状態にすることでゼロ電圧スイッチングが行われ、その後ＬＣ共振により、トランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路ＲＳＣに流れる電流Ｉ１が負（－）から正（＋）へと逆転する。

【0068】

前記したゲート出力信号は、電力変換装置１０１の動作周波数によって定まる周期で、周期的に生成されるため、前記した時刻ｔ１～ｔ３の動作が繰り返される。トランスＴｒの一次巻線Ｔｒ１に流れる電流Ｉ１の変化に応じて、二次巻線Ｔｒ２－１またはＴｒ２－２に電流が発生し、整流回路３によって直流化され、負荷４に対して供給される。

【0069】

＜＜共振外れが発生している場合＞＞
図６は、実施の形態１に係る電力変換装置の動作を説明するための波形図である。図６は、図５と類似しており、図６にも、図５と同様に、ゲート出力信号１およびゲート出力信号２と、共振スイッチング回路ＲＳＣを流れる電流Ｉ１と、スイッチング素子Ｑ１、Ｑ２のドレイン端子とソース端子間の電圧Ｖｄｓ１、Ｖｄｓ２と、スイッチング素子Ｑ１、Ｑ２のドレイン電流Ｉｄ１、Ｉｄ２とが示されている。図６が図５と相違する点は、図６には、電力変換装置１０１が動作している期間において、負荷４が高負荷に急変し、共振外れが発生した場合が示されていることである。

【0070】

高負荷時においては、スイッチング素子Ｑ１がオン状態にある期間(時刻ｔ１～ｔ２)において、ある時刻（例えば時刻ｔ１２）で、トランスＴｒに含まれるインダクタンスと共振用キャパシタＣｒのキャパシタンスによるＬＣ共振により、トランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路ＲＳＣに流れる電流の極性が、図６に示すように正から負へと反転して、スイッチング素子Ｑ１が逆導通状態となる。その後、スイッチング素子Ｑ１をオフ状態にして、デッドタイムｔｄ１に入ると、スイッチング素子Ｑ２はオフのため電流が流れず、スイッチング素子Ｑ１が逆導通状態を継続して電流を導通する。この時、スイッチング素子Ｑ１の出力容量Ｃｐ１（図１）は放電状態となる。

【0071】

その後の時刻ｔ２において、スイッチング素子Ｑ２をオン状態へ変化（遷移）させると、スイッチング素子Ｑ１に流れていた電流が、スイッチング素子Ｑ２に転流するが、その時にスイッチング素子Ｑ１の出力容量Ｃｐ１に再充電が発生する。出力容量Ｃｐ１は、スイッチング素子Ｑ１のソース端子とドレイン端子との間に接続されているキャパシタであるため、出力容量Ｃｐ１を再充電している再充電期間中においては、スイッチング素子Ｑ１のドレイン端子とソース端子間を電流（出力容量Ｃｐ１を再充電するための電流）が流れることになる。このとき、スイッチング素子Ｑ２はオン状態へ遷移するため、スイッチング素子Ｑ１とＱ２とを流れる貫通電流が発生する。

【0072】

この貫通電流はスイッチング素子Ｑ１およびＱ２を貫通して流れる電流であるため、貫通電流の電流値の時間変化は、スイッチング素子Ｑ２をオン状態に遷移させる速度によって決定されることになる。

【0073】

次に、スイッチング素子Ｑ２をオフ状態にして、デッドタイムｔｄ２経過後にスイッチング素子Ｑ１をオンにする動作においては、前記と相補的な動作となる。すなわち、スイッチング素子Ｑ２がオフ状態に遷移する前の時刻（ｔ２３）において、前記したＬＣ共振によって、トランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路ＲＳＣに流れる電流Ｉ１の極性が、負から正へと反転する。この場合には、スイッチング素子Ｑ２が逆導通状態となり、スイッチング素子Ｑ２の出力容量Ｃｐ２の放電が行われ、スイッチング素子Ｑ１のオン状態への遷移により、出力容量Ｃｐ２の再充電が行われる。したがって、スイッチング素子Ｑ１がオン状態に遷移するときに、スイッチング素子Ｑ１とＱ２とを流れる貫通電流が発生する。このときの貫通電流の電流値の時間変化も、スイッチング素子Ｑ１をオン状態に遷移させる速度によって決定されることになる。

【0074】

実施の形態１においては、ゲート駆動回路２を構成する制御回路２１は、スイッチング素子Ｑ１のオン期間中に、図４に示したステップＳ２～Ｓ４を実行する。すなわち、制御回路２１は、判定回路６から、電流Ｉ１の極性が反転（この場合、正から負への反転）を示す判定信号が入力されると、オン状態へ遷移させるスイッチング素子Ｑ２に接続されるゲート出力回路２２－２に対して出力切替信号を出力する。ゲート出力回路２２－２は、出力切替信号を入力すると、スイッチング素子Ｑ２をオン状態に駆動するときのゲート抵抗を、抵抗素子Ｒｇｏｎ１から抵抗素子Ｒｇｏｎ２に切り替え、ゲート抵抗の値を増大させる。その結果、スイッチング素子Ｑ２に対するゲート駆動電流が低下し、スイッチング素子Ｑ２のドレイン電流も低下し、スイッチング素子Ｑ２の駆動電流が低下するように調整される。

【0075】

この調整によってドレイン電流が低下することにより、スイッチング素子Ｑ２をオン状態に遷移させる速度が低下する。したがって、スイッチング素子Ｑ１がオン状態となっている期間において、負荷４が高負荷になった場合でも、スイッチング素子Ｑ２をオン状態に遷移させるときに発生する貫通電流の時間変化量を低減させ、サージ電圧やノイズの発生を抑制することが可能となる。

【0076】

また、制御回路２１は、スイッチング素子Ｑ２のオン期間中にも、図４に示したステップＳ２～Ｓ４を実行する。すなわち、制御回路２１は、電流Ｉ１の極性が反転（この場合、負から正への反転）を示す判定信号が入力されると、スイッチング素子Ｑ１に接続されるゲート出力回路２２－１に対して出力切替信号を出力する。ゲート出力回路２２－１は、出力切替信号を入力すると、スイッチング素子Ｑ１をオン状態に駆動するときのゲート抵抗を、抵抗素子Ｒｇｏｎ１から抵抗素子Ｒｇｏｎ２に切り替え、ゲート抵抗の値を増大させる。その結果、スイッチング素子Ｑ１に対するゲート駆動電流が低下し、スイッチング素子Ｑ１のドレイン電流も低下し、スイッチング素子Ｑ１の駆動電流が低下するように調整される。

【0077】

調整によってドレイン電流が低下することにより、スイッチング素子Ｑ１をオン状態に遷移させる速度が低下する。したがって、スイッチング素子Ｑ２がオン状態となっている期間において、負荷４が高負荷になった場合でも、スイッチング素子Ｑ１をオン状態に遷移させるときに発生する貫通電流の時間変化量を低減させ、サージ電圧やノイズの発生を抑制することが可能となる。

【0078】

図６において、破線で示したドレイン電流変化Ｉｄ＿１は、抵抗素子を切り替えずに、ゲート抵抗として抵抗素子Ｒｇｏｎ１を用いた場合のドレイン電流の変化を示しており、実線で示したドレイン電流変化Ｉｄ＿２は、実施の形態１に従ってゲート抵抗を抵抗素子Ｒｇｏｎ２に切り替えた場合のドレイン電流の変化を示している。また、破線で示した電圧変化Ｖｓｇ＿１は、抵抗素子を切り替えずに、ゲート抵抗として抵抗素子Ｒｇｏｎ１を用いた場合の電圧Ｖｄｓ１、Ｖｄｓ２の変化を示しており、実線で示した電圧変化Ｖｓｇ＿２は、実施の形態１に従ってゲート抵抗を抵抗素子Ｒｇｏｎ２に切り替えた場合の電圧Ｖｄｓ１、Ｖｄｓ２の変化を示している。この電圧変化Ｖｓｇ＿１およびＶｓｇ＿２が、サージ電圧とノイズとなる。

【0079】

実施の形態１によれば、ドレイン電流変化が発生している時間が長くなるが、そのピーク値を低下させることができる。その結果、図６に示すように、電圧変化Ｖｓｇ＿２は、電圧変化Ｖｓｇ＿１を比べて小さくなり、発生するサージ電圧やノイズを小さく抑制することができる。

【0080】

実施の形態１に係る制御回路２１には、ゲート出力回路２２（２２－１、２２－２）に対して、出力切替信号を出力している期間（出力切替期間）が予め設定されている。この設定されている出力切替期間の間、ゲート出力回路２２は、ゲート抵抗として、抵抗素子Ｒｇｏｎを用い、低いゲート駆動電流を出力する。実施の形態１においては、出力切替期間は、電流Ｉ１の極性の反転が判定されてから、スイッチング素子Ｑ１およびＱ２をオンオフするまでの時間よりも長く、かつスイッチング素子Ｑ１およびＱ２がオンオフする周期の半分（半周期）よりも短く設定されている。

【0081】

図６を例にして述べると、出力切替期間は、時刻ｔ１２から時刻ｔ２までの時間よりも長く、時刻ｔ１から時刻ｔ２までの時間よりも短く設定されている。出力切替期間を設定することによって、負荷４が高負荷となっていることを電流Ｉ１の極性反転として検知した周期においては、スイッチング素子をオン状態に遷移させるときに、出力回路から出力されるゲート駆動電流を低い値（低いレベル）に抑制し、次にスイッチング素子をオンオフさせる際には、ゲート抵抗として抵抗素子Ｒｇｏｎ１を用いて、ゲート駆動電流を高いレベルにし、高速にスイッチングさせることが可能となる。

【0082】

＜＜スイッチング素子の構造＞＞
実施の形態１においては、スイッチング素子Ｑ１およびＱ２として、前記したようにＧａＮ－ＨＥＭＴが用いられている。ここで、ＧａＮ－ＨＥＭＴの一例を説明しておく。図７は、実施の形態１に係る電力変換装置で用いられているＧａＮ－ＨＥＭＴの構造を示す断面図である。

【0083】

図７において、５００はＧａＮ－ＨＥＭＴを示している。ＧａＮ－ＨＥＭＴは、基板５０１と、基板５０１上に形成されたバッファ層５０２と、バッファ層５０２上に形成された窒化ガリウム（ＧａＮ）層５０３と、窒化ガリウム層５０３上に形成された窒化アルミニウムガリウム（ＡｌＧａＮ）層５０４と、窒化アルミニウムガリウム層５０４上の所定の位置にＰ型窒化ガリウム（Ｐ－ＧａＮ）層５０５を介して形成されたゲート電極５０７と、窒化アルミニウムガリウム層５０４上であって、ゲート電極５０７と分離された位置に形成されたソース電極５０６およびドレイン電極５０８とを備えている。

【0084】

ゲート電極５０７が、スイッチング素子Ｑ１およびＱ２のゲート端子に該当し、ソース電極５０６およびドレイン電極５０８は、スイッチング素子Ｑ１およびＱ２のソース端子およびドレイン端子と該当している。また、スイッチング素子（例えばＱ１）の出力容量（Ｃｐ１）は、ソース電極５０６を一方の端子とし、ドレイン電極５０８を他方の端子とした寄生キャパシタである。すなわち、出力容量（Ｃｐ１）は、スイッチング素子（Ｑ１）のソース端子とドレイン端子との間に接続されている。

【0085】

図７に示したように、ＧａＮ－ＨＥＭＴでは、ボディダイオードが形成されないため、ボディダイオードを流れるリカバリ電流による損失が発生するのを防ぐことが可能である。したがって、実施の形態１によれば、負荷４が高負荷になって、共振外れが発生しても、リカバリ電流による損失が発生しないため、素子（ＧａＮ－ＨＥＭＴ）が破壊される可能性を低減することができる。

【0086】

実施の形態１によれば、負荷４が高負荷状態になり、共振外れが発生しても、ハーフブリッジ回路１を構成するスイッチング素子Ｑ１、Ｑ２を貫通して流れる電流の時間変化ｄＩ／ｄｔを抑制し、サージ電圧やノイズの増大を抑えることができる。したがって、電力変換装置１０１の安定動作が可能となる。

【0087】

実施の形態１では、ゲート出力回路２２として、図３に示したように電界効果型トランジスタを用いた構成を説明したが、電界効果型トランジスタの代わりに、スイッチング素子と同様にＧａＮ－ＨＥＭＴを用いるようにしてもよい。

【0088】

また、スイッチング素子Ｑ１、Ｑ２を構成するＧａＮ－ＨＥＭＴと、検出回路５とは、同一の半導体チップの半導体基板上に形成してもよい。

【0089】

（実施の形態２）
実施の形態２においては、図２に示したゲート出力回路２２が変更される。図８は、実施の形態２に係るゲート出力回路の構成を示す回路図である。実施の形態２に係る電力変換装置が実施の形態１に係る電力変換装置と異なる点は、ゲート出力回路の構成が図３に示されたものから図８に示されているものに変更されている点である。したがって、以下では、説明上必要がない限り、ゲート出力回路のみを説明する。

【0090】

実施の形態２に係るゲート出力回路は、実施の形態１と異なり、ゲート駆動電流を切り替えるのにカレントミラー回路が用いられている。

【0091】

図８において、２２ａは、ゲート出力回路を示している。ゲート出力回路２２ａは、ＰＭＯＳトランジスタＰＴｒ１と、ＰＭＯＳトランジスタＰＴｒ－ＣＭ１およびＰＴｒ－ＣＭ２により構成されたカレントミラー回路ＣＭと、入力に応じた電圧値を出力する電圧生成回路Ｖｒｅｆと、オペアンプＯＰｒｅｆと、ＮＭＯＳトランジスタＮＴｒおよびＮＴｒ－ｒｅｆと、抵抗素子ＲｒｅｆおよびＲｇｏｆｆと、インバータゲートｉｎｖとを備えている。

【0092】

カレントミラー回路ＣＭを構成するＰＭＯＳトランジスタＰＴｒ－ＣＭ１およびＰＴｒ－ＣＭ２タのソース端子は、電圧線Ｖｇｏｎに接続されている。電圧線Ｖｇｏｎに印加される電圧は、スイッチング素子Ｑ１およびＱ２(図１)をオン状態にするために、スイッチング素子Ｑ１およびＱ２のゲート端子に印加する電圧である。ＰＭＯＳトランジスタＰＴｒ－ＣＭ１およびＰＴｒ－ＣＭ２のゲート端子は互いに接続され、またＰＭＯＳトランジスタＰＴｒ－ＣＭ１のドレイン端子と接続されている。ＰＭＯＳトランジスタＰＴｒ－ＣＭ１のドレイン端子はＮＯＭＳトランジスタＮＴｒ－ｒｅｆのドレイン端子と接続されている。ＰＭＯＳトランジスタＰＴｒ－ＣＭ２のドレイン端子は出力端子Ｔ２２３に接続されている。

【0093】

ＰＭＯＳトランジスタＰＴｒ１のソース端子は電圧線Ｖｇｏｎに接続され、そのドレイン端子はＮＭＯＳトランジスタＮＴｒ－ｒｅｆのドレイン端子と接続される。ＮＭＯＳトランジスタＮＴｒのソース端子は、電圧線Ｖｇｏｆｆに接続されている。電圧線Ｖｇｏｆｆに印加される電圧は、スイッチング素子Ｑ１およびＱ２をオフ状態にするために、スイッチング素子Ｑ１およびＱ２のゲート端子に印加する電圧である。ＮＭＯＳトランジスタＮＴｒのドレイン端子は抵抗素子Ｒｇｏｆｆの一方の端子に接続され、抵抗素子Ｒｇｏｆｆの他方の端子は出力端子Ｔ２２３に接続されている。

【0094】

電圧生成回路Ｖｒｅｆの出力はオペアンプＯＰｒｅｆの非反転入力端子（＋）に接続されている。オペアンプＯＰｒｅｆの反転入力端子（－）は、ＮＭＯＳトランジスタＮＴｒ－ｒｅｆのソース端子に接続され、その出力端子は、ＮＭＯＳトランジスタＮＴ－ｒｅｆのゲート端子に接続されている。また、ＮＭＯＳトランジスタＮＴｒ－ｒｅｆのソース端子は抵抗素子Ｒｒｅｆの一方の端子に接続され、抵抗素子Ｒｒｅｆの他方の端子は電圧線Ｖｇｏｆｆに接続されている。したがって、ＮＭＯＳトランジスタＮＴｒ－ｒｅｆのドレイン端子からソース端子に流れる電流は、電圧生成回路Ｖｒｅｆの出力電圧と抵抗素子Ｒｒｅｆの抵抗値との比（出力電圧／Ｒｒｅｆ）と等しくなる。抵抗素子Ｒｒｅｆの抵抗値が固定であるため、ＮＭＯＳトランジスタＮＴｒ－ｒｅｆのドレイン端子からソース端子に流れる電流は、電圧生成回路Ｖｒｅｆの出力電圧に比例した値となる。

【0095】

制御回路２１（図２）から出力されたゲート信号は、入力端子Ｔ２２２を介してＰＭＯＳトランジスタＰＴｒ１のゲート端子に供給され、また、インバータゲートｉｎｖの入力に供給される。インバータゲートｉｎｖの出力は、ＮＭＯＳトランジスタＮＴｒのゲート端子に接続される。制御回路２１から出力された出力切替信号は、入力端子Ｔ２２１を介して、電圧生成回路Ｖｒｅｆに入力として供給される。出力切替信号が入力として供給されるため、電圧生成回路Ｖｒｅｆは、出力切替信号がハイレベル（“１”）の場合、出力切替信号がロウレベル（“０”）の場合に比べて、低い電圧を出力するように動作する。

【0096】

制御回路２１(図２)から出力されたゲート信号がロウレベル（“０”）の期間では、ＰＭＯＳトランジスタＰＴｒ１がオン状態となるため、ＰＭＯＳトランジスタＰＴｒ－ＣＭ１のドレイン端子とソース端子間の電圧はほとんどゼロとなる。ＰＭＯＳトランジスタＰＴｒ－ＣＭ１のドレイン端子とゲート端子は接続されているため、ＰＭＯＳトランジスタＰＴｒ－ＣＭ１はオフ状態となり、カレントミラー回路ＣＭを構成するＰＭＯＳトランジスタＰＴｒ－ＣＭ２のソース端子とドレイン端子間には電流が流れない。このとき、インバータゲートｉｎｖの出力はハイレベル（“１”）となるため、ＮＭＯＳトランジスタＮＴｒはオン状態となる。したがって、抵抗素子Ｒｇｏｆｆがゲート抵抗として機能し、スイッチング素子Ｑ１もしくはＱ２に、それをオフ状態にするゲートオフ電圧が出力されることになる。

【0097】

一方、制御回路２１から出力されたゲート信号がハイレベル（“１”）の期間では、インバータゲートｉｎｖの出力はロウレベル（“０”）となるため、ＮＭＯＳトランジスタＮＴｒはオフ状態となる。このとき、ハイレベルのゲート信号によって、ＰＭＯＳトランジスタＰＴｒがオフ状態となるため、カレントミラー回路ＣＭが動作し、ＰＭＯＳトランジスタＰＴｒ－ＣＭ１のソース端子からドレイン端子に流れる電流に比例した電流が、ＰＭＯＳトランジスタＰＴｒ－ＣＭ２のソース端子からドレイン端子に流れる。ＰＭＯＳトランジスタＰＴｒ－ＣＭ１とＮＭＯＳトランジスタＮＴｒ－ｒｅｆとは直列に接続されているため、ＰＭＯＳトランジスタＰＴｒ－ＣＭ１のソース端子からドレイン端子に流れる電流は、ＮＭＯＳトランジスタＮＴｒ－ｒｅｆのドレイン端子からソース端子に流れる電流と等しくなる。したがって、電圧生成回路Ｖｒｅｆの出力電圧に比例した電流が、出力端子Ｔ２２３を介してスイッチング素子Ｑ１もしくはＱ２のゲート端子に出力される。出力切替信号がハイレベル（“１”）の場合、電圧生成回路Ｖｒｅｆの出力電圧は、出力切替信号がロウレベル（“０”）の場合に比べて低くなるため、実施の形態２に係るゲート出力回路２２ａを備えたゲート駆動回路２(図２)から出力されるゲート駆動電流の出力は、低いレベルに切り替わる動作となる。

【0098】

図８においては、電圧生成回路Ｖｒｅｆと、オペアンプＯＰｒｅｆと、ＮＭＯＳトランジスタＮＴｒ－ｒｅｆと、抵抗素子Ｒｒｅｆとによって、入力端子Ｔ２２１に供給される出力切替信号のレベルに従った電流を出力する電流回路が構成されていると見なすことができる。この場合、電流回路から出力された電流に比例した電流が、スイッチング素子Ｑ１またはＱ２のゲート端子にゲート駆動電流として、カレントミラー回路ＣＭから出力されることになる。

【0099】

実施の形態２によれば、ゲート出力回路２２ａから出力されるゲート駆動電流のレベルを、出力切替信号に応じて切り替えることができる。実施の形態１と同様に、電力変換装置において共振外れが発生した場合、判定回路６（図１）の出力に応じて、ゲート駆動回路２の制御回路２１が、出力切替信号を生成することで、貫通電流の時間変化量を抑制し、サージ電圧やノイズの発生を抑えることが可能となる。さらに、実施の形態２によれば、図３に示した抵抗素子Ｒｇｏｎ１およびＲｇｏｎ２に対応する抵抗素子が必要となくなり、これらの抵抗素子での電力損失の発生を低減することができる。

【0100】

また、ゲート出力回路から出力するゲート駆動電流のレベルを、２段階よりも増やす場合、図３に示したゲート出力回路２２では、ゲート駆動電流のレベルの数に応じて、ゲートオン時の出力を駆動するＰＭＯＳトランジスタ（図３のＰＴｒ１、ＰＴｒ２に相当）と、抵抗素子（Ｒｇｏｎ１、Ｒｇｏｎ２に相当）と、ＰＭＯＳトランジスタのゲートを制御するオアゲート（ｏｒ１、ｏｒ２に相当）を増やす必要がある。これに対して、実施の形態２によれば、電圧生成回路Ｖｒｅｆの出力電圧を多段（３段以上）にするだけで良いため、簡単な構成で実現することが可能となる。また、出力切替信号に応じて、ゲート駆動電流の出力を速やかに切り替えることが可能となり、電力変換装置を高い動作周波数で動作させることが可能となる。なお、実施の形態２においても、ゲート出力回路２２ａを構成するトランジスタは、電界効果トランジスタに限定されず、例えばＧａＮ－ＨＥＭＴであってもよい。

【0101】

（実施の形態３）
図９は、実施の形態３に係る電力変換装置の構成を示す回路図である。図９は、図１と類似しているので、相違点を主に説明する。主な相違点は、図９に示されている電力変換装置では、ハーフブリッジ回路の代わりにフルブリッジ回路が用いられている点である。

【0102】

図９において、１０１ａは実施の形態３に係る電力変換装置を示している。電力変換装置１０１ａは、ハーフブリッジ回路１（図１）の代わりにフルブリッジ回路７を備えている。すなわち、電力変換装置１０１ａは、フルブリッジ回路７、ゲート駆動回路２、検出回路５、判定回路６、共振用キャパシタＣｒ、一次巻線Ｔｒ１と二次巻線Ｔｒ２－１およびＴｒ２－２とで構成されるトランスＴｒ、ダイオードＤ１およびＤ２と平滑キャパシタＣｏとで構成される整流回路３を備えている。入力端子Ｔ１およびＴ２には、外部の直流電源Ｖｉが接続され、出力端子Ｔ３およびＴ４には負荷４が接続される。実施の形態３においても、直流電源Ｖｉは、例えばバッテリやＡＣ／ＤＣコンバータ等の直流電源を供給する装置である。

【0103】

直流電源Ｖｉの両端子間には、入力端子Ｔ１およびＴ２を介して、フルブリッジ回路７が接続されている。フルブリッジ回路７においては、スイッチング素子Ｑ１とＱ２とが直列に接続され、スイッチング素子Ｑ３とＱ４とが直列に接続されている。スイッチング素子Ｑ１～Ｑ４は、例えば半導体チップのシリコン基板上に形成されたＧａＮ－ＨＥＭＴによって構成されている。フルブリッジ回路７において、スイッチング素子Ｑ１およびＱ３のドレイン端子は、入力端子Ｔ１を介して直流電源Ｖｉに接続されている。スイッチング素子Ｑ１のソース端子とスイッチング素子Ｑ２のドレイン端子とが接続され、またスイッチング素子Ｑ３のソース端子とスイッチング素子Ｑ４のドレイン端子とが接続されている。スイッチング素子Ｑ２およびＱ４のソース端子は入力端子Ｔ２を介して直流電源Ｖｉに接続されている。

【0104】

スイッチング素子Ｑ１およびＱ４のゲート端子は、ゲート駆動回路２の一方のゲート出力、例えば図２のＴ２３に接続されている。スイッチング素子Ｑ２およびＱ３のゲート端子は、ゲート駆動回路２の他方のゲート出力（図２のＴ２４）に接続されている。また、スイッチング素子Ｑ１のソース端子とスイッチング素子Ｑ２のドレイン端子とが接続された節点（ノード）と、スイッチング素子Ｑ３のソース端子とスイッチング素子Ｑ４のドレイン端子とが接続された節点との間に、検出回路５と、共振用キャパシタＣｒと、トランスＴｒの一次巻線Ｔｒ１とが直列的に接続されている。したがって、フルブリッジ回路７においては、対角に位置するスイッチング素子（スイッチング素子対）Ｑ１およびＱ４が同時にオンオフし、また同様に対角に位置するスイッチング素子（スイッチング素子対）Ｑ２およびＱ３が同時にオンオフする。

【0105】

スイッチング素子Ｑ１およびＱ４がオンする期間の動作については、スイッチング素子Ｑ４のドレイン端子とソース端子間の電圧がほとんどゼロであるため、実施の形態１である、ハーフブリッジ回路１を用いた回路と同等となり、実施の形態１と同等の動作が行われる。すなわち、直流電源Ｖｉ、スイッチング素子Ｑ１およびＱ４、検出回路５、共振用キャパシタＣｒ、トランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路に電流Ｉ１が流れる。

【0106】

一方、スイッチング素子Ｑ２およびＱ３がオンする期間の動作については、実施の形態１と異なり、トランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路を流れる電流Ｉ２の経路に直流電源Ｖｉが含まれるようになる。したがって、フルブリッジ回路７を用いる実施の形態３によれば、スイッチング素子Ｑ１およびＱ４がオンする期間に加えて、スイッチング素子Ｑ２およびＱ３がオンする期間においても、直流電源Ｖｉから電流の供給を行う動作となるため、スイッチング素子Ｑ１～Ｑ４に、実施の形態１のスイッチング素子と同じ電流量を流した場合に比べて、電力変換装置１０１ａから出力することが可能な電流を増大させることができる。したがって、大電流を出力する電力変換装置に適した動作が可能となる。

【0107】

実施の形態３においても、負荷４が例えば高負荷となった場合には、実施の形態１と同様に、スイッチング素子Ｑ１とＱ４との間およびスイッチング素子Ｑ３とＱ２との間を流れる貫通電流の時間変化量を抑制し、サージ電圧やノイズの発生を抑えることが可能となる。

【0108】

なお、実施の形態３においても、ゲート出力回路は、実施の形態２で述べた構成を採用するようにしてもよい。

【0109】

（実施の形態４）
図１０は、実施の形態４に係る電力変換装置の構成を示す回路図である。図１０は、図１と類似しているので、以下、相違点を主に説明する。主な相違点は、図１０では、２つのセンス素子が追加され、検知回路として、センス素子に対応する２つの検知回路が設けられ、２つの検知回路の出力が判定回路に供給されている点である。

【0110】

図１０において、１０１ｂは、実施の形態４に係る電力変換装置を示している。電力変換装置１０１ｂは、ハーフブリッジ回路１ａ、ゲート駆動回路２、２つの検出回路５－１および５－２、判定回路６ａ、共振用キャパシタＣｒ、一次巻線Ｔｒ１と二次巻線Ｔｒ２－１およびＴｒ２－２とで構成されたトランスＴｒ、ダイオードＤ１およびＤ２と平滑キャパシタＣｏとで構成された整流回路３を備えている。入力端子Ｔ１およびＴ２には、外部の直流電源Ｖｉが接続され、出力端子Ｔ３およびＴ４には負荷４が接続される。

【0111】

ハーフブリッジ回路１ａは、互いに直列的に接続されたスイッチング素子Ｑ１ａおよびＱ２ａを備えている。スイッチング素子Ｑ１ａおよびＱ２ａは、例えば半導体チップのシリコン基板上に形成されたＧａＮ－ＨＥＭＴによって構成されている。スイッチング素子Ｑ１ａおよびＱ２ａは、主な電流を流すスイッチング素子（主スイッチング素子）Ｑ１ａ－ｆおよびＱ２ａ－ｆと、スイッチング素子Ｑ１ａおよびＱ２ａに流れる電流を分流して流すスイッチング素子（センス用スイッチング素子）Ｑ１ａ－ｓおよびＱ２ａ－ｓと、を備えている。

【0112】

スイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓのそれぞれのドレイン端子は互いに接続されており、またスイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓのそれぞれのゲート端子も互いに接続されている。同様に、スイッチング素子Ｑ２ａ－ｆおよびＱ２ａ－ｓのそれぞれのドレイン端子は互いに接続されており、またスイッチング素子Ｑ２ａ－ｆおよびＱ２ａ－ｓのそれぞれのゲート端子も互いに接続されている。

【0113】

実施の形態４で用いられる主スイッチング素子とセンス用スイッチング素子は、同一の半導体チップの半導体基板（シリコン基板）上に形成されている。図１１は、実施の形態４に係る半導体チップの一部分を示す平面図である。図１１には、半導体チップの半導体基板（シリコン基板）上に形成されたスイッチング素子Ｑ１ａの部分が示されている。

【0114】

スイッチング素子Ｑ１ａに含まれているスイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓは、同一基板上に集積されている。図１１において、符号Ｑ１ａ－Ｔｄは、スイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓの共通のドレイン端子を示している。符号Ｑ１ａ－Ｔｇは、スイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓの共通のゲート端子を示している。また、符号Ｑ１ａ－Ｔｓ－ｆは、スイッチング素子Ｑ１ａ－ｆのソース端子を示し、符号Ｑ１ａ－Ｔｓ－ｓは、スイッチング素子Ｑ１ａ－ｓのソース端子を示している。スイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓのそれぞれのドレイン端子とゲート端子を互いに接続して、スイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓを並列的に接続し、スイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓを並列的に動作させることで、スイッチング素子Ｑ１ａに流れる電流の一部を、スイッチング素子Ｑ１ａ－ｓに分流することで、スイッチング素子Ｑ１ａ－ｓをセンス素子として用いている。

【0115】

図１１に示されているように、スイッチング素子Ｑ１ａ－ｓのデバイス面積は、スイッチング素子Ｑ１ａ－ｆのデバイス面積よりも小さくされている。図１１には、スイッチング素子Ｑ１ａのみが示されているが、スイッチング素子Ｑ２ａについても、スイッチング素子Ｑ１ａと同様に構成されている。また、実施の形態４においては、スイッチング素子Ｑ１ａおよびＱ２ａは、同一の半導体基板上に形成されている。

【0116】

図１０に戻って説明する。スイッチング素子Ｑ１ａ－ｆのソース端子とスイッチング素子Ｑ２ａのドレイン端子とが接続されている。スイッチング素子Ｑ２ａ－ｆのソース端子は入力端子Ｔ２を介して直流電源Ｖｉに接続されている。スイッチング素子Ｑ１ａおよびＱ２ａのゲート端子は、ゲート駆動回路２に接続されている。スイッチング素子Ｑ１ａ－ｆのソース端子とスイッチング素子Ｑ２ａのドレイン端子とが接続された節点と、スイッチング素子Ｑ２ａ－ｆのソース端子との間に、共振用キャパシタＣｒとトランスＴｒの一次巻線Ｔｒ１とが直列に接続されている。

【0117】

また、スイッチング素子Ｑ１ａ－ｆおよびＱ１ａ－ｓのソース端子の間に、検出回路５－１が接続され、スイッチング素子Ｑ２ａ－ｆおよびＱ２ａ－ｓのソース端子の間に、検出回路５－２が接続されている。検出回路５－１および５－２は、例えばシャント抵抗、ホール素子、ロゴスキーコイル等を用いた電流センサである。検出回路５－１および５－２のそれぞれによって、スイッチング素子Ｑ１ａ－ｓおよびＱ２ａ－ｓに流れる電流の電流値が検出される。検出回路５－１および５－２によって検出された電流値はアナログ値として、判定回路６ａに出力される。

【0118】

判定回路６ａは、例えばコンパレータ等の比較器と、例えばエッジ検出回路やマイクロプロセッサを用いたエッジ検出器により構成される。比較器は、電流検出回路５－１および５－２からの入力と、電流値がゼロの場合の検出値との大小を比較し、デジタル値として出力する。比較器から出力された信号はエッジ検出器に入力され、エッジ検出器は、比較器からの信号の立下りに対応した信号をゲート駆動回路２に出力する。

【0119】

実施の形態１で説明したスイッチング素子Ｑ１およびＱ２は、実施の形態４におけるスイッチング素子Ｑ１ａおよびＱ２ａに対応するため、検出回路５－１および５－２からの出力される電流は、図５および図６に示した電流Ｉｄ１およびＩｄ２に対応することになる。したがって、トランスＴｒの一次巻線Ｔｒ１に流れる電流Ｉ１の極性が、正から負へ反転する場合の判定信号として、検出回路５－１から出力される電流を用いている。すなわち、判定回路６ａは、検出回路５－１から出力されている電流が、正から負へ反転したとき、電流Ｉ１の極性が正から負に反転したことを示す判定信号として出力される。

【0120】

一方、トランスＴｒの一次巻線Ｔｒ１に流れる電流Ｉ１の極性が、負から正へ反転する場合の判定信号として、検出回路５－２から出力されている電流を用いている。すなわち、判定回路６ａは、検出回路５－２から出力されている電流が、正から負へ反転したとき、電流Ｉ１の極性が負から正に反転したことを示す判定信号として出力される。ゲート駆動回路２は、判定回路６ａからの判定信号を基にして、実施の形態１と同様の動作を行う。

【0121】

実施の形態４によれば、スイッチング素子Ｑ１ａおよびＱ２ａを流れる電流を分流した電流を、それぞれ検出回路５－１および５－２により検出するため、検出される電流の絶対値の大きさは、トランスＴｒの一次巻線Ｔｒ１に流れる電流Ｉ１の絶対値よりも小さくなる。したがって、検出回路５－１および５－２を小型化することが可能となる。

【0122】

また、実施の形態４によれば、大電流の流れる経路である、トランスＴｒの一次巻線Ｔｒ１を含む共振スイッチング回路とは別の箇所に検出回路５－１および５－２を設けるため、共振スイッチング回路の寄生インダクタンスを小さくすることが可能となる。

【0123】

また、一般にセンス素子を集積したスイッチング素子を用いる場合、素子内部の温度分布等の影響により、電流センス比率は変動する。しかしながら、実施の形態４によれば、センス素子は、電流の極性（正、負）の反転を判定するために用いているだけであるため、センス素子によって検知された電流の比率（電流センス比率）の変動は、電力変換装置の動作に影響せずに、集積化したセンス素子を用いることが可能である。

【0124】

図１０に示した検出回路５－１は、スイッチング素子Ｑ１ａと同一の半導体基板上に形成してもよいし、検出回路５－２も、スイッチング素子Ｑ２ａと同一の半導体基板上に形成してもよい。

【0125】

なお、実施の形態４では、実施の形態１で説明した電力変換装置を基にした例を説明したが、これに限定されるものではない。すなわち、実施の形態２および実施の形態３で説明した電力変換装置を基にしてもよい。

【0126】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0127】

１ ハーフブリッジ回路
２ ゲート駆動回路
３ 整流回路
４ 負荷
５、５－１、５－２ 検出回路
６ 判定回路
７ フルブリッジ回路
１００、１０１、１０１ａ、１０１ｂ 電力変換装置
Ｃｐ１、Ｃｐ２ 出力容量
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ１ａ、Ｑ２ａ スイッチング素子
ＲＳＣ スイッチング回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】