特開 2023-77167 処理回路、無線通信回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023077167

(43)【公開日】2023-06-05

(54)【発明の名称】処理回路、無線通信回路及び半導体集積回路

(51)【国際特許分類】

   H03M 1/08 20060101AFI20230529BHJP

   H04B 1/10 20060101ALI20230529BHJP

   H03M 1/12 20060101ALI20230529BHJP

【ＦＩ】

H03M1/08 A

H04B1/10 N

H03M1/12 C

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2021190349

(22)【出願日】2021-11-24

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】有賀 健太

(72)【発明者】

【氏名】宮崎 敬史

(72)【発明者】

【氏名】木村 大亮

(72)【発明者】

【氏名】間島 保洋

(72)【発明者】

【氏名】正木 俊一郎

(72)【発明者】

【氏名】平野 俊介

【テーマコード（参考）】

5J022

5K052

【Ｆターム（参考）】

5J022AA01

5J022BA02

5K052BB02

5K052DD23

5K052FF26

(57)【要約】

【課題】クロック信号に基づく雑音を低減できるようにする。
【解決手段】処理回路は、参照クロック信号と分周比に基づいて、参照クロック信号より高い周波数を有する第１のクロック信号を生成するクロック生成回路と、位相シフト設定信号と分周比に基づいて、第１のクロック信号を分周し、かつ、遅延させることにより、参照クロック信号と第１の位相差を有するように、第１のクロック信号より低い周波数を有する第２のクロック信号を生成する分周及び遅延回路と、第１のクロック信号と、サンプリング期間と変換期間を示す変換トリガ信号に基づいて、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、第２のクロック信号に基づいて、デジタル信号に応じた処理を実行するデジタル信号処理回路と、分周比と第１のクロック信号に基づいて、第２のクロック信号と同じ周期を有するように、変換トリガ信号を生成する制御回路とを有する。
【選択図】図５

【特許請求の範囲】

【請求項1】

参照クロック信号と周波数設定信号に基づいて、前記参照クロック信号より高い周波数を有する第１のクロック信号を生成するクロック生成回路と、
位相シフト設定信号と前記周波数設定信号に基づいて、前記第１のクロック信号を分周し、かつ、遅延させることにより、前記参照クロック信号と第１の位相差を有するように、前記第１のクロック信号より低い周波数を有する第２のクロック信号を生成する分周及び遅延回路と、
前記第１のクロック信号と、サンプリング期間と変換期間を示す変換トリガ信号に基づいて、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
前記第２のクロック信号に基づいて、前記デジタル信号に応じた処理を実行するデジタル信号処理回路と、
前記周波数設定信号と前記第１のクロック信号に基づいて、前記第２のクロック信号と同じ周期を有するように、前記変換トリガ信号を生成する制御回路と
を有する処理回路。

【請求項2】

前記制御回路は、前記周波数設定信号に基づいて、前記第２のクロック信号と同じ周期を維持しながら、前記サンプリング期間と前記変換期間の比率を変更させることにより、前記変換トリガ信号を生成する請求項１に記載の処理回路。

【請求項3】

前記制御回路は、前記位相シフト設定信号に基づいて、前記参照クロック信号と第２の位相差を有するように、前記変換トリガ信号を生成する請求項１又は２に記載の処理回路。

【請求項4】

前記第２の位相差は、前記第１の位相差と同じである請求項３に記載の処理回路。

【請求項5】

前記分周及び遅延回路は、前記位相シフト設定信号に基づいて、前記第１の位相差を設定する第１の位相シフト設定回路を有し、
前記制御回路は、前記位相シフト設定信号に基づいて、前記第２の位相差を設定する第２の位相シフト設定回路を有し、
前記第１及び第２の位相シフト設定回路は、前記分周及び遅延回路及び前記制御回路によって共有される回路として設けられる請求項３又は４に記載の処理回路。

【請求項6】

前記クロック生成回路は、分周回路を有する位相ロックループ回路であり、
前記周波数設定信号は、前記分周回路の分周比を示す信号である請求項１～５のいずれか１項に記載の処理回路。

【請求項7】

前記分周回路は、前記第１のクロック信号に基づいて、カウント値をカウントし、
前記分周及び遅延回路は、前記カウント値に基づいて、前記第２のクロック信号を生成し、
前記制御回路は、前記カウント値に基づいて、前記変換トリガ信号を生成する請求項６に記載の処理回路。

【請求項8】

前記第１の位相差は、１８０°である請求項１～７のいずれか１項に記載の処理回路。

【請求項9】

前記変換期間のサイクル数は、前記周波数設定信号にかかわらず、一定である請求項１～８のいずれか１項に記載の処理回路。

【請求項10】

前記第１のクロック信号の周波数は、前記周波数設定信号に応じて変化し、
前記第２のクロック信号の周波数は、前記周波数設定信号にかかわらず、一定である請求項１～９のいずれか１項に記載の処理回路。

【請求項11】

前記デジタル信号処理回路は、前記デジタル信号に対して復調処理を行う復調回路である請求項１～１０のいずれか１項に記載の処理回路。

【請求項12】

受信信号と、参照クロック信号に基づいて生成された第３のクロック信号をミキシングするミキサ回路と、
前記ミキサ回路の出力信号に基づくアナログ信号を入力する処理回路とを有し、
前記処理回路は、
前記参照クロック信号と周波数設定信号に基づいて、前記参照クロック信号より高い周波数を有する第１のクロック信号を生成する第１のクロック生成回路と、
位相シフト設定信号と前記周波数設定信号に基づいて、前記第１のクロック信号を分周し、かつ、遅延させることにより、前記参照クロック信号と第１の位相差を有するように、前記第１のクロック信号より低い周波数を有する第２のクロック信号を生成する分周及び遅延回路と、
前記第１のクロック信号と、サンプリング期間と変換期間を示す変換トリガ信号に基づいて、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
前記第２のクロック信号に基づいて、前記デジタル信号に応じた処理を実行するデジタル信号処理回路と、
前記周波数設定信号と前記第１のクロック信号に基づいて、前記第２のクロック信号と同じ周期を有するように、前記変換トリガ信号を生成する制御回路とを有する無線通信回路。

【請求項13】

前記参照クロック信号に基づいて、前記参照クロック信号より高い周波数を有するように、前記第３のクロック信号を生成する第２のクロック生成回路をさらに有する請求項１２に記載の無線通信回路。

【請求項14】

前記第２のクロック生成回路は、前記アナログデジタル変換回路及び前記デジタル信号処理回路の少なくとも一方と異なる位相で駆動されるデルタシグマ変調回路を有する、小数分周型または分数分周型の位相ロックループ回路である請求項１３に記載の無線通信回路。

【請求項15】

前記制御回路は、前記周波数設定信号に基づいて、前記第２のクロック信号と同じ周期を維持しながら、前記サンプリング期間と前記変換期間の比率を変更させることにより、前記変換トリガ信号を生成する請求項１２～１４のいずれか１項に記載の無線通信回路。

【請求項16】

前記制御回路は、前記位相シフト設定信号に基づいて、前記参照クロック信号と第２の位相差を有するように、前記変換トリガ信号を生成する請求項１２～１５のいずれか１項に記載の無線通信回路。

【請求項17】

前記第１のクロック生成回路は、分周回路を有する位相ロックループ回路であり、
前記周波数設定信号は、前記分周回路の分周比を示す信号である請求項１２～１６のいずれか１項に記載の無線通信回路。

【請求項18】

前記変換期間のサイクル数は、前記周波数設定信号にかかわらず、一定である請求項１２～１７のいずれか１項に記載の無線通信回路。

【請求項19】

前記第１のクロック信号の周波数は、前記周波数設定信号に応じて変化し、
前記第２のクロック信号の周波数は、前記周波数設定信号にかかわらず、一定である請求項１２～１８のいずれか１項に記載の無線通信回路。

【請求項20】

受信信号と第３のクロック信号をミキシングするミキサ回路と、
前記ミキサ回路の出力信号に基づくアナログ信号を入力する第１の処理回路と、
前記第１の処理回路の出力信号を処理する第２の処理回路とを有し、
前記第１の処理回路は、
参照クロック信号と周波数設定信号に基づいて、前記参照クロック信号より高い周波数を有する第１のクロック信号を生成するクロック生成回路と、
位相シフト設定信号と前記周波数設定信号に基づいて、前記第１のクロック信号を分周し、かつ、遅延させることにより、前記参照クロック信号と第１の位相差を有するように、前記第１のクロック信号より低い周波数を有する第２のクロック信号を生成する分周及び遅延回路と、
前記第１のクロック信号と、サンプリング期間と変換期間を示す変換トリガ信号に基づいて、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
前記第２のクロック信号に基づいて、前記デジタル信号に応じた処理を実行するデジタル信号処理回路と、
前記周波数設定信号と前記第１のクロック信号に基づいて、前記第２のクロック信号と同じ周期を有するように、前記変換トリガ信号を生成する制御回路とを有する半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、処理回路、無線通信回路及び半導体集積回路に関する。

【背景技術】

【0002】

特許文献１には、狭域通信用の電波を送受信可能な通信部と、第１の基準信号に基づいて、狭域通信用の電波の受信に応じて生成された受信信号を中間周波数に変換する変換部とを有する無線通信装置が記載されている。生成部は、第１の基準信号とは異なる周波数の第２の基準信号に基づいて、狭域通信用の電波の送信に用いられる送信信号を生成する。供給部は、変換部への第１の基準信号の供給、及び生成部への第２の基準信号の供給を切替可能である。

【0003】

特許文献２には、サンプリングしたアナログ信号とデジタルコードとに基づいてアナログ電圧を生成する第１回路と、第１クロック信号を生成するクロック生成回路とを有するアナログ／デジタル変換回路が記載されている。比較回路は、第１回路が出力するアナログ電圧が入力され、第１クロック信号に基づいてデジタル出力する。ＤＡＣ制御回路は、比較回路のデジタル出力に基づいて、デジタルコードを生成する。クロック生成回路は、アナログ信号のサンプリングが終了してから第１クロック信号の生成を開始するまでの遅延期間を、アナログ信号のサンプリング毎に可変にさせる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２０１８／２０７４９９号

【特許文献2】特開２０１８－１５２７６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

無線通信装置は、微弱な電波を受信するので、わずかな雑音にも敏感であり、雑音に基づく受信感度の劣化を生じやすい。

【0006】

本発明の目的は、クロック信号に基づく雑音を低減できるようにすることである。

【課題を解決するための手段】

【0007】

処理回路は、参照クロック信号と周波数設定信号に基づいて、前記参照クロック信号より高い周波数を有する第１のクロック信号を生成するクロック生成回路と、位相シフト設定信号と前記周波数設定信号に基づいて、前記第１のクロック信号を分周し、かつ、遅延させることにより、前記参照クロック信号と第１の位相差を有するように、前記第１のクロック信号より低い周波数を有する第２のクロック信号を生成する分周及び遅延回路と、前記第１のクロック信号と、サンプリング期間と変換期間を示す変換トリガ信号に基づいて、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、前記第２のクロック信号に基づいて、前記デジタル信号に応じた処理を実行するデジタル信号処理回路と、前記周波数設定信号と前記第１のクロック信号に基づいて、前記第２のクロック信号と同じ周期を有するように、前記変換トリガ信号を生成する制御回路とを有する。

【発明の効果】

【0008】

クロック信号に基づく雑音を低減することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、第１の比較例による無線通信回路の構成例を示す図である。

【図2】図２は、クロック信号と、変換トリガ信号と、アナログデジタル変換回路の内部状態と、アナログデジタル変換回路の出力データの例を示すタイミングチャートである。

【図3】図３は、参照クロック信号とクロック信号の位相関係を示す図である。

【図4】図４は、第２の比較例による無線通信回路の構成例を示す図である。

【図5】図５は、本実施形態による半導体集積回路の構成例を示す図である。

【図6】図６は、クロック信号の位相関係を示す図である。

【図7】図７は、分周回路と分周及び遅延回路とＡＤＣＣの構成例を示す図である。

【図8】図８は、分周回路と分周及び遅延回路とＡＤＣＣの動作例を示すタイミングチャートである。

【図9】図９（Ａ）及び（Ｂ）は、クロック信号と電流の例を示すタイミングチャートである。

【図10】図１０（Ａ）及び（Ｂ）は、無線通信回路の動作例を示すタイミングチャートである。

【発明を実施するための形態】

【0010】

図１は、第１の比較例による無線通信回路１０１の構成例を示す図である。無線通信回路１０１は、例えば、電子料金収受システム（ＥＴＣ：Electric Toll Collection System）で利用される。ＥＴＣは、有料道路の料金の決済システムであり、日本全国で整備されている。ＥＴＣの自動収受技術（車載器と路側間の双方向通信技術）を、様々な分野で利用可能とするものが狭域通信（ＤＳＲＣ：Dedicated Short-Range Communication）システムである。ＤＲＳＣは、例えば、駐車場管理や物流管理、ガソリン代決済等の分野において利用が期待されている。

【0011】

ＤＳＲＣは、５．８ＧＨｚバンドを用いる無線通信であり、ＡＲＩＢ ＳＴＤ－Ｔ７５標準規格に規定されている。変調方式は、ＡＳＫとπ／４シフトＱＰＳＫの２種が使われる。ＡＳＫ変調の場合、スプリットフェーズ符号化された２０４８ｋｂａｕｄの変調信号が使用され、信号送信速度は１０２４ｋｂｐｓである。ＱＰＳＫの場合、４相位相変調された２０４８ｋｂａｕｄの変調信号が使用され、信号送信速度は４０９６ｋｂｐｓである。ＡＳＫとＱＰＳＫは、いずれの場合も、シンボルレートが２０４８ｋｂａｕｄであるため、無線通信回路１０１は、共通にでき、両方の変調方式に対応したものとして実現される。

【0012】

無線通信回路１０１では、デジタルで実現が可能な信号処理は、できる限りロジック回路で実装することが望ましい。デジタル回路の処理結果は確定的であり、アナログ回路で実現した場合に生じる各種問題、例えば、製造ばらつきによる特性の個体差、デバイス雑音による特性劣化、特性の温度ドリフト等を排除することができるからである。デジタル信号処理の規模が大きくなる場合、従来は規模的な制約と速度的な制約が存在した。しかし、製造プロセスが進化して、リソグラフィがシュリンクするのに伴い、論理規模に関する制約は急激に小さくなっている。

【0013】

無線通信回路１０１にとって重要な構成要素の１つがアナログデジタル変換回路（ＡＤＣ）１１５である。アナログ信号処理回路とデジタル信号処理回路の境界部には、アナログ信号をデジタイズするためのアナログデジタル変換回路１１５が置かれる。アナログデジタル変換回路１１５は、入力された信号を信号電圧の大小に応じたデジタルコードへ変換する。

【0014】

無線通信回路１０１には、アンテナ１０２と発振回路１０３が接続される。無線通信回路１０１は、受信回路であり、低雑音増幅回路（ＬＮＡ）１１１と、直交ミキサ回路１１２と、バンドパスフィルタ回路１１３と、可変ゲイン増幅回路（ＶＧＡ）１１４と、アナログデジタル変換回路１１５と、復調回路１１６を有する。

【0015】

さらに、無線通信回路１０１は、位相シフト回路１１７と、位相ロックループ（ＰＬＬ）回路１１８と、位相ロックループ回路１２３と、分周回路１２７と、アナログデジタル変換コントローラ（ＡＤＣＣ）１２８を有する。

【0016】

アンテナ１０２は、電波を無線受信し、受信信号を低雑音増幅回路１１１に出力する。受信信号は、ＡＳＫ変調又はＱＰＳＫ変調された変調信号である。低雑音増幅回路１１１は、アンテナ１０２により受信された受信信号を増幅し、その増幅した受信信号を直交ミキサ回路１１２に出力する。

【0017】

発振回路１０３は、参照クロック信号ＣＫ１を生成する。参照クロック信号ＣＫ１は、例えば、３２．７６８ＭＨｚである。位相ロックループ回路１１８は、参照クロック信号ＣＫ１に基づき、クロック信号ＣＫ２を生成する。クロック信号ＣＫ２の周波数は、受信信号の周波数に対して、中間周波数のぶんオフセットした周波数である。例えば、中間周波数が３．０７２ＭＨｚである直交ミキサ回路１１２で５８００ＭＨｚのチャネルを選択する場合には、クロック信号ＣＫ２の周波数は、５８０３．０７２ＭＨｚ又は５７９６．９２８ＧＨｚである。このように、参照クロック信号ＣＫ１の周波数に対して整数比ではない周波数のクロック信号ＣＫ２を生成するために、小数分周型（分数分周型）の位相ロックループ回路１１８を用いる。

【0018】

位相ロックループ回路１１８は、位相検出回路（位相比較回路）１１９と、電圧制御発振回路（ＶＣＯ）１２０と、分周回路１２１と、デルタシグマ変調回路１２２を有する。位相検出回路１１９は、参照クロック信号ＣＫ１とクロック信号ＣＫ５との位相差を検出し、その位相差に基づく電圧を電圧制御発振回路１２０に出力する。電圧制御発振回路１２０は、その電圧に基づく周波数のクロック信号ＣＫ２を生成する。デルタシグマ変調回路１２２は、クロック信号ＣＫ５に基づいて、分周回路１２１を制御する。分周回路１２１は、デルタシグマ変調回路１２２の制御により、クロック信号ＣＫ２を小数分周（分数分周）したクロック信号ＣＫ５を位相検出回路１１９に出力する。クロック信号ＣＫ２及びＣＫ５の周波数比は、小数（分数）である。したがって、クロック信号ＣＫ１及びＣＫ２の周波数比も小数（分数）である。位相ロックループ回路１１８は、クロック信号ＣＫ１及びＣＫ５の位相差が０に近付くようにフィードバック制御し、クロック信号ＣＫ２を生成する。

【0019】

位相シフト回路１１７は、クロック信号ＣＫ２の位相をシフトすることにより、０°のクロック信号と９０°のクロック信号を直交ミキサ回路１１２に出力する。０°のクロック信号と９０°のクロック信号は、相互に９０°の位相差を有する。

【0020】

直交ミキサ回路１１２は、低雑音増幅回路１１１が出力する受信信号と０°のクロック信号をミキシング（乗算）し、低雑音増幅回路１１１が出力する受信信号と９０°のクロック信号をミキシング（乗算）する。そして、直交ミキサ回路１１２は、受信信号と０°のクロック信号をミキシングすることによるＩ信号（同相信号）と、受信信号と９０°のクロック信号をミキシングすることによるＱ信号（直交信号）を出力する。

【0021】

バンドパスフィルタ回路１１３は、直交ミキサ回路１１２が出力するＩ信号とＱ信号の不要な周波数成分を除去し、除去後のＩ信号とＱ信号を出力する。可変ゲイン増幅回路１１４は、バンドパスフィルタ回路１１３が出力するＩ信号とＱ信号を増幅し、増幅したＩ信号とＱ信号をアナログデジタル変換回路１１５に出力する。

【0022】

アナログデジタル変換回路１１５は、例えば、中間周波数を３．０７２ＭＨｚ、狭域通信の専有周波数帯域幅を４．４ＭＨｚとすれば、最大３．０７２ＭＨｚ＋４．４ＭＨｚ／２＝５．２７２ＭＨｚの信号を変換することになる。そこで、例えば、アナログデジタル変換回路１１５は、サンプルレートを３２．７６８ＭＨｚに設定すれば、信号周波数に対して十分高いサンプルレートで変換できる。

【0023】

アナログデジタル変換回路１１５は、例えばゲート長が９０ナノメートル以降のＣＭＯＳテクノロジノードでは、逐次比較型のアナログデジタル変換回路を採用することが合理的である。逐次比較型のアナログデジタル変換回路１１５は、アナログ信号の１点のアナログデジタル変換を行う場合、最初にアナログ信号電圧に応じた電荷をサンプリングし、その後、２分検索を行って、例えば１２ビットのデジタル値を求める。つまり、逐次比較型のアナログデジタル変換回路１１５は、サンプルレートに対して、例えば２０倍の周波数のクロック信号ＣＫ３が必要である。そのため、位相ロックループ回路１２３は、参照クロックＣＫ１を２０倍に逓倍して、クロック信号ＣＫ３を生成する。例えば、参照クロック信号ＣＫ１の周波数は３２．７６８ＭＨｚであり、クロック信号ＣＫ３の周波数は６５５．３６ＭＨｚである。このように、参照クロック信号ＣＫ１の周波数に対して整数比（２０倍）の周波数のクロック信号ＣＫ３を生成するために、整数分周の位相ロックループ回路１２３を用いる。

【0024】

位相ロックループ回路１２３は、位相検出回路１２４と、電圧制御発振回路１２５と、分周回路１２６を有する。位相検出回路１２４は、参照クロック信号ＣＫ１とクロック信号ＣＫ６との位相差を検出し、その位相差に基づく電圧を電圧制御発振回路１２５に出力する。電圧制御発振回路１２５は、その電圧に基づく周波数のクロック信号ＣＫ３を生成する。分周回路１２６は、クロック信号ＣＫ３を２０分周したクロック信号ＣＫ６を位相検出回路１２４に出力する。クロック信号ＣＫ３及びＣＫ６の周波数比は、２０倍である。したがって、クロック信号ＣＫ１及びＣＫ３の周波数比も２０倍である。位相ロックループ回路１２３は、クロック信号ＣＫ１及びＣＫ６の位相差が０に近付くようにフィードバック制御し、クロック信号ＣＫ３を生成する。

【0025】

分周回路１２７は、クロック信号ＣＫ３を２０分周したクロック信号ＣＫ４を復調回路１１６に出力する。例えば、クロック信号ＣＫ３の周波数は、６５５．３６ＭＨｚである。クロック信号ＣＫ４の周波数は、クロック信号ＣＫ３の周波数の１／２０倍の周波数であり、例えば３２．７６８ＭＨｚである。また、分周回路１２７は、クロック信号ＣＫ３に基づいて、０～１９のカウント値を繰り返しカウントし、そのカウント値をＡＤＣＣ１２８に出力する。

【0026】

ＡＤＣＣ１２８は、アナログデジタル変換コントローラであり、クロック信号ＣＫ３と分周回路１２７のカウント値に基づき、変換トリガ信号ＳＴＣをアナログデジタル変換回路１１５に出力する。変換トリガ信号ＳＴＣは、アナログデジタル変換のためのサンプリング期間と変換期間を示す信号である。

【0027】

アナログデジタル変換回路１１５は、クロック信号ＣＫ３と変換トリガ信号ＳＴＣに基づいて、可変ゲイン増幅回路１１４が出力するアナログ信号をデジタル信号に変換する。具体的には、アナログデジタル変換回路１１５は、可変ゲイン増幅回路１１４が出力するアナログのＩ信号とＱ信号をデジタルのＩ信号とＱ信号に変換する。

【0028】

復調回路１１６は、クロック信号ＣＫ４に基づき、アナログデジタル変換回路１１５が出力するデジタルのＩ信号とＱ信号に対して、ＡＳＫ復調処理又はＱＰＳＫ復調処理を行い、データを復元する。復調回路１１６は、アナログデジタル変換回路１１５と同期して動作する必要があるので、アナログデジタル変換回路１１５のクロック信号ＣＫ３を例えば２０分周して生成されたクロック信号ＣＫ４を入力する。アナログデジタル変換回路１１５と復調回路１１６は、クロック信号ＣＫ３のエッジを起点とする論理で動作するため、アナログデジタル変換回路１１５と復調回路１１６間の同期関係が維持される。

【0029】

図２は、クロック信号ＣＫ３と、変換トリガ信号ＳＴＣと、アナログデジタル変換回路１１５の内部状態と、アナログデジタル変換回路１１５の出力データＤ［１１：０］と、クロック信号ＣＫ４の例を示すタイミングチャートである。変換トリガ信号ＳＴＣの周期は、クロック信号ＣＫ３の周期の２０倍である。クロック信号ＣＫ４の周期は、変換トリガ信号ＳＴＣの周期と同じであり、クロック信号ＣＫ３の周期の２０倍である。

【0030】

変換トリガ信号ＳＴＣは、ハイレベル期間がサンプリング期間を示し、ローレベル期間が変換期間を示す。アナログデジタル変換回路１１５は、クロック信号ＣＫ３と変換トリガ信号ＳＴＣを入力する。変換トリガ信号ＳＴＣがアサートされると、アナログデジタル変換回路１１５は、次のクロック信号ＣＫ３の立ち上がりエッジ（図中のサイクル０）で、サイクル０のアナログ信号のサンプリングを開始する。次に、変換トリガ信号ＳＴＣがネゲートされると、アナログデジタル変換回路１１５は、次のクロック信号ＣＫ３の立ち上がりエッジ（図中のサイクル４）で、サイクル０のアナログ信号のサンプリングを終了し、アナログデジタル変換のための２分検索を開始する。２分検索は、１２ビットバイナリコードＤ１１～Ｄ０の上位から１ビットずつ順に決定される。

【0031】

図２の内部状態は、１２ビットバイナリコードのＤ１１からＤ０までを順次判定を行うことを示しているが、そこにＤ５ＲとＤ２Ｒの状態が含まれる。このＤ５ＲとＤ２Ｒは、それぞれ、冗長判定を示し、その時点までに含まれる判定誤りを救済するための処理である。判定誤りの原因は、無線通信回路１０１のパッケージの寄生インダクタンスがアナログデジタル変換回路１１５のセトリング不良を引き起こすことが代表例である。アナログデジタル変換回路１１５は、サイクル２０で２分検索を終えると、次のクロック信号ＣＫ３の立ち上がりエッジで、アナログデジタル変換回路１１５の出力データＤ［１１：０］を更新する。

【0032】

クロック信号ＣＫ４は、分周回路１２７がクロック信号ＣＫ３を２０分周したクロック信号であり、復調回路１１６に供給される。復調回路１１６は、クロック信号ＣＫ４の立ち上がりエッジで駆動される。ここで、変換トリガ信号ＳＴＣとクロック信号ＣＫ４は、周期が相互に同一であり、ハイレベル期間とローレベル期間のサイクル数が異なる。そのため、ＡＤＣＣ１２８は、分周回路１２７の内部の２０カウンタのカウント値に基づき、変換トリガ信号ＳＴＣを生成する。ＡＤＣＣ１２８と分周回路１２７の間の結線は、ＡＤＣＣ１２８が分周回路１２７のカウント値を参照することを示している。

【0033】

図３は、参照クロック信号ＣＫ１とクロック信号ＣＫ４の位相関係を示す図である。クロック信号ＣＫ１及びＣＫ４の周波数は、相互に同じであり、例えば、３２．７６８ＭＨｚである。図１の無線通信回路１０１の場合、参照クロック信号ＣＫ１とクロック信号ＣＫ４の位相関係は確定的ではない。クロック信号ＣＫ４の取り得る位相は、参照クロック信号ＣＫ１を基準にすると、２０通りある。

【0034】

クロック信号ＣＫ４は、分周回路１２７がクロック信号ＣＫ３を分周したクロック信号である。クロック信号ＣＫ３は、位相ロックループ回路１２３が参照クロック信号ＣＫ１に基づき生成したクロック信号である。そのため、参照クロック信号ＣＫ１に対するクロック信号ＣＫ４の位相は、無線通信回路１０１のリセットの投入タイミング、デバイス雑音等の初期条件によって、起動するたびに変化する。クロック信号ＣＫ４とアナログデジタル変換回路１１５の内部状態は同期するため、参照クロック信号ＣＫ１と、アナログデジタル変換回路１１５及び復調回路１１６の動作には、２０通りの位相関係が存在する。すると、２０通りの位相関係のそれぞれの場合で、無線通信回路１０１の受信感度が変化する。

【0035】

すると、例えば、無線通信回路１０１は、フィールドにおける性能を保証するために、出荷時に不良選別を行うことを考えると、２０通りの位相関係の場合について試験を行う必要が生じる。これは、出荷試験コストを増大させてしまう。

【0036】

図４は、クロック信号ＣＫ１及びＣＫ４の位相関係が不確定の課題を解決するための第２の比較例による無線通信回路１０１の構成例を示す図である。図４の無線通信回路１０１は、図１の無線通信回路１０１に対して、分周回路１２７を削除したものである。以下、図４の無線通信回路１０１が図１の無線通信回路１０１と異なる点を説明する。

【0037】

分周回路１２６は、クロック信号ＣＫ３を２０分周したクロック信号ＣＫ４を位相検出回路１２４及び復調回路１１６に出力する。例えば、クロック信号ＣＫ３の周波数は６５５．３６ＭＨｚであり、クロック信号ＣＫ４の周波数は３２．７６８ＭＨｚである。位相検出回路１２４は、クロック信号ＣＫ１及びＣＫ４の位相差を示す電圧を電圧制御発振回路１２５に出力する。位相ロックループ回路１２３は、クロック信号ＣＫ１及びＣＫ４の位相差を０に近づけるようにフィードバックするので、定常状態では、クロック信号ＣＫ１及びＣＫ４の位相が相互に一致する。

【0038】

また、分周回路１２６は、クロック信号ＣＫ３に基づいて、０～１９のカウント値を繰り返しカウントし、そのカウント値をＡＤＣＣ１２８に出力する。ＡＤＣＣ１２８は、クロック信号ＣＫ３と分周回路１２６のカウント値に基づき、変換トリガ信号ＳＴＣをアナログデジタル変換回路１１５に出力する。これにより、アナログデジタル変換回路１１５のサンプリングと復調回路１１６の処理は同期する。クロック信号ＣＫ４と変換トリガ信号ＳＴＣの関係は、図２の場合と同じである。

【0039】

位相ロックループ回路１２３は、クロック信号ＣＫ１及びＣＫ４の位相差が０に近づくように制御するので、クロック信号ＣＫ１及びＣＫ４の位相関係は常に同じである。そのため、図４の無線通信回路１０１は、図１の無線通信回路１０１におけるクロック信号ＣＫ１及びＣＫ４の位相関係が不確定の課題を解決することができる。

【0040】

位相ロックループ回路１１８は、例えば５ＭＨｚ間隔の受信チャネル周波数に同調するために、小数分周型が用いられる。小数分周型（分数分周型）の位相ロックループ回路１１８は、デルタシグマ変調回路１２２が必要であり、比較的論理規模が大きい。デルタシグマ変調回路１２２は、位相検出回路１１９に入力される帰還クロック信号ＣＫ５で駆動されるので、結果的に、参照クロック信号ＣＫ１の３２．７６８ＭＨｚに同期して動作する。

【0041】

つまり、デルタシグマ変調回路１２２とアナログデジタル変換回路１１５と復調回路１１６は、参照クロック信号ＣＫ１の立ち上がりエッジで駆動されることになる。参照クロック信号ＣＫ１の周波数は、例えば３２．７６８ＭＨｚである。

【0042】

３２．７６８ＭＨｚの参照クロック信号ＣＫ１に同期して動作するデルタシグマ変調回路１２２とアナログデジタル変換回路１１５と復調回路１１６は、３２．７６８ＭＨｚの整数倍の高調波を発する。そのため、例えば、狭域通信では、デルタシグマ変調回路１２２とアナログデジタル変換回路１１５と復調回路１１６は、３２．７６８ＭＨｚ×１７７＝５７９９．９３６ＧＨｚの周囲に高調波雑音が発生し、これが無線通信回路１０１の受信部（例えば、直交ミキサ回路１１２）に注入されて、無線通信回路１０１の５８００ＭＨｚチャネルの受信感度を劣化させる。

【0043】

復調回路１１６が３２．７６８ＭＨｚのクロック信号ＣＫ４の周期で電源から引く電荷量は、処理内容によって刻一刻と変化するもので、雑音とみることができる。デルタシグマ変調回路１２２が３２．７６８ＭＨｚのクロック信号ＣＫ５の周期で電源から引く電荷量は、デルタシグマ変調回路１２２の内部状態に応じて毎回異なるため、周期的ではなく、雑音とみなすべきものである。

【0044】

アナログデジタル変換回路１１５は、サンプリングに伴い、前段の可変ゲイン増幅回路１１４から電荷を引く。このときに引く電荷量は、１つ前にサンプリングした電荷量と現在変換している電圧によるため、雑音といえる。

【0045】

以上の参照クロック信号ＣＫ１に同期するデルタシグマ変調回路１２２とアナログデジタル変換回路１１５と復調回路１１６で生じる雑音のうちの高い周波数成分は、何らの経路を通じて、無線通信回路１０１の受信部の雑音となる。これらの雑音が無線通信回路１０１の受信部へ伝わる経路としては、電源配線を経由する経路、信号経路を経由する経路、空間的な結合を通じる経路、シリコン基板を経由する経路等の様々な経路がある。しかし、無線通信回路１０１の全ての構成要素を１つのシリコンダイに集積するＳｏＣの場合、上記の３つのクロック同期回路と無線通信回路１０１の受信部との結合の度合いを小さくするには限界があり、無線通信回路１０１の受信感度が劣化する主要因となる。以下、この課題を解決するための実施形態を説明する。

【0046】

図５は、本実施形態による半導体集積回路５００の構成例を示す図である。半導体集積回路５００は、無線通信回路１０１と、アンテナ１０２と、発振回路１０３と、処理回路５０５を有する。処理回路５０５は、例えば、マイクロコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）又は中央処理ユニット（ＣＰＵ）である。

【0047】

シリコンＣＭＯＳプロセスの微細化に伴い、無線通信回路１０１は、シングルチップのシリコンダイへ集積することが可能である。その適用範囲は、狭域通信にも及ぶ。例えば、狭域通信の半導体集積回路５００は、５．８ＧＨｚバンドの直交ミキサ回路１１２と、復調回路１１６と、システム制御を司る処理回路（マイクロコントローラ）５０５と、フラッシュメモリを含み、ＳｏＣの形態で実現される。

【0048】

図５の無線通信回路１０１は、図４の無線通信回路１０１に対して、分周回路１２６を削除し、分周及び遅延回路５０２と、不揮発性メモリ５０３と、分周回路５０４を追加したものである。

【0049】

無線通信回路１０１には、アンテナ１０２と発振回路１０３と処理回路５０５が接続される。無線通信回路１０１は、低雑音増幅回路１１１と、直交ミキサ回路１１２と、バンドパスフィルタ回路１１３と、可変ゲイン増幅回路１１４と、位相シフト回路１１７と、位相ロックループ回路１１８と、処理回路５０１を有する。処理回路５０１は、アナログデジタル変換回路１１５と、復調回路１１６と、位相ロックループ回路１２３と、ＡＤＣＣ１２８と、分周及び遅延回路５０２と、不揮発性メモリ５０３を有する。

【0050】

アンテナ１０２と、低雑音増幅回路１１１と、直交ミキサ回路１１２と、バンドパスフィルタ回路１１３と、可変ゲイン増幅回路１１４と、アナログデジタル変換回路１１５と、復調回路１１６は、図１及び図４のものと同様である。また、位相シフト回路１１７と位相ロックループ回路１１８も、図１及び図４のものと同様である。

【0051】

不揮発性メモリ５０３は、位相シフト設定値（位相シフト設定信号）ＰＳＨＩＦＴと分周比（周波数設定信号）Ｎを記憶する。位相シフト設定値ＰＳＨＩＦＴと分周比Ｎは、無線通信回路１０１の製造個体ごとに異なる値を記憶させることができる。不揮発性メモリ５０３は、位相シフト設定値（位相シフト設定信号）ＰＳＨＩＦＴを分周及び遅延回路５０２に出力し、分周比（周波数設定信号）Ｎを分周回路５０４に出力する。位相シフト設定値ＰＳＨＩＦＴは、参照クロック信号ＣＫ１とクロック信号ＣＫ４との位相差を示す設定値である。分周比Ｎは、分周回路５０４の分周比である。分周比Ｎは、クロック信号ＣＫ６に対するクロック信号ＣＫ３の周波数比、すなわち、参照クロック信号ＣＫ１に対するクロック信号ＣＫ３の周波数比である。

【0052】

位相ロックループ回路１２３は、位相検出回路１２４と、電圧制御発振回路１２５と、分周回路５０４を有する。位相ロックループ回路１２３は、クロック生成回路であり、参照クロック信号ＣＫ１と分周比Ｎに基づいて、参照クロック信号ＣＫ１より高い周波数を有するクロック信号ＣＫ３を生成する。

【0053】

位相検出回路１２４は、参照クロック信号ＣＫ１とクロック信号ＣＫ６との位相差を検出し、その位相差に基づく電圧を電圧制御発振回路１２５に出力する。電圧制御発振回路１２５は、その電圧に基づく周波数のクロック信号ＣＫ３を生成する。分周回路５０４は、不揮発性メモリ５０３に記憶されている分周比Ｎに基づき、クロック信号ＣＫ３をＮ分周したクロック信号ＣＫ６を位相検出回路１２４に出力する。例えば、分周比Ｎが２０である場合、分周回路５０４は、クロック信号ＣＫ３を２０分周して、クロック信号ＣＫ６を生成する。クロック信号ＣＫ６に対するクロック信号ＣＫ３の周波数比は、Ｎ倍である。したがって、参照クロック信号ＣＫ１に対するクロック信号ＣＫ３の周波数比もＮ倍である。位相ロックループ回路１２３は、クロック信号ＣＫ１及びＣＫ６の位相差が０に近付くようにフィードバック制御し、クロック信号ＣＫ３を生成する。定常状態では、クロック信号ＣＫ１及びＣＫ６の位相が相互に一致する。

【0054】

例えば、参照クロック信号ＣＫ１及びクロック信号ＣＫ６の周波数は、３２．７６８ＭＨｚである。分周比Ｎが２０である場合、クロック信号ＣＫ３の周波数は、６５５．３６ＭＨｚである。分周比Ｎは、クロック信号ＣＫ３の周波数を設定するための周波数設定値である。

【0055】

また、分周回路５０４は、クロック信号ＣＫ３に基づいて、０～Ｎ－１のカウント値ＣＮＴを繰り返しカウントし、そのカウント値ＣＮＴをＡＤＣＣ１２８と分周及び遅延回路５０２に出力する。

【0056】

分周及び遅延回路５０２は、図６に示すように、不揮発性メモリ５０３に記憶されている位相シフト設定値ＰＳＨＩＦＴ及び分周比Ｎと、分周回路５０４のカウント値ＣＮＴに基づいて、クロック信号ＣＫ３をＮ分周し、かつ、遅延させることにより、参照クロック信号ＣＫ１と位相差を有するように、クロック信号ＣＫ３より低い周波数を有するクロック信号ＣＫ４を生成する。分周回路５０４のカウント値ＣＮＴは、分周比Ｎに基づく０～Ｎ－１のカウント値である。

【0057】

例えば、参照クロック信号ＣＫ１の周波数は、３２．７６８ＭＨｚである。分周比Ｎが２０である場合、クロック信号ＣＫ３の周波数ＣＫ３は、６５５．３６ＭＨｚである。クロック信号ＣＫ４の周波数は、参照クロック信号ＣＫ１の周波数と同じであり、３２．７６８ＭＨｚである。

【0058】

位相シフト設定値ＰＳＨＩＦＴは、０～Ｎ－１の値である。分周比Ｎが２０である場合、位相シフト設定値ＰＳＨＩＦＴは、０～１９の値である。クロック信号ＣＫ４は、位相シフト設定値ＰＳＨＩＦＴに応じて、クロック信号ＣＫ１に対する位相差が異なる。

【0059】

位相シフト設定値ＰＳＨＩＦＴが０である場合、クロック信号ＣＫ４は、クロック信号ＣＫ１に対する位相差が０である。位相シフト設定値ＰＳＨＩＦＴが１である場合、クロック信号ＣＫ４は、クロック信号ＣＫ１に対する位相差がクロック信号ＣＫ３の１サイクルである。位相シフト設定値ＰＳＨＩＦＴが２である場合、クロック信号ＣＫ４は、クロック信号ＣＫ１に対する位相差がクロック信号ＣＫ３の２サイクルである。以上のように、クロック信号ＣＫ４は、クロック信号ＣＫ１に対して、位相シフト設定値ＰＳＨＩＦＴに応じたクロック信号ＣＫ３のサイクル数の分だけ位相シフトされたものである。

【0060】

ＡＤＣＣ１２８は、アナログデジタル変換コントローラ（制御回路）であり、図８に示すように、分周回路５０４のカウント値ＣＮＴと位相シフト設定値ＰＳＨＩＦＴとクロック信号ＣＫ３に基づいて、クロック信号ＣＫ４と同じ周期を有し、かつクロック信号ＣＫ４と同じ位相を有するように、変換トリガ信号ＳＴＣを生成する。

【0061】

変換トリガ信号ＳＴＣは、クロック信号ＣＫ４と同じ周期を有する。また、変換トリガ信号ＳＴＣは、位相シフト設定値ＰＳＨＩＦＴに基づき、クロック信号ＣＫ４と同じ位相を有する。例えば、図６と同様に、位相シフト設定値ＰＳＨＩＦＴが０である場合、変換トリガ信号ＳＴＣは、クロック信号ＣＫ１に対する位相差が０である。位相シフト設定値ＰＳＨＩＦＴが１である場合、変換トリガ信号ＳＴＣは、クロック信号ＣＫ１に対する位相差がクロック信号ＣＫ３の１サイクルである。位相シフト設定値ＰＳＨＩＦＴが２である場合、変換トリガ信号ＳＴＣは、クロック信号ＣＫ１に対する位相差がクロック信号ＣＫ３の２サイクルである。なお、変換トリガ信号ＳＴＣは、クロック信号ＣＫ４と同じ位相でなくてもよく、一定の位相差を有するようにしてもよい。

【0062】

ＡＤＣＣ１２８は、変換トリガ信号ＳＴＣをアナログデジタル変換回路１１５に出力する。変換トリガ信号ＳＴＣは、図２に示すように、アナログデジタル変換のためのサンプリング期間と変換期間を示す信号である。変換トリガ信号ＳＴＣは、ハイレベル期間がサンプリング期間を示し、ローレベル期間が変換期間を示す。

【0063】

アナログデジタル変換回路１１５は、クロック信号ＣＫ３と変換トリガ信号ＳＴＣに基づいて、アナログのＩ信号とＱ信号をデジタルのＩ信号とＱ信号に変換する。具体的には、アナログデジタル変換回路１１５は、変換トリガ信号ＳＴＣが示すサンプリング期間で、アナログ信号をサンプリングし、変換トリガ信号ＳＴＣが示す変換期間で、アナログデジタル変換のための２分検索を行う。

【0064】

復調回路１１６は、デジタル信号処理回路であり、クロック信号ＣＫ４に基づいて、アナログデジタル変換回路１１５が出力するデジタル信号に応じた処理を実行する。具体的には、復調回路１１６は、クロック信号ＣＫ４に基づき、アナログデジタル変換回路１１５が出力するデジタルのＩ信号とＱ信号に対して、ＡＳＫ復調処理又はＱＰＳＫ復調処理を行い、データを復元する。そして、復調回路１１６は、復元したデータを、無線通信回路１０１の出力信号として、処理回路５０５に出力する。処理回路５０５は、復調回路１１６の出力信号に対して、種々の処理を行う。

【0065】

前述のように、デルタシグマ変調回路１２２は、参照クロック信号ＣＫ１の立ち上がりエッジで駆動される。これに対して、以上のように、アナログデジタル変換回路１１５は、変換トリガ信号ＳＴＣの立ち上がりエッジで駆動される。復調回路１１６は、クロック信号ＣＫ４に同期して駆動される。

【0066】

分周及び遅延回路５０２は、位相シフト設定値ＰＳＨＩＦＴに基づいて、参照クロック信号ＣＫ１と位相差を有するクロック信号ＣＫ４を生成する。ＡＤＣＣ１２８は、位相シフト設定値ＰＳＨＩＦＴに基づいて、参照クロック信号ＣＫ１と位相差を有する変換トリガ信号ＳＴＣを生成する。参照クロック信号ＣＫ１と変換トリガ信号ＳＴＣとの位相差は、参照クロック信号ＣＫ１とクロック信号ＣＫ４との位相差と同じである。

【0067】

したがって、クロック信号ＣＫ４と変換トリガ信号ＳＴＣは、参照クロック信号ＣＫ１に対して、位相が異なるようにすることができる。これにより、アナログデジタル変換回路１１５と復調回路１１６の駆動タイミングは、デルタシグマ変調回路１２２の駆動タイミングと異ならせることができる。無線通信回路１０１は、雑音を低減し、受信感度の劣化を抑制することができる。

【0068】

無線通信回路１０１は、位相シフト設定値ＰＳＨＩＦＴに応じて、参照クロック信号ＣＫ１に同期するデルタシグマ変調回路１２２の駆動位相と、クロック信号ＣＫ４に同期するアナログデジタル変換回路１１５及び復調回路１１６の駆動位相の関係を任意に設定することができる。

【0069】

なお、参照クロック信号ＣＫ１に対するクロック信号ＣＫ４の位相差と、参照クロック信号ＣＫ１に対する変換トリガ信号ＳＴＣの位相差とを相互に異ならせてもよい。

【0070】

図７は、図５の分周回路５０４と分周及び遅延回路５０２とＡＤＣＣ１２８の構成例を示す図である。分周回路５０４は、セレクタ７０１と、レジスタ７０２と、減算器７０３と、セレクタ７０４と、レジスタ７０５を有する。分周及び遅延回路５０２は、加算器７０６と、剰余演算器７０７と、セレクタ７０８と、レジスタ７０９を有する。ＡＤＣＣ１２８は、加算器７０６と、剰余演算器７０７と、セレクタ７１０と、レジスタ７１１を有する。分周及び遅延回路５０２とＡＤＣＣ１２８は、加算器７０６と剰余演算器７０７を共有する。

【0071】

図８は、図７の分周回路５０４と分周及び遅延回路５０２とＡＤＣＣ１２８の動作例を示すタイミングチャートであり、分周比Ｎが２０であり、位相シフト設定値ＰＳＨＩＦＴが２である例を示す。

【0072】

セレクタ７０１とレジスタ７０２と減算器７０３は、カウント値ＣＮＴをカウントするカウンタを構成する。初期状態では、セレクタ７０１は、Ｎ－１をカウント値ＣＮＴ１としてレジスタ７０２に出力する。分周比Ｎが２０である場合、セレクタ７０１は、１９のカウント値ＣＮＴ１を出力する。レジスタ７０２は、クロック信号ＣＫ３の立ち上がりエッジが入力されると、セレクタ７０１から入力したＮ－１を保持し、その保持したＮ－１をカウント値ＣＮＴとして出力する。

【0073】

減算器７０３は、カウント値ＣＮＴから１を減算した値をセレクタ７０１に出力する。カウント値ＣＮＴが１９の場合、減算器７０３は、１８を出力する。セレクタ７０１は、カウント値ＣＮＴが０でないので、減算器７０３が出力した１８をレジスタ７０２に出力する。レジスタ７０２は、クロック信号ＣＫ３の立ち上がりエッジが入力されると、セレクタ７０１から入力した１８を保持し、保持した１８をカウント値ＣＮＴとして出力する。

【0074】

以上のように、セレクタ７０１は、カウント値ＣＮＴが０でない場合には、減算器７０３の出力値をレジスタ７０２に出力し、カウント値ＣＮＴが０である場合には、Ｎ-１をレジスタ７０２に出力する。レジスタ７０２は、クロック信号ＣＫ３の立ち上がりエッジが入力されると、セレクタ７０１から入力した値を保持し、その保持した値をカウント値ＣＮＴとして出力する。これにより、クロック信号ＣＫ３の立ち上がりエッジがレジスタ７０２に入力されるたびに、カウント値ＣＮＴは、デクリメントされ、１９、１８、１７、・・・、０、１９、１８、・・・の順で繰り返される。分周回路５０４のカウンタは、２０サイクルで１周するバイナリカウンタである。

【0075】

セレクタ７０４とレジスタ７０５は、クロック信号ＣＫ６を生成するための論理回路である。セレクタ７０４は、カウント値ＣＮＴがＮ／２以上である場合には、１をレジスタ７０５に出力し、カウント値ＣＮＴがＮ／２未満である場合には、０をレジスタ７０５に出力する。レジスタ７０５は、クロック信号ＣＫ３の立ち上がりエッジが入力されると、セレクタ７０４の出力値を保持し、その保持した出力値をクロック信号ＣＫ６として出力する。クロック信号ＣＫ６は、クロック信号ＣＫ３をＮ分周したものになる。

【0076】

なお、セレクタ７０４は、Ｎ／２が整数でない場合、カウント値ＣＮＴがＮ／２の小数点以下の値の四捨五入、切り捨て又は切り上げによる整数以上であるか否かに応じて、１又は０を出力してもよい。また、セレクタ７０４は、カウント値ＣＮＴが固定値（例えば１０）以上であるか否かに応じて、１又は０を出力してもよい。

【0077】

加算器７０６は、カウント値ＣＮＴと位相シフト設定値ＰＳＨＩＦＴとを加算した値ＣＮＴ＋ＰＳＨＩＦＴを出力する。位相シフト設定値ＰＳＨＩＦＴは、例えば２である。剰余演算器７０７は、次式のように、加算器７０６の出力値ＣＮＴ＋ＰＳＨＩＦＴを分周比Ｎで除算した場合の余りを、カウント値ＣＮＴ２として出力する。ここで、％は剰余演算を示す。
ＣＮＴ２＝（ＣＮＴ＋ＰＳＨＩＦＴ）％Ｎ

【0078】

セレクタ７０８とレジスタ７０９は、カウント値ＣＮＴ２に基づき、クロック信号ＣＫ４を生成する。セレクタ７０８は、カウント値ＣＮＴ２がＮ／２以上である場合には、１をレジスタ７０９に出力し、カウント値ＣＮＴ２がＮ／２未満である場合には、０をレジスタ７０９に出力する。レジスタ７０９は、クロック信号ＣＫ３の立ち上がりエッジが入力されると、セレクタ７０８の出力値を保持し、その保持した出力値をクロック信号ＣＫ４として出力する。クロック信号ＣＫ４は、クロック信号ＣＫ６の位相を位相シフト設定値ＰＳＨＩＦＴだけシフトしたものであり、クロック信号ＣＫ６と同じ周期を有する。位相ロックループ回路１２３は、クロック信号ＣＫ１及びＣＫ６の位相差を０に近づけるようにフィードバックし、定常状態では、クロック信号ＣＫ１及びＣＫ６の位相が相互に一致するので、クロック信号ＣＫ４は、クロック信号ＣＫ１の位相を位相シフト設定値ＰＳＨＩＦＴだけシフトした信号である。

【0079】

すなわち、加算器７０６及び剰余演算器７０７は、位相シフト設定値ＰＳＨＩＦＴに基づいて、クロック信号ＣＫ６とクロック信号ＣＫ４の間の位相差、すなわち、クロック信号ＣＫ１とクロック信号ＣＫ４の間の位相差を設定する位相シフト設定回路として機能する。

【0080】

なお、セレクタ７０８は、Ｎ／２が整数でない場合、カウント値ＣＮＴ２がＮ／２の小数点以下の値の四捨五入、切り捨て又は切り上げによる整数以上であるか否かに応じて、１又は０を出力してもよい。また、セレクタ７０８は、カウント値ＣＮＴ２が固定値（例えば１０）以上であるか否かに応じて、１又は０を出力してもよい。

【0081】

セレクタ７１０とレジスタ７１１は、カウント値ＣＮＴ２に基づき、変換トリガ信号ＳＴＣを生成する。セレクタ７１０は、カウント値ＣＮＴ２が１６以上である場合には、１をレジスタ７１１に出力し、カウント値ＣＮＴ２が１６未満である場合には、０をレジスタ７１１に出力する。レジスタ７１１は、クロック信号ＣＫ３の立ち上がりエッジが入力されると、セレクタ７１０の出力値を保持し、その保持した出力値を変換トリガ信号ＳＴＣとして出力する。変換トリガ信号ＳＴＣの位相は、クロック信号ＣＫ４の位相と同じであり、クロック信号ＣＫ６の位相を位相シフト設定値ＰＳＨＩＦＴだけシフトしたものである。変換トリガ信号ＳＴＣの周期は、クロック信号ＣＫ６及びＣＫ４の周期と同じである。位相ロックループ回路１２３は、クロック信号ＣＫ１及びＣＫ６の位相差を０に近づけるようにフィードバックし、定常状態では、クロック信号ＣＫ１及びＣＫ６の位相が相互に一致するので、変換トリガ信号ＳＴＣは、クロック信号ＣＫ１の位相を位相シフト設定値ＰＳＨＩＦＴだけシフトした信号である。

【0082】

すなわち、加算器７０６及び剰余演算器７０７は、位相シフト設定値ＰＳＨＩＦＴに基づいて、クロック信号ＣＫ６と変換トリガ信号ＳＴＣの間の位相差、すなわち、クロック信号ＣＫ１と変換トリガ信号ＳＴＣの間の位相差を設定する位相シフト設定回路として機能する。

【0083】

なお、図７では、加算器７０６及び剰余演算器７０７が分周及び遅延回路５０２及びＡＤＣＣ１２８によって共有されているため、変換トリガ信号ＳＴＣの位相は、クロック信号ＣＫ４の位相と同じであるが、この態様には限定されない。例えば、加算器７０６及び剰余演算器７０７の回路ブロックを分周及び遅延回路５０２及びＡＤＣＣ１２８に対して個別に設け、少なくとも一方の回路ブロックの加算器７０６において、位相シフト設定値ＰＳＨＩＦＴにさらに一定のオフセット値を加算するような回路構成をとることにより、変換トリガ信号ＳＴＣの位相とクロック信号ＣＫ４の位相を異なるものとすることができる。

【0084】

図９（Ａ）及び（Ｂ）は、クロック信号ＣＫ１と、クロック信号ＣＫ４と、電流ＩＤＤ１と、電流ＩＤＤ４と、電流ＩＤＤ１＋ＩＤＤ４の例を示すタイミングチャートである。電流ＩＤＤ１は、クロック信号ＣＫ１の位相で駆動されるデルタシグマ変調回路１２２に流れる電流を示す。電流ＩＤＤ４は、クロック信号ＣＫ４の位相で駆動されるアナログデジタル変換回路１１５と復調回路１１６に流れる電流を示す。電流ＩＤＤ１＋ＩＤＤ４は、電流ＩＤＤ１と電流ＩＤＤ４の和の電流を示す。電流ＩＤＤ１及びＩＤＤ４は、電流波形をのこぎり波で近似している。電流ＩＤＤ１と電流ＩＤＤ４の振幅は、相互に等しいものとして単純化している。

【0085】

図９（Ａ）は、参照クロック信号ＣＫ１に対するクロック信号ＣＫ４の位相が０°である場合のタイミングチャートであり、図４の第２の比較例による無線通信回路１０１の場合のタイミングチャートである。参照クロック信号ＣＫ１とクロック信号ＣＫ４との位相差は０°である。

【0086】

図９（Ｂ）は、参照クロック信号ＣＫ１に対するクロック信号ＣＫ４の位相が１８０°である場合のタイミングチャートであり、図５の本実施形態による無線通信回路１０１の場合のタイミングチャートである。参照クロック信号ＣＫ１とクロック信号ＣＫ４との位相差は、位相シフト設定値ＰＳＨＩＦＴにより設定可能であり、１８０°である。

【0087】

図９（Ｂ）の電流ＩＤＤ１＋ＩＤＤ４は、図９（Ａ）の電流ＩＤＤ１＋ＩＤＤ４に対して、振幅が半分であり、周期が半分である。参照クロック信号ＣＫ１とクロック信号ＣＫ４が３２．７６８ＭＨｚである場合、３２．７６８ＭＨｚの１７７次高調波は、狭域通信の５８００ＭＨｚチャネルとほぼ一致する。

【0088】

そのため、図９（Ａ）に対応する図４の無線通信回路１０１は、高調波が受信部（例えば、直交ミキサ回路１１２）へ注入されると雑音となり、受信感度を劣化させる。のこぎり波のｎ次高調波の振幅は、１／ｎであるので、１次調波の振幅を１とすれば、１７７次の高調波の振幅は１／１７７である。無線通信回路１０１の受信部は、アンテナ１０２から入力微弱な信号を処理する回路であるので、わずかな雑音注入に敏感である。そのため、図９（Ａ）に対応する図４の無線通信回路１０１は、受信感度が劣化する。

【0089】

図９（Ｂ）に対応する図５の無線通信回路１０１では、電流ＩＤＤ１と電流ＩＤＤ４の振幅が相互に等しいと仮定している。その場合、電流ＩＤＤ１＋ＩＤＤ４は、電流波形が３２．７６８ＭＨｚ×２＝６５．５３６ＭＨｚののこぎり波になり、ｎ次高調波が５８００ＭＨｚチャネルと衝突しない。そのため、図９（Ｂ）に対応する図５の無線通信回路１０１は、受信感度の劣化がない。

【0090】

図９（Ａ）及び（Ｂ）では、上記のように単純化したモデルで説明をした。実際には、電流ＩＤＤ１と電流ＩＤＤ４は、のこぎり波ではなく、より複雑である。電流ＩＤＤ１と電流ＩＤＤ４の振幅は、同じではない。そのため、図５の無線通信回路１０１では、例えば５８００ＭＨｚの高調波雑音の影響が完全に消えるとは限らない。しかし、図５の無線通信回路１０１は、位相シフト設定値ＰＳＨＩＦＴを調整し、最適な位相シフト設定値ＰＳＨＩＦＴを設定することにより、参照クロック信号ＣＫ１の同期回路とクロック信号ＣＫ４の同期回路が引き起こす感度劣化の課題を軽減することができる。

【0091】

以上のように、図５の無線通信回路１０１は、デルタシグマ変調回路１２２と、アナログデジタル変換回路１１５及び復調回路１１６とを、異なる位相で駆動することにより、高調波雑音を制御し、受信感度の劣化を抑制することができる。

【0092】

図１０（Ａ）及び（Ｂ）は、図５の無線通信回路１０１の動作例を示すタイミングチャートである。図１０（Ａ）及び（Ｂ）は、クロック信号ＣＫ３と、変換トリガ信号ＳＴＣと、アナログデジタル変換回路１１５の内部状態と、電流ＩＤＤ１０又はＩＤＤ１１の例を示すタイミングチャートである。

【0093】

図１０（Ａ）は、分周比Ｎが２０である場合のタイミングチャートである。変換トリガ信号ＳＴＣの周期は、クロック信号ＣＫ３の周期の２０倍である。変換トリガ信号ＳＴＣのハイレベル期間は、アナログデジタル変換回路１１５のサンプリング期間Ｔｓ１を示す。サンプリング期間Ｔｓ１では、アナログデジタル変換回路１１５は、アナログ信号の電荷を取得する。

【0094】

変換トリガ信号ＳＴＣのローレベル期間は、アナログデジタル変換回路１１５の変換期間Ｔｃ１を示す。変換期間Ｔｃ１では、アナログデジタル変換回路１１５は、上記の取得したアナログ信号の電荷量に対応するデジタル値を検索する。

【0095】

サンプリング期間Ｔｓ１と変換期間Ｔｃ１の和は、クロック信号ＣＫ３の２０サイクルに相当する。図７のセレクタ７１０は、カウント値ＣＮＴ２が１６未満である場合に０を出力する。そのため、変換期間Ｔｃ１は、クロック信号ＣＫ３の１６サイクルに相当する。したがって、サンプリング期間Ｔｓ１は、クロック信号ＣＫ３の４（＝２０－１６）サイクルに相当する。アナログデジタル変換回路１１５は、２０サイクル（３２．７６８ＭＨｚ）のサンプリングレートで、アナログデジタル変換を行う。

【0096】

電流ＩＤＤ１０は、分周比Ｎが２０である場合にアナログデジタル変換回路１１５に流れる電流である。電流ＩＤＤ１０は、サンプリング期間Ｔｓ１の開始時のピークと、変換期間Ｔｃ１の開始時のピークを有する。サンプリング期間Ｔｓ１の開始時には、アナログデジタル変換回路１１５は、内部回路を初期化し、アナログ信号の電荷を取得するため、電流ＩＤＤ１０は、ピークを有する。また、変換期間Ｔｃ１の開始時には、アナログデジタル変換回路１１５は、最上位ビットに対応する容量素子の切り替わりが生じるため、電流ＩＤＤ１０は、ピークを有する。その結果、電流ＩＤＤ１０は、２つのピークを有する。

【0097】

図１０（Ｂ）は、分周比Ｎが３０である場合のタイミングチャートである。変換トリガ信号ＳＴＣの周期は、クロック信号ＣＫ３の周期の３０倍である。変換トリガ信号ＳＴＣのハイレベル期間は、アナログデジタル変換回路１１５のサンプリング期間Ｔｓ２を示す。サンプリング期間Ｔｓ２では、アナログデジタル変換回路１１５は、アナログ信号の電荷を取得する。

【0098】

変換トリガ信号ＳＴＣのローレベル期間は、アナログデジタル変換回路１１５の変換期間Ｔｃ２を示す。変換期間Ｔｃ２では、アナログデジタル変換回路１１５は、上記の取得したアナログ信号の電荷量に対応するデジタル値を検索する。

【0099】

サンプリング期間Ｔｓ２と変換期間Ｔｃ２の和は、クロック信号ＣＫ３の３０サイクルに相当する。図７のセレクタ７１０は、カウント値ＣＮＴ２が１６未満である場合に０を出力する。そのため、変換期間Ｔｃ２は、クロック信号ＣＫ３の１６サイクルに相当する。したがって、サンプリング期間Ｔｓ２は、クロック信号ＣＫ３の１４（＝３０－１６）サイクルに相当する。アナログデジタル変換回路１１５は、３０サイクル（３２．７６８ＭＨｚ）のサンプリングレートで、アナログデジタル変換を行う。

【0100】

電流ＩＤＤ１１は、分周比Ｎが３０である場合にアナログデジタル変換回路１１５に流れる電流である。電流ＩＤＤ１１は、電流ＩＤＤ１０と同様に、サンプリング期間Ｔｓ２の開始時のピークと、変換期間Ｔｃ２の開始時のピークを有する。

【0101】

図１０（Ｂ）の変換トリガ信号ＳＴＣの周期は、図１０（Ａ）の変換トリガ信号ＳＴＣの周期と同じである。図１０（Ｂ）のクロック信号ＣＫ３の周期は、図１０（Ａ）のクロック信号ＣＫ３の周期に対して、２０／３０倍である。

【0102】

変換期間Ｔｃ１及びＴｃ２は、分周比Ｎにかかわらず、１６サイクルの一定である。クロック信号ＣＫ３の周波数は、分周比に応じて変化する。クロック信号ＣＫ４と変換トリガ信号ＳＴＣの周波数は、分周比Ｎにかかわらず、一定である。

【0103】

逐次比較型のアナログデジタル変換回路１１５では、分周比Ｎにかかわらず、変換期間Ｔｃ１及びＴｃ２のサイクル数を固定値（例えば１６サイクル）とすることが合理的である。その理由は、変換期間Ｔｃ１及びＴｃ２では、最高速度の論理速度が必要であるので、論理が単純である必要がある。そのため、変換期間Ｔｃ１及びＴｃ２が、分周比Ｎにかかわらず、固定サイクルである単純な論理とする。

【0104】

ここで、図１０（Ａ）において、サンプリング期間Ｔｓ１は、変換期間Ｔｃ１に対して短く、電流ＩＤＤ１０の２つのピークの間隔が狭く、２つのピークは互いに接近している。そのため、電流ＩＤＤ１０は、３２．７６８ＭＨｚのｎ次高調波を発してしまう。アナログデジタル変換回路１１５は、雑音に敏感な受信部（例えば、直交ミキサ回路１１２）の最も近くに置かれるので、変換トリガ信号ＳＴＣに同期する雑音を発すると影響が大きい。

【0105】

そこで、図１０（Ｂ）のように、サンプリング期間Ｔｓ２と変換期間Ｔｃ１をほぼ同じサイクル数にし、電流ＩＤＤ１１の２つのピークの間隔が広がり、２つのピークが互いに離れるようにすることにより、電流ＩＤＤ１１は、３２．７６８ＭＨｚの整数倍高調波を低減できる。

【0106】

図１０（Ｂ）のタイミングを実現するためには、分数比Ｎにかかわらず、変換トリガ信号ＳＴＣの周波数を３２．７６８ＭＨｚの一定値に維持したまま、分周比Ｎに応じて、サンプリング期間Ｔｓ２と変換期間Ｔｃ２の比率を変更させる。図１０（Ａ）の分周比Ｎが２０である場合、サンプリング期間Ｔｓ１は４サイクルであり、変換期間Ｔｃ１は１６サイクルである。図１０（Ｂ）の分周比Ｎが３０である場合、サンプリング期間Ｔｓ１は１４サイクルであり、変換期間Ｔｃ１は１６サイクルである。

【0107】

図７に示したように、ＡＤＣＣ１２８は、分周比Ｎに基づいて、クロック信号ＣＫ４と同じ周期を維持しながら、サンプリング期間と変換期間の比率を変更させることにより、変換トリガ信号ＳＴＣを生成する。ＡＤＣＣ１２８は、分周比Ｎに基づいて、クロック信号ＣＫ３のサイクル（周期）を基準として、変換期間のサイクル数を固定しながら、サンプリング期間のサイクル数を変更することにより、変換トリガ信号ＳＴＣを生成する。

【0108】

無線通信回路１０１は、分周比Ｎに応じて、クロック信号ＣＫ４及び変換トリガ信号ＳＴＣの周波数を３２．７６８ＭＨｚに維持したまま、アナログデジタル変換回路１１５の動作のためのクロック信号ＣＫ３の周波数を変更することができる。

【0109】

無線通信回路１０１は、不揮発性メモリ５０３に記憶される分周比Ｎを任意に設定することができる。図１０（Ａ）及び（Ｂ）に示したように、変換トリガ信号ＳＴＣは、ローレベル期間が例えば１６サイクルの固定であり、ハイレベル期間がＮ－１６サイクルである。これにより、無線通信回路１０１は、変換トリガ信号ＳＴＣのハイレベルが示すサンプリング期間を変化させ、３２．７６８ＭＨｚチャネルの整数倍高調波雑音を低減することができる。

【0110】

図１０（Ａ）及び（Ｂ）の例は、簡単化したモデルで効果を示した。実際には、より複雑であることは、先の位相シフト設定値ＰＳＨＩＦＴの場合と同様である。しかし、無線通信回路１０１は、位相シフト設定値ＰＳＨＩＦＴにより参照クロック信号ＣＫ１と、クロック信号ＣＫ４及び変換トリガ信号ＳＴＣの位相差を調整できるようにすることと、変換トリガ信号ＳＴＣのハイレベル期間（サンプリング期間）とローレベル期間（変換期間）の比率を調整できるようにすることができる。位相シフト設定値ＰＳＨＩＦＴは、参照クロック信号ＣＫ１と、クロック信号ＣＫ４及び変換トリガ信号ＳＴＣとの位相差を設定することができる。分周比Ｎは、変換トリガ信号ＳＴＣのハイレベル期間とローレベル期間の比率を調整することができる。これにより、無線通信回路１０１は、製造後にこれらの位相シフト設定値ＰＳＨＩＦＴと分周比Ｎの最適値を設定することにより、雑音を低減し、受信性能を改善させることできる。

【0111】

最適値は、無線通信回路１０１の製造時のトランジスタ特性が一方に偏った場合に変化する場合がある。そのような場合には、無線通信回路１０１の製造個体ごとに、位相シフト設定値ＰＳＨＩＦＴと分周比Ｎの最適値を求めて、位相シフト設定値ＰＳＨＩＦＴと分周比Ｎの最適値を不揮発性メモリ５０３に格納しておくことで、製造歩留まりを改善した、特性の良い無線通信回路１０１を実現することができる。

【0112】

本実施形態によれば、無線通信回路１０１は、位相シフト設定値ＰＳＨＩＦＴにより雑音を低減できる効果に加え、分周比Ｎにより雑音をさらに低減できる効果を有し、受信感度の劣化を抑制することができる。また、無線通信回路１０１の機能及び性能試験に係るコストを抑制しつつ、デルタシグマ変調回路１２２とアナログデジタル変換回路１１５と復調回路１１６に起因する雑音が無線通信回路１０１の受信部の動作に与える影響を低減することができる。

【0113】

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0114】

１０１ 無線通信回路
１０２ アンテナ
１０３ 発振回路
１１１ 低雑音増幅回路
１１２ 直交ミキサ回路
１１３ バンドパスフィルタ回路
１１４ 可変ゲイン増幅回路
１１５ アナログデジタル変換回路
１１６ 復調回路
１１７ 位相シフト回路
１１８ 位相ロックループ回路
１１９ 位相検出回路
１２０ 電圧制御発振回路
１２１ 分周回路
１２２ デルタシグマ変調回路
１２３ 位相ロックループ回路
１２４ 位相検出回路
１２５ 電圧制御発振回路
１２６ 分周回路
１２８ ＡＤＣＣ
５００ 半導体集積回路
５０１ 処理回路
５０２ 分周及び遅延回路
５０３ 不揮発性メモリ
５０４ 分周回路
５０５ 処理回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】