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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023007739
(43)【公開日】2023-01-19
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/822 20060101AFI20230112BHJP
H01L 29/06 20060101ALI20230112BHJP
【ＦＩ】
H01L27/04 H
H01L29/06 301D
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021110777
(22)【出願日】2021-07-02
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】100110858
【弁理士】
【氏名又は名称】柳瀬 睦肇
(74)【代理人】
【識別番号】100172627
【弁理士】
【氏名又は名称】宮澤 亘
(72)【発明者】
【氏名】中村 浩樹
(72)【発明者】
【氏名】霜野 大保
(72)【発明者】
【氏名】増田 祐一
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AV06
5F038BH18
5F038CA09
(57)【要約】
【課題】分離領域に生じる寄生トランジスタによるリーク電流を低減できる半導体装置を提供する。
【解決手段】本発明は、Ｐ型半導体基板１０に配置されたハイサイド回路領域１８と、第１のＮ型ウェル１１と、レベルシフトリサーフＭＯＳ１９に配置された第２のＮ型ウェル１２と、ハイサイド回路領域１８とレベルシフトリサーフＭＯＳ１９との間に位置し、かつ、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間をＰ半導体基板で分離する分離領域１３と、分離領域１３上に位置する絶縁層１４と、絶縁層１４上に配置され、第２のＮ型ウェル１２に電気的に接続された配線１５と、配線１５の下に位置し、かつ、分離領域１３のＰ半導体基板の表面側に配置されたＰ型領域１６を有する半導体装置である。
【選択図】図２
【解決手段】本発明は、Ｐ型半導体基板１０に配置されたハイサイド回路領域１８と、第１のＮ型ウェル１１と、レベルシフトリサーフＭＯＳ１９に配置された第２のＮ型ウェル１２と、ハイサイド回路領域１８とレベルシフトリサーフＭＯＳ１９との間に位置し、かつ、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間をＰ半導体基板で分離する分離領域１３と、分離領域１３上に位置する絶縁層１４と、絶縁層１４上に配置され、第２のＮ型ウェル１２に電気的に接続された配線１５と、配線１５の下に位置し、かつ、分離領域１３のＰ半導体基板の表面側に配置されたＰ型領域１６を有する半導体装置である。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１導電型の半導体基板と、
平面視において前記半導体基板に配置されたハイサイド回路領域と、
前記半導体基板の表面側に配置され、前記ハイサイド回路領域に位置する第１の第２導電型ウェルと、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトリサーフＭＯＳと、
前記半導体基板の表面側に配置され、前記レベルシフトリサーフＭＯＳに配置された第２の第２導電型ウェルと、
前記ハイサイド回路領域と前記レベルシフトリサーフＭＯＳとの間に位置し、かつ、前記第１の第２導電型ウェルと前記第２の第２導電型ウェルとの間を前記第１導電型の半導体基板で分離する分離領域と、
前記第１の第２導電型ウェル、前記分離領域及び前記第２の第２導電型ウェルの上に位置する絶縁層と、
前記絶縁層上に配置され、前記第２の第２導電型ウェルに電気的に接続された配線と、
前記配線の下に位置し、かつ、前記分離領域の前記第１導電型の半導体基板の表面側に配置された第１導電型領域と、を有し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されており、
前記第１導電型領域の不純物濃度が、前記第１導電型の半導体基板の不純物濃度より高いことを特徴とする半導体装置。
平面視において前記半導体基板に配置されたハイサイド回路領域と、
前記半導体基板の表面側に配置され、前記ハイサイド回路領域に位置する第１の第２導電型ウェルと、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトリサーフＭＯＳと、
前記半導体基板の表面側に配置され、前記レベルシフトリサーフＭＯＳに配置された第２の第２導電型ウェルと、
前記ハイサイド回路領域と前記レベルシフトリサーフＭＯＳとの間に位置し、かつ、前記第１の第２導電型ウェルと前記第２の第２導電型ウェルとの間を前記第１導電型の半導体基板で分離する分離領域と、
前記第１の第２導電型ウェル、前記分離領域及び前記第２の第２導電型ウェルの上に位置する絶縁層と、
前記絶縁層上に配置され、前記第２の第２導電型ウェルに電気的に接続された配線と、
前記配線の下に位置し、かつ、前記分離領域の前記第１導電型の半導体基板の表面側に配置された第１導電型領域と、を有し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されており、
前記第１導電型領域の不純物濃度が、前記第１導電型の半導体基板の不純物濃度より高いことを特徴とする半導体装置。
【請求項2】
請求項１において、
前記第１導電型領域の幅は、０．５μｍ以上４μｍ以下であることを特徴とする半導体装置。
前記第１導電型領域の幅は、０．５μｍ以上４μｍ以下であることを特徴とする半導体装置。
【請求項3】
請求項１又は２において、
前記第１の第２導電型ウェルと第２の第２導電型ウェルとの間の距離は、１７μｍ以上２７μｍ以下であることを特徴とする半導体装置。
前記第１の第２導電型ウェルと第２の第２導電型ウェルとの間の距離は、１７μｍ以上２７μｍ以下であることを特徴とする半導体装置。
【請求項4】
請求項１から３のいずれか一項において、
前記第１導電型領域の深さは、０．５μｍ以上２．５μｍ以下であることを特徴とする半導体装置。
前記第１導電型領域の深さは、０．５μｍ以上２．５μｍ以下であることを特徴とする半導体装置。
【請求項5】
請求項１から４のいずれか一項において、
前記絶縁層の厚さは、０．６μｍ以上２μｍ以下であることを特徴とする半導体装置。
前記絶縁層の厚さは、０．６μｍ以上２μｍ以下であることを特徴とする半導体装置。
【請求項6】
第１導電型の半導体基板に、ハイサイド回路領域に位置する第１の第２導電型ウェル、及び、平面視において前記ハイサイド回路領域の外側に配置されるレベルシフトリサーフＭＯＳに位置する第２の第２導電型ウェルを形成するとともに、平面視において前記ハイサイド回路領域と前記レベルシフトリサーフＭＯＳとの間に位置し、かつ、前記第１の第２導電型ウェルと前記第２の第２導電型ウェルとの間を前記第１導電型の半導体基板で分離する分離領域を形成する工程（ａ）と、
前記分離領域の前記第１導電型の半導体基板の表面側に、前記半導体基板より高い不純物濃度を有する第１の第１導電型領域を形成する工程（ｂ）と、
前記第１の第２導電型ウェル、前記第１の第１導電型領域、前記分離領域及び前記第２の第２導電型ウェルの上に絶縁層を形成する工程（ｃ）と、
前記絶縁層上に位置し、前記第２の第２導電型ウェルに電気的に接続された配線を形成する工程（ｄ）と、を有し、
前記配線は、前記第１導電型領域の上に位置し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されていることを特徴とする半導体装置の製造方法。
前記分離領域の前記第１導電型の半導体基板の表面側に、前記半導体基板より高い不純物濃度を有する第１の第１導電型領域を形成する工程（ｂ）と、
前記第１の第２導電型ウェル、前記第１の第１導電型領域、前記分離領域及び前記第２の第２導電型ウェルの上に絶縁層を形成する工程（ｃ）と、
前記絶縁層上に位置し、前記第２の第２導電型ウェルに電気的に接続された配線を形成する工程（ｄ）と、を有し、
前記配線は、前記第１導電型領域の上に位置し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されていることを特徴とする半導体装置の製造方法。
【請求項7】
請求項６において、
前記工程（ｂ）は、前記分離領域の前記第１導電型の半導体基板の表面側に前記第１導電型領域を形成すると同時に、前記第２の第２導電型ウェルに第１導電型不純物拡散層を形成する工程であることを特徴とする半導体装置の製造方法。
前記工程（ｂ）は、前記分離領域の前記第１導電型の半導体基板の表面側に前記第１導電型領域を形成すると同時に、前記第２の第２導電型ウェルに第１導電型不純物拡散層を形成する工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来の半導体装置では、レベルシフトリサーフＭＯＳとハイサイド分離島（ハイサイド回路領域）を効率よくレイアウトする一例として、平面視においてハイサイド分離島の周囲に配置された高耐圧ターミネーション領域にレベルシフトリサーフＭＯＳを配置し、ハイサイド分離島の一区域を分割してＰ型半導体基板の細い領域を介在させた分離領域によってハイサイド分離島からレベルシフトリサーフＭＯＳを分離するレイアウト方法がある。そして、分離領域、ハイサイド分離島及びレベルシフトリサーフＭＯＳの上には絶縁層が配置され、その絶縁層上には配線が配置されている。なお、これに関連する技術が特許文献１及び特許文献２に開示されている。
【0003】
上記のようなレイアウト方法では、チップ面積を小さくしようとすると、ハイサイド分離島とレベルシフトリサーフＭＯＳとの間の分離領域（Ｐ型半導体基板の細い領域）を狭くすること（高電圧動作時に完全空乏化すること）が必要となる。
【0004】
しかし、分離領域を狭くすると、レベルシフトリサーフＭＯＳのドレイン領域（Ｎ型ウェル）とハイサイド分離島のＮ型領域との間に介在するＰ型半導体基板の領域（分離領域）に、その領域上に絶縁層を介して存在する配線に高電圧が印加されることで、反転層が形成されてリーク電流が流れる可能性がある。特にハイサイド分離島の電圧が低く、分離領域の空乏化が不完全な場合に、レベルシフトリサーフＭＯＳとハイサイド分離島を分離する分離領域において寄生トランジスタによるリーク電流が発生する可能性がある。
【0005】
そこで、寄生トランジスタによるリーク電流を低減するためには、その分離領域の濃度を濃くする必要があるが、そうするとハイサイド分離島およびレベルシフトリサーフＭＯＳの耐圧が低下してしまい、その結果、所望の電圧で使用できなくなるという課題があった。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１５－１７０７３３号公報
【特許文献2】特開平９－２８３７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の種々の態様は、レベルシフトリサーフＭＯＳとハイサイド分離島の耐圧を低下させることなく、また分離距離を広げることなく、分離領域に生じる寄生トランジスタによるリーク電流を低減できる半導体装置を提供することを目的とする。
また、本発明の種々の態様は、製造工程を増やすことなく、分離領域に生じる寄生トランジスタによるリーク電流を低減できる半導体装置の製造方法を提供することを目的とする。
また、本発明の種々の態様は、製造工程を増やすことなく、分離領域に生じる寄生トランジスタによるリーク電流を低減できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
以下に本発明の種々の態様について説明する。
【0009】
［１］第１導電型の半導体基板と、
平面視において前記半導体基板に配置されたハイサイド回路領域と、
前記半導体基板の表面側に配置され、前記ハイサイド回路領域に位置する第１の第２導電型ウェルと、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトリサーフＭＯＳと、
前記半導体基板の表面側に配置され、前記レベルシフトリサーフＭＯＳに配置された第２の第２導電型ウェルと、
前記ハイサイド回路領域と前記レベルシフトリサーフＭＯＳとの間に位置し、かつ、前記第１の第２導電型ウェルと前記第２の第２導電型ウェルとの間を前記第１導電型の半導体基板で分離する分離領域と、
前記第１の第２導電型ウェル、前記分離領域及び前記第２の第２導電型ウェルの上に位置する絶縁層と、
前記絶縁層上に配置され、前記第２の第２導電型ウェルに電気的に接続された配線と、
前記配線の下に位置し、かつ、前記分離領域の前記第１導電型の半導体基板の表面側に配置された第１導電型領域と、を有し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されており、
前記第１導電型領域の不純物濃度が、前記第１導電型の半導体基板の不純物濃度より高いことを特徴とする半導体装置。
平面視において前記半導体基板に配置されたハイサイド回路領域と、
前記半導体基板の表面側に配置され、前記ハイサイド回路領域に位置する第１の第２導電型ウェルと、
平面視において前記ハイサイド回路領域の外周に配置された高耐圧ターミネーション領域と、
平面視において前記高耐圧ターミネーション領域に位置するレベルシフトリサーフＭＯＳと、
前記半導体基板の表面側に配置され、前記レベルシフトリサーフＭＯＳに配置された第２の第２導電型ウェルと、
前記ハイサイド回路領域と前記レベルシフトリサーフＭＯＳとの間に位置し、かつ、前記第１の第２導電型ウェルと前記第２の第２導電型ウェルとの間を前記第１導電型の半導体基板で分離する分離領域と、
前記第１の第２導電型ウェル、前記分離領域及び前記第２の第２導電型ウェルの上に位置する絶縁層と、
前記絶縁層上に配置され、前記第２の第２導電型ウェルに電気的に接続された配線と、
前記配線の下に位置し、かつ、前記分離領域の前記第１導電型の半導体基板の表面側に配置された第１導電型領域と、を有し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されており、
前記第１導電型領域の不純物濃度が、前記第１導電型の半導体基板の不純物濃度より高いことを特徴とする半導体装置。
【0010】
［２］上記［１］において、
前記第１導電型領域の幅は、０．５μｍ以上４μｍ以下（好ましくは１．５μｍ以上４μｍ以下）であることを特徴とする半導体装置。
前記第１導電型領域の幅は、０．５μｍ以上４μｍ以下（好ましくは１．５μｍ以上４μｍ以下）であることを特徴とする半導体装置。
【0011】
［３］上記［１］又は［２］において、
前記第１の第２導電型ウェルと第２の第２導電型ウェルとの間の距離は、１７μｍ以上２７μｍ以下（好ましくは２０μｍ以上２７μｍ以下）であることを特徴とする半導体装置。
前記第１の第２導電型ウェルと第２の第２導電型ウェルとの間の距離は、１７μｍ以上２７μｍ以下（好ましくは２０μｍ以上２７μｍ以下）であることを特徴とする半導体装置。
【0012】
［４］上記［１］から［３］のいずれか一項において、
前記第１導電型領域の深さは、０．５μｍ以上２．５μｍ以下であることを特徴とする半導体装置。
前記第１導電型領域の深さは、０．５μｍ以上２．５μｍ以下であることを特徴とする半導体装置。
【0013】
［５］上記［１］から［４］のいずれか一項において、
前記絶縁層の厚さは、０．６μｍ以上２μｍ以下（好ましくは０．８５μｍ以上２μｍ以下）であることを特徴とする半導体装置。
前記絶縁層の厚さは、０．６μｍ以上２μｍ以下（好ましくは０．８５μｍ以上２μｍ以下）であることを特徴とする半導体装置。
【0014】
［６］第１導電型の半導体基板に、ハイサイド回路領域に位置する第１の第２導電型ウェル、及び、平面視において前記ハイサイド回路領域の外側に配置されるレベルシフトリサーフＭＯＳに位置する第２の第２導電型ウェルを形成するとともに、平面視において前記ハイサイド回路領域と前記レベルシフトリサーフＭＯＳとの間に位置し、かつ、前記第１の第２導電型ウェルと前記第２の第２導電型ウェルとの間を前記第１導電型の半導体基板で分離する分離領域を形成する工程（ａ）と、
前記分離領域の前記第１導電型の半導体基板の表面側に、前記半導体基板より高い不純物濃度を有する第１の第１導電型領域を形成する工程（ｂ）と、
前記第１の第２導電型ウェル、前記第１の第１導電型領域、前記分離領域及び前記第２の第２導電型ウェルの上に絶縁層を形成する工程（ｃ）と、
前記絶縁層上に位置し、前記第２の第２導電型ウェルに電気的に接続された配線を形成する工程（ｄ）と、を有し、
前記配線は、前記第１導電型領域の上に位置し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されていることを特徴とする半導体装置の製造方法。
前記分離領域の前記第１導電型の半導体基板の表面側に、前記半導体基板より高い不純物濃度を有する第１の第１導電型領域を形成する工程（ｂ）と、
前記第１の第２導電型ウェル、前記第１の第１導電型領域、前記分離領域及び前記第２の第２導電型ウェルの上に絶縁層を形成する工程（ｃ）と、
前記絶縁層上に位置し、前記第２の第２導電型ウェルに電気的に接続された配線を形成する工程（ｄ）と、を有し、
前記配線は、前記第１導電型領域の上に位置し、
前記第１導電型領域は、前記第１の第２導電型ウェル及び前記第２の第２導電型ウェルそれぞれに対して前記分離領域の前記第１導電型の半導体基板によって分離されていることを特徴とする半導体装置の製造方法。
【0015】
［７］上記［６］において、
前記工程（ｂ）は、前記分離領域の前記第１導電型の半導体基板の表面側に前記第１導電型領域を形成すると同時に、前記第２の第２導電型ウェルに第１導電型不純物拡散層を形成する工程であることを特徴とする半導体装置の製造方法。
前記工程（ｂ）は、前記分離領域の前記第１導電型の半導体基板の表面側に前記第１導電型領域を形成すると同時に、前記第２の第２導電型ウェルに第１導電型不純物拡散層を形成する工程であることを特徴とする半導体装置の製造方法。
【発明の効果】
【0016】
本発明の種々の態様によれば、レベルシフトリサーフＭＯＳとハイサイド分離島の耐圧を低下させることなく、また分離距離を広げることなく、分離領域に生じる寄生トランジスタによるリーク電流を低減できる半導体装置を提供することができる。
また、本発明の種々の態様によれば、製造工程を増やすことなく、分離領域に生じる寄生トランジスタによるリーク電流を低減できる半導体装置の製造方法を提供することができる。
また、本発明の種々の態様によれば、製造工程を増やすことなく、分離領域に生じる寄生トランジスタによるリーク電流を低減できる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0017】
【発明を実施するための形態】
【0018】
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0019】
【0020】
図２に示すように、この半導体装置は第１導電型の半導体基板(Psub)１０を有している。第１導電型は例えばＰ型であり、この半導体基板はＰ型半導体基板１０である。
【0021】
図１に示すように、平面視においてＰ型半導体基板（図２に示すＰ型半導体基板１０に相当）にはハイサイド回路領域(ハイサイド分離島)１８が形成されている。
また、図１に示すように、平面視においてハイサイド回路領域(ハイサイド分離島)１８の外周には高耐圧ターミネーション領域２０が配置されている。この高耐圧ターミネーション領域２０の外側には図示せぬローサイド回路領域（ローサイド回路エリア）が配置されている。また、平面視において高耐圧ターミネーション領域２０にはレベルシフトリサーフＭＯＳ１９が配置されている。
また、図１に示すように、平面視においてハイサイド回路領域(ハイサイド分離島)１８の外周には高耐圧ターミネーション領域２０が配置されている。この高耐圧ターミネーション領域２０の外側には図示せぬローサイド回路領域（ローサイド回路エリア）が配置されている。また、平面視において高耐圧ターミネーション領域２０にはレベルシフトリサーフＭＯＳ１９が配置されている。
【0022】
図１に示すように、レベルシフトリサーフＭＯＳ１９は、分離領域１３によってハイサイド分離島１８から分離されている。この分離領域１３は、ハイサイド分離島１８の一区域を分割したＰ型半導体基板１０の細い領域を有している（図２参照）。
【0023】
図２に示すように、Ｐ型半導体基板１０の表面側にはハイサイド回路領域１８に位置する第１の第２導電型ウェル１１が配置されている。第２導電型は例えばＮ型であり、このウェルは第１のＮ型ウェル１１である。第１のＮ型ウェル１１の表面側にはＮ型コンタクト層３１が形成されている。
【0024】
レベルシフトリサーフＭＯＳ１９には、図２に示すようにＰ型半導体基板１０の表面側に位置する第２の第２導電型ウェル１２が配置されている。この第２導電型ウェルは第２のＮ型ウェル１２である。
【0025】
図１に示すように、ハイサイド回路領域１８とレベルシフトリサーフＭＯＳ１９との間には分離領域１３が形成されている。この分離領域１３は、図２に示すように、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間に位置し、第１のＮ型ウェル１１と第２のＮ型ウェル１２をＰ型半導体基板１０で分離するための領域である。
【0026】
図２に示すように、第２のＮ型ウェル１２の表面側にはＰ型不純物拡散層（「第１導電型不純物拡散層」ともいう）１７及びＰ型ウェル３５が形成されている。Ｐ型ウェル３５の表面側には第１のＰ型不純物拡散層２２が形成されており、この第１のＰ型不純物拡散層２２上にはゲート絶縁膜２５が形成されている。このゲート絶縁膜２５上にはゲート電極２６が形成されている。
【0027】
また、第１のＰ型不純物拡散層２２の表面側にはＮ型ソース拡散層２３及び第２のＰ型不純物拡散層２７が形成されており、第２のＰ型不純物拡散層２７はＮ型ソース拡散層２３と隣接して配置されている。Ｎ型ソース拡散層２３及び第２のＰ型不純物拡散層２７の上にはバックゲート電極２４が形成されている。
【0028】
また、第２のＮ型ウェル１２の表面側にはＮ型ドレインコンタクト層２８が形成されており、Ｎ型ドレインコンタクト層２８とＰ型ウェル３５との間にはＰ型不純物拡散層１７が位置している。Ｎ型ドレインコンタクト層２８上にはドレイン配線３０が形成されており、ドレイン配線３０はＮ型ドレインコンタクト層２８および配線１５と電気的に接続されている。
【0029】
また、Ｐ型不純物拡散層１７、第２のＮ型ウェル１２及び第１のＮ型ウェル１１の上にはＮ型不純物拡散層２９が形成されており、Ｎ型不純物拡散層２９はＮ型ドレインコンタクト層２８と隣接して配置されている。またＮ型不純物拡散層２９は第１のＮ型ウェル１１の上にも形成されている。またＮ型不純物拡散層２９は分離領域１３のＰ型半導体基板１０まで突き出している。
【0030】
このＮ型不純物拡散層２９は、ドリフト部分の表面電界を均一化させるための所謂(トリプル)リサーフ構造を構成する層である。
【0031】
図２に示すように、第１のＮ型ウェル１１、分離領域１３及び第２のＮ型ウェル１２の上には絶縁層１４が形成されている。
【0032】
絶縁層１４上には配線１５が形成されており、この配線１５は第２のＮ型ウェル１２に電気的に接続されている。
【0033】
配線１５は分離領域１３の表面の安定化を目的とする。つまり、絶縁層１４上に配線１５を形成することで、不純物濃度の小さい分離領域１３に影響を及ぼす、外部電界や荷電粒子の影響を防止し、特性を安定化し、経時変化を抑制することができる。
【0034】
絶縁層１４上には配線２１が形成されており、この配線２１はＮ型ドレインコンタクト層２８を介して第２のＮ型ウェル１２に電気的に接続されている。この配線２１は、図２の紙面に対して垂直な方向に延び、リングを形成しており、ドリフト部の電界を均一にさせることを目的とする。つまり、絶縁層１４上に配線２１を形成することで、リサーフＭＯＳの耐圧を安定化させることができる。
【0035】
分離領域１３のＰ型半導体基板(Psub)１０の表面側には第１導電型領域１６が形成されており、この第１導電型領域はＰ型領域１６である。このＰ型領域１６は配線１５の下に位置している。
【0036】
Ｐ型領域１６は、第１のＮ型ウェル１１及び第２のＮ型ウェル１２それぞれに対して分離領域１３のＰ型半導体基板(Psub)１０によって分離されている。別言すれば、Ｐ型領域１６と第１のＮ型ウェル１１との間にはＰ型半導体基板１０が存在し、Ｐ型領域１６と第２のＮ型ウェル１２との間にはＰ型半導体基板１０が存在する。そのため、Ｐ型領域１６は第１のＮ型ウェル１１及び第２のＮ型ウェル１２それぞれから分離されている。
【0037】
Ｐ型領域１６の不純物濃度は、Ｐ型半導体基板１０の不純物濃度より高い（図２参照）。これにより、チップ面積を大きくすることなく、寄生トランジスタによるリーク電流を減らすことができる。
【0038】
本実施形態によれば、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間をＰ型半導体基板１０で分離する分離領域１３を形成し、この分離領域１３のＰ型半導体基板１０の表面側にＰ型領域１６を形成している。これにより、絶縁層１４上に位置し、かつ第２のＮ型ウェル１２に電気的に接続された配線１５に高電圧がかかっても、Ｐ型領域１６が反転防止層として機能するため、図２に示す分離領域１３における寄生トランジスタによるリーク電流を低減することができる。別言すれば、レベルシフトリサーフＭＯＳ１９とハイサイド分離島１８との分離距離を狭くしてチップ面積を小さくしても上記寄生トランジスタによるリーク電流を抑制できる。従って、チップ面積を大きくすることなく、寄生トランジスタによるリーク電流を減らすことができる。
【0039】
換言すれば、Ｐ型領域１６が無い分離領域１３の場合、レベルシフトリサーフＭＯＳ１９とハイサイド分離島１８との分離距離を狭くすると、絶縁層１４上の配線１５に高電圧がかかった時に、分離領域１３における寄生トランジスタによるリーク電流が増大するのに対し、レベルシフトリサーフＭＯＳ１９とハイサイド分離島１８との間の分離領域１３にＰ型領域１６を形成することにより、その分離距離を狭くしても、絶縁層１４上の配線１５に高電圧がかかった時に、分離領域１３における寄生トランジスタによるリーク電流を低減することができる。従って、チップ面積を大きくすることなく、寄生トランジスタによるリーク電流を減らすことができる。
【0040】
また、Ｐ型領域１６の幅Ｃは、０．５μｍ以上４μｍ以下であることが好ましく、より好ましくは１．５μｍ以上４μｍ以下である。これにより、電源電圧Ｖｃｃが２０Ｖ～２６Ｖで、ハイサイド駆動電圧６００Ｖ～１２００Ｖ程度の耐圧が得られ、チップ面積を大きくすることなく、分離領域において寄生トランジスタによるリーク電流を低減しやすくなる。つまり、レベルシフトリサーフの耐圧を保ちつつ、リーク発生電位差を大きく改善することができる。
【0041】
第１のＮ型ウェル１１と第２のＮ型ウェル１２との間の距離Ｂは、１７μｍ以上２７μｍ以下であることが好ましく、より好ましくは２０μｍ以上２７μｍ以下である。これにより、チップ面積を大きくすることなく、分離領域において寄生トランジスタによるリーク電流を低減しやすくなる。つまり、レベルシフトリサーフの耐圧を保ちつつ、リーク発生電位差を大きく改善することができる。
【0042】
また、Ｐ型領域１６の深さは、０．５μｍ以上２．５μｍ以下であることが好ましく、より好ましくは１．５μｍ以上２．５μｍ以下である。これにより、チップ面積を大きくすることなく、分離領域において寄生トランジスタによるリーク電流を低減しやすくなる。
【0043】
絶縁層１４の厚さは、０．６μｍ以上２μｍ以下であるとよく、好ましくは０．８５μｍ以上２μｍ以下である。
【0044】
以下に、上記の半導体装置の製造方法について説明する。この半導体装置の製造方法は、工程（ａ）から工程（ｄ）を有する。
【0045】
まず、工程（ａ）について説明する。
図１及び図２に示すように、第１導電型の半導体基板(Psub)であるＰ型半導体基板１０に、第１のＮ型ウェル１１及び第２のＮ型ウェル１２を形成する。これにより、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間に分離領域１３が形成される。この分離領域１３は、その分離領域に位置するＰ型半導体基板１０によってハイサイド分離島１８とレベルシフトリサーフＭＯＳ１９とを分離する領域である。即ち、分離領域１３は、ハイサイド分離島１８とレベルシフトリサーフＭＯＳ１９との間に位置し、かつ、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間をＰ型半導体基板１０により分離する領域である。
図１及び図２に示すように、第１導電型の半導体基板(Psub)であるＰ型半導体基板１０に、第１のＮ型ウェル１１及び第２のＮ型ウェル１２を形成する。これにより、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間に分離領域１３が形成される。この分離領域１３は、その分離領域に位置するＰ型半導体基板１０によってハイサイド分離島１８とレベルシフトリサーフＭＯＳ１９とを分離する領域である。即ち、分離領域１３は、ハイサイド分離島１８とレベルシフトリサーフＭＯＳ１９との間に位置し、かつ、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間をＰ型半導体基板１０により分離する領域である。
【0046】
なお、第１のＮ型ウェル１１は、ハイサイド回路領域(ハイサイド分離島)１８に位置する第１の第２導電型ウェルである。また、第２のＮ型ウェル１２は、第２の第２導電型ウェルであって、ハイサイド分離島１８の外側に配置されるレベルシフトリサーフＭＯＳ１９に位置している。
【0047】
また、Ｐ型半導体基板１０に第１のＮ型ウェル１１及び第２のＮ型ウェル１２を形成する前に、Ｐ型半導体基板１０に第３のＮ型ウェル３３を形成する。第３のＮ型ウェル３３は第１のＮ型ウェル１１の下に位置する。
【0048】
また、Ｐ型半導体基板１０に第１のＮ型ウェル１１及び第２のＮ型ウェル１２と同時に、Ｐ型半導体基板１０に第３のＮ型ウェル３３を形成する。第３のＮ型ウェル３３は第１のＮ型ウェル１１と重複させて形成する。つまり、第１及び第２のＮ型ウェル１１、１２が同じ工程で不純物イオンが導入され、その後の工程で第３のＮ型ウェル３３に不純物イオンが導入され、その後、熱拡散により第１から第３のＮ型ウェルが形成される。
【0049】
次に、工程（ｂ）について説明する。
分離領域１３のＰ型半導体基板１０の表面側に、Ｐ型半導体基板１０より高い不純物濃度を有する第１の第１導電型領域（「Ｐ型領域」ともいう）１６を形成する。なお、Ｐ型半導体基板１０の不純物濃度は、１×１０１４／ｃｍ３以上２×１０１４／ｃｍ３以下であるとよく、Ｐ型領域１６の不純物濃度は、２．３×１０１６／ｃｍ３以上２．８×１０１６／ｃｍ３以下であるとよい。
分離領域１３のＰ型半導体基板１０の表面側に、Ｐ型半導体基板１０より高い不純物濃度を有する第１の第１導電型領域（「Ｐ型領域」ともいう）１６を形成する。なお、Ｐ型半導体基板１０の不純物濃度は、１×１０１４／ｃｍ３以上２×１０１４／ｃｍ３以下であるとよく、Ｐ型領域１６の不純物濃度は、２．３×１０１６／ｃｍ３以上２．８×１０１６／ｃｍ３以下であるとよい。
【0050】
次に、工程（ｃ）について説明する。
第１のＮ型ウェル１１、Ｐ型領域１６、分離領域１３及び第２のＮ型ウェル１２の上に絶縁層１４を形成する。なお、第１のＮ型ウェル１１の不純物濃度は、７．５×１０１６／ｃｍ３以上８．５×１０１６／ｃｍ３以下であるとよく、第２のＮ型ウェル１２の不純物濃度は、９．５×１０１５／ｃｍ３以上１．０５×１０１６／ｃｍ３以下であるとよい。
第１のＮ型ウェル１１、Ｐ型領域１６、分離領域１３及び第２のＮ型ウェル１２の上に絶縁層１４を形成する。なお、第１のＮ型ウェル１１の不純物濃度は、７．５×１０１６／ｃｍ３以上８．５×１０１６／ｃｍ３以下であるとよく、第２のＮ型ウェル１２の不純物濃度は、９．５×１０１５／ｃｍ３以上１．０５×１０１６／ｃｍ３以下であるとよい。
【0051】
工程（ｂ）と工程（ｃ）との間には次の工程を有するとよい。
Ｐ型ウェル３５の表面側に第１のＰ型不純物拡散層２２を形成する。次いで、Ｐ型不純物拡散層１７、第２のＮ型ウェル１２及び第１のＮ型ウェル１１の上にＮ型不純物拡散層２９を形成する。
Ｐ型ウェル３５の表面側に第１のＰ型不純物拡散層２２を形成する。次いで、Ｐ型不純物拡散層１７、第２のＮ型ウェル１２及び第１のＮ型ウェル１１の上にＮ型不純物拡散層２９を形成する。
【0052】
次に、第１のＰ型不純物拡散層２２の表面側にＮ型ソース拡散層２３を形成する。また、第１のＰ型不純物拡散層２２の表面側に第２のＰ型不純物拡散層２７を形成する。また、第２のＮ型ウェル１２の表面側にＮ型ドレインコンタクト層２８を形成する。また、第１のＮ型ウェル１１の表面側にＮ型コンタクト層３１を形成する。
【0053】
次に、第１のＰ型不純物拡散層２２上にゲート絶縁膜２５を形成する。
【0054】
次に、工程（ｄ）について説明する。
絶縁層１４上に配線１５を形成する。この配線１５は、第２のＮ型ウェル１２に電気的に接続される。この配線１５は、Ｐ型領域１６の上に位置している。
絶縁層１４上に配線１５を形成する。この配線１５は、第２のＮ型ウェル１２に電気的に接続される。この配線１５は、Ｐ型領域１６の上に位置している。
【0055】
詳細には、工程（ｄ）は、ゲート絶縁膜２５上にゲート電極２６を形成するとともに、絶縁層１４上に配線１５及び配線２１を形成するとよい。
【0056】
次に、配線１５、配線２１、ゲート電極２６及び絶縁層１４の上に絶縁層５０を形成する。
【0057】
次いで、この絶縁層５０上にドレイン配線３０を形成するとともに、Ｎ型ソース拡散層２３及び第２のＰ型不純物拡散層２７の上にバックゲート電極２４を形成する。
【0058】
上記の製造方法によって製造された半導体装置は、Ｐ型領域１６が、第１のＮ型ウェル１１及び第２のＮ型ウェル１２それぞれに対して分離領域１３のＰ型半導体基板１０によって分離されている。
【0059】
本実施形態によれば、第１のＮ型ウェル１１と第２のＮ型ウェル１２との間をＰ型半導体基板１０で分離する分離領域１３を形成し、この分離領域１３のＰ型半導体基板１０の表面側にＰ型領域１６を形成している。これにより、絶縁層１４上に位置し、かつ第２のＮ型ウェル１２に電気的に接続された配線１５に高電圧がかかっても、図２に示す分離領域１３における寄生トランジスタによるリーク電流を低減することができる。別言すれば、レベルシフトリサーフＭＯＳ１９とハイサイド分離島１８との分離距離を狭くしてチップ面積を小さくしても上記寄生トランジスタによるリーク電流を抑制できる。従って、チップ面積を大きくすることなく、寄生トランジスタによるリーク電流を減らすことができる。
【0060】
また、前記工程（ｂ）は、図２に示すように、分離領域１３のＰ型半導体基板１０の表面側にＰ型領域１６を形成すると同時に、第２のＮ型ウェル１２に第１導電型不純物拡散層（「Ｐ型不純物拡散層」ともいう）１７を形成する工程であるとよい。このようにすることで、レジストマスクを増やすことなく、Ｐ型領域（Ｐ型不純物拡散層）１６を形成することができ、製造コストの増大を抑制できる。
【0061】
つまり、Ｐ型不純物拡散層１７は従来の半導体装置においても形成している不純物拡散層であるため、そのＰ型不純物拡散層１７を形成するためのレジストマスクを用いてＰ型不純物拡散層１６を形成すれば、新たにレジストマスクを追加する必要がなくなり、レジストマスクを増やすことなく、Ｐ型不純物拡散層１６を形成することが可能となる。その結果、コストの増加を抑制できる。なお、Ｐ型不純物拡散層１７の不純物濃度は、１．４×１０１６／ｃｍ３以上１．６×１０１６／ｃｍ３以下であるとよい。
【0062】
また、上記の工程（ｂ）は、図２に示すように、分離領域１３のＰ型半導体基板１０の表面側にＰ型領域１６を形成すると同時に、第２のＮ型ウェル１２にＰ型不純物拡散層１７及びＰ型ウェル３５を形成する工程であってもよい。
【0063】
【0064】
【0065】
図３に示す変形例においても、本実施形態と同様の効果を得ることができる。
【符号の説明】
【0066】
１０ 第１導電型の半導体基板(Ｐ型半導体基板，Psub)
１１ 第１の第２導電型ウェル（第１のＮ型ウェル）
１２ 第２の第２導電型ウェル（第２のＮ型ウェル）
１３ 分離領域
１４ 絶縁層
１５ 配線
１６ 第１導電型領域（Ｐ型領域）
１７ 第１導電型不純物拡散層（Ｐ型不純物拡散層）
１８ ハイサイド回路領域(ハイサイド分離島)
１９ レベルシフトリサーフＭＯＳ
２０ 高耐圧ターミネーション領域
Ｂ 第１の第２導電型ウェルと第２の第２導電型ウェルとの間の距離（第１のＮ型ウェルと第２のＮ型ウェルとの間の距離）
Ｃ 第１導電型領域の幅（Ｐ型領域の幅）
１１ 第１の第２導電型ウェル（第１のＮ型ウェル）
１２ 第２の第２導電型ウェル（第２のＮ型ウェル）
１３ 分離領域
１４ 絶縁層
１５ 配線
１６ 第１導電型領域（Ｐ型領域）
１７ 第１導電型不純物拡散層（Ｐ型不純物拡散層）
１８ ハイサイド回路領域(ハイサイド分離島)
１９ レベルシフトリサーフＭＯＳ
２０ 高耐圧ターミネーション領域
Ｂ 第１の第２導電型ウェルと第２の第２導電型ウェルとの間の距離（第１のＮ型ウェルと第２のＮ型ウェルとの間の距離）
Ｃ 第１導電型領域の幅（Ｐ型領域の幅）
【図1】
【図2】
【図3】