特開 2023-79069 電流制限回路、表示装置、及び、電流制限方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023079069

(43)【公開日】2023-06-07

(54)【発明の名称】電流制限回路、表示装置、及び、電流制限方法

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20230531BHJP

   G09G 3/20 20060101ALI20230531BHJP

   G09G 3/30 20060101ALI20230531BHJP

   H10K 50/00 20230101ALI20230531BHJP

   H10K 59/00 20230101ALI20230531BHJP

【ＦＩ】

G09G3/3233

G09G3/20 611A

G09G3/20 631V

G09G3/20 612U

G09G3/20 632Z

G09G3/20 642Z

G09G3/30 H

G09G3/20 631B

H05B33/14 A

H01L27/32

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2021192495

(22)【出願日】2021-11-26

(71)【出願人】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】100189430

【弁理士】

【氏名又は名称】吉川 修一

(74)【代理人】

【識別番号】100190805

【弁理士】

【氏名又は名称】傍島 正朗

(72)【発明者】

【氏名】加藤 敏行

【テーマコード（参考）】

3K107

5C080

5C380

【Ｆターム（参考）】

3K107AA01

3K107AA05

3K107BB01

3K107CC14

3K107HH03

3K107HH04

5C080AA06

5C080BB05

5C080CC03

5C080DD25

5C080DD26

5C080EE28

5C080FF11

5C080FF12

5C080JJ01

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ05

5C080JJ07

5C080KK02

5C080KK43

5C380AA01

5C380AA02

5C380AB06

5C380AB18

5C380AB31

5C380AB34

5C380AB36

5C380AC07

5C380AC08

5C380BA01

5C380BA45

5C380CA11

5C380CB01

5C380CC26

5C380CC33

5C380CC62

5C380CD012

5C380CE11

5C380CF02

5C380CF04

5C380CF07

5C380CF13

5C380CF15

5C380CF19

5C380CF61

5C380DA02

5C380DA06

5C380DA32

5C380DA35

5C380EA02

5C380EA05

5C380FA09

5C380FA11

5C380FA12

(57)【要約】

【課題】映像信号が示す輝度が急激に増大する場合にも表示パネルの消費電力を抑制できる電流制限回路などを提供する。
【解決手段】電流制限回路４０は、映像信号が入力され、映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延回路４２と、映像信号が入力される演算回路５０であって、遅延信号に対応する複数の画素での消費電力と、映像信号に対応する複数の画素での消費電力とに基づいて、遅延信号に乗算するゲインを演算する演算回路５０と、遅延信号とゲインとを乗算するゲイン乗算回路４４とを備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の画素を有する表示パネル用の映像信号が入力され、前記複数の画素の消費電流を制限する電流制限回路であって、
前記映像信号が入力され、前記映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延回路と、
前記映像信号が入力される演算回路であって、前記遅延信号に対応する前記複数の画素での消費電力と、前記映像信号に対応する前記複数の画素での消費電力とに基づいて、前記遅延信号に乗算するゲインを演算する演算回路と、
前記遅延信号と前記ゲインとを乗算するゲイン乗算回路とを備える
電流制限回路。

【請求項2】

前記演算回路は、１フレーム分の前記遅延信号及び１フレーム分の前記映像信号に含まれる１フレーム分の信号に対応する前記複数の画素での消費電力の予測値である画面電力値を演算する
請求項１に記載の電流制限回路。

【請求項3】

前記演算回路は、少なくとも１水平期間分の前記遅延信号を含む第一信号に対応する前記複数の画素での消費電力である第一電力換算データと、前記第一信号の１フレーム後の少なくとも１水平期間分の前記映像信号を含む第二信号に対応する前記複数の画素での消費電力である第二電力換算データとが入力され、前記第一電力換算データ及び前記第二電力換算データのうち大きい方を出力する比較回路と、
１フレーム分の前記比較回路の出力を積算することで前記画面電力値を演算し、前記画面電力値に基づいて前記ゲインを演算するゲイン演算回路とを有する
請求項２に記載の電流制限回路。

【請求項4】

複数の画素を有する表示パネル用の映像信号が入力され、前記複数の画素の消費電流を制限する電流制限回路であって、
前記映像信号が入力され、前記映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延回路と、
前記映像信号が入力される演算回路であって、連続する２フレーム分の前記映像信号に対応する前記複数の画素での消費電力に基づいて、前記遅延信号に乗算するゲインを演算する演算回路と、
前記遅延信号と前記ゲインとを乗算するゲイン乗算回路とを備える
電流制限回路。

【請求項5】

前記演算回路は、複数の電力値を演算し、前記複数の電力値のうち最大の電力値である画面電力値に基づいて前記ゲインを演算し、
前記複数の電力値の各々は、連続する２フレーム分の前記映像信号に含まれる連続する１フレーム分の前記映像信号に対応する前記複数の画素の消費電力を示す
請求項４に記載の電流制限回路。

【請求項6】

前記ゲインは、前記画面電力値が前記複数の画素の消費電力の制御目標上限値である制御目標電力値を超える場合には、１未満である
請求項２、３、５のいずれか１項に記載の電流制限回路。

【請求項7】

前記ゲインは、前記画面電力値が前記制御目標電力値を超える場合には、前記制御目標電力値を前記画面電力値で除した値以下の値である
請求項６に記載の電流制限回路。

【請求項8】

前記演算回路は、前記ゲインを前記映像信号の垂直期間より短い周期毎に演算し、かつ、出力する
請求項１～７のいずれか１項に記載の電流制限回路。

【請求項9】

前記映像信号は、ＲＧＢ信号を含む
請求項１～８のいずれか１項に記載の電流制限回路。

【請求項10】

前記遅延信号に含まれるＲＧＢ各々の信号の画素値の加重平均を演算する第一加重平均回路と、
前記映像信号に含まれるＲＧＢ各々の信号の画素値の加重平均を演算する第二加重平均回路とをさらに備え、
前記第一加重平均回路と、前記第二加重平均回路とは集積されている
請求項９に記載の電流制限回路。

【請求項11】

請求項１～１０のいずれか１項に記載の電流制限回路と、
前記表示パネルとを備える
表示装置。

【請求項12】

表示パネルが有する複数の画素の消費電流を制限する電流制限方法であって、
前記複数の画素を有する表示パネル用の映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延ステップと、
前記遅延信号に対応する前記複数の画素での消費電力と、前記映像信号に対応する前記複数の画素での消費電力とに基づいて、前記遅延信号に乗算するゲインを演算するゲイン演算ステップと、
前記遅延信号と前記ゲインとを乗算するゲイン乗算ステップとを含む
電流制限方法。

【請求項13】

表示パネルが有する複数の画素の消費電流を制限する電流制限方法であって、
前記複数の画素を有する表示パネル用の映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延ステップと、
連続する２フレーム分の前記映像信号に対応する前記複数の画素での消費電力に基づいて、前記遅延信号に乗算するゲインを演算するゲイン演算ステップと、
前記遅延信号と前記ゲインとを乗算するゲイン乗算ステップとを含む
電流制限方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電流制限回路、表示装置、及び、電流制限方法に関する。

【背景技術】

【0002】

従来、有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの各画素が自発光素子を含む表示装置が開発されている。このような表示装置においては表示パネルの大型化が求められている。表示パネルの大型化に伴い、表示装置において消費される消費電力が増加する。そこで、表示装置における消費電力を抑制する技術が知られている（特許文献１参照）。特許文献１に開示された表示装置においては、映像信号に基づいて水平期間（水平同期周期）毎に表示パネルにおける消費電力を計算し、計算結果に基づいて表示パネルの各画素に供給する電流を制限することによって、表示パネルの消費電力を制御している。これにより、特許文献１に開示された表示装置においては、表示パネルにおける消費電力を制御目標電力値以下に抑制しようとしている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－２１２６４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１に開示された表示装置においては、例えば、全黒表示から全白表示に切り替わる場合のように、映像信号が示す輝度が急激に上昇する場合などに、表示パネルの消費電力が制御目標電力値を超え得る。

【0005】

本開示は、上記の課題に鑑みてなされたものであり、映像信号が示す輝度が急激に増大する場合にも表示パネルの消費電力を抑制できる電流制限回路などを提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本開示の一態様に係る電流制限回路は、複数の画素を有する表示パネル用の映像信号が入力され、前記複数の画素の消費電流を制限する電流制限回路であって、前記映像信号が入力され、前記映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延回路と、前記映像信号が入力される演算回路であって、前記遅延信号に対応する前記複数の画素での消費電力と、前記映像信号に対応する前記複数の画素での消費電力とに基づいて、前記遅延信号に乗算するゲインを演算する演算回路と、前記遅延信号と前記ゲインとを乗算するゲイン乗算回路とを備える。

【0007】

また、上記目的を達成するために、本開示の一態様に係る電流制限回路は、複数の画素を有する表示パネル用の映像信号が入力され、前記複数の画素の消費電流を制限する電流制限回路であって、前記映像信号が入力され、前記映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延回路と、前記映像信号が入力される演算回路であって、連続する２フレーム分の前記映像信号に対応する前記複数の画素での消費電力に基づいて、前記遅延信号に乗算するゲインを演算する演算回路と、前記遅延信号と前記ゲインとを乗算するゲイン乗算回路とを備える。

【0008】

また、上記目的を達成するために、本開示の一態様に係る表示装置は、前記電流制限回路と、前記表示パネルとを備える。

【0009】

また、上記目的を達成するために、本開示の一態様に係る電流制限方法は、表示パネルが有する複数の画素の消費電流を制限する電流制限方法であって、前記複数の画素を有する表示パネル用の映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延ステップと、前記遅延信号に対応する前記複数の画素での消費電力と、前記映像信号に対応する前記複数の画素での消費電力とに基づいて、前記遅延信号に乗算するゲインを演算するゲイン演算ステップと、前記遅延信号と前記ゲインとを乗算するゲイン乗算ステップとを含む。

【0010】

また、上記目的を達成するために、本開示の一態様に係る電流制限方法は、表示パネルが有する複数の画素の消費電流を制限する電流制限方法であって、前記複数の画素を有する表示パネル用の映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する遅延ステップと、連続する２フレーム分の前記映像信号に対応する前記複数の画素での消費電力に基づいて、前記遅延信号に乗算するゲインを演算するゲイン演算ステップと、前記遅延信号と前記ゲインとを乗算するゲイン乗算ステップとを含む。

【発明の効果】

【0011】

本開示によれば、映像信号が示す輝度が急激に増大する場合にも表示パネルの消費電力を抑制できる電流制限回路などを提供できる。

【図面の簡単な説明】

【0012】

【図1】図１は、実施の形態１に係る表示装置の構成を示すブロック図である。

【図2】図２は、実施の形態１に係る電流制限回路の機能構成を示すブロック図である。

【図3】図３は、実施の形態１に係る電流制限回路の集積態様の一例を示すブロック図である。

【図4】図４は、実施の形態１に係る電流制限回路が有する加重平均回路の機能構成を示すブロック図である。

【図5】図５は、実施の形態１に係る電流制限回路が有するゲイン乗算回路の機能構成を示すブロック図である。

【図6】図６は、実施の形態１に係る表示装置が備える表示パネルの機能構成を示すブロック図である。

【図7】図７は、実施の形態１に係る画素を構成するサブ画素の構成の一例を示す回路図である。

【図8】図８は、実施の形態１に係るサブ画素に入力される書き込み信号の一例を示す図である。

【図9】図９は、実施の形態１に係る表示部の表示状態の遷移を示す模式図である。

【図10】図１０は、実施の形態１に係る電流制限方法の流れを示すフローチャートである。

【図11】図１１は、実施の形態１に係る画面データ記憶部の構成を示す模式図である。

【図12】図１２は、実施の形態１に係るゲイン演算回路におけるゲイン演算方法を示すフローチャートである。

【図13】図１３は、比較例２に係る表示装置が備える電流制限回路の機能構成を示すブロック図である。

【図14】図１４は、比較例１、比較例２、及び実施の形態１に係る各表示装置において全黒表示から全白表示に変化させる際の複数の画素での消費電力の時間波形を示すグラフである。

【図15】図１５は、比較例１、比較例２、及び実施の形態１に係る各表示装置において全黒表示から全白表示に変化させる際のゲインの時間波形を示すグラフである。

【図16】図１６は、実施の形態２に係る電流制限回路の機能構成及び集積態様を示すブロック図である。

【図17】図１７は、実施の形態３に係る電流制限回路の機能構成を示すブロック図である。

【図18】図１８は、実施の形態３に係る画面電力値の演算方法の一例を示す図である。

【図19】図１９は、実施の形態３に係る画面電力値の演算方法の他の一例を示す図である。

【図20】図２０は、比較例１、実施の形態１、及び実施の形態３に係る各表示装置において全黒表示から、縞状の白表示及び黒表示に変化させ、さらに、縞状の白表示及び黒表示をそれぞれ黒表示及び白表示に反転させた際の複数の画素での消費電力の時間波形を示すグラフである。

【図21】図２１は、比較例１、実施の形態１、及び実施の形態３に係る各表示装置において全黒表示から、縞状の白表示及び黒表示に変化させ、さらに、縞状の白表示及び黒表示をそれぞれ黒表示及び白表示に反転させた際のゲインの時間波形を示すグラフである。

【図22】図２２は、変形例に係る電流制限回路と表示装置との関係を示すブロック図である。

【図23】図２３は、変形例に係る電流制限回路を内蔵したＰＣの外観図である。

【図24】図２４は、変形例に係る電流制限回路を内蔵したハードディスクレコーダの外観図である。

【図25】図２５は、各実施の形態に係る表示装置を内蔵した薄型フラットＴＶの外観図である。

【発明を実施するための形態】

【0013】

以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。

【0014】

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

【0015】

（実施の形態１）
実施の形態１に係る電流制限回路、表示装置、及び電流制限方法について説明する。

【0016】

［１－１．表示装置の全体構成］
実施の形態に係る表示装置の全体構成について図１～図６を用いて説明する。

【0017】

図１は、本実施の形態に係る表示装置１０の構成を示すブロック図である。図２は、本実施の形態に係る電流制限回路４０の機能構成を示すブロック図である。図３は、本実施の形態に係る電流制限回路４０の集積態様の一例を示すブロック図である。図４及び図５は、それぞれ、本実施の形態に係る電流制限回路４０が有する加重平均回路５１及びゲイン乗算回路４４の機能構成を示すブロック図である。図６は、本実施の形態に係る表示装置１０が備える表示パネル６０の機能構成を示すブロック図である。

【0018】

図１に示されるように、表示装置１０は、電流制限回路４０と、表示パネル６０とを備える。

【0019】

表示パネル６０は、各々が自発光素子を含む複数の画素を有し、映像信号に対応する画像を表示するパネルである。図６に示されるように、表示パネル６０は、表示部７０と、書き込み処理部６２と、ソースドライバ６８と、書き込み用シフトレジスタ６４とを有する。表示部７０は、マトリクス状に配置された複数の画素を有し、映像信号に対応する画像を表示する。書き込み処理部６２は、表示データを表示部７０に書き込むための制御信号とデータ信号を出力する。書き込み処理部６２は、いわゆるＴＣＯＮ（Ｔｉｍｉｎｇ－Ｃｏｎｔｒｏｌｌｅｒ）チップに含まれる回路である。ソースドライバ６８は、表示部７０に対してデータ信号を出力する。書き込み用シフトレジスタ６４は、データ信号を表示部７０に書き込むための制御信号である書き込み信号を表示部７０に出力する。

【0020】

電流制限回路４０は、複数の画素を有する表示パネル６０用の映像信号が入力され、複数の画素の消費電流を制限することで、表示パネル６０の消費電力を抑制する回路である。本実施の形態では、電流制限回路４０は、表示パネル６０の消費電力に相当する複数の画素に供給される電力値が制御目標電力値を超えた場合に、複数の画素に供給される電流を制限する。電流制限回路４０は、映像信号に含まれる画素値に１以下のゲインを乗算することにより、映像信号の画素値を低減し、低減された画素値を含む映像信号を表示パネル６０に出力することにより、複数の画素の消費電流を制限する。電流制限回路４０は、図２に示されるように、遅延回路４２と、ゲイン乗算回路４４と、演算回路５０とを有する。

【0021】

電流制限回路４０は、例えば、集積回路として実現される。電流制限回路４０は、表示パネル６０に含まれる書き込み処理部６２などと併せてＴＣＯＮチップの一部として集積されてもよいし、単独の集積回路であってもよい。また、電流制限回路４０の集積態様は、これらに限定されない。例えば、図３に示されるように、電流制限回路４０は、フロントエンド回路部３１と、制御回路部３２との二つの集積回路部を有してもよい。フロントエンド回路部３１は、遅延回路４２を有する。制御回路部３２は、電流制限回路４０のうち、遅延回路４２以外の構成要素を有する。図３に示される例では、制御回路部３２は、ＴＣＯＮチップの一部として集積されてもよく、フロントエンド回路部３１は、ＴＣＯＮチップ以外の集積回路として集積されてもよい。なお、電流制限回路４０は、集積回路以外の電気回路などを用いて実現されてもよい。

【0022】

遅延回路４２は、映像信号が入力され、映像信号を１フレームに相当する時間だけ遅延させた遅延信号を出力する回路である。１フレームに相当する時間は、表示パネル６０の垂直期間（垂直同期周期）に相当する。１フレームに相当する時間のことを以下では１フレーム時間とも称する。

【0023】

演算回路５０は、映像信号が入力され、遅延信号に乗算するゲインを演算する回路である。演算回路５０は、遅延信号に対応する複数の画素での消費電力と、映像信号に対応する複数の画素での消費電力とに基づいて、遅延信号に乗算するゲインを演算する。本実施の形態では、演算回路５０は、１フレーム分の遅延信号及び１フレーム分の映像信号に含まれる１フレーム分の信号に対応する複数の画素での消費電力の予測値である画面電力値を演算する。演算回路５０は、画面電力値が、複数の画素の消費電力の制御目標上限値である制御目標電力値を超える場合に、ゲインを１未満の値に設定する。演算回路５０は、画面電力値が、複数の画素の消費電力の制御目標上限値である制御目標電力値を超える場合に、制御目標電力値を画面電力値で除した値を演算し、ゲインを、当該値以下の値に設定し、画面電力値が、制御目標電力値を超えない場合に、ゲインを１に設定する。演算回路５０は、ゲインを映像信号の垂直期間より短い周期毎に演算し、かつ、出力する。本実施の形態では、演算回路５０は、ゲインを水平期間毎に演算し、かつ、出力する。演算回路５０は、加重平均回路５１及び５３と、水平期間データ演算回路５２及び５４と、比較回路５５と、画面データ記憶部５６と、ゲイン演算回路５７とを有する。

【0024】

加重平均回路５１及び５３は、映像信号に含まれる画素値の加重平均を演算する回路である。本実施の形態では、映像信号（及び遅延信号）は、ＲＧＢ信号を含む。加重平均回路５３は、遅延信号に含まれるＲＧＢ各々の信号の画素値の加重平均を演算する第一加重平均回路の一例である。加重平均回路５１は、映像信号に含まれるＲＧＢ各々の信号の画素値の加重平均を演算する第二加重平均回路の一例である。図４に示されるように、加重平均回路５１は、ＲＧＢ各々の表示データに対して、表示部７０のＲＧＢ画素別の電力消費特性に応じた重み係数（Ｒ信号重み係数、Ｇ信号重み係数、及びＢ信号重み係数）を乗算し、それらの和を演算する。加重平均回路５３も、加重平均回路５１と同様の回路構成を有する。加重平均回路５１には、映像信号が入力され、加重平均回路５３には、遅延回路４２から出力された遅延信号が入力される。

【0025】

水平期間データ演算回路５２及び５４は、水平期間毎に表示データに対応する水平期間電力換算データを演算する。本実施の形態では、水平期間データ演算回路５２及び５４は、それぞれ、加重平均回路５１及び５３が出力した加重平均の水平期間における積算値、又は、平均値を水平期間電力換算データ（レベル積算値）として演算する。

【0026】

比較回路５５は、遅延回路４２から出力された遅延信号に基づいて演算された電力換算データと、遅延信号の次のフレームの映像信号に基づいて演算された電力換算データとを比較して、大きい方の電力換算データを出力する回路である。より具体的には、比較回路５５は、少なくとも１水平期間分の遅延信号を含む第一信号に対応する複数の画素での消費電力である第一電力換算データと、第一信号の１フレーム後の少なくとも１水平期間分の映像信号を含む第二信号に対応する複数の画素での消費電力である第二電力換算データとが入力され、第一電力換算データ及び第二電力換算データのうち大きい方を出力する。本実施の形態では、第一信号は、１水平期間分の遅延信号を含み、第二信号は、第一信号の１フレーム後の１水平期間分の映像信号を含む。なお、第一信号及び第二信号は、それぞれ、２水平期間分以上の遅延信号、及び、２水平期間分以上の映像信号を含んでもよい。また、第一電力換算データは、第一信号に基づいて水平期間データ演算回路５４によって演算された電力換算データであり、第二電力換算データは、第二信号に基づいて水平期間データ演算回路５２によって演算された電力換算データである。

【0027】

画面データ記憶部５６は、少なくとも１フレーム分の電力換算データを記憶する。本実施の形態では、画面データ記憶部５６には、比較回路５５が出力する電力換算データが入力され、画面データ記憶部５６は、１フレーム分の電力換算データを記憶する。

【0028】

ゲイン演算回路５７は、画面データ記憶部５６が記憶する電力換算データと、制御目標電力値とに基づいて、遅延信号に乗算するゲインを演算する。本実施の形態では、ゲイン演算回路５７は、画面データ記憶部５６が記憶する電力換算データに基づいて、複数の画素における１フレーム分の消費電力である画面電力値を演算する。本実施の形態では、ゲイン演算回路５７は、画面データ記憶部５６に記憶された水平ライン数の水平期間電力換算データの和を画面電力値として演算する。言い換えると、ゲイン演算回路５７は、１フレーム分の比較回路５５の出力を積算することで画面電力値を演算し、当該画面電力値に基づいてゲインを演算する。

【0029】

ゲイン演算回路５７が演算するゲインは、画面電力値が制御目標電力値を超える場合には、１未満である。より具体的には、ゲイン演算回路５７が演算するゲインは、画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除した値以下の値である。本実施の形態では、ゲインは、画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除した値である。ゲイン演算回路５７は、画面電力値が制御目標電力値を超えない場合に、ゲインを１に設定する。本実施の形態では、ゲイン演算回路５７は、画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除することでゲインを演算する。なお、ゲインの設定方法は、これに限定されない。例えば、ゲイン演算回路５７は、画面電力値に対応する値と、ゲインとの関係を示すルックアップテーブルを有し、当該ルックアップテーブルに基づいて、画面電力値に対応するゲインを設定してもよい。

【0030】

ゲイン乗算回路４４は、遅延信号にゲインを乗算する回路である。ゲイン乗算回路４４は、映像信号に、ゲイン演算回路５７で演算されたゲインを乗算する。本実施の形態では、図５に示されるように、遅延信号に含まれるＲＧＢの各信号にゲインを乗算する。これにより、画面電力値が制御目標電力値を超える場合に、遅延信号に１未満のゲインが乗算されるため、遅延信号の輝度を低減できる。したがって、表示パネル６０の複数の画素に供給される電流が制限される。

【0031】

表示パネル６０が有する複数の画素について、図７を用いて説明する。図７は、本実施の形態に係る画素を構成するサブ画素の構成の一例を示す回路図である。図７には、自発光素子として有機ＥＬ素子を用いるサブ画素が示されている。本実施の形態に係る画素は、ＲＧＢの三色にそれぞれ対応する三つのサブ画素を含む。図７に示されるサブ画素は、赤色（Ｒ）の光を出射するためのサブ画素である。なお、緑色及び青色の光を出射するためのサブ画素も、図７に示される回路と同様の回路構成を有する。

【0032】

サブ画素は、図７に示されるように、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）８１と、コンデンサ８４と、ＴＦＴ８２と、自発光素子８５ｒとを有する。

【0033】

ＴＦＴ８１は、ソースドライバ６８の出力信号であるデータ信号が一端に入力される。コンデンサ８４は、ＴＦＴ８１に接続される。ＴＦＴ８２は、ＴＦＴ８１とコンデンサ８４との接続点に制御端子が接続されている。自発光素子８５ｒは、ＴＦＴ８２に接続される。

【0034】

ＴＦＴ８１は、書き込み用シフトレジスタ６４の出力する制御信号である書き込み信号に基づいてオン／オフを切り替える。１水平期間内に書き込み信号によりＴＦＴ８１がオンすると、画素に書き込む信号レベルに応じたソースドライバ出力信号であるデータ信号がコンデンサ８４に保持される。

【0035】

書き込み信号がオフになった後、コンデンサ８４に保持された電圧に応じた電流がＴＦＴ８２に流れ、自発光素子８５ｒは点灯する。

【0036】

［１－２．電流制限回路の動作及び電流制限方法］
電流制限回路４０の動作及び電流制限方法について説明する。

【0037】

まず、電流制限回路４０の動作などの説明に先立って、図７に示されるサブ画素に入力される信号について図８を用いて説明する。図８は、本実施の形態に係るサブ画素に入力される書き込み信号の一例を示す図である。表示装置１０は、ソースドライバ６８が水平期間毎に出力するデータ信号を、書き込み信号により表示部７０に書き込み、水平ライン（以下、単に「ライン」ともいう。）単位の発光を行う。表示装置１０は、このような動作を垂直期間毎に繰り返す。

【0038】

次に、表示部７０の表示状態の遷移について図９を用いて説明する。図９は、本実施の形態に係る表示部７０の表示状態の遷移を示す模式図である。図９において、表示画面は、時点Ｔ１から時点Ｔ２、時点Ｔ２から時点Ｔ３の表示へと移行する。図９に示される第ｍフレームの終わりに相当する時点Ｔ１においては第ｍフレームの画面が表示されている。ここで、データ信号を各画素に書き込むための制御信号である書き込み信号を出力する書き込み用シフトレジスタ６４は、表示部７０の表示エリアの先頭を起点に画面の上から下へと走査するように書き込み信号を出力する。このため、第ｍフレームの次のフレームである第ｎフレーム（つまり、第ｍ＋１フレーム）の中間に相当する時点Ｔ２では、画面の上半分が第ｎフレームの画面となり、下半分は第ｍフレームの画面のままとなる。第ｎフレームの終わりに相当する時点Ｔ３になると、表示エリアの下まで走査され、全画面第ｎフレームの画面となる。

【0039】

次に、本実施の形態に係る電流制限回路４０の動作及び電流制限方法について図１０を用いて説明する。図１０は、本実施の形態に係る電流制限方法の流れを示すフローチャートである。

【0040】

図１０に示されるように、まず、電流制限回路４０の遅延回路４２は、映像信号を１フレーム時間だけ遅延させる（遅延ステップＳ１）。

【0041】

続いて、電流制限回路４０のゲイン演算回路５７は、遅延信号に乗算するゲインを演算する（ゲイン演算ステップＳ２）。以下、ゲイン演算ステップＳ２について説明する。

【0042】

ゲイン演算回路５７がゲインの演算において用いる電力換算データを記憶する画面データ記憶部５６の構成について図１１を用いて説明する。図１１は、本実施の形態に係る画面データ記憶部５６の構成を示す模式図である。図１１に示されるように、画面データ記憶部５６は、比較回路５５から出力された電力換算データを記憶する。本実施の形態では、比較回路５５には、第一電力換算データとして、現フレームの第ｉラインの水平期間電力換算データが、水平期間データ演算回路５４から入力される（図２参照）。ここで、現フレームの映像信号は、図２に示される遅延回路４２から出力されて加重平均回路５３に入力される遅延信号に相当する。また、比較回路５５には、第二電力換算データとして、現フレームの次のフレームの第ｉラインの水平期間電力換算データが、水平期間データ演算回路５２から入力される（図２参照）。ここで、次のフレームの映像信号は、図２に示される加重平均回路５１に入力される映像信号に相当する。比較回路５５は、第一電力換算データ及び第二電力換算データのうち大きい方を画面データ記憶部５６に出力する。

【0043】

比較回路５５から出力された第一電力換算データ及び第二電力換算データのうち大きい方の電力換算データは、第ｉラインの電力値として画面データ記憶部５６に記憶される。次のフレームの書き替えが始まると、画面データ記憶部５６は、記憶する電力値を、第１ラインから順に新たに書き替える。

【0044】

次に、ゲイン演算回路５７における演算処理について、図１２を用いて説明する。図１２は、本実施の形態に係るゲイン演算回路５７におけるゲイン演算方法を示すフローチャートである。

【0045】

図１２に示されるように、まず、ゲイン演算回路５７は、画面データ記憶部５６が記憶する水平期間電力換算データに基づいて画面電力値を演算する（Ｓ１１）。具体的には、画面データ記憶部５６に記憶された水平ライン数の水平期間電力換算データの和を画面電力値として演算する。

【0046】

続いて、ゲイン演算回路５７は、演算した画面電力値が予め定められた制御目標電力値を超えているかどうか判断する（Ｓ１２）。画面電力値が制御目標電力値を超えていなければ、ゲインを１に設定する（Ｓ１３）。画面電力値が制御目標電力値を超えていれば、画面電力値に対する制御目標電力値の比を１未満のゲインとして演算する（Ｓ１４）。

【0047】

以上のように、ゲインが演算される。

【0048】

続いて、図１０に戻り、電流制限回路４０のゲイン乗算回路４４は、遅延信号と、ゲインとを乗算する（Ｓ３）。ゲイン乗算回路４４は、遅延回路４２から入力された遅延信号と、ゲイン演算回路５７から入力されたゲインとを乗算する。本実施の形態では、ゲイン乗算回路４４は、映像信号に含まれるＲ信号、Ｇ信号、及びＢ信号の各々にゲインを乗算する。このようにゲイン乗算回路４４が、ゲインを遅延信号に乗算することで、画面電力値が制御目標電力値を超えている場合に、表示部７０の複数の画素に供給される電流が制限される。

【0049】

［１－３．効果］
本実施の形態に係る表示装置１０の効果について、比較例に係る表示装置と比較しながら説明する。ここでは、比較例１に係る表示装置として、電流制限回路を備えない点において、本実施の形態に係る表示装置１０と相違し、その他の点において一致する表示装置を用いる。また、比較例２に係る表示装置として、従来技術の電流制限回路を備える点において、本実施の形態に係る表示装置１０と相違し、その他の点において一致する表示装置を用いる。比較例２に係る表示装置が備える電流制限回路について図１３を用いて説明する。図１３は、比較例２に係る表示装置が備える電流制限回路９４０の機能構成を示すブロック図である。図１３に示されるように、比較例２に係る電流制限回路９４０は、加重平均回路５１と、水平期間データ演算回路５２と、画面データ記憶部５６と、ゲイン演算回路５７と、ゲイン乗算回路４４とを備える。比較例２の電流制限回路９４０の加重平均回路５１、水平期間データ演算回路５２、画面データ記憶部５６、ゲイン演算回路５７、及び、ゲイン乗算回路４４は、それぞれ、本実施の形態に係る電流制限回路４０の加重平均回路５１、水平期間データ演算回路５２、画面データ記憶部５６、ゲイン演算回路５７、及び、ゲイン乗算回路４４と同様の構成を有する。

【0050】

表示部７０の複数の画素の消費電力及び演算回路５０が演算するゲインについて、それぞれ、図１４及び図１５を用いて説明する。図１４は、比較例１、比較例２、及び本実施の形態に係る各表示装置において全黒表示から全白表示に変化させる際の複数の画素での消費電力の時間波形を示すグラフである。図１４に示される例では、表示部７０を全黒表示から全白表示（つまり、最大輝度での全画素白表示）に変化させた後、全白表示に維持される。図１４には、各時点において、比較例２に係る表示部７０に表示される画像（ａ）～（ｄ）、及び、本実施の形態に係る表示部７０に表示される画像（ｅ）～（ｈ）が併せて示されている。図１５は、比較例１、比較例２、及び本実施の形態に係る各表示装置において全黒表示から全白表示に変化させる際のゲインの時間波形を示すグラフである。

【0051】

図１４の画像（ａ）及び（ｅ）に示されるように、図１４のグラフの時刻ｔ＝１．０［フレーム時間］においては、各表示装置の表示部７０は、いずれも全黒表示状態である。この場合、表示部７０の複数の画素に供給される電流はほぼゼロである。続いて、全白表示を示す映像信号が各表示装置に入力された場合、表示部７０の水平期間毎に、表示部７０の上端のラインから順に、黒表示から白表示に切り替えられる。ここで、比較例１に係る表示装置においては、すべてのラインにおいて表示装置に入力される映像信号どおりに白表示に切り替えられる。つまり、図１５に示されるように、比較例１に係る表示装置は、映像信号に乗算されるゲインが常に１である表示装置に相当する。

【0052】

比較例１に係る表示装置においては、時刻ｔ＝１．０以降に表示部７０の上端のラインから順に黒表示から最大輝度での白表示に切り替えられる。これに伴い、図１４のグラフに示されるように、消費電力は、０％から徐々に上昇し、時刻ｔ＝２．０において、１００％となる。

【0053】

比較例２に係る表示装置においては、時刻ｔ＝１．０以降に表示部７０の上端のラインから順に黒表示から白表示に切り替えられる際に、上端付近のラインにおいては、映像信号どおりに最大輝度での白表示に切り替えられる。この場合、図１４のグラフに示されるように、白表示への切り替えの途中で、消費電力が制御目標電力値を超える（図１４のグラフの時刻ｔ＝１．４付近参照）。図１４に示される例では、制御目標電力値は、全画面において最大輝度で白表示を行った場合の消費電力の４０％である。このように複数の画素の消費電力が制御目標電力値を超える場合、図１５に示されるように、比較例２に係る電流制限回路９４０は、映像信号に１未満のゲインを乗算する。これにより、複数の画素に供給される電流が制限される。

【0054】

例えば、図１４の時刻ｔ＝１．５においては、表示部７０の上側の半分の領域に配置されたラインが黒表示から白表示に切り替えられる。比較例２に係る表示装置において、この状態では、図１４の画像（ｂ）に示されるように、電流制限回路によって映像信号の輝度が低減されるため、上端のラインから下方のラインに近づくにしたがって、白表示の輝度が低下する。具体的には、表示部７０の上端のラインは、映像信号どおりに白表示されるが、図１１の画像（ｂ）において白表示されているラインのうち最も下方に配置されているライン（つまり、表示部７０の上下方向の中央に位置するライン）は、映像信号が示す輝度より低い輝度で白表示（つまりグレー表示）される。その後、表示部７０の下半分のラインに配置された画素も、映像信号が示す輝度より低い輝度で白表示される。これにより、時刻ｔ＝２．０では、図１４の画像（ｃ）に示されるように、表示部７０は、表示部７０の下端に近づくほど輝度が低下する全白表示となる。時刻ｔ＝２．０では、表示部７０の上端に付近のラインにおいて、映像信号どおりの輝度で白表示されるため、複数の画素の消費電力は、制御目標電力値を大幅に超える。

【0055】

時刻ｔ＝２．０から１フレーム時間の間も電流制限回路４０によって複数の画素に供給される電流が制限される。これにより、時刻ｔ＝２．０から１垂直周期経過後の時刻ｔ＝３．０では、すべてのラインが、映像信号が示す輝度より低い輝度で全白表示される。これにより、時刻ｔ＝３．０以降において複数の画素の消費電力は、制御目標電力値以下に制限される。

【0056】

以上のように比較例２に係る表示装置では、複数の画素の消費電力が一時的に大幅に制御目標電力値を超え得る。

【0057】

次に、本実施の形態に係る表示装置１０の表示部７０は、図１４の画像（ｅ）に示されるように、図１４のグラフの時刻ｔ＝１．０においては、全黒表示状態である。表示パネル６０に入力される１フレーム分の遅延信号が全黒表示を示す場合に表示部７０は全黒表示となる。全黒表示を示す１フレーム分の遅延信号に続く１フレーム分の映像信号が全白表示を示す場合、図２に示される電流制限回路４０の比較回路５５には、全黒表示を示す１フレーム分の遅延信号に対応する第１電力換算データと、全白表示を示す１フレーム分の映像信号に対応する第２電力換算データとが入力される。この場合、第２電力換算データの方が第１電力換算データより大きいため、比較回路５５は、第２電力換算データを画面データ記憶部５６に出力する。このため、全黒表示から全白表示への切り替えが始まる時刻ｔ＝１．０において、画面データ記憶部５６の各ライン電力には、全白表示に対応する電力が入力されている。これに伴い、ゲイン演算回路５７は、画面電力値として全白表示に対応する電力値を演算し、当該画面電力値に対応するゲインを演算する。図１４に示される例では、ゲイン演算回路５７は、ゲインを４０％／１００％＝０．４と演算する。したがって、図１５に示されるように、時刻ｔ＝１．０以降では、ゲイン乗算回路４４において、全白表示を示す１フレーム分の遅延信号に含まれるＲＧＢ信号にゲインとして０．４が乗算される。これにより、図１４の画像（ｆ）に示されるように、時刻ｔ＝１．０以降に、表示部７０の上端のラインから、全白表示に対応する輝度より低い輝度での白表示に切り替えられる。なお、図１５に示されるように、表示部７０の上端のラインから順に黒表示から白表示への切り替えが始まる時刻（ｔ＝１．０）より前の時刻（ｔ＝０．４程度）にゲインは１未満となり、それ以降、時刻ｔ＝１．０までゲインは徐々に減少する。

【0058】

時刻ｔ＝２．０以降では、図１４の画像（ｇ）及び（ｈ）に示されるように、表示部７０の全体が低い輝度での白表示に切り替えられる。したがって、常に複数の画素の消費電力は、制御目標電力値以下に制限される。

【0059】

以上のように、本実施の形態に係る表示装置１０及び電流制限方法では、遅延信号に対応する複数の画素での消費電力と、映像信号に対応する複数の画素での消費電力とに基づいて、遅延信号に乗算するゲインを演算する。これにより、本実施の形態に係る表示装置１０及び電流制限方法では、各比較例に係る表示装置より、映像信号が示す輝度が急激に増大する場合にも表示パネル６０の消費電力（つまり、電流）を抑制できる。また、表示装置１０では、表示パネル６０の複数の画素の消費電力を制御目標電力値以下に抑制できる。

【0060】

（実施の形態２）
実施の形態２に係る電流制限回路などについて説明する。本実施の形態に係る電流制限回路は、第二電力換算データの演算に係る構成において、実施の形態１に係る電流制限回路４０と相違する。以下、本実施の形態に係る電流制限回路について、実施の形態１に係る電流制限回路４０との相違点を中心に図１６を用いて説明する。

【0061】

図１６は、本実施の形態に係る電流制限回路１４０の機能構成及び集積態様を示すブロック図である。図１６に示されるように、電流制限回路１４０は、遅延回路４２と、ゲイン乗算回路４４と、演算回路１５０とを有する。演算回路１５０は、加重平均回路１５１及び５３と、水平期間データ演算回路１５２ｒ、１５２ｇ、１５２ｂ、及び５４と、比較回路５５と、画面データ記憶部５６と、ゲイン演算回路５７とを有する。

【0062】

水平期間データ演算回路１５２ｒ、１５２ｇ、及び１５２ｂは、水平期間毎に表示データに対応する水平期間電力換算データを演算する。水平期間データ演算回路１５２ｒ、１５２ｇ、及び１５２ｂは、それぞれ、映像信号に含まれるＲ信号、Ｇ信号、及びＢ信号の水平期間における積算値、又は、平均値を演算する。本実施の形態では、水平期間データ演算回路１５２ｒ、１５２ｇ、及び１５２ｂは、それぞれ、重み係数を乗算されていないＲ信号、Ｇ信号、及びＢ信号に基づいて演算を行う。

【0063】

加重平均回路１５１は、映像信号に含まれる画素値の加重平均を演算する回路である。本実施の形態では、加重平均回路１５１は、水平期間データ演算回路１５２ｒ、１５２ｇ、及び１５２ｂから入力されたＲＧＢ各々の信号の画素値の積算値の加重平均を演算し、第二電力換算データとして比較回路５５へ出力する。

【0064】

以上のように、本実施の形態に係る電流制限回路１４０においては、第二電力換算データの演算において、水平期間データの積算と、加重平均との演算の順序が、実施の形態１に係る電流制限回路４０と異なる。このような電流制限回路１４０においても、加重平均回路１５１及び５３で用いられる重み係数が定数である場合（言い換えると、重み係数が画素値などに応じて変化する関数でない場合）には、実施の形態１に係る電流制限回路４０と同様の効果が奏される。

【0065】

また、図１６に示されるように、電流制限回路１４０は、フロントエンド回路部１３１と、制御回路部１３２との二つの集積回路部を有する。フロントエンド回路部１３１は、遅延回路４２と、水平期間データ演算回路１５２ｒ、１５２ｇ、及び１５２ｂとを有する。制御回路部１３２は、加重平均回路１５１及び５３と、水平期間データ演算回路５４と、比較回路５５と、画面データ記憶部５６と、ゲイン演算回路５７と、ゲイン乗算回路４４とを有する。

【0066】

このように、フロントエンド回路部１３１が、遅延回路４２と、水平期間データ演算回路１５２ｒ、１５２ｇ、及び１５２ｂとを有することで、制御回路部１３２の回路構成を簡素化することができる。特に、制御回路部１３２がＴＣＯＮチップに含まれる場合には、ＴＣＯＮチップの構成を簡素化することができる。

【0067】

また、制御回路部１３２において、加重平均回路１５１と加重平均回路５３とが集積されていることで、加重平均回路１５１と加重平均回路５３とで重み係数を共有することができる。したがって、電流制限回路１４０に必要な記憶容量を削減することができる。

【0068】

なお、電流制限回路１４０の集積態様は、図１６に示される態様に限定されない。例えば、加重平均回路１５１及び５３は、フロントエンド回路部１３１に集積されてもよい。

【0069】

（実施の形態３）
実施の形態３に係る電流制限回路などについて説明する。本実施の形態に係る電流制限回路は、演算回路の構成において実施の形態１に係る電流制限回路４０と相違する。以下、本実施の形態に係る電流制限回路について、実施の形態１に係る電流制限回路４０との相違点を中心に説明する。

【0070】

［３－１．電流制限回路の構成］
本実施の形態に係る電流制限回路の構成について、図１７を用いて説明する。図１７は、本実施の形態に係る電流制限回路２４０の機能構成を示すブロック図である。図１７に示されるように、電流制限回路２４０は、遅延回路４２と、ゲイン乗算回路４４と、演算回路２５０とを有する。

【0071】

本実施の形態に係る演算回路２５０は、映像信号が入力され、映像信号に対応する複数の画素での消費電力に基づいて、遅延信号に乗算するゲインを演算する。より具体的には、演算回路２５０は、連続する２フレーム分の映像信号に対応する複数の画素での消費電力に基づいて、ゲインを演算する。演算回路２５０は、複数の電力値を演算し、当該複数の電力値のうち、最大の電力値である画面電力値に基づいてゲインを演算する。つまり、本実施の形態では、画面電力値として、複数の電力値の最大値を用いる。ここで、複数の電力値の各々は、連続する２フレーム分の映像信号に含まれる連続する１フレーム分の映像信号に対応する複数の画素の消費電力を示す。なお、連続する２フレーム分の映像信号は、１フレーム分の遅延信号と、当該遅延信号に続く１フレーム分の映像信号との組み合わせに対応する。したがって、本実施の形態に係る演算回路２５０は、１フレーム分の遅延信号に対応する複数の画素での消費電力と、１フレーム分の映像信号に対応する複数の画素での消費電力に基づいて、ゲインを演算するとも言える。

【0072】

演算回路２５０が演算するゲインは、画面電力値が制御目標電力値を超える場合には、１未満である。より具体的には、演算回路２５０が演算するゲインは、画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除した値以下の値である。本実施の形態では、ゲインは、画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除した値である。演算回路２５０は、ゲインを映像信号の垂直期間より短い周期毎に演算し、かつ、出力する。本実施の形態では、演算回路２５０は、ゲインを水平期間毎に演算し、かつ、出力する。演算回路２５０は、加重平均回路５１と、水平期間データ演算回路５２と、画面データ記憶部２５６と、ゲイン演算回路２５７とを有する。

【0073】

本実施の形態に係る画面データ記憶部２５６は、水平期間データ演算回路５２が出力する２フレーム分の電力換算データを記憶する。具体的には、画面データ記憶部２５６は、１フレーム分の遅延信号に対応する電力換算データと、当該１フレーム分の遅延信号に続く１フレーム分の映像信号に対応する電力換算データとを記憶する。画面データ記憶部２５６には、水平期間データ演算回路５２が出力する電力換算データが入力される。画面データ記憶部２５６に水平期間データ演算回路５２から電力換算データが入力されると、画面データ記憶部２５６は、当該電力換算データの２フレーム分だけ前に入力された電力換算データを削除する。

【0074】

ゲイン演算回路２５７は、画面データ記憶部２５６が記憶する電力換算データと、制御目標電力値とに基づいて、遅延信号に乗算するゲインを演算する。本実施の形態では、ゲイン演算回路２５７は、画面データ記憶部２５６が記憶する２フレーム分の電力換算データに基づいて、複数の画素における１フレーム分の消費電力である画面電力値を演算する。

【0075】

本実施の形態に係る電流制限回路２４０の動作及び電流制限方法について、上述した図１０を用いて説明する。本実施の形態に係る電流制限方法においても、図１０に示される実施の形態１に係る電流制限方法と同様に、遅延ステップと、ゲイン演算ステップと、ゲイン乗算ステップとを含む。本実施の形態に係る遅延ステップ、及びゲイン乗算ステップは、それぞれ、実施の形態１に係る遅延ステップ、及びゲイン乗算ステップと同様である。

【0076】

本実施の形態に係る電流制限方法のゲイン演算ステップにおいては、連続する２フレーム分の映像信号に対応する複数の画素での消費電力に基づいて、遅延信号に乗算するゲインを演算する。ゲイン演算ステップにおいて、ゲイン演算回路２５７は、複数の電力値を演算し、当該複数の電力値のうち最大の電力値である画面電力値に基づいてゲインを演算する。

【0077】

本実施の形態に係るゲイン演算回路２５７における画面電力値の演算方法について、図１８及び図１９を用いて説明する。図１８及び図１９の各々は、本実施の形態に係る画面電力値の演算方法の一例を示す図である。図１８には、遅延回路４２から、現フレームの最終ラインに対応する遅延信号が出力されるタイミングにおける画面データ記憶部２５６に記憶された電力換算データが示されている。図１９には、遅延回路４２から、現フレームの第ｉラインに対応する遅延信号が出力されるタイミングにおける画面データ記憶部２５６に記憶された電力換算データが示されている。なおここでｉは、１以上、表示部７０におけるライン数以下の整数を示す。

【0078】

本実施の形態では、画面データ記憶部２５６は、２フレーム分の映像信号に対応する表示部７０の表示画面上の水平ライン毎の水平期間電力換算データを記憶する。例えば、現フレーム（第ｍフレーム）の第ｉラインの水平期間電力換算データは、現フレームの第ｉラインの電力値として画面データ記憶部２５６に記憶される。現フレームの次のフレーム（第ｍ＋１フレーム）の第ｉラインの水平期間電力換算データは、次のフレームの第ｉラインの電力値として画面データ記憶部２５６に記憶される。新たなラインの水平期間電力換算データが演算される度に、画面データ記憶部２５６が記憶する電力値も新たに書き替えられる。画面データ記憶部２５６は、水平期間データ演算回路５２から入力される電力換算データを、表示部７０の表示画面に書き込まれた遅延信号に相当する電力値、及び、遅延信号に続く１フレーム分の映像信号に相当する電力値として記憶する。

【0079】

図１８に示される例では、現フレームの（１フレーム分の）映像信号に対応する電力換算データと、次のフレームの（１フレーム分の）映像信号に対応する電力換算データとの、２フレーム分の映像信号に対応する電力換算データを記憶する。図１９に示される例では、前のフレームの第（ｉ＋１）ラインから最終ラインまでの映像信号に対応する電力換算データと、現フレームの（１フレーム分の）映像信号に対応する電力換算データと、次のフレームの第１ラインから第ｉラインまでの映像信号に対応する電力換算データとの、２フレーム分の映像信号に対応する電力換算データを記憶する。

【0080】

ゲイン演算回路２５７は、画面データ記憶部２５６が記憶する２フレーム分の電力換算データに基づいて、表示部７０の表示画面に書き込まれた信号に相当する電力値、及び、連続して１フレーム時間以内に表示部７０の表示画面に書き込まれる信号に対応する電力値の中から最大値を画面電力値として演算する。

【0081】

具体的には、図１８に示される例では、現フレームの第１ライン電力から最終ライン電力までを積算した電力値Ｓ（１）、現フレームの第２ライン電力から最終ライン電力までと次のフレームの第１ライン電力とを積算した電力値Ｓ（２）、・・・、現フレームの第ｉライン電力から最終ライン電力までと次のフレームの第１ライン電力から第（ｉ－１）ライン電力までを積算した電力値Ｓ（ｉ）、・・・、現フレームの現ラインすなわち現フレームの最終ライン電力から次のフレームの第（ｎｅ－１）ライン電力までを積算した電力値Ｓ（ｎｅ）を、ゲイン演算回路２５７は演算する。ここで、ｎｅは、表示部７０におけるライン数を表す。

【0082】

図１９に示される例では、前のフレームの第（ｉ＋１）ライン電力から、現フレームの第ｉライン電力までを積算した電力値Ｓ（１）、・・・、現フレームの現ラインすなわち現フレームの第ｉライン電力から、次のフレームの第（ｉ－１）ライン電力までを積算した電力値Ｓ（ｎｅ）をゲイン演算回路２５７は演算する。

【0083】

続いて、ゲイン演算回路２５７は、電力値Ｓ（１）～Ｓ（ｎｅ）の中から最大値を、画面電力値として選択する。

【0084】

続いて、ゲイン演算回路２５７は、実施の形態１に係るゲイン演算回路５７と同様に、画面電力値が制御目標電力値を超える場合に、ゲインとして、画面電力値に対する制御目標電力値の比を演算する。この場合、ゲインは１未満となる。ゲイン演算回路２５７は、画面電力値が制御目標電力値を超えない場合に、ゲインを１に設定する。

【0085】

［３－２．効果］
本実施の形態に係る電流制限回路２４０及びそれを備える表示装置は、実施の形態１に係る電流制限回路４０及び表示装置１０と同様の効果を奏する。本実施の形態に係る電流制限回路２４０を備える表示装置のさらなる効果について、比較例１に係る表示装置、及び実施の形態１に係る表示装置１０と比較しながら図２０及び図２１を用いて説明する。

【0086】

図２０は、比較例１、実施の形態１、及び本実施の形態に係る各表示装置において全黒表示から、縞状の白表示及び黒表示に変化させ、さらに、縞状の白表示及び黒表示をそれぞれ黒表示及び白表示に反転させた際の複数の画素での消費電力の時間波形を示すグラフである。なお、各表示装置において全黒表示から、縞状の白表示及び黒表示に変化させ、さらに、各表示装置において、縞状の白表示及び黒表示をそれぞれ黒表示及び白表示に反転させた後は、１フレーム毎に白表示と黒表示との反転を繰り返す。ここで、縞状の白表示は、最大輝度での白表示である。図２０には、各時点において、実施の形態１に係る表示部７０に表示される画像（ａ）～（ｄ）、及び、本実施の形態に係る表示部７０に表示される画像（ｅ）～（ｈ）が併せて示されている。比較例１に係る表示装置は、実施の形態１の効果の説明において用いた比較例１に係る表示装置と同じ構成を有する。図２１は、比較例１、実施の形態１、及び本実施の形態に係る各表示装置において全黒表示から、縞状の白表示及び黒表示に変化させ、さらに、縞状の白表示及び黒表示をそれぞれ黒表示及び白表示に反転させた際のゲインの時間波形を示すグラフである。

【0087】

図２０の画像（ａ）及び（ｅ）に示されるように、図２０のグラフの時刻ｔ＝１．０［フレーム時間］においては、各表示装置の表示部７０は、全黒表示状態である。この場合、表示部７０の複数の画素に供給される電流はほぼゼロである。続いて、縞状の白表示及び黒表示を示す映像信号が各表示装置に入力された場合、表示部７０の水平期間毎に、表示部７０の上端のラインから縞状に白表示に切り替えられる。

【0088】

ここで、比較例１に係る表示装置１０においては、すべてのラインにおいて表示装置に入力される映像信号どおりに縞状に切り替えられる。比較例１に係る表示装置においては、時刻ｔ＝１．０以降に表示部７０の上端のラインから順に黒表示から最大輝度での白表示に切り替えられる。これに伴い、図１４のグラフに示されるように、消費電力は、０％から徐々に上昇し、時刻ｔ＝２．０において、約５０％となる。図２１に示されるように、比較例１に係る表示装置は、映像信号に乗算されるゲインが常に１である表示装置に相当する。

【0089】

実施の形態１に係る表示装置１０の表示部７０は、図２０の画像（ａ）に示されるように、図２０のグラフの時刻ｔ＝１．０においては、全黒表示状態である。全黒表示を示す１フレーム分の遅延信号に続く１フレーム分の映像信号が縞状の白表示及び黒表示を示す場合、図２に示される電流制限回路４０の比較回路５５には、全黒表示を示す１フレーム分の遅延信号に対応する第１電力換算データと、縞状の白表示及び黒表示を示す１フレーム分の映像信号に対応する第２電力換算データとが入力される。この場合、第２電力換算データが第１電力換算データ以上であるため、比較回路５５は、第２電力換算データを画面データ記憶部５６に出力する。

【0090】

したがって、全黒表示から縞状の白表示及び黒表示への切り替えが始まる時刻ｔ＝１．０において、画面データ記憶部５６の各ライン電力には、縞状の白表示及び黒表示を示す１フレーム分の映像信号に対応する電力値が入力されている。これに伴い、ゲイン演算回路５７は、画面電力値として縞状の白表示及び黒表示を示す１フレーム分の映像信号に対応する電力値を演算し、当該画面電力値に対応するゲインを演算する。図２０に示される例では、ゲイン演算回路５７は、ゲインを４０％／５０％＝０．８と演算する。したがって、図２１に示されるように、時刻ｔ＝１．０においては、ゲイン乗算回路４４において、縞状の白表示及び黒表示を示す１フレーム分の遅延信号に含まれるＲＧＢ信号にゲインとして０．８が乗算される。

【0091】

時刻ｔ＝１．０では、縞状の白表示及び黒表示を示す１フレーム分の遅延信号に続く１フレーム分の映像信号が、縞状の白表示及び黒表示をそれぞれ黒表示及び白表示に反転させた表示を示す。この場合、図２に示される電流制限回路４０の比較回路５５には、縞状の白表示及び黒表示を示す１フレーム分の遅延信号に対応する第１電力換算データと、縞状の黒表示及び白表示を示す１フレーム分の映像信号に対応する第２電力換算データとが入力される。ここで、１フレーム分の遅延信号と１フレーム分の映像信号とでは、白表示と黒表示とが反転している。つまり、１フレーム分の遅延信号が白表示を示すラインにおいては、１フレーム分の映像信号は黒表示を示し、１フレーム分の遅延信号が黒表示を示すラインにおいては、１フレーム分の映像信号は白表示を示す。したがって、１フレーム分の遅延信号が白表示を示すラインにおいては第１電力換算データの方が第２電力換算データより大きく、１フレーム分の遅延信号が黒表示を示すラインにおいては、第２電力換算データの方が第１電力換算データより大きい。このため、時刻ｔ＝１．０から時刻ｔ＝２．０までの期間では、比較回路５５は、常に、白表示に対応する電力換算データを画面データ記憶部５６に出力する。したがって、時刻ｔ＝２．０において、画面データ記憶部５６には、全ラインにおいて白表示に対応する電力値が記憶されている。この場合、ゲイン演算回路５７は、ゲインを４０％／１００％＝０．４と演算する。つまり、図２１に示されるように、時刻ｔ＝１．０から時刻ｔ＝２．０までの期間に、ゲイン演算回路５７が演算するゲインは、０．８から０．４へと徐々に減少する。これにより、図２０の画像（ｂ）に示されるように、時刻ｔ＝１．５では、表示部７０の上半分が、縞状の白表示及び黒表示に切り替えられ、図２０の画像（ｃ）に示されるように、時刻ｔ＝２．０では、表示部７０の全体が、縞状の白表示及び黒表示に切り替えられる。画像（ｂ）及び（ｃ）、白表示領域の輝度は、遅延信号が示す白表示の輝度より低く、かつ、上端から下端に近づくにしたがって白表示の輝度が低下する。

【0092】

時刻ｔ＝２．０以降では、常に時刻ｔ＝２．０と同様に、画面データ記憶部５６には、全ラインにおいて白表示に対応する電力値が記憶される。このため、時刻ｔ＝２．０以降に表示が切り替えられるラインの遅延信号に対するゲインは、時刻ｔ＝２．０と同様に、０．４となる。したがって、図２１に示されるように、時刻ｔ＝２．０から１フレーム時間が経過した時刻ｔ＝３．０では、表示部７０の全ラインに対応する遅延信号に対して、０．４のゲインが乗算されている。このため、図２０の画像（ｄ）に示されるように、白表示領域の輝度は、最大輝度から大幅に低減されている。図２０に示される例では、時刻ｔ＝３．０における複数の画素の消費電力は、制御目標電力値の半分程度（２０％）に抑制されている。

【0093】

このように実施の形態１に係る表示装置１０においては、消費電力を必要以上に抑制する場合があり得る。

【0094】

これに対して、本実施の形態に係る電流制限回路２４０を備える表示装置は、図２０の画像（ｅ）に示されるように、図２０のグラフの時刻ｔ＝１．０においては、実施の形態１に係る表示装置１０と同様に、全黒表示状態である。全黒表示を示す遅延信号に続く映像信号が縞状の白表示及び黒表示を示す場合、時刻ｔ＝１．０において、図１７に示される電流制限回路４０の画面データ記憶部２５６には、全黒表示を示す１フレーム分の遅延信号に対応する電力換算データと、縞状の白表示及び黒表示を示す１フレーム分の映像信号に対応する電力換算データとが記憶されている。

【0095】

ゲイン演算回路２５７は、画面データ記憶部２５６に記憶された電力換算データに基づいて電力値Ｓ（１）～Ｓ（ｎｅ）を演算し、電力値Ｓ（１）～Ｓ（ｎｅ）の中から最大値を、画面電力値として選択する。図２０に示される例では、電力値Ｓ（１）～Ｓ（ｎｅ）の最大値は、縞状の白表示及び黒表示に対応する電力値Ｓ（ｎｅ）≒５０％である。したがって、ゲイン演算回路２５７は、ゲインを４０％／５０％＝０．８と演算する。時刻ｔ＝１．０以降、縞状の表示が続くため、時刻ｔ＝１．０以降においても、電力値Ｓ（１）～Ｓ（ｎｅ）の最大値は、ほぼ５０％に維持される。したがって、図２１に示されるように、時刻ｔ＝１．０以降では、ゲイン乗算回路４４において、縞状の白表示及び黒表示を示す遅延信号に含まれるＲＧＢ信号にゲインとして０．８が乗算される。これにより、図２０の画像（ｆ）に示されるように、時刻ｔ＝１．５では、表示部７０の上半分が縞状の白表示及び黒表示に切り替えられるが、白表示領域の輝度は、遅延信号が示す白表示の輝度より低い。時刻ｔ＝２．０、及び時刻ｔ＝３．０では、表示部７０は、図２０の画像（ｇ）及び（ｈ）に示されるような縞状の表示となり、白表示領域の輝度は、遅延信号が示す白表示の輝度より低い。

【0096】

以上のように、本実施の形態に係る電流制限回路２４０においては、２フレーム分の映像信号に対応する複数の画素での消費電力に基づいて、遅延信号に乗算するゲインを演算する。これにより、映像信号が示す輝度が急激に増大する場合にも表示パネルの消費電力を抑制できる。また、本実施の形態に係る電流制限回路２４０においては、複数の電力値を演算し、複数の電力値のうち最大の電力値である画面電力値に基づいてゲインを演算する。これにより、複数の画素の消費電力が低減し過ぎることを抑制できる。

【0097】

（その他の実施の形態）
以上、本開示について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る処理回路などを内蔵した各種機器も本開示に含まれる。

【0098】

例えば、上記実施の形態では、各電流制限回路は表示装置に備えられているが、電流制限回路は、必ずしも表示装置に備えられなくてもよい。このような変形例について図２２を用いて説明する。図２２は、本変形例に係る電流制限回路４０と表示装置７１０との関係を示すブロック図である。図２２に示されるように、電流制限回路４０は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）７１２に備えられる。ＧＰＵ７１２は、画像処理用の演算装置であり、映像信号が入力されて、電流制限回路４０によってゲインが乗算された遅延信号を出力する。ＧＰＵ７１２は、表示装置７１０の外部に配置される。ＧＰＵ７１２は、例えば、図２３に示されるようなＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）８０４に備えられてもよい。ＰＣ８０４は、キーボード８０６及びマウス８０７などによって操作される。表示装置７１０は、図２３に示されるモニタ８０５に備えられてもよい。モニタ８０５は、表示装置７１０を備え、ＰＣ８０４からの映像信号を表示する。また、ＧＰＵ７１２は、図２４に示されるようなハードディスクレコーダ８０８に備えられてもよい。

【0099】

以上のように上記各実施の形態に係る電流制限回路が表示装置に備えられない場合にも、上記各実施の形態に係る電流制限回路と同様の効果が奏される。

【0100】

また、上記各実施の形態に係る表示装置は、図２５に示されるような薄型フラットＴＶ８０２に内蔵されてもよい。この場合にも、上記各実施の形態と同様の効果が奏される。

【0101】

また、上記実施の形態では、表示パネルが有する画素が、ＲＧＢの三色にそれぞれ対応する三つのサブ画素を含む構成を示したが、画素の構成はこれに限定されない。例えば、画素が、ＲＧＢＷの四色にそれぞれ対応する四つのサブ画素を含んでもよい。また表示パネルがモノクロ表示パネルである場合には、画素には、図７に示されるような単一の回路が含まれてもよい。

【0102】

また、実施の形態１に係る電流制限回路４０、及び、実施の形態２に係る電流制限回路１４０は、加重平均回路５３と、水平期間データ演算回路５４とを用いて、第一電力換算データを演算する構成を備えたが、本開示に係る電流制限回路の構成はこれに限定されない。例えば、電流制限回路は、実施の形態２に係る水平期間データ演算回路１５２ｒ、１５２ｇ、及び１５２ｂ、並びに、加重平均回路１５１と同様の回路を用いて、第一電力換算データを演算してもよい。

【0103】

また、上記実施の形態では、映像信号は、ＲＧＢ信号であったが、映像信号には、ＲＧＢ信号以外の信号が含まれてもよい。つまり、映像信号は、ＲＧＢ信号を含めばよい。

【0104】

また、映像信号は、ＲＧＢ信号を含む信号に限定されない。例えば、映像信号は、輝度信号を含む色差信号であってもよい。

【0105】

また、上記実施の形態においては、自発光素子として、有機ＥＬ素子を用いる例を示したが、自発光素子はこれに限定されない。例えば、自発光素子として、無機ＥＬ素子などを用いてもよい。

【0106】

また、上記各実施の形態に係る電流制限回路を構成する構成要素の一部は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレイユニット、キーボード、マウスなどから構成されるコンピュータシステムであってもよい。上記ＲＡＭ又は上記ハードディスクユニットには、コンピュータプログラムが記憶されている。上記マイクロプロセッサが、当該コンピュータプログラムにしたがって動作することにより、その機能を達成する。ここでコンピュータプログラムは、所定の機能を達成するために、コンピュータに対する指令を示す命令コードが複数個組み合わされて構成されたものである。

【0107】

また、上記各実施の形態に係る電流制限回路を構成する構成要素の一部は、１個のシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）から構成されているとしてもよい。システムＬＳＩは、複数の構成部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどを含んで構成されるコンピュータシステムである。上記ＲＡＭには、コンピュータプログラムが記憶されている。上記マイクロプロセッサが、上記コンピュータプログラムにしたがって動作することにより、システムＬＳＩは、その機能を達成する。

【0108】

また、上記各実施の形態に係る電流制限回路を構成する構成要素の一部は、各装置に脱着可能なＩＣカード又は単体のモジュールから構成されているとしてもよい。上記ＩＣカード又は上記モジュールは、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどから構成されるコンピュータシステムである。上記ＩＣカード又は上記モジュールは、上記の超多機能ＬＳＩを含むとしてもよい。マイクロプロセッサが、コンピュータプログラムにしたがって動作することにより、上記ＩＣカード又は上記モジュールは、その機能を達成する。このＩＣカード又はこのモジュールは、耐タンパ性を有するとしてもよい。

【0109】

また、上記各実施の形態に係る電流制限回路を構成する構成要素の一部は、上記コンピュータプログラム又は上記デジタル信号をコンピュータで読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ－ＲＯＭ、ＤＶＤ－ＲＡＭ、ＢＤ（Ｂｌｕ－ｒａｙ（登録商標） Ｄｉｓｃ）、半導体メモリなどに記録したものとしてもよい。また、これらの記録媒体に記録されている上記デジタル信号であるとしてもよい。

【0110】

また、上記各実施の形態に係る電流制限回路を構成する構成要素の一部は、上記コンピュータプログラム又は上記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク、データ放送等を経由して伝送するものとしてもよい。

【0111】

また、本開示は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、上記コンピュータプログラムからなるデジタル信号であるとしてもよい。さらに、本開示は、そのコンピュータプログラムを記録したＣＤ－ＲＯＭ等である非一時的なコンピュータ読み取り可能な記録媒体として実現してもよい。

【0112】

また、本開示は、マイクロプロセッサとメモリを備えたコンピュータシステムであって、上記メモリは、上記コンピュータプログラムを記憶しており、上記マイクロプロセッサは、上記コンピュータプログラムにしたがって動作するとしてもよい。

【0113】

また、上記プログラム又は上記デジタル信号を上記記録媒体に記録して移送することにより、又は上記プログラム又は上記デジタル信号を、上記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。

【0114】

上記実施の形態及び上記変形例をそれぞれ組み合わせてもよい。

【産業上の利用可能性】

【0115】

本開示は、有機ＥＬフラットパネルディスプレイに有用であり、特に、消費電力が大きくなる大画面のディスプレイにおいて用いるのに最適である。

【符号の説明】

【0116】

１０、７１０ 表示装置
３１、１３１ フロントエンド回路部
３２、１３２ 制御回路部
４０、１４０、２４０、９４０ 電流制限回路
４２ 遅延回路
４４ ゲイン乗算回路
５０、１５０、２５０ 演算回路
５１、５３、１５１ 加重平均回路
５２、５４、１５２ｂ、１５２ｇ、１５２ｒ 水平期間データ演算回路
５５ 比較回路
５６、２５６ 画面データ記憶部
５７、２５７ ゲイン演算回路
６０ 表示パネル
６２ 書き込み処理部
６４ 書き込み用シフトレジスタ
６８ ソースドライバ
７０ 表示部
８１、８２ ＴＦＴ
８４ コンデンサ
８５ｒ 自発光素子
７１２ ＧＰＵ
８０２ 薄型フラットＴＶ
８０４ ＰＣ
８０５ モニタ
８０６ キーボード
８０７ マウス
８０８ ハードディスクレコーダ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】