特開 2023-79185 堅牢性を向上させたＳＩＣを基礎とする電子装置及びその電子装置を製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023079185

(43)【公開日】2023-06-07

(54)【発明の名称】堅牢性を向上させたＳＩＣを基礎とする電子装置及びその電子装置を製造する方法

(51)【国際特許分類】

   H01L 29/861 20060101AFI20230531BHJP

   H01L 29/872 20060101ALI20230531BHJP

   H01L 29/12 20060101ALI20230531BHJP

   H01L 29/739 20060101ALI20230531BHJP

   H01L 21/336 20060101ALI20230531BHJP

   H01L 29/06 20060101ALI20230531BHJP

   H01L 21/329 20060101ALI20230531BHJP

【ＦＩ】

H01L29/91 D

H01L29/91 F

H01L29/86 301F

H01L29/86 301D

H01L29/86 301E

H01L29/78 652T

H01L29/78 655A

H01L29/78 658F

H01L29/78 652P

H01L29/06 301V

H01L29/06 301G

H01L29/91 B

H01L29/86 301P

H01L29/91 K

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022185338

(22)【出願日】2022-11-19

(31)【優先権主張番号】102021000029969

(32)【優先日】2021-11-26

(33)【優先権主張国・地域又は機関】IT

(71)【出願人】

【識別番号】591002692

【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．

【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．

(74)【代理人】

【識別番号】100076185

【弁理士】

【氏名又は名称】小橋 正明

(72)【発明者】

【氏名】シモーネ ラスクーナ

(72)【発明者】

【氏名】ヴァレリア プグリシ

(72)【発明者】

【氏名】ガブリエレ ベッロッキ

(57)【要約】

【課題】 堅牢性を向上させたＳＩＣを基礎とする電子装置及びその電子装置を製造する方法を提供する。
【解決手段】 電子装置（５０，１００）が、シリコンカーバイドの半導体ボディ（５３）と、該半導体ボディ（５３）の第１表面（５３ａ）上の電気的絶縁体又は誘電体特性を具備する第１物質の第１絶縁層（６１）と、部分的に該半導体ボディ（５３）の該第１表面（５３ａ）上を且つ部分的に該第１絶縁層（６１）上を延在している金属物質（５８）の第１層と、金属物質（５８）の該第１層上及び該第１絶縁層（６１）上の該第１物質とは異なる第２物質のインターフェース層（６３）と、該インターフェース層（６３）上の前記第１物質のパッシベーション層（６９）と、を有している。該第１物質はシリコン酸化物であり、且つ該第２物質はシリコン窒化物である。
【選択図】 図２

【特許請求の範囲】

【請求項1】

電子装置（５０；１００）において、
シリコンカーバイドの半導体ボディ（５３）、
該半導体ボディ（５３）の第１表面（５３ａ）上に設けられており電気的絶縁体又は誘電体特性を具備している第１物質の第１絶縁層（６１）、
部分的に該半導体ボディ（５３）の該第１表面（５３ａ）上を且つ部分的に該第１絶縁層（６１）上を延在している金属物質（５８）の第１層、
金属物質（５８）の該第１層の上及び該第１絶縁層（６１）の上に設けられており、該第１物質とは異なる第２物質のインターフェース層（６３）、及び
該インターフェース層（６３）上の前記第１物質のパッシベーション層（６９）、
を有している電子装置。

【請求項2】

該第１物質がシリコン酸化物又はＴＥＯＳである請求項１に記載の電子装置。

【請求項3】

該第２物質が窒化シリコンである請求項１又は２に記載の電子装置。

【請求項4】

該インターフェース層（６３）と、その下側の第１絶縁層（６１）及び金属物質（５８）の第１層と、の間に介在されている第２絶縁層（６４）を更に有している先行する請求項の内のいずれか１項に記載の電子装置。

【請求項5】

該第２絶縁層（６４）が前記第１物質からなる請求項４に記載の電子装置。

【請求項6】

活性区域（５４）を更に有しており、金属物質（５８）の前記第１層が、該活性区域（５４）において、該半導体ボディの該第１表面（５３ａ）と少なくとも部分的に重畳して且つそれと電気的にコンタクトして延在している先行する請求項の内のいずれか１項に記載の電子装置。

【請求項7】

少なくとも部分的に該活性区域（５４）を取り囲んでいる端部終端領域（６０）を更に包含しており、該端部終端領域（６０）が該第１表面（５３ａ）において該半導体ボディ内に注入されている領域であり且つ該半導体ボディ（５３）のものと反対の電気的導電型を有しており、該第１絶縁層（６１）が、該活性区域（５４）から或る距離において且つ該端部終端領域（６０）と少なくとも部分的に重畳して該第１表面（５３ａ）上を延在している請求項６に記載の電子装置。

【請求項8】

該半導体ボディ（５３）の該第１表面（５３ａ）と反対側の第２表面（５３ｂ）上に金属物質（５７）の第２層を更に有しており、金属物質（５８）の該第１層及び金属物質（５７）の該第２層が該電子装置（５０，１００）の夫々の電気的導通端子を形成している請求項６又は７に記載の電子装置。

【請求項9】

該第１表面（５３ａ）において、前記活性区域（５４）内に一つ又はそれ以上の接合障壁ダイオード（５９）及び／又はショットキーダイオードを更に有している先行する請求項の内のいずれか１項に記載の電子装置。

【請求項10】

ショットキーダイオード、ＰｉＮダイオード、ＰＮダイオード、ＭＰＳ装置、ＪＢＳダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、パワー装置からなるグループから選択された先行する請求項の内のいずれか１項に記載された電子装置。

【請求項11】

電子装置（５０，１００）を製造する方法において、
シリコンカーバイドの半導体ボディ（５３）の第１表面（５３ａ）上に、電気的絶縁体又は誘電体特性を具備する第１物質の第１絶縁層（６１）を形成するステップ、
部分的に該半導体ボディ（５３）の該第１表面（５３ａ）上に且つ部分的に該第１絶縁層（６１）上に金属物質（５８）の第１層を形成するステップ、
金属物質（５８）の該第１層の上及び該第１絶縁層（６１）の上に、該第１物質とは異なる第２物質のインターフェース層（６３）を形成するステップ、及び
該インターフェース層（６３）上に前記第１物質のパッシベーション層（６９）を形成するステップ、
を有する方法。

【請求項12】

該第１物質がシリコン酸化物又はＴＥＯＳである請求項１１に記載の方法。

【請求項13】

該第２物質がシリコンカーバイドである請求項１１又は１２に記載の方法。

【請求項14】

該第１絶縁層（６１）の上及び金属物質（５８）の該第１層の上に第２絶縁層（６４）を形成するステップを更に包含しており、該インターフェース層（６３）を形成する該ステップが該第２絶縁層（６４）上に該インターフェース層（６３）を形成することを包含している請求項１１乃至１３の内のいずれか１項に記載の方法。

【請求項15】

該第２絶縁層（６４）が前記第１物質からなる請求項１４に記載の方法。

【請求項16】

活性区域（５４）を形成するステップを更に包含しており、金属物質（５８）の前記第１層が、該活性区域（５４）において、該半導体ボディの該第１表面（５３ａ）と少なくとも部分的に重畳して且つそれと電気的にコンタクトして形成されている請求項１１乃至１５の内のいずれか１項に記載の方法。

【請求項17】

該第１表面（５３ａ）において且つ少なくとも部分的に該活性区域（５４）を取り囲んで該半導体ボディ内に、該半導体ボディ（５３）のものと反対の導電型を有するドーパント種を注入するステップを有しており、従って端部終端領域（６０）を形成し、該第１絶縁層（６１）が該活性区域（５４）から或る距離において且つ少なくとも部分的に該端部終端領域（６０）と重畳して該第１表面（５３ａ）上に形成される請求項１６に記載の方法。

【請求項18】

該半導体ボディ（５３）の該第１表面（５３ａ）と反対側の第２表面（５３ｂ）に金属物質（５７）の第２層を形成するステップを更に有しており、金属物質（５８）の該第１層と金属物質（５７）の該第２層とが該電子装置（５０，１００）の夫々の電気的導通端子を形成している請求項１６又は１７に記載の方法。

【請求項19】

該第１表面（５３ａ）において前記活性区域（５４）内に一つ又はそれ以上の接合障壁ダイオード（５９）及び／又はショットキーダイオードを形成するステップを更に有している請求項１６乃至１８の内のいずれか１項に記載の方法。

【請求項20】

前記電子装置が、ショットキーダイオード、ＰｉＮダイオード、ＰＮダイオード、ＭＰＳ装置、ＪＢＳダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ、パワー装置からなるグループから選択されるものである請求項１１乃至１９の内のいずれか１項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子装置及び該電子装置を製造する方法に関するものである。特に、該電子装置はＳＩＣを基礎とした装置であり且つ向上された堅牢性を有している。

【背景技術】

【0002】

半導体業界は、特にパワー適用例に対してのダイオード又はトランジスタ等の電子部品を製造するためにシリコンカーバイド（ＳｉＣ）にかなりの興味を示している。

【0003】

その異なるポリタイプ（例えば、３Ｃ－ＳｉＣ，４Ｈ－ＳｉＣ，６Ｈ－ＳｉＣ）においてのシリコンカーバイド基板において形成された電子装置は、低オン状態出力抵抗、低リーク電流、高い動作温度及び高い動作周波数に対する耐久性などの多くの利点を有している。

【0004】

しかしながら、ＳｉＣを基礎とした電子装置の開発及び製造は、パッシベーション層（これらの電子装置に含まれており且つ、例えば、該電子装置のＳｉＣの半導体ボディ上を延在している）の電気的及び機械的特性等の要因によって制限されている。特に、電子装置の高い動作温度に耐えることを可能とし且つ、例えば、４００ｋＶ／ｍｍより一層高い高絶縁強度を提供することを可能とするポリマー物質（例えば、ポリイミド）を使用することによって該パッシベーション層を得ることが知られている。詳細には、ポリマー物質の高絶縁強度は、そのパッシベーション層が高電界に耐え、且つ、その結果、電気的破壊を生じること無しに、従って、導電性となること無しに、該高電界を横断しての高い電位差に耐えることを保証する。

【0005】

しかしながら、ポリマー物質は、高い熱膨張率（ＣＴＥ）（例えば、ポリベンゾオキサゾール、即ちＰＩＸ、物質に対してはＣＴＥ＝４３ｅ^－６１／Ｋ）を有しており、そのことが、より低い熱膨張係数を有しているＳｉＣパッシベーション層（ＣＴＥ＝３．８ｅ^－６１／Ｋ）の接着問題を発生させる。

【0006】

特に、パッシベーション層とＳｉＣとの間の接着問題は、熱サイクルテスト（例えば、約－５０℃と約＋１５０℃との間で行われる）の期間中、又は高温度スイング（例えば、約２００℃に等しいか又はそれより一層高い動作温度差に露呈される）に露呈される電子装置の使用期間中に、発生する場合がある。パッシベーション層とＳｉＣとの間のＣＴＥにおける大きな差異のために、これらの高温スイングは、パッシベーション層とＳｉＣとの間の界面において機械的応力を発生し、それはＳｉＣ半導体ボディに対してパッシベーション層の剥離（少なくとも部分的に）となる場合がある。

【0007】

この剥離が十分に広範なものである場合（例えば、パッシベーション層のどの部分も異なる電位に設定されている電子装置の２つのメタリゼーション間に介在しておらず、従って空気のみによって互いに分離されている）には、前記界面において電気放電が発生し、その結果、電子装置自身の損傷となる場合がある。特に、電子装置の損傷の危険性は、それが逆バイアス条件で使用される場合には、耐えるべき高い電圧差（例えば、１０００Ｖよりも一層高い）のために、増加する。

【0008】

この問題に対処する既知の解決手段は、ＳｉＣ半導体ボディとの界面においての機械的応力を制限すべく設計されたパッシベーションマルチ層を形成するために互いに異なる物質（例えば、窒化シリコン、シリコン酸化物及びポリイミドを互いに連続して）からなる複数個の誘電体層を使用することを包含している。

【0009】

図１は、軸Ｘ，Ｙ，Ｚの（３軸）カーテシアン座標系における横断面図において、既知のタイプの電子装置１（ここでは、例示として、ＪＢＳ、即ちジャンクションバリアショットキーダイオード）の一部を示している。

【0010】

該ＪＢＳ装置１は、表面３ｂと反対側に表面３ａを有するＮ型のＳｉＣからなる半導体ボディ３を有している。該半導体ボディは、例えば、基板と、夫々の値のドーピング濃度を有しており且つＮ型の該基板上にエピタキシャル的に成長させた１個又はそれ以上の領域とを包含している。該ＪＢＳ装置１は、更に、上部表面３ａに面しており且つ各々が半導体ボディ３におけるＰ型の夫々の注入領域と半導体ボディ３の上部表面３ａのレベルにおいて該注入領域上のオーミックコンタクトを包含している、該半導体ボディ３内に複数の接合障壁（ＪＢ）要素９を有している。ＪＢＳ装置１は、更に、第１メタリゼーション８を有しており、それは、夫々のオーミックコンタクトを介して接合障壁要素９と電気的にコンタクトして上部表面３ａ上を延在している。ＪＢＳ装置１は、更に、端部終端領域（又は保護リング）１０、特にＰ型の注入領域、を有しており、それは該ＪＢ要素９を完全に取り囲んでいる。

【0011】

ショットキーダイオード１２が、半導体－金属ショットキー接合が形成されている箇所においてアノードメタリゼーション８と半導体ボディ３との間の界面において形成されている。ＪＢ要素９とショットキーダイオード１２とを包含しているＭＰＳ装置１の領域（即ち、保護リング１０内に包含されている領域）が、ＪＢＳ装置１の活性区域４である。

【0012】

ＪＢＳ装置１は、更に、第２メタリゼーション６を包含しており、それは、底部表面３ｂ上を延在している。第１及び第２メタリゼーション８，６は、夫々、電気的アノード及びカソード端子を形成しており、それらはＪＢＳ装置１の使用期間中にバイアスさせることが可能である。

【0013】

端部終端領域１０の外側には電気的に受動的な領域１６が延在している。

【0014】

端部終端領域１０上を、絶縁性又は誘電体物質、特にシリコン酸化物（ＳｉＯ_２）、からなる絶縁層１８が部分的に延在している。

【0015】

第１メタリゼーション８は、端部終端領域１０が絶縁層１８によって被覆されていない箇所において端部終端領域１０の一部と電気的にコンタクトしており、且つ該絶縁層１８上を部分的に延在している。ここでは窒化シリコン（ＳｉＮ）からなるインターフェース層２０が、第１メタリゼーション８及び絶縁層１８上を延在している。更に、ＪＢＳ装置１は、特にポリイミドからなるパッシベーション層２２を有しており、それは、インターフェース層２０上を延在している。即ち、インターフェース層２０は、パッシベーション層２２と下側の層、ここでは第１メタリゼーション８及び絶縁層１８、との間のインターフェースとして作用する。インターフェース層２０は省略することが可能であるが、本発明者等が知得したところでは、インターフェース層２０は、パッシベーション層２２とその下側の層との間の付着性を改善するものである。

【0016】

ベークライト等の樹脂からなる保護層２４が、パッシベーション層２２上を延在しており、パッケージ（不図示）内に挿入された場合にＪＢＳ装置１を保護する。

【0017】

しかしながら、上述したように、インターフェース層２２はパッシベーション層２２とその下側の層との間の付着性を改善するものであるが、ＪＢＳ装置１の使用又はテストの幾つかの臨界的条件（例えば、熱－機械的又は熱応力）がパッシベーション層２２のインターフェース層２０からの剥離又は部分的な分離を発生させる場合がある。このことは、特に、高温（例えば、１５０℃を超えるもの）の使用によって発生される応力条件において発生する。この影響は、ＪＢＳ装置１を構造的に脆性のものとさせることに加えて、ＪＢＳ装置１の電気的動作に影響を与える不所望の電気的放電を発生させることに寄与する原因である場合がある。実際に、本発明者等が知得したところでは、例えば組立期間中における機械的応力の現象が、第１金属層８においてこれらの電気的放電の原因であるその厚さ全体にわたって局所的な亀裂を発生させるような応力をインターフェース層２０内に発生させる場合がある。これらの問題は、電子装置１が高い熱スイングに及び逆バイアス条件においての高い電圧差に露呈される場合にはより一層顕著である。

【発明の概要】

【発明が解決しようとする課題】

【0018】

本発明は、上述した従来技術の問題点を解消し、堅牢性を向上させたＳＩＣを基礎とする電子装置及びその電子装置を製造する方法を提供することを目的とする。

【課題を解決するための手段】

【0019】

本発明によれば、特許請求の範囲に定義した如き、電子装置及び電子装置を製造する方法が提供される。

【0020】

本発明を一層良く理解するために、添付の図面を参照して、純粋に非制限的な例としての本発明の好適実施例について以下に説明する。

【図面の簡単な説明】

【0021】

【図1】既知のタイプの電子装置を例示した断面図。

【図2】本発明の１実施例に基づく電子装置を例示した断面図。

【図3A】本発明の１実施例に基づいて図２の電子装置を製造する方法の或るステップにおける状態を示した断面図。

【図3B】本発明の１実施例に基づいて図２の電子装置を製造する方法の或るステップにおける状態を示した断面図。

【図3C】本発明の１実施例に基づいて図２の電子装置を製造する方法の或るステップにおける状態を示した断面図。

【図3D】本発明の１実施例に基づいて図２の電子装置を製造する方法の或るステップにおける状態を示した断面図。

【図4】本発明の別の実施例に基づく電子装置を例示した断面図。

【発明を実施するための形態】

【0022】

図２は、本発明の一つの側面に基づく電子装置５０を、図１の軸Ｘ，Ｙ，Ｚからなる同じ（３軸）カーテシアン座標系における横断面図で示している。特に、装置５０は、図１を参照して説明したものと同様のＪＢＳダイオードであるが、本発明は、この装置のみに制限されるものでは無く、ＭＯＳＦＥＴ、ＩＧＢＴ、ＭＰＳ、ショットキーダイオード、ＰＮダイオード、ＰｉＮダイオード等の特にパワー装置においてのその他のタイプの電子装置にも適用可能である。

【0023】

電子装置５０は、図２を参照して例示される以下に説明する要素を有している。

【0024】

Ｎ又はＰタイプ（以下の説明においては、Ｎ型のドーピングを例として使用する）にドーピングされておりＳｉＣからなる半導体ボディ（即ち、基板と、オプションとして、その上に成長された一つ又はそれ以上のエピタキシャル層とを包含している）５３は、軸Ｚ方向において表面５２ａと反対側の表面５３ｂとが設けられている。半導体ボディ５３は、本例においては、その上にドリフト層（エピタキシャル層）５３”が成長されている基板５３’を包含しており、それは、Ｎ型のＳｉＣ（特に、４Ｈ－ＳｉＣであるが、これらに限定するわけではないが２Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ、及び６Ｈ－ＳｉＣなどのその他のポリタイプを使用することも可能）から構成されている。例えば、該基板は、１×１０^１９ａｔ／ｃｍ^３と１×１０^２２ａｔ／ｃｍ^３との間のＮ型ドーパントの濃度を有しており、且つ表面５３ａと５３ｂとの間で軸Ｚに沿って測定した厚さが３００μｍと４５０μｍとの間で、特に約３６０μｍに等しい値を有している。該ドリフト層は、該基板のドーパント濃度よりも一層低いドーパント濃度及び例えば５μｍと１５μｍとの間の厚さを有している。

【0025】

オーミックコンタクト層５６（例えば、ニッケルシリサイドからなる）が、基板５３の表面５３ｂ上を延在しており、且つ、例えばＴｉ／ＮｉＶ／Ａｇ又はＴｉ／ＮｉＶ／Ａｕからなる本例においてはカソードメタリゼーションであるメタリゼーション５７がオーミックコンタクト領域５６上を延在している。

【0026】

Ｐ型の一つ又はそれ以上のドープ領域５９’が上部表面５３ａと面して半導体ボディ５３（特に、該ドリフト層において）内に延在しており、各ドープ領域５９’は、各ドープ領域５９’が夫々の接合障壁（ＪＢ）要素５９を形成するように夫々のオーミックコンタクト（不図示であり且つ既知のタイプのもの）を収容している。端部終端領域６０、即ち保護リングであって特にＰ型の更なるドープ領域、が該ドリフト層内を延在しており、上部表面５３ａに面しており且つＪＢ要素５９を完全に取り囲んでいる（平面図において、軸Ｘ及びＹによって定義される面ＸＹにおいて）。端部終端領域６０は省略することが可能である。

【0027】

絶縁層６１（絶縁性又は誘電体物質、即ちシリコン酸化物又はＴＥＯＳからなる）が、ＪＢ要素５９を完全に取り囲み（面ＸＹ内において）且つ保護リング６０（存在する場合に）と部分的に重畳するように上部表面５３ａ上を延在している。

【0028】

メタリゼーション５８，本例においては、例えばＴｉ／ＡｌＳｉＣｕ又はＮｉ／ＡｌＳｉＣｕからなるアノードメタリゼーション、が、絶縁層６１によって外側が区画化された上部表面５３ａの一部の上（即ち、ＪＢ要素５９／活性区域５４において）、及び、部分的に、絶縁層６１の上を延在している。

【0029】

一つ又はそれ以上のショットキーダイオード６２が、ドープ領域５９’に沿って、半導体ボディ５３とアノードメタリゼーション５８との間の界面に形成されている。特に、（半導体－金属）ショットキー接合が、アノードメタリゼーション５８の夫々の部分と直接的に電気的コンタクトしている半導体層５３の部分によって形成されている。

【0030】

更に、夫々のドープ領域５９’内に延在する各オーミックコンタクトは、それを収容しているドープ領域５９’の電気的固有抵抗の値よりも一層低い電気的固有抵抗の値を有している電気的接続を提供している。従って、ＪＢ要素５９はＰｉＮダイオードである。

【0031】

ＪＢ要素５９とショットキーダイオード６２とを包含する電子装置５０の領域（即ち、保護リング６０によって区画化される領域）は、電子装置５０の活性区域５４である。

【0032】

活性区域５４の外側、即ち端部終端領域６０を越えて、半導体ボディ５３の横表面５３ｃが存在しており、それは、例えば、上部表面５３ａに対して実質的に直交して延在している。横表面５３ｃは、複数個の電子装置５０が得られるＳｉＣウエハのダイシング即ち個別化ステップによって形成される。そのダイシングステップは、同一のウエハの一つの電子装置５０を別の装置５０から分離する機能を有している。ダイシングは、それから電子装置５０が得られるＳｉＣウエハのスクライブライン（不図示）において行われ、このスクライブラインは、面ＸＹにおいて少し離れて、活性区域５４と、保護リング６０と、絶縁層６１とを取り囲む。

【0033】

例えばベークライト等の樹脂からなる保護層７４が、パッシベーション層６９上を延在しており、パッケージ（不図示）内に挿入された場合に、電子装置５０を保護する。

【0034】

特に誘電体又は絶縁性物質（例えば、シリコン酸化物又はＴＥＯＳ等の絶縁層６１に使用するものと同じ物質）からなる更なる絶縁層６４が、アノードメタリゼーション５８及びアノードメタリゼーション５８に沿って露出されている絶縁層６１上を延在している。

【0035】

絶縁層６１は、例えば、軸Ｚに沿って、０．５μｍと２μｍとの間の厚さを有しており、絶縁層６４は、例えば、軸Ｚに沿って、０．５μｍと２μｍとの間の厚さを有している。

【0036】

ここでは窒化シリコン（ＳｉＮ）からなるインターフェース層６３が絶縁層６４上を延在している。

【0037】

パッシベーション層６９がインターフェース層６３上を延在している。インターフェース層６３は、パッシベーション層６９とその下側の層、ここでは絶縁層６４、との間のインターフェースとして作用する。

【0038】

本発明の一つの側面によれば、パッシベーション層６９は、絶縁性又は誘電体物質で、特に絶縁層６４のものと同じ物質、からなる。この様に、使用又はテスト期間中に装置５０が露呈されるどのような潜在的な熱応力も、インターフェース層６３上に、応力の点で、顕著な影響を与えるものではなく、従って、亀裂が発生する可能性はより少ない。パッシベーション層６９は、例えば、シリコン酸化物又はＴＥＯＳからなる。

【0039】

図２の電子装置５０を製造するステップについて図３Ａ－３Ｄを参照して以下に説明するが、本発明を理解するために有用である製造ステップに制限されている。図３Ａ－３Ｄは図２のものと同じ３軸系で示されている。

【0040】

図３Ａを参照すると、前述し（従って、ここでは更なる説明を割愛する）且つ同じ参照番号で識別した電子装置５０の要素を形成する構成とされた製造ステップ後の、ＳｉＣ半導体ボディ５３を包含しているウエハが提供される。

【0041】

図３Ａを参照すると、絶縁層６１及びアノードメタリゼーション５８を形成した後に、絶縁層６４を形成するための絶縁性又は誘電体物質の付着ステップを実施する。このステップは、例えば、ＣＶＤ又はＬＰＣＶＤプロセスによって実施される。絶縁層６１は、該ウエハの全表面上に形成され且つ、特に、アノードメタリゼーション５８と絶縁層６１とを完全に被覆する。

【0042】

次いで、図３Ｂを参照すると、絶縁層６４を形成した後に、例えば、窒化シリコンのＣＶＤタイプの付着によって、絶縁層６３を形成する。該ウエハの全表面上にインターフェース層６３を形成し、且つ、特に、絶縁層６４を完全に被覆させる。

【0043】

次いで、図３Ｃを参照すると、パッシベーション層６９を形成する。このステップは、ＣＶＤ又はＬＰＣＶＤ技術を使用して付着させた、例えばシリコン酸化物又はＴＥＯＳなどの絶縁物質の付着を目論むものである。パッシベーション層６９は、例えば、１μｍと１０μｍとの間の範囲内で選択される厚さを有している。

【0044】

パッシベーション層６９は、インターフェース層６３を完全に被覆し、且つ、必要に応じて、パターン形成させることが可能である（例えば、リソグラフィ及びエッチングステップによって）。

【0045】

本製造プロセスはにおいては、次いで、電子装置５０の更なる要素を形成するためのその後のステップが続いて行われるが、ここでの詳細な説明は割愛する（例えば、オーミックコンタクト層５６及びカソードメタリゼーション５７の形成等）。

【0046】

図４は、本発明の更なる実施例に基づく電子装置１００を例示している。電子装置１００は、図１及び２のものと同じ軸Ｘ，Ｙ，Ｚからなる同じ（３軸）カーテシアン座標系で示されている。特に、電子装置１００は、図１及び２を参照して説明してきたものと同様のＪＢＳダイオードであるが、この場合にも、本発明は、ＪＢＳ装置のみに制限されるべきものではなく、ＭＯＳＦＥＴ、ＩＧＢＴ、ＭＰＳ、ショットキーダイオード、ＰＮダイオード、ＰｉＮダイオード等の特にパワー装置において、その他のタイプの電子装置においても適用可能なものである。

【0047】

図２の電子装置５０と共通の電子装置１００の要素には同じ参照番号を付しており、それらの更なる説明は割愛する。

【0048】

特に、電子装置１００は、絶縁層６４を包含していない。従って、本実施例においては、インターフェース層６３が、アノードメタリゼーション５８と、及び絶縁層６１との上を直接延在すると共にそれらとコンタクトしている。

【0049】

前述したタイプのパッシベーション層６９がインターフェース層６３上を延在しており且つアノードメタリゼーション５８及び絶縁層６１からインターフェース層６３によって物理的に離隔されている。電子装置１００を製造するステップは、図３Ａ－３Ｄを参照して説明したものと同様であるが、絶縁層６４の形成に関するステップが異なっている。

【0050】

本発明に関する本開示の特性を検討することから、本発明から得られる利点は明らかである。

【0051】

特に、本発明に基づいて得られるパッシベーション層は、特に堅牢であり且つ電子装置の熱応力テスト期間中に信頼性がある。更に、それは、インターフェース層６３の亀裂を発生させる応力の伝播を減少させる。

【0052】

換言すると、本発明（ポリマー物質からなるパッシベーション層６９を設ける必要性を回避している）は、電子装置５０，１００の高い電気的性能を保証し、且つ、同時に、ポリマーパッシベーション層の起こりえる剥離とリンクされている（例えば、電子装置５０，１００の熱サイクル又は使用サイクルの後に続く）構造的問題を解消している。

【0053】

以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施の態様に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変更及び修正を行うことが可能であることは勿論である。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図4】