特開 2023-79292 半導体記憶装置、データ書込方法及び半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023079292

(43)【公開日】2023-06-08

(54)【発明の名称】半導体記憶装置、データ書込方法及び半導体記憶装置の製造方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20230601BHJP

   G11C 29/44 20060101ALI20230601BHJP

   G06F 11/10 20060101ALI20230601BHJP

   G06F 11/14 20060101ALI20230601BHJP

【ＦＩ】

G06F12/00 550B

G11C29/44 110

G06F12/00 597U

G06F11/10 668

G06F11/10 662

G06F11/14 602D

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2021192681

(22)【出願日】2021-11-29

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】岡田 敏治

【テーマコード（参考）】

5B160

5L206

【Ｆターム（参考）】

5B160NA02

5L206AA10

5L206BB12

5L206HH05

(57)【要約】

【目的】リフレッシュ処理に費やす時間の増大及び歩留まり低下を招くことなく、データ保存期間を延ばすことが可能な半導体記憶装置、データ書込方法、及び半導体記憶装置の製造方法を提供することを目的とする。
【構成】書込指令に応じてメモリデバイスのブロックの各々に情報データを書き込むデータ書込部と、情報データが各ブロックに書き込まれる度に、書込み先のブロックから情報データを読み出し、読み出した情報データに生じているエラービットの数をブロック毎に検出するベリファイ処理部と、エラービットの数が所定の閾値以上である場合には当該書込み先のブロックとは異なる他のブロックに情報データの書き込みを行う再書込処理部と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

データを保持する複数のブロックを有するメモリデバイスと、
前記メモリデバイスを制御するメモリ制御部と、を含み、
前記メモリ制御部は、
書込指令に応じて前記メモリデバイスのブロックの各々に情報データを書き込むデータ書込部と、
前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するベリファイ処理部と、
前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行う再書込処理部と、を有することを特徴とする半導体記憶装置。

【請求項2】

前記メモリ制御部は、
前記複数のブロックのうちで未使用のブロック、又は前記エラービットの数が前記所定の閾値以上となるブロックに、前記情報データをバックアップデータとして書き込むバックアップ書込処理部を含むことを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

前記バックアップ書込処理部では、前記データ書込部又は前記再書込処理部によって情報データが書き込まれたブロックのうちから検出された前記エラービットの数が多い順にブロックを選択し、選択したブロックに書き込まれているデータを前記バックアップデータとすることを特徴とする請求項２に記載の半導体記憶装置。

【請求項4】

前記メモリデバイスはＮＡＮＤ型フラッシュメモリであり、
前記メモリ制御部は、前記情報データをシングルレベルセル方式、トリプルレベル方式及びマルチレベル方式のうちの１の方式で書込み、前記バックアップデータを前記シングルレベルセル方式、前記トリプルレベル方式及び前記マルチレベル方式のうちの他の方式で書き込むことを特徴とする請求項２又は３に記載の半導体記憶装置。

【請求項5】

前記メモリ制御部は、前記ブロックから読み出された情報データに対して誤り検出及び誤り訂正処理を施す誤り検出訂正回路を含み、
前記エラービットの数が前記誤り検出訂正回路で誤り訂正可能なエラービット数の限界値を超えた場合に、前記バックアップデータを、前記エラービットの数が前記限界値を超えたブロックに書き込むことでデータを復元することを特徴とする請求項２～４のいずれか１に記載の半導体記憶装置。

【請求項6】

前記再書込処理部は、
前記エラービットの数が前記閾値以上となる場合に、前記書込み先のブロックをマージンブロックとするマージンブロック設定部と、
前記複数のブロック内において前記書込み先となるブロックが一巡した場合には、前記閾値の値を所定値だけ増加したものを新たな閾値として設定する閾値増加部と、
前記複数のブロック内において前記書込み先となるブロックが一巡した場合には、前記マージンブロックを新たな書込み先のブロックとして前記情報データの再書き込みを行う再書込部と、を含み、
前記ベリファイ処理部で検出された、前記新たな書込み先のブロックから読み出された情報データにおけるエラービットの数が、前記閾値以上である場合には前記新たな書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行うことを特徴とする請求項１に記載の半導体記憶装置。

【請求項7】

データを保持する複数のブロックを有するメモリデバイスと、
前記メモリデバイスを制御するメモリ制御部と、を含み、
前記メモリ制御部は、
書込指令に応じて前記メモリデバイスのブロックの各々に情報データを書き込むデータ書込部と、
前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するベリファイ処理部と、
前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行う再書込処理部と、
リフレッシュ指令に応じて、前記複数のブロックの各々から前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出し、当該エラービットの数が前記閾値以上となるブロックに、前記読み出した情報データに誤り訂正を施したデータを書き込むリフレッシュ制御部と、を有することを特徴とする半導体記憶装置。

【請求項8】

前記メモリ制御部は、前記複数のブロックのうちで未使用のブロック、又は前記エラービットの数が前記所定の閾値以上であるブロックに、前記情報データをバックアップデータとして書き込むバックアップ書込処理部を含み、
前記リフレッシュ制御部は、前記エラービットの数が前記誤り訂正可能なエラービット数の限界値を超えている場合には、前記エラービットの数が前記限界値を超えているブロックに前記バックアップデータを書き込むことでデータを復元することを特徴とする請求項７に記載の半導体記憶装置。

【請求項9】

データを保持する複数のブロックを有するメモリデバイス、及び前記メモリデバイスを制御するメモリ制御部を有する半導体記憶装置の前記メモリ制御部によって行われるデータ書込方法であって、
書込指令に応じて前記メモリデバイスのブロックの各々に情報データを書き込むステップと、
前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するステップと、
前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行うステップと、を有することを特徴とするデータ書込方法。

【請求項10】

前記エラービットの数が前記誤り訂正可能なエラービット数の限界値を超えている場合には、前記エラービットの数が前記限界値を超えているブロックに前記バックアップデータを書き込むことでデータを復元するステップを含むことを特徴とする請求項９に記載のデータ書込方法。

【請求項11】

データを保持する複数のブロックを有するメモリデバイス、及び前記メモリデバイスを制御するメモリ制御部を含む半導体ＩＣを製造する半導体ＩＣ製造工程と、
前記半導体ＩＣの前記メモリデバイスに情報データを書き込むデータ書込工程と、
前記半導体ＩＣに熱を加えて基板に実装する実装工程と、
前記半導体ＩＣの前記メモリデバイスにリフレッシュ処理を施すリフレッシュ工程と、を有し、
前記データ書込工程では、前記メモリ制御部が、
前記メモリデバイスのブロックの各々に情報データを書き込むステップと、
前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するステップと、
前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行うステップと、を実行し、
前記リフレッシュ工程では、前記メモリ制御部が、
前記複数のブロックの各々から前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出し、当該エラービットの数が前記閾値以上となるブロックに、前記読み出した情報データに誤り訂正を施したデータを書き込むステップを実行することを特徴とする半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置、半導体記憶装置にデータを書き込むデータ書込方法、及び半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

近年、半導体記憶装置の記憶容量の増大化に伴い、ビット単価が安価なＮＡＮＤ型フラッシュメモリが普及している。

【0003】

ところで、ＮＡＮＤ型フラッシュメモリの大容量化や高集積化に伴い、書き込んだデータの経年変化や集中した読み出し動作により、保存したデータが正しく読み出せなくなるという問題が顕著化している。すなわち、保存データを担う電荷の低下や、読み出し動作による隣接メモリセルへの微量な電荷の蓄積に起因して、保存データに誤りが生じる。

【0004】

このような現象の回避策として、誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）を用いることで、生じた誤りを訂正して正しいデータに復元することが一般的に行われている。

【0005】

但し、誤り訂正符号には訂正できるビット数に限界があり、限界以上のビット数のエラーが発生した場合には、元の状態に戻すことが出来ない。

【0006】

そこで、メモリからのデータ読出時に、読み出されたデータに対して誤り検出処理を施し、エラービット数が所定の閾値より多い場合に、誤り訂正後のデータをメモリに書き戻す（リフレッシュ処理）というリフレッシュ制御を実行するようにした半導体メモリが提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１３－１２５３０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところで、近年、ＮＡＮＤ型のフラッシュメモリを、読出し専用のＲＯＭ（read only memory）として用いるようにした製品が登場している。

【0009】

この際、メーカ側では、このようなＲＯＭ用途のフラッシュメモリとして、情報データ（プログラム等を含む）を予め書込んだものを出荷する。当該フラッシュメモリを入荷した商品メーカ側では、情報データ書き込み済みのフラッシュメモリを基板実装する。

【0010】

しかしながら、この基板実装時の半田付け等でフラッシュメモリに加えられる高熱により、データ保持を担う電荷が低下してしまい、フラッシュメモリのデータ保存期間が当初予定していた期間長よりも短くなる場合があった。

【0011】

そこで、読み出されたデータに生じるエラービットの数が多いブロックに対しては、データの再書き込みを行うというリフレッシュ処理をフラッシュメモリに施すことで、このような状況を回避することが考えられる。

【0012】

しかしながら、情報データ書込み直後のフラッシュメモリにおいても、読み出されたデータに生じるエラービットの数が所定の閾値を超えるブロックが多数となる場合がある。よって、このような状態にあるフラッシュメモリにリフレッシュ制御を施すと、データの再書き込み対象となるブロックが多数となるため、リフレッシュ制御に費やされる時間が長くなるという問題が生じる。

【0013】

また、フラッシュメモリ等の半導体記憶装置では、製品出荷前の機能テストにおいて書き込んだデータが正しく読み出されなかった場合には不良品扱いとなるので、このような状態を回避して歩留まりの向上を図ることが望まれている。

【0014】

そこで、本発明は、リフレッシュ制御に費やす時間の増大及び歩留まり低下を招くことなく、データ保存期間を延ばすことが可能な半導体記憶装置、データ書込方法、及び半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

本発明に係る半導体記憶装置は、データを保持する複数のブロックを有するメモリデバイスと、前記メモリデバイスを制御するメモリ制御部と、を含み、前記メモリ制御部は、書込指令に応じて前記メモリデバイスのブロックの各々に情報データを書き込むデータ書込部と、前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するベリファイ処理部と、前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行う再書込処理部と、を有する。

【0016】

また、本発明に係る半導体記憶装置は、データを保持する複数のブロックを有するメモリデバイスと、前記メモリデバイスを制御するメモリ制御部と、を含み、前記メモリ制御部は、書込指令に応じて前記メモリデバイスのブロックの各々に情報データを書き込むデータ書込部と、前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するベリファイ処理部と、前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行う再書込処理部と、リフレッシュ指令に応じて、前記複数のブロックの各々から前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出し、当該エラービットの数が前記閾値以上となるブロックに、前記読み出した情報データに誤り訂正を施したデータを書き込むリフレッシュ制御部と、を有する。

【0017】

本発明に係るデータ書込方法は、データを保持する複数のブロックを有するメモリデバイス、及び前記メモリデバイスを制御するメモリ制御部を有する半導体記憶装置の前記メモリ制御部によって行われるデータ書込方法であって、書込指令に応じて前記メモリデバイスのブロックの各々に情報データを書き込むステップと、前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するステップと、前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行うステップと、を有する。

【0018】

本発明に係る半導体記憶装置の製造方法は、データを保持する複数のブロックを有するメモリデバイス、及び前記メモリデバイスを制御するメモリ制御部を含む半導体ＩＣを製造する半導体ＩＣ製造工程と、前記半導体ＩＣの前記メモリデバイスに情報データを書き込むデータ書込工程と、前記半導体ＩＣに熱を加えて基板に実装する実装工程と、前記半導体ＩＣの前記メモリデバイスにリフレッシュ処理を施すリフレッシュ工程と、を有し、前記データ書込工程では、前記メモリ制御部が前記メモリデバイスのブロックの各々に情報データを書き込むステップと、前記情報データが各ブロックに書き込まれる度に、書込み先のブロックから前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出するステップと、前記エラービットの数が所定の閾値以上である場合には前記書込み先のブロックとは異なる他のブロックに前記情報データの書き込みを行うステップと、を実行し、前記リフレッシュ工程では、前記メモリ制御部が、前記複数のブロックの各々から前記情報データを読み出し、読み出した情報データに生じているエラービットの数を前記ブロック毎に検出し、当該エラービットの数が前記閾値以上となるブロックに、前記読み出した情報データに誤り訂正を施したデータを書き込むステップを実行することを特徴とする半導体記憶装置の製造方法。

【発明の効果】

【0019】

本発明に係る半導体記憶装置では、その製造後に当該半導体記憶装置の製造元において、メモリの各ブロックに情報データを書き込みつつ、情報データが各ブロックに書き込まれる度に、書込み先のブロックから情報データを読み出し、読み出した情報データに生じているエラービットの数をブロック毎に検出する。ここで、エラービットの数が所定の閾値未満である場合には書込み先のブロックへのデータ書込みが成功したと判定する。しかしながら、エラービットの数が閾値以上である場合には書込み先のブロックへのデータ書込みが失敗したと判定して、当該書込み先のブロックとは異なる他のブロックに情報データの書き込みを行う。

【0020】

これにより、データの読出し時において、ブロック毎に、読出データに生じるエラービットの数が所定の閾値未満となる状態、つまり誤り訂正可能なエラービット数の限界値に対して余裕を持たせた状態を有する半導体記憶装置が得られる。

【0021】

よって、当該半導体記憶装置によれば、例え実装時に高熱に晒されても、読出データに生じるエラービットの数を誤り訂正可能なエラービット数の限界値未満にすることが可能となるので、データの保存期間の延長及び歩留まりの向上を図ることができる。

【0022】

また、更なるデータの保存期間の延長を図るべく当該半導体記憶装置にリフレッシュ制御を施す場合には、実際にリフレッシュ処理（データの再書き込み）が行われる頻度を抑えることができるので、リフレッシュ制御に費やされる時間の短縮を図ることが可能となる。

【図面の簡単な説明】

【0023】

【図1】本発明に係る半導体記憶装置としての第１の実施例によるメモリ装置２００の構成を示すブロック図である。

【図2】第１の実施例によるデータ書込制御の手順を示すフローチャートである。

【図3】リフレッシュ制御の手順の一例を示すフローチャートである。

【図4】第２の実施例によるメモリ装置２００Ａの構成を示すブロック図である。

【図5】第２の実施例によるデータ書込制御の手順を示すフローチャートである。

【図6】マージンブロックバックアップ制御の手順を示すフローチャートである。

【図7】リフレッシュ制御の手順の他の一例を示すフローチャートである。

【図8】メモリ装置２００又は２００Ａを含む半導体ＩＣの製造から事前リフレッシュ制御が実施されるまでの間に行われる各工程を表す製造工程図である。

【発明を実施するための形態】

【0024】

以下、本発明の実施例について、図面を参照しつつ詳細に説明する。

【実施例0025】

図１は、本発明に係る半導体記憶装置としての第１の実施例によるメモリ装置２００の構成を示すブロック図である。

【0026】

メモリ装置２００は、外部接続されているホスト装置１００からの書込指令に応じて、プログラムデータ等を表す書込用の情報データを、自身に搭載されている例えばＮＡＮＤ型フラッシュメモリのような不揮発性半導体のメモリデバイスに書き込む。

【0027】

また、メモリ装置２００は、当該ホスト装置１００からの読出指令に応じて、上記したメモリデバイスに書き込まれている情報データを読み出し、読み出された読出データに誤り訂正を施したものをホスト装置１００に出力する。更に、メモリ装置２００は、ホスト装置１００からのリフレッシュ指令に応じて、半導体メモリデバイスから読み出した情報データに生じているエラービットの数を検出し、その数が所定閾値より多い場合に情報データの再書き込みを行うリフレッシュを実行する。

【0028】

メモリ装置２００は、図１に示すように、ＣＰＵ（Central Processing Unit）２１、ＮＡＮＤインタフェース部２２、ＮＡＮＤ型のフラッシュメモリ２３、外部インタフェース部２４、ＲＡＭ（Random Access Memory）２５、及びＣＰＵバス２６を含む。

【0029】

ＣＰＵ２１は、自身に内蔵されているＲＯＭ（図示せず）に予め格納されているリフレッシュ制御、データ書込制御、又はデータ読出制御用の各プログラムを実行する。ＣＰＵ２１は、当該プログラムを実行することで、ＣＰＵバス２６を介して、ＮＡＮＤインタフェース部２２、外部インタフェース部２４及びＲＡＭ２５を制御する。

【0030】

ＮＡＮＤインタフェース部２２は、ＣＰＵバス２６を介して書込指令、書き込み用のデータ、及び書き込み先のアドレスを受けると、このアドレスを含むブロックに対してデータ消去処理を施してから、書き込み用のデータをフラッシュメモリ２３の書き込み先のアドレスに書き込む。また、ＣＰＵバス２６を介して読出指令及び読み出し先のアドレスを受けた場合には、ＮＡＮＤインタフェース部２２は、フラッシュメモリ２３から、読み出し先のアドレスに格納されているデータを読み出し、これをＣＰＵバス２６に送出する。

【0031】

尚、ＮＡＮＤインタフェース部２２は、誤り検出訂正回路２２１、アドレスレジスタ２２２、ステータスレジスタ２２３及びチェック領域レジスタ２２４を含む。

【0032】

誤り検出訂正回路２２１は、ＣＰＵバス２６に送出された書込用のデータを誤り訂正符号化したものを書込データとして生成する。

【0033】

また、誤り検出訂正回路２２１は、フラッシュメモリ２３から読み出された読出データに対して誤り検出を行い、その誤り検出結果としてのエラービットの数を計数し、当該エラービット数を表すエラービット数情報をステータスレジスタ２２３に保持させる。なお、ステータスレジスタ２２３に保持されたエラービット数情報は、ＣＰＵ２１からの指令によってＣＰＵバス２６上に読み出される。

【0034】

アドレスレジスタ２２２は、書き込み又は読み出しに指定されたデータのアドレスを保持する。

【0035】

チェック領域レジスタ２２４は、フラッシュメモリ２３のデータ格納領域内において、誤り検出の対象とするチェック領域を示すチェック領域指定情報を記憶する。

【0036】

更に、ＮＡＮＤインタフェース部２２には、チェック領域レジスタ２２４に記憶されているチェック領域指定情報にて示されるフラッシュメモリ２３のデータ格納領域からデータを読み出し、その読出データに生じているエラービットの数を検出する機能を備えている。この際、計数されたエラービット数を表すエラービット数情報がステータスレジスタ２２３に保持され、ＣＰＵ２１からの指令に応じてＣＰＵバス２６に読み出される。

【0037】

フラッシュメモリ２３は、データ格納領域として、例えばプログラム等の情報データが記憶されるＲＯＭデータ領域、及び各種の管理情報が記憶される管理情報領域を含む。管理情報は、論理アドレス及び物理アドレス間の変換テーブルである論理・物理テーブル２３１、及びマージンブロック情報２３２を含む。なお、論理・物理テーブル２３１とは、外部から指定されたアドレス（論理アドレス）と、フラッシュメモリ２３のデータ格納領域内における物理的な位置を表すアドレス（物理アドレス）と、を対応付けしたテーブルである。マージンブロック情報２３２とは、ＲＯＭデータ領域内に含まれるマージン領域に属する未使用のブロック（マージンブロック）のブロック番号を示す。

【0038】

外部インタフェース部２４は、ホスト装置１００と接続されており、当該ホスト装置１００から送出された各種の指令、アドレス及びデータを受信し、夫々をＣＰＵバス２６に送出する。また、外部インタフェース部２４は、フラッシュメモリ２３から読み出された読出データがＮＡＮＤインタフェース部２２を介してＣＰＵバス２６に送出された場合には、当該読出データをホスト装置１００に送信する。

【0039】

ＲＡＭ２５は、プログラム実行中に使用する変数、スタック情報、及び書込データや読出データを一時的に記憶する一時バッファ領域２５１を含む。

【0040】

ここで、ホスト装置１００が、メモリ装置２００にデータを書き込ませる場合、外部インタフェース部２４に書込指令と書込み用のデータを送信する。この際、外部インタフェース部２４は、受信した書込み用のデータをＲＡＭ２５の一時バッファ領域２５１に格納し、書込指令を受けたことをＣＰＵバス２６を介してＣＰＵ２１へ通知する。ＣＰＵ２１は、その書込指令に応じて書込制御を開始し、ＮＡＮＤインタフェース部２２に、書込み先のアドレス及び書き込み用のデータが格納されている一時バッファ領域２５１を指定する。これにより、一時バッファ領域２５１に格納されている書き込み用のデータがＣＰＵバス２６上に読み出され、ＮＡＮＤインタフェース部２２により、当該書込データとしてフラッシュメモリ２３の書込み先のアドレスに書き込まれる。当該書込み処理の終了後、ＣＰＵ２１は、外部インタフェース部２４を介して書込終了をホスト装置１００に通知する。

【0041】

一方、ホスト装置１００が、メモリ装置２００に格納されているデータの読出しを行う場合、外部インタフェース部２４に読出指令を送信する。読出指令を受信した外部インタフェース部２４は、その旨をＣＰＵバス２６を介してＣＰＵ２１へ通知する。ＣＰＵ２１は、当該読出指令に応じて、読出制御を開始し、ＮＡＮＤインタフェース部２２に、読出し先のアドレス及び読出データが格納される一時バッファ領域２５１を指定する。これにより、ＮＡＮＤインタフェース部２２は、フラッシュメモリ２３からその読出し先のアドレスに格納されているデータを読み出し、読み出されたデータに誤り訂正を施した読出データをＲＡＭ２５の一時バッファ領域２５１に格納する。かかる一連の読出し処理の終了後、ＣＰＵ２１は、一時バッファ領域２５１に格納されている読出データを読み出し、これを外部インタフェース部２４を介してホスト装置１００に送信する。

【0042】

図２は、ホスト装置１００から書込指令、書き込み用のデータ及び書き込み先のアドレスを受けた場合に、ＣＰＵ２１が実行するデータ書込制御の手順を表すフローチャートである。

【0043】

まず、ＣＰＵ２１は、エラービット数に対する閾値Ｅｔｈの初期値として、書込み直後のデータ読み出しで生じる標準的なエラービット数を設定する（ステップＳ３０）。

【0044】

次に、ＣＰＵ２１は、フラッシュメモリ２３における、上記した書き込み先のアドレスのページを含むブロックの全データを消去させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ３１）。ステップＳ３１の実行により、ＮＡＮＤインタフェース部２２は、フラッシュメモリ２３の書き込み先のアドレスのページを含むブロックに対して全データを消去するデータ消去処理を施す。

【0045】

次に、ＣＰＵ２１は、書き込み先のアドレスを含むブロックに書き込み用のデータを書き込ませるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ３２）。ステップＳ３２の実行により、ＮＡＮＤインタフェース部２２は、書き込み用のデータを誤り訂正符号化したものを、書込データとして書き込み先のブロックに書き込む。

【0046】

次に、ＣＰＵ２１は、当該データの書込み先ブロックに対して以下のベリファイ処理を実施させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ３３）。ステップＳ３３の実行により、ＮＡＮＤインタフェース部２２は、当該ベリファイ処理として、まず、上記した書込み先のブロックに書き込んだ書込データをフラッシュメモリ２３から読み出す。次に、ＮＡＮＤインタフェース部２２は、この読み出したデータ（読出データ）に対して誤り検出を行うことで当該読出データに生じているエラービットの数を検出する。そして、ＮＡＮＤインタフェース部２２は、当該エラービットの数を表すエラービット数情報ＥＢをステータスレジスタ２２３に保持する。

【0047】

次に、ＣＰＵ２１は、ステータスレジスタ２２３に保持されているエラービット数情報ＥＢを読み出し、このエラービット数情報ＥＢが、閾値Ｅｔｈ未満であるか否かを判定する（ステップＳ３４）。

【0048】

ステップＳ３４において、エラービット数情報ＥＢが閾値Ｅｔｈ未満であると判定した場合、ＣＰＵ２１は、この書込みブロックに対するデータ書き込みが成功したと判断する。そして、ＣＰＵ２１は、論理・物理テーブル２３１における当該書込みブロックに対応した部分を更新させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ３５）。ステップＳ３５の実行により、ＮＡＮＤインタフェース部２２は、上記のように書き込みが成功した書込みブロックにおける論理アドレスと物理アドレスとの対応関係を示す内容で論理・物理テーブル２３１を更新する。

【0049】

次に、ＣＰＵ２１は、ホスト装置１００から送信された、次の書き込み用のデータを取り込み、これを一時バッファ領域２５１に保持させる（ステップＳ３６）。

【0050】

ステップＳ３４において、エラービット数情報ＥＢが閾値Ｅｔｈ以上であると判定した場合、ＣＰＵ２１は、当該書込みブロックに対するデータの書き込みが失敗したと判断し、この書込みブロックをマージンブロックに設定すべく、マージンブロック情報２３２を更新する（ステップＳ３７）。つまり、ステップＳ３７においてＣＰＵ２１は、書込み失敗した書込みブロックをマージンブロックに設定する為に、フラッシュメモリ２３の管理領域に保存されているマージンブロック情報２３２に、書き込み失敗のブロックを示すブロック番号を含ませるように、ＮＡＮＤインタフェース部２２を制御する。

【0051】

上記ステップＳ３６又はＳ３７の実行後、ＣＰＵ２１は、全データの書き込みが終了したか否かを判定し（ステップＳ３８）、終了していないと判定した場合には、書込み先のブロックを次のブロックに更新する（ステップＳ３９）。例えば、ＣＰＵ２１は、ＲＯＭデータ領域内において、直前に書込み先となったブロックのブロック番号を１だけインクリメントした番号のブロックを、次の書き込み先のブロックとする。尚、直前に書込み先となったブロックのブロック番号がＲＯＭデータ領域内（マージン領域を除く）の最後尾のブロック番号である場合、つまり書込み先のブロックがＲＯＭデータ領域に含まれる複数の未使用のブロックを一巡した場合には、ＣＰＵ２１は、マージン領域内の先頭のマージンブロックを次の書き込み先のブロックとする。

【0052】

次に、ＣＰＵ２１は、ＲＯＭデータ領域内において、書き込み先となるブロックが一巡したか否かを判定する（ステップＳ４０）。ステップＳ４０において、書き込み先となるブロックが一巡していないと判定した場合、ＣＰＵ２１は、上記ステップＳ３１の実行に戻り、全データの書込みが完了するまで前述した動作を繰り返し実行する。

【0053】

一方、ステップＳ４０において、書き込み先となるブロックが一巡したと判定した場合、つまり、直前のステップＳ３９において書込先のブロックが先頭のマージンブロックになった場合、ＣＰＵ２１は、閾値Ｅｔｈに所定値αを加算したものを新たな閾値Ｅｔｈとする（ステップＳ４１）。ステップＳ４１の実行後、ＣＰＵ２１は、ステップＳ３１の実行に戻り、再度のデータ書き込み（Ｓ３１、Ｓ３２）、書き込み合否の判定（Ｓ３４）及びベリファイ処理（Ｓ３３）等を含む、前述した動作を繰り返し実行する。

【0054】

すまわち、書き込み先となるブロックの一巡後にマージン領域に属するマージンブロックは、ステップＳ４１の直前の閾値Ｅｔｈに基づき書き込み失敗と判定されたものである。そこで、本発明では、ステップＳ４１によって閾値Ｅｔｈの値を増加（＋α）することで、再度のデータ書き込み時において、書き込み成功と判断する確率を高くするのである。

【0055】

尚、上記したステップＳ３０～Ｓ４１の一連の処理により、ステップＳ３８にて、全データの書き込みが終了したと判定した場合、ＣＰＵ２１は、データ書き込みに使用しなかった全ての未使用のブロックをマージンブロックに設定すべく、マージンブロック情報２３２を更新する（ステップＳ４２）。すなわち、ステップＳ４２において、ＣＰＵ２１は、フラッシュメモリ２３の管理領域に保存されているマージンブロック情報２３２に、データ書き込みに使用しなかった全ての未使用のブロックを示すブロック番号を含ませるように、ＮＡＮＤインタフェース部２２を制御する。

【0056】

ステップＳ４２の実行後、ＣＰＵ２１は、データ書込制御処理を終了する。

【0057】

以下に、情報データ書込み済みのメモリ装置２００に施すリフレッシュ制御について説明する。

【0058】

図３は、ホスト装置１００からのリフレッシュ要求に応じてＣＰＵ２１が実行するリフレッシュ制御の手順を示すフローチャートである。

【0059】

まず、ＣＰＵ２１は、ブロック番号ＢＮの初期値として「１」を設定する（ステップＳ１０）。

【0060】

次に、ＣＰＵ２１は、フラッシュメモリ２３のＲＯＭデータ領域内のブロック番号ＢＮにて示されるブロックから書込データを読み出すべくＮＡＮＤインタフェース部２２を制御する（ステップＳ１１）。ステップＳ１１の実行により、ＮＡＮＤインタフェース部２２は、当該ブロックに書き込まれている書込データをフラッシュメモリ２３から読み出す。そして、ＮＡＮＤインタフェース部２２は、この読み出した書込データに対して誤り検出処理を施し、その誤り検出結果として、エラービットの数を表すエラービット数情報ＥＢをステータスレジスタ２２３に保持する。

【0061】

次に、ＣＰＵ２１は、当該ステータスレジスタ２２３に保持されているエラービット数情報ＥＢが、所定の閾値Ｅｔｈ未満であるか否かを判定する（ステップＳ１２）。

【0062】

ステップＳ１２において、エラービット数情報ＥＢが閾値Ｅｔｈ以上であると判定した場合、ＣＰＵ２１は、リフレッシュ制御を実施させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ１３）。ステップＳ１３の実行により、ＮＡＮＤインタフェース部２２は、以下のようなリフレッシュ制御をフラッシュメモリ２３に施す。つまり、ＮＡＮＤインタフェース部２２は、ブロック番号ＢＮにて示されるブロックに書き込まれているデータの読出及び消去を順に行い、引き続きこの読み出したデータに対して誤り訂正を施したデータを、ブロック番号ＢＮにて示されるブロックに書き込む。

【0063】

ステップＳ１３の実行後、又はステップＳ１２においてエラービット数情報ＥＢが閾値Ｅｔｈ未満であると判定した場合、ＣＰＵ２１は、ブロック番号ＢＮを例えば１だけインクリメントする更新を行う（ステップＳ１４）。

【0064】

次に、ＣＰＵ２１は、フラッシュメモリ２３のＲＯＭデータ領域に属する全てのブロックに対して上記ステップＳ１１～Ｓ１４による一連の処理が終了したか否かを判定する（ステップＳ１５）。ＣＰＵ２１は、ステップＳ１５において終了したと判定されるまで、ステップＳ１１～Ｓ１４による一連の処理を繰り返し実行する。

【0065】

このようなリフレッシュ制御を例えば基板実装後のメモリ装置２００に施すことで、例え基板実装時の高熱によってエラービットの数が訂正可能なビット数の限界に近い状態にあっても、これを規定数内に抑えた状態に復帰させることができる。よって、データの保存期間の延長を図ることが可能となる。

【0066】

ところで、当該リフレッシュ制御において、エラービットの数が閾値Ｅｔｈを超えるブロックの数が多くなると、図３に示すリフレッシュ処理（Ｓ１３）の実行回数が多くなり、その分だけリフレッシュ制御に費やされる時間が長くなる。

【0067】

更に、誤り訂正可能なエラービット数の限界値を超えるページが存在する場合には、データの復元が不可となるため、その製品（メモリ装置２００）は不良品扱いとなり、歩留まりの低下を招く。

【0068】

そこで、メモリ装置２００では、メモリ装置２００として、データ保持する複数のブロックを有する不揮発性のメモリデバイス（２３）を制御するメモリ制御部（ＣＰＵ２１、ＮＡＮＤインタフェース部２２）として、以下のデータ書込部、ベリファイ処理部、及び再書込処理部を有するものを採用している。

【0069】

データ書込部（Ｓ３１、Ｓ３２）は、書込指令に応じてメモリデバイスのブロックの各々に情報データを書き込む。ベリファイ処理部（Ｓ３３）は、情報データが各ブロックに書き込まれる度に、書込み先のブロックから情報データを読み出し、読み出した情報データに生じているエラービットの数（ＥＢ）をブロック毎に検出する。再書込処理部（Ｓ３４～Ｓ４１、Ｓ３１、Ｓ３２）は、エラービットの数が所定の閾値（Ｅｔｈ）未満である場合には書込み先のブロックへのデータ書込みが成功したと判定する。一方、エラービットの数が閾値以上である場合には、再書込処理部は、書込み先のブロックへのデータ書込みが失敗したと判定し書込み先のブロックとは異なる他のブロックに情報データの書き込みを行う（Ｓ３７、Ｓ３９、Ｓ３１、Ｓ３２）。

【0070】

ここで、メモリ装置２００では、データ書込み段階で、データの書込みを行いつつ（Ｓ３１、Ｓ３２）ベリファイを行い、当該ベリファイで読み出されたデータに生じているエラービットの数を検出する（Ｓ３３）。そして、メモリ装置２００では、計数したエラービットの数が閾値（Ｅｔｈ）を下回るまで、当該閾値の値を段階的に増加（Ｓ４１）させながらデータの再書き込みを行う（Ｓ３１、Ｓ３２）ようにしている。

【0071】

これにより、データ書込みの段階で、ブロック毎に、読出データに生じるエラービットの数が所定の閾値未満となる状態、つまり誤り訂正可能なエラービット数の限界値に対して余裕を持たせた状態のメモリ装置２００が得られる。

【0072】

よって、メモリ装置２００によれば、データの保存期間の延長及び歩留まりの向上を図ることが可能となる。

【0073】

また、このメモリ装置２００に対して図３に示すリフレッシュ制御を実施する場合、実際にリフレッシュ処理（Ｓ１３）が行われる頻度が減るので、リフレッシュ制御に費やされる時間の短縮を図ることが可能となる。

【実施例0074】

図４は、本発明に係る半導体記憶装置としての第２の実施例によるメモリ装置２００Ａの構成を示すブロック図である。

【0075】

図４に示すメモリ装置２００Ａでは、図１に示す論理・物理テーブル２３１に代えて論理・物理テーブル４３１を採用し、且つバックアップテーブル４３３を新たに追加した点を除く他の構成は、図１に示すものと同一である。

【0076】

尚、論理・物理テーブル４３１には、各ブロックの論理アドレス毎に、各論理アドレスに対応付けして、データ書込み後のエラービットの数を示すエラービット情報が付加される。バックアップテーブル４３３は、論理・物理テーブル４３１と同様にフラッシュメモリ２３の管理領域に記憶されており、マージンブロックに書き込んだバックアップデータの論理アドレスと当該マージンブロックの物理アドレスと、を対応付けして示すテーブルである。

【0077】

図５は、図４に示すメモリ装置２００ＡのＣＰＵ２１が実行するデータ書込制御の手順を表すフローチャートである。

【0078】

尚、図５に示すフローチャートでは、ステップＳ３５に代えてステップＳ５５を実行し、ステップＳ４２の直後にステップＳ５０を追加で実行する点を除く他のステップ及び実行順は図２に示すものと同一である。

【0079】

よって、以下にステップＳ５５及びＳ５０の動作のみを抜粋して説明する。

【0080】

すなわち、図５に示すフローチャートでは、ステップＳ３４においてエラービット数情報ＥＢが閾値Ｅｔｈ未満であると判定した場合、ＣＰＵ２１は、ステップＳ３２でデータが書き込まれたブロック（書込みブロック）に対するデータ書き込みが成功したと判断する。ここで、ＣＰＵ２１は、論理・物理テーブル４３１における当該書込みブロックに対応した部分を更新し、且つ論理・物理テーブル４３１における書込みブロックの論理アドレスに対応付けして、ステップＳ３３で取得したエラービット数情報ＥＢを付加させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ５５）。

【0081】

また、図５に示すフローチャートでは、ステップＳ４２の実行後、ＣＰＵ２１は、マージンブロックバックアップ処理を実行する（ステップＳ５０）。

【0082】

図６は、ＣＰＵ２１が実行するマージンブロックバックアップ処理の詳細な手順を表すフローチャートである。

【0083】

図６において、先ず、ＣＰＵ２１は、フラッシュメモリ２３の管理領域に記憶されている論理・物理テーブル４３１に示される複数のブロックのうちから、エラービット数が多いブロックを選択させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ５１３）。ステップＳ５１３の実行により、ＮＡＮＤインタフェース部２２は、論理・物理テーブル４３１にて示される複数のブロックのうちから、各ブロックに対応付けされているエラービットの数が多い順に、ブロックを１つずつ選択してゆく。

【0084】

次に、ＣＰＵ２１は、選択された１のブロックに書き込まれているデータをマージンブロックに書き込ませるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ５１４）。ステップＳ５１４により、ＮＡＮＤインタフェース部２２は、選択された１のブロックのデータを読み出し、この読み出されたデータに対して誤り訂正を施したデータをバックアップデータとして、マージンブロックに書き込む。

【0085】

次に、ＣＰＵ２１は、上記のようにマージンブロックに書き込んだバックアップデータの論理アドレスと、当該マージンブロックの物理アドレスとに基づきバックアップテーブル４３３を更新させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ５１５）。

【0086】

次に、ＣＰＵ２１は、全てのマージンブロックに対してバックアップデータの書き込みが完了したか否かを判定する（ステップＳ５１６）。当該ステップＳ５１６において、バックアップデータの書き込みが完了していないと判定した場合、ＣＰＵ２１は、ステップＳ５１３の実行に戻って前述した動作を再度実行する。すなわち、マージンブロック情報２３２によって示される全てのマージンブロックにバックアップデータが書込まれるまで、ＣＰＵ２１は、ステップＳ５１３～Ｓ５１６の一連の制御を繰り返し実行する。

【0087】

ここで、ステップＳ５１６において、全てのマージンブロックにバックアップデータが書込まれたと判定した場合、ＣＰＵ２１は、図６に示すマージンブロックバックアップ処理を抜けて図５に示すデータ書込制御の実行に戻る。

【0088】

以下に、情報データ書込み済みのメモリ装置２００Ａに施すリフレッシュについて説明する。

【0089】

図７は、ホスト装置１００からのリフレッシュ要求に応じて、メモリ装置２００ＡのＣＰＵ２１が実行するリフレッシュ制御の手順を示すフローチャートである。

【0090】

まず、ＣＰＵ２１は、ブロック番号ＢＮの初期値として「１」を設定する（ステップＳ１０）。

【0091】

次に、ＣＰＵ２１は、フラッシュメモリ２３のＲＯＭデータ領域内のブロック番号ＢＮにて示されるブロックから書込データを読み出すべくＮＡＮＤインタフェース部２２を制御する（ステップＳ１１）。ステップＳ１１の実行により、ＮＡＮＤインタフェース部２２は、当該ブロックに書き込まれている書込データをフラッシュメモリ２３から読み出す。そして、ＮＡＮＤインタフェース部２２は、この読み出した書込データに対して誤り検出処理を施し、その誤り検出結果として、エラービットの数を表すエラービット数情報ＥＢをステータスレジスタ２２３に保持する。

【0092】

次に、ＣＰＵ２１は、当該ステータスレジスタ２２３に保持されているエラービット数情報ＥＢが、所定の閾値Ｅｔｈ未満であるか否かを判定する（ステップＳ１２）。

【0093】

ステップＳ１２において、エラービット数情報ＥＢが閾値Ｅｔｈ以上であると判定した場合、ＣＰＵ２１は、当該エラービット数情報ＥＢが閾値Ｅｌｉｍ未満であるか否かを判定する（ステップＳ７１）。尚、閾値Ｅｌｉは、図４に示す誤り検出訂正回路２２１にて訂正可能なエラービット数の限界値を表すものであり、閾値Ｅｔｈよりも大きい。すなわち、ステップＳ７１では、フラッシュメモリ２３から読み出した読出データに誤り検出を施した結果、そのエラービットの数（ＥＢ）が誤り検出訂正回路２２１で誤り訂正可能なエラービット数の限界を超えているか否かを判定するのである。

【0094】

ステップＳ７１において、エラービット数情報ＥＢが閾値Ｅｌｉｍ未満であると判定した場合、ＣＰＵ２１は、リフレッシュ制御を実施させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ１３）。ステップＳ１３の実行により、ＮＡＮＤインタフェース部２２は、以下のようなリフレッシュ制御をフラッシュメモリ２３に施す。つまり、ＮＡＮＤインタフェース部２２は、ブロック番号ＢＮにて示されるブロックに書き込まれているデータの読出及び消去を順に行い、引き続きこの読み出したデータに対して誤り訂正を施したデータを、ブロック番号ＢＮにて示されるブロックに書き込む。

【0095】

尚、ステップＳ７１において、エラービット数情報ＥＢが閾値Ｅｌｉｍ以上であると判定した場合、ＣＰＵ２１は、バックアップテーブル４３３内を検索する（ステップＳ７２）ことで、ブロック番号ＢＮにて示されるブロックのアドレスに対応したバックアップデータが存在するか否かを判定する（ステップＳ７３）。

【0096】

ステップＳ７３において、バックアップデータが存在すると判定した場合、ＣＰＵ２１は、以下のバックアップデータ復元処理を実施させるべくＮＡＮＤインタフェース部２２を制御する（ステップＳ７４）。ステップＳ７４の実行により、ＮＡＮＤインタフェース部２２は、まず、ブロック番号ＢＮにて示されるブロックに書き込まれているデータを消去する。そして、ＮＡＮＤインタフェース部２２は、ブロック番号ＢＮにて示されるブロックのアドレスに対応したバックアップデータを当該ブロックに書き込むことで、バックアップデータによる書込データの復元を行う。

【0097】

ここで、上記ステップＳ１３又はＳ７４の実行後、又はステップＳ１２においてエラービット数情報ＥＢが閾値Ｅｔｈ未満であると判定した場合、或いはステップＳ７３においてバックアップデータが存在しないと判定した場合、ＣＰＵ２１は、ブロック番号ＢＮを例えば１だけインクリメントする更新を行う（ステップＳ１４）。

【0098】

次に、ＣＰＵ２１は、フラッシュメモリ２３のＲＯＭデータ領域に属する全てのブロックに対して上記ステップＳ１１～Ｓ１４による一連の処理が終了したか否かを判定する（ステップＳ１５）。ＣＰＵ２１は、ステップＳ１５において終了したと判定されるまで、ステップＳ１１～Ｓ１４又はＳ７１～Ｓ７４による一連の処理を繰り返し実行する。

【0099】

このように、メモリ装置２００Ａではメモリ装置２００と同様に、データ書込み時に実施するベリファイ（Ｓ３３）において読出データに生じているエラービットの数（ＥＢ）が所定の閾値Ｅｔｈ以上となるブロックをマージンブロックとする（Ｓ３７）。ただし、メモリ装置２００Ａでは、このマージンブロックを利用して、以下のようなバックアップ処理を行う（Ｓ５０）。つまり、メモリ装置２００Ａでは、ベリファイによって読み出された読出データに生じているエラービット数（ＥＢ）が閾値Ｅｔｈ未満となるブロックを、エラービット数（ＥＢ）が多い順に選択し、選択したブロックに書き込まれているデータを、マージンブロックに書き込む（Ｓ５１４）。

【0100】

更に、メモリ装置２００Ａでは、ホスト装置１００からのリフレッシュ要求に応じて図７に示すリフレッシュ制御が実施される。

【0101】

当該リフレッシュ制御により、メモリ装置２００Ａでは、フラッシュメモリ２３から読み出された読出データに生じているエラービットの数が訂正可能なエラービット数の限界値（Ｅｌｉｍ）を超えていても、これをマージンブロックに書き込まれているバックアップデータによって復元（Ｓ７４）可能になっている。

【0102】

図８は、上記したメモリ装置２００又は２００Ａを含む半導体ＩＣの製造から事前リフレッシュ制御が実施されるまでの間に行われる各工程を表す製造工程図である。

【0103】

図８に示すように、まず、メモリ装置２００又は２００Ａを含む半導体ＩＣを製造する（半導体ＩＣ製造工程Ｇ１）。

【0104】

次に、製造された半導体ＩＣに含まれるメモリ装置２００又は２００Ａのフラッシュメモリ２３に対して、前述した図２又は図５に示すデータ書込制御の手順に沿って情報データを書き込む（データ書込工程Ｇ２）。

【0105】

ここで、当該半導体ＩＣの製造メーカは、上記した情報データ書込み済みのメモリ装置２００又は２００Ａを含む半導体ＩＣを出荷する。

【0106】

かかる半導体ＩＣによれば、例え当該半導体ＩＣの実装時に高熱に晒されても、読出データに生じるエラービットの数を誤り訂正可能なエラービット数の限界値未満にすることが可能となるので、データの保存期間の延長及び歩留まりの向上を図ることができる。更に、当該半導体ＩＣによれば、リフレッシュ制御を施す場合においても、各ブロックに対して実際にリフレッシュ処理が行われる頻度が減るので、リフレッシュ制御に費やされる時間の短縮を図ることが可能となる。

【0107】

当該半導体ＩＣを入荷した商品メーカ側では、この半導体ＩＣの電極パッド及び基板の表面に設けられた電極パッドに熱を加える熱処理を施して両者を半田付けすることで、当該半導体ＩＣを基板に実装する（実装工程Ｇ３）。

【0108】

そして、この基板に実装された半導体ＩＣのフラッシュメモリ２３に対して、前述した図３又は図７に示すリフレッシュ制御の手順に沿って保持データのリフレッシュを行う（事前リフレッシュ工程Ｇ４）。

【0109】

かかる事前リフレッシュ工程Ｇ４によれば、更なるデータ保存期間の延長及び歩留まりの向上を図ることができる。

【0110】

尚、上記実施例によるメモリ装置２００Ａでは、前述したように、バックアップ用のブロックをエラービット数の多い順に選択したが、その選択順番は限定されず、エラービット数に関与しない他の条件でバックアップ用のブロックを選択してもよい。例えば、図５に示すデータ書込処理では、閾値Ｅｔｈの値を変更（Ｓ４１）しつつベリファイ処理（Ｓ３３）を繰り返し行っているが、読出し時のデータ判定に用いるリファレンス電圧の電圧値を変更しつつベリファイ処理を繰り返し行い、読み出し対象となった回数が多いブロックをバックアップ用のブロックを選択する。

【0111】

又、メモリ装置２００Ａでは、ＮＡＮＤ型のフラッシュメモリ２３の記録方式としては、ＳＬＣ（Single Level Cell）、ＭＬＣ（Multiple Level Cell）、及びＴＬＣ（Triple Level Cell）のいずれの記録方式を採用してもよい。

【0112】

この際、フラッシュメモリ２３では、ＲＯＭデータ領域内において書込対象となる情報データを書き込む記録方式と、バックアップデータを書き込む記録方式と、を互いに異ならせてもよい。

【0113】

例えば、情報データを書き込む記録方式としてＭＬＣ又はＴＬＣ方式を採用し、バックアップデータを書き込む記録方式として、よりデータの保持品質の高いＳＬＣ方式を採用することで、バックアップの保持性能を高めるようにしてもよい。

【0114】

また、メモリ装置２００Ａでは、リフレッシュ制御にて、マージンブロックに書き込んだバックアップデータを用いてデータ復元処理（Ｓ７４）を行っているが、通常の読出し動作時に読み出された読出データのエラービット数が閾値Ｅｌｉｍを超えた場合に、データ復元処理（Ｓ７４）を実施するようにしてもよい。

【0115】

また、上記実施例では、フラッシュメモリ２３としてＮＡＮＤ型ものを採用しているが、ＮＯＲ型フラッシュメモリ等の他の不揮発性メモリであってもよい。