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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023080829
(43)【公開日】2023-06-09
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 27/06 20060101AFI20230602BHJP
H01L 21/822 20060101ALI20230602BHJP
H01L 21/336 20060101ALI20230602BHJP
H01L 29/06 20060101ALI20230602BHJP
【ＦＩ】
H01L27/06 311Z
H01L27/04 H
H01L29/78 301P
H01L29/78 301S
H01L29/06 301S
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021194351
(22)【出願日】2021-11-30
(71)【出願人】
【識別番号】319006036
【氏名又は名称】シャープ福山レーザー株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ
(72)【発明者】
【氏名】米元 久
(72)【発明者】
【氏名】前田 晃幸
【テーマコード（参考）】
5F038
5F048
5F140
【Ｆターム（参考）】
5F038AV06
5F038BH07
5F038BH13
5F038BH15
5F038DF20
5F048AB10
5F048AC01
5F048AC06
5F048BA01
5F048BB05
5F048BB08
5F048BB16
5F048BC03
5F048BC06
5F048BC18
5F048BC20
5F048BG13
5F048CC09
5F048CC15
5F048DA01
5F048DA04
5F048DA25
5F140AA31
5F140AA38
5F140AB01
5F140AC21
5F140BA01
5F140BD05
5F140BD18
5F140BE07
5F140BE10
5F140BF01
5F140BF04
5F140BF11
5F140BF18
5F140BG08
5F140BG12
5F140BG28
5F140BG34
5F140BG52
5F140BH15
5F140BH30
5F140BK13
5F140CB04
5F140CC03
5F140CC12
5F140CE07
5F140DA08
(57)【要約】
【課題】動作電圧の異なる複数のトランジスタを混載した場合に内部素子へのサージの流入を防止可能かつコンパクトな半導体装置を実現する。
【解決手段】半導体装置（１）は、半導体基板（１０１）にトランジスタ（２）と保護素子（１０）とを含む。保護素子（１０）の耐圧は、保護素子（１０）中の特定の構成における特定の距離に応じて決まり、トランジスタ（２０）の耐圧よりも小さく設定される。
半導体装置。
【選択図】図１
【解決手段】半導体装置（１）は、半導体基板（１０１）にトランジスタ（２）と保護素子（１０）とを含む。保護素子（１０）の耐圧は、保護素子（１０）中の特定の構成における特定の距離に応じて決まり、トランジスタ（２０）の耐圧よりも小さく設定される。
半導体装置。
【選択図】図１
【特許請求の範囲】
【請求項1】
トランジスタと保護素子とを同一の半導体基板に含む半導体装置であって、
前記保護素子は、
前記半導体基板の表層部に形成され、ソース電極に電気的に接続される第一活性領域と、
前記半導体基板の表層部に形成され、ドレイン電極に電気的に接続される第二活性領域と、
前記半導体基板の表層部に形成され、前記第二活性領域の一部に重なる一方で前記第一活性領域には重ならない素子分離領域と、
ゲート電極を含み、前記半導体基板の表面上に形成され、前記素子分離領域の一部および前記第一活性領域の一部に重なるゲート部と、を有し、
前記第一活性領域における前記ソース電極に接続される部分の活性と、前記第二活性領域における前記ドレイン電極に接続される部分の活性とが同じであり、
前記保護素子の耐圧は、前記半導体基板の表面に沿う方向における前記素子分離領域の前記第一活性領域側の端から前記第二活性領域側の端までの距離、および、前記半導体基板の表面に沿う方向における前記素子分離領域の前記第二活性領域側の端から前記第二活性領域の前記第一活性領域側の端までの距離、の一方または両方の設定により、前記トランジスタの耐圧よりも小さい、
半導体装置。
前記保護素子は、
前記半導体基板の表層部に形成され、ソース電極に電気的に接続される第一活性領域と、
前記半導体基板の表層部に形成され、ドレイン電極に電気的に接続される第二活性領域と、
前記半導体基板の表層部に形成され、前記第二活性領域の一部に重なる一方で前記第一活性領域には重ならない素子分離領域と、
ゲート電極を含み、前記半導体基板の表面上に形成され、前記素子分離領域の一部および前記第一活性領域の一部に重なるゲート部と、を有し、
前記第一活性領域における前記ソース電極に接続される部分の活性と、前記第二活性領域における前記ドレイン電極に接続される部分の活性とが同じであり、
前記保護素子の耐圧は、前記半導体基板の表面に沿う方向における前記素子分離領域の前記第一活性領域側の端から前記第二活性領域側の端までの距離、および、前記半導体基板の表面に沿う方向における前記素子分離領域の前記第二活性領域側の端から前記第二活性領域の前記第一活性領域側の端までの距離、の一方または両方の設定により、前記トランジスタの耐圧よりも小さい、
半導体装置。
【請求項2】
前記ゲート部は、前記素子分離領域上に形成されているゲート絶縁膜をさらに含み、
前記ゲート電極は、前記第一活性領域上、前記半導体基板上および前記ゲート絶縁膜上に一体に形成されている、請求項１に記載の半導体装置。
前記ゲート電極は、前記第一活性領域上、前記半導体基板上および前記ゲート絶縁膜上に一体に形成されている、請求項１に記載の半導体装置。
【請求項3】
前記ゲート絶縁膜は、前記第二活性領域側の前記ゲート部の端部に配置される、請求項２に記載の半導体装置。
【請求項4】
前記素子分離領域は、シャロ－トレンチアイソレーション技術で形成されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記トランジスタは、中高耐圧トランジスタを含む、
請求項１～４のいずれか一項に記載の半導体装置。
請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記トランジスタは、前記中高耐圧トランジスタよりも低い耐圧を有する低耐圧トランジスタをさらに含む、
請求項５のいずれか一項に記載の半導体装置。
請求項５のいずれか一項に記載の半導体装置。
【請求項7】
前記トランジスタは、前記半導体基板の表層部にドリフト領域を含み、前記ドリフト領域は、前記半導体基板の表面側に不純物のより高い濃度の領域を有する、請求項１～６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
電源回路において、電源電圧を取り扱う耐圧の高いトランジスタが必要とされている。また、高効率化、チップ縮小のため、中高耐圧トランジスタの低オン抵抗化が求められている。この低オン抵抗化された中高耐圧トランジスタとしては、低耐圧素子のゲート酸化膜を用い、チャネルとなるウェルを高濃度化することにより、チャネル縮小が行われたＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）、ＥＤＭＯＳ（Ｅｘｔｅｎｄ Ｄｒａｉｎ ＭＯＳ）の様なトランジスタが一般的である。
【0003】
これらのトランジスタでは、静電気放電（ＥＳＤ）サージの様な高電圧が印加された場合、ゲートが開いていない状態では強制的に耐圧以上の電圧が付加される。このため、低抵抗領域にサージ電流が集中して流れ、破壊が発生することがある。したがって、このようなサージへの対策が求められる。
【0004】
サージへの対策としては、例えば、ウェルコンタクト用のＮ＋拡散とソースＰ＋拡散の各幅を調整することにより、高耐圧能動素子の特性を維持しつつ、ＥＳＤサージに対して保護する技術が知られている（例えば、特許文献１参照）。
【0005】
また、サージへの対策としては、電源－接地間にＰＮＰ型の保護素子を配置する技術が知られている。この技術では、接地電位パッドに印加された正電位、負電位のそれぞれの静電パルスに対して、別々に保護素子を設ける必要がないため、レイアウト面積の増大が抑えられる。さらに、電源電位パッドに印加されたＥＳＤも放電することが可能とされている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１６－２７６２２号公報
【特許文献2】特開２００８－６０３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献１に記載の技術では、保護素子と内部素子の耐圧が同じとなるため、ＥＳＤサージが内部素子にも流れ、内部回路を破壊する可能性がある。
【0008】
特許文献２に記載の技術では、特許文献１に記載の技術と同様に、ＥＳＤサージが内部素子にも流れ、内部回路を破壊する可能性がある。また、特許文献２に記載の技術では、電源からのマイナスサージを高い電圧で逃がすことになる。そのため、発熱が大きくなり、素子サイズを大きくする必要がある。
【0009】
本発明の一態様は、動作電圧の異なる複数のトランジスタを混載した場合に内部素子へのサージの流入を防止可能かつコンパクトな半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0010】
上記の課題を解決するために、本発明の一態様に係る半導体装置は、トランジスタと保護素子とを同一の半導体基板に含む半導体装置であって、前記保護素子は、前記半導体基板の表層部に形成され、ソース電極に電気的に接続される第一活性領域と、前記半導体基板の表層部に形成され、ドレイン電極に電気的に接続される第二活性領域と、前記半導体基板の表層部に形成され、前記第二活性領域の一部に重なる一方で前記第一活性領域には重ならない素子分離領域と、ゲート電極を含み、前記半導体基板の表面上に形成され、前記素子分離領域の一部および前記第一活性領域の一部に重なるゲート部と、を有し、前記第一活性領域における前記ソース電極に接続される部分の活性と、前記第二活性領域における前記ドレイン電極に接続される部分の活性とが同じであり、前記保護素子の耐圧は、前記半導体基板の表面に沿う方向における前記素子分離領域の前記第一活性領域側の端から前記第二活性領域側の端までの距離、および、前記半導体基板の表面に沿う方向における前記素子分離領域の前記第二活性領域側の端から前記第二活性領域の前記第一活性領域側の端までの距離、の一方または両方の設定により、前記トランジスタの耐圧よりも小さい。
【発明の効果】
【0011】
本発明の一態様によれば、動作電圧の異なる複数のトランジスタを混載した場合に内部素子へのサージの流入を防止可能かつコンパクトな半導体装置を実現することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第一の実施形態に係る半導体装置の素子構造を模式的に示す図である。
【図2】本発明の第一の実施形態における保護素子の構造を模式的に示す図である。
【図3】本発明の第一の実施形態における保護素子の製造過程における第一の状態を模式的に示す図である。
【図4】本発明の第一の実施形態における保護素子の製造過程における第二の状態を模式的に示す図である。
【図5】本発明の第一の実施形態における保護素子の製造過程における第三の状態を模式的に示す図である。
【図6】本発明の第一の実施形態における保護素子の製造過程における第四の状態を模式的に示す図である。
【図7】本発明の第一の実施形態における保護素子の製造過程における第五の状態を模式的に示す図である。
【図8】本発明の第一の実施形態における保護素子の製造過程における第六の状態を模式的に示す図である。
【図9】本発明の第一の実施形態における保護素子の製造過程における第七の状態を模式的に示す図である。
【図10】本発明の第一の実施形態における保護素子の製造過程における第八の状態を模式的に示す図である。
【図11】本発明の第一の実施形態における保護素子の製造過程における第九の状態を模式的に示す図である。
【図12】本発明の第一の実施形態における保護素子の製造過程における第十の状態を模式的に示す図である。
【図13】本発明の第一の実施形態の保護素子およびトランジスタの電流電圧特性の一例を模式的に示す図である。
【図14】本発明の第一の実施形態の保護素子における距離Ａと保護素子の耐圧との関係の一例を模式的に示す図である。
【図15】本発明の第一の実施形態の保護素子における距離Ｂと保護素子の耐圧との関係の一例を模式的に示す図である。
【図16】本発明の第二の実施形態におけるトランジスタの素子構造による耐圧とオン抵抗との関係の一例を模式的に示す図である。
【発明を実施するための形態】
【0013】
〔本発明の実施形態の概要〕
以下の説明において、同じ構成には同じ符号を付するが、同じ構成が複数ある場合、個々の構成を区別して示すために符号にアルファベットをさらに付けて示すことがある。また、「～」はその両端を含む以上以下の数値範囲を意味する。
以下の説明において、同じ構成には同じ符号を付するが、同じ構成が複数ある場合、個々の構成を区別して示すために符号にアルファベットをさらに付けて示すことがある。また、「～」はその両端を含む以上以下の数値範囲を意味する。
【0014】
〔第一の実施形態〕
［半導体装置の構成］
本発明の第一の実施形態における半導体装置１は、図１に示されるように、保護素子１０とトランジスタ２０とを有している。保護素子１０とトランジスタ２０とは、同一の半導体基板１０１に形成されている。保護素子１０は、例えばＥＳＤ保護素子であり、トランジスタ２０は、内部素子である。トランジスタ２０は、例えば中高耐圧トランジスタであり、４０～１００Ｖ程度の耐圧を有する。
［半導体装置の構成］
本発明の第一の実施形態における半導体装置１は、図１に示されるように、保護素子１０とトランジスタ２０とを有している。保護素子１０とトランジスタ２０とは、同一の半導体基板１０１に形成されている。保護素子１０は、例えばＥＳＤ保護素子であり、トランジスタ２０は、内部素子である。トランジスタ２０は、例えば中高耐圧トランジスタであり、４０～１００Ｖ程度の耐圧を有する。
【0015】
［保護素子の構成］
図１および図２に示されるように、半導体基板１０１内部には、ウェル領域１０５、ドリフト領域１０７、Ｎ型拡散層１１３、素子分離領域１０２、ＬＤＤ（低濃度拡散層）領域１１７およびＰ＋領域１１９が半導体基板１０１の底面側からこの順で半導体基板１０１の内部に形成されている。半導体基板１０１は、例えばＰ型の半導体基板である。ウェル領域１０５は、Ｎ－の領域であり、半導体基板１０１の表層部に形成されている。
図１および図２に示されるように、半導体基板１０１内部には、ウェル領域１０５、ドリフト領域１０７、Ｎ型拡散層１１３、素子分離領域１０２、ＬＤＤ（低濃度拡散層）領域１１７およびＰ＋領域１１９が半導体基板１０１の底面側からこの順で半導体基板１０１の内部に形成されている。半導体基板１０１は、例えばＰ型の半導体基板である。ウェル領域１０５は、Ｎ－の領域であり、半導体基板１０１の表層部に形成されている。
【0016】
ドリフト領域１０７は、Ｐ－の領域であり、半導体基板１０１の表層部におけるウェル領域１０５内に形成されている。Ｎ型拡散層１１３は、Ｎ－の領域であり、半導体基板１０１の表層部におけるウェル領域１０５内に形成されている。Ｎ型拡散層１１３は、半導体基板１０１の表面に沿う方向（以下、「表面方向」とも言う）において、ドリフト領域１０７とは離れた位置にある。素子分離領域１０２は、ドリフト領域１０７およびＮ型拡散層１１３よりも半導体基板１０１の表面側に形成されている。
【0017】
素子分離領域１０２は、例えば酸化物（ＳｉＯ２）で構成されている。素子分離領域１０２は、半導体基板１０１の表層部に三つ形成されている。素子分離領域１０２Ａは、表面方向における一端側においてＮ型拡散層１１３とウェル領域１０５とに跨って形成されている。素子分離領域１０２Ｂは、表面方向におけるドリフト領域１０７の一端部とドリフト領域１０７の一端側に隣接するウェル領域１０５の部分とに跨って形成されている。素子分離領域１０２Ｃは、表面方向におけるドリフト領域１０７の他端部とドリフト領域１０７の他端側に隣接するウェル領域１０５の部分とに跨って形成されている。
【0018】
ＬＤＤ領域１１７は、Ｐ－の領域であり、Ｎ型拡散層１１３内の表層部に形成されている。ＬＤＤ領域１１７は、素子分離領域１０２Ａにその他端側で隣接して配置されている。
【0019】
Ｐ＋領域１１９は、二つ形成されている。Ｐ＋領域１１９Ａは、ＬＤＤ領域１１７内の表層部に形成されている。Ｐ＋領域１１９Ａは、素子分離領域１０２Ａにその他端側で隣接して配置されている。Ｐ＋領域１１９Ｂは、ドリフト領域１０７内の表層部に形成されている。Ｐ＋領域１１９Ｂは、素子分離領域１０２Ｂと素子分離領域１０２Ｃとの間に形成されており、素子分離領域１０２Ｂにはその他端側で隣接し、素子分離領域１０２Ｃにはその一端側で隣接している。
【0020】
半導体基板１０１の表面上には、ゲート酸化膜１１０および１１４、ポリシリコン層１１５、層間絶縁膜１２１および電極１２３がこの順で配置されている。ゲート酸化膜１１０は、半導体基板１０１の表面上であって表面方向における素子分離領域１０２Ｂの他端部においてウェル領域１０５と素子分離領域１０２Ｂとに跨って形成されている。ゲート酸化膜１１４は、半導体基板１０１の表面上であって表面方向におけるゲート酸化膜１１０以外の部分に形成されている。
【0021】
ポリシリコン層１１５は、例えば多結晶シリコンで構成されている。ポリシリコン層１１５は、ゲート酸化膜１１０および１１４上であって、表面方向におけるゲート酸化膜１１０の他端からＬＤＤ領域１１７の他端までの位置に形成されている。ポリシリコン層１１５の各側面は、ＧＰサイドウォール１１８で覆われている。ＧＰサイドウォール１１８は、例えば酸化物で形成されている。
【0022】
層間絶縁膜１２１は、例えば酸化物で構成されている。電極１２３は、層間絶縁膜１２１上に二つ形成されている。電極１２３Ａは、Ｐ＋領域１１９Ａの上方に位置し、電極１２３Ｂは、Ｐ＋領域１１９Ｂの上方に位置している。電極１２３Ａは、例えばソース電極であり、電極１２３Ｂは、例えばドレイン電極である。
【0023】
層間絶縁膜１２１は、電極１２３とＰ＋領域１１９とを連通するコンタクトホール１２２を有している。コンタクトホール１２２は、電極１２３およびＰ＋領域１１９に対応して二つ形成されており、コンタクトホール１２２Ａは、電極１２３ＡとＰ＋領域１１９Ａとを連通し、コンタクトホール１２２Ｂは、電極１２３ＢとＰ＋領域１１９Ｂとを連通する。
【0024】
保護素子１０において、Ｎ型拡散層１１３およびＰ＋領域１１９は、半導体基板１０１の表層部に形成され、ソース電極に電気的に接続される第一活性領域に該当する。また、ドリフト領域１０７およびＰ＋領域１１９は、半導体基板１０１の表層部に形成され、ドレイン電極に電気的に接続される第二活性領域に該当する。さらに、素子分離領域１０２Ｂは、半導体基板の表層部に形成され、第二活性領域の一部に重なる一方で第一活性領域には重ならない位置に形成されている。また、ポリシリコン層１１５はゲート電極に該当し、ゲート酸化膜１１０およびポリシリコン層１１５は、半導体基板１０１の表面上に形成され、素子分離領域１０２の一部および第一活性領域の一部に重なるゲート部に該当している。さらに、Ｐ＋領域１１９Ａは、第一活性領域においてソース電極に接続されており、Ｐ＋領域１１９Ｂは、第二活性領域においてドレイン電極に接続されており、いずれも同じＰ＋の活性を有している。
【0025】
また、ゲート酸化膜１１０は、素子分離領域１０２Ｂ上に形成されており、ポリシリコン層１１５は、第一活性領域上、半導体基板１０１の表面上およびゲート酸化膜１１０上に一体に形成されている。さらに、ゲート酸化膜１１０は、第二活性領域側のゲート部の端部に配置されている。
【0026】
［トランジスタの構成］
トランジスタ２０は、ドリフト領域１１２、Ｎ型拡散領域１２０およびコンタクトホール１２２Ｃをさらに有する点以外は、前述の保護素子１０と同様の構成を有している。
トランジスタ２０は、ドリフト領域１１２、Ｎ型拡散領域１２０およびコンタクトホール１２２Ｃをさらに有する点以外は、前述の保護素子１０と同様の構成を有している。
【0027】
ドリフト領域１１２は、Ｐ－の領域であり、半導体基板１０１の表層部にドリフト領域１０７と重なって形成されている。ドリフト領域１１２は、表面方向においてドリフト領域１０７よりも幅広に、しかしながらＮ型拡散層１１３とは離れて形成されている。このような構造により、トランジスタ２０は半導体基板１０１の表層部にドリフト領域１０７、１１２を含み、当該ドリフト領域は、半導体基板１０１の表面側に不純物のより高い濃度の領域を有している。
【0028】
Ｎ型拡散領域１２０は、半導体基板１０１の表層部におけるＬＤＤ領域１１７内に形成されている。Ｎ型拡散領域１２０は、表面方向において、素子分離領域１０２ＡとＰ＋領域１１９Ａとの間に形成されている。
【0029】
コンタクトホール１２２Ｃは、層間絶縁膜１２１を貫通して、電極１２３ＡとＮ型拡散領域１２０とを連通している。
【0030】
【0031】
まず、図３に示すように、半導体基板１０１の表面に、ＳＴＩ（シャロ－トレンチアイソレーション）技術を用いて深さ０．３～１．０μｍの素子分離領域１０２を形成する。素子分離領域１０２は、半導体基板１０１の表面において平坦な面を有しており、ＣＶＤ膜を埋め込んで形成するため、当該面の端には、周知のＬＯＣＯＳプロセスのようなバーズビーグ（ｂｉｒｄ’ｓ ｂｅａｋ）を有さない。このように、素子分離領域１０２はＳＴＩで形成されている。
【0032】
次いで、図４に示すように、半導体基板１０１の表面に犠牲酸化膜１０３を膜厚１０～３０ｎｍで形成する。次いで、フォトリソグラフィーを用いてレジストマスク１０４を作製する。次いで、レジストマスク１０４を介してＮ型不純物、例えばＰ（リンイオン）、をドーズ量６．０×１０１２～１×１０１３ｉｏｎｓ／ｃｍ２、エネルギー８０～３０００ＫｅＶでイオン注入し、１０００～１２００℃で熱処理する。こうして、Ｎ－のウェル領域１０５を形成する。
【0033】
次いで、図５に示すように、レジストマスク１０６を介して、Ｐ型不純物、例えばＢ（ボロンイオン）、をドーズ量６．０×１０１２～１×１０１３ｉｏｎｓ／ｃｍ２、エネルギー１００～１０００ＫｅＶでイオン注入し、１０００～１１００℃で熱処理する。こうして、ウェル領域１０５の表層部にＰ－のドリフト領域１０７を形成する。
【0034】
なお、ドリフト領域１０７を形成するためのイオン注入の条件は、保護素子１０の耐圧仕様に応じて適宜に調整することが可能である。また、素子分離領域１０２は、ウェル領域１０５とドリフト領域１０７の形成後に作製してもよい。
【0035】
次いで、図６に示すように、犠牲酸化膜１０３上にＳｉＮ膜１０８を膜厚５０～２００ｎｍで形成する。次いで、レジストマスク１０９を形成して、ＳｉＮ膜１０８および犠牲酸化膜１０３をエッチングする。次いで、８００～１１００℃の温度の酸素雰囲気中にてＰ型の半導体基板１０１上に膜厚２０～１００ｎｍのゲート酸化膜１１０を形成する。
【0036】
なお、ＳｉＮ膜１０８および犠牲酸化膜１０３のエッチングは、ドライエッチングおよびウェットエッチングのどちらの手法を用いてもよい。
【0037】
また、ゲート酸化膜１１０は、犠牲酸化膜１０３およびＳｉＮ膜１０８の形成に代えて、ＣＶＤ（化学気相成長）法により形成した酸化膜から形成してもよい。この場合、周知のＣＶＤ法により、半導体基板１０１の表面に当該酸化膜を膜厚２０～１００ｎｍで形成する。次いで、ゲート酸化膜１１０を形成する領域を覆うようにレジストマスクを形成し、レジストマスクで覆われていない領域をドライエッチングまたはウェットエッチングしてゲート酸化膜１１０を形成する。
【0038】
ここまでの製造過程は、保護素子１０およびトランジスタ２０のいずれも同様である。
【0039】
次いで、図７に示すように、レジストマスク１１１を形成する、次いで、レジストマスク１１１を介してＮ型不純物、例えばＢ（ボロンイオン）、をドーズ量６．０×１０１２～８×１０１２ｉｏｎｓ／ｃｍ２、エネルギー１００～２５０ＫｅＶでイオン注入し、９００℃～１１００℃で熱処理する。こうして、トランジスタ２０の製造領域において、ドリフト領域１０７の表層側にＰ－のドリフト領域（図１の符号１１２）を形成する。保護素子１０には、オン抵抗の低減は通常要求されない。よって、保護素子１０の製造領域では、図７に示されるように、ドリフト領域１１２は形成されない。
【0040】
なお、上記のイオン注入は、トランジスタ２０の耐圧仕様に応じて適宜に調整することが可能である。また、ドリフト領域１１２の形成は、イオン注入のみを複数回注入する多段注入により形成しても問題ない。
【0041】
次いで、図８に示すように、Ｎ型拡散層１１３を、周知の多段注入もしくは、周知のドライブウェルによって、ウェル領域１０５における表層部における半導体基板１０１の表面方向においてゲート酸化膜１１０から離れた位置に形成する。次いで、犠牲酸化膜１０３を除去する。次いで、８００～９００℃の温度で、酸素雰囲気中にて酸化を行い、３～１５ｎｍの低耐圧トランジスタ用のゲート酸化膜１１４を形成する。なお、ゲート酸化膜１１４はＣＶＤ法により形成した誘電膜であってもよい。同一基板上に５Ｖ以下のトランジスタを作製する場合では、Ｎ型拡散層１１３は、ＰＭＯＳのウェルと兼用することができる。
【0042】
次いで、図９に示すように、ゲート電極となる厚さ１００～２００ｎｍのポリシリコン層１１５をＣＶＤ法にてゲート酸化膜１１０上から堆積させる。ポリシリコン層１１５は、半導体基板１０１の表面方向においてゲート酸化膜１１０からＮ型拡散層１１３に至る所定の領域に形成される。ポリシリコン層１１５は、トランジスタ２０のゲート電極となる。トランジスタ２０のゲート電極は、それぞれ、トランジスタの耐圧による種類に応じた所定のパターンでパターニングされる。
【0043】
次いで、図１０に示すように、レジストマスク１１６を介して低耐圧トランジスタ部のＰ型のイオン種を低濃度でイオン注入し、ＬＤＤ領域１１７を形成する。ＬＤＤ領域１１７は、レジストマスク１１６、ポリシリコン層１１５および素子分離領域１０２をマスクとして、Ｎ型拡散層１１３の表層部に形成される。ショートチャネル抑制のためにＮ型イオン種を用いたＨａｌｏ注入をＬＤＤ領域１１７の形成と同時に行ってもよい。
【0044】
次いで、図１１に示すように、全面に厚さ１００ｎｍの酸化膜をＣＶＤ法により堆積させ、次いで全面エッチバックを行い、ゲート電極の側壁となるＧＰサイドウォール１１８を形成する。当該酸化膜は、誘電膜であってもよい。
【0045】
次いで、図１２に示すように、トランジスタ２０のソース・ドレイン領域用のＢ（ボロンイオン）をドーズ量１．０×１０１５～５．０×１０１５ｉｏｎｓ／ｃｍ２、エネルギー２～１０ＫｅＶ、でイオン注入し、Ｐ＋領域１１９を形成する。Ｐ＋領域１１９は、素子分離領域１０２をマスクとして、ＬＤＤ領域１１７およびドリフト領域１０７の表層部に形成される。Ｐ＋領域１１９は、トランジスタ２０のソース領域またはドレイン領域になる。
【0046】
中高耐圧トランジスタであるトランジスタ２０を作製する場合では、Ｐ＋領域１１９の形成後、ウェルコンタクト領域用のＡｓ（砒素イオン）をドーズ量１．０×１０１５～５．０×１０１５ｉｏｎｓ／ｃｍ２、エネルギー２～１０ＫｅＶ、の条件でイオン注入する。こうして、ＬＤＤ領域１１７の表層部にＮ型拡散領域（図１の符号１２０）をさらに形成する。Ｎ型拡散領域は、所定のＰ＋領域１１９に隣接して形成される。
【0047】
なお、ゲート電極、および、ソースまたはドレイン領域については、周知の技術によりシリサイドを形成して低抵抗化することも可能である。この場合、好ましくは、保護素子１０に対して、ＥＳＤサージの集中を緩和するために、素子分離領域１０２Ｂ、１０２Ｃの端部から１μｍ以上３μｍ以下の距離を離し、シリサイドを形成する。
【0048】
次いで、例えばＰ－ＳｉＯをＣＶＤ法によりゲート酸化膜１１４およびポリシリコン層１１５上に堆積させる。次いで、ＣＭＰ（化学機械研磨）法により平坦化し、１０００ｎｍの厚さの層間絶縁膜１２１を形成する。次いで層間絶縁膜１２１にコンタクトホール１２２を形成し、周知の技術により層間絶縁膜１２１上に電極１２３を形成する。こうして、図１に示されるような保護素子１０およびトランジスタ２０が同一の半導体基板１０１上に作製される。
【0049】
［半導体装置における電気特性］
＜保護素子およびトランジスタの電流電圧特性＞
保護素子１０およびトランジスタ２０の電流電圧特性を説明する。図１３は、保護素子１０およびトランジスタ２０の電流電圧特性の一例を模式的に示す図である。図１３中の線Ａ１は保護素子１０の電流電圧特性を表し、図１３中の線Ｂはトランジスタ２０の電流電圧特性を表し、点Ｘは保護素子の耐圧を表す。
＜保護素子およびトランジスタの電流電圧特性＞
保護素子１０およびトランジスタ２０の電流電圧特性を説明する。図１３は、保護素子１０およびトランジスタ２０の電流電圧特性の一例を模式的に示す図である。図１３中の線Ａ１は保護素子１０の電流電圧特性を表し、図１３中の線Ｂはトランジスタ２０の電流電圧特性を表し、点Ｘは保護素子の耐圧を表す。
【0050】
保護素子１０およびトランジスタ２０に逆方向に流れる電流は、いずれも電源電圧までは実質的に一定である。トランジスタ２０は、線Ｂで示されるように、トリガ電圧を超える電圧が印加されると電圧の増加に伴って流れる電流も増加する。保護素子１０は、線Ａ１で示されるように、トリガ電圧未満の電圧が印加されると電圧の増加に伴って流れる電流も増加する。ＥＳＤサージの場合、蓄積された電荷が放出される為、デバイスに電流が流れ込むことになる。保護素子１０に過剰な電流Ｉｘが印加されると、保護素子１０のＰＮ結合は、線Ａ１上の点Ｘの電圧Ｖｘにおいて破壊される。トランジスタ２０においても同様であり、トランジスタ２０にトリガ電圧を超える過剰な電圧が印加されるような電流が流れ込むと、ＰＮ結合が破壊され得る。
【0051】
半導体装置１において、保護素子１０は、例えばトランジスタ２０とは電源側が共通であり、出力側は、外部に接続される。したがって、トランジスタ２０に至る配線に、静電気あるいは落雷によって過剰な電流、電圧が急激に印加された場合、過剰な電流、電圧はトランジスタ２０に先立って保護素子１０に供給される。電流Ｉｘを超えない範囲において、保護素子１０の電流電圧特性は可逆的である。よって、半導体装置１において、トランジスタ２０は、保護素子１０によって、トランジスタ２０にはトランジスタ２０となるＨＶＰＭＯＳのトリガ電圧以下での電圧(最大Ｖｘ)しかかからないので、急激な電気の供給による破壊から守られる。
【0052】
＜保護素子による第一の耐圧制御＞
半導体装置１において、保護素子１０の耐圧は、図２の矢印Ａで示す距離によって、トランジスタ２０の耐圧よりも小さくなるように設定される。当該距離Ａは、素子分離領域の半導体基板１０１の表面方向における第一活性領域側の端から第二活性領域側の端までの距離である。当該距離Ａは、より具体的には、保護素子１０におけるドレイン側の第二活性領域とゲート、ソースを含む第一活性領域との間の素子分離領域の幅、すなわち素子分離領域１０２Ｂの幅である。
半導体装置１において、保護素子１０の耐圧は、図２の矢印Ａで示す距離によって、トランジスタ２０の耐圧よりも小さくなるように設定される。当該距離Ａは、素子分離領域の半導体基板１０１の表面方向における第一活性領域側の端から第二活性領域側の端までの距離である。当該距離Ａは、より具体的には、保護素子１０におけるドレイン側の第二活性領域とゲート、ソースを含む第一活性領域との間の素子分離領域の幅、すなわち素子分離領域１０２Ｂの幅である。
【0053】
当該距離Ａは、素子分離領域１０２Ｂの幅として特定可能な値であればよく、半導体基板１０１における特定の位置、例えば素子分離領域１０２Ｂの半導体基板１０１の表面の位置における幅、であってよい。素子分離領域１０２Ｂの位置および形状は、半導体装置１の断面観察により確認することが可能である。より詳しくは、半導体装置１の断面において、酸化膜をエッチング（薬液によるウェットエッチング、またはドライエッチング）することにより、素子分離領域１０２Ｂがエッチングされ、段差部が形成される。当該距離Ａは、半導体装置１の断面における当該段差部において、ＳＥＭ等によって測定することが可能である。
【0054】
図１４は、保護素子１０における距離Ａと保護素子１０の耐圧との関係の一例を模式的に示す図である。図１４における線Ａ２は、距離Ａと保護素子１０へ印加される電圧との間における保護素子１０の耐圧の挙動を示している。保護素子１０の耐圧は、距離Ａと電圧との間において直線的な正の相関性を有している。なお、この場合、素子分離領域１０２Ｂの半導体基板１０１の表面方向におけるＮ型拡散層１１３側の端の位置は一定としている。
【0055】
距離Ａを十分に小さくすると、保護素子１０の電流電圧特性における電流の立ち上がりの電圧がより小さくなる、これは、以下に示す理由によると考えられる。すなわち、距離Ａを十分に小さくすると、Ｎ型拡散層１１３（Ｎ－）とＰ＋領域１１９Ｂ（Ｐ＋）間に広がる空乏層の幅が狭くなる。このため、電界強度＝電圧／空乏層幅の関係から、Ｐ＋領域１１９Ｂ（Ｐ＋）端での電界強度が強くなる。またアバランシェ崩壊を起こす臨界電界強度（Ｅｃｒｉ）は一定であり、電界強度はＥｃｒｉを超える電圧で耐圧が決まる。このため、距離Ａを十分に小さくすると電界強度が高くなるので、結果として耐圧が低下する。
【0056】
よって、トランジスタ２０への過電流を保護素子１０へより流しやすくなり、一方で耐圧Ｘの電流、電圧値も小さくなることから保護素子１０が過電流によって破壊されやすくなる。距離Ａを大きくすると、保護素子１０の電流電圧特性における電流の立ち上がりの電圧がより大きく、トランジスタ２０のトリガ電圧により近くなる。よって、トランジスタ２０へ過電流が流れる可能性が高まり、保護素子１０の機能が実質的に不十分になることがある。
【0057】
距離Ａによる保護素子１０の電流電圧特性は、距離Ａのみを変更した半導体装置による実験値の測定、あるいは保護素子１０の材料の種類と層構造の幾何学的な情報とに基づく演算、などによって決定することが可能である。たとえば、上記の半導体装置１であれば、保護素子１０の耐圧は、距離Ａが１．０～４．０μｍの範囲で好適に調整することが可能である。
【0058】
＜保護素子による第一の耐圧制御＞
半導体装置１において、保護素子１０の耐圧は、図２の矢印Ｂで示す距離によって、トランジスタ２０の耐圧よりも小さくなるようにも設定される。当該距離Ｂは、半導体基板１０１の表面方向における素子分離領域の第二活性領域側の端から第二活性領域の第一活性領域側の端までの距離である。当該距離Ｂは、より具体的には、表面方向における保護素子１０のドレイン側の第二活性領域からドリフト領域１０７の一端までの距離、すなわち素子分離領域１０２Ｂの他端からドリフト領域１０７までの距離である。
半導体装置１において、保護素子１０の耐圧は、図２の矢印Ｂで示す距離によって、トランジスタ２０の耐圧よりも小さくなるようにも設定される。当該距離Ｂは、半導体基板１０１の表面方向における素子分離領域の第二活性領域側の端から第二活性領域の第一活性領域側の端までの距離である。当該距離Ｂは、より具体的には、表面方向における保護素子１０のドレイン側の第二活性領域からドリフト領域１０７の一端までの距離、すなわち素子分離領域１０２Ｂの他端からドリフト領域１０７までの距離である。
【0059】
当該距離Ｂは、素子分離領域１０２Ｂの他端からドリフト領域１０７の一端までの距離として特定可能な値であればよく、半導体基板１０１における特定の位置、例えば半導体基板１０１の表面の位置における上記の距離、であってよい。素子分離領域１０２Ｂおよびドリフト領域１０７の位置および形状は、半導体装置１の断面観察により確認することが可能である。より詳しくは、半導体装置１の断面において、ドリフト領域１０７（Ｐ－拡散）もしくはウェル領域１０５（Ｎ－拡散）をウェットエッチングすることにより、Ｐ－拡散とＮ－拡散との間に段差ができる。このため、当該距離Ｂは、半導体装置１の断面における当該段差から素子分離領域１０２Ｂの他端までの距離として、ＳＥＭ等による当該断面の観察によって測定することが可能である。
【0060】
あるいは、距離Ｂは、周知のＳＣＭ（走査型静電容量顕微鏡法）によりコントラストを付ける、ＥＤＸ（エネルギー分散型Ｘ線分析）により上記断面の元素分布を確認することによっても測定することが可能である。
【0061】
図１５は、保護素子１０における距離Ｂと保護素子１０の耐圧との関係の一例を模式的に示す図である。図１５における線Ａ３は、距離Ａと保護素子１０へ印加される電圧との間における保護素子１０の耐圧Ｘの挙動を示している。保護素子１０の耐圧Ｘは距離Ｂと電圧との間において直線的な正の相関性を有している。なお、この場合、ドリフト領域１０７の半導体基板１０１の表面方向におけるＮ型拡散層１１３側の端の位置は一定としている。
【0062】
すなわち、距離Ｂを十分に小さくすると、保護素子１０の電流電圧特性における電流の立ち上がりの電圧がより小さくなる。これは、以下に示す理由によると考えられる。距離Ｂを十分に小さくすると、例えばドリフト領域１０７の一端をＰ＋領域１１９Ｂ側により近づけると、Ｐ型拡散側（ドリフト領域１０７およびＰ＋領域１１９Ｂ）でのＰ型不純物の濃度勾配がより急になる。このため、Ｐ型拡散部での空乏層の広がりが狭くなる。その結果、ドリフト領域１０７（Ｐ－）による電界緩和が弱くなり、電界強度が強くなる。したがって、アバランシェ崩壊を起こしやすくなる。
【0063】
よって、トランジスタ２０への過電流を保護素子１０へより流しやすくなり、一方で耐圧Ｘの電流、電圧値も小さくなることから保護素子１０が過電流によって破壊されやすくなる。距離Ｂを大きくすると、保護素子１０の電流電圧特性における電流の立ち上がりの電圧がより大きく、トランジスタ２０のトリガ電圧により近くなる。よって、トランジスタ２０へ過電流が流れる可能性が高まり、保護素子１０の機能が実質的に不十分になることがある。
【0064】
距離Ｂによる保護素子１０の電流電圧特性は、距離Ｂのみを変更した半導体装置による実験値の測定、あるいは保護素子１０の材料の種類と層構造の幾何学的な情報とに基づく演算、などによって決定することが可能である。たとえば、上記の半導体装置１であれば、保護素子１０の耐圧は、距離Ｂが０．５～６．０μｍの範囲で好適に調整することが可能である。
【0065】
本実施形態において、保護素子１０の耐圧は、距離Ａのみによって設定されてもよいし、距離Ｂのみによって設定されてもよいし、これらの距離の両方によって設定されてもよい。
【0066】
［本実施形態の主な作用効果］
上記の説明から明らかなように、半導体装置１は、ＭＯＳ型の中高耐圧トランジスタを有する低電圧トランジスタ混載の半導体装置に関する。半導体装置１は、中高耐圧ＰＭＯＳトランジスタに寄生して存在する横型ＰＮＰトランジスタ構造を利用して構成され得る。そして、ドリフトの長さ（Ａ）を調整することで、または、ウェル領域１０５とドリフト領域１０７の距離（Ｂ）を調整することで、あるいはこれらの両方を調整することで、保護素子１０の耐圧を電源電圧とトランジスタ２０の耐圧以下に耐圧の調整可能である。よって、このような半導体装置１の作動によって、内部能動素子であるトランジスタ２０への負荷をかけることがない。
上記の説明から明らかなように、半導体装置１は、ＭＯＳ型の中高耐圧トランジスタを有する低電圧トランジスタ混載の半導体装置に関する。半導体装置１は、中高耐圧ＰＭＯＳトランジスタに寄生して存在する横型ＰＮＰトランジスタ構造を利用して構成され得る。そして、ドリフトの長さ（Ａ）を調整することで、または、ウェル領域１０５とドリフト領域１０７の距離（Ｂ）を調整することで、あるいはこれらの両方を調整することで、保護素子１０の耐圧を電源電圧とトランジスタ２０の耐圧以下に耐圧の調整可能である。よって、このような半導体装置１の作動によって、内部能動素子であるトランジスタ２０への負荷をかけることがない。
【0067】
また、半導体装置１では、例えば電源端子にドレイン、接地端子にソース、ゲート、ウェルを接続する。このため、電源－接地間のＥＳＤノイズに対して、当該ノイズの電圧（トリガー電圧）により保護素子１０に流れた電流によって、保護素子１０がＰＮＰバイポーラ動作する。このため、破壊電流耐量が通常低いダイオードより、ＥＳＤ保護構造の縮小が可能となり、当該保護構造を小さくすることができる。
【0068】
保護素子１０は、トランジスタ２０よりも簡略な構成を有する。よって、保護素子１０は、トランジスタ２０の構造から、ドリフト領域１１２を除去し、素子分離領域１０２Ａの表面方向における寸法を調整し、ソース拡散（Ｐ＋領域１１９Ａ）をＰ＋のみに変更することで、製造工程の追加なく製造することが可能である。よって保護素子１０は、トランジスタ２０と同一の半導体基板１０１に容易に製造することができる。
【0069】
また、保護素子１０は、トランジスタ２０に電圧の負荷をかけない高耐圧のＥＳＤ保護素子となり得る。従来技術（先行特許）は、ウェルコンタクト用のＮ＋拡散とソースＰ＋拡散の各幅を調整することにより、能動素子の特性を維持しつつ、ＥＳＤサージに対して保護できる技術となっている。この場合、素子全体の破壊電流耐量は、ソース側のＧＰ端にＮ＋を配置しないＰＭＯＳ構造（ＰＮＰ動作のみ）と比較して、ＰＭＯＳに寄生して存在する横型ＰＮＰ（ドレインＰ＋・Ｐ－／Ｎ－ｂｏｄｙ／ソースＰ＋）動作の電流と、Ｐ＋Ｄｉｏｄｅ（Ｐ＋／Ｐ－／Ｎｂｏｄｙ・Ｎ＋）動作の電流の和となる。そのため、トランジスタの電流耐量は低下する。
【0070】
保護素子の耐圧とトランジスタの耐圧とが同じである。そのため、ＥＳＤサージがトランジスタにも流れることになり、トランジスタの内部回路（ＰＮ接合など）が破壊される可能性がある。また、トランジスタにおけるソース側のＰ＋拡散領域の幅が減ることから、実効電力Ｗが減少し、オン抵抗が増加する。
【0071】
第一の実施形態においては、保護素子１０のドレイン拡散の構造の調整およびドリフト幅の調整により、保護素子１０のトリガ電圧の調整を行う。よって、保護素子１０のトリガ電圧をトランジスタ２０のそれ以下に設定可能である。したがって、第一の実施形態によれば、トランジスタ２０の内部回路に電圧負荷をかけることのないＥＳＤ保護素子を提供できる。また、保護素子１０がトランジスタ２０などの能動素子の特性に与える影響を実質的になくすことができる。さらには、保護素子１０を同一の半導体基板１０１に作製する際の工程の追加も必要としない。また、保護素子１０は、そのサイズをダイオードよりも小さくすることができる。
【0072】
また、半導体装置１は、従来の半導体装置に比べて、トランジスタ２０の表面方向における幅をより小さくすることが可能である。トランジスタ２０の内部回路の破壊は、通常、過電流による発熱により、この発熱量は、電流と電圧の積に比例する。よって、電圧が高い場合では破壊電流値は低くなる。また、ＥＳＤサージでは総電荷量Ｑが半導体装置１に流入するので、同じ電流値ｄＱ／ｄｔであれば、電流を流せるようにするために、トランジスタ２０の幅を大きくする必要がある。そのため、トランジスタ２０のサイズが大きくなる。仮に、破壊電流値を１、保護素子１０のトリガ電圧が６０Ｖ、従来技術のそれが８０Ｖとすると、破壊する熱量が同じ場合であれば、保護素子１０のサイズ（幅）は１×６０／８０＝０．７５となる。すなわち、この場合では、保護素子１０の幅は、従来の半導体装置のそれにおける０．７５倍となる。
【0073】
上記の説明から明らかなように、本発明の第一の実施形態によれば、高圧の電源電圧からトランジスタの耐圧間で動作する高耐圧半導体装置が提供され得る。
【0074】
〔第二の実施形態〕
第一の実施形態では、トランジスタ２０の製造では、ドリフト領域１０７の形成およびドリフト領域１１２の形成、の二つの工程を含んでいる。本実施形態では、トランジスタ２０がドリフト領域１１２を有さず、ドリフト領域１０７が表面方向においてより第一活性領域側まで延在している。本実施形態の半導体装置は、それ以外は第一の実施形態のそれと同じに構成されている。
第一の実施形態では、トランジスタ２０の製造では、ドリフト領域１０７の形成およびドリフト領域１１２の形成、の二つの工程を含んでいる。本実施形態では、トランジスタ２０がドリフト領域１１２を有さず、ドリフト領域１０７が表面方向においてより第一活性領域側まで延在している。本実施形態の半導体装置は、それ以外は第一の実施形態のそれと同じに構成されている。
【0075】
本実施形態において、トランジスタ２０のドリフト領域１０７は、表面方向において素子分離領域１０２Ｂを超えた領域まで拡散するようにドリフト領域１０７作製のためのイオン注入を行うことにより形成される。
【0076】
図１６は、本発明の実施形態におけるトランジスタのドリフト領域の構造の耐圧とオン抵抗との関係の一例を模式的に示す図である。図１６中、実線は、第二の実施形態、すなわちドリフト領域を一回のイオン流入のみで構成した（ドリフト領域１０７のみを有する）場合におけるトランジスタの耐圧とオン抵抗との関係を示している。図１６中の点線は、第一の実施形態、すなわちドリフト領域を二回のイオン流入のみで構成した（ドリフト領域１０７、１１２の両方を有する）場合におけるトランジスタの耐圧とオン抵抗との関係を示している。
【0077】
本実施形態では、ドリフト領域が一回のイオン注入で形成されることから、製造の簡素化の観点から効果的である。
【0078】
一方、第一の実施形態のように、ドリフト領域を二回のイオン注入で形成する場合では、ドリフト領域の表面に近いほど不純物の濃度が高まる。よって、トランジスタのオン抵抗をより低減することが可能である。
【0079】
〔その他の実施形態〕
第一の実施形態では、保護素子１０と中高耐圧トランジスタとしてのトランジスタ２０とが同一の半導体基板１０１に作製された形態を示した。本発明の実施形態では、半導体基板上に特性、耐圧の異なる２種類以上のトランジスタを混載してもよい。たとえば本発明の実施形態では、中高耐圧トランジスタに加えて、低耐圧トランジスタを半導体基板１０１にさらに混載してもよい。低耐圧トランジスタは、５Ｖ以下の耐圧を有する。
第一の実施形態では、保護素子１０と中高耐圧トランジスタとしてのトランジスタ２０とが同一の半導体基板１０１に作製された形態を示した。本発明の実施形態では、半導体基板上に特性、耐圧の異なる２種類以上のトランジスタを混載してもよい。たとえば本発明の実施形態では、中高耐圧トランジスタに加えて、低耐圧トランジスタを半導体基板１０１にさらに混載してもよい。低耐圧トランジスタは、５Ｖ以下の耐圧を有する。
【0080】
この場合、半導体装置は、低耐圧トランジスタに対応する第一の保護素子と、中高耐圧トランジスタに対応する第二の保護素子とを有していてもよいし、低耐圧トランジスタおよび中高耐圧トランジスタの両方に対応する保護素子を有していてもよい。
【0081】
本発明の実施形態では、素子分離領域は、ＳＴＩ技術以外の技術を用いて製造されてもよい。たとえば、素子分離領域は、シリコン局所酸化法（ＬＯＣＯＳ）によって製造されてもよい。なお、ＳＴＩ技術で素子分離領域を作製することは、素子分離領域の表面方向における寸法をより精密に制御する観点から好適である。
【0082】
〔まとめ〕
本発明の態様１に係る半導体装置（１）は、トランジスタ（２０）と保護素子（１０）とを同一の半導体基板（１０１）に含む半導体装置であって、保護素子は、半導体基板の表層部に形成され、ソース電極に電気的に接続される第一活性領域と、半導体基板の表層部に形成され、ドレイン電極に電気的に接続される第二活性領域と、半導体基板の表層部に形成され、第二活性領域の一部に重なる一方で第一活性領域には重ならない素子分離領域（１０２）と、ゲート電極を含み、半導体基板の表面上に形成され、素子分離領域の一部および第一活性領域の一部に重なるゲート部と、を有し、第一活性領域におけるソース電極に接続される部分の活性と、第二活性領域におけるドレイン電極に接続される部分の活性とが同じであり、保護素子の耐圧は、半導体基板の表面に沿う方向における素子分離領域の第一活性領域側の端から第二活性領域側の端までの距離（Ａ）、および、半導体基板の表面に沿う方向における素子分離領域の第二活性領域側の端から第二活性領域の第一活性領域側の端までの距離（Ｂ）、の一方または両方の設定により、トランジスタの耐圧よりも小さい。
本発明の態様１に係る半導体装置（１）は、トランジスタ（２０）と保護素子（１０）とを同一の半導体基板（１０１）に含む半導体装置であって、保護素子は、半導体基板の表層部に形成され、ソース電極に電気的に接続される第一活性領域と、半導体基板の表層部に形成され、ドレイン電極に電気的に接続される第二活性領域と、半導体基板の表層部に形成され、第二活性領域の一部に重なる一方で第一活性領域には重ならない素子分離領域（１０２）と、ゲート電極を含み、半導体基板の表面上に形成され、素子分離領域の一部および第一活性領域の一部に重なるゲート部と、を有し、第一活性領域におけるソース電極に接続される部分の活性と、第二活性領域におけるドレイン電極に接続される部分の活性とが同じであり、保護素子の耐圧は、半導体基板の表面に沿う方向における素子分離領域の第一活性領域側の端から第二活性領域側の端までの距離（Ａ）、および、半導体基板の表面に沿う方向における素子分離領域の第二活性領域側の端から第二活性領域の第一活性領域側の端までの距離（Ｂ）、の一方または両方の設定により、トランジスタの耐圧よりも小さい。
【0083】
上記の構成によれば、内部素子と保護素子とを同様の工程で製造することが可能となり、保護素子中の構成の位置あるいは寸法によって保護素子の耐圧を内部素子の耐圧に応じて適切に設定することが可能である。よって、上記の構成によれば、動作電圧の異なる複数のトランジスタを混載した場合に内部素子へのサージの流入を防止可能かつコンパクトな半導体装置を実現することができる。
【0084】
本発明の態様２に係る半導体装置は、上記態様１において、ゲート部が素子分離領域上に形成されているゲート絶縁膜をさらに含み、ゲート電極が第一活性領域上、半導体基板上およびゲート絶縁膜上に一体に形成されていてもよい。
【0085】
上記の構成によれば、ゲート電流のリークを低減させる観点からより一層効果的である。
【0086】
本発明の態様３に係る半導体装置は、上記態様２において、ゲート絶縁膜が第二活性領域側のゲート部の端部に配置されていてもよい。
【0087】
上記の構成によれば、ゲート電流のリークを低減させる観点からより一層効果的である。
【0088】
本発明の態様４に係る半導体装置は、上記態様１～３のいずれかにおいて、素子分離領域がＳＴＩ技術で形成されていてもよい。
【0089】
上記の構成によれば、素子分離領域をより精密に製造することが可能であり、保護素子の耐圧を精密に設定する観点からより一層効果的である。
【0090】
本発明の態様５に係る半導体装置は、上記態様１～４のいずれかにおいて、トランジスタが中高耐圧トランジスタを含んでもよい。
【0091】
上記の構成によれば、内部素子における駆動の容易化、省電力化などの観点からより一層効果的である。
【0092】
本発明の態様６に係る半導体装置は、上記態様５において、トランジスタが中高耐圧トランジスタよりも低い耐圧を有する低耐圧トランジスタをさらに含むであってもよい。
【0093】
上記の構成によれば、種々の内部素子が同一の半導体基板に混載された半導体装置を構成する観点からより一層効果的である。
【0094】
本発明の態様７に係る半導体装置は、上記態様１～６のいずれかにおいて、トランジスタは、半導体基板の表層部にドリフト領域を含み、ドリフト領域は、半導体基板の表面側に不純物のより高い濃度の領域を有していてもよい。
【0095】
上記の構成によれば、内部素子のオン抵抗を低減させる観点からより一層効果的である。
【0096】
本発明の実施形態に係る半導体装置によれば、回路内部の中高耐圧能動素子の性能を変えず、工程、回路の追加無く、電源電圧以上かつ中高耐圧能動素子の耐圧以下に、トリガ電圧、ホールド電圧を持つ縮小した中高耐圧用のＥＳＤ保護素子を提供することが可能となる。
【0097】
また、上述のような構成によれば、複数種の内部素子を混載した半導体装置におけるＥＳＤサージに対する保護を適切、簡易かつより省スペースで実現可能である。これにより、産業と技術革新の基盤の構築への貢献が期待され持続可能な開発目標（ＳＤＧｓ）の達成に貢献できる。
【0098】
本発明は、上述した各実施形態に限定されず、請求項に示した範囲で種々の変更が可能である。異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態も、本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【0099】
１ 半導体装置
１０ 保護素子
２０ トランジスタ
１０１ 半導体基板
１０２ 素子分離領域
１０３ 犠牲酸化膜
１０４、１０６、１０９、１１１、１１６ レジストマスク
１０５ ウェル領域
１０７、１１２ ドリフト領域
１０８ ＳｉＮ膜
１１０、１１４ ゲート酸化膜
１１３ Ｎ型拡散層
１１５ ポリシリコン層（ゲート電極）
１１７ ＬＤＤ領域
１１８ ＧＰサイドウォール
１１９ Ｐ＋領域
１２０ Ｎ型拡散領域
１２１ 層間絶縁膜
１２２ コンタクトホール
１２３ 電極
１０ 保護素子
２０ トランジスタ
１０１ 半導体基板
１０２ 素子分離領域
１０３ 犠牲酸化膜
１０４、１０６、１０９、１１１、１１６ レジストマスク
１０５ ウェル領域
１０７、１１２ ドリフト領域
１０８ ＳｉＮ膜
１１０、１１４ ゲート酸化膜
１１３ Ｎ型拡散層
１１５ ポリシリコン層（ゲート電極）
１１７ ＬＤＤ領域
１１８ ＧＰサイドウォール
１１９ Ｐ＋領域
１２０ Ｎ型拡散領域
１２１ 層間絶縁膜
１２２ コンタクトホール
１２３ 電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】