特開 2023-80841 負荷駆動回路、表示ドライバ、表示装置及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023080841

(43)【公開日】2023-06-09

(54)【発明の名称】負荷駆動回路、表示ドライバ、表示装置及び半導体装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20230602BHJP

   G09G 3/3275 20160101ALI20230602BHJP

   G09G 3/36 20060101ALI20230602BHJP

【ＦＩ】

G09G3/20 623B

G09G3/3275

G09G3/20 623R

G09G3/20 670A

G09G3/36

G09G3/20 612T

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2021194370

(22)【出願日】2021-11-30

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

5C006

5C080

5C380

【Ｆターム（参考）】

5C006AA16

5C006AA22

5C006AC26

5C006AF46

5C006AF51

5C006AF53

5C006AF54

5C006AF65

5C006AF68

5C006AF73

5C006AF81

5C006BB16

5C006BC03

5C006BC11

5C006BC16

5C006BF04

5C006BF14

5C006BF24

5C006BF25

5C006BF31

5C006BF33

5C006BF46

5C006EA01

5C006EB01

5C006FA41

5C080AA06

5C080AA10

5C080BB05

5C080CC03

5C080DD14

5C080DD22

5C080FF11

5C080GG11

5C080JJ02

5C080JJ03

5C080JJ04

5C080KK20

5C380AB34

5C380BA11

5C380BA21

5C380CA17

5C380CF26

5C380CF41

5C380CF51

5C380CF52

5C380CF54

5C380CF61

5C380CF64

5C380DA06

5C380DA49

5C380GA04

5C380GA07

5C380HA13

(57)【要約】

【目的】出力電流の異常を高感度、高精度、及び高速に検知することが可能な負荷駆動回路、表示ドライバ、表示装置及び半導体装置を提供することを目的とする。
【構成】本発明は、第１及び第２の出力段トランジスタからなるプッシュプル出力段を有する出力アンプと、出力アンプが出力した出力電流の異常を検知する検知回路と、を含む。検知回路は、第１の出力段トランジスタに流れる電流をミラーした第１及び第２の電流、第２の出力段トランジスタに流れる電流をミラーした第３及び第４の電流を夫々生成し、第１及び第３の電流を第１の出力ノードで結合し、第１の出力ノードの電圧を第１の電圧として出力すると共に、第２及び第４の電流を第２の出力ノードで結合し、第２の出力ノードの電圧を第２の電圧として出力する結合回路と、第１及び第２の電圧に基づき異常又は正常を表す判定信号を出力する判定回路と、を含む。結合回路は、基準状態時において第３の電流が第１の電流より大きく、第２の電流が第４の電流より大となるように第１～第４の電流を夫々生成する。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

導電型の異なる第１及び第２の出力段トランジスタで構成されるプッシュプル出力段を有し、前記プッシュプル出力段から出力された出力電流を負荷に出力する出力アンプと、
前記出力電流の異常を検知する検知回路と、を含み、
前記検知回路は、
前記第１及び第２の出力段トランジスタの一方に流れる電流に対するミラー電流である第１及び第２の電流を夫々生成すると共に、前記第１及び前記第２の出力段トランジスタの他方に流れる電流に対するミラー電流である第３及び第４の電流を夫々生成し、前記第１の電流及び前記第３の電流を第１の出力ノードで結合して前記第１の出力ノードに生じた電圧を第１の電圧として出力すると共に、前記第２の電流及び前記第４の電流を第２の出力ノードで結合して前記第２の出力ノードに生じた電圧を第２の電圧として出力する結合回路と、
前記第１及び前記第２の電圧に基づき、前記出力電流が所定範囲内で安定化する基準状態から変動したか否かを検知し、前記変動を検知した場合には異常、前記変動を検知しなかった場合には正常を表す判定信号を出力する判定回路と、を含み、
前記結合回路は、前記基準状態時において前記第３の電流が前記第１の電流より大きく且つ前記第２の電流が前記第４の電流より大きくなるように前記第１～前記第４の電流を夫々生成することを特徴とする負荷駆動回路。

【請求項2】

前記結合回路は、
前記第１の電流を前記第１の出力ノードに送出すると共に前記第１の出力ノードから前記第３の電流を引き抜くことで、前記第１の電流と前記第３の電流とを結合し、
前記第２の電流を前記第２の出力ノードに送出すると共に前記第２の出力ノードから前記第４の電流を引き抜くことで、前記第２の電流と前記第４の電流とを結合することを特徴とする請求項１に記載の負荷駆動回路。

【請求項3】

前記判定回路は、前記第１の電圧に基づく論理値及び前記第２の電圧に基づく論理値が互いに異なる場合には正常、一致した場合には異常と判定することを特徴とする請求項１又は２に記載の負荷駆動回路。

【請求項4】

前記検知回路は、活性化又は非活性化を指示する制御信号を受け、前記制御信号が前記活性化を指示する場合に自身の検知動作を行う一方、前記制御信号が前記非活性化を指示する場合には前記検知動作を停止させる活性・非活性切換回路を含むことを特徴とする請求項１～３のいずれか１に記載の負荷駆動回路。

【請求項5】

前記結合回路は、
前記第１及び前記第３の電流を夫々生成する、互いに導電型の異なる第１のトランジスタ回路対と、
前記第２及び前記第４の電流を夫々生成する、互いに導電型の異なる第２のトランジスタ回路対と、を含み、
前記第１のトランジスタ回路対のうち前記第１の電流を生成する一方のトランジスタ回路は少なくとも１個のトランジスタからなり、前記第３の電流を生成する他方のトランジスタ回路は並列に接続された複数のトランジスタからなり、
前記第２のトランジスタ回路対のうち前記第４の電流を生成する一方のトランジスタ回路は少なくとも１個のトランジスタからなり、前記第２の電流を生成する他方のトランジスタ回路は並列に接続された複数のトランジスタからなり、
前記複数のトランジスタは、制御信号により活性又は非活性に制御するトランジスタ数の割合が可変に設定されることを特徴とする請求項１～４のいずれか１に記載の負荷駆動回路。

【請求項6】

前記結合回路は、
前記第１及び前記第３の電流を夫々生成する、互いに導電型の異なる第１のトランジスタ回路対と、
前記第２及び前記第４の電流を夫々生成する、互いに導電型の異なる第２のトランジスタ回路対と、を含み、
前記第１のトランジスタ回路対のうち前記第１の電流を生成する一方のトランジスタ回路は少なくとも１個のトランジスタからなり、前記第３の電流を生成する他方のトランジスタ回路は並列に接続された少なくとも１個のトランジスタと第１の電流源からなり、
前記第２のトランジスタ回路対のうち前記第４の電流を生成する一方のトランジスタ回路は少なくとも１個のトランジスタからなり、前記第２の電流を生成する他方のトランジスタ回路は並列に接続された少なくとも１個のトランジスタと第２の電流源からなり、
前記第１及び第２の電流源は、制御信号により電流値が可変に設定されることを特徴とする請求項１～４のいずれか１に記載の負荷駆動回路。

【請求項7】

第１の電源電圧範囲を構成する第１の基準電位及び第１の電源電位と、前記第１の電源電圧範囲より小さい第２の電源電圧範囲を構成するとともに前記第１の電源電圧範囲内に設けられた第２の基準電位及び第２の電源電位を有し、
前記第１の出力段トランジスタ及び前記第２の出力段トランジスタは、前記第１の基準電位及び前記第１の電源電位に基づき夫々が出力する電流を生成し、
前記検知回路は、前記第１の出力段トランジスタ及び前記第２の出力段トランジスタから出力された電流に対するミラー電流対を前記第２の基準電位及び前記第２の電源電位に基づいて生成する電流折返部を含み、 前記結合回路は、前記第２の基準電位及び前記第２の電源電位に基づき、前記電流折返部で生成された前記ミラー電流対から前記第１～第４の電流を生成することを特徴とする請求項１～６のいずれか１に記載の負荷駆動回路。

【請求項8】

ｋ（ｋは２以上の整数）個の前記出力アンプを含み、
前記検知回路は、
前記ｋ個の前記出力アンプの各々で生成される、夫々が前記第１及び第２の出力段トランジスタの前記一方に流れる電流に対する第１のミラー電流、及び前記第１及び第２の出力段トランジスタの前記他方に流れる電流に対する第２のミラー電流からなるｋ個のミラー電流対の各々を順次選択する選択スイッチを含み、
前記選択スイッチで選択された前記ミラー電流対における前記第１のミラー電流に対するミラー電流として前記第１及び前記第２の電流を夫々生成し、前記第２のミラー電流に対するミラー電流として前記第３及び前記第４の電流を夫々生成することを特徴とする請求項１～７のいずれか１に記載の負荷駆動回路。

【請求項9】

前記出力アンプは、前記負荷が接続される出力端を有し、
前記出力アンプの前記第１の出力段トランジスタは、第１の電源電位をソースで受け、ドレインが前記出力端に接続されており、前記第２の出力段トランジスタは、第１の基準電位をソースで受け、ドレインが前記出力端に接続されており、
前記結合回路は、
前記第１の電流を生成する第１のトランジスタと、
前記第２の電流を生成する第２のトランジスタと、
前記第３の電流を生成する第３のトランジスタと、
前記第４の電流を生成する第４のトランジスタと、を含み、
前記第１のトランジスタは、前記第１の電源電位をソースで受け、ゲートが前記第１の出力段トランジスタのゲートに接続されており、ドレインが前記第１の出力ノードに接続されており、
前記第２のトランジスタは、前記第１の電源電位をソースで受け、ゲートが前記第１の出力段トランジスタのゲートに接続されており、ドレインが前記第２の出力ノードに接続されており、
前記第３のトランジスタは、前記第１の基準電位をソースで受け、ゲートが前記第２の出力段トランジスタのゲートに接続されており、ドレインが前記第１の出力ノードに接続されており、
前記第４のトランジスタは、前記第１の基準電位をソースで受け、ゲートが前記第２の出力段トランジスタのゲートに接続されており、ドレインが前記第２の出力ノードに接続されていることを特徴とする請求項１～６のいずれか１に記載の負荷駆動回路。

【請求項10】

前記出力アンプは、前記負荷が接続される出力端を有し、
前記出力アンプの前記第１の出力段トランジスタは、前記第１の電源電位をソースで受け、ドレインが前記出力端に接続されており、前記第２の出力段トランジスタは、前記第１の基準電位をソースで受け、ドレインが前記出力端に接続されており、
前記検知回路は、
前記第１の電源電位をソースで受け、ゲートが前記第１の出力段トランジスタのゲートに接続されており、ドレインが第３のノードに接続されている第１のミラー電流生成トランジスタと、
前記第１の基準電位をソースで受け、ゲートが前記第２の出力段トランジスタのゲートに接続されており、ドレインが第４のノードに接続されている第２のミラー電流生成トランジスタと、
前記第２の電源電位をソースで受け、ゲート及びドレインが前記第４のノードに接続されている第１の折返トランジスタと、
前記第２の基準電位をソースで受け、ゲート及びドレインが前記第３のノードに接続されている第２の折返トランジスタと、を含み、
前記結合回路は、
前記第１の電流を生成する第１のトランジスタと、
前記第２の電流を生成する第２のトランジスタと、
前記第３の電流を生成する第３のトランジスタと、
前記第４の電流を生成する第４のトランジスタと、を含み、
前記第１のトランジスタは、前記第２の電源電位をソースで受け、ゲートが前記第４のノードに接続されており、ドレインが前記第１の出力ノードに接続されており、
前記第２のトランジスタは、前記第２の電源電位をソースで受け、ゲートが前記第４のノードに接続されており、ドレインが前記第２の出力ノードに接続されており、
前記第３のトランジスタは、第２の基準電位をソースで受け、ゲートが前記第３のノードに接続されており、ドレインが前記第１の出力ノードに接続されており、
前記第４のトランジスタは、前記第２の基準電位をソースで受け、ゲートが前記第３のノードに接続されており、ドレインが前記第２の出力ノードに接続されていることを特徴とする請求項７に記載の負荷駆動回路。

【請求項11】

請求項１～７に記載の前記負荷駆動回路をｋ（ｋは２以上の整数）個含み、ｋ個の前記負荷駆動回路から出力されたｋ個の前記出力電流を表示パネルのｋ個のデータ線に夫々出力しつつ、前記判定信号を外部に出力することを特徴とする表示ドライバ。

【請求項12】

請求項８に記載の前記負荷駆動回路を含み、前記負荷駆動回路の前記ｋ個の前記出力アンプの各々から出力されたｋ個の前記出力電流を表示パネルのｋ個のデータ線に夫々出力しつつ、前記判定信号を外部に出力することを特徴とする表示ドライバ。

【請求項13】

前記表示パネルに表示する画像を表す映像信号を受け、
前記検知回路は、前記映像信号における各フレームのブランキング期間において活性化して前記出力電流の異常を検知する検知動作を行うことを特徴とする請求項１１又は１２に記載の表示ドライバ。

【請求項14】

請求項１１～１３に記載の前記表示ドライバを備えたことを特徴とする表示装置。

【請求項15】

導電型の異なる第１及び第２の出力段トランジスタで構成されるプッシュプル出力段を有し、前記プッシュプル出力段から出力された出力電流を負荷に出力する出力アンプと、前記出力電流の異常を検知する検知回路と、を含む半導体装置であって、
前記検知回路は、
前記第１及び第２の出力段トランジスタの一方に流れる電流に対するミラー電流である第１及び第２の電流を夫々生成すると共に、前記第１及び第２の出力段トランジスタの他方に流れる電流に対するミラー電流である第３及び第４の電流を夫々生成し、前記第１の電流及び前記第３の電流を第１の出力ノードで結合して前記第１の出力ノードに生じた電圧を第１の電圧として出力すると共に、前記第２の電流及び前記第４の電流を第２の出力ノードで結合して前記第２の出力ノードに生じた電圧を第２の電圧として出力する結合回路と、
前記第１及び前記第２の電圧に基づき、前記出力電流が所定範囲内で安定化する基準状態から変動したか否かを検知し、前記変動を検知した場合には異常、前記変動を検知しなかった場合には正常を表す判定信号を出力する判定回路と、を含み、
前記結合回路は、前記基準状態時において前記第３の電流が前記第１の電流より大きく且つ前記第２の電流が前記第４の電流より大きくなるように前記第１～前記第４の電流を夫々生成することを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、負荷を駆動する駆動電流（電圧）を生成する負荷駆動回路、当該負荷駆動回路を含む表示ドライバ、当該表示ドライバを含む表示装置、及び半導体装置に関する。

【背景技術】

【0002】

現在、主要な表示装置として、表示パネルに液晶や有機ＥＬを用いたアクティブマトリクス駆動方式の表示装置が一般的に知られている。

【0003】

表示パネルには、ガラスやプラスチックなどの絶縁性透明基板上に、２次元画面の垂直方向に夫々伸張する複数のデータ線と、２次元画面の水平方向に夫々伸張する複数のゲート線と、が交叉して配置されている。更に、複数のデータ線と、複数のゲート線との各交叉部には、データ線及びゲート線に接続されている画素部が形成されている。各画素部はＴＦＴ（薄膜トランジスタ）スイッチと画素電極を備え、ゲート線に供給されるゲート信号によりＴＦＴスイッチがオンの時に、データ線に供給されている階調データ信号がＴＦＴを介して画素電極に供給される。

【0004】

液晶表示装置の表示パネルは、薄膜半導体回路が形成された半導体基板と、面全体に対向電極を形成した対向基板との間に液晶デバイスを封入した構成からなる。液晶表示装置は、表示パネルの背面に設けられたバックライトの透過率を液晶印加電圧で制御することで階調表示が行われる。カラー表示は、ＬＥＤバックライトとカラーフィルターの組合せにより、画素毎にＲＧＢの３原色を画素毎に割り当て、３原色の色合成により実現される。

【0005】

一方、有機ＥＬ表示装置の表示パネルは、薄膜半導体回路及び画素部毎に有機ＥＬ素子が形成された半導体基板で構成され、各画素部では、画素電極に供給された階調データ信号を電流変換して有機ＥＬ素子に供給する画素回路が形成される。有機ＥＬ表示装置は、各画素部の有機ＥＬ素子に供給された電流により有機ＥＬ素子の発光強度が制御されることで階調表示が行われる。カラー表示は、画素毎に割り当てられたＲＧＢの３原色の有機ＥＬ素子の発光、あるいは単色の有機ＥＬ素子の発光とカラーフィルターの組合せによる３原色の色合成により実現される。

【0006】

このような表示装置には、上記した表示パネルと共に、当該表示パネルを負荷として駆動する負荷駆動回路として、以下のゲートドライバ及びデータドライバが含まれている。

【0007】

ゲートドライバは、各画素行単位でＴＦＴスイッチを順次オンに制御する水平走査信号をゲート線に供給する。

【0008】

データドライバは、各画素の輝度レベルに対応したアナログ電圧値を有する階調信号を生成し、これを１水平走査期間単位のデータパルスとしてデータ線に供給する。

【0009】

図１は、アクティブマトリクス型の表示装置の構成を模式的に示すブロック図である。

【0010】

図１に示す表示装置は、絶縁性基板上に水平方向に配線されたゲート線ＧＬ１～ＧＬｒ、垂直方向に配線されたデータ線ＤＬ１～ＤＬｍ、各ゲート線とデータ線との交差部にマトリックス上に配置された画素部１５４を備えた表示パネル１５０と、コントローラ１３０とを含む。なお、表示パネル１５０上には、各ゲート線を駆動するゲートドライバ１１０、及び各データ線を駆動する表示ドライバとしてのデータドライバ１２０が設けられている。コントローラ１３０は、これらゲートドライバ１１０及びデータドライバ１２０の出力タイミングを調整する。

【0011】

ゲートドライバ１１０は、コントローラ１３０から信号群ＧＳが供給され、信号群ＧＳに基づき、各ゲート線へ供給する走査信号を出力する。データドライバ１２０は、コントローラ１３０からＣＬＫ、制御信号及び映像データ信号等をまとめた映像データ信号ＶＤＳが供給され、この映像データ信号ＶＤＳに基づき、各データ線へ供給する階調信号を出力する。

【0012】

尚、データドライバ１２０は、通常シリコンＬＳＩで形成され、表示パネル１５０の端部にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）で実装される。データドライバ１２０が複数の個別ＩＣで構成される場合、各々が駆動を担うデータ線に対応した映像データ信号ＶＤＳが、コントローラ１３０から各データドライバＩＣへ供給される。データドライバ１２０が単一または少数のＩＣの場合には、コントローラ１３０がデータドライバ１２０に内蔵される場合もあり、その場合は、外部からコントローラ１３０へ供給される信号群が直接データドライバ１２０へ供給される。

【0013】

ところで、近年、表示パネルの高解像度化が進み、画素ピッチの縮小に伴い配線幅や配線間隔の縮小化が図られており、それに伴い、表示パネルの故障リスクが高くなっている。

【0014】

よって、近年、ゲートドライバ、データドライバ及びコントローラの実装後において、表示パネルの異常や故障を検知する機能の搭載要求が高まっている。また、車載向け表示パネルでは、表示画像のフリーズ状態を避けるため、表示パネルの異常を速やかに検知する機能が要求されている。

【0015】

そこで、外部に検査装置を必要とすることなく、表示パネルの欠陥や不良状態を検出及び判定する回路をデータドライバに内蔵した液晶表示装置が提案されている（例えば特許文献１の図１、図４参照）。この液晶表示装置は、通常動作モード及び検査モードの切替回路及びコンパレータを含み、更に、検査モード時において、データ線に供給した信号電圧と、予め設定した基準電圧とをコンパレータで比較した比較結果に基づき、表示パネルが正常か異常かを判定する判定回路を備えている。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】特開２０００－２７５６１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0017】

特許文献１に記載の液晶表示装置では、データドライバに含まれている出力アンプで表示パネルのデータ線を駆動しながら、当該出力アンプの出力端の電圧を検知しているため、特に表示パネル内のデータ線と他の配線間との間で生じる小規模な短絡等の異常を高感度に検知するのが困難であった。

【0018】

また、当該液晶表示装置の判定回路（例えば特許文献１の図４）は、基準電圧を生成する抵抗素子や上記したコンパレータで構成されているので、抵抗素子のばらつきやコンパレータを構成するトランジスタの閾値電圧のばらつき等により、検知精度にばらつきが生じやすい。

【0019】

更に、上記した通常動作モード及び検査モードの切替回路や判定回路として、上記した出力アンプと同じ電源電圧、つまり論理回路の電源電圧よりも高い電圧で動作する回路を採用することになるので、チップサイズが増加し、コスト高を招くという問題があった。

【0020】

そこで、本発明は、装置規模の増大を抑えて、負荷を駆動すべく当該負荷に出力する電流の異常を高感度、高精度、及び高速に検知することが可能な負荷駆動回路、当該負荷駆動回路を複数備えた表示ドライバ、当該表示ドライバを含む表示装置、及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0021】

本発明に係る負荷駆動回路は、導電型の異なる第１及び第２の出力段トランジスタで構成されるプッシュプル出力段を有し、前記プッシュプル出力段から出力された出力電流を負荷に出力する出力アンプと、前記出力電流の異常を検知する検知回路と、を含み、前記検知回路は、前記第１の出力段トランジスタに流れる電流に対するミラー電流である第１及び第２の電流を夫々生成すると共に、前記第２の出力段トランジスタに流れる電流に対するミラー電流である第３及び第４の電流を夫々生成し、前記第１の電流及び前記第３の電流を第１の出力ノードで結合して前記第１の出力ノードに生じた電圧を第１の電圧として出力すると共に、前記第２の電流及び前記第４の電流を第２の出力ノードで結合して前記第２の出力ノードに生じた電圧を第２の電圧として出力する結合回路と、前記第１及び前記第２の電圧に基づき、前記出力電流が所定範囲内で安定化する基準状態から変動したか否かを検知し、前記変動を検知した場合には異常、前記変動を検知しなかった場合には正常を表す判定信号を出力する判定回路と、を含み、前記結合回路は、前記基準状態時において前記第３の電流が前記第１の電流より大きく且つ前記第２の電流が前記第４の電流より大きくなるように前記第１～前記第４の電流を夫々生成することを特徴とする。

【0022】

本発明に係る表示ドライバは、上記した負荷駆動回路をｋ（ｋは２以上の整数）個含み、ｋ個の前記負荷駆動回路から出力されたｋ個の前記出力電流を表示パネルのｋ個のデータ線に夫々出力しつつ、前記判定信号を外部に出力することを特徴とする。

【0023】

本発明に係る表示装置は、上記した表示ドライバを備えたことを特徴とする。

【0024】

本発明に係る半導体装置は、導電型の異なる第１及び第２の出力段トランジスタで構成されるプッシュプル出力段を有し、前記プッシュプル出力段から出力された出力電流を負荷に出力する出力アンプと、前記出力電流の異常を検知する検知回路と、を含む半導体装置であって、前記検知回路は、前記第１及び第２の出力段トランジスタの一方に流れる電流に対するミラー電流である第１及び第２の電流を夫々生成すると共に、前記第１及び第２の出力段トランジスタの他方に流れる電流に対するミラー電流である第３及び第４の電流を夫々生成し、前記第１の電流及び前記第３の電流を第１の出力ノードで結合して前記第１の出力ノードに生じた電圧を第１の電圧として出力すると共に、前記第２の電流及び前記第４の電流を第２の出力ノードで結合して前記第２の出力ノードに生じた電圧を第２の電圧として出力する結合回路と、前記第１及び前記第２の電圧に基づき、前記出力電流が所定範囲内で安定化する基準状態から変動したか否かを検知し、前記変動を検知した場合には異常、前記変動を検知しなかった場合には正常を表す判定信号を出力する判定回路と、を含み、前記結合回路は、前記基準状態時において前記第３の電流が前記第１の電流より大きく且つ前記第２の電流が前記第４の電流より大きくなるように前記第１～前記第４の電流を夫々生成することを特徴とする。

【発明の効果】

【0025】

本発明によれば、抵抗素子やコンパレータを用いない簡素な検知回路の構成で、装置規模を大規模化することなく、負荷に出力される電流の異常を高速、高精度、高感度にて検知可能となる。

【図面の簡単な説明】

【0026】

【図1】アクティブマトリクス型の表示装置の構成を模式的に示すブロック図である。

【図2A】第１の実施例による負荷駆動回路１００の構成を示す回路図である。

【図2B】負荷駆動回路１００に含まれる判定回路６０の判定動作を示す図である。

【図3】負荷駆動回路１００による異常電流の検知動作の一例を説明するための図である。

【図4A】第２の実施例による負荷駆動回路１００Ａの構成を示す回路図である。

【図4B】負荷駆動回路１００Ａに含まれる判定回路６０の判定動作を示す図である。

【図5】第３の実施例による負荷駆動回路１００Ｂの構成を示す回路図である。

【図6】第４の実施例による結合回路５０Ａの構成を示す回路図である。

【図7】結合回路５０Ａの変形例としての結合回路５０Ｂの構成を示す回路図である。

【図8】負荷駆動回路１００Ｂを含むデータドライバ１２０＿１を備えた表示装置の構成を示すブロック図である。

【図9】データドライバ１２０＿１の構成を示すブロック図である。

【図10】データドライバ１２０＿１においてデータ線の異常電流の検知を行うタイミングの一例を表すタイミングチャートである。

【発明を実施するための形態】

【実施例0027】

図２Ａは、本発明の第１の実施例による負荷駆動回路１００の構成例を示す回路図である。

【0028】

図２Ａに示す負荷駆動回路１００は、半導体装置としての半導体ＩＣチップに構成されており、例えば液晶又は有機ＥＬ表示パネルのデータ線のような容量性の負荷９０を駆動する回路である。なお、負荷９０としては、表示パネル以外の負荷素子や、各種の機能を実現する電気回路等の負荷回路であってもよい。

【0029】

負荷駆動回路１００は、負荷駆動電圧生成回路ＶＧＣ、出力アンプ１０、及び検知回路４０を含む。負荷駆動電圧生成回路ＶＧＣ、出力アンプ１０及び検知回路４０は、ＡＶＤＤ電源端子を介して負荷駆動用の電源電位ＡＶＤＤを受けると共に、ＡＶＳＳ電源端子を介して負荷駆動用の接地電位ＡＶＳＳを受ける。

【0030】

負荷駆動電圧生成回路ＶＧＣは、負荷９０を駆動する電圧値を有する駆動電圧ＡＭＰＩＮを生成し、これを出力アンプ１０に供給する。出力アンプ１０は、出力端子Ｐ１の電圧が上記した駆動電圧ＡＭＰＩＮと等しくなるように、出力電流を出力端子Ｐ１を介して、当該出力端子Ｐ１に接続されている負荷９０に送出する。

【0031】

検知回路４０は、出力アンプ１０が容量性の負荷９０に送出した出力電流が、出力安定状態であるか否かを検知する。つまり、検知回路４０は、出力アンプ１０の出力端の電圧が駆動電圧ＡＭＰＩＮに対応した電圧値と一致しているが故に、当該出力電流がゼロの状態を含むゼロ近傍の所定範囲内で安定化する状態（以下、基準状態とも称する）から変動しているか否かを検知する。検知回路４０は、出力電流における、基準状態（出力安定状態）からの変動を検知した場合には異常、当該変動を検知しなかった場合には正常を表す判定信号ＪＤを出力する。

【0032】

出力アンプ１０は、互いに導電型の異なる第１及び第２のトランジスタとしてのＰｃｈ（以下、Ｐｃｈと称する）のトランジスタ１１、及びＮｃｈ（以下、Ｎｃｈと称する）のトランジスタ１２で構成されるプッシュプル出力段と、差動段１５と、を有する。

【0033】

差動段１５は、駆動電圧ＡＭＰＩＮを自身の非反転入力端（＋）で受け、出力端子Ｐ１の電圧（出力電圧と称する）を自身の反転入力端（―）で受けるオペアンプである。

【0034】

差動段１５は、駆動電圧ＡＭＰＩＮと出力電圧との差分に対応したレベルを有する信号ＰＧ及びＮＧを生成する。すなわち、差動段１５は、駆動電圧ＡＭＰＩＮが出力電圧より高く且つその差が大きいほど低いレベルを有する信号ＰＧを生成し、駆動電圧ＡＭＰＩＮが出力電圧より低く且つその差が大きいほど高いレベルを有する信号ＮＧを生成する。差動段１５は、当該信号ＰＧをノードｎ１を介してトランジスタ１１のゲートに供給すると共に、信号ＮＧをノードｎ２を介してトランジスタ１２のゲートに供給する。

【0035】

プッシュプル出力段を為すトランジスタ１１（以下、出力段トランジスタ１１とも称する）のソースには負荷駆動用の電源電位ＡＶＤＤが印加されており、ドレインがノードｎ０、出力端子Ｐ１及びトランジスタ１２のドレインに接続されている。出力段トランジスタ１１のソースには接地電位ＡＶＳＳが印加されている。出力段トランジスタ１１は、自身のゲートで受けた信号ＰＧに対応した出力電流を自身のドレインを介してノードｎ０に送出する。

【0036】

プッシュプル出力段を為すトランジスタ１２（以下、出力段トランジスタ１２とも称する）のソースには負荷駆動用の接地電位ＡＶＳＳが印加されており、ドレインが出力端子Ｐ１及び出力段トランジスタ１１のドレインに接続されている。出力段トランジスタ１２は、自身のゲートで受けた信号ＮＧに対応した出力電流をノードｎ０から引き抜く。

【0037】

当該プッシュプル出力段では、出力段トランジスタ１１が電源電位ＡＶＤＤに基づき出力端子Ｐ１に送出する電流（充電電流）と、出力段トランジスタ１２が出力端子Ｐ１から接地電位ＡＶＳＳの端子側に引き抜く電流（放電電流）と、について一方が増加作用を生じるとき、他方が減少作用を生じる、いわゆるプッシュプル動作が行われる。

【0038】

上記した構成により、充電電流から放電電流を差し引いた出力電流が、ノードｎ０及び出力端子Ｐ１を介して負荷９０に送出される。これにより、ノードｎ０には駆動電圧ＡＭＰＩＮを有する出力駆動信号が生成され、当該出力駆動信号によって負荷９０が駆動される。

【0039】

検知回路４０は、活性・非活性切換回路２０、結合回路５０及び判定回路６０を含む。

【0040】

活性・非活性切換回路２０は、互いに相補的にオン状態及びオフ状態のうちの一方の状態に設定されるスイッチ２１及び２３と、互いに相補的にオン状態及びオフ状態のうちの一方の状態に設定されるスイッチ２２及び２４と、を含む。活性・非活性切換回路２０は、各種の動作制御を促す制御信号ＣＮＴを受ける。

【0041】

ここで、検知回路４０の活性化を促す制御信号ＣＮＴを受けた場合には、活性・非活性切換回路２０は、スイッチ２１及び２２をオン状態、スイッチ２３及び２４をオフ状態に設定する。これにより、出力アンプ１０のノードｎ１が結合回路５０のノードｎ５と接続されると共に、当該出力アンプ１０のノードｎ２が結合回路５０のノードｎ６と接続され、検知回路４０が活性（イネーブル）状態となり、後述する出力電流の検知動作を行う。

【0042】

一方、検知回路４０の非活性化を促す制御信号ＣＮＴを受けた場合には、活性・非活性切換回路２０は、スイッチ２３及び２４をオン状態、スイッチ２１及び２２をオフ状態に設定する。これにより、ノードｎ５には負荷駆動用の電源電位ＡＶＤＤが印加され、ノードｎ６には負荷駆動用の接地電位ＡＶＳＳが印加されると共に、ノードｎ１及びｎ５間の接続、並びにノードｎ２及びｎ６間の接続が共に遮断される。これにより、検知回路４０が非活性（ディスエイブル）状態となり、後述する出力電流の検知動作を停止する。

【0043】

なおノードｎ７とＡＶＳＳ電源端子間及びノードｎ８とＡＶＤＤ電源端子間に、スイッチ２３、２４と連動してオン状態又はオフ状態に設定されるスイッチを更に設けてもよい。

【0044】

結合回路５０は、第１のトランジスタとしてのＰｃｈのトランジスタ５１、第２のトランジスタとしてのＰｃｈのトランジスタ５２、第３のトランジスタとしてのＮｃｈのトランジスタ５３、及び第４のトランジスタとしてのＮｃｈのトランジスタ５４で構成される。トランジスタ５１及び５２各々のソースには電源電位ＡＶＤＤが印加されており、夫々のゲートがノードｎ５に接続されている。トランジスタ５１のドレインはノードｎ７を介してトランジスタ５３のドレインと接続されている。トランジスタ５２のドレインはノードｎ８を介してトランジスタ５４のドレインと接続されている。トランジスタ５３及び５４各々のゲートはノードｎ６に接続されており、夫々のソースには接地電位ＡＶＳＳが印加されている。

【0045】

かかる構成により、結合回路５０では、トランジスタ５１及び５３により、出力アンプ１０の出力段トランジスタ１１及び１２に流れる電流に対する第１のミラー電流対（Ｉ１、Ｉ３）が生成される。更に、トランジスタ５２及び５４により、出力アンプ１０の出力段トランジスタ１１及び１２に流れる電流に対する第２のミラー電流対（Ｉ２、Ｉ４）が生成される。

【0046】

つまり、トランジスタ５１は、出力段トランジスタ１１に流れる電流に対するミラー電流を含むソースタイプの第１の電流Ｉ１を生成し、トランジスタ５２は、出力段トランジスタ１１に流れる電流に対するミラー電流を含むソースタイプの第２の電流Ｉ２を生成する。トランジスタ５３は、出力段トランジスタ１２に流れる電流に対するミラー電流を含むシンクタイプの第３の電流Ｉ３を生成し、トランジスタ５４は、出力段トランジスタ１２に流れる電流に対するミラー電流を含むシンクタイプの第４の電流Ｉ４を生成する。

【0047】

ここで、結合回路５０では、第１の電流Ｉ１と第２の電流Ｉ２とをノードｎ７にて結合、つまり、第１の電流Ｉ１をノードｎ７に送出すると共に第３の電流Ｉ３をノードｎ７から引き抜く。これにより、結合回路５０では、ノードｎ７に生じた電圧を第１の電圧Ｏ１として出力する。

【0048】

更に、結合回路５０では、第２の電流Ｉ２と第４の電流Ｉ４とをノードｎ８にて結合、つまり第２の電流Ｉ２をノードｎ８に送出すると共に第４の電流Ｉ４をノードｎ８から引き抜く。これにより、結合回路５０では、このノードｎ８に生じた電圧を第２の電圧Ｏ２として出力する。

【0049】

つまり、ノードｎ７が結合回路５０の第１の出力ノードとなり、ノードｎ８が結合回路５０の第２の出力ノードとなる。

【0050】

尚、トランジスタ５１～５４は、出力電流の基準状態（出力安定状態）時において、第３の電流Ｉ３が第１の電流Ｉ１より大となり、且つ第４の電流Ｉ４が第２の電流Ｉ２より小さくなるように、夫々の電流出力能力が設定されたものが用いられる。

【0051】

判定回路６０は、第１及び第２の電圧（Ｏ１、Ｏ２）を受け、第１及び第２の電圧の論理値に基づき、出力アンプ１０の出力電流に対する基準状態（出力安定状態）からの変動の有無及び方向を検知する。そして、判定回路６０は、その検知した変動の有無及び方向に基づき、出力アンプ１０の出力電流が正常であるか異常であるのかの判定、並びに異常である場合には、出力段トランジスタ１１及び１２のうちのいずれに異常な電流が流れたのかを判定する。判定回路６０は、その判定結果を示す判定信号ＪＤを出力する。なお、判定回路６０は、ロジック回路用の電源電位ＶＤＤ及び接地電位ＶＳＳで動作するロジック回路にて構成されている。

【0052】

図２Ｂは、図２Ａに示す負荷駆動回路１００において、第１及び第２の電圧（Ｏ１、Ｏ２）に基づく判定回路６０の判定動作を示す図である。

【0053】

図２Ｂに示すように、判定回路６０は、第１及び第２の電圧Ｏ１及びＯ２によって表される２値の論理値（Ｌ又はＨ）が互いに異なる場合には正常を示す判定信号ＪＤを出力する。一方、電圧Ｏ１及びＯ２によって表される論理値が異なる場合、例えば両者が共に論理値Ｌである場合には、判定回路６０は、出力アンプ１０の出力段トランジスタ１２によって出力される出力電流に異常が生じていることを示す判定信号ＪＤを出力する。また、電圧Ｏ１及びＯ２によって表される論理値が共にＨである場合には、判定回路６０は、出力アンプ１０の出力段トランジスタ１１によって出力される出力電流に異常が生じていることを示す判定信号ＪＤを出力する。

【0054】

以下に、図２Ａ及び図２Ｂに示す負荷駆動回路１００の動作について更に詳細に説明する。

【0055】

図２Ａに示すように、結合回路５０のトランジスタ５１及び５２と、出力段トランジスタ１１は、互いにソース及びゲートに供給される電圧が等しい。よって、トランジスタ５１、５２は出力段トランジスタ１１に流れる電流に対応したミラー電流Ｉ１、Ｉ２を生成する。同様に、トランジスタ５３及び５４と出力段トランジスタ１２は、互いにソース及びゲートに供給される電圧が等しい。よって、トランジスタ５３、５４は、出力段トランジスタ１２に流れる電流に対応したミラー電流Ｉ３、Ｉ４を生成する。そして、トランジスタ５１及び５３で生成する電流Ｉ１、Ｉ３が、出力段トランジスタ１１及び１２に流れる電流に対する第１のミラー電流対を構成する。また、トランジスタ５２及び５４で生成する電流Ｉ２、Ｉ４が、出力段トランジスタ１１及び１２に流れる電流に対する別の第２のミラー電流対を構成する。

【0056】

結合回路５０内で生成される４つの電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は、出力段トランジスタ１１の電流をミラーしたソースタイプの電流Ｉ１、Ｉ２と、出力段トランジスタ１２の電流をミラーしたシンクタイプの電流Ｉ３、Ｉ４で構成される。結合回路５０は、第１出力端（ノードｎ７）でソースタイプの電流Ｉ１とシンクタイプの電流Ｉ３を結合して電圧Ｏ１を出力し、第２出力端（ノードｎ８）でソースタイプの電流Ｉ２とシンクタイプの電流Ｉ４を結合して電圧Ｏ２を出力する。

【0057】

結合回路５０において、電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は、出力アンプ１０の基準状態において、
Ｉ１＜Ｉ３、且つ、Ｉ２＞Ｉ４
となるように、トランジスタ５１～５４各々の電流出力能力が設定される。

【0058】

これにより、基準状態では、結合回路５０の第１出力端（ノードｎ７）の電圧はローレベル（ＡＶＳＳ）、第２出力端（ノードｎ８）の電圧はハイレベル（ＡＶＳＳ）となり、出力電圧（Ｏ１、Ｏ２）の論理値は（Ｌ、Ｈ）となる。

【0059】

ここで、出力アンプ１０から負荷９０へ異常電流が流れた場合、出力段トランジスタ１１及び１２の一方の電流が増加し、他方の電流が減少する。この場合、結合回路５０から出力される電圧（Ｏ１、Ｏ２）は、（Ｌ、Ｌ）又は（Ｈ、Ｈ）となる。

【0060】

判定回路６０は、結合回路５０から出力される２つの電圧（Ｏ１、Ｏ２）を受け、その電圧（Ｏ１、Ｏ２）の論理値に基づき、出力アンプ１０の出力電流が基準状態から変動したかどうかを判定し、判定信号ＪＤを出力する。

【0061】

判定回路６０は、図２Ｂに示すように、結合回路５０の出力電圧（Ｏ１、Ｏ２）の論理値に基づき判定を行う。判定回路６０は、電圧（Ｏ１、Ｏ２）が（Ｌ、Ｈ）のとき、基準状態と判定する。一方、電圧（Ｏ１、Ｏ２）が（Ｌ、Ｌ）のときは、判定回路６０は、出力段トランジスタ１２の電流の所定量以上の増加を検知して異常と判定し、電圧（Ｏ１、Ｏ２）が（Ｈ、Ｈ）のときは、出力段トランジスタ１１の電流の所定量以上の増加を検知して異常と判定する。

【0062】

次に、結合回路５０において、基準状態における電流Ｉ１、Ｉ２、Ｉ３、Ｉ４各々の大きさの設定について説明する。

【0063】

基準状態における電流Ｉ１、Ｉ２、Ｉ３、Ｉ４の電流値の比は、例えばトランジスタ５１、５２、５３、５４のチャネル幅比で設定できる。前述したように基準状態時には、出力段トランジスタ１１及び１２に夫々流れる電流（ｍ・Ｉｏ）、いわゆるアイドリング電流は共に等しい。

【0064】

ここで、トランジスタ５１～５４各々のチャネル幅は、検知回路４０の電流消費を抑えるために、以下のように設定されている。

【0065】

例えば、出力段トランジスタ１１を、所定のチャネル幅Ｗｐを有するトランジスタがｍ個（ｍは１以上の整数）並列に接続されて構成された合計チャネル幅（ｍ・Ｗｐ）のトランジスタとした場合、トランジスタ５１及び５２各々のチャネル幅は、チャネル幅Ｗｐを目安としたチャネル幅とする。また、出力段トランジスタ１２を、所定のチャネル幅Ｗｎを有するトランジスタがｍ個並列に接続されて構成された合計チャネル幅（ｍ・Ｗｎ）のトランジスタとした場合、トランジスタ５３及び５４各々のチャネル幅は、チャネル幅Ｗｎを目安としたチャネル幅とする。これにより検知回路４０の各電流を、出力段トランジスタ１１及び１２に流れる電流のｍ分の１程度に抑える。

【0066】

具体的には、トランジスタ５１及び５４のチャネル幅をそれぞれＷｐ及びＷｎとし、トランジスタ５３のチャネル幅をＷｎより大きいＷｎ＋とし、トランジスタ５２のチャネル幅をＷｐより大きいＷｐ＋とする。

【0067】

これにより、基準状態における電流Ｉ１、Ｉ２、Ｉ３、Ｉ４の電流値の大小関係を、
Ｉ１＜Ｉ３、且つ、Ｉ２＞Ｉ４
に設定することができる。

【0068】

なお、チャネル長については、閾値電圧を揃えるためにも同じ導電型のトランジスタ同士のチャネル長は同一が好ましい。

【0069】

また、電流Ｉ１とＩ３の大きさ、及び、電流Ｉ２とＩ４の大きさの設定は、出力段トランジスタ１１、１２に流れる電流における基準状態からの変動を検知する感度や精度を考慮して設定する。すなわち、出力段トランジスタ１１、１２の電流が基準状態から変動し、実際の電流Ｉ１、Ｉ３が基準状態での電流の大小関係であるＩ１＜Ｉ３を逆転してＩ１＞Ｉ３に変化した場合、又は、実際の電流Ｉ２、Ｉ４が基準状態での電流の大小関係であるＩ２＞Ｉ４を逆転してＩ２＜Ｉ４に変化した場合に、電圧（Ｏ１、Ｏ２）の論理値が基準状態の値から変化し、判定回路６０で異常と判定される。

【0070】

なお、製造上の素子ばらつきや一定範囲内の環境温度等による軽微な変動に対しては、基準状態での電流の大きさを、Ｉ１＜Ｉ３、且つ、Ｉ２＞Ｉ４とすることで、基準状態の範囲内に設定することができる。

【0071】

次に、図２Ａに示す検知回路４０による効果について説明する。

【0072】

検知回路４０は、プッシュプル出力段を構成する出力段トランジスタ１１、１２に流れる電流のミラー電流を生成し、ソースタイプとシンクタイプのミラー電流同士を結合させ、その結合点から出力電圧（Ｏ１、Ｏ２）を取り出す構成を採用している。

【0073】

したがって、出力アンプ１０から負荷９０へ異常電流が流れた場合、出力段トランジスタ１１、１２の一方の電流が増加し、他方の電流が減少する。それと同時に出力段トランジスタ１１、１２のミラー電流も同様の電流変化を生じる。このため、基準状態での電流Ｉ１とＩ３、及び、電流Ｉ２とＩ４に比較的大きな電流差を設定していても、異常電流が流れた場合には、速やかに出力電圧（Ｏ１、Ｏ２）が、判定結果を示す論理値（Ｌ、Ｌ）又は（Ｈ、Ｈ）の状態に遷移する。

【0074】

このため、検知回路４０は、トランジスタの製造ばらつき等の影響が小さく、高感度、高精度、且つ高速応答にて出力電流の異常を検知することが可能である。なお、図２Ａに示す検知回路４０では、出力段トランジスタ１１、１２に流れる電流の電流量が基準状態から変動したか否かを検知して、２ビットのデジタル値に変換するアナログ／デジタル変換回路を実現している。

【0075】

次に、図２Ａに示す負荷駆動回路１００による異常電流の検知動作の一例について、図３を参照しつつ説明する。

【0076】

なお、図３に示す一例では、負荷駆動回路１００の構成及び各トランジスタのサイズは図２Ａに示すものと同一とする。更に、図３に示す一例では、負荷９０を表示パネルのデータ線（容量性負荷）とし、当該表示パネルに生じたクラック等により、負荷９０のデータ線が、隣接する負荷（又は周辺の配線）９９と短絡している。この短絡により、負荷９０のデータ線から短絡部を介して隣接するデータ線または電源系の配線に電流が放出される。このとき、出力段トランジスタ１１、１２各々の電流のうちで、出力段トランジスタ１１の電流が基準状態時と比べて増加し、出力段トランジスタ１２の電流が減少する。よって、検知回路４０が活性化している場合、出力段トランジスタ１１の電流をミラーしているトランジスタ５１、５２の電流Ｉ１、Ｉ２も増加し、出力段トランジスタ１２の電流をミラーしているトランジスタ５３、５４の電流Ｉ３、Ｉ４は減少する。

【0077】

この際、基準状態時での電流Ｉ１～Ｉ４の大小関係は、
Ｉ１＜Ｉ３、Ｉ２＞Ｉ４
であったが、異常電流が発生したことにより、電流Ｉ１とＩ３の大きさが逆転して
Ｉ１＞Ｉ３
となり、電流Ｉ２と電流Ｉ４との差は更に拡大する。これにより、結合回路５０の出力電圧（Ｏ１、Ｏ２）は（Ｈ、Ｈ）となり、判定回路６０は異常を示す判定信号ＪＤを出力する。

【0078】

尚、図３では、負荷９０のデータ線から短絡部を介して、隣接する負荷９９のデータ線に電流が放出された事例を説明したが、逆に短絡部を介して負荷９０のデータ線に電流が流れ込む事例では、基準状態時に比べて、出力段トランジスタ１１の電流が減少し、出力段トランジスタ１２の電流が増加する。このとき結合回路５０では、電流Ｉ３、Ｉ４が増加し、電流Ｉ１、Ｉ２は減少する。したがって結合回路５０の出力電圧（Ｏ１、Ｏ２）は（Ｌ、Ｌ）となり、判定回路６０は異常を示す判定信号ＪＤを出力する。

【0079】

なお、容量性負荷を想定した図１や図２Ａに示す負荷駆動回路１００とは異なり、電源アンプのような基準状態時に出力アンプ１０が負荷９０へ定常電流を出力する駆動回路の場合には、基準状態時における出力段トランジスタ１１、１２の電流は同一ではない。しかしながら、この場合にも、出力段トランジスタ１１、１２の電流に対するミラー比を調整して、結合回路５０の基準状態時における電流Ｉ１、Ｉ２、Ｉ３、Ｉ４の電流の大きさを、
Ｉ１＜Ｉ３、Ｉ２＞Ｉ４
となるようにトランジスタ５１～５４各々の電流出力能力を設定することで、基準状態での出力電流の変動（異常電流）を検知することが可能である。

【0080】

また、負荷駆動回路１００では、活性・非活性切換回路２０を設け、所定の検知動作期間のみ検知回路４０を活性化させることで、検知回路４０の電流消費を最小限に抑えることができる。

【0081】

以上、詳述したように、負荷駆動回路１００は、導電型の異なる第１及び第２の出力段トランジスタ１１及び１２で構成されるプッシュプル出力段を含む出力アンプ１０と共に、出力アンプ１０が負荷に出力した出力電流の異常を検知する検知回路４０を備えている。当該検知回路４０は、以下の結合回路５０及び判定回路６０を含む。

【0082】

つまり、結合回路５０は、第１の出力段トランジスタ１１に流れる電流に対するミラー電流である第１及び第２の電流（Ｉ１、Ｉ２）を夫々生成すると共に、第２の出力段トランジスタ１２に流れる電流に対するミラー電流である第３及び第４の電流（Ｉ３、Ｉ４）を夫々生成する。そして、当該結合回路５０は、第１の電流（Ｉ１）及び第３の電流（Ｉ３）を第１の出力ノード（ｎ７）で結合し、この第１の出力ノード（ｎ７）に生じた電圧を第１の電圧（Ｏ１）として出力する。更に、結合回路５０は、第２の電流（Ｉ２）及び第４の電流（Ｉ４）を第２の出力ノード（ｎ８）で結合し、この第２の出力ノード（ｎ８）に生じた電圧を第２の電圧（Ｏ２）として出力する。なお、結合回路５０では、出力電流が所定範囲内で安定化する基準状態時において第３の電流（Ｉ３）が第１の電流（Ｉ１）より大きく且つ第２の電流（Ｉ２）が第４の電流（Ｉ４）より大きくなるように、これら第１～第４の電流を夫々生成する。判定回路６０は、上記した第１及び前記第２の電圧（Ｏ１、Ｏ２）に基づき、出力電流が所定範囲内で安定化する基準状態から変動したか否かを検知し、変動を検知した場合には異常、変動を検知しなかった場合には正常を表す判定信号ＪＤを出力する。

【0083】

この際、プッシュプル出力段の第１及び第２の出力段トランジスタ１１及び１２に流れる電流は、一方が増加すれば他方は減少する。よって、判定信号ＪＤの生成元となるミラー電流（Ｉ１、Ｉ３）の結合点（ｎ７）の電圧（Ｏ１）、及びミラー電流（Ｉ２、Ｉ４）の結合点（ｎ８）の電圧（Ｏ２）は、出力アンプ１０から出力される出力電流に追従して、迅速に、その判定結果（電流異常有り又は無し）を表す論理値に遷移する。

【0084】

更に、上記した結合回路５０の構成によれば、第１～第４の電流（Ｉ１～Ｉ４）を夫々生成するトランジスタの製造ばらつき等の影響が小さくなる。

【0085】

よって、負荷駆動回路１００によれば、抵抗素子やコンパレータを用いて電流異常の判定を行う場合に比べて、出力電流の異常を、高感度、高精度、及び高速に検知することが可能となる。

【実施例0086】

図４Ａは、本発明の第２の実施例による負荷駆動回路１００Ａの構成を示す回路図である。

【0087】

図４Ａに示す負荷駆動回路１００Ａは、半導体装置としての半導体ＩＣチップに構成されており、負荷駆動電圧生成回路ＶＧＣ、出力アンプ１０、及び検知回路４０Ａ（ミラー電流生成部４１及び４２を含む）を含む。

【0088】

負荷駆動電圧生成回路ＶＧＣは、負荷９０を駆動する電圧値を有する駆動電圧ＡＭＰＩＮを生成し、これを出力アンプ１０に供給する。

【0089】

図４Ａに示す出力アンプ１０及び検知回路４０Ａは、ＡＶＤＤ電源端子を介して負荷駆動用の電源電位ＡＶＤＤを受けると共に、ＡＶＳＳ電源端子を介して負荷駆動用の接地電位ＡＶＳＳを受ける。更に、検知回路４０Ａは、ＶＤＤ電源端子を介してロジック回路用の電源電位ＶＤＤを受けると共に、ＶＳＳ電源端子を介してロジック回路用の接地電位ＶＳＳを受ける。なお、一般的には、負荷駆動用の接地電位ＡＶＳＳ及びロジック回路用の接地電位ＶＳＳは共通電位とされるが、用途に応じて異なる電源電位としてもよい。

【0090】

各電源電位の大小関係は、例えば、
ＡＶＳＳ≦ＶＳＳ＜ＶＤＤ≦ＡＶＤＤ
とする。

【0091】

尚、図４Ａでは、出力アンプ１０を表す破線の領域内にミラー電流生成部４１及び４２が記載されているが、両者は検知回路４０Ａに含まれる要素である。

【0092】

出力アンプ１０は、図２Ａに示す構成と同様に、プッシュプル出力段としての出力段トランジスタ１１及び１２と、オペアンプからなる差動段１５と、を含み、その動作は図２Ａに示すものと同様であるので説明を省く。

【0093】

検知回路４０Ａは、図２Ａに示す検知回路４０をロジック回路用の電源で動作可能にしたものであり、活性・非活性切換回路２０、電流折返し部３０、ミラー電流生成部４１及び４２、結合回路５０及び判定回路６０を含む。

【0094】

ミラー電流生成部４１は、自身のソースに電源電位ＡＶＤＤが印加されており、且つゲートがノードｎ１に接続されているＰｃｈのトランジスタ１３で構成される。尚、トランジスタ１３のドレインはノードｎ３を介して検知回路４０Ａに接続されている。

【0095】

ミラー電流生成部４２は、自身のソースに接地電位ＡＶＳＳが印加されており、且つゲートがノードｎ２に接続されているＮｃｈのトランジスタ１４で構成される。尚、トランジスタ１４のドレインはノードｎ４を介して検知回路４０Ａに接続されている。

【0096】

図４Ａに示す活性・非活性切換回路２０の回路構成は、図２Ａに示すものと同一である。ただし、図４Ａに示す構成では、活性・非活性切換回路２０のスイッチ２１は、トランジスタ１４のドレイン（ノードｎ４）と、トランジスタ５１、５２の共通ゲート（ノードｎ５）との間に接続され、スイッチ２２は、トランジスタ１３のドレイン（ノードｎ３）とトランジスタ５３、５４の共通ゲート（ノードｎ６）との間に接続される。スイッチ２３は、ＶＤＤ電源端子と、トランジスタ５１、５２の共通ゲート（ノードｎ５）との間に接続され、スイッチ２４は、ＶＳＳ電源端子と、トランジスタ５３、５４の共通ゲート（ノードｎ６）との間に接続される。

【0097】

活性・非活性切換回路２０は、活性化を指示する制御信号ＣＮＴを受けたときは、スイッチ２１、２２が共にオン、スイッチ２３、２４が共にオフとされる。これにより、ミラー電流生成部４１を構成するトランジスタ１３のドレインが、ノードｎ３及びスイッチ２２を介してノードｎ６と接続されると共に、ミラー電流生成部４２を構成するトランジスタ１４のドレインが、ノードｎ４及びスイッチ２１を介してノードｎ５と接続され、検知回路４０Ａがイネーブル状態となる。

【0098】

一方、非活性化を促す制御信号ＣＮＴを受けた場合には、スイッチ２１、２２が共にオフ、スイッチ２３、２４が共にオンとされる。これにより、ミラー電流生成部４１を構成するトランジスタ１３及びミラー電流生成部４２を構成するトランジスタ１４各々のドレインと、結合回路５０との間の接続が遮断され、検知回路４０Ａがディスエイブル状態となる。

【0099】

電流折返し部３０は、第１の折返トランジスタとしてのＰｃｈのトランジスタ３１、及び第２の折返トランジスタとしてのＮｃｈのトランジスタ３２を含む。トランジスタ３１は、ソースにロジック回路用の電源電位ＶＤＤが印加されており、且つゲート及びドレインがノードｎ５に接続されている。トランジスタ３２は、ソースにロジック回路用の接地電位ＶＳＳが印加されており、且つゲート及びドレインがノードｎ６に接続されている。

【0100】

結合回路５０は、図２Ａに示す結合回路５０と同様に、Ｐｃｈのトランジスタ５１及び５２と、Ｎｃｈのトランジスタ５３及び５４と、を含む。尚、図４Ａに示す結合回路５０では、トランジスタ５１～５４同士の接続は図２Ａに示すものと同一であるものの、トランジスタ５１及び５２各々のソースにはロジック回路用の電源電位ＶＤＤが印加されており、トランジスタ５３及び５４各々のソースにはロジック回路用の接地電位ＶＳＳが印加されている。

【0101】

判定回路６０は、第１及び第２の電圧（Ｏ１、Ｏ２）を受け、第１及び第２の電圧の論理値に基づき、出力アンプ１０の出力電流が基準状態（出力安定状態）から変動したか否かを検知する。そして、判定回路６０は、その検知した変動の有無に基づき、出力アンプ１０の出力電流が正常であるか異常であるのかの判定、並びに異常である場合には、出力段トランジスタ１１及び１２のうちのいずれに異常な電流が流れたのかを判定する。判定回路６０は、その判定結果を示す判定信号ＪＤを出力する。

【0102】

図４Ｂは、図４Ａに示す負荷駆動回路１００Ａにおいて、第１及び第２の電圧Ｏ１及びＯ２に基づく判定回路６０の判定動作を示す図である。

【0103】

図４Ｂに示すように、判定回路６０は、第１及び第２の電圧Ｏ１及びＯ２によって表される２値の論理値（Ｌ又はＨ）が互いに異なる場合には正常を示す判定信号ＪＤを出力する。

【0104】

一方、電圧Ｏ１及びＯ２によって表される論理値が異なる場合、例えば両者が共に論理値Ｌである場合には、判定回路６０は、出力アンプ１０の出力段トランジスタ１１によって出力される出力電流に異常が生じていることを示す判定信号ＪＤを出力する。また、電圧Ｏ１及びＯ２によって表される論理値が共にＨである場合には、判定回路６０は、出力アンプ１０のトランジスタ１２によって出力される出力電流に異常が生じていることを示す判定信号ＪＤを出力する。

【0105】

以下に、図４Ａ、図４Ｂに示す負荷駆動回路１００Ａの動作について更に詳細に説明する。尚、負荷９０及び出力アンプ１０は図２Ａに示すものと同一であり、その詳細な動作説明は省略する。

【0106】

ミラー電流生成部４１、４２は出力段トランジスタ１１、１２と同じＡＶＤＤ及びＡＶＳＳ電源端子間に設けられる。一方、ミラー電流生成部４１、４２以外の検知回路４０Ａの主要構成は、出力段トランジスタ１１、１２と異なる電源端子間に設けることができる。図４Ａでは、電流折返し部３０、結合回路５０及び判定回路６０は、電源電位ＶＤＤを受けるＶＤＤ電源端子と接地電位ＶＳＳを受けるＶＳＳ電源端子間に設けられている。

【0107】

ミラー電流生成部４１を構成するトランジスタ１３は、自身のゲートに、出力段トランジスタ１１のゲートと同様に、差動段１５から出力された信号ＰＧを受け、自身のドレインから出力段トランジスタ１１から出力される電流に対応したソースタイプのミラー電流Ｉａをノードｎ３に出力する。

【0108】

ミラー電流生成部４２を構成するトランジスタ１４は、自身のゲートに、出力段トランジスタ１２のゲートと同様に、差動段１５から出力された信号ＮＧを受け、ノードｎ４から自身のドレインを介して、出力段トランジスタ１２に流れる電流に対応したシンクタイプのミラー電流ＩｂをＡＶＳＳ電源端子に流す。

【0109】

尚、このような出力段トランジスタ１１、１２の電流に対するミラー電流対（Ｉａ、Ｉｂ）のミラー比は１以下に設定するのが望ましい。これにより、検知回路４０Ａの電流消費を抑えることができる。具体的には、出力段トランジスタ１１、１２のチャネル幅に対して、トランジスタ１３、１４のチャネル幅を小さく設定する。

【0110】

ここで、検知回路４０Ａが活性状態である場合には、ミラー電流生成部４１で生成されるソースタイプの電流Ｉａは、ノードｎ３及びスイッチ２２を介してトランジスタ３２のドレインに供給され、結合回路５０のトランジスタ５３、５４の電流Ｉ３、Ｉ４へミラーされる。トランジスタ３２、５３及び５４は、ソース同士、ゲート同士が共通接続されたカレントミラーを構成している。すなわち、トランジスタ３２は、ミラー電流生成部４１に流れるソースタイプの電流ＩａをＶＳＳ電源端子で折り返し、シンクタイプの電流Ｉ３、Ｉ４にミラーする電流折返し部を構成している。

【0111】

ミラー電流生成部４２で生成されるシンクタイプの電流Ｉｂは、ノードｎ４及びスイッチ２１を介してトランジスタ３１に流れ、結合回路５０のトランジスタ５１、５２の電流Ｉ１、Ｉ２へミラーされる。トランジスタ３１、５１、５２は、ソース同士、ゲート同士が共通接続されたカレントミラーを構成している。すなわち、トランジスタ３１は、ミラー電流生成部４２に流れるシンクタイプの電流ＩｂをＶＤＤ電源端子で折り返し、ソースタイプの電流Ｉ１、Ｉ２にミラーする電流折返し部を構成している。

【0112】

結合回路５０は、電流折り返し部３０を構成するトランジスタ３１、３２と同様に、ＶＤＤ電源端子とＶＳＳ電源端子間に４つのトランジスタ５１、５２、５３、５４で構成される。図４Ａの結合回路５０は、図２Ａと同様に、トランジスタ５１、５３のドレイン同士が共通接続されたノードｎ７が結合回路５０の第１出力端とされ、電圧Ｏ１を出力する。またトランジスタ５２、５４のドレイン同士が共通接続されたノードｎ８が結合回路５０の第２出力端とされ、電圧Ｏ２を出力する。

【0113】

また結合回路５０における基準状態時での電流Ｉ１、Ｉ２、Ｉ３、Ｉ４各々の大きさの設定についても、図２Ａと同様に、出力アンプ１０の基準状態時において、
Ｉ１＜Ｉ３、且つ、Ｉ２＞Ｉ４
となるように、例えばトランジスタ５１～５４各々のトランジスタのサイズを決定している。各トランジスタのサイズに応じてトランジスタ５１～５４各々の電流出力能力が設定される。

【0114】

具体的には、トランジスタ５１、５４のチャネル幅をそれぞれＷｐ及びＷｎとし、トランジスタ５３のチャネル幅をＷｎより大きいＷｎ＋とし、トランジスタ５２のチャネル幅をＷｐより大きいＷｐ＋とする。

【0115】

すなわち、図４Ａに示す結合回路５０は、供給される電源電位ＶＤＤ、接地電位ＶＳＳ以外は、図２Ａの結合回路５０と同様な構成を有する。但し、図２Ａに示す結合回路５０とは異なり、図４Ａの結合回路５０で生成されるソースタイプの電流Ｉ１、Ｉ２は、出力段トランジスタ１２の電流に対するミラー電流として生成され、シンクタイプの電流Ｉ３、Ｉ４は、出力段トランジスタ１１の電流に対するミラー電流として生成される。

【0116】

図４Ａに示す構成では、判定回路６０もＶＤＤ電源端子とＶＳＳ電源端子間に設けられる。判定回路６０は、図２Ａと同様に、結合回路５０から出力される２つの電圧（Ｏ１、Ｏ２）を受け、当該電圧（Ｏ１、Ｏ２）の論理値に基づき、出力アンプ１０の出力電流が基準状態から変動したかどうかを判定し、その判定結果を示す判定信号ＪＤを出力する。

【0117】

ただし、図４Ａに示す判定回路６０は、図２Ａの判定回路６０に対して、異常電流発生箇所（出力段トランジスタ１１、１２）と異常判定の論理値の状態（図４Ｂの状態２、状態３）の対応関係が逆となる。

【0118】

このように、図４Ａに示す構成では、ミラー電流生成部４１、４２を除く検知回路４０Ａの主要構成部は、図２Ａに示す検知回路４０の電源電圧範囲（ＡＶＤＤ～ＡＶＳＳ）よりも小さい電源電圧範囲（ＶＤＤ～ＶＳＳ）で実現できる。例えば、液晶表示装置に用いる場合、負荷駆動用の電源電位ＡＶＤＤ及び接地電位ＡＶＳＳはそれぞれ１８Ｖ及び０Ｖが供給され、ロジック回路用の電源電位ＶＤＤ及び接地電位ＶＳＳは１．８Ｖ及び０Ｖが供給される。よって、トランジスタ３１、３２、５１～５４、スイッチ２１～２４をロジック回路と同じ低耐圧素子で実現できるため、低消費電力化や省面積化が可能となる。