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特開2023-81353デルタ－シグマ・アナログ－デジタル変換器のゲインプログラマビリティ技術
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023081353
(43)【公開日】2023-06-09
(54)【発明の名称】デルタ－シグマ・アナログ－デジタル変換器のゲインプログラマビリティ技術
(51)【国際特許分類】
H03M 1/38 20060101AFI20230602BHJP
H03M 1/10 20060101ALI20230602BHJP
H03M 3/02 20060101ALI20230602BHJP
【ＦＩ】
H03M1/38
H03M1/10 A
H03M3/02
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022190288
(22)【出願日】2022-11-29
(31)【優先権主張番号】17/538,187
(32)【優先日】2021-11-30
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】520490417
【氏名又は名称】アナログ ディヴァイスィズ インク
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シャオロン・リウ
(72)【発明者】
【氏名】ダニエル・ピーター・キャニフ
(72)【発明者】
【氏名】アビシェーク・バンディオパダヤイ
(72)【発明者】
【氏名】志方 明
【テーマコード（参考）】
5J022
5J064
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA06
5J022CA07
5J022CA10
5J022CB06
5J022CE04
5J022CF00
5J022CF01
5J022CF07
5J064BA03
5J064BA06
5J064BC06
5J064BC07
5J064BC11
(57)【要約】
【課題】連続時間デルタ－シグマ・アナログ－デジタル変換器（ＡＤＣ）における逐次比較型レジスタ（ＳＡＲ）ベースの量子化器と共に使用するための過剰ループ遅延補償（ＥＬＤＣ）技術を提供する。
【解決手段】この技術は、ＥＬＤ補償ＳＡＲ量子化器におけるＥＬＤゲインを効率的にプログラム及び較正することができる。ＥＬＤＣ回路は、ＥＬＤＣデジタル－アナログ変換器（ＤＡＣ）のゲイン又はＳＡＲ ＤＡＣのゲインなどのゲインを調整するためにデジタルにプログラム可能なキャパシタンスを有するチャージポンプを含むことができる。
【選択図】図３
【解決手段】この技術は、ＥＬＤ補償ＳＡＲ量子化器におけるＥＬＤゲインを効率的にプログラム及び較正することができる。ＥＬＤＣ回路は、ＥＬＤＣデジタル－アナログ変換器（ＤＡＣ）のゲイン又はＳＡＲ ＤＡＣのゲインなどのゲインを調整するためにデジタルにプログラム可能なキャパシタンスを有するチャージポンプを含むことができる。
【選択図】図３
【特許請求の範囲】
【請求項1】
アナログ入力信号をデジタル出力信号に変換するための逐次比較型レジスタ（ＳＡＲ）アナログ－デジタル変換器（ＡＤＣ）であって、
前記アナログ入力信号を受信するための入力に接続されたサンプリングスイッチと、
前記サンプリングスイッチに接続されたＳＡＲデジタル－アナログ変換器（ＤＡＣ）であって、前記ＳＡＲ ＤＡＣが、ＳＡＲ制御信号によって制御される第１のセットのコンデンサを含む、ＳＡＲ ＤＡＣと、
加算ノードによって前記ＳＡＲ ＤＡＣに接続された過剰ループ遅延補償（ＥＬＤＣ）回路であって、前記ＥＬＤＣ回路が、
ＥＬＤＣ制御信号によって制御される第２のセットのコンデンサを含むＥＬＤＣ ＤＡＣと、
前記第１のセットのコンデンサ又は前記第２のセットのコンデンサのいずれかに接続されたチャージポンプであって、前記チャージポンプが、ゲインを調整するようにプログラム可能なキャパシタンスを有する、チャージポンプと、を含む、ＥＬＤＣ回路と、
論理回路であって、
前記ＳＡＲ制御信号及び前記ＥＬＤＣ制御信号を生成することと、
前記デジタル出力信号を生成することと、を行うための論理回路と、を備えるＳＡＲ ＡＤＣ。
前記アナログ入力信号を受信するための入力に接続されたサンプリングスイッチと、
前記サンプリングスイッチに接続されたＳＡＲデジタル－アナログ変換器（ＤＡＣ）であって、前記ＳＡＲ ＤＡＣが、ＳＡＲ制御信号によって制御される第１のセットのコンデンサを含む、ＳＡＲ ＤＡＣと、
加算ノードによって前記ＳＡＲ ＤＡＣに接続された過剰ループ遅延補償（ＥＬＤＣ）回路であって、前記ＥＬＤＣ回路が、
ＥＬＤＣ制御信号によって制御される第２のセットのコンデンサを含むＥＬＤＣ ＤＡＣと、
前記第１のセットのコンデンサ又は前記第２のセットのコンデンサのいずれかに接続されたチャージポンプであって、前記チャージポンプが、ゲインを調整するようにプログラム可能なキャパシタンスを有する、チャージポンプと、を含む、ＥＬＤＣ回路と、
論理回路であって、
前記ＳＡＲ制御信号及び前記ＥＬＤＣ制御信号を生成することと、
前記デジタル出力信号を生成することと、を行うための論理回路と、を備えるＳＡＲ ＡＤＣ。
【請求項2】
前記チャージポンプが、前記第２のセットのコンデンサに接続され、
前記プログラム可能なキャパシタンスが、前記ＥＬＤＣ ＤＡＣのゲインを調整する、請求項１に記載のＳＡＲ ＡＤＣ。
前記プログラム可能なキャパシタンスが、前記ＥＬＤＣ ＤＡＣのゲインを調整する、請求項１に記載のＳＡＲ ＡＤＣ。
【請求項3】
前記論理回路が、
前記チャージポンプの電荷を前記第２のセットのコンデンサの電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させる、請求項２に記載のＳＡＲ ＡＤＣ。
前記チャージポンプの電荷を前記第２のセットのコンデンサの電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させる、請求項２に記載のＳＡＲ ＡＤＣ。
【請求項4】
前記第１のセットのコンデンサのうちのコンデンサが、対応する上部プレート及び下部プレートを有し、前記第２のセットのコンデンサのうちのコンデンサが、対応する上部プレート及び下部プレートを有し、前記論理回路が、スイッチ動作を制御して、
前記チャージポンプの前記電荷を前記第２のセットのコンデンサの前記トッププレート上の電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させる、請求項３に記載のＳＡＲ ＡＤＣ。
前記チャージポンプの前記電荷を前記第２のセットのコンデンサの前記トッププレート上の電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させる、請求項３に記載のＳＡＲ ＡＤＣ。
【請求項5】
前記論理回路が、変換段階の間、スイッチ動作を制御して、
サンプリングされたアナログ入力信号を表す前記第１のセットのコンデンサの電荷を、前記チャージポンプの組み合わせた前記電荷及び前記第２のセットのコンデンサの電荷と組み合わせて、後続の電荷の組み合わせを生成し、
前記ＳＡＲ ＤＡＣ及び前記ＥＬＤＣ ＤＡＣを制御して、前記後続の電荷の組み合わせでの変換のいくつかのビットトライアルを実行する、請求項３に記載のＳＡＲ ＡＤＣ。
サンプリングされたアナログ入力信号を表す前記第１のセットのコンデンサの電荷を、前記チャージポンプの組み合わせた前記電荷及び前記第２のセットのコンデンサの電荷と組み合わせて、後続の電荷の組み合わせを生成し、
前記ＳＡＲ ＤＡＣ及び前記ＥＬＤＣ ＤＡＣを制御して、前記後続の電荷の組み合わせでの変換のいくつかのビットトライアルを実行する、請求項３に記載のＳＡＲ ＡＤＣ。
【請求項6】
前記論理回路が、較正信号を受信し、前記較正信号に応答して、スイッチ動作を制御して、
前記アナログ入力信号が基準電圧に設定された状態で、前記ＥＬＤＣ制御信号が第１のコード値に設定された第１のＥＬＤデジタル出力較正信号と、前記ＥＬＤＣ制御信号が第２のコード値に設定された第２のＥＬＤデジタル出力較正信号とを決定し、
前記第１のＥＬＤデジタル出力較正信号及び前記第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定し、前記チャージポンプ制御コードが、前記チャージポンプの前記キャパシタンスをプログラムする、請求項１に記載のＳＡＲ ＡＤＣ。
前記アナログ入力信号が基準電圧に設定された状態で、前記ＥＬＤＣ制御信号が第１のコード値に設定された第１のＥＬＤデジタル出力較正信号と、前記ＥＬＤＣ制御信号が第２のコード値に設定された第２のＥＬＤデジタル出力較正信号とを決定し、
前記第１のＥＬＤデジタル出力較正信号及び前記第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定し、前記チャージポンプ制御コードが、前記チャージポンプの前記キャパシタンスをプログラムする、請求項１に記載のＳＡＲ ＡＤＣ。
【請求項7】
前記チャージポンプが、前記第１のセットのコンデンサに接続され、
前記プログラム可能なキャパシタンスが、前記ＳＡＲ ＤＡＣのゲインを調整する、請求項１に記載のＳＡＲ ＡＤＣ。
前記プログラム可能なキャパシタンスが、前記ＳＡＲ ＤＡＣのゲインを調整する、請求項１に記載のＳＡＲ ＡＤＣ。
【請求項8】
受信したアナログ入力信号をデジタル出力信号に変換するための逐次比較型レジスタ（ＳＡＲ）アナログ－デジタル変換器（ＡＤＣ）を動作させる方法であって、
過剰ループ遅延補償（ＥＬＤＣ）回路のチャージポンプを、ＳＡＲデジタル－アナログ変換器（ＤＡＣ）の第１のセットのコンデンサ又は前記ＥＬＤＣ回路のＥＬＤＣ ＤＡＣの第２のセットのコンデンサのいずれかに接続するステップであって、前記ＥＬＤＣ回路が、加算ノードによって前記ＳＡＲ ＤＡＣに接続され、前記チャージポンプが、ゲインを調整するようにプログラム可能なキャパシタンスを有する、ステップと、
ＳＡＲ制御信号及びＥＬＤＣ制御信号を生成して、前記第１のセットのコンデンサ及び前記第２のセットのコンデンサをそれぞれ制御するステップと、
前記デジタル出力信号を生成するステップと、を含む方法。
過剰ループ遅延補償（ＥＬＤＣ）回路のチャージポンプを、ＳＡＲデジタル－アナログ変換器（ＤＡＣ）の第１のセットのコンデンサ又は前記ＥＬＤＣ回路のＥＬＤＣ ＤＡＣの第２のセットのコンデンサのいずれかに接続するステップであって、前記ＥＬＤＣ回路が、加算ノードによって前記ＳＡＲ ＤＡＣに接続され、前記チャージポンプが、ゲインを調整するようにプログラム可能なキャパシタンスを有する、ステップと、
ＳＡＲ制御信号及びＥＬＤＣ制御信号を生成して、前記第１のセットのコンデンサ及び前記第２のセットのコンデンサをそれぞれ制御するステップと、
前記デジタル出力信号を生成するステップと、を含む方法。
【請求項9】
前記チャージポンプを前記第２のセットのコンデンサに接続するステップを含み、
前記プログラム可能なキャパシタンスが、前記ＥＬＤＣ ＤＡＣのゲインを調整する、請求項８に記載の方法。
前記プログラム可能なキャパシタンスが、前記ＥＬＤＣ ＤＡＣのゲインを調整する、請求項８に記載の方法。
【請求項10】
前記チャージポンプの電荷を前記第２のセットのコンデンサの電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させるようにスイッチ動作を制御するステップを含む、請求項９に記載の方法。
【請求項11】
前記第１のセットのコンデンサのうちのコンデンサが、対応する上部プレート及び下部プレートを有し、前記第２のセットのコンデンサのうちのコンデンサが、対応する上部プレート及び下部プレートを有し、前記方法が、
前記チャージポンプの前記電荷を前記第２のセットのコンデンサの前記上部プレート上の電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させるようにスイッチ動作を制御するステップを含む、請求項１０に記載の方法。
前記チャージポンプの前記電荷を前記第２のセットのコンデンサの前記上部プレート上の電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させるようにスイッチ動作を制御するステップを含む、請求項１０に記載の方法。
【請求項12】
変換段階の間、サンプリングされたアナログ入力信号を表す前記第１のセットのコンデンサの電荷を、前記チャージポンプの組み合わせた前記電荷及び前記第２のセットのコンデンサの電荷と組み合わせて、後続の電荷の組み合わせを生成するようにスイッチ動作を制御するステップと、
前記ＳＡＲ ＤＡＣ及び前記ＥＬＤＣ ＤＡＣを制御して、前記後続の電荷の組み合わせでの変換のいくつかのビットトライアルを実行するステップと、を含む、請求項１０に記載の方法。
前記ＳＡＲ ＤＡＣ及び前記ＥＬＤＣ ＤＡＣを制御して、前記後続の電荷の組み合わせでの変換のいくつかのビットトライアルを実行するステップと、を含む、請求項１０に記載の方法。
【請求項13】
較正信号を受信し、前記較正信号に応答して、
前記アナログ入力信号が基準電圧に設定された状態で、前記ＥＬＤＣ制御信号が第１のコード値に設定された第１のＥＬＤデジタル出力較正信号と、前記ＥＬＤＣ制御信号が第２のコード値に設定された第２のＥＬＤデジタル出力較正信号とを決定することと、
前記第１のＥＬＤデジタル出力較正信号及び前記第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定することであって、前記チャージポンプ制御コードが、前記チャージポンプの前記キャパシタンスをプログラムする、ことと、を行うようにスイッチ動作を制御するステップを含む、請求項８に記載の方法。
前記アナログ入力信号が基準電圧に設定された状態で、前記ＥＬＤＣ制御信号が第１のコード値に設定された第１のＥＬＤデジタル出力較正信号と、前記ＥＬＤＣ制御信号が第２のコード値に設定された第２のＥＬＤデジタル出力較正信号とを決定することと、
前記第１のＥＬＤデジタル出力較正信号及び前記第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定することであって、前記チャージポンプ制御コードが、前記チャージポンプの前記キャパシタンスをプログラムする、ことと、を行うようにスイッチ動作を制御するステップを含む、請求項８に記載の方法。
【請求項14】
前記チャージポンプを前記第１のセットのコンデンサに接続するステップを含み、
前記プログラム可能なキャパシタンスが、前記ＳＡＲ ＤＡＣのゲインを調整する、請求項８に記載の方法。
前記プログラム可能なキャパシタンスが、前記ＳＡＲ ＤＡＣのゲインを調整する、請求項８に記載の方法。
【請求項15】
入力でアナログ入力信号を受信し、デジタル出力信号を生成するためのデルタ－シグマ・アナログ－デジタル変換器（ＡＤＣ）回路であって、
前記アナログ入力信号及びデジタル－アナログ変換器回路の出力を受信して組み合わせるように構成された入力加算ノードと、
組み合わされた前記アナログ入力信号及び前記デジタル－アナログ変換器回路の出力の表現を受信する逐次比較型レジスタ（ＳＡＲ）ＡＤＣであって、前記ＳＡＲ ＡＤＣが、
サンプリングスイッチに接続されたＳＡＲデジタル－アナログ変換器（ＤＡＣ）であって、前記ＳＡＲ ＤＡＣが、ＳＡＲ制御信号によって制御される第１のセットのコンデンサを含む、ＳＡＲ ＤＡＣと、
加算ノードによって前記ＳＡＲ ＤＡＣに接続された過剰ループ遅延補償（ＥＬＤＣ）回路であって、前記ＥＬＤＣ回路が、
ＥＬＤＣ制御信号によって制御される第２のセットのコンデンサを含む、ＥＬＤＣ ＤＡＣと、
前記第１のセットのコンデンサ又は前記第２のセットのコンデンサのいずれかに接続されたチャージポンプであって、前記チャージポンプが、ゲインを調整するようにプログラム可能なキャパシタンスを有する、チャージポンプと、を含む、ＥＬＤＣ回路と、
論理回路であって、
前記ＳＡＲ制御信号及び前記ＥＬＤＣ制御信号を生成することと、
前記デジタル出力信号を生成することと、を行うための論理回路と、を備えるデルタ－シグマＡＤＣ。
前記アナログ入力信号及びデジタル－アナログ変換器回路の出力を受信して組み合わせるように構成された入力加算ノードと、
組み合わされた前記アナログ入力信号及び前記デジタル－アナログ変換器回路の出力の表現を受信する逐次比較型レジスタ（ＳＡＲ）ＡＤＣであって、前記ＳＡＲ ＡＤＣが、
サンプリングスイッチに接続されたＳＡＲデジタル－アナログ変換器（ＤＡＣ）であって、前記ＳＡＲ ＤＡＣが、ＳＡＲ制御信号によって制御される第１のセットのコンデンサを含む、ＳＡＲ ＤＡＣと、
加算ノードによって前記ＳＡＲ ＤＡＣに接続された過剰ループ遅延補償（ＥＬＤＣ）回路であって、前記ＥＬＤＣ回路が、
ＥＬＤＣ制御信号によって制御される第２のセットのコンデンサを含む、ＥＬＤＣ ＤＡＣと、
前記第１のセットのコンデンサ又は前記第２のセットのコンデンサのいずれかに接続されたチャージポンプであって、前記チャージポンプが、ゲインを調整するようにプログラム可能なキャパシタンスを有する、チャージポンプと、を含む、ＥＬＤＣ回路と、
論理回路であって、
前記ＳＡＲ制御信号及び前記ＥＬＤＣ制御信号を生成することと、
前記デジタル出力信号を生成することと、を行うための論理回路と、を備えるデルタ－シグマＡＤＣ。
【請求項16】
前記チャージポンプが、前記第２のセットのコンデンサに接続され、
前記プログラム可能なキャパシタンスが、前記ＥＬＤＣ ＤＡＣのゲインを調整する、請求項１５に記載のデルタ－シグマＡＤＣ。
前記プログラム可能なキャパシタンスが、前記ＥＬＤＣ ＤＡＣのゲインを調整する、請求項１５に記載のデルタ－シグマＡＤＣ。
【請求項17】
前記論理回路が、スイッチ動作を制御して、
前記チャージポンプの電荷を前記第２のセットのコンデンサの電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させるように構成されている、請求項１６に記載のデルタ－シグマＡＤＣ。
前記チャージポンプの電荷を前記第２のセットのコンデンサの電荷と組み合わせて、前記第２のセットのコンデンサの前記電荷を減衰させるように構成されている、請求項１６に記載のデルタ－シグマＡＤＣ。
【請求項18】
前記論理回路が、変換段階の間、スイッチ動作を制御して、
サンプリングされたアナログ入力信号を表す前記第１のセットのコンデンサの電荷を、前記チャージポンプの組み合わせた前記電荷及び前記第２のセットのコンデンサの電荷と組み合わせて、後続の電荷の組み合わせを生成し、
前記ＳＡＲ ＤＡＣ及び前記ＥＬＤＣ ＤＡＣを制御して、前記後続の電荷の組み合わせでの変換のいくつかのビットトライアルを実行するように構成されている、請求項１７に記載のデルタ－シグマＡＤＣ。
サンプリングされたアナログ入力信号を表す前記第１のセットのコンデンサの電荷を、前記チャージポンプの組み合わせた前記電荷及び前記第２のセットのコンデンサの電荷と組み合わせて、後続の電荷の組み合わせを生成し、
前記ＳＡＲ ＤＡＣ及び前記ＥＬＤＣ ＤＡＣを制御して、前記後続の電荷の組み合わせでの変換のいくつかのビットトライアルを実行するように構成されている、請求項１７に記載のデルタ－シグマＡＤＣ。
【請求項19】
前記論理回路が、較正信号を受信し、前記較正信号に応答して、スイッチ動作を制御して、
前記アナログ入力信号が基準電圧に設定された状態で、前記ＥＬＤＣ制御信号が第１のコード値に設定された第１のＥＬＤデジタル出力較正信号と、前記ＥＬＤＣ制御信号が第２のコード値に設定された第２のＥＬＤデジタル出力較正信号とを決定し、
前記第１のＥＬＤデジタル出力較正信号及び前記第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定し、前記チャージポンプ制御コードが、前記チャージポンプの前記キャパシタンスをプログラムする、請求項１５に記載のデルタ－シグマＡＤＣ。
前記アナログ入力信号が基準電圧に設定された状態で、前記ＥＬＤＣ制御信号が第１のコード値に設定された第１のＥＬＤデジタル出力較正信号と、前記ＥＬＤＣ制御信号が第２のコード値に設定された第２のＥＬＤデジタル出力較正信号とを決定し、
前記第１のＥＬＤデジタル出力較正信号及び前記第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定し、前記チャージポンプ制御コードが、前記チャージポンプの前記キャパシタンスをプログラムする、請求項１５に記載のデルタ－シグマＡＤＣ。
【請求項20】
前記チャージポンプが、前記第１のセットのコンデンサに接続され、
前記プログラム可能なキャパシタンスが、前記ＳＡＲ ＤＡＣのゲインを調整する、請求項１５に記載のデルタ－シグマＡＤＣ。
前記プログラム可能なキャパシタンスが、前記ＳＡＲ ＤＡＣのゲインを調整する、請求項１５に記載のデルタ－シグマＡＤＣ。
【発明の詳細な説明】
【技術分野】
【0001】
本文書は、限定するものではないが、一般に、デジタルからアナログへの変換、より具体的には、デルタ－シグマ変換器回路に関する。
【背景技術】
【0002】
アナログ－デジタル変換器（ＡＤＣ）回路を使用して、アナログ信号をデジタル信号に変換することができ、そのデジタル信号を次いで、デジタル領域で更に処理又は使用することができる。連続時間（ＣＴ）デルタ－シグマ（ＤＳ）ＡＤＣは、精度及び低電力用途に優れており、逐次比較型レジスタ（ｓｕｃｃｅｓｓｉｖｅ ａｐｐｒｏｘｉｍａｔｉｏｎ ｒｅｇｉｓｔｅｒ、ＳＡＲ）ＡＤＣを量子化器として使用して、電力を削減することができる。
【0003】
ＳＡＲ ＡＤＣ回路は、アナログ信号の一部を基準電圧と比較して、アナログ信号の特定のサンプルを表すデジタルワードのデジタルビット値を決定するためにビットトライアルを実行することができる。ＳＡＲ ＡＤＣは、デジタルワードのそれぞれのデジタルビット値を決定するためのビットトライアルを実行するために、デジタル－アナログ変換器（ＤＡＣ）のコンデンサアレイを使用することができる。
【0004】
ＳＡＲ ＡＤＣは低電力を必要とするため、望ましい可能性がある。しかしながら、変換の逐次的な性質は、変換が比較的遅くなり得ることを意味し、ＳＡＲ ＡＤＣがＤＳ ＡＤＣで量子化器として使用されるときにＳＡＲ変換によって導入される遅延を補償するために、ＳＡＲ ＡＤＣのＤＡＣに加えて、過剰ループ遅延補償（ＥＬＤＣ）ＤＡＣが一般的に使用される。
【発明の概要】
【課題を解決するための手段】
【0005】
本開示は、連続時間デルタ－シグマＡＤＣにおける逐次比較型レジスタ（ＳＡＲ）ベースの量子化器と共に使用するための過剰ループ遅延補償（ＥＬＤＣ）技術を対象とする。これらの技術は、ＥＬＤ補償ＳＡＲ量子化器におけるＥＬＤゲインを効率的にプログラム及び較正することができる。本開示の様々な技術を使用して、ＥＬＤＣ回路は、ＥＬＤＣデジタル－アナログ変換器（ＤＡＣ）のゲイン又はＳＡＲ ＤＡＣのゲインなどのゲインを調整するためのデジタルにプログラム可能なキャパシタンスを有するチャージポンプを含むことができる。
【0006】
いくつかの態様では、本開示は、アナログ入力信号をデジタル出力信号に変換するための逐次比較型レジスタ（ＳＡＲ）アナログ－デジタル変換器（ＡＤＣ）を対象とし、ＳＡＲ ＡＤＣは、アナログ入力信号を受信するための入力に接続されたサンプリングスイッチと、サンプリングスイッチに接続されたＳＡＲデジタル－アナログ変換器（ＤＡＣ）であって、ＳＡＲ制御信号によって制御される第１のセットのコンデンサを含むＳＡＲ ＤＡＣと、加算ノードによってＳＡＲ ＤＡＣに接続された過剰ループ遅延補償（ＥＬＤＣ）回路であって、ＥＬＤＣ制御信号によって制御される第２のセットのコンデンサを含むＥＬＤＣ ＤＡＣを含む、ＥＬＤＣ回路と、第１のセットのコンデンサ又は第２のセットのコンデンサのいずれかに接続されたチャージポンプであって、ゲインを調整するようにプログラム可能なキャパシタンスを有するチャージポンプと、ＳＡＲ制御信号及びＥＬＤＣ制御信号を生成し、デジタル出力信号を生成するための論理回路と、を備える。
【0007】
いくつかの態様では、本開示は、受信されたアナログ入力信号をデジタル出力信号に変換するための逐次比較型レジスタ（ＳＡＲ）アナログ－デジタル変換器（ＡＤＣ）を動作させる方法を対象とし、本方法は、過剰ループ遅延補償（ＥＬＤＣ）回路のチャージポンプを、ＳＡＲデジタル－アナログ変換器（ＤＡＣ）の第１のセットのコンデンサ又はＥＬＤＣ回路のＥＬＤＣ ＤＡＣの第２のセットのコンデンサのいずれかに接続するステップであって、ＥＬＤＣ回路が、加算ノードによってＳＡＲ ＤＡＣに接続され、チャージポンプが、ゲインを調整するようにプログラム可能なキャパシタンスを有する、ステップと、ＳＡＲ制御信号及びＥＬＤＣ制御信号を生成して、第１のセットのコンデンサ及び第２のセットのコンデンサをそれぞれ制御するステップと、デジタル出力信号を生成するステップと、を含む。
【0008】
いくつかの態様では、本開示は、入力でアナログ入力信号を受信し、デジタル出力信号を生成するためのデルタ－シグマ・アナログ－デジタル変換器（ＡＤＣ）回路を対象とし、デルタ－シグマＡＤＣ回路は、アナログ入力信号及びデジタル－アナログ変換器回路の出力を受信して組み合わせるように構成された入力加算ノードと、組み合わせられたアナログ入力信号及びデジタル－アナログ変換器回路の出力の表現を受信するための逐次比較型レジスタ（ＳＡＲ）ＡＤＣと、を備え、ＳＡＲ ＡＤＣは、サンプリングスイッチに接続されたＳＡＲデジタル－アナログ変換器（ＤＡＣ）であって、ＳＡＲ制御信号によって制御される第１のセットのコンデンサを含むＳＡＲ ＤＡＣと、加算ノードによってＳＡＲ ＤＡＣに接続された過剰ループ遅延補償（ＥＬＤＣ）回路であって、ＥＬＤＣ制御信号によって制御される第２のセットのコンデンサと、第１のセットのコンデンサ又は第２のセットのコンデンサのいずれかに接続されたチャージポンプであって、ゲインを調整するためのプログラム可能なキャパシタンスを有するチャージポンプとを含むＥＬＤＣ回路と、ＳＡＲ制御信号及びＥＬＤＣ制御信号を生成し、デジタル出力信号を生成するための論理回路と、を備える。
【0009】
この要約は、本特許出願の主題の概要を提供することを意図している。本発明の排他的又は網羅的な説明を提供することを意図するものではない。発明を実施するための形態は、本特許出願に関する更なる情報を提供するために含まれている。
【0010】
図面において、図面は必ずしも縮尺通りに描かれていないが、同様の数字は、異なる図面において同様の構成要素を説明する場合がある。異なる文字の添字を有する同様の数字は、同様の構成要素の異なる実例を表す場合がある。図面は、限定ではなく、例として、本文書に記述された様々な実施形態を一般的に示す。
【図面の簡単な説明】
【0011】
【図1】デルタ－シグマ変調器を実装することができるデータ取得システムの例の概略ブロック図である。
【図2】逐次比較型レジスタ（ＳＡＲ）ＡＤＣ回路を含む連続時間デルタ－シグマ・アナログ－デジタル変換器（ＡＤＣ）の例の機能ブロック図である。
【図3】本開示の様々な技術を実装することができる、ＳＡＲ ＡＤＣの例の機能ブロック図である。
【図4】本開示の様々な技術による、ＳＡＲ ＤＡＣと、ＥＬＤＣ ＤＡＣ及びチャージポンプを含むＥＬＤＣ回路と、を含むＳＡＲ ＡＤＣのための容量性デジタル－アナログ変換器（ＤＡＣ）構造の例を示す。
【図12】本開示の様々な技術を実装することができるＳＡＲ ＡＤＣの別の例の機能ブロック図である。
【図13】受信されたアナログ入力信号をデジタル出力信号に変換するために、逐次比較型レジスタ（ＳＡＲ）アナログ－デジタル変換器（ＡＤＣ）を動作させる方法の例のフロー図である。
【発明を実施するための形態】
【0012】
連続時間（ＣＴ）デルタ－シグマ（ＤＳ）アナログ－デジタル変換器（ＡＤＣ）は、精度及び低電力用途に優れており、更なる電力削減のために量子化器としてＳＡＲ ＡＤＣを使用することができる。上記の背景で指摘されているように、逐次比較型レジスタ（ＳＡＲ）ＡＤＣは、低電力を必要とするため、ＣＴＤＳ ＡＤＣにおける量子化器として望ましい可能性がある。しかしながら、ＳＡＲ変換の逐次的な性質は、変換が比較的遅くなり得ることを意味する。その結果、ＳＡＲ ＡＤＣがＣＴＤＳ ＡＤＣの量子化器として使用され、ＳＡＲ変換によって生じた遅延を補償する場合、ＳＡＲ ＡＤＣのＤＡＣに加えて、過剰ループ遅延補償（ＥＬＤＣ）デジタル－アナログ変換器（ＤＡＣ）が一般的に使用される。
【0013】
本開示は、連続時間デルタ－シグマＡＤＣにおける逐次比較型レジスタ（ＳＡＲ）ベースの量子化器と共に使用するための過剰ループ遅延補償（ＥＬＤＣ）技術を説明する。これらの技術は、ＥＬＤ補償ＳＡＲ量子化器におけるＥＬＤゲインを効率的にプログラム及び較正することができる。本開示の様々な技術を使用して、ＥＬＤＣ回路は、ＥＬＤＣデジタル－アナログ変換器（ＤＡＣ）のゲイン又はＳＡＲ ＤＡＣのゲインなどのゲインを調整するためのデジタルにプログラム可能なキャパシタンスを有するチャージポンプを含むことができる。
【0014】
図１は、デルタ－シグマ変調器を実装することができる、データ取得システム１００の例の概略ブロック図である。データ取得システム１００は、信号（アナログ信号など）を使用可能な形態に変換するように構成された電子デバイス（電子回路及び／又は１つ以上の構成要素を含む）であり得る。様々な実装形態では、データ取得システム１００は、物理的条件をデジタル形態に変換することができ、これは記憶及び／又は分析することができる。図１は、明確にするために簡略化されている。追加の特徴をデータ取得システム１００に追加することができ、説明された特徴のいくつかを、データ取得システム１００の他の実施形態で置き換える、又は排除することができる。
【0015】
図１では、データ取得システム１００は、温度、圧力、音、速度、流量、位置、他の物理的状態、又はそれらの組み合わせなど（これらに限定されないが）の物理的状態を表す入力信号１０２を含み得る。センサ回路１０４は、入力信号１０２を受信し、物理的状態（入力信号１０２によって表される）を、アナログ信号１０６などの電気信号に変換することができる。アナログ信号１０６は、物理的状態（入力信号１０２によって表される）を表す電圧又は電流であり得る。
【0016】
信号調整回路１０８は、アナログ－デジタル変換器（ＡＤＣ）の許容範囲内でアナログ信号１０６を受信して調整し、調整されたアナログ信号１１０を提供することができる。調整されたアナログ信号１１０は、ＡＤＣ回路１１２に提供され、したがって、信号調整回路１０８は、センサ回路１０４とＡＤＣ回路１１２との間のインターフェースとして機能することができ、ＡＤＣ回路１１２がアナログ信号をデジタル化する前に、調整アナログ信号１０６（したがって、調整されたアナログ信号１１０を提供することができる）。信号調整回路１０８は、アナログ信号１０６に対して、増幅、減衰、フィルタリング、及び／又は他の調整機能を実行することができる。ＡＤＣ回路１１２は、調整されたアナログ信号１１０を受信し、デジタル形態に変換して、デジタル信号１１４を提供することができる。デジタル信号１１４は、入力信号１０２を介してセンサによって受信された物理量を表すことができる。デジタル信号プロセッサ（ＤＳＰ）回路１１６は、デジタル信号１１４を受信して処理することができる。
【0017】
ＡＤＣ回路１１２は、フィードバック技術を使用してデジタル信号を生成するデルタ－シグマＡＤＣを含むことができ、ここで、デルタ－シグマＡＤＣは、その入力信号（ここでは、調整されたアナログ信号１１０）をオーバーサンプリングし、高解像度のデジタル信号（ここでは、デジタル信号１１４）を達成するためにノイズシェーピングを実行することができる。デルタ－シグマＡＤＣは、デルタ－シグマ変調器１１８及びデジタルフィルタ／デシメータ１２０を含むことができる。デルタ－シグマ変調器１１８は、オーバーサンプリング（例えば、ナイキストレートを上回るサンプリングレート）及びフィルタリングを使用して、デルタ－シグマＡＤＣによって受信された入力信号（調整されたアナログ信号１１０など）を表すデジタル信号を生成することができる。
【0018】
様々な実装形態では、デルタ－シグマＡＤＣフィードバックループにより、変調器の出力が、対象の帯域幅で入力信号を適切に表現する。デジタルフィルタ／デシメータ１２０は、デジタル信号のノイズを減衰させ、及び／又はそのデータレートを（例えば、ナイキストサンプリングレートまで）遅くして、デジタル信号１１４を提供することができる。デジタルフィルタ／デシメータ１２０は、デジタルフィルタ、デシメータ、又はその両方を含むことができる。デジタルフィルタは、デルタ－シグマ変調器１１８から受信したデジタル信号を減衰させることができ、デシメータは、デルタ－シグマ変調器１１８から受信されたデジタル信号のサンプリングレートを減少させることができる。
【0019】
図２は、ＳＡＲ ＡＤＣ回路２０２を含むＣＴＤＳ ＡＤＣ２００の例の機能ブロック図である。ＣＴＤＳ ＡＤＣ２００は、図１のデルタ－シグマ変調器１１８の例であり得る。ＣＴＤＳ ＡＤＣ２００は、アナログ入力信号Ｖｉｎ（ｔ）をデジタル出力信号ｄｏｕｔ（ｎ）に変換することができ、デジタル出力信号ｄｏｕｔは、サンプリングクロック周波数によって決定されたレートで、１及び０の連続したシリアルストリームを含み得る。いくつかの実装形態では、離散時間（ＤＴ）デルタ－シグマ（ＤＳ）ＡＤＣも使用できることが理解されよう。
【0020】
ＳＡＲ ＡＤＣ回路２０２は、連続的なアナログ波形を、各変換についての出力上で収束する前に、様々な可能な量子化レベルを通してバイナリ検索を介して離散的なデジタル表現に変換するＡＤＣの一種である。ＳＡＲ ＡＤＣ回路２０２は、入力電圧を取得するためのサンプル及びホールド回路を含むことができる。アナログ電圧比較器は、入力電圧をＳＡＲ ＡＤＣのＤＡＣの出力と比較し、比較の結果を、ＳＡＲ ＡＤＣのＤＡＣに近似デジタル基準コードを供給するサブ回路を有するＳＡＲ論理回路に出力することができる。ＳＡＲ ＡＤＣのＤＡＣは、デジタル基準コードを電圧基準に変換し、ＳＡＲ ＡＤＣによって出力されたデジタル基準コードに等しいアナログ電圧を比較器に供給することができる。
【0021】
動作中、ＳＡＲ ＡＤＣは、最上位ビット（ＭＳＢ）がリセット又は中心値に等しくなるように初期化することができ、それは、ＳＡＲ ＡＤＣのＤＡＣに供給され、ＤＡＣは次いで、このデジタルコード（０）のアナログ同等物を、サンプリングされた入力電圧と比較するために比較器回路に供給する。このアナログ電圧が入力電圧を超える場合、比較器はＳＡＲ ＡＤＣにこのビットをリセットさせ、そうでない場合、ビットは１のままである。次のビットは１に設定され、同じテストが行われる。このバイナリ検索は、ＳＡＲの全てのビットがテストされるまで続く。結果として得られるコードは、＋／－Ｖｒｅｆの入力フルスケール範囲に対するサンプリングされた入力電圧のデジタル近似値であり、変換の終了時にＳＡＲによって出力される。ＳＡＲ ＡＤＣの詳細な説明は、同一出願人によるＢａｎｄｙｏｐａｄｈｙａｙらの米国特許第１０，８８６，９３７号に提供され、その内容全体が参照により本明細書に組み込まれる。
【0022】
図２に示すように、入力アナログ電圧Ｖｉｎ（ｔ）は、ループフィルタ回路２０６の入力に接続された入力加算ノード２０４に適用される。ループフィルタ回路２０６は、デルタ－シグマ変調器の特徴的なノイズ成形を生成するような、フィルタリングなどのＣＴＤＳ ＡＤＣに典型的な動作を実行することができる。ループフィルタ回路２０６は、設計要件に応じて、１つ以上の積分回路段を含み得る。入力加算ノード２０４は、ループフィルタ回路２０６の積分器のＯＰアンプなどの演算アンプ（ＯＰアンプ）の加算ノードとして実装され得る。
【0023】
ループフィルタ回路２０６の１つ以上の積分器は、入力加算ノード２０４の出力を積分することができる。ループフィルタ回路２０６の出力は、ＳＡＲ ＡＤＣ回路２０２の入力に接続された加算ノード２０８に適用され得る。ＳＡＲ ＡＤＣ回路２０２（及びＣＴＤＳ ＡＤＣ２００）のデジタル出力信号ｄｏｕｔ（ｎ）は、図１のデジタルフィルタ／デシメータ１２０などのデジタルフィルタ及びデシメータに適用することができ、このデジタルフィルタ／デシメータは、Ｍサイクルごとに平均し、ここで、Ｍは、１より大きい正の整数である。デシメータは、出力時の有効サンプリングレートを低減する。
【0024】
ＣＴＤＳ ＡＤＣ２００は、フィードバック経路に提供されるＤＡＣ２１０を更に含むことができる。ＤＡＣ２１０は、入力加算ノード２０４に適用することができる、デジタル出力信号ｄｏｕｔ（ｎ）を表すアナログ信号を生成することができる。入力加算ノード２０４は、アナログ入力信号ｖｉｎ（ｔ）とＤＡＣ２１０の出力との差分を表すアナログ信号を出力することができ、これはループフィルタ回路２０６に入力され得る。
【0025】
ＳＡＲ ＡＤＣ回路２０２によって導入された変換遅延誤差を補償するために、ＥＬＤＣ回路２１２は、加算ノード２０８でループフィルタ回路２０６の出力に追加するために、ＳＡＲ ＡＤＣ回路２０２の出力の遅延バージョンをフィードバックするために提供され得る。特に、ＥＬＤＣ回路２１２は、ループ安定性のために、ＳＡＲ ＡＤＣ回路２０２の以前の出力コードの増幅又は減衰バージョンをフィードバックするように機能することができる。
【0026】
ＥＬＤ補償は、基本的に、量子化器遅延によって引き起こされたループ応答誤差を補償するために、ＤＡＣと量子化器の周りの加算器とを備えた高速フィードバック経路であり、ノイズ伝達関数（ＮＴＦ）と変調器の安定性に影響を与える可能性があるため、ＣＴＤＳ ＡＤＣにおける重要な設計考慮事項であり得る。ＳＡＲ ＡＤＣベースの量子化器は、技術と供給による電力効率とスケーラビリティのため、ＣＴＤＳ ＡＤＣにおける対応するＦｌａｓｈ ＡＤＣの量子化器よりもますます人気が高まっている。また、ＳＡＲ ＡＤＣ量子化器に容量性ＤＡＣ（Ｃ－ＤＡＣ）が存在するため、ＥＬＤ ＤＡＣをＳＡＲ Ｃ－ＤＡＣに便利に埋め込むことができ、Ｃ－ＤＡＣでの電荷再分配によって追加を完了できるため、アナログ加算器を節約できる。
【0027】
このＳＡＲ量子化器とＥＬＤ補償の統合により、電力と面積を大幅に節約できる。しかしながら、Ｃ－ＤＡＣの構成単位コンデンサは、通常、高い電力及び面積効率の理由であるサブフェムトファラド（ｆＦ）又はｆＦスケールであるため、ＥＬＤＣ－ＤＡＣユニットとＳＡＲ Ｃ－ＤＡＣユニットのキャパシタンス比又は（ＣＳＡＲ／ＣＥＬＤ）によって決定されるＥＬＤ経路のゲインをプログラミングすることが困難になる可能性がある。しかしながら、ＰＶＴ変動に起因する誤差からのシリコン加工後又はＮＴＦ復元は、ＥＬＤゲインの変更に柔軟性を必要とする。
【0028】
明示的なＥＬＤ ＤＡＣ及び加算器を用いるいくつかのアプローチでは、ＥＬＤゲインは、ＤＡＣゲイン（例えば、現在のＤＡＣ実装形態における単位電流）又はＥＬＤ経路の加算器係数を変更することによってプログラムすることができる。以下でより詳細に説明されるように、本開示は、図２のＣＴＤＳ ＡＤＣ２００などのＣＴＤＳ ＡＤＣにおけるＳＡＲベースの定量器と共に使用するための過剰ループ遅延補償（ＥＬＤＣ）技術を説明する。これらの技術は、ＥＬＤ補償ＳＡＲ量子化器におけるＥＬＤゲインを効率的にプログラム及び較正することができる。様々な技術を使用して、ＥＬＤＣ回路は、ＥＬＤＣデジタル－アナログ変換器（ＤＡＣ）のゲイン又はＳＡＲ ＤＡＣのゲインなどのゲインを調整するためにデジタルにプログラム可能なキャパシタンスを有するチャージポンプを含むことができる。
【0029】
以下に説明するように、キャパシタンスＣＸを有するチャージポンプを使用して、サンプリング段階中にＥＬＤ Ｃ－ＤＡＣでサンプリングされた電荷、ＣＥＬＤを共有することができる。変換段階中、チャージポンプはＥＬＤ Ｃ－ＤＡＣから切り離され、総ＥＬＤ電荷の一部を奪い、ＥＬＤ Ｃ－ＤＡＣ上の残りの電荷は、次いで、量子化のためにＳＡＲ Ｃ－ＤＡＣ上の電荷と共に電荷再分配に参加することができる。キャパシタンスＣＸは、各電荷共有動作の前にリセットすることができるため、ＥＬＤ Ｃ－ＤＡＣ上の残りの電荷は、ＣＥＬＤ／（ＣＥＬＤ＋ＣＸ）に比例する。したがって、スイッチ及びコンデンサを介してキャパシタンスＣＸを変更することにより、ＥＬＤ経路のゲインを便利にプログラミングすることができる。
【0030】
また、変化範囲と精度は、それぞれＣＸの範囲とステップサイズによって決まる可能性がある。６ビットＳＡＲを非限定的な例として、ＣＥＬＤ＝６３ＣＥＬＤ単位コンデンサを用いて、ＣＸを０から６３までのＣＥＬＤ単位コンデンサに変更することにより、約２％未満のステップで、ＥＬＤゲイン範囲を５０％変更することができる。また、ＥＬＤゲインをデジタルに制御することができるため、これらの技術は、ＥＬＤゲインがサイクルごとに変化するアプリケーションケースをサポートすることができる。更に、任意のＣＸ設定のＥＬＤゲインは、既存のＳＡＲ量子化器を使用して自己較正することができる。これは、量子化器入力を切り離し、ＥＬＤフィードバックを中断し、ＥＬＤ入力（デジタル）をフルスケールに設定し、ＳＡＲで減衰されたＥＬＤ信号を量子化することによって行うことができる。ＥＬＤゲインは、ＥＬＤ入力に対する量子化器出力の比率によって求めることができる。
【0031】
図３は、本開示の様々な技術を実装することができる、逐次比較型レジスタ（ＳＡＲ）アナログ－デジタル変換器（ＡＤＣ）の例の機能ブロック図である。ＳＡＲ ＡＤＣ回路３００は、図２のＳＡＲ ＡＤＣ回路２０２の例であり、アナログ入力信号ＶＩＮをデジタル出力信号ｄｏｕｔに変換することができる。
【0032】
ＳＡＲ ＡＤＣ回路３００は、入力３０４に接続されたサンプリングスイッチ３０２を含むことができ、ここで、入力３０４は、アナログ入力信号ＶＩＮを受信するように構成される。ＳＡＲ ＡＤＣ回路３００は、サンプリングスイッチ３０２に接続されたＳＡＲ ＤＡＣ３０６を含むことができる。ＳＡＲ ＤＡＣは、ＳＡＲ及びＥＬＤ論理回路３１０によって生成されたＳＡＲ制御信号（「ＳＡＲ」）３０８によって制御されるコンデンサのセット（図４に以下に示される）を含むことができる。
【0033】
ＳＡＲ ＡＤＣ回路３００は、加算ノード３１４によってＳＡＲ ＤＡＣ３０６に接続された過剰ループ遅延補償（ＥＬＤＣ）ＥＬＤＣ回路３１２を更に含むことができる。ＥＬＤＣ回路３１２は、ＥＬＤＣ制御信号（「ＥＬＤ」）３１８によって制御されるコンデンサのセット（図４に示す）を有するＥＬＤＣ ＤＡＣ３１６を含むことができる。更に、ＥＬＤＣ回路３１２は、ＥＬＤＣ ＤＡＣ３１６のキャパシタのセットに接続され、ＥＬＤＣ ＤＡＣ３１６のゲインを調整するようにプログラム可能なキャパシタンスを有するチャージポンプ３２０を含むことができる。いくつかの例では、ＥＬＤＣ回路３１２は、ＳＡＲ ＡＤＣ回路３００に埋め込むことができる。すなわち、ＥＬＤＣ回路３１２は、例えば、量子化のために両方とも同じ加算ノードに電荷を印加できるように、ＳＡＲ ＡＤＣ回路３００と密接に統合され得る。
【0034】
ＥＬＤＣ ＤＡＣ３１６からの電荷は、加算ノード３１４におけるＳＡＲ ＤＡＣ３０６からの電荷と組み合わせ、比較器回路３２２の入力に対する電圧として提供されることができる。比較器回路３２２は、加算ノード３１４によって供給されたアナログ電圧を、ビットトライアル中のデジタルコードのアナログ同等物と比較することができる。デジタルコードのアナログ同等物が、加算ノード３１４によって供給されたアナログ電圧を超える場合、比較器回路３２２は、ＳＡＲ ＡＤＣにこのビットをリセットさせることができ、そうでない場合、ビットは１のままである。次のビットは１に設定され、同じテストが繰り返される。比較器回路３２２の出力は、ＳＡＲ及びＥＬＤ論理回路３１０に適用される。ＳＡＲ及びＥＬＤ論理回路３１０は、ＳＡＲ制御信号３０８及びＥＬＤＣ制御信号３１８を生成することができ、デジタル出力信号ｄｏｕｔを生成することができる。
【0035】
図４は、本開示の様々な技術による、ＳＡＲ ＤＡＣ並びにＥＬＤＣ ＤＡＣ及びチャージポンプを含むＥＬＤＣ回路を含む、ＳＡＲ ＡＤＣ４００のための容量性ＤＡＣ構造の例を示す。図４に示す例は、例示の目的のための３ビットの例であるが、本開示の技術は、３ビットに限定されない。
【0036】
ＳＡＲ ＤＡＣ４０２は、コンデンサ４０４～４０８、例えば、４Ｃ、２Ｃ、及びＣの重みを有するような、バイナリ加重コンデンサのセットを含むことができる。いくつかの例では、コンデンサ４０４～４０８のそれぞれは、特定の空間的配向を参照することなく、対応する「上部プレート」及び「下部プレート」を含むことができる。
【0037】
ＳＡＲ ＤＡＣ４０２は、図３のＳＡＲ制御信号３０８などのＳＡＲ制御信号によって制御することができる。図４に示すように、ＳＡＲ制御信号の例は、ＳＡＲ［２］、ＳＡＲ［１］、及びＳＡＲ［０］の３ビット制御信号を含み、コンデンサ４０４～４０８に接続されたスイッチを制御することができ、これは、コンデンサ４０４～４０８の対応する下部プレートを、ゼロ［０］のビット値を表す第１の基準電圧又は１［１］のビット値を表す第２の基準電圧のいずれかに接続することができる。コンデンサ４０４～４０８の上部プレートは、ノード４０９で一緒に接続される。
【0038】
示されるＳＡＲ ＡＤＣ４００の部分は、入力「ｉｎ」に接続されたサンプリングスイッチ４１０（「サンプ」）を含み得、ここで、入力は、アナログ入力信号を受信することができる。ＳＡＲ ＤＡＣ４０２は、サンプリングスイッチ４１０に接続され得る。更に、ＳＡＲ ＤＡＣ４０２は、短絡スイッチ４１４（「ショート」）などによって、ＥＬＤＣ回路４１２に接続され得る。
【0039】
図３のＥＬＤＣ回路３１２の例であるＥＬＤＣ回路４１２は、ＳＡＲ ＡＤＣの以前のサンプルを表す電荷であるＥＬＤＣサンプリングされた電荷を記憶するために、コンデンサ４１６～４２０、例えば、８Ｃ、４Ｃ、及び２Ｃの重みを有するような、バイナリ加重コンデンサのセットを含むＥＬＤＣ ＤＡＣ４１５を含むことができる。いくつかの例では、コンデンサ４１６～４２０のそれぞれは、特定の空間的配向を参照することなく、対応する「上部プレート」及び「下部プレート」を含むことができる。
【0040】
ＥＬＤＣ ＤＡＣ４１５は、ＥＬＤＣサンプリングスイッチ４１７（「サンプ２」）が閉じられているときに、ＥＬＤＣサンプリングされた電荷を記憶することができる。ＥＬＤＣ ＤＡＣ４１５は、図３のＥＬＤＣ制御信号３１８などのＥＬＤＣ制御信号によって制御することができる。図４に示すように、ＥＬＤＣ制御信号の例は、ＥＬＤ［２］、ＥＬＤ［１］、及びＥＬＤ［０］の３ビット制御信号を含み、コンデンサ４１６～４２０に接続されたスイッチを制御することができ、これは、コンデンサ４１６～４２０の対応する下部プレートを、ゼロ［０］のビット値を表す第１の基準電圧又は１［１］のビット値を表す第２の基準電圧のいずれかに接続することができる。コンデンサ４１６～４２０の上部プレートは、ノード４２２で互いに接続されることができる。
【0041】
ＥＬＤＣ回路４１２は、ＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０のセットに接続されたチャージポンプ４２４を含むことができる。ＥＬＤＣゲインプログラマビリティは、チャージポンプ４２４によって実装され得る。すなわち、チャージポンプ４２４は、ＥＬＤＣ ＤＡＣ４１５のゲインを調整するために、ＣＸのキャパシタンスを有するとして図４に表されるプログラム可能なキャパシタンス４２６を含むことができる。チャージポンプ４２４は、リセットスイッチ４２８（「リセット」）及び電荷共有スイッチ４３０（「シェア」）を更に含むことができる。チャージポンプ４２４の例は、図９により詳細に示される。
【0042】
チャージポンプキャパシタンスＣＸは、サンプリングされたＥＬＤＣ電荷にプログラム可能な減衰係数を提供することができる。次いで、残りのＥＬＤＣ電荷は、ＳＡＲ ＤＡＣと共に電荷再分配に参加することができ、それによって、比較器回路３２２などの比較器回路の入力に接続された容量性ＤＡＣ出力４３２で過剰なループ遅延補償を提供する。チャージポンプキャパシタンスＣＸがデジタルに制御され、複数の単位コンデンサで構成されている場合、ＮビットＳＡＲのチューニング分解能は１／２Ｎ未満となる。いくつかの例では、チャージポンプキャパシタンスＣＸは、シミュレーション及び／又はシリコン性能などの設計目標に基づいて一度設定することができ、通常の動作中に受信されたＥＬＤＣ制御信号コードに基づいて変化しない。
【0043】
図４に示す非限定的な例において、ＥＬＤＣ ＤＡＣ４１５は、２．０倍の最大ＥＬＤＣゲインを提供するために、ＳＡＲ ＤＡＣ４０２（ＣＥＬＤ＝２．０ＣＳＡＲ）のキャパシタンスＣＳＡＲ（７Ｃ）の２倍のキャパシタンスＣＥＬＤ（１４Ｃ）を有する。他の実装形態では、最大ＥＬＤＣゲインは２．０倍以上又は２．０倍未満であり得る。
【0044】
図４の容量性ＤＡＣ構造は、サンプリング段階及び変換段階を含むＳＡＲクロックサイクルを使用して動作させることができる。サンプリング段階又は変換段階は、減衰段階を含むことができる。図４の容量性ＤＡＣ構造を図５のサンプリング段階に示し、減衰段階を図６に示し、変換段階を図８に示し、対応するタイミング図を図８に示す。
【0045】
図５は、本開示の様々な技術による、サンプリング段階における図４の容量性ＤＡＣ構造の例を示す。サンプリング段階５００では、図３のＳＡＲ及びＥＬＤ論理回路３１０などのＳＡＲ及びＥＬＤ論理回路は、様々なスイッチの動作を制御することができる。サンプリングスイッチ４１０は閉じられ、ＳＡＲ ＤＡＣ４０２は、量子化器入力を追跡することができる。更に、チャージポンプ４２４のリセットスイッチ４２８は閉じられ、これは、示されている例では接地など、チャージポンプ４２４の電圧をＤＣ電圧にリセットする。ＥＬＤＣサンプリングスイッチ４１７は、ＥＬＤＣ ＤＡＣ４１５がＥＬＤ制御信号ＥＬＤ［２：０］を使用してＥＬＤＣ電荷をサンプリングするように閉じられている。サンプリング段階５００では、短絡スイッチ４１４と電荷共有スイッチ４３０の両方が開いている。
【0046】
図６は、本開示の様々な技術による、減衰段階における図４の容量性ＤＡＣ構造の例を示す。減衰段階は、サンプリング段階又は変換段階のいずれかの一部であり得る。減衰段階がサンプリング段階の一部である場合、図６に示すような構成を使用することができる。図６に示す減衰段階６００では、ＳＡＲ及びＥＬＤ論理回路は、様々なスイッチの動作を制御することができる。
【0047】
サンプリングスイッチ４１０は、ＳＡＲ ＤＡＣ４０２が量子化器入力を追跡し、サンプリングすることができるように、閉じたままであり得る。ＳＡＲ及びＥＬＤ論理回路は、ＥＬＤＣサンプリングスイッチ４１７を開くように制御することができ、ＥＬＤＣ ＤＡＣ３１６のコンデンサ４１６～４２０のセットの下部プレートに接続されたスイッチを制御して、図示の例の接地のような、ＤＣ電圧に接続し、ノード４２２に接続されるコンデンサ４１６～４２０のセットの上部プレートのＥＬＤＣ電圧を復元することができる。
【0048】
更に、チャージポンプ４２４のリセットスイッチ４２８が開かれ、充電共有スイッチ４３０が閉じられる。このようにして、ＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０のセットは、ノード４２２のＥＬＤＣ電荷をチャージポンプキャパシタンスＣＸと共有するので、ＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０のセットの電荷は減衰される。すなわち、ＳＡＲ及びＥＬＤ論理回路３１０は、チャージポンプ４２４の電荷をＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０のセットの電荷と組み合わせて、コンデンサ４１６～４２０のセットの電荷を減衰させるようにスイッチ動作を制御することができる。いくつかの例では、論理回路は、チャージポンプ４２４の電荷をコンデンサ４１６～４２０のセットの上部プレートの電荷と組み合わせて、コンデンサ４１６～４２０のセットの電荷を減衰させるようにスイッチ動作を制御することができる。
【0049】
図６に示す減衰段階の非限定的な例では、（１４Ｃ）ｘ（ＥＬＤ制御信号ＥＬＤ［２：０］）の電圧が、ＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０のセットの上部プレート上に、又はノード４２２に存在する。チャージポンプキャパシタンスＣＸは、電荷共有スイッチ４３０が閉じられる前にリセットされたため、減衰段階中にいかなる電荷も取らない。ＣＸ＝２Ｃの場合、非限定的な例として、実際のゲインは、減衰段階後に２×（ＥＬＤ制御信号ＥＬＤ［２：０］）×（１４／１６）であり、２×ゲイン係数は、ＣＥＬＤ＝２．０ＣＳＡＲという仮定に基づく。
【0050】
図７は、本開示の様々な技術による、変換段階における図４の容量性ＤＡＣ構造の例を示す。変換段階７００は、図５のサンプリング段階５００に従う。図７に示す変換段階７００では、ＳＡＲ及びＥＬＤ論理回路は、様々なスイッチの動作を制御することができる。ＳＡＲ及びＥＬＤ論理回路がサンプリングスイッチを開くとき、アナログ入力信号は、コンデンサ４０４～４０８のセット上にサンプリングされる。変換段階では、サンプリングスイッチ４１０と電荷共有スイッチ４３０の両方が開いている。
【0051】
変換段階７００では、チャージポンプ４２４がＥＬＤＣ電荷の一部分を取り除いており、次いで、電荷共有スイッチ４３０を開くことによってＥＬＤＣ ＤＡＣ４１５から切り離される。更に、ＳＡＲ及びＥＬＤ論理回路は、短絡スイッチ４１４を閉じるように制御することができ、これは、ＳＡＲ ＤＡＣ４０２のコンデンサ４０４～４０８のセットをＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０のセットと接続し、それによって、サンプリングされたアナログ入力信号を表すコンデンサ４０４～４０８のセットの電荷を、チャージポンプ４２４の以前に組み合わせられた電荷及びＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０のセットの電荷と組み合わせて、後続の電荷の組み合わせを生成する。ＳＡＲ及びＥＬＤ論理回路は、ＳＡＲ ＤＡＣ及びＥＬＤＣ ＤＡＣを制御して、後続の電荷の組み合わせでの変換のいくつかのビットトライアルを実行することができる。このようにして、ＥＬＤＣ ＤＡＣ４１５のコンデンサ４１６～４２０からの電荷を、ＳＡＲ ＤＡＣ４０２のコンデンサ４０４～４０８のセットからの電荷と融合させて、ＳＡＲバイナリ検索及び電荷再分配に参加させることができる。
【0052】
図６に示す非限定的な例では、アナログ入力信号は、ＳＡＲ ＤＡＣ４０２のコンデンサ４０４～４１８のセットの７Ｃキャパシタンスを使用してサンプリングされ得る。ゲイン制御されるＥＬＤ制御信号は、ＥＬＤ ＤＡＣ４１５のコンデンサ４１６～４２０のセットの１４Ｃキャパシタンスを使用して適用することができる。変換段階では、（７Ｃ）ｘ（サンプリングされたアナログ信号）の電圧を（１４Ｃ）ｘ（ＥＬＤ制御信号）で加算し、これはチャージポンプによって変更された電荷である。このようにして、サンプリングされたアナログ信号を１／３倍減衰させ、ＥＬＤ制御信号を２／３倍減衰させる。
【0053】
図８は、本開示の様々な技術による、図４の容量性ＤＡＣ構造を動作させるために使用することができるタイミング図の例である。タイミング図８００は、サンプリングスイッチ４１０（「サンプ」）、ＥＬＤＣサンプリングスイッチ４１７（「サンプ２」）、電荷共有スイッチ４３０（「シェア」）、及び短絡スイッチ４１４（「ショート」）の動作を示す。タイミング図８００は更に、図３のＥＬＤ制御信号３１８などのＥＬＤ制御信号（「ＥＬＤ」）と、図３のＳＡＲ制御信号３０８などのＳＡＲ制御信号（「ＳＡＲ」）とを示す。
【0054】
ＳＡＲクロックサイクル８０２は、サンプリング段階８０４及び変換段階８０６を含むことができる。サンプリング段階８０４は、ＥＬＤサンプリング部分８０８と、ＥＬＤリセット及び電荷共有部分８１０との２つの部分を含むことができる。ＥＬＤリセット及び電荷共有部分８１０は、図６に関して上記に示され説明される減衰段階とも称される。
【0055】
図９は、図４のチャージポンプの例をより詳細に示す。示される例では、チャージポンプ４２４は、様々なコンデンサ、例えば、単位コンデンサの下部プレートに接続されたスイッチを制御することができる５ビットのチャージポンプコードＣｃｓｈ［４：０］を受信することができる。５ビットのチャージポンプコードＣｃｓｈ［４：０］は、それぞれコンデンサ９００～９０８を制御することができる。図示の例では、コンデンサ９００～９０８は、８Ｃ、４Ｃ、２Ｃ、Ｃ、及びＣ／２のキャパシタンスを有することができる。
【0056】
上記のように、いくつかの例では、チャージポンプキャパシタンスＣＸは、シミュレーション及び／又はシリコン性能などの設計目標に基づいて一度設定することができ、通常の動作中に受信されたＥＬＤＣ制御信号コードに基づいて変化しない。チャージポンプキャパシタンスＣＸ、したがって、図９の５ビットのチャージポンプコードＣｃｓｈ［４：０］のような、チャージポンプコードを決定するために、ＳＡＲ ＡＤＣ回路は、図１０及び図１１に示すような、較正技術を実行することができる。
【0057】
図１０は、図３のＳＡＲ ＡＤＣ回路の較正技術の例を示す。図１０において、単一点較正方法を示す。まず、較正有効信号（「ｅｎ＿ｃａｌ」）をＳＡＲ及びＥＬＤ論理回路３１０に適用することができる。これに応答して、例えば、ＳＡＲ及びＥＬＤ論理回路３１０を使用してサンプリングスイッチ３０２を閉じ、入力３０４を接地へと短絡させることによって、量子化器入力を短絡させることができる。更に、スイッチを開くなどして、ＥＬＤフィードバックループ１０００を中断することができる。次に、ＳＡＲ及びＥＬＤ論理回路３１０は、最大コード［１，１，１，１，…，１］を有するＥＬＤＣ制御信号３１８を適用することができ、これに応答して、ＳＡＲ ＡＤＣ回路１００２は正常に動作を開始することができる。
【0058】
ＳＡＲ ＡＤＣ回路１００２の入力が０である（入力が接地される）ため、ＳＡＲ ＡＤＣ回路１００２の出力信号（「ｄｅｌｄ」）は、ＥＬＤＣ電荷のスケールされたデジタル表現であり、これは、以下の式１を使用して表すことができる。
【0059】
【数1】
【0060】
式中、ＧＥＬＤは、ＥＬＤＣ ＤＡＣ３１６のゲインを表し、Ｎは、ＳＡＲ ＡＤＣ回路１００２のビット数である。図９の制御コードＣｃｓｈ［４：０］のようなチャージポンプキャパシタンス制御コードは、所望のＥＬＤＣゲインＧＥＬＤが達成されるまで調整することができる。その後、決定されたコードを通常動作モードで適用することができる。
【0061】
図１１は、図３のＳＡＲ ＡＤＣ回路の較正技術の別の例を示す。２点較正方法を図１１に示す。まず、較正有効信号（「ｅｎ＿ｃａｌ」）をＳＡＲ及びＥＬＤ論理回路３１０に適用することができる。これに応答して、例えば、ＳＡＲ及びＥＬＤ論理回路３１０を使用してサンプリングスイッチ３０２を閉じることなどによって、０Ｖを含むＳＡＲ ＡＤＣ回路入力範囲内の入力基準電圧Ｖ１を量子化器入力に適用することができる。更に、スイッチを開くなどして、ＥＬＤフィードバックループ１１００を中断することができる。
【0062】
次に、ＳＡＲ及びＥＬＤ論理回路３１０は、第１のコードを有するＥＬＤＣ制御信号３１８を適用することができ、これに応答して、ＳＡＲ ＡＤＣ回路１００２は通常動作を開始することができる。ＳＡＲ及びＥＬＤ論理回路３１０は、出力信号（「ｄｅｌｄ」）をＳＡＲコードｄ１（又は「第１のＥＬＤデジタル出力較正信号」）として記憶することができる。
【0063】
ＳＡＲ及びＥＬＤ論理回路３１０は、第２のコードを有するＥＬＤＣ制御信号３１８を適用することができ、これに応答して、ＳＡＲ ＡＤＣ回路１００２は、通常動作を開始することができる。ＳＡＲ及びＥＬＤ論理回路３１０は、出力信号（「ｄｅｌｄ」）をＳＡＲコードｄ２（又は「第２のＥＬＤデジタル出力較正信号」）として記憶することができる。
【0064】
ＳＡＲ ＡＤＣ回路１１０２の入力は依然として基準電圧Ｖ１にあるため、ＳＡＲ ＡＤＣ回路１００２のＳＡＲコードｄ２は、ＥＬＤＣ電荷に入力基準電圧Ｖ１を加えたスケール化されたデジタル表現であり、これは、以下の式２を使用して表すことができる。
【0065】
【数2】
【0066】
ここで、ＧＥＬＤは、ＥＬＤＣ ＤＡＣ３１６のゲインであり、Ｎは、ＳＡＲ ＡＤＣ回路１１０２のビット数であり、ＳＡＲコードｄ１は、第１のコードを有するＥＬＤＣ制御信号３１８を使用するＳＡＲ ＡＤＣ回路の出力であり、ＳＡＲコードｄ２は、第２のコードを有するＥＬＤＣ制御信号３１８を使用するＳＡＲ ＡＤＣ回路の出力である。
【0067】
図９の制御コードＣｃｓｈ［４：０］のようなチャージポンプキャパシタンス制御コードは、所望のＥＬＤＣゲインＧＥＬＤが達成されるまで調整することができる。その後、決定されたコードを通常動作モードで適用することができる。いくつかの例では、第１のコードは、最小コード［０，０，０，０，…，０］であり得、第２のコードは、最大コード［１，１，１，１，…，１］であり得るが、図１１の技術は、任意の２つの点に適用可能であり、最小及び最大の使用に限定されない。
【0068】
図１１の技術を使用して、ＳＡＲ及びＥＬＤ論理回路３１０は、較正信号を受信することができ、これに応答して、基準電圧、例えば基準電圧Ｖ１に設定されたアナログ入力信号を用いて、ＥＬＤ制御信号が第１のコード値に設定された第１のＥＬＤデジタル出力較正信号、例えばＳＡＲコードｄ１、及びＥＬＤ制御信号が第２のコード値に設定された第２のＥＬＤデジタル出力較正信号、例えばＳＡＲコードｄ２を決定するためにスイッチ動作を制御することができる。次いで、ＳＡＲ及びＥＬＤ論理回路３１０は、第１のＥＬＤデジタル出力較正信号、例えば、ＳＡＲコードｄ１、及び第２のＥＬＤデジタル出力較正信号、例えば、ＳＡＲコードｄ２に基づいて、チャージポンプ制御コード、例えば、図９のＣｃｓｈ［４：０］を決定することができ、ここで、チャージポンプ制御コードは、チャージポンプのキャパシタンスをプログラムする。
【0069】
図３に示す例では、ＥＬＤＣ回路３１２は、ＥＬＤＣ ＤＡＣ３１６のコンデンサのセットに接続されたチャージポンプ３２０を含むことができる。図１２に示されるような他の例では、チャージポンプは、ＳＡＲ ＤＡＣ３０６のコンデンサのセットに接続され得る。
【0070】
図１２は、本開示の様々な技術を実装することができる、ＳＡＲ ＡＤＣの別の例の機能ブロック図である。ＳＡＲ ＡＤＣ回路１２００は、図２のＳＡＲ ＡＤＣ回路２０２の例であり、アナログ入力信号ＶＩＮをデジタル出力信号ｄｏｕｔに変換することができる。図１２の態様の多くは、図３に示されるものと同様であり、したがって、簡潔にするために、再度詳細に説明しない。
【0071】
図３のように、ＳＡＲ ＤＡＣ３０６は、コンデンサ１２０２のセットを含むことができ、ＥＬＤＣ ＤＡＣ３１６は、コンデンサ１２０４のセットを含むことができる。図３とは対照的に、図１２のＳＡＲ ＡＤＣ回路１２００のチャージポンプ３２０は、ＥＬＤＣ ＤＡＣ３１６内のコンデンサ１２０４のセットではなく、ＳＡＲ ＤＡＣ３０６内のコンデンサ１２０２のセットに接続されている。チャージポンプ３２０は、ＳＡＲ ＤＡＣ３０６のゲインを調整するためのプログラム可能なキャパシタンスを有する。ＳＡＲ及びＥＬＤ論理回路３１０は、ＳＡＲ制御信号及びＥＬＤＣ制御信号を生成することができ、ＳＡＲ及びＥＬＤ論理回路３１０は、デジタル出力信号を生成することができる。
【0072】
本開示の技術は、幅広い調整範囲及び高精度の両方を提供する。ＥＬＤゲイン計算ＧＥＬＤは、以下の式３に示される：
【0073】
【数3】
【0074】
式中、ＣＥＬＤは、図４のＥＬＤ ＤＡＣ４１５などのＥＬＤ ＤＡＣのキャパシタンスであり、ここで、ＣＳＡＲは、図４のＳＡＲ ＤＡＣ４０２などのＳＡＲ ＤＡＣのキャパシタンスであり、ＣＸは、図４のチャージポンプ４２４などのチャージポンプのキャパシタンスである。式３において、項
は、ＥＬＤとＳＡＲキャパシタンスとの間のゲインを表し、項
は、チャージポンプのキャパシタンスＣＸに起因して追加された減衰を表す。キャパシタンスＣＸがＣＥＬＤに比べて増加すると、項ＣＸ／ＣＥＬＤが増加し、項
が減少する。このようにして、本技法は、プログラム可能なキャパシタンスＣＸ．の値に基づいて減衰のための広い調整範囲を提供することができる。
【数4】
【数5】
【数6】
【0075】
図９の５ビットのチャージポンプコードＣｃｓｈ［４：０］などのマルチビットチャージポンプコードを使用することによって、本開示の技術によって高ＥＬＤゲイン精度を達成することができる。他の実装形態は、５ビットを超える、又は５ビット未満のチャージポンプコードを含むことができる。チャージポンプコード内のビット数を増加させることで、調整範囲内のステップ数を増加させ、ステップサイズを減少させ、それによって精度を上げることができる。
【0076】
図１３は、受信したアナログ入力信号をデジタル出力信号に変換するために、逐次比較型レジスタ（ＳＡＲ）アナログ－デジタル変換器（ＡＤＣ）を動作させる方法１３００の例のフロー図である。ブロック１３０２において、方法は、過剰ループ遅延補償（ＥＬＤＣ）回路のチャージポンプを、ＳＡＲデジタル－アナログ変換器（ＤＡＣ）の第１のセットのコンデンサ又はＥＬＤＣ回路のＥＬＤＣ ＤＡＣの第２のセットのコンデンサのいずれかに接続することを含み得、ここで、ＥＬＤＣ回路は、加算ノードによってＳＡＲ ＤＡＣに接続され、チャージポンプは、ゲインを調整するためにプログラム可能なキャパシタンスを有する。例えば、図３のＳＡＲ ＡＤＣ回路３００は、図４のコンデンサ４１６～４２０などの、ＥＬＤＣ ＤＡＣ３１６のコンデンサのセットに接続されたチャージポンプ３２０を有するＥＬＤＣ回路３１２を含む。別の例として、図１２のＳＡＲ ＡＤＣ回路３００は、ＳＡＲ ＤＡＣ３０６内のコンデンサ１２０２のセットに接続されたチャージポンプ３２０を有するＥＬＤＣ回路３１２を含む。
【0077】
ブロック１３０４において、方法は、それぞれ、第１のセットのコンデンサ及び第２のセットのコンデンサを制御するために、ＳＡＲ制御信号及びＥＬＤＣ制御信号を生成することを含むことができる。例えば、図３のＳＡＲ及びＥＬＤ論理回路３１０は、図４のコンデンサ４１６～４２０を制御するためのＳＡＲ制御信号３０８及び図４のコンデンサ４１６～４２０を制御するためのＥＬＤＣ制御信号３１８を生成することができる。
【0078】
ブロック１３０６において、方法は、図３のデジタル出力信号ｄｏｕｔなどのデジタル出力信号を生成することを含むことができる。
【0079】
いくつかの例では、方法は、チャージポンプを第２のセットのコンデンサに接続することを含み得、プログラム可能なキャパシタンスはＥＬＤＣ ＤＡＣのゲインを調整する。いくつかの例では、方法は、チャージポンプの電荷を第２のセットのコンデンサの電荷と組み合わせて、第２のセットのコンデンサの電荷を減衰させるようにスイッチ動作を制御することを含むことができる。
【0080】
いくつかの例では、第１のセットのコンデンサのうちのコンデンサは、対応する上部プレート及び下部プレートを有し、第２のセットのコンデンサのうちのコンデンサは、対応する上部プレート及び下部プレートを有し、方法は、チャージポンプの電荷を第２のセットのコンデンサの上部プレートの電荷と組み合わせて、第２のセットのコンデンサの電荷を減衰させるようにスイッチ動作を制御することを含むことができる。
【0081】
いくつかの例では、方法は、サンプリングされたアナログ入力信号を表す第１のセットのコンデンサの電荷と、チャージポンプの前に組み合わされたチャージ及び第２のセットのコンデンサの電荷とを組み合わせて、電荷の後続の組み合わせを生成するように変換段階中にスイッチ動作を制御することと、電荷の後続の組み合わせで変換のいくつかのビットトライアルを実行するようにＳＡＲ ＤＡＣ及びＥＬＤＣ ＤＡＣを制御することと、を含むことができる。
【0082】
いくつかの例では、方法は、較正信号を受信することと、これに応答して、アナログ入力信号を基準電圧に設定して、ＥＬＤＣ制御信号が第１のコード値に設定される第１のＥＬＤデジタル出力較正信号と、ＥＬＤＣ制御信号が第２のコード値に設定される第２のＥＬＤデジタル出力較正信号とを決定するように、及び
第１のＥＬＤデジタル出力較正信号及び第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定するようにスイッチ動作を制御することと、を含み得、チャージポンプ制御コードが、チャージポンプのキャパシタンスをプログラムする。
第１のＥＬＤデジタル出力較正信号及び第２のＥＬＤデジタル出力較正信号に基づいて、チャージポンプ制御コードを決定するようにスイッチ動作を制御することと、を含み得、チャージポンプ制御コードが、チャージポンプのキャパシタンスをプログラムする。
【0083】
いくつかの例では、方法は、チャージポンプを第１のセットのコンデンサに接続することを含み得、プログラム可能なキャパシタンスは、ＳＡＲ ＤＡＣのゲインを調整する。
【0084】
備考
本明細書に記載されている非限定的な態様又は例の各々は、それ自体で成り立つ場合もあれば、又は他の例のうちの１つ以上との様々な順列若しくは組み合わせで組み合わされる場合もある。
本明細書に記載されている非限定的な態様又は例の各々は、それ自体で成り立つ場合もあれば、又は他の例のうちの１つ以上との様々な順列若しくは組み合わせで組み合わされる場合もある。
【0085】
上記の詳細な説明は、詳細な説明の一部を形成する添付図面への参照を含む。図面は、実例として、本発明を実施することができる特定の実施形態を示す。これらの実施形態は、本明細書では「例」とも呼ばれる。そのような例は、図示又は記載されたものに加えて要素を含むことができる。しかし、本発明者らは、図示又は記載された要素のみが提供される例も企図する。更に、本発明者らはまた、特定の例（又はその１つ以上の態様）に関して、又は本明細書に図示又は記載された他の例（又はその１つ以上の態様）のいずれかに関して、図示又は記載されたそれらの要素（又はその１つ以上の態様）の任意の組合せ又は順列を使用する例も企図する。
【0086】
本文書と参照により組み込まれる任意の文書との間で使用法に矛盾がある場合には、本文書における使用法を調節する。
【0087】
本文書では、「ａ」又は「ａｎ」という用語は、特許文書で一般的であるように、「少なくとも１つ」又は「１つ以上」の任意の他の実例又は使用法とは関係なく、１つ又は１つ以上を含むように使用される。本文書では、「又は」という用語は、特に指定のない限り、「Ａ又はＢ」が「ＢでなくてＡ」、「ＡでなくてＢ」、並びに「Ａ及びＢ」を含むように、非排他的な「又は」を指すために使用される。本文書では、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「それにおいて（ｉｎ ｗｈｉｃｈ）」という用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「それにおいて（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語の同等語として使用される。また、以下の特許請求の範囲において、「含む」及び「備える」という用語は制限のないものであり、すなわち、請求項でそのような用語の後に列挙されたものに加えて、要素を含むシステム、デバイス、物品、組成物、製剤、又はプロセスは、依然としてその請求項の範囲内にあると考えられる。更に、以下の特許請求の範囲において、「第１」、「第２」、及び「第３」などの用語は単にラベルとして使用され、その対象に数値的な要件を課すことを意図するものではない。
【0088】
本明細書に記載される方法の例は、少なくとも部分的に機械又はコンピュータに実装されてもよい。いくつかの例は、上記の例に記載されたような方法を実行するために電子デバイスを構成するように動作可能な命令でコード化されたコンピュータ可読媒体又は機械可読媒体を含んでもよい。そのような方法の実装形態は、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコードを含んでもよい。そのようなコードは、様々な方法を実行するためのコンピュータ可読命令を含んでもよい。コードは、コンピュータプログラム製品の一部を形成してもよい。更に、一例では、コードは、実行中又は他の時点などで、１つ以上の揮発性、非一時的、又は不揮発性の有形のコンピュータ可読媒体に有形に記憶されてもよい。これらの有形のコンピュータ可読媒体の例は、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスク及びデジタルビデオディスク）、磁気カセット、メモリカード又はスティック、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などを含み得るが、これらに限定されない。
【0089】
上記の説明は例示的なものであり、限定的なものではないことが意図される。例えば、上記の例（又はその１つ以上の態様）を互いに組み合わせて使用してもよい。当業者などによって、上記の説明を検討することにより、他の実施形態を使用してもよい。要約は、読者が技術的開示の性質を迅速に確認することを可能にするために、３７Ｃ．Ｆ．Ｒ§１．７２（ｂ）に準拠して提供される。要約は、特許請求の範囲又は意味を解釈又は限定するために使用されないということを理解した上で提出される。また、上記の発明を実施するための形態では、開示を簡素化するために、さまざまな特徴をグループ化してまとめることができるこれは、特許請求されていない開示された特徴がいずれかの請求項に不可欠であることを意図するものとして解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態の全ての特徴にない場合がある。したがって、以下の特許請求の範囲は、これにより、例又は実施形態として発明を実施するための形態に組み込まれ、各請求項は別個の実施形態としてそれ自体で成り立ち、かつそのような実施形態は、様々な組み合わせ又は順列で互いに組み合わせてもよいことが企図される。本発明の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに決定されるべきである。
【符号の説明】
【0090】
１００ データ取得システム
１０２ 入力信号
１０４ センサ回路
１０６ アナログ信号
１０８ 信号調整回路
１１０ 調整されたアナログ信号
１１２ アナログ－デジタル変換器（ＡＤＣ）回路
１１４ デジタル信号
１１６ デジタル信号プロセッサ（ＤＳＰ）回路
１１８ デルタ－シグマ変調器
１２０ デジタルフィルタ／デシメータ
２００ 連続時間（ＣＴ）デルタ－シグマ（ＤＳ）ＡＤＣ
２０２ 逐次比較型レジスタ（ＳＡＲ）ＡＤＣ回路
２０４ 入力加算ノード
２０６ ループフィルタ回路
２０８ 加算ノード
２１０ デジタル－アナログ変換器（ＤＡＣ）
２１２ 過剰ループ遅延補償（ＥＬＤＣ）回路
３００ ＳＡＲ ＡＤＣ回路
３０２ サンプリングスイッチ
３０４ 入力
３０６ ＳＡＲ ＤＡＣ
３０８ ＳＡＲ制御信号
３１０ ＳＡＲ及びＥＬＤ論理回路
３１２ ＥＬＤＣ回路
３１４ 加算ノード
３１６ ＥＬＤＣ ＤＡＣ
３１８ ＥＬＤＣ制御信号
３２０ チャージポンプ
３２２ 比較器回路
４００ ＳＡＲ ＡＤＣ
４０２ ＳＡＲ ＤＡＣ
４０４，４０６，４０８ コンデンサ
４０９ ノード
４１０ サンプリングスイッチ
４１２ ＥＬＤＣ回路
４１４ 短絡スイッチ
４１５ ＥＬＤＣ ＤＡＣ
４１６，４１８，４２０ コンデンサ
４１７ ＥＬＤＣサンプリングスイッチ
４２２ ノード
４２４ チャージポンプ
４２６ キャパシタンス
４２８ リセットスイッチ
４３０ 電荷共有スイッチ
４３２ 容量性ＤＡＣ出力
９００，９０２，９０４，９０６，９０８ コンデンサ
１０００ ＥＬＤフィードバックループ
１００２ ＳＡＲ ＡＤＣ回路
１１００ ＥＬＤフィードバックループ
１２００ ＳＡＲ ＡＤＣ回路
１２０２，１２０４ コンデンサ
１０２ 入力信号
１０４ センサ回路
１０６ アナログ信号
１０８ 信号調整回路
１１０ 調整されたアナログ信号
１１２ アナログ－デジタル変換器（ＡＤＣ）回路
１１４ デジタル信号
１１６ デジタル信号プロセッサ（ＤＳＰ）回路
１１８ デルタ－シグマ変調器
１２０ デジタルフィルタ／デシメータ
２００ 連続時間（ＣＴ）デルタ－シグマ（ＤＳ）ＡＤＣ
２０２ 逐次比較型レジスタ（ＳＡＲ）ＡＤＣ回路
２０４ 入力加算ノード
２０６ ループフィルタ回路
２０８ 加算ノード
２１０ デジタル－アナログ変換器（ＤＡＣ）
２１２ 過剰ループ遅延補償（ＥＬＤＣ）回路
３００ ＳＡＲ ＡＤＣ回路
３０２ サンプリングスイッチ
３０４ 入力
３０６ ＳＡＲ ＤＡＣ
３０８ ＳＡＲ制御信号
３１０ ＳＡＲ及びＥＬＤ論理回路
３１２ ＥＬＤＣ回路
３１４ 加算ノード
３１６ ＥＬＤＣ ＤＡＣ
３１８ ＥＬＤＣ制御信号
３２０ チャージポンプ
３２２ 比較器回路
４００ ＳＡＲ ＡＤＣ
４０２ ＳＡＲ ＤＡＣ
４０４，４０６，４０８ コンデンサ
４０９ ノード
４１０ サンプリングスイッチ
４１２ ＥＬＤＣ回路
４１４ 短絡スイッチ
４１５ ＥＬＤＣ ＤＡＣ
４１６，４１８，４２０ コンデンサ
４１７ ＥＬＤＣサンプリングスイッチ
４２２ ノード
４２４ チャージポンプ
４２６ キャパシタンス
４２８ リセットスイッチ
４３０ 電荷共有スイッチ
４３２ 容量性ＤＡＣ出力
９００，９０２，９０４，９０６，９０８ コンデンサ
１０００ ＥＬＤフィードバックループ
１００２ ＳＡＲ ＡＤＣ回路
１１００ ＥＬＤフィードバックループ
１２００ ＳＡＲ ＡＤＣ回路
１２０２，１２０４ コンデンサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【外国語明細書】