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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023082311
(43)【公開日】2023-06-14
(54)【発明の名称】演算装置
(51)【国際特許分類】
G06F 9/34 20180101AFI20230607BHJP
G06F 9/32 20180101ALI20230607BHJP
【ＦＩ】
G06F9/34 350B
G06F9/32 310A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2021195985
(22)【出願日】2021-12-02
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】大岡 徹也
(72)【発明者】
【氏名】西山 高浩
【テーマコード（参考）】
5B033
【Ｆターム（参考）】
5B033CA01
5B033DB16
(57)【要約】
【課題】バンク切り替えを要することなくメモリ空間を拡張する。
【解決手段】プログラムを実行可能に構成された演算処理回路と、プログラムを格納するプログラムメモリと、を備え、プログラムにおける各命令は１６ビットの長さを有し、プログラムメモリは、第１メモリ領域と、第１メモリ領域よりも上位側アドレスが対応付けられた第２メモリ領域を有し、演算処理回路は、読み出しの対象となるアドレスを指定するための１６ビットのプログラムカウンタを有し、プログラムカウンタにおける上位側１５ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、対象メモリ領域は、第１メモリ領域及び第２メモリ領域の内、プログラムカウンタにおける最下位ビットの値に応じたメモリ領域である。
【選択図】図９
【解決手段】プログラムを実行可能に構成された演算処理回路と、プログラムを格納するプログラムメモリと、を備え、プログラムにおける各命令は１６ビットの長さを有し、プログラムメモリは、第１メモリ領域と、第１メモリ領域よりも上位側アドレスが対応付けられた第２メモリ領域を有し、演算処理回路は、読み出しの対象となるアドレスを指定するための１６ビットのプログラムカウンタを有し、プログラムカウンタにおける上位側１５ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、対象メモリ領域は、第１メモリ領域及び第２メモリ領域の内、プログラムカウンタにおける最下位ビットの値に応じたメモリ領域である。
【選択図】図９
【特許請求の範囲】
【請求項1】
プログラムを実行可能に構成された演算処理回路と、
前記プログラムを格納するプログラムメモリと、を備え、
前記プログラムにおける各命令は１６ビットの長さを有し、
前記プログラムメモリは、第１メモリ領域と、前記第１メモリ領域よりも上位側アドレスが対応付けられた第２メモリ領域を有し、
前記演算処理回路は、読み出しの対象となるアドレスを指定するための１６ビットのプログラムカウンタを有し、前記プログラムカウンタにおける上位側１５ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、
前記対象メモリ領域は、前記第１メモリ領域及び前記第２メモリ領域の内、前記プログラムカウンタにおける最下位ビットの値に応じたメモリ領域である
、演算装置。
前記プログラムを格納するプログラムメモリと、を備え、
前記プログラムにおける各命令は１６ビットの長さを有し、
前記プログラムメモリは、第１メモリ領域と、前記第１メモリ領域よりも上位側アドレスが対応付けられた第２メモリ領域を有し、
前記演算処理回路は、読み出しの対象となるアドレスを指定するための１６ビットのプログラムカウンタを有し、前記プログラムカウンタにおける上位側１５ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、
前記対象メモリ領域は、前記第１メモリ領域及び前記第２メモリ領域の内、前記プログラムカウンタにおける最下位ビットの値に応じたメモリ領域である
、演算装置。
【請求項2】
前記演算処理回路において、
分岐命令以外の命令が実行されるたびに前記プログラムカウンタに２が加算され、
前記分岐命令が実行される際、分岐先のアドレスを指定するための１６ビット記憶領域中の格納データが前記プログラムカウンタにロードされ、前記格納データにおける最下位ビットの値に応じて前記第１メモリ領域及び前記第２メモリ領域の何れかのメモリ領域内のアドレスに分岐する
、請求項１に記載の演算装置。
分岐命令以外の命令が実行されるたびに前記プログラムカウンタに２が加算され、
前記分岐命令が実行される際、分岐先のアドレスを指定するための１６ビット記憶領域中の格納データが前記プログラムカウンタにロードされ、前記格納データにおける最下位ビットの値に応じて前記第１メモリ領域及び前記第２メモリ領域の何れかのメモリ領域内のアドレスに分岐する
、請求項１に記載の演算装置。
【請求項3】
前記演算処理回路にて前記分岐命令が実行される場合において、
前記格納データの前記プログラムカウンタへのロードにより前記プログラムカウンタにおける最下位ビットに第１の値が格納されたとき、前記プログラムカウンタにおける上位側１５ビットの値に応じたアドレスであって且つ前記第１メモリ領域内のアドレスに分岐し、
前記格納データの前記プログラムカウンタへのロードにより前記プログラムカウンタにおける最下位ビットに第２の値が格納されたとき、前記プログラムカウンタにおける上位側１５ビットの値に応じたアドレスであって且つ前記第２メモリ領域内のアドレスに分岐する
、請求項２に記載の演算装置。
前記格納データの前記プログラムカウンタへのロードにより前記プログラムカウンタにおける最下位ビットに第１の値が格納されたとき、前記プログラムカウンタにおける上位側１５ビットの値に応じたアドレスであって且つ前記第１メモリ領域内のアドレスに分岐し、
前記格納データの前記プログラムカウンタへのロードにより前記プログラムカウンタにおける最下位ビットに第２の値が格納されたとき、前記プログラムカウンタにおける上位側１５ビットの値に応じたアドレスであって且つ前記第２メモリ領域内のアドレスに分岐する
、請求項２に記載の演算装置。
【請求項4】
前記演算処理回路は、リード対象アドレスの命令を前記プログラムメモリから読み出して実行し、
前記リード対象アドレスは１７ビットのアドレスであって、
前記リード対象アドレスの最上位ビットの値は前記プログラムカウンタにおける最下位ビットの値にて表され、
前記リード対象アドレスの最下位ビットの値は所定値で固定され、
前記リード対象アドレスにおける最上位ビットより下位であって且つ最下位ビットより上位の計１５ビットの値は、前記プログラムカウンタにおける上位側１５ビットの値にて表される
、請求項１～３の何れかに記載の演算装置。
前記リード対象アドレスは１７ビットのアドレスであって、
前記リード対象アドレスの最上位ビットの値は前記プログラムカウンタにおける最下位ビットの値にて表され、
前記リード対象アドレスの最下位ビットの値は所定値で固定され、
前記リード対象アドレスにおける最上位ビットより下位であって且つ最下位ビットより上位の計１５ビットの値は、前記プログラムカウンタにおける上位側１５ビットの値にて表される
、請求項１～３の何れかに記載の演算装置。
【請求項5】
プログラムを実行可能に構成された演算処理回路と、
前記プログラムを格納するプログラムメモリと、を備え、
前記プログラムにおける各命令は所定ビットの長さを有し、
所定ビットはＪビットであり、Ｊ＝１６×２ｎ－１、であり、ｎは２以上の整数を表し、
前記プログラムメモリは、第１～第２ｎメモリ領域を有し、第ｉメモリ領域よりも第（ｉ＋１）メモリ領域に対して上位側アドレスが対応付けられ、
前記演算処理回路は、読み出しの対象となるアドレスを指定するための前記所定ビットのプログラムカウンタを有し、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、
前記対象メモリ領域は、前記第１～第２ｎメモリ領域の内、前記プログラムカウンタにおける下位側ｎビットの値に応じたメモリ領域である
、演算装置。
前記プログラムを格納するプログラムメモリと、を備え、
前記プログラムにおける各命令は所定ビットの長さを有し、
所定ビットはＪビットであり、Ｊ＝１６×２ｎ－１、であり、ｎは２以上の整数を表し、
前記プログラムメモリは、第１～第２ｎメモリ領域を有し、第ｉメモリ領域よりも第（ｉ＋１）メモリ領域に対して上位側アドレスが対応付けられ、
前記演算処理回路は、読み出しの対象となるアドレスを指定するための前記所定ビットのプログラムカウンタを有し、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、
前記対象メモリ領域は、前記第１～第２ｎメモリ領域の内、前記プログラムカウンタにおける下位側ｎビットの値に応じたメモリ領域である
、演算装置。
【請求項6】
前記演算処理回路において、
分岐命令以外の命令が実行されるたびに前記プログラムカウンタに２ｎが加算され、
前記分岐命令が実行される際、分岐先のアドレスを指定するための前記所定ビットの記憶領域中の格納データが前記プログラムカウンタにロードされ、前記格納データにおける下位側ｎビットの値に応じて前記第１～第２ｎメモリ領域の何れかのメモリ領域内のアドレスに分岐する
、請求項５に記載の演算装置。
分岐命令以外の命令が実行されるたびに前記プログラムカウンタに２ｎが加算され、
前記分岐命令が実行される際、分岐先のアドレスを指定するための前記所定ビットの記憶領域中の格納データが前記プログラムカウンタにロードされ、前記格納データにおける下位側ｎビットの値に応じて前記第１～第２ｎメモリ領域の何れかのメモリ領域内のアドレスに分岐する
、請求項５に記載の演算装置。
【請求項7】
前記演算処理回路にて前記分岐命令が実行される場合において、
前記格納データの前記プログラムカウンタへのロードを経て前記プログラムカウンタの下位側ｎビットに格納された値が第ｋの値であるとき、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値に応じたアドレスであって且つ第ｋメモリ領域内のアドレスに分岐し、
ｋは、１以上且つ２ｎ以下の整数である
、請求項６に記載の演算装置。
前記格納データの前記プログラムカウンタへのロードを経て前記プログラムカウンタの下位側ｎビットに格納された値が第ｋの値であるとき、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値に応じたアドレスであって且つ第ｋメモリ領域内のアドレスに分岐し、
ｋは、１以上且つ２ｎ以下の整数である
、請求項６に記載の演算装置。
【請求項8】
前記演算処理回路は、リード対象アドレスの命令を前記プログラムメモリから読み出して実行し、
前記リード対象アドレスは（Ｊ＋ｎ）ビットのアドレスであって、
前記リード対象アドレスの上位側ｎビットの値は前記プログラムカウンタにおける下位側ｎビットの値にて表され、
前記リード対象アドレスの下位側ｎビットの値は所定値で固定され、
前記リード対象アドレスにおける上位側ｎビットより下位であって且つ下位側ｎビットより上位の計（Ｊ－ｎ）ビットの値は、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値にて表される
、請求項５～７の何れかに記載の演算装置。
前記リード対象アドレスは（Ｊ＋ｎ）ビットのアドレスであって、
前記リード対象アドレスの上位側ｎビットの値は前記プログラムカウンタにおける下位側ｎビットの値にて表され、
前記リード対象アドレスの下位側ｎビットの値は所定値で固定され、
前記リード対象アドレスにおける上位側ｎビットより下位であって且つ下位側ｎビットより上位の計（Ｊ－ｎ）ビットの値は、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値にて表される
、請求項５～７の何れかに記載の演算装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、演算装置に関する。
【背景技術】
【0002】
命令の束であるプログラムを格納したプログラムメモリと、プログラムを実行する演算処理回路（ＣＰＵ等）と、を備えた演算装置がある。演算処理回路は、読み出すべき命令が格納されたアドレスを指定し、指定したアドレスの命令をプログラムメモリから読み出して実行する。例えば、８ビットのレジスタを２つ使ってアドレスを指定する構成では、指定アドレスの種類が２１６種類となるので、プログラムメモリのサイズは最大で６４ｋＢ（キロバイト）となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特公昭５３－４６５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリ空間の拡張が要求される場合がある。メモリ空間を拡張する方式としてバンク切替方式がある。しかしながら、バンク切替方式は、回路規模増大及び命令効率劣化等を招く。
【0005】
本開示は、バンク切り替えを要することなくプログラムメモリのメモリ空間を拡張可能な演算装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る演算装置は、プログラムを実行可能に構成された演算処理回路と、前記プログラムを格納するプログラムメモリと、を備え、前記プログラムにおける各命令は１６ビットの長さを有し、前記プログラムメモリは、第１メモリ領域と、前記第１メモリ領域よりも上位側アドレスが対応付けられた第２メモリ領域を有し、前記演算処理回路は、読み出しの対象となるアドレスを指定するための１６ビットのプログラムカウンタを有し、前記プログラムカウンタにおける上位側１５ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、前記対象メモリ領域は、前記第１メモリ領域及び前記第２メモリ領域の内、前記プログラムカウンタにおける最下位ビットの値に応じたメモリ領域である。
【0007】
本開示に係る他の演算装置は、プログラムを実行可能に構成された演算処理回路と、前記プログラムを格納するプログラムメモリと、を備え、前記プログラムにおける各命令は所定ビットの長さを有し、所定ビットはＪビットであり、Ｊ＝１６×２ｎ－１、であり、ｎは２以上の整数を表し、前記プログラムメモリは、第１～第２ｎメモリ領域を有し、第ｉメモリ領域よりも第（ｉ＋１）メモリ領域に対して上位側アドレスが対応付けられ、前記演算処理回路は、読み出しの対象となるアドレスを指定するための前記所定ビットのプログラムカウンタを有し、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、前記対象メモリ領域は、前記第１～第２ｎメモリ領域の内、前記プログラムカウンタにおける下位側ｎビットの値に応じたメモリ領域である。
【発明の効果】
【0008】
本開示によれば、バンク切り替えを要することなくプログラムメモリのメモリ空間を拡張可能な演算装置を提供することが可能となる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“６１０”によって参照される分岐先アドレス記憶領域６１０は（図１１参照）、分岐先アドレス記憶領域６１０と表記されることもあるし、記憶領域６１０と略記されることもあり得るが、それらは全て同じものを指す。
【0011】
図１に本開示の実施形態に係る演算装置１０の概略ブロック図を示す。演算装置１０はＬＳＩ（Large Scale Integration）に分類される半導体集積回路にて構成される。演算装置１０は、ＣＰＵ（Central Processing Unit）２０と、プログラムメモリ３０と、プログラムメモリバス４０と、データメモリ５０と、データメモリバス６０と、を備える。
【0012】
ＣＰＵ２０は８ビットを単位に演算を行う演算処理回路である。故に、演算装置１０は８ビットマイクロコンピュータに分類されると考えることができる。プログラムメモリバス４０の一方においてＣＰＵ２０が接続され、プログラムメモリバス４０の他方においてプログラムメモリ３０が接続される。つまり、ＣＰＵ２０及びプログラムメモリ３０はプログラムメモリバス４０を介して互いに接続される。
【0013】
プログラムメモリ３０は、フラッシュメモリ等にて構成された不揮発性の記憶回路であっても良いし、ＲＡＭ(Random Access Memory)により構成された揮発性の記憶回路であっても良い。プログラムメモリ３０にはＣＰＵ２０にて実行されるべきプログラムが格納される。ＣＰＵ２０はプログラムメモリバス４０を介してプログラムメモリ３０にアクセスする。プログラムメモリ３０に対するアクセスは、プログラムメモリ３０内のデータ（命令を表すデータ）を読み出すリードアクセスを含む。プログラムメモリ３０に格納されるプログラムはＣＰＵ２０が実行すべき命令（命令コード）の束から成る。ＣＰＵ２０は、ＣＰＵ２０の動作クロックに同期してプログラムメモリ３０からプログラムメモリバス４０を介し必要な命令を順次読み出し、順次読み出した命令を、デコード等を経て順次実行することによりプログラムを実行してゆく。以下の説明において、単にプログラムと称した場合、それはプログラムメモリ３０に格納されたプログラムを指すものとする。
【0014】
データメモリ５０は、プログラムメモリ３０とは別に演算装置１０に設けられたメモリであり、ＲＯＭ（Read only memory）及びＲＡＭ（Random access memory）を備えて構成される。ＣＰＵ２０はデータメモリバス６０を介してデータメモリ５０にアクセスする。データメモリ５０に対するアクセスは、データメモリ５０内のデータを読み出すリードアクセス及びデータメモリ５０内にデータを書き込むライトアクセスを含む。
【0015】
図２に示す如く、プログラムメモリバス４０はアドレスバス４１及びデータバス４２を備える。データメモリバス６０も同様にアドレスバス及びデータバスを備えるが、図２では、データメモリバス６０の構成の図示は省略されている。
【0016】
図３を参照し、プログラムメモリ３０に対し、プログラムメモリ３０が有する記憶領域のサイズに応じたメモリ空間ＭＳが定義される。メモリ空間ＭＳにおいて、８ビット（即ち１バイト）ごとに固有のアドレスが割り当てられる。以下に説明において、アドレスとは、プログラムメモリ３０に定義されたメモリ空間ＭＳでのアドレスを指す。アドレスは数値にて表現され、或る注目アドレスから見て、より小さな数値にて示されるアドレスは注目アドレスの下位側のアドレスであり、より大きな数値にて示されるアドレスは注目アドレスの上位側のアドレスである。
【0017】
例えば、メモリ空間ＭＳが６４ｋＢ（キロバイト）分の記憶領域を有するとき、メモリ空間ＭＳにおける最下位アドレスは“０ｘ００００”であり、メモリ空間ＭＳにおける最上位アドレスは“０ｘｆｆｆｆ”である。尚、本実施形態では、適宜、アドレスを１６進数で表記する。アドレスを示す数値の先頭に付加される文字列“０ｘ”は、文字列“０ｘ”に続く数値が１６進数であることを表す。故に、“０ｘ００００”は１０進数表記では“０”を表し、“０ｘｆｆｆｆ”は１０進数表記では“６５５３５”を表す。
【0018】
ＣＰＵ２０に複数のレジスタが設けられる。各レジスタは８ビットのレジスタ（即ち８ビット分の記憶領域を有するレジスタ）である。ＣＰＵ２０に設けられる複数のレジスタの全部又は一部により、プログラムカウンタＰＣと１以上の汎用記憶領域が形成される（図４参照）。形成される汎用記憶領域の個数は任意であるが、ここでは、計８つの汎用記憶領域ＧＰＲ［０］～ＧＰＲ［７］が形成されるものとする。
【0019】
プログラムカウンタＰＣには、読み出しの対象となるアドレス（即ちリードアクセスの対象となるアドレス）を指定するためのデータが格納される。以下、プログラムカウンタＰＣにて指定されて読み出しの対象となるアドレスを、リード対象アドレスと称する。尚、演算装置１０の起動時には、プログラムカウンタＰＣにメモリ空間ＭＳの最下位アドレスが代入される。
【0020】
以下、複数の実施例の中で、幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0021】
＜＜参考例ＥＸ＿１Ａ＞＞
後述の実施例ＥＸ＿１Ｂとの対比に供される参考例ＥＸ＿１Ａを説明する。参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂにおいて、ＣＰＵ２０が実行する各命令は１６ビットの命令長を有する。即ち、参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂにおいて、ＣＰＵ２０が実行する各命令は１６ビットの長さを有する（１６ビットのデータにて構成される）。
後述の実施例ＥＸ＿１Ｂとの対比に供される参考例ＥＸ＿１Ａを説明する。参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂにおいて、ＣＰＵ２０が実行する各命令は１６ビットの命令長を有する。即ち、参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂにおいて、ＣＰＵ２０が実行する各命令は１６ビットの長さを有する（１６ビットのデータにて構成される）。
【0022】
参考例ＥＸ＿１Ａに係るプログラムメモリ３０を特にプログラムメモリ３０＿１Ａと称する。図５にプログラムメモリ３０＿１Ａの構成を示す。プログラムメモリ３０＿１Ａは最大で６４ｋＢのメモリ空間ＭＳを有する。ここでは、プログラムメモリ３０＿１Ａは６４ｋＢのメモリ空間ＭＳを有するものとする。プログラムメモリ３０＿１Ａにおいて、最下位アドレスは“０ｘ００００”であり、最上位アドレスは“０ｘｆｆｆｆ”である。
【0023】
各命令が１６ビットの命令長を有することに対応して、プログラムメモリ３０＿１Ａへのアクセスの単位となるワードのデータ長は、１６ビット（１６ビット長）である。即ち、参考例ＥＸ＿１Ａに係るＣＰＵ２０は、プログラムメモリ３０＿１Ａから、１６ビット分のデータを一括して読み出すことで、次に実行されるべき１命令を読み出す。故に、参考例ＥＸ＿１Ａでは、データバス４２が１６本の配線にて形成される。
【0024】
図６を参照し、参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂに係るプログラムカウンタＰＣを特に記号“ＰＣ＿１”にて参照する。参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂにおいて、プログラムカウンタＰＣ＿１は、ＣＰＵ２０に設けられた第１及び第２レジスタの組み合わせにより構成される。各命令が１６ビットの命令長を有することに対応して、ＣＰＵ２０にて１命令が実行されるたびにプログラムカウンタＰＣ＿１の値が２だけ加算される（但し、分岐命令を除く）。
【0025】
参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂに係る汎用記憶領域ＧＰＲ［ｉ］を特に記号“ＧＰＲ［ｉ］＿１”にて参照する（ｉは整数）。参考例ＥＸ＿１Ａ及び実施例ＥＸ＿１Ｂにおいて、汎用記憶領域ＧＰＲ［１］＿１はＣＰＵ２０に設けられた第３及び第４レジスタの組み合わせにより構成され、汎用記憶領域ＧＰＲ［２］＿１はＣＰＵ２０に設けられた第５及び第６レジスタの組み合わせにより構成される。汎用記憶領域ＧＰＲ［３］＿１～ＧＰＲ［７］＿１についても同様である。
【0026】
上述したように、ＣＰＵ２０に設けられる各レジスタは、８ビットのレジスタ（即ち８ビット分の記憶領域を有するレジスタ）である。故に、プログラムカウンタＰＣ＿１及び汎用記憶領域ＧＰＲ［０］＿１～ＧＰＲ［７］＿１は、夫々に、１６ビットの記憶領域を有する。
【0027】
図７に、参考例ＥＸ＿１Ａに係り、プログラムメモリ３０＿１Ａからの命令の読み出し動作（リードアクセス）の概念図を示す。プログラムカウンタＰＣ＿１における上位側１５ビットを記号“ＰＣ［１５：１］”にて表す。参考例ＥＸ＿１Ａにおいて、リード対象アドレスは１６ビットにて指定及び表現される。参考例ＥＸ＿１Ａでは、１６ビット単位で（即ち２バイト単位で）命令が読み出されるため、プログラムカウンタＰＣ＿１の最下位ビットは常に“０”で固定される。即ち、プログラムカウンタＰＣ＿１における上位側１５ビットの値にてリード対象アドレスの上位側１５ビットが指定され、リード対象アドレスの最下位ビットの値は常に“０”である。
【0028】
例えば、プログラムカウンタＰＣ＿１における上位側１５ビットの値が全て“０”であれば、リード対象アドレスは“０ｘ００００”である。このとき、アドレス“０ｘ００００”における１バイト分のデータとアドレス“０ｘ０００１”における１バイト分のデータとから成るワードデータ（２バイト分のデータ）が１命令のデータとしてプログラムメモリ３０＿１Ａから読み出されてＣＰＵ２０に送られる。
【0029】
或いは例えば、プログラムカウンタＰＣ＿１における上位側１５ビットの値が全て“１”であれば、リード対象アドレスは“０ｘｆｆｆｅ”である。このとき、アドレス“０ｘｆｆｆｅ”における１バイト分のデータとアドレス“０ｘｆｆｆｆ”における１バイト分のデータとから成るワードデータ（２バイト分のデータ）が１命令のデータとしてプログラムメモリ３０＿１Ａから読み出されてＣＰＵ２０に送られる。
【0030】
参考例ＥＸ＿１Ａにおいて、メモリ空間ＭＳを６４ｋＢより拡張する方式としてバンク切り替え方式がある。バンク切り替え方式では、６４ｋＢのプログラムメモリを複数用意し、読み出しの対象となるプログラムメモリをバンク切り替えにて適宜切り替える。但し、バンク切り替え用の回路が必要となる分、回路規模がかなり大きくなる。また、バンク切り替えのためのプログラム記述が煩雑となると共に、バンク切り替えの実現に向けて必要となるコンパイラ変更が煩雑となる。更に、バンク切り替えごとに数命令の実行が必要となるため、命令効率が劣化する。
【0031】
＜＜実施例ＥＸ＿１Ｂ＞＞
実施例ＥＸ＿１Ｂを説明する。実施例ＥＸ＿１Ｂでは、参考例ＥＸ＿１Ａを基準にバンク切り替えを利用することなく、メモリ空間ＭＳを１２８ｋＢ（キロバイト）に拡張する。参考例ＥＸ＿１Ａでは、プログラムカウンタＰＣ＿１の最下位ビットの値が“０”に固定されており、考えようによっては、当該最下位ビットが有効活用されていない状態にあると言える。実施例ＥＸ＿１Ｂでは、当該最下位ビットを積極的に利用することでメモリ空間ＭＳを１２８ｋＢにまで拡張する。
実施例ＥＸ＿１Ｂを説明する。実施例ＥＸ＿１Ｂでは、参考例ＥＸ＿１Ａを基準にバンク切り替えを利用することなく、メモリ空間ＭＳを１２８ｋＢ（キロバイト）に拡張する。参考例ＥＸ＿１Ａでは、プログラムカウンタＰＣ＿１の最下位ビットの値が“０”に固定されており、考えようによっては、当該最下位ビットが有効活用されていない状態にあると言える。実施例ＥＸ＿１Ｂでは、当該最下位ビットを積極的に利用することでメモリ空間ＭＳを１２８ｋＢにまで拡張する。
【0032】
実施例ＥＸ＿１Ｂに係るプログラムメモリ３０を特にプログラムメモリ３０＿１Ｂと称する。図８にプログラムメモリ３０＿１Ｂの構成を示す。プログラムメモリ３０＿１Ｂは最大で１２８ｋＢのメモリ空間ＭＳを有する。ここでは、プログラムメモリ３０＿１Ｂは１２８ｋＢのメモリ空間ＭＳを有するものとする。プログラムメモリ３０＿１Ｂにおいて、最下位アドレスは“０ｘ０００００”であり、最上位アドレスは“０ｘ１ｆｆｆｆ”である。
【0033】
プログラムメモリ３０＿１Ｂは、第１メモリ領域３０＿１Ｂ＿１と、第２メモリ領域３０＿１Ｂ＿２と、を備えて構成される。各メモリ領域は連続したアドレスが対応付けられた６４ｋＢの記憶領域を有する。命令がＪビット（ここでは１６ビット）から成ると考えた場合、６４ｋＢは２Ｊバイトに相当する。第２メモリ領域３０＿１Ｂ＿２に対して、第１メモリ領域３０＿１Ｂ＿１よりも上位側アドレスが対応付けられる。即ち、第１メモリ領域３０＿１Ｂ＿１は、アドレス“０ｘ０００００”からアドレス“０ｘ０ｆｆｆｆ”までの６４ｋＢのメモリ領域である。第２メモリ領域３０＿１Ｂ＿２は、アドレス“０ｘ１００００”からアドレス“０ｘ１ｆｆｆｆ”までの６４ｋＢのメモリ領域である。
【0034】
各命令が１６ビットの命令長を有することに対応して、プログラムメモリ３０＿１Ｂへのアクセスの単位となるワードのデータ長は、１６ビット（１６ビット長）である。即ち、実施例ＥＸ＿１Ｂに係るＣＰＵ２０は、プログラムメモリ３０＿１Ｂから、１６ビット分のデータを一括して読み出すことで、次に実行されるべき１命令を読み出す。故に、実施例ＥＸ＿１Ｂでは、データバス４２が１６本の配線にて形成される。
【0035】
また各命令が１６ビットの命令長を有することに対応して、ＣＰＵ２０にて１命令が実行されるたびにプログラムカウンタＰＣ＿１の値が２だけ加算される。但し、ＣＰＵ２０にて分岐命令が実行される場合には、分岐命令に従う値がプログラムカウンタＰＣ＿１に代入される。
【0036】
図９に、実施例ＥＸ＿１Ｂに係り、プログラムメモリ３０＿１Ｂからの命令の読み出し動作（リードアクセス）の概念図を示す。図１０も参照し、プログラムカウンタＰＣ＿１はビットＰＣ［１５］～ＰＣ［０］から成り、プログラムカウンタＰＣ＿１においてビットＰＣ［ｉ］の値を記号“Ｌ［ｉ］”にて表す。プログラムカウンタＰＣ＿１において、ビットＰＣ［１５］が最上位ビットであって且つビットＰＣ［０］が最下位ビットであり、ビットＰＣ［ｉ＋１］はビットＰＣ［ｉ］よりも上位側に位置する（ｉは任意の整数）。尚、上述したように、プログラムカウンタＰＣ＿１の上位側１５ビット（即ちビットＰＣ［１５］～ＰＣ［１］の集まり）を記号“ＰＣ［１５：１］”にて表す。
【0037】
実施例ＥＸ＿１Ｂにおいて、プログラムメモリ３０＿１Ｂは１２８ｋＢ分のメモリ空間ＭＳを有するため、リード対象アドレスは１７ビットにて指定及び表現される。実施例ＥＸ＿１Ｂに係るリード対象アドレスを特に記号“ＡＤＲ＿１”にて参照する。
【0038】
図１０には１６ビットのプログラムカウンタＰＣ＿１の構造と共に１７ビットのリード対象アドレスＡＤＲ＿１の構造が示される。リード対象アドレスＡＤＲ＿１はビットＡＤＲ［１６］～ＡＤＲ［０］から成り、リード対象アドレスＡＤＲ＿１においてビットＡＤＲ［ｉ］の値を記号“Ｍ［ｉ］”にて表す。リード対象アドレスＡＤＲ＿１において、ビットＡＤＲ［１６］が最上位ビットであって且つビットＡＤＲ［０］が最下位ビットであり、ビットＡＤＲ［ｉ＋１］はビットＡＤＲ［ｉ］よりも上位側に位置する（ｉは任意の整数）。
【0039】
リード対象アドレスＡＤＲ＿１の最上位ビットＡＤＲ［１６］の値Ｍ［１６］は、プログラムカウンタＰＣ＿１の最下位ビットＰＣ［０］の値Ｌ［０］にて表される（即ち、Ｍ［１６］＝Ｌ［０］とされる）。リード対象アドレスＡＤＲ＿１の最下位ビットＡＤＲ［０］の値Ｍ［０］は、所定値“０”にて固定される。リード対象アドレスＡＤＲ＿１のビットの内、最上位ビットＡＤＲ［１６］より下位であって且つ最下位ビットＡＤＲ［０］よりも上位の計１５ビットは、ビットＡＤＲ［１５：１］である。ビットＡＤＲ［１５：１］の値は、プログラムカウンタＰＣ＿１の上位側１５ビットＰＣ［１５：１］の値にて表される。即ち、“１≦ｉ≦１５”を満たす各整数ｉについて、“Ｍ［ｉ］＝Ｌ［ｉ］”が成立する。
【0040】
このため、実施例ＥＸ＿１Ｂに係るＣＰＵ２０は、プログラムカウンタＰＣ＿１の最下位ビットの値Ｌ［０］に基づいて第１メモリ領域３０＿１Ｂ＿１及び第２メモリ領域３０＿１Ｂ＿２の何れか一方を選択することになる。ここで選択されたメモリ領域を、便宜上、対象メモリ領域と称する。そうすると、対象メモリ領域の内、プログラムカウンタＰＣ＿１の上位側１５ビットＰＣ［１５：１］の値に応じたアドレスがリード対象アドレスに設定される。そして、設定されたリード対象アドレスを起点とする１命令（２バイト分のデータ）がプログラムメモリ３０＿１Ｂから読み出されてＣＰＵ２０に送られる。尚、プログラムメモリ３０＿１Ｂに対しては、リード対象アドレスＡＤＲ＿１のビットの内、最下位ビットを除く計１６ビット分の値をＣＰＵ２０から指定する必要がある。この指定を行うための計１６本の配線がアドレスバス４１に設けられる。
【0041】
例えば、プログラムカウンタＰＣ＿１に格納された値が“０ｘ１２３４”である第１ケースＣＳ＿１Ｂを考える。第１ケースＣＳ＿１Ｂでは、リード対象アドレスＡＤＲ＿１が“０ｘ０１２３４”となる。第１ケースＣＳ＿１Ｂでは、“Ｌ［０］＝０”であるので、対象メモリ領域は第１メモリ領域３０＿１Ｂ＿１となる。そして、第１メモリ領域３０＿１Ｂ＿１におけるアドレス“０ｘ０１２３４”及び“０ｘ０１２３５”内のデータが１命令としてＣＰＵ２０に読み出される。つまり、アドレス“０ｘ０１２３４”における１バイト分のデータとアドレス“０ｘ０１２３５”における１バイト分のデータとから成るワードデータ（２バイト分のデータ）がプログラムメモリ３０＿１Ｂから読み出されてＣＰＵ２０に送られる。
【0042】
また例えば、プログラムカウンタＰＣ＿１に格納された値が“０ｘ１２３５”である第２ケースＣＳ＿１Ｂを考える。第２ケースＣＳ＿１Ｂでは、リード対象アドレスＡＤＲ＿１が“０ｘ１１２３４”となる。第２ケースＣＳ＿１Ｂでは、“Ｌ［０］＝１”であるので、対象メモリ領域は第２メモリ領域３０＿１Ｂ＿２となる。そして、第２メモリ領域３０＿１Ｂ＿２におけるアドレス“０ｘ１１２３４”及び“０ｘ１１２３５”内のデータが１命令としてＣＰＵ２０に読み出される。つまり、アドレス“０ｘ１１２３４”における１バイト分のデータとアドレス“０ｘ１１２３５”における１バイト分のデータとから成るワードデータ（２バイト分のデータ）がプログラムメモリ３０＿１Ｂから読み出されてＣＰＵ２０に送られる。
【0043】
ＣＰＵ２０にて複数種類の命令を実行可能である。複数種類の命令には、データ転送命令、分岐命令、算術命令、ビット操作命令及び制御命令などが含まれる。分岐命令が実行されるとき、図１１に示す如く、記憶領域６１０に格納されたデータ６２０がプログラムカウンタＰＣ＿１にロードされる（転送されて書き込まれる）。記憶領域６１０は分岐先アドレス記憶領域であり、データ６２０は分岐先アドレス指定データである。当該ロードは、分岐命令にて指定された条件が満たされた場合に限って実行されることもあるし、無条件で実行されることもある。
【0044】
分岐先アドレス記憶領域６１０は１６ビットの記憶領域であり（即ち１６ビット分の記憶領域を有し）、故に、分岐先アドレス指定データ６２０は１６ビット分のデータである。分岐先アドレス指定データ６２０により分岐先のアドレスが指定される。従って、分岐先アドレス指定データ６２０がプログラムカウンタＰＣ＿１にロードされたとき、分岐先アドレス指定データ６２０に基づくアドレスが次回のリード対象アドレスＡＤＲ＿１となる。結果、分岐先アドレス指定データ６２０に基づくアドレスへの分岐が行われる。
【0045】
分岐命令の例としてジャンプ命令がある。ジャンプ命令の一種では、ジャンプ命令にて指定された条件が満たされた場合に限って又は無条件にて、記憶領域６１０に格納されたデータ６２０がプログラムカウンタＰＣ＿１にロードされる。この際、記憶領域６１０は１６ビットの汎用記憶領域ＧＰＲ［０］＿１～ＧＰＲ［７］＿１の何れかであり（図６）、汎用記憶領域ＧＰＲ［０］＿１～ＧＰＲ［７］＿１の内、何れが記憶領域６１０として用いられるかはジャンプ命令の中で指定される。
【0046】
分岐命令の例としてサブルーチンコール命令がある。サブルーチンコール命令の一種では、記憶領域６１０に格納されたデータ６２０がプログラムカウンタＰＣ＿１にロードされる。この際、記憶領域６１０は１６ビットの汎用記憶領域ＧＰＲ［０］＿１～ＧＰＲ［７］＿１の何れかであり（図６）、汎用記憶領域ＧＰＲ［０］＿１～ＧＰＲ［７］＿１の内、何れが記憶領域６１０として用いられるかはサブルーチンコール命令の中で指定される。また、サブルーチンコール命令にて分岐が行われるとき、ＣＰＵ２０は、データ６２０をプログラムカウンタＰＣ＿１にロードする直前のプログラムカウンタＰＣ＿１の格納値をスタック領域に退避（格納）させ、その後にアドレスの分岐を行う。実施例ＥＸ＿１Ｂに係るスタック領域は１６ビットの記憶領域である（即ち１６ビット分の記憶領域を有する）。スタック領域は、データメモリ５０内に設けられる場合もあるし、ＣＰＵ２０内の２つのレジスタにて構成される場合もある。
【0047】
サブルーチンからの復帰命令も分岐命令に属する。サブルーチンからの復帰命令は、サブルーチンコール命令で分岐が行われた後に実行される命令である。サブルーチンからの復帰命令でも、記憶領域６１０に格納されたデータ６２０がプログラムカウンタＰＣ＿１にロードされるが、この際における記憶領域６１０はスタック領域である。
【0048】
この他、割り込みからの復帰命令も分岐命令に属する。割り込みの発生時には割り込みの発生直前のプログラムカウンタＰＣ＿１の格納値がスタック領域に退避（格納）される。割り込みからの復帰命令により、ＣＰＵ２０は割り込み発生前の状態に復帰する。この復帰に際し、スタック領域が記憶領域６１０として機能し、記憶領域６１０に格納されたデータ６２０がプログラムカウンタＰＣ＿１にロードされる。
【0049】
分岐命令においてデータ６２０がプログラムカウンタＰＣ＿１にロードされたとき（転送されて書き込まれたとき）、データ６２０の最下位ビットの値に応じて、第１メモリ領域３０＿１Ｂ＿１及び第２メモリ領域３０＿１Ｂ＿２の何れかのメモリ領域内のアドレスに分岐することになる。
【0050】
即ち、分岐命令にてデータ６２０がプログラムカウンタＰＣ＿１にロードされ、当該ロードの結果として、プログラムカウンタＰＣ＿１の最下位ビットＰＣ［０］に“０”の値が格納された場合を考える。この場合、プログラムカウンタＰＣ＿１における上位側１５ビットの値に応じたアドレスであって且つ第１メモリ領域３０＿１Ｂ＿１内のアドレスに分岐することになる。
【0051】
より具体的には例えば、“０ｘ１２３４”の値を持つデータ６２０が分岐命令によりプログラムカウンタＰＣ＿１にロードされた場合、プログラムカウンタＰＣ＿１の最下位ビットＰＣ［０］に“０”の値が格納される。この場合、リード対象アドレスＡＤＲ＿１が“０ｘ０１２３４”となり、次回の命令読み出し動作は上記第１ケースＣＳ＿１Ｂにおけるものと同じとなる。プログラムの設計者は、第１メモリ領域３０＿１Ｂ＿１内のアドレスへの分岐を発生させたいとき、データ６２０の最下位ビットの値を“０”にすれば良い。
【0052】
逆に、分岐命令にてデータ６２０がプログラムカウンタＰＣ＿１にロードされ、当該ロードの結果として、プログラムカウンタＰＣ＿１の最下位ビットＰＣ［０］に“１”の値が格納された場合を考える。この場合、プログラムカウンタＰＣ＿１における上位側１５ビットの値に応じたアドレスであって且つ第２メモリ領域３０＿１Ｂ＿２内のアドレスに分岐することになる。
【0053】
より具体的には例えば、“０ｘ１２３５”の値を持つデータ６２０が分岐命令によりプログラムカウンタＰＣ＿１にロードされた場合、プログラムカウンタＰＣ＿１の最下位ビットＰＣ［０］に“１”の値が格納される。この場合、リード対象アドレスＡＤＲ＿１が“０ｘ１１２３４”となり、次回の命令読み出し動作は上記第２ケースＣＳ＿１Ｂにおけるものと同じとなる。プログラムの設計者は、第２メモリ領域３０＿１Ｂ＿２内のアドレスへの分岐を発生させたいとき、データ６２０の最下位ビットの値を“１”にすれば良い。
【0054】
実施例ＥＸ＿１Ｂによれば、メモリバンク切り替え方式との比較において、回路規模を増大させることなくメモリ空間ＭＳを１２８ｋＢまで拡張することができる。また、参考例ＥＸ＿１Ａから実施例ＥＸ＿１Ｂへの変更に関わるコンパイラ変更は簡単である。更に、バンク切り替えが不要であるため命令効率の劣化も無い。
【0055】
加えて、参考例ＥＸ＿１Ａの構成から実施例ＥＸ＿１Ｂの構成へとアップグレードする際、命令セットの互換性が維持される。これについて説明を加える。参考例ＥＸ＿１Ａの構成から実施例ＥＸ＿１Ｂの構成への変更を検討する際、プログラムの設計者にとっては、参考例ＥＸ＿１Ａの構成用に設計されたプログラム（バイナリプログラム）が実施例ＥＸ＿１Ｂの構成においても問題なく動作するのかが気がかりとなる。ここで、参考例ＥＸ＿１Ａの構成用に設計されたプログラム（バイナリプログラム）では、データ６２０の最下位ビットの値が“０”に固定されているはずである。このため、参考例ＥＸ＿１Ａの構成用に設計されたプログラム（バイナリプログラム）を実施例ＥＸ＿１Ｂの構成において動作させても、分岐先が“０ｘ０００００”から“０ｘ０ｆｆｆｅ”までの６４ｋＢ空間に限定されるため、問題なくプログラムが動作する。プログラムの設計者は、“０ｘ１００００”以降の拡張空間へのアクセスを図る新たなプログラムを開発する際に、データ６２０の最下位ビットの値を“０”及び“１”の何れにするのか検討すれば良い。
【0056】
＜＜参考例ＥＸ＿２Ａ＞＞
参考例ＥＸ＿１Ａの構成を実施例ＥＸ＿１Ｂの構成へと変更するための技術は、命令長が１６ビット以外でも利用できる。参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにて命令長が３２ビットの場合を考える。まず、後述の実施例ＥＸ＿２Ｂとの対比に供される参考例ＥＸ＿２Ａを説明する。参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにおいて、ＣＰＵ２０が実行する各命令は３２ビットの命令長を有する。即ち、参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにおいて、ＣＰＵ２０が実行する各命令は３２ビットの長さを有する（３２ビットのデータにて構成される）。
参考例ＥＸ＿１Ａの構成を実施例ＥＸ＿１Ｂの構成へと変更するための技術は、命令長が１６ビット以外でも利用できる。参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにて命令長が３２ビットの場合を考える。まず、後述の実施例ＥＸ＿２Ｂとの対比に供される参考例ＥＸ＿２Ａを説明する。参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにおいて、ＣＰＵ２０が実行する各命令は３２ビットの命令長を有する。即ち、参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにおいて、ＣＰＵ２０が実行する各命令は３２ビットの長さを有する（３２ビットのデータにて構成される）。
【0057】
参考例ＥＸ＿２Ａに係るプログラムメモリ３０を特にプログラムメモリ３０＿２Ａと称する。図１２にプログラムメモリ３０＿２Ａの構成を示す。プログラムメモリ３０＿２Ａは最大で４ＧＢ（ギガバイト）のメモリ空間ＭＳを有する。ここでは、プログラムメモリ３０＿２Ａは４ＧＢのメモリ空間ＭＳを有するものとする。プログラムメモリ３０＿２Ａにおいて、最下位アドレスは“０ｘ００００００００”であり、最上位アドレスは“０ｘｆｆｆｆｆｆｆｆ”である。
【0058】
各命令が３２ビットの命令長を有することに対応して、プログラムメモリ３０＿２Ａへのアクセスの単位となるワードのデータ長は、３２ビット（３２ビット長）である。即ち、参考例ＥＸ＿２Ａに係るＣＰＵ２０は、プログラムメモリ３０＿２Ａから、３２ビット分のデータを一括して読み出すことで、次に実行されるべき１命令を読み出す。故に、参考例ＥＸ＿２Ａでは、データバス４２が３２本の配線にて形成される。
【0059】
図１３を参照し、参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂに係るプログラムカウンタＰＣを特に記号“ＰＣ＿２”にて参照する。参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにおいて、プログラムカウンタＰＣ＿２は、ＣＰＵ２０に設けられた４つのレジスタの組み合わせにより構成される。各命令が３２ビットの命令長を有することに対応して、ＣＰＵ２０にて１命令が実行されるたびにプログラムカウンタＰＣ＿２の値が４だけ加算される（但し、分岐命令を除く）。
【0060】
参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂに係る汎用記憶領域ＧＰＲ［ｉ］を特に記号“ＧＰＲ［ｉ］＿２”にて参照する（ｉは整数）。参考例ＥＸ＿２Ａ及び実施例ＥＸ＿２Ｂにおいて、各汎用記憶領域は４つのレジスタの組み合わせにより構成される。
【0061】
上述したように、ＣＰＵ２０に設けられた各レジスタは、８ビットのレジスタ（即ち８ビット分の記憶領域を有するレジスタ）である。故に、プログラムカウンタＰＣ＿２及び汎用記憶領域ＧＰＲ［０］＿２～ＧＰＲ［７］＿２は、夫々に、３２ビットの記憶領域を有する。
【0062】
図１４に、参考例ＥＸ＿２Ａに係り、プログラムメモリ３０＿２Ａからの命令の読み出し動作（リードアクセス）の概念図を示す。プログラムカウンタＰＣ＿２における上位側３０ビットを記号“ＰＣ［３１：２］”にて表す。参考例ＥＸ＿２Ａにおいて、リード対象アドレスは３２ビットにて指定及び表現される。参考例ＥＸ＿２Ａでは、３２ビット単位で（即ち４バイト単位で）命令が読み出されるため、プログラムカウンタＰＣ＿２の下位側２ビット（最下位ビットと２番目に下位のビット）は常に“０”で固定される。即ち、プログラムカウンタＰＣ＿２における上位側３０ビットの値にてリード対象アドレスの上位側３０ビットが指定され、リード対象アドレスの下位側２ビット（最下位ビットと２番目に下位のビット）の値は常に“０”である。
【0063】
例えば、プログラムカウンタＰＣ＿２における上位側３０ビットの値が全て“０”であれば、リード対象アドレスは“０ｘ００００００００”である。このとき、アドレス“０ｘ００００００００”から始まる計４バイト分のデータ、即ちアドレス“０ｘ００００００００”からアドレス“０ｘ０００００００３”までの計４バイト分のデータが、１命令のデータとしてプログラムメモリ３０＿２Ａから読み出されてＣＰＵ２０に送られる。
【0064】
或いは例えば、プログラムカウンタＰＣ＿２における上位側３０ビットの値が全て“１”であれば、リード対象アドレスは“０ｘｆｆｆｆｆｆｆｃ”である。このとき、アドレス“０ｘｆｆｆｆｆｆｆｃ”から始まる計４バイト分のデータ、即ちアドレス“０ｘｆｆｆｆｆｆｆｃ”からアドレス“０ｘｆｆｆｆｆｆｆｆ”までの計４バイト分のデータが、１命令のデータとしてプログラムメモリ３０＿２Ａから読み出されてＣＰＵ２０に送られる。
【0065】
＜＜実施例ＥＸ＿２Ｂ＞＞
実施例ＥＸ＿２Ｂを説明する。実施例ＥＸ＿２Ｂでは、参考例ＥＸ＿２Ａを基準にバンク切り替えを利用することなく、メモリ空間ＭＳを１６ＧＢ（ギガバイト）に拡張する。
実施例ＥＸ＿２Ｂを説明する。実施例ＥＸ＿２Ｂでは、参考例ＥＸ＿２Ａを基準にバンク切り替えを利用することなく、メモリ空間ＭＳを１６ＧＢ（ギガバイト）に拡張する。
【0066】
実施例ＥＸ＿２Ｂに係るプログラムメモリ３０を特にプログラムメモリ３０＿２Ｂと称する。図１５にプログラムメモリ３０＿２Ｂの構成を示す。プログラムメモリ３０＿２Ｂは最大で１６ＧＢのメモリ空間ＭＳを有する。ここでは、プログラムメモリ３０＿２Ｂは１６ＧＢのメモリ空間ＭＳを有するものとする。プログラムメモリ３０＿２Ｂにおいて、最下位アドレスは“０ｘ０００００００００”であり、最上位アドレスは“０ｘ３ｆｆｆｆｆｆｆｆ”である。
【0067】
プログラムメモリ３０＿２Ｂは、第１メモリ領域３０＿２Ｂ＿１と、第２メモリ領域３０＿２Ｂ＿２と、第３メモリ領域３０＿２Ｂ＿３と、第４メモリ領域３０＿２Ｂ＿４と、を備えて構成される。各メモリ領域は連続したアドレスが対応付けられた４ＧＢの記憶領域を有する。命令がＪビット（ここでは３２ビット）から成ると考えた場合、４ＧＢは２Ｊバイトに相当する。第（ｉ＋１）メモリ領域に対して第ｉメモリ領域よりも上位側アドレスが対応付けられる。詳細には、第１メモリ領域３０＿２Ｂ＿１は、アドレス“０ｘ０００００００００”からアドレス“０ｘ０ｆｆｆｆｆｆｆｆ”までの４ＧＢのメモリ領域である。第２メモリ領域３０＿２Ｂ＿２は、アドレス“０ｘ１００００００００”からアドレス“０ｘ１ｆｆｆｆｆｆｆｆ”までの４ＧＢのメモリ領域である。第３メモリ領域３０＿２Ｂ＿３は、アドレス“０ｘ２００００００００”からアドレス“０ｘ２ｆｆｆｆｆｆｆｆ”までの４ＧＢのメモリ領域である。第４メモリ領域３０＿２Ｂ＿４は、アドレス“０ｘ３００００００００”からアドレス“０ｘ３ｆｆｆｆｆｆｆｆ”までの４ＧＢのメモリ領域である。
【0068】
各命令が３２ビットの命令長を有することに対応して、プログラムメモリ３０＿２Ｂへのアクセスの単位となるワードのデータ長は、３２ビット（３２ビット長）である。即ち、実施例ＥＸ＿２Ｂに係るＣＰＵ２０は、プログラムメモリ３０＿２Ｂから、３２ビット分のデータを一括して読み出すことで、次に実行されるべき１命令を読み出す。故に、実施例ＥＸ＿２Ｂでは、データバス４２が３２本の配線にて形成される。
【0069】
また各命令が３２ビットの命令長を有することに対応して、ＣＰＵ２０にて１命令が実行されるたびにプログラムカウンタＰＣ＿２の値が４だけ加算される。但し、ＣＰＵ２０にて分岐命令が実行される場合には、分岐命令に従う値がプログラムカウンタＰＣ＿２に代入される。
【0070】
図１６に、実施例ＥＸ＿２Ｂに係り、プログラムメモリ３０＿２Ｂからの命令の読み出し動作（リードアクセス）の概念図を示す。図１７も参照し、プログラムカウンタＰＣ＿２はビットＰＣ［３１］～ＰＣ［０］から成り、プログラムカウンタＰＣ＿２においてビットＰＣ［ｉ］の値を記号“Ｌ［ｉ］”にて表す。プログラムカウンタＰＣ＿２において、ビットＰＣ［３１］が最上位ビットであって且つビットＰＣ［０］が最下位ビットであり、ビットＰＣ［ｉ＋１］はビットＰＣ［ｉ］よりも上位側に位置する（ｉは任意の整数）。尚、上述したように、プログラムカウンタＰＣ＿２の上位側３０ビット（即ちビットＰＣ［３１］～ＰＣ［２］の集まり）を記号“ＰＣ［３１：２］”にて表す。
【0071】
実施例ＥＸ＿２Ｂにおいて、プログラムメモリ３０＿２Ｂは１６ＧＢ分のメモリ空間ＭＳを有するため、リード対象アドレスは３４ビットにて指定及び表現される。実施例ＥＸ＿２Ｂに係るリード対象アドレスを特に記号“ＡＤＲ＿２”にて参照する。
【0072】
図１７には３２ビットのプログラムカウンタＰＣ＿２の構造と共に３４ビットのリード対象アドレスＡＤＲ＿２の構造が示される。リード対象アドレスＡＤＲ＿２はビットＡＤＲ［３３］～ＡＤＲ［０］から成り、リード対象アドレスＡＤＲ＿２においてビットＡＤＲ［ｉ］の値を記号“Ｍ［ｉ］”にて表す。リード対象アドレスＡＤＲ＿２において、ビットＡＤＲ［３３］が最上位ビットであって且つビットＡＤＲ［０］が最下位ビットであり、ビットＡＤＲ［ｉ＋１］はビットＡＤＲ［ｉ］よりも上位側に位置する（ｉは任意の整数）。
【0073】
リード対象アドレスＡＤＲ＿２のビットの内、上位側２ビットＡＤＲ［３３］及びＡＤＲ［３２］の値は、プログラムカウンタＰＣ＿２の下位側２ビットＰＣ［１］及びＰＣ［０］の値にて表される。即ち、“Ｍ［３３］＝Ｌ［１］”且つ“Ｍ［３２］＝Ｌ［０］”である。
【0074】
リード対象アドレスＡＤＲ＿２のビットの内、下位側２ビットＡＤＲ［１］及びＡＤＲ［０］の値は所定値“０”にて固定される。即ち、“Ｍ［１］＝Ｍ［０］＝０”にて固定される。
【0075】
リード対象アドレスＡＤＲ＿２のビットの内、上述の上位側２ビットＡＤＲ［３３］及びＡＤＲ［３２］よりも下位であって、且つ、上述の下位側２ビットＡＤＲ［１］及びＡＤＲ［０］よりも上位の計３０ビットは、ビットＡＤＲ［３１：２］である。ビットＡＤＲ［３１：２］の値は、プログラムカウンタＰＣ＿２の上位側３０ビットＰＣ［３１：２］の値にて表される。即ち、“２≦ｉ≦３１”を満たす各整数ｉについて、“Ｍ［ｉ］＝Ｌ［ｉ］”が成立する。
【0076】
このため、実施例ＥＸ＿２Ｂに係るＣＰＵ２０は、プログラムカウンタＰＣ＿２の下位側２ビットの値Ｌ［１］及びＬ［０］に基づいて、メモリ領域３０＿２Ｂ＿１～３０＿２Ｂ＿４の何れか１つを選択することになる。ここで選択されたメモリ領域を、便宜上、対象メモリ領域と称する。そうすると、対象メモリ領域の内、プログラムカウンタＰＣ＿２の上位側３０ビットＰＣ［３１：２］の値に応じたアドレスがリード対象アドレスに設定される。そして、設定されたリード対象アドレスを起点とする１命令（４バイト分のデータ）がプログラムメモリ３０＿２Ｂから読み出されてＣＰＵ２０に送られる。尚、プログラムメモリ３０＿２Ｂに対しては、リード対象アドレスＡＤＲ＿２のビットの内、下位側２ビット（ＡＤＲ［１］及びＡＤＲ［０］）を除く計３２ビット分の値をＣＰＵ２０から指定する必要がある。この指定を行うための計３２本の配線がアドレスバス４１に設けられる。
【0077】
上述したように、ＣＰＵ２０にて複数種類の命令を実行可能であり、複数種類の命令には、データ転送命令、分岐命令、算術命令、ビット操作命令及び制御命令などが含まれる。実施例ＥＸ＿２Ｂに係る構成において分岐命令が実行されるとき、図１８に示す如く、記憶領域７１０に格納されたデータ７２０がプログラムカウンタＰＣ＿２にロードされる（転送されて書き込まれる）。記憶領域７１０は分岐先アドレス記憶領域であり、データ７２０は分岐先アドレス指定データである。当該ロードは、分岐命令にて指定された条件が満たされた場合に限って実行されることもあるし、無条件で実行されることもある。
【0078】
分岐先アドレス記憶領域７１０は３２ビットの記憶領域であり（即ち３２ビット分の記憶領域を有し）、故に、分岐先アドレス指定データ７２０は３２ビット分のデータである。分岐先アドレス指定データ７２０により分岐先のアドレスが指定される。従って、分岐先アドレス指定データ７２０がプログラムカウンタＰＣ＿２にロードされたとき、分岐先アドレス指定データ７２０に基づくアドレスが次回のリード対象アドレスとなる。結果、分岐先アドレス指定データ７２０に基づくアドレスへの分岐が行われる。
【0079】
分岐命令の例としてジャンプ命令がある。ジャンプ命令の一種では、ジャンプ命令にて指定された条件が満たされた場合に限って又は無条件にて、記憶領域７１０に格納されたデータ７２０がプログラムカウンタＰＣ＿２にロードされる。この際、記憶領域７１０は３２ビットの汎用記憶領域ＧＰＲ［０］＿２～ＧＰＲ［７］＿２の何れかであり（図１３）、汎用記憶領域ＧＰＲ［０］＿２～ＧＰＲ［７］＿２の内、何れが記憶領域７１０として用いられるかはジャンプ命令の中で指定される。
【0080】
分岐命令の例としてサブルーチンコール命令がある。サブルーチンコール命令の一種では、記憶領域７１０に格納されたデータ７２０がプログラムカウンタＰＣ＿２にロードされる。この際、記憶領域７１０は３２ビットの汎用記憶領域ＧＰＲ［０］＿２～ＧＰＲ［７］＿２の何れかであり（図１３）、汎用記憶領域ＧＰＲ［０］＿２～ＧＰＲ［７］＿２の内、何れが記憶領域７１０として用いられるかはサブルーチンコール命令の中で指定される。また、サブルーチンコール命令にて分岐が行われるとき、ＣＰＵ２０は、データ７２０をプログラムカウンタＰＣ＿２にロードする直前のプログラムカウンタＰＣ＿２の格納値をスタック領域に退避（格納）させ、その後にアドレスの分岐を行う。実施例ＥＸ＿２Ｂに係るスタック領域は３２ビットの記憶領域である（即ち３２ビット分の記憶領域を有する）。スタック領域は、データメモリ５０内に設けられる場合もあるし、ＣＰＵ２０内の４つのレジスタにて構成される場合もある。
【0081】
サブルーチンからの復帰命令も分岐命令に属する。サブルーチンからの復帰命令は、サブルーチンコール命令で分岐が行われた後に実行される命令である。サブルーチンからの復帰命令でも、記憶領域７１０に格納されたデータ７２０がプログラムカウンタＰＣ＿２にロードされるが、この際における記憶領域７１０はスタック領域である。
【0082】
この他、割り込みからの復帰命令も分岐命令に属する。割り込みの発生時には割り込みの発生直前のプログラムカウンタＰＣ＿２の格納値がスタック領域に退避（格納）される。割り込みからの復帰命令により、ＣＰＵ２０は割り込み発生前の状態に復帰する。この復帰に際し、スタック領域が記憶領域７１０として機能し、記憶領域７１０に格納されたデータ７２０がプログラムカウンタＰＣ＿２にロードされる。
【0083】
分岐命令においてデータ７２０がプログラムカウンタＰＣ＿２にロードされたとき（転送されて書き込まれたとき）、データ７２０の下位側２ビットの値に応じて、メモリ領域３０＿２Ｂ＿１～３０＿２Ｂ＿４の何れかのメモリ領域内のアドレスに分岐することになる。データ７２０の下位側２ビットとは、データ７２０のビットの内、１番目に下位のビット（即ち最下位ビット）と２番目に下位のビット（最下位ビットの次に下位のビット）を指す。
【0084】
例えば、分岐命令にてデータ７２０がプログラムカウンタＰＣ＿２にロードされ、当該ロードの結果として、プログラムカウンタＰＣ＿２のビットＰＣ［１］及びＰＣ［０］の夫々に“０”の値が格納された場合を考える。この場合、プログラムカウンタＰＣ＿２における上位側３０ビットＰＣ［３１：２］の値に応じたアドレスであって且つ第１メモリ領域３０＿２Ｂ＿１内のアドレスに分岐することになる。即ち例えば、“０ｘ１２３４５６７０”の値を持つデータ７２０が分岐命令によりプログラムカウンタＰＣ＿２にロードされた場合、プログラムカウンタＰＣ＿２のビットＰＣ［１］及びＰＣ［０］の夫々に“０”の値が格納される。そうすると、リード対象アドレスＡＤＲ＿２は第１メモリ領域３０＿２Ｂ＿１内のアドレスとなり、データ７２０に基づく第１メモリ領域３０＿２Ｂ＿１内のアドレスへと分岐する。
【0085】
また例えば、分岐命令にてデータ７２０がプログラムカウンタＰＣ＿２にロードされ、当該ロードの結果として、プログラムカウンタＰＣ＿２のビットＰＣ［１］及びＰＣ［０］に夫々“０”及び“１”の値が格納された場合を考える。この場合、プログラムカウンタＰＣ＿２における上位側３０ビットＰＣ［３１：２］の値に応じたアドレスであって且つ第２メモリ領域３０＿２Ｂ＿２内のアドレスに分岐することになる。即ち例えば、“０ｘ１２３４５６７１”の値を持つデータ７２０が分岐命令によりプログラムカウンタＰＣ＿２にロードされた場合、プログラムカウンタＰＣ＿２のビットＰＣ［１］及びＰＣ［０］に夫々“０”及び“１”の値が格納される。そうすると、リード対象アドレスＡＤＲ＿２は第２メモリ領域３０＿２Ｂ＿２内のアドレスとなり、データ７２０に基づく第２メモリ領域３０＿２Ｂ＿２内のアドレスへと分岐する。
【0086】
更に例えば、分岐命令にてデータ７２０がプログラムカウンタＰＣ＿２にロードされ、当該ロードの結果として、プログラムカウンタＰＣ＿２のビッＬ［１］及びＬ［０］に夫々“１”及び“０”の値が格納された場合を考える。この場合、プログラムカウンタＰＣ＿２における上位側３０ビットＰＣ［３１：２］の値に応じたアドレスであって且つ第２メモリ領域３０＿２Ｂ＿３内のアドレスに分岐することになる。即ち例えば、“０ｘ１２３４５６７２”の値を持つデータ７２０が分岐命令によりプログラムカウンタＰＣ＿２にロードされた場合、プログラムカウンタＰＣ＿２のビットＰＣ［１］及びＰＣ［０］に夫々“１”及び“０”の値が格納される。そうすると、リード対象アドレスＡＤＲ＿２は第３メモリ領域３０＿２Ｂ＿３内のアドレスとなり、データ７２０に基づく第３メモリ領域３０＿２Ｂ＿３内のアドレスへと分岐する。
【0087】
更に例えば、分岐命令にてデータ７２０がプログラムカウンタＰＣ＿２にロードされ、当該ロードの結果として、プログラムカウンタＰＣ＿２のビットＰＣ［１］及びＰＣ［０］の夫々に“１”の値が格納された場合を考える。この場合、プログラムカウンタＰＣ＿２における上位側３０ビットＰＣ［３１：２］の値に応じたアドレスであって且つ第４メモリ領域３０＿２Ｂ＿４内のアドレスに分岐することになる。即ち例えば、“０ｘ１２３４５６７３”の値を持つデータ７２０が分岐命令によりプログラムカウンタＰＣ＿２にロードされた場合、プログラムカウンタＰＣ＿２のビットＰＣ［１］及びＰＣ［０］の夫々に“１”の値が格納される。そうすると、リード対象アドレスＡＤＲ＿２は第４メモリ領域３０＿２Ｂ＿４内のアドレスとなり、データ７２０に基づく第４メモリ領域３０＿２Ｂ＿４内のアドレスへと分岐する。
【0088】
尚、ここでは、“（Ｍ［３３］, Ｍ［３２］）＝（Ｌ［１］,Ｌ［０］）”が成立することを想定したが（図１７参照）、“（Ｍ［３３］, Ｍ［３２］）＝（Ｌ［０］,Ｌ［１］）”となるように変形しても良い。
【0089】
＜＜実施例ＥＸ＿３Ｂ＞＞
実施例ＥＸ＿３Ｂを説明する。ＣＰＵ２０が実行する各命令の命令長を記号“Ｊ”にて表す。即ち、ＣＰＵ２０が実行する各命令はＪビットの長さを有する（Ｊビットのデータにて構成される）。ここで、
Ｊ＝１６×２ｎ－１
が成立する。ｎは任意の自然数である。２ｎ－１は２の（ｎ－１）乗を表す。“ｎ＝１”であれば“Ｊ＝１６”であり、“ｎ＝２”であれば“Ｊ＝３２”である。実施例ＥＸ＿１Ｂにて“ｎ＝１”であるときのメモリ空間ＭＳの拡張方法を示し、実施例ＥＸ＿２Ｂにて“ｎ＝２”であるときのメモリ空間ＭＳの拡張方法を示した。実施例ＥＸ＿３Ｂでは、ｎの値を一般化した上で、メモリ空間ＭＳの拡張方法を示す。
実施例ＥＸ＿３Ｂを説明する。ＣＰＵ２０が実行する各命令の命令長を記号“Ｊ”にて表す。即ち、ＣＰＵ２０が実行する各命令はＪビットの長さを有する（Ｊビットのデータにて構成される）。ここで、
Ｊ＝１６×２ｎ－１
が成立する。ｎは任意の自然数である。２ｎ－１は２の（ｎ－１）乗を表す。“ｎ＝１”であれば“Ｊ＝１６”であり、“ｎ＝２”であれば“Ｊ＝３２”である。実施例ＥＸ＿１Ｂにて“ｎ＝１”であるときのメモリ空間ＭＳの拡張方法を示し、実施例ＥＸ＿２Ｂにて“ｎ＝２”であるときのメモリ空間ＭＳの拡張方法を示した。実施例ＥＸ＿３Ｂでは、ｎの値を一般化した上で、メモリ空間ＭＳの拡張方法を示す。
【0090】
実施例ＥＸ＿３Ｂに係るプログラムメモリ３０を特にプログラムメモリ３０＿ｎＢと称する。図１９にプログラムメモリ３０＿ｎＢの構成を示す。プログラムメモリ３０＿ｎＢは所定サイズのメモリ空間ＭＳを有する。
【0091】
各命令がＪビットの命令長を有することに対応して、プログラムメモリ３０＿ｎＢへのアクセスの単位となるワードのデータ長は、Ｊビット（Ｊビット長）である。即ち、実施例ＥＸ＿３Ｂに係るＣＰＵ２０は、プログラムメモリ３０＿ｎＢから、Ｊビット分のデータを一括して読み出すことで、次に実行されるべき１命令を読み出す。故に、実施例ＥＸ＿３Ｂでは、データバス４２がＪ本の配線にて形成される。
【0092】
プログラムメモリ３０＿ｎＢは計２ｎ個のメモリ領域を備える。計２ｎ個のメモリ領域は第１～第２ｎメモリ領域である。２ｎは２のｎ乗を表す。プログラムメモリ３０＿ｎＢにおける第ｊメモリ領域を、記号“３０＿ｎＢ＿［ｊ］”にて参照する（ｊは整数）。プログラムメモリ３０＿ｎＢにおいて、各メモリ領域は連続したアドレスが対応付けられた所定サイズの記憶領域を有する。プログラムメモリ３０＿ｎＢにおいて、第（ｉ＋１）メモリ領域に対して第ｉメモリ領域よりも上位側アドレスが対応付けられる。プログラムメモリ３０＿ｎＢにおける各メモリ領域は２Ｊバイト分の記憶領域を有する。
【0093】
実施例ＥＸ＿３Ｂに係るプログラムカウンタＰＣを特に記号“ＰＣ＿ｎ”にて参照する。プログラムカウンタＰＣ＿ｎはＪビットの記憶領域を有する。プログラムカウンタＰＣ＿ｎは、ＣＰＵ２０に設けられた複数のレジスタの組み合わせにより構成される。各命令がＪビットの命令長を有することに対応して、ＣＰＵ２０にて１命令が実行されるたびにプログラムカウンタＰＣ＿ｎの値が“２ｎ”だけ加算される。但し、ＣＰＵ２０にて分岐命令が実行される場合には、分岐命令に従う値がプログラムカウンタＰＣ＿ｎに代入される。
【0094】
図２０に、実施例ＥＸ＿３Ｂに係り、プログラムメモリ３０＿ｎＢからの命令の読み出し動作（リードアクセス）の概念図を示す。尚、図２０に示される記号“Ｚ”の意義は後述の説明から明らかとなる。図２１も参照し、プログラムカウンタＰＣ＿ｎはビットＰＣ［Ｊ－１］～ＰＣ［０］から成り、プログラムカウンタＰＣ＿ｎにおいてビットＰＣ［ｉ］の値を記号“Ｌ［ｉ］”にて表す。プログラムカウンタＰＣ＿ｎにおいて、ビットＰＣ［Ｊ－１］が最上位ビットであって且つビットＰＣ［０］が最下位ビットであり、ビットＰＣ［ｉ＋１］はビットＰＣ［ｉ］よりも上位側に位置する（ｉは任意の整数）。尚、プログラムカウンタＰＣ＿１の上位側（Ｊ－ｎ）ビット（即ちビットＰＣ［Ｊ－１］～ＰＣ［ｎ］の集まり）を記号“ＰＣ［Ｊ－１：ｎ］”にて表す。
【0095】
実施例ＥＸ＿３Ｂにおいてリード対象アドレスは（Ｊ＋ｎ）ビットにて指定及び表現される。実施例ＥＸ＿３Ｂに係るリード対象アドレスを特に記号“ＡＤＲ＿ｎ”にて参照する。
【0096】
図２１にはＪビットのプログラムカウンタＰＣ＿ｎの構造と共に（Ｊ＋ｎ）ビットのリード対象アドレスＡＤＲ＿ｎの構造が示される。リード対象アドレスＡＤＲ＿ｎはビットＡＤＲ［Ｊ＋ｎ－１］～ＡＤＲ［０］から成り、リード対象アドレスＡＤＲ＿ｎにおいてビットＡＤＲ［ｉ］の値を記号“Ｍ［ｉ］”にて表す。リード対象アドレスＡＤＲ＿ｎにおいて、ビットＡＤＲ［Ｊ＋ｎ－１］が最上位ビットであって且つビットＡＤＲ［０］が最下位ビットであり、ビットＡＤＲ［ｉ＋１］はビットＡＤＲ［ｉ］よりも上位側に位置する（ｉは任意の整数）。
【0097】
リード対象アドレスＡＤＲ＿ｎにおける上位側ｎビットの値は、プログラムカウンタＰＣ＿ｎにおける下位側ｎビットの値にて表される。ここで、リード対象アドレスＡＤＲ＿ｎにおける上位側ｎビットとは、リード対象アドレスＡＤＲ＿ｎのビットの内、最上位ビットを含み且つ最上位ビットから連続する計ｎビットであり、故にビットＡＤＲ［Ｊ＋ｎ－１］～ＡＤＲ［Ｊ］である。プログラムカウンタＰＣ＿ｎにおける下位側ｎビットとは、プログラムカウンタＰＣ＿ｎのビットの内、最下位ビットを含み且つ最下位ビットから連続する計ｎビットであり、故にビットＰＣ［ｎ－１］～ＰＣ［０］である。値Ｍ［Ｊ＋ｎ－１］～Ｍ［Ｊ］は、夫々、値Ｌ［ｎ－１］～Ｌ［０］と一致する。例えば“ｎ＝３”であれば、“（Ｍ［６６］，Ｍ［６５］，Ｍ［６４］）＝（Ｌ［２］，Ｌ［１］，Ｌ［０］）”となる。
【0098】
リード対象アドレスＡＤＲ＿ｎにおける下位側ｎビットの値は所定値“０”にて固定される。ここで、リード対象アドレスＡＤＲ＿ｎにおける下位側ｎビットとは、リード対象アドレスＡＤＲ＿ｎのビットの内、最下位ビットを含み且つ最下位ビットから連続する計ｎビットであり、故にビットＡＤＲ［ｎ－１］～ＡＤＲ［０］である。従って、値Ｍ［ｎ－１］～Ｍ［０］は全て“０”にて固定される。
【0099】
リード対象アドレスＡＤＲ＿ｎのビットの内、上述の上位側ｎビット（ＡＤＲ［Ｊ＋ｎ－１］～ＡＤＲ［Ｊ］）よりも下位であって、且つ、上述の下位側２ビット（ＡＤＲ［ｎ－１］～ＡＤＲ［０］）よりも上位の計（Ｊ－ｎ）ビットは、ビットＡＤＲ［Ｊ－１：ｎ］である。ビットＡＤＲ［Ｊ－１：ｎ］の値は、プログラムカウンタＰＣ＿ｎの上位側（Ｊ－ｎ）ビットの値にて表される。プログラムカウンタＰＣ＿ｎの上位側（Ｊ－ｎ）ビットは、ビットＰＣ［Ｊ－１：ｎ］である。即ち、“ｎ≦ｉ≦Ｊ－１”を満たす各整数ｉについて、“Ｍ［ｉ］＝Ｌ［ｉ］”が成立する。
【0100】
このため、実施例ＥＸ＿３Ｂに係るＣＰＵ２０は、プログラムカウンタＰＣ＿ｎの下位側ｎビットの値Ｌ［ｎ－１］～Ｌ［０］に基づいて、メモリ領域３０＿ｎＢ＿［１］～３０＿ｎＢ＿［２ｎ］の何れか１つを選択することになる。ここで選択されたメモリ領域を、便宜上、対象メモリ領域と称する。そうすると、対象メモリ領域の内、プログラムカウンタＰＣ＿ｎの上位側（Ｊ－ｎ）ビットの値に応じたアドレス、即ち、ビットＰＣ［Ｊ－１］～ＰＣ［ｎ］の値Ｌ［Ｊ－１］～Ｌ［ｎ］に応じたアドレスがリード対象アドレスに設定される。そして、設定されたリード対象アドレスを起点とする１命令（２ｎバイト分のデータ）がプログラムメモリ３０＿ｎＢから読み出されてＣＰＵ２０に送られる。尚、プログラムメモリ３０＿ｎＢに対しては、リード対象アドレスＡＤＲ＿ｎのビットの内、下位側ｎビット（ＡＤＲ［ｎ－１］～ＡＤＲ［０］）を除く計Ｊビット分の値をＣＰＵ２０から指定する必要がある。この指定を行うための計Ｊ本の配線がアドレスバス４１に設けられる。
【0101】
上述したように、ＣＰＵ２０にて複数種類の命令を実行可能であり、複数種類の命令には、データ転送命令、分岐命令、算術命令、ビット操作命令及び制御命令などが含まれる。実施例ＥＸ＿３Ｂに係る構成において分岐命令が実行されるとき、図２２に示す如く、記憶領域８１０に格納されたデータ８２０がプログラムカウンタＰＣ＿ｎにロードされる（転送されて書き込まれる）。記憶領域８１０は分岐先アドレス記憶領域であり、データ８２０は分岐先アドレス指定データである。当該ロードは、分岐命令にて指定された条件が満たされた場合に限って実行されることもあるし、無条件で実行されることもある。
【0102】
分岐先アドレス記憶領域８１０はＪビットの記憶領域であり（即ちＪビット分の記憶領域を有し）、故に、分岐先アドレス指定データ８２０はＪビット分のデータである。分岐先アドレス指定データ８２０により分岐先のアドレスが指定される。従って、分岐先アドレス指定データ８２０がプログラムカウンタＰＣ＿ｎにロードされたとき、分岐先アドレス指定データ８２０に基づくアドレスが次回のリード対象アドレスとなる。結果、分岐先アドレス指定データ８２０に基づくアドレスへの分岐が行われる。
【0103】
分岐命令の例としてジャンプ命令がある。ジャンプ命令の一種では、ジャンプ命令にて指定された条件が満たされた場合に限って又は無条件にて、記憶領域８１０に格納されたデータ８２０がプログラムカウンタＰＣ＿ｎにロードされる。この際、記憶領域８１０はＪビットの汎用記憶領域ＧＰＲ［０］～ＧＰＲ［７］の何れかであり、汎用記憶領域ＧＰＲ［０］～ＧＰＲ［７］の内、何れが記憶領域８１０として用いられるかはジャンプ命令の中で指定される。
【0104】
分岐命令の例としてサブルーチンコール命令がある。サブルーチンコール命令の一種では、記憶領域８１０に格納されたデータ８２０がプログラムカウンタＰＣ＿ｎにロードされる。この際、記憶領域８１０はＪビットの汎用記憶領域ＧＰＲ［０］～ＧＰＲ［７］の何れかであり、汎用記憶領域ＧＰＲ［０］～ＧＰＲ［７］の内、何れが記憶領域８１０として用いられるかはサブルーチンコール命令の中で指定される。また、サブルーチンコール命令にて分岐が行われるとき、ＣＰＵ２０は、データ８２０をプログラムカウンタＰＣ＿ｎにロードする直前のプログラムカウンタＰＣ＿ｎの格納値をスタック領域に退避（格納）させ、その後にアドレスの分岐を行う。実施例ＥＸ＿３Ｂに係るスタック領域はＪビットの記憶領域である（即ちＪビットの分の記憶領域を有する）。スタック領域は、データメモリ５０内に設けられる場合もあるし、ＣＰＵ２０内の複数のレジスタにて構成される場合もある。
【0105】
サブルーチンからの復帰命令も分岐命令に属する。サブルーチンからの復帰命令は、サブルーチンコール命令で分岐が行われた後に実行される命令である。サブルーチンからの復帰命令でも、記憶領域８１０に格納されたデータ８２０がプログラムカウンタＰＣ＿ｎにロードされるが、この際における記憶領域８１０はスタック領域である。
【0106】
この他、割り込みからの復帰命令も分岐命令に属する。割り込みの発生時には割り込みの発生直前のプログラムカウンタＰＣ＿ｎの格納値がスタック領域に退避（格納）される。割り込みからの復帰命令により、ＣＰＵ２０は割り込み発生前の状態に復帰する。この復帰に際し、スタック領域が記憶領域８１０として機能し、記憶領域８１０に格納されたデータ８２０がプログラムカウンタＰＣ＿ｎにロードされる。
【0107】
分岐命令においてデータ８２０がプログラムカウンタＰＣ＿ｎにロードされたとき（転送されて書き込まれたとき）、データ８２０の下位側ｎビットの値に応じて、メモリ領域３０＿ｎＢ＿［１］～３０＿ｎＢ＿［２ｎ］の何れかのメモリ領域内のアドレスに分岐することになる。データ８２０の下位側ｎビットとは、データ８２０のビットの内、最下位ビットを含み且つ最下位ビットから連続するｎビットである。
【0108】
ここで、プログラムカウンタＰＣ＿ｎの下位側ｎビットに格納される値を、記号“Ｚ”で表す。値Ｚは、プログラムカウンタＰＣ＿ｎの下位側ｎビット、即ち、計ｎ個のビットＰＣ［ｎ－１］～ＰＣ［０］の全体にて表される単一の数値である。例えば、“ｎ＝２”であれば、値Ｚは２ビットで表現されるので０以上３以下の整数値を表し、“ｎ＝３”であれば、値Ｚは３ビットで表現されるので０以上７以下の整数値を表す。即ち、値Ｚは第１の値～第２ｎの値の何れかとなる。第１の値～第２ｎの値は互いに異なる値である。例えば、“ｎ＝２”であれば、第１の値～第２ｎの値は、第１の値～第４の値であって、第１の値～第４の値は、夫々、０～３である。或いは例えば、 “ｎ＝３”であれば、第１の値～第２ｎの値は、第１の値～第８の値であって、第１の値～第８の値は、夫々、０～７である。
【0109】
値Ｚは、分岐命令にてデータ８２０がプログラムカウンタＰＣ＿ｎにロードされた結果として、プログラムカウンタＰＣ＿ｎの下位側ｎビットに格納される値であり得る。分岐命令により値Ｚが第ｋの値と一致する場合を考える。即ち、分岐命令にてデータ８２０がプログラムカウンタＰＣ＿ｎにロードされることでプログラムカウンタＰＣ＿ｎの下位側ｎビットに格納された値Ｚが、第ｋの値と一致する場合を考える。ここで、ｋは１以上且つ２ｎ以下の整数である。
【0110】
この場合、プログラムカウンタＰＣ＿ｎの上位側（Ｊ－ｎ）ビットの値に応じたアドレス（即ち値Ｌ［Ｊ－１］～Ｌ［ｎ］に応じたアドレス）であって且つ第ｋメモリ領域３０＿ｎＢ＿［ｋ］内のアドレスに分岐することになる。
【0111】
尚、ここでは、値Ｍ［Ｊ＋ｎ－１］～Ｍ［Ｊ］が夫々値Ｌ［ｎ－１］～Ｌ［０］と一致すると考えたが（図２１参照）、値Ｍ［Ｊ＋ｎ－１］～Ｍ［Ｊ］と値Ｌ［ｎ－１］～Ｌ［０］との対応関係は変形可能である。例えば、“ｎ＝３”であれば、“（Ｍ［６６］, Ｍ［６５］, Ｍ［６４］）＝（Ｌ［２］,Ｌ［１］,Ｌ［０］）”であっても良いし、“（Ｍ［６６］, Ｍ［６５］, Ｍ［６４］）＝（Ｌ［０］,Ｌ［１］,Ｌ［２］）”であっても良い。
【0112】
＜＜実施例ＥＸ＿４＞＞
実施例ＥＸ＿４を説明する。
実施例ＥＸ＿４を説明する。
【0113】
演算装置１０を構成する各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いて演算装置１０内の回路と同等の回路を構成するようにしても良い。
【0114】
ＣＰＵ２０が８ビットを単位に演算を行う演算処理回路であることを想定したが、ＣＰＵ２０は８ビット以外のビット（例えば１６ビット又は３２ビット）を単位に演算を行う演算処理回路であっても良い。
【0115】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0116】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0117】
本開示の一側面に係る演算装置は（実施例ＥＸ＿１Ｂ、図８～図１１参照）、プログラムを実行可能に構成された演算処理回路（２０）と、前記プログラムを格納するプログラムメモリ（３０＿１Ｂ）と、を備え、前記プログラムにおける各命令は１６ビットの長さを有し、前記プログラムメモリは、第１メモリ領域（３０＿１Ｂ＿１）と、前記第１メモリ領域よりも上位側アドレスが対応付けられた第２メモリ領域（３０＿１Ｂ＿２）を有し、前記演算処理回路は、読み出しの対象となるアドレスを指定するための１６ビットのプログラムカウンタ（ＰＣ＿１）を有し、前記プログラムカウンタにおける上位側１５ビット（ＰＣ［１５：１］）の値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、前記対象メモリ領域は、前記第１メモリ領域及び前記第２メモリ領域の内、前記プログラムカウンタにおける最下位ビットの値（Ｌ［０］）に応じたメモリ領域である構成（第１の構成）である。
【0118】
これにより、バンク切り替えを要することなく、プログラムメモリのメモリ空間を拡張することが可能となる。バンク切り替え方式との比較において、回路規模を増大させることなくメモリ空間を拡張することができ、当該拡張に伴うコンパイラ変更も簡単である。更に、バンク切り替えが不要であるため命令効率の劣化も無い。また、メモリ空間の拡張に際し、命令セットの互換性が維持される。
【0119】
上記第１の構成に係る演算装置に関し（図１１参照）、前記演算処理回路において、分岐命令以外の命令が実行されるたびに前記プログラムカウンタに２が加算され、前記分岐命令が実行される際、分岐先のアドレスを指定するための１６ビット記憶領域（６１０）中の格納データ（６２０）が前記プログラムカウンタにロードされ、前記格納データにおける最下位ビットの値に応じて前記第１メモリ領域及び前記第２メモリ領域の何れかのメモリ領域内のアドレスに分岐する構成（第２の構成）であっても良い。
【0120】
これにより、分岐命令にて拡張されたメモリ空間へ容易に分岐することが可能となる。
【0121】
上記第２の構成に係る演算装置に関し、前記演算処理回路にて前記分岐命令が実行される場合において、前記格納データの前記プログラムカウンタへのロードにより前記プログラムカウンタにおける最下位ビットに第１の値（例えば“０”）が格納されたとき、前記プログラムカウンタにおける上位側１５ビット（ＰＣ［１５：１］）の値に応じたアドレスであって且つ前記第１メモリ領域内のアドレスに分岐し、前記格納データの前記プログラムカウンタへのロードにより前記プログラムカウンタにおける最下位ビットに第２の値（“１”）が格納されたとき、前記プログラムカウンタにおける上位側１５ビット（ＰＣ［１５：１］）の値に応じたアドレスであって且つ前記第２メモリ領域内のアドレスに分岐する構成（第３の構成）であっても良い。
【0122】
これにより、分岐命令にて拡張されたメモリ空間へ容易に分岐することが可能となる。
【0123】
上記第３の構成に係る演算装置において（図１０参照）、前記演算処理回路は、リード対象アドレス（ＡＤＲ＿１）の命令を前記プログラムメモリから読み出して実行し、
前記リード対象アドレスは１７ビットのアドレスであって、前記リード対象アドレスの最上位ビットの値（Ｍ［１６］）は前記プログラムカウンタにおける最下位ビットの値（Ｌ［０］）にて表され、前記リード対象アドレスの最下位ビットの値（Ｍ［０］）は所定値で固定され、前記リード対象アドレスにおける最上位ビットより下位であって且つ最下位ビットより上位の計１５ビットの値（Ｍ［１５］～Ｍ［１］）は、前記プログラムカウンタにおける上位側１５ビットの値（Ｌ［１５］～Ｌ［１］）にて表される構成（第４の構成）であっても良い。
前記リード対象アドレスは１７ビットのアドレスであって、前記リード対象アドレスの最上位ビットの値（Ｍ［１６］）は前記プログラムカウンタにおける最下位ビットの値（Ｌ［０］）にて表され、前記リード対象アドレスの最下位ビットの値（Ｍ［０］）は所定値で固定され、前記リード対象アドレスにおける最上位ビットより下位であって且つ最下位ビットより上位の計１５ビットの値（Ｍ［１５］～Ｍ［１］）は、前記プログラムカウンタにおける上位側１５ビットの値（Ｌ［１５］～Ｌ［１］）にて表される構成（第４の構成）であっても良い。
【0124】
本開示の他の一側面に係る演算装置は（実施例ＥＸ＿３Ｂ、図１９～図２２参照）、 プログラムを実行可能に構成された演算処理回路（２０）と、前記プログラムを格納するプログラムメモリ（３０＿ｎＢ）と、を備え、前記プログラムにおける各命令は所定ビットの長さを有し、所定ビットはＪビットであり、Ｊ＝１６×２ｎ－１、であり、ｎは２以上の整数を表し、前記プログラムメモリは、第１～第２ｎメモリ領域（３０＿ｎＢ＿［１］～３０＿ｎＢ＿［２ｎ］）を有し、第ｉメモリ領域よりも第（ｉ＋１）メモリ領域に対して上位側アドレスが対応付けられ、前記演算処理回路は、読み出しの対象となるアドレスを指定するための前記所定ビットのプログラムカウンタ（ＰＣ＿ｎ）を有し、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビット（ＰＣ［Ｊ－１：ｎ］）の値に応じたアドレスの命令を対象メモリ領域から読み出して実行し、前記対象メモリ領域は、前記第１～第２ｎメモリ領域の内、前記プログラムカウンタにおける下位側ｎビットの値に応じたメモリ領域である構成（第５の構成）である。
【0125】
これにより、バンク切り替えを要することなく、プログラムメモリのメモリ空間を拡張することが可能となる。バンク切り替え方式との比較において、回路規模を増大させることなくメモリ空間を拡張することができ、当該拡張に伴うコンパイラ変更も簡単である。更に、バンク切り替えが不要であるため命令効率の劣化も無い。また、メモリ空間の拡張に際し、命令セットの互換性が維持される。
【0126】
上記第５の構成に係る演算装置に関し（図２２参照）、前記演算処理回路において、
分岐命令以外の命令が実行されるたびに前記プログラムカウンタに２ｎが加算され、
前記分岐命令が実行される際、分岐先のアドレスを指定するための前記所定ビットの記憶領域（８１０）中の格納データ（８２０）が前記プログラムカウンタにロードされ、前記格納データにおける下位側ｎビットの値（Ｚ）に応じて前記第１～第２ｎメモリ領域の何れかのメモリ領域内のアドレスに分岐する構成（第６の構成）であっても良い。
分岐命令以外の命令が実行されるたびに前記プログラムカウンタに２ｎが加算され、
前記分岐命令が実行される際、分岐先のアドレスを指定するための前記所定ビットの記憶領域（８１０）中の格納データ（８２０）が前記プログラムカウンタにロードされ、前記格納データにおける下位側ｎビットの値（Ｚ）に応じて前記第１～第２ｎメモリ領域の何れかのメモリ領域内のアドレスに分岐する構成（第６の構成）であっても良い。
【0127】
これにより、分岐命令にて拡張されたメモリ空間へ容易に分岐することが可能となる。
【0128】
上記第１～第５の構成の何れかに係る演算装置に関し、前記演算処理回路にて前記分岐命令が実行される場合において、前記格納データの前記プログラムカウンタへのロードを経て前記プログラムカウンタの下位側ｎビットに格納された値（Ｚ）が第ｋの値であるとき、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値に応じたアドレスであって且つ第ｋメモリ領域内のアドレスに分岐し、ｋは、１以上且つ２ｎ以下の整数である構成（第７の構成）であっても良い。
【0129】
これにより、分岐命令にて拡張されたメモリ空間へ容易に分岐することが可能となる。
【0130】
上記第１～第５の構成の何れかに係る演算装置において（図２１参照）、前記演算処理回路は、リード対象アドレス（ＡＤＲ＿ｎ）の命令を前記プログラムメモリから読み出して実行し、前記リード対象アドレスは（Ｊ＋ｎ）ビットのアドレスであって、
前記リード対象アドレスの上位側ｎビットの値（Ｍ［Ｊ＋ｎ－１］～Ｍ［Ｊ］）は前記プログラムカウンタにおける下位側ｎビットの値（Ｌ［ｎ－１］～Ｌ［０］）にて表され、
前記リード対象アドレスの下位側ｎビットの値（Ｍ［ｎ－１］～Ｍ［０］）は所定値（例えば“０”）で固定され、前記リード対象アドレスにおける上位側ｎビットより下位であって且つ下位側ｎビットより上位の計（Ｊ－ｎ）ビットの値（Ｍ［Ｊ－１］～Ｍ［ｎ］）は、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値（Ｌ［Ｊ－１］～Ｌ［ｎ］）にて表される構成（第８の構成）であっても良い。
前記リード対象アドレスの上位側ｎビットの値（Ｍ［Ｊ＋ｎ－１］～Ｍ［Ｊ］）は前記プログラムカウンタにおける下位側ｎビットの値（Ｌ［ｎ－１］～Ｌ［０］）にて表され、
前記リード対象アドレスの下位側ｎビットの値（Ｍ［ｎ－１］～Ｍ［０］）は所定値（例えば“０”）で固定され、前記リード対象アドレスにおける上位側ｎビットより下位であって且つ下位側ｎビットより上位の計（Ｊ－ｎ）ビットの値（Ｍ［Ｊ－１］～Ｍ［ｎ］）は、前記プログラムカウンタにおける上位側（Ｊ－ｎ）ビットの値（Ｌ［Ｊ－１］～Ｌ［ｎ］）にて表される構成（第８の構成）であっても良い。
【0131】
尚、第５～第８の構成の何れかに係る演算装置において、ｎは１以上の整数を表していても良い。“ｎ＝１”であるとき、第５～第８の構成に係る演算装置は、夫々、第１～第４の構成に係る演算装置と等価である。
【符号の説明】
【0132】
１０ 演算装置
２０ ＣＰＵ
３０、３０＿１Ａ、３０＿１Ｂ、３０＿２Ａ、３０＿２Ｂ、３０＿ｎＢ プログラムメモリ
３０＿１Ｂ＿１、３０＿１Ｂ＿２、３０＿２Ｂ＿１～３０＿２Ｂ＿４、３０＿ｎＢ＿［１］～３０＿ｎＢ＿［２ｎ］ メモリ領域
４０ プログラムメモリバス
４１ アドレスバス
４２ データバス
５０ データメモリ
６０ データメモリバス
ＰＣ、ＰＣ＿１、ＰＣ＿２、ＰＣ＿ｎ プログラムカウンタ
ＡＤＲ＿１、ＡＤＲ＿２、ＡＤＲ＿ｎ リード対象アドレス
ＧＰＲ［ｉ］、ＧＰＲ［ｉ］＿１、ＧＰＲ［ｉ］＿２、汎用記憶領域
６１０、７１０、８１０ 分岐先アドレス記憶領域
６２０、７２０、８２０ 分岐先アドレス指定データ
２０ ＣＰＵ
３０、３０＿１Ａ、３０＿１Ｂ、３０＿２Ａ、３０＿２Ｂ、３０＿ｎＢ プログラムメモリ
３０＿１Ｂ＿１、３０＿１Ｂ＿２、３０＿２Ｂ＿１～３０＿２Ｂ＿４、３０＿ｎＢ＿［１］～３０＿ｎＢ＿［２ｎ］ メモリ領域
４０ プログラムメモリバス
４１ アドレスバス
４２ データバス
５０ データメモリ
６０ データメモリバス
ＰＣ、ＰＣ＿１、ＰＣ＿２、ＰＣ＿ｎ プログラムカウンタ
ＡＤＲ＿１、ＡＤＲ＿２、ＡＤＲ＿ｎ リード対象アドレス
ＧＰＲ［ｉ］、ＧＰＲ［ｉ］＿１、ＧＰＲ［ｉ］＿２、汎用記憶領域
６１０、７１０、８１０ 分岐先アドレス記憶領域
６２０、７２０、８２０ 分岐先アドレス指定データ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】