特開 2023-82312 リニア電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023082312

(43)【公開日】2023-06-14

(54)【発明の名称】リニア電源装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20230607BHJP

【ＦＩ】

G05F1/56 310H

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021195987

(22)【出願日】2021-12-02

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】猪上 浩樹

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430CC05

5H430EE04

5H430EE17

5H430EE19

5H430FF02

5H430FF13

5H430GG08

5H430HH03

5H430LA01

(57)【要約】

【課題】周波数特性の高周波化を可能とするリニア電源装置を提供する。
【解決手段】リニア電源装置（１）は、帰還抵抗（Ｒ１）と、入力電圧（Ｖｉｎ）の印加端と前記帰還抵抗との間に直列に接続可能に構成される出力トランジスタ（Ｐ１）および駆動対象トランジスタ（Ｐ２）と、前記帰還抵抗により出力電圧（Ｖｏｕｔ）に基づき生成される帰還電圧（Ｖｆｂ）と、基準電圧（Ｖｒｅｆ）との誤差に基づき前記出力トランジスタを駆動するエラーアンプ（Ａ１）と、前記駆動対象トランジスタを常時オン状態に駆動可能に構成される駆動回路（１Ａ）と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

帰還抵抗と、
入力電圧の印加端と前記帰還抵抗との間に直列に接続可能に構成される出力トランジスタおよび駆動対象トランジスタと、
前記帰還抵抗により出力電圧に基づき生成される帰還電圧と、基準電圧との誤差に基づき前記出力トランジスタを駆動するエラーアンプと、
前記駆動対象トランジスタを常時オン状態に駆動可能に構成される駆動回路と、
を備える、リニア電源装置。

【請求項2】

前記駆動回路は、前記入力電圧の印加端と接地端との間に直列に接続可能に構成される抵抗および定電流源を有し、
前記抵抗と前記定電流源とが接続される第１ノードは、前記駆動対象トランジスタの制御端に接続される、請求項１に記載のリニア電源装置。

【請求項3】

前記駆動回路は、前記入力電圧の印加端と接地端との間に直列に接続可能に構成される第１抵抗および第２抵抗を有し、
前記第１抵抗と前記第２抵抗とが接続される第２ノードは、前記駆動対象トランジスタの制御端に接続され、
前記駆動対象トランジスタの制御端と第１主電極との間に、クランプ素子が接続される、請求項１に記載のリニア電源装置。

【請求項4】

前記出力トランジスタは、前記入力電圧の印加端に接続可能に構成されるソースを含むＰＭＯＳトランジスタとして構成され、
前記駆動対象トランジスタは、前記出力トランジスタのドレインに接続可能に構成されるソースと、前記帰還抵抗に接続可能に構成されるドレインとを含むＰＭＯＳトランジスタとして構成される、請求項１から請求項３のいずれか１項に記載のリニア電源装置。

【請求項5】

前記駆動対象トランジスタは、前記入力電圧の印加端に接続可能に構成されるドレインを含むＮＭＯＳトランジスタとして構成され、
前記出力トランジスタは、前記駆動対象トランジスタのソースに接続可能に構成されるドレインと、前記帰還抵抗に接続可能に構成されるソースとを含むＮＭＯＳトランジスタとして構成される、請求項１から請求項３のいずれか１項に記載のリニア電源装置。

【請求項6】

前記出力トランジスタは、ＣＭＯＳにより構成される、請求項１から請求項５のいずれか１項に記載のリニア電源装置。

【請求項7】

前記駆動対象トランジスタは、ＤＭＯＳにより構成される、請求項１から請求項６のいずれか１項に記載のリニア電源装置。

【請求項8】

前記出力トランジスタを出力側のトランジスタとして含むカレントミラーを備える、請求項１から請求項７のいずれか１項に記載のリニア電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、リニア電源装置に関する。

【背景技術】

【0002】

従来、入力電圧から所望の出力電圧を生成することのできるリニア電源装置（リニアレギュレータ）は、様々なアプリケーション（車載機器、産業機器、事務機器、デジタル家電、あるいはポータブル機器など）に搭載されている（リニア電源装置の一例は、特許文献１に開示）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－２０１５６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

リニア電源装置においては、入力電圧が印加される出力トランジスタ（パワートランジスタ）が設けられる。出力トランジスタは高耐圧に対応する必要があり、基本的に出力トランジスタのサイズは大きい。これにより、出力トランジスタのゲートに寄生する寄生容量が大きくなり、ゲートに対する電荷の注入・引き抜きの際のゲート電圧の変化速度が低下し、周波数特性の高周波化が阻まれていた。

【0005】

上記状況に鑑み、本開示は、周波数特性の高周波化を可能とするリニア電源装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

例えば、本開示に係るリニア電源装置は、
帰還抵抗と、
入力電圧の印加端と前記帰還抵抗との間に直列に接続可能に構成される出力トランジスタおよび駆動対象トランジスタと、
前記帰還抵抗により出力電圧に基づき生成される帰還電圧と、基準電圧との誤差に基づき前記出力トランジスタを駆動するエラーアンプと、
前記駆動対象トランジスタを常時オン状態に駆動可能に構成される駆動回路と、
を備える構成としている。

【発明の効果】

【0007】

本開示に係るリニア電源装置によれば、周波数特性の高周波化が可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、比較例に係るリニア電源装置の構成を示す図である。

【図2】図２は、第１実施形態に係るリニア電源装置の構成を示す図である。

【図3】図３は、第２実施形態に係るリニア電源装置の構成を示す図である。

【図4】図４は、第３実施形態に係るリニア電源装置の構成を示す図である。

【図5】図５は、第４実施形態に係るリニア電源装置の構成を示す図である。

【図6】図６は、第５実施形態に係るリニア電源装置の構成を示す図である。

【図7】図７は、第６実施形態に係るリニア電源装置の構成を示す図である。

【発明を実施するための形態】

【0009】

＜１．比較例＞
ここでは、リニア電源装置の新規な実施形態を説明する前に、これと対比される比較例について説明する。

【0010】

図１は、比較例に係るリニア電源装置１０の構成を示す図である。リニア電源装置１０は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成するリニアレギュレータである。リニア電源装置１０は、出力トランジスタＰ１１と、帰還抵抗Ｒ１１，Ｒ１２と、エラーアンプＡ１１と、を備える。

【0011】

ＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））として構成される出力トランジスタＰ１１のソースおよびバックゲートは、入力電圧Ｖｉｎの印加端に接続される。出力トランジスタＰ１１のドレインと帰還抵抗Ｒ１１の第１端は、出力電圧Ｖｏｕｔを出力するための出力端に共通接続される。帰還抵抗Ｒ１１の第２端は、帰還抵抗Ｒ１２の第１端に接続される。帰還抵抗Ｒ１２の第２端は、接地端に接続される。

【0012】

エラーアンプＡ１１の非反転入力端（＋）は、帰還抵抗Ｒ１１とＲ１２とが接続される接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続される。エラーアンプＡ１１の反転入力端（－）は、基準電圧Ｖｒｅｆの印加端に接続される。エラーアンプＡ１１の出力端は、出力トランジスタＰ１１のゲート（制御端）に接続される。

【0013】

上記したエラーアンプＡ１１は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（＝Ｖｏｕｔ×｛Ｒ１２／（Ｒ１１＋Ｒ１２）｝）が所定の基準電圧Ｖｒｅｆと一致するように、出力トランジスタＰ１１のゲート制御を行う。すなわち、出力トランジスタＰ１１は、出力電圧Ｖｏｕｔがその目標値（＝Ｖｒｅｆ×｛（Ｒ１１＋Ｒ１２）／Ｒ１２｝）と一致するように、オン抵抗値が連続的に制御される。

【0014】

出力トランジスタＰ１１のソース・ドレイン間には、入力電圧Ｖｉｎ（例えば４５Ｖ）と出力電圧Ｖｏｕｔ（例えば５Ｖ）の差分の電圧が印加されるため、出力トランジスタＰ１１は、高耐圧素子として構成する必要がある。高耐圧素子では、素子の構造上、ドレイン・ソース間の距離が長くなり、基本的に高耐圧素子のサイズは大きくなる。これにより、出力トランジスタＰ１１のゲートに寄生する寄生容量が大きくなり、ゲートに対する電荷の注入・引き抜きの際のゲート電圧の変化速度が低下し、周波数特性の高周波化が阻まれるという課題があった。

【0015】

＜２．第１実施形態＞
以下では、上記の課題を解決できる各種実施形態について説明する。図２は、第１実施形態に係るリニア電源装置１の構成を示す図である。リニア電源装置１は、出力トランジスタＰ１と、ＰＭＯＳトランジスタ（駆動対象トランジスタ）Ｐ２と、帰還抵抗Ｒ１，Ｒ２と、エラーアンプＡ１と、駆動回路１Ａと、を備える。

【0016】

リニア電源装置１は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成するリニアレギュレータである。

【0017】

ＰＭＯＳトランジスタとして構成される出力トランジスタＰ１のソースおよびバックゲートは、入力電圧Ｖｉｎの印加端に接続される。出力トランジスタＰ１のドレインは、ＰＭＯＳトランジスタＰ２のソースおよびバックゲートに接続される。ＰＭＯＳトランジスタＰ２のドレインと、帰還抵抗Ｒ１の第１端は、出力電圧Ｖｏｕｔを出力するための出力端に共通接続される。帰還抵抗Ｒ１の第２端は、帰還抵抗Ｒ２の第１端に接続される。帰還抵抗Ｒ２の第２端は、接地端に接続される。すなわち、出力トランジスタＰ１とＰＭＯＳトランジスタＰ２は、入力電圧Ｖｉｎの印加端と帰還抵抗Ｒ１との間に直列に接続される。

【0018】

エラーアンプＡ１の非反転入力端（＋）は、抵抗Ｒ１とＲ２とが接続される接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続される。エラーアンプＡ１の反転入力端（－）は、基準電圧Ｖｒｅｆの印加端に接続される。エラーアンプＡ１の出力端は、出力トランジスタＰ１のゲートに接続される。

【0019】

駆動回路１Ａは、ＰＭＯＳトランジスタＰ２のゲートを駆動する。具体的には、駆動回路１Ａは、抵抗Ｒａと、定電流源ＣＩ１と、を有する。抵抗Ｒａの第１端は、入力電圧Ｖｉｎの印加端に接続される。抵抗Ｒａの第２端と接地端との間には、定電流源ＣＩ１が接続される。すなわち、抵抗Ｒａと定電流源ＣＩ１は、入力電圧Ｖｉｎの印加端と接地端との間に直列に接続される。抵抗Ｒａの第２端と定電流源ＣＩ１とが接続されるノードＮ１は、ＰＭＯＳトランジスタＰ２のゲートに接続される。ノードＮ１に生成されるゲート電圧ＶｇｔによりＰＭＯＳトランジスタＰ２のゲートが駆動される。ゲート電圧Ｖｇｔは、定電流源ＣＩ１に流れる定電流Ｉｃ１による抵抗Ｒａにおける電圧降下だけ入力電圧Ｖｉｎから降下した電圧となる。

【0020】

エラーアンプＡ１は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの誤差に基づき出力トランジスタＰ１のゲートを駆動する。ＰＭＯＳトランジスタＰ２は、駆動回路１Ａにより生成されるゲート電圧Ｖｇｔにより、リニア電源装置１の動作中に常時オン状態に駆動される。

【0021】

例えば、入力電圧Ｖｉｎを４５Ｖとし、出力電圧Ｖｏｕｔを５Ｖとする。抵抗Ｒａでの電圧降下を５Ｖとすると、ゲート電圧Ｖｇｔ＝４０Ｖとなる。ＰＭＯＳトランジスタＰ２のＶｇｓ（ゲート・ソース間電圧）の閾値電圧Ｖｔｈ＝１Ｖとして、ＰＭＯＳトランジスタＰ２のソース電圧は４２Ｖ程度に制御される。

【0022】

従って、出力トランジスタＰ１のソース・ドレイン間には３Ｖ程度の電圧が印加されるため、出力トランジスタＰ１を上記比較例における出力トランジスタＰ１１に比べて低い耐圧の低耐圧素子として構成することが可能となる。ＰＭＯＳトランジスタＰ２のソース・ドレイン間には、ＰＭＯＳトランジスタＰ２のソース電圧と出力電圧Ｖｏｕｔとの間の電圧が印加されるため、ＰＭＯＳトランジスタ２は、上記比較例における出力トランジスタＰ１１と同程度の耐圧の高耐圧素子として構成する必要がある。

【0023】

出力トランジスタＰ１は、例えばＣＭＯＳ（Complementary MOSFET）により低耐圧素子を構成することが好適である。また、ＰＭＯＳトランジスタ２は、例えばＤＭＯＳ（Double-Diffused MOSFET）により高耐圧素子を構成することが好適である。

【0024】

本実施形態によれば、出力トランジスタＰ１を低耐圧素子により構成することができるため、出力トランジスタＰ１のゲートに寄生する寄生容量を小さくし、周波数特性の高周波化が可能となる。なお、出力トランジスタＰ１の駆動によりＰＭＯＳトランジスタＰ２のソース電圧は変化し、ＰＭＯＳトランジスタＰ２のＣｇｓ（ゲート・ソース間容量）の電荷が制御される。

【0025】

ＰＭＯＳトランジスタＰ２は、電流能力を確保するサイズの高耐圧素子として構成する必要があるが、常時オン状態で駆動されるため、上記比較例における出力トランジスタＰ１１に比べてサイズを抑えることができる。

【0026】

また、本実施形態では、駆動回路１Ａは、ゲート電圧Ｖｇｔを生成することでＰＭＯＳトランジスタＰ２のＶｇｓをクランプするクランプ回路として機能する。定電流源ＣＩ１によりゲート電圧Ｖｇｔは安定化するため、クランプ機能が安定化する。ただし、ＰＭＯＳトランジスタＰ２のゲート・ソース間にツェナーダイオードなどのクランプ素子を接続してもよい。

【0027】

＜３．第２実施形態＞
図３は、第２実施形態に係るリニア電源装置２の構成を示す図である。リニア電源装置２は、第１実施形態の構成と比べて、エラーアンプＡ１の代わりにエラーアンプＡ２を備え、さらにＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ）Ｎａ，Ｎｂと、を備える。

【0028】

リニア電源装置２においては、入力側のＰＭＯＳトランジスタＰ３と、出力側の出力トランジスタ（ＰＭＯＳトランジスタ）Ｐ１とから、カレントミラーＣＭが構成される。ＰＭＯＳトランジスタＰ３のゲートおよびドレインは、短絡される。ＰＭＯＳトランジスタＰ３のゲートは、出力トランジスタＰ１のゲートに接続される。ＰＭＯＳトランジスタＰ３のソースおよびバックゲートは、入力電圧Ｖｉｎの印加端に接続される。

【0029】

ＮＭＯＳトランジスタＮａのドレインは、ＰＭＯＳトランジスタＰ３のドレインに接続される。ＮＭＯＳトランジスタＮａのソースは、ＮＭＯＳトランジスタＮｂのドレインに接続される。ＮＭＯＳトランジスタＮｂのソースは、接地端に接続される。ＮＭＯＳトランジスタＮａのゲートは、所定の内部電圧Ｖｒｅｇ（例えば５Ｖ）の印加端に接続される。

【0030】

エラーアンプＡ２の反転入力端（－）は、帰還抵抗Ｒ１とＲ２とが接続される接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続される。エラーアンプＡ２の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続される。エラーアンプＡ２の出力端は、ＮＭＯＳトランジスタＮｂのゲートに接続される。

【0031】

エラーアンプＡ２は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆの誤差に基づきＮＭＯＳトランジスタＮｂのゲートを駆動する。ＰＭＯＳトランジスタＰ３、およびＮＭＯＳトランジスタＮａ，Ｎｂを流れる電流は、カレントミラーＣＭによってミラーリングされて出力トランジスタＰ１を流れる電流として出力される。

【0032】

本実施形態では、ＮＭＯＳトランジスタＮｂを低耐圧素子として構成するため、ＮＭＯＳトランジスタＮａのゲートに内部電圧Ｖｒｅｇを印加している。また、ＰＭＯＳトランジスタＰ３のゲート・ドレイン間は短絡されているため、ＰＭＯＳトランジスタＰ３のソース・ドレイン間にはＶｇｓのレベルの電圧が印加される。従って、ＰＭＯＳトランジスタＰ３は低耐圧素子として構成され、ＮＭＯＳトランジスタＮａは高耐圧素子として構成される。なお、ＮＭＯＳトランジスタＮｂを高耐圧素子として構成する場合は、ＮＭＯＳトランジスタＮａは不要である。

【0033】

本実施形態でも、先述した第１実施形態と同様の効果を享受することができる。

【0034】

＜４．第３実施形態＞
図４は、第３実施形態に係るリニア電源装置３の構成を示す図である。リニア電源装置３の第１実施形態との相違点は、ＰＭＯＳトランジスタＰ２を駆動するために駆動回路１Ａの代わりに駆動回路３Ａを備えることと、ツェナーダイオードＺ１を備えることである。

【0035】

駆動回路３Ａは、分圧抵抗Ｒｂ１，Ｒｂ２を有する。分圧抵抗Ｒｂ１の第１端は、入力電圧Ｖｉｎの印加端に接続される。分圧抵抗Ｒｂ１の第２端は、分圧抵抗Ｒｂ２の第１端に接続される。分圧抵抗Ｒｂ２の第２端は、接地端に接続される。すなわち、分圧抵抗Ｒｂ１，Ｒｂ２は、入力電圧Ｖｉｎの印加端と接地端との間に直列に接続される。分圧抵抗Ｒｂ１とＲｂ２とが接続されるノードＮ３は、ＰＭＯＳトランジスタＰ２のゲートに接続される。

【0036】

入力電圧Ｖｉｎを分圧抵抗Ｒｂ１，Ｒｂ２により分圧した電圧がゲート電圧ＶｇｔとしてＰＭＯＳトランジスタＰ２のゲートに印加され、ＰＭＯＳトランジスタＰ２が駆動される。

【0037】

ゲート電圧ＶｇｔによりＰＭＯＳトランジスタＰ２のＶｇｓをクランプするために、例えば入力電圧Ｖｉｎ＝４５Ｖとして、抵抗Ｒｂ１とＲｂ２をＲｂ１：Ｒｂ２＝１：９としたとする。しかしながら、この場合、ＰＭＯＳトランジスタＰ２のＶｔｈ＝１Ｖとすると、入力電圧Ｖｉｎが１０Ｖより低いとＰＭＯＳトランジスタＰ２を駆動できなくなる。従って、第１実施形態のほうが入力電圧Ｖｉｎの動作範囲が広くなる。

【0038】

しかしながら、本実施形態では、例えばＲｂ１：Ｒｂ２＝１：１として、入力電圧Ｖｉｎが２Ｖより低いとＰＭＯＳトランジスタＰ２を駆動できなくし、入力電圧Ｖｉｎの減電圧に対する保護を行うことができる。そして、この場合、ＰＭＯＳトランジスタＰ２のゲート・ソース間にクランプ素子の一例としてツェナーダイオードＺ１を接続することにより、ＰＭＯＳトランジスタＰ２のＶｇｓのクランプを行うことを可能としている。

【0039】

＜５．第４実施形態＞
図５は、第４実施形態に係るリニア電源装置４の構成を示す図である。リニア電源装置４の第２実施形態との相違点は、駆動回路１Ａの代わりに駆動回路３Ａを備えることと、ツェナーダイオードＺ１を備えることである。駆動回路３ＡおよびツェナーダイオードＺ１は、先述した第３実施形態と同様である。このような本実施形態によれば、第３実施形態と同様な効果を享受することができる。

【0040】

＜６．第５実施形態＞
図６は、第５実施形態に係るリニア電源装置５の構成を示す図である。リニア電源装置５は、出力トランジスタＮＭ１と、ＮＭＯＳトランジスタ（駆動対象トランジスタ）ＮＭ２と、帰還抵抗Ｒ１，Ｒ２と、エラーアンプＡ３と、駆動回路５Ａと、を備える。

【0041】

出力トランジスタＮＭ１は、ＮＭＯＳトランジスタにより構成される。出力トランジスタＮＭ１のドレインは、ＮＭＯＳトランジスタＮＭ２のソースに接続される。ＮＭＯＳトランジスタＮＭ２のドレインは、入力電圧Ｖｉｎの印加端に接続される。出力トランジスタＮＭ１のソースは、帰還抵抗Ｒ１の第１端に接続される。帰還抵抗Ｒ１の第２端は、帰還抵抗Ｒ２の第１端に接続される。帰還抵抗Ｒ２の第２端は、接地端に接続される。すなわち、出力トランジスタＮＭ１とＮＭＯＳトランジスタＮＭ２は、入力電圧Ｖｉｎの印加端と帰還抵抗Ｒ１との間に直列に接続される。

【0042】

エラーアンプＡ３の反転入力端（－）は、帰還抵抗Ｒ１とＲ２とが接続される接続ノード（＝帰還電圧Ｖｆｂの印加端）に接続される。エラーアンプＡ３の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続される。エラーアンプＡ３の出力端は、出力トランジスタＮＭ１のゲートに接続される。

【0043】

駆動回路５Ａは、ＮＭＯＳトランジスタＮＭ２のゲートを駆動する。駆動回路５Ａは、定電流源ＣＩ２と、抵抗Ｒｃと、を有する。抵抗Ｒｃの第１端は、接地端に接続される。定電流源ＣＩ２は、入力電圧Ｖｉｎの印加端と抵抗Ｒｃの第２端との間に接続される。抵抗Ｒｃと定電流源ＣＩ２とが接続されるノードＮ５は、ＮＭＯＳトランジスタＮＭ２のゲートに接続される。定電流源ＣＩ２に流れる定電流により抵抗Ｒｃに生じる電圧降下により、ノードＮ５にゲート電圧Ｖｇｔが生成される。ＮＭＯＳトランジスタＮＭ２のゲートは、ゲート電圧Ｖｇｔにより駆動される。

【0044】

このような本実施形態によれば、出力トランジスタＮＭ１を低耐圧素子により構成することが可能となり、周波数特性の高周波化が可能となる。また、ＮＭＯＳトランジスタＮＭ２は、高耐圧素子として構成する必要があるが、ゲート電圧ＶｇｔによりＮＭＯＳトランジスタＮＭ２は常時オン状態で駆動されるため、ＮＭＯＳトランジスタＮＭ２のサイズを抑えることができる。

【0045】

また、定電流源ＣＩ２によりゲート電圧Ｖｇｔを安定化し、ＮＭＯＳトランジスタＮＭ２のＶｇｓのクランプを安定化できる。

【0046】

＜７．第６実施形態＞
図７は、第６実施形態に係るリニア電源装置６の構成を示す図である。リニア電源装置６の第５実施形態との相違点は、駆動回路５Ａの代わりに駆動回路６Ａを備えることと、ツェナーダイオードＺ２を備えることである。

【0047】

駆動回路６Ａは、分圧抵抗Ｒｄ１，Ｒｄ２を有する。分圧抵抗Ｒｄ１，Ｒｄ２は、入力電圧Ｖｉｎの印加端と接地端との間に直列に接続される。分圧抵抗Ｒｄ１とＲｄ２とが接続されるノードＮ６は、ＮＭＯＳトランジスタＮＭ２のゲートに接続される。入力電圧Ｖｉｎが分圧抵抗Ｒｄ１，Ｒｄ２により分圧されることでノードＮ６にゲート電圧Ｖｇｔが生成される。ゲート電圧ＶｇｔによりＮＭＯＳトランジスタＮＭ２のゲートが駆動される。

【0048】

このような本実施形態によれば、第３実施形態と同様に、例えば抵抗Ｒｄ１，Ｒｄ２をＲｄ１：Ｒｄ２＝１：１とし、ＮＭＯＳトランジスタＮＭ２のＶｔｈが１Ｖであるとすれば、入力電圧Ｖｉｎが２Ｖより低くなるとＮＭＯＳトランジスタＮＭ２が駆動されなくなる。従って、入力電圧Ｖｉｎの減電圧に対する保護を行うことができる。そして、ＮＭＯＳトランジスタＮＭ２のゲートと接地端との間にクランプ素子の一例としてツェナーダイオードＺ２を接続しているため、ＮＭＯＳトランジスタＮＭ２のＶｇｓのクランプを行うことができる。

【0049】

＜８．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

【0050】

＜９．付記＞
以上の通り、例えば、本開示に係るリニア電源装置（１）は、
帰還抵抗（Ｒ１）と、
入力電圧（Ｖｉｎ）の印加端と前記帰還抵抗との間に直列に接続可能に構成される出力トランジスタ（Ｐ１）および駆動対象トランジスタ（Ｐ２）と、
前記帰還抵抗により出力電圧（Ｖｏｕｔ）に基づき生成される帰還電圧（Ｖｆｂ）と、基準電圧（Ｖｒｅｆ）との誤差に基づき前記出力トランジスタを駆動するエラーアンプ（Ａ１）と、
前記駆動対象トランジスタを常時オン状態に駆動可能に構成される駆動回路（１Ａ）と、を備える構成としている（第１の構成）。

【0051】

また、上記第１の構成において、前記駆動回路（１Ａ）は、前記入力電圧（Ｖｉｎ）の印加端と接地端との間に直列に接続可能に構成される抵抗（Ｒａ）および定電流源（ＣＩ１）を有し、前記抵抗と前記定電流源とが接続される第１ノード（Ｎ１）は、前記駆動対象トランジスタ（Ｐ２）の制御端に接続される構成としてもよい（第２の構成）。

【0052】

また、上記第１の構成において、前記駆動回路（３Ａ）は、前記入力電圧（Ｖｉｎ）の印加端と接地端との間に直列に接続可能に構成される第１抵抗（Ｒｂ１）および第２抵抗（Ｒｂ２）を有し、前記第１抵抗と前記第２抵抗とが接続される第２ノード（Ｎ３）は、前記駆動対象トランジスタ（Ｐ）の制御端に接続され、前記駆動対象トランジスタの制御端（ゲート）と第１主電極（ソース）との間に、クランプ素子（Ｚ１）が接続される構成としてもよい（第３の構成）。

【0053】

また、上記第１から第３のいずれかの構成において、前記出力トランジスタは、前記入力電圧（Ｖｉｎ）の印加端に接続可能に構成されるソースを含むＰＭＯＳトランジスタ（Ｐ１）として構成され、前記駆動対象トランジスタは、前記出力トランジスタのドレインに接続可能に構成されるソースと、前記帰還抵抗（Ｒ１）に接続可能に構成されるドレインとを含むＰＭＯＳトランジスタ（Ｐ２）として構成される構成としてもよい（第４の構成）。

【0054】

また、上記第１から第３のいずれかの構成において、前記駆動対象トランジスタは、前記入力電圧（Ｖｉｎ）の印加端に接続可能に構成されるドレインを含むＮＭＯＳトランジスタ（ＮＭ２）として構成され、前記出力トランジスタは、前記駆動対象トランジスタのソースに接続可能に構成されるドレインと、前記帰還抵抗（Ｒ１）に接続可能に構成されるソースとを含むＮＭＯＳトランジスタ（ＮＭ１）として構成される構成としてもよい（第５の構成）。

【0055】

また、上記第１から第５のいずれかの構成において、前記出力トランジスタ（Ｐ１）は、ＣＭＯＳにより構成されることとしてもよい（第６の構成）。

【0056】

また、上記第１から第６のいずれかの構成において、前記駆動対象トランジスタ（Ｐ２）は、ＤＭＯＳにより構成されることとしてもよい（第７の構成）。

【0057】

また、上記第１から第７のいずれかの構成において、前記出力トランジスタ（Ｐ１）を出力側のトランジスタとして含むカレントミラー（ＣＭ）を備える構成としてもよい（第８の構成）。

【産業上の利用可能性】

【0058】

本開示は、各種機器に搭載されるリニア電源装置に利用することが可能である。

【符号の説明】

【0059】

１～６，１０ リニア電源装置
１Ａ，３Ａ，５Ａ，６Ａ 駆動回路
Ａ１，Ａ２，Ａ３，Ａ１１ エラーアンプ
ＣＩ１，ＣＩ２ 定電流源
ＮＭ１ 出力トランジスタ
ＮＭ２ ＮＭＯＳトランジスタ
Ｎａ，Ｎｂ ＮＭＯＳトランジスタ
Ｐ１，Ｐ１１ 出力トランジスタ
Ｐ１，Ｐ２，Ｐ３ ＰＭＯＳトランジスタ
Ｒ１，Ｒ２ 帰還抵抗
Ｒ１１，Ｒ１２ 帰還抵抗
Ｒａ 抵抗
Ｒｂ１，Ｒｂ２ 分圧抵抗
Ｒｃ 抵抗
Ｒｄ１，Ｒｄ２ 分圧抵抗
Ｚ１，Ｚ２ ツェナーダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】