特開 2023-82403 スイッチング素子とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023082403

(43)【公開日】2023-06-14

(54)【発明の名称】スイッチング素子とその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230607BHJP

   H01L 29/12 20060101ALI20230607BHJP

   H01L 21/336 20060101ALI20230607BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652T

H01L29/78 658F

H01L29/78 654Z

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021196151

(22)【出願日】2021-12-02

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】牛島 隆志

(57)【要約】

【課題】 窒化ガリウム系スイッチング素子において、チャネルに加わる圧縮応力を抑制する。
【解決手段】 スイッチング素子であって、窒化ガリウム系半導体によって構成されている半導体基板（１２）を有する。前記半導体基板が、前記半導体基板の上面（１２ａ）を含む範囲に、ｎ型のソース領域（２０）と、ｐ型のボディ領域（２２）と、ｎ型のドレイン領域（２４）を有する。ゲート絶縁膜（４２）が、前記ボディ領域の範囲（２２ａｓ、２２ｂｓ）内の前記上面を覆っている。圧縮応力を有する応力膜（４４）が、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に配置されている。ゲート電極（４６）が、前記ボディ領域の範囲内の前記上面の上部であって前記応力膜の上部に配置されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

スイッチング素子であって、
窒化ガリウム系半導体によって構成されている半導体基板（１２）と、
ゲート絶縁膜（４２）と、
ゲート電極（４６）と、
圧縮応力を有する応力膜（４４）、
を有し、
前記半導体基板が、
前記半導体基板の上面（１２ａ）を含む範囲に設けられているｎ型のソース領域（２０）と、
前記上面を含む範囲に設けられており、前記ソース領域に接するｐ型のボディ領域（２２）と、
前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されているｎ型のドレイン領域（２４）、
を有し、
前記ゲート絶縁膜が、前記ボディ領域の範囲（２２ａｓ、２２ｂｓ）内の前記上面を覆っており、
前記応力膜が、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に配置されており、
前記ゲート電極が、前記ボディ領域の範囲内の前記上面の上部であって前記応力膜の上部に配置されている、
スイッチング素子。

【請求項2】

前記ボディ領域が、第１ボディ領域（２２ａ）と、前記第１ボディ領域から分離されている第２ボディ領域（２２ｂ）を有し、
前記ソース領域が、前記第１ボディ領域に接する第１ソース領域（２０ａ）と、前記第２ボディ領域に接する第２ソース領域（２０ｂ）を有し、
前記ドレイン領域が、前記第１ボディ領域と前記第２ボディ領域の間に位置する前記上面を含む範囲に設けられている窓部（２４ｂ）を有し、
前記ゲート絶縁膜が、前記第１ボディ領域、前記窓部、及び、前記第２ボディ領域に跨る範囲（２２ａｓ、２４ｂｓ、２２ｂｓ）内の前記上面を覆っており、
前記応力膜が、前記第１ボディ領域の範囲内の前記上面の上部に配置されている第１応力膜（４４ａ）と、前記第２ボディ領域の範囲内の前記上面の上部に配置されるとともに前記第１応力膜から分離されている第２応力膜（４４ｂ）、を有し、
前記第１応力膜と前記第２応力膜の間の間隔（４４ｃ）の少なくとも一部が、前記窓部の上部に配置されている、
請求項１に記載のスイッチング素子。

【請求項3】

窒化ガリウム系半導体によって構成されている半導体基板（１２Ｘ）からスイッチング素子を製造する製造方法であって、
前記半導体基板が、
前記半導体基板の上面を含む範囲に設けられているｎ型のソース領域と、
前記上面を含む範囲に設けられており、前記ソース領域に接するｐ型のボディ領域と、
前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されているｎ型のドレイン領域、
を有し、
前記製造方法が、
前記ボディ領域の範囲内の前記上面を覆うゲート絶縁膜を形成する工程と、
前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に、圧縮応力を有する応力膜を形成する工程と、
前記ボディ領域の範囲内の前記上面の上部であって前記応力膜の上部に、ゲート電極を形成する工程、
を有する、製造方法。

【請求項4】

前記半導体基板のうちの前記ソース領域、前記ボディ領域、及び、前記ドレイン領域が形成されている素子領域（１２Ｕ）を、前記半導体基板のうちの前記素子領域よりも下側の領域（１２Ｌ）から分割する工程をさらに有する請求項３に記載の製造方法。

【請求項5】

スイッチング素子であって、
窒化ガリウム系半導体によって構成されている半導体基板（１２）と、
ゲート絶縁膜（４０２）と、
ゲート電極（４０６）と、
圧縮応力を有する応力膜（４４４）、
を有し、
前記半導体基板が、
前記半導体基板の上面を含む範囲に設けられているｎ型のソース領域（２０）と、
前記上面を含む範囲に設けられており、前記ソース領域に接するｐ型のボディ領域（２２）と、
前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されているｎ型のドレイン領域（２４）、
を有し、
前記ゲート絶縁膜が、前記ボディ領域の範囲（２２ａｓ、２２ｂｓ）内の前記上面を覆っており、
前記ゲート電極が、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に配置されており、
前記応力膜が、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート電極の上部に配置されており、
前記応力膜が前記ゲート電極の側面に接していない、
スイッチング素子。

【請求項6】

前記ボディ領域が、第１ボディ領域（２２ａ）と、前記第１ボディ領域から分離されている第２ボディ領域（２２ｂ）を有し、
前記ソース領域が、前記第１ボディ領域に接する第１ソース領域（２０ａ）と、前記第２ボディ領域に接する第２ソース領域（２０ｂ）を有し、
前記ドレイン領域が、前記第１ボディ領域と前記第２ボディ領域の間に位置する前記上面を含む範囲に設けられている窓部（２４ｂ）を有し、
前記ゲート絶縁膜が、前記第１ボディ領域、前記窓部、及び、前記第２ボディ領域に跨る範囲（２２ａｓ、２４ｂｓ、２２ｂｓ）内の前記上面を覆っており、
前記応力膜が、前記第１ボディ領域の範囲内の前記上面の上部に配置されている第１応力膜（４４４ａ）と、前記第２ボディ領域の範囲内の前記上面の上部に配置されるとともに前記第１応力膜から分離されている第２応力膜（４４４ｂ）、を有し、
前記第１応力膜と前記第２応力膜の間の間隔（４４４ｃ）の少なくとも一部が、前記窓部の上部に配置されている、
請求項５に記載のスイッチング素子。

【請求項7】

窒化ガリウム系半導体によって構成されている半導体基板（１２Ｘ）からスイッチング素子を製造する製造方法であって、
前記半導体基板が、
前記半導体基板の上面を含む範囲に設けられているｎ型のソース領域と、
前記上面を含む範囲に設けられており、前記ソース領域に接するｐ型のボディ領域と、
前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されているｎ型のドレイン領域、
を有し、
前記製造方法が、
前記ボディ領域の範囲内の前記上面を覆うゲート絶縁膜を形成する工程と、
前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に、ゲート電極を形成する工程と、
前記ボディ領域の範囲内の前記上面の上部であって前記ゲート電極の上部に、圧縮応力を有するとともに前記ゲート電極の側面に接していない応力膜を形成する工程、
を有する、製造方法。

【請求項8】

前記半導体基板のうちの前記ソース領域、前記ボディ領域、及び、前記ドレイン領域が形成されている素子領域（１２Ｕ）を、前記半導体基板のうちの前記素子領域よりも下側の領域（１２Ｌ）から分割する工程をさらに有する請求項７に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング素子とその製造方法に関する。

【0002】

特許文献１には、ｎチャネル型のスイッチング素子が開示されている。このスイッチング素子は、半導体基板の上面を覆うように設けられたゲート絶縁膜とゲート電極を有している。ゲート電極にゲート閾値以上の電位を印加すると、ｐ型のボディ領域内に半導体基板の上面に沿ってチャネルが形成され、スイッチング素子がオンする。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開ＷＯ２０１７／０４７２８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

スイッチング素子の製造過程において半導体基板の上面を圧縮する圧縮応力が発生し、圧縮応力がスイッチング素子に残存する場合がある。特許文献１のように半導体基板の上面に沿ってチャネルが形成されるタイプのスイッチング素子では、半導体基板中にその上面を圧縮する圧縮応力が加わると、ボディ領域内のチャネルが形成される領域に圧縮応力が加わる。

【0005】

また、窒化ガリウム系半導体によって構成された半導体基板を有するスイッチング素子（以下、窒化ガリウム系スイッチング素子という場合がある）が知られている。窒化ガリウム系スイッチング素子においても、特許文献１と同様に、半導体基板の上面に沿ってチャネルが形成される構造を採用することができる。したがって、窒化ガリウム系スイッチング素子においても、ボディ領域内のチャネルが形成される領域に圧縮応力が加わる場合がある。窒化ガリウム系スイッチング素子においては、チャネルが形成される領域に圧縮応力が加わると、ゲート閾値の低下及びリーク電流の増加の問題が生じることが実験により判明した。したがって、本明細書では、窒化ガリウム系スイッチング素子において、チャネルに加わる圧縮応力を抑制する技術を提案する。

【課題を解決するための手段】

【0006】

本明細書が開示する第１のスイッチング素子は、窒化ガリウム系半導体によって構成されている半導体基板（１２）と、ゲート絶縁膜（４２）と、ゲート電極（４６）と、圧縮応力を有する応力膜（４４）、を有する。前記半導体基板が、ｎ型のソース領域（２０）と、ｐ型のボディ領域（２２）と、ｎ型のドレイン領域（２４）を有する。前記ソース領域が、前記半導体基板の上面（１２ａ）を含む範囲に設けられている。前記ボディ領域が、前記上面を含む範囲に設けられており、前記ソース領域に接している。前記ドレイン領域が、前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されている。前記ゲート絶縁膜が、前記ボディ領域の範囲（２２ａｓ、２２ｂｓ）内の前記上面を覆っている。前記応力膜が、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に配置されている。前記ゲート電極が、前記ボディ領域の範囲内の前記上面の上部であって前記応力膜の上部に配置されている。

【0007】

このスイッチング素子では、ゲート絶縁膜とゲート電極の間に応力膜が設けられている。応力膜が圧縮応力を有するので、応力膜は周囲の部材を拡大させる方向に力を及ぼす。すなわち、応力膜から周囲の部材に対して引張応力が作用する。このため、応力膜は、応力膜の下部のゲート絶縁膜に接するボディ領域（すなわち、チャネルが形成される領域）に対して引張応力を作用させる。その結果、チャネルが形成される領域に加わる圧縮応力が緩和される。したがって、このスイッチング素子の構造によれば、ゲート閾値の低下及びリーク電流の増加を抑制できる。

【0008】

また、本明細書は、窒化ガリウム系半導体によって構成されている半導体基板（１２Ｘ）からスイッチング素子を製造する第１の製造方法を開示する。前記半導体基板が、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドレイン領域、を有する。前記ソース領域が、前記半導体基板の上面を含む範囲に設けられている。前記ボディ領域が、前記上面を含む範囲に設けられており、前記ソース領域に接する。前記ドレイン領域が、前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されている。第１の前記製造方法が、前記ボディ領域の範囲内の前記上面を覆うゲート絶縁膜を形成する工程と、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に圧縮応力を有する応力膜を形成する工程と、前記ボディ領域の範囲内の前記上面の上部であって前記応力膜の上部にゲート電極を形成する工程、を有する。

【0009】

この製造方法によれば、ゲート閾値の低下及びリーク電流の増加を抑制できる。

【0010】

本明細書が開示する第２のスイッチング素子は、窒化ガリウム系半導体によって構成されている半導体基板（１２）と、ゲート絶縁膜（４０２）と、ゲート電極（４０６）と、圧縮応力を有する応力膜（４４４）、を有する。前記半導体基板が、ｎ型のソース領域（２０）と、ｐ型のボディ領域（２２）と、ｎ型のドレイン領域（２４）を有する。前記ソース領域が、前記半導体基板の上面を含む範囲に設けられている。前記ボディ領域が、前記上面を含む範囲に設けられており、前記ソース領域に接する。前記ドレイン領域が、前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されている。前記ゲート絶縁膜が、前記ボディ領域の範囲（２２ａｓ、２２ｂｓ）内の前記上面を覆っている。前記ゲート電極が、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に配置されている。前記応力膜が、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート電極の上部に配置されている。前記応力膜が前記ゲート電極の側面に接していない。

【0011】

このスイッチング素子では、ゲート電極の上部に応力膜が設けられている。応力膜が圧縮応力を有するので、応力膜は周囲の部材を拡大させる方向に力を及ぼす。すなわち、応力膜から周囲の部材に対して引張応力が作用する。このため、応力膜は、応力膜の下部のゲート絶縁膜に接するボディ領域（すなわち、チャネルが形成される領域）に対して引張応力を作用させる。その結果、チャネルが形成される領域に加わる圧縮応力が緩和される。したがって、このスイッチング素子の構造によれば、ゲート閾値の低下及びリーク電流の増加を抑制できる。また、このスイッチング素子では、応力膜がゲート電極の側面に接していない。したがって、小型なスイッチング素子を実現できる。

【0012】

また、本明細書は、窒化ガリウム系半導体によって構成されている半導体基板（１２Ｘ）からスイッチング素子を製造する第２の製造方法を開示する。前記半導体基板が、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドレイン領域を有する。前記ソース領域は、前記半導体基板の上面を含む範囲に設けられている。前記ボディ領域は、前記上面を含む範囲に設けられており、前記ソース領域に接する。前記ドレイン領域は、前記上面を含む範囲に設けられており、前記ボディ領域に接し、前記ボディ領域によって前記ソース領域から分離されている。前記製造方法が、前記ボディ領域の範囲内の前記上面を覆うゲート絶縁膜を形成する工程と、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート絶縁膜の上部に、ゲート電極を形成する工程と、前記ボディ領域の範囲内の前記上面の上部であって前記ゲート電極の上部に、圧縮応力を有するとともに前記ゲート電極の側面に接していない応力膜を形成する工程、を有する。

【0013】

この製造方法によれば、ゲート閾値の低下及びリーク電流の増加を抑制できる。

【図面の簡単な説明】

【0014】

【図1】実施例１のスイッチング素子の断面図。

【図2】実施例１のスイッチング素子の拡大断面図。

【図3】実施例１のスイッチング素子の拡大断面図（電子の経路を示す図）。

【図4】実施例１の製造方法の説明図。

【図5】実施例１の製造方法の説明図。

【図6】実施例１の製造方法の説明図。

【図7】実施例１の製造方法の説明図。

【図8】窒化シリコン膜の成膜工程において、成膜工程中における気圧と窒化シリコン膜中に生じる応力の関係を示すグラフ。

【図9】実施例１の製造方法の説明図。

【図10】実施例１の製造方法の説明図。

【図11】実施例１の製造方法の説明図。

【図12】実施例１の製造方法の説明図。

【図13】実施例１の製造方法の説明図。

【図14】実施例２のスイッチング素子の拡大断面図。

【図15】実施例２の変形例のスイッチング素子の拡大断面図。

【図16】実施例２の変形例のスイッチング素子の拡大断面図。

【図17】実施例３のスイッチング素子の断面図。

【図18】実施例３のスイッチング素子の拡大断面図。

【図19】実施例３のスイッチング素子の拡大断面図（電子の経路を示す図）。

【図20】実施例３の製造方法の説明図。

【図21】実施例４のスイッチング素子の拡大断面図。

【図22】実施例４の変形例のスイッチング素子の拡大断面図。

【図23】実施例４の変形例のスイッチング素子の拡大断面図。

【発明を実施するための形態】

【0015】

上述した第１のスイッチング素子においては、前記ボディ領域が、第１ボディ領域（２２ａ）と、前記第１ボディ領域から分離されている第２ボディ領域（２２ｂ）を有していてもよい。前記ソース領域が、前記第１ボディ領域に接する第１ソース領域（２０ａ）と、前記第２ボディ領域に接する第２ソース領域（２０ｂ）を有していてもよい。前記ドレイン領域が、前記第１ボディ領域と前記第２ボディ領域の間に位置する前記上面を含む範囲に設けられている窓部（２４ｂ）を有していてもよい。前記ゲート絶縁膜が、前記第１ボディ領域、前記窓部、及び、前記第２ボディ領域に跨る範囲（２２ａｓ、２４ｂｓ、２２ｂｓ）内の前記上面を覆っていてもよい。前記応力膜が、前記第１ボディ領域の範囲内の前記上面の上部に配置されている第１応力膜（４４ａ）と、前記第２ボディ領域の範囲内の前記上面の上部に配置されるとともに前記第１応力膜から分離されている第２応力膜（４４ｂ）、を有していてもよい。前記第１応力膜と前記第２応力膜の間の間隔（４４ｃ）の少なくとも一部が、前記窓部の上部に配置されていてもよい。

【0016】

この構成によれば、応力膜から窓部に引張応力が作用し難くなる。その結果、窓部の抵抗を低くすることができ、スイッチング素子のオン抵抗を低減できる。

【0017】

上述した第１の製造方法は、前記半導体基板のうちの前記ソース領域、前記ボディ領域、及び、前記ドレイン領域が形成されている素子領域（１２Ｕ）を、前記半導体基板のうちの前記素子領域よりも下側の領域（１２Ｌ）から分割する工程をさらに有していてもよい。

【0018】

このように半導体基板を分割すると、チャネルが形成される領域に圧縮応力が加わり易い。しかしながら、応力膜から作用する引張応力によって、チャネルが形成される領域に加わる圧縮応力を低減することができる。

【0019】

上述した第２のスイッチング素子においては、前記ボディ領域が、第１ボディ領域（２２ａ）と、前記第１ボディ領域から分離されている第２ボディ領域（２２ｂ）を有していてもよい。前記ソース領域が、前記第１ボディ領域に接する第１ソース領域（２０ａ）と、前記第２ボディ領域に接する第２ソース領域（２０ｂ）を有していてもよい。前記ドレイン領域が、前記第１ボディ領域と前記第２ボディ領域の間に位置する前記上面を含む範囲に設けられている窓部（２４ｂ）を有していてもよい。前記ゲート絶縁膜が、前記第１ボディ領域、前記窓部、及び、前記第２ボディ領域に跨る範囲（２２ａｓ、２４ｂｓ、２２ｂｓ）内の前記上面を覆っていてもよい。前記応力膜が、前記第１ボディ領域の範囲内の前記上面の上部に配置されている第１応力膜（４４４ａ）と、前記第２ボディ領域の範囲内の前記上面の上部に配置されるとともに前記第１応力膜から分離されている第２応力膜（４４４ｂ）、を有していてもよい。前記第１応力膜と前記第２応力膜の間の間隔（４４４ｃ）の少なくとも一部が、前記窓部の上部に配置されていてもよい。

【0020】

この構成によれば、応力膜から窓部に引張応力が作用し難くなる。その結果、窓部の抵抗を低くすることができ、スイッチング素子のオン抵抗を低減できる。

【0021】

上述した第２の製造方法は、前記半導体基板のうちの前記ソース領域、前記ボディ領域、及び、前記ドレイン領域が形成されている素子領域（１２Ｕ）を、前記半導体基板のうちの前記素子領域よりも下側の領域（１２Ｌ）から分割する工程をさらに有していてもよい。

【0022】

このように半導体基板を分割すると、チャネルが形成される領域に圧縮応力が加わり易い。しかしながら、応力膜から作用する引張応力によって、チャネルが形成される領域に加わる圧縮応力を低減することができる。

【実施例0023】

図１に示す実施例１のスイッチング素子１０は、半導体基板１２と、複数のゲート構造部４０と、ソース電極５０と、ドレイン電極５２を有している。半導体基板１２は、窒化ガリウム系半導体によって構成されている。なお、窒化ガリウム系半導体は、窒化ガリウムを主成分とする半導体である。窒化ガリウム半導体には、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等が含まれる。複数のゲート構造部４０は、半導体基板１２の上面１２ａに設けられている。複数のゲート構造部４０は、半導体基板１２の上面においてｘ方向に間隔を開けて設けられている。各ゲート構造部４０は、半導体基板１２の上面において、ｙ方向（すなわち、ｘ方向に直交する方向）に長く伸びている。各ゲート構造部４０の間の間隔は、コンタクトホール４９として機能する。ソース電極５０は、金属により構成されている。ソース電極５０は、各ゲート構造部４０を覆っている。ソース電極５０は、各コンタクトホール４９内まで伸びている。ソース電極５０は、各コンタクトホール４９内で半導体基板１２の上面１２ａに接している。ドレイン電極５２は、半導体基板１２の下面１２ｂに設けられている。ドレイン電極５２は、半導体基板１２の下面１２ｂの略全域に接している。

【0024】

半導体基板１２は、複数のソース領域２０、複数のボディ領域２２、及び、ドレイン領域２４を有している。

【0025】

各ソース領域２０は、ｎ型領域である。各ソース領域２０は、半導体基板１２の上面１２ａを含む範囲に設けられている。各ソース領域２０は、ｘ方向に間隔を開けて配置されている。各ソース領域２０は、ｙ方向に長く伸びている。各ソース領域２０は、対応するコンタクトホール４９の下部とその周辺に設けられている。各ソース領域２０は、対応するコンタクトホール４９においてソース電極５０に接している。

【0026】

各ボディ領域２２は、ｐ型領域である。各ボディ領域２２は、対応するソース領域２０の周囲に設けられている。各ボディ領域２２は、対応するソース領域２０に沿ってｙ方向に長く伸びている。各ボディ領域２２は、ｘ方向に間隔を開けて配置されている。各ボディ領域２２は、対応するソース領域２０の下面と側面を覆っている。各ボディ領域２２は、対応するソース領域２０の側方において半導体基板１２の上面１２ａに露出している。すなわち、各ボディ領域２２は、半導体基板１２の上面１２ａを含む範囲に設けられている。

【0027】

ドレイン領域２４は、ｎ型領域である。ドレイン領域２４は、メイン部２４ａと複数の窓部２４ｂを有している。メイン部２４ａは、各ドレイン領域２４よりも下側に配置されている。メイン部２４ａは、各ドレイン領域２４の下面に接している。各窓部２４ｂは、各ボディ領域２２の間の間隔（すなわち、ｘ方向における間隔）内に配置されている部分である。各窓部２４ｂは、ＪＦＥＴ部と呼ばれる場合がある。各窓部２４ｂは、メイン部２４ａから上側に突出している。各窓部２４ｂは、その両側に位置する２つのボディ領域２２の側面に接している。各窓部２４ｂは、２つのボディ領域２２の間において、半導体基板１２の上面１２ａに露出している。すなわち、窓部２４ｂは、２つのボディ領域２２の間に位置する上面１２ａを含む範囲に設けられている。各ボディ領域２２は、ドレイン領域２４によって互いから分離されている。また、各ソース領域２０は、対応するボディ領域２２によってドレイン領域２４から分離されている。

【0028】

図１に示すように、各ゲート構造部４０は、２つのソース領域の表面に跨るように設けられている。図２は、１つのゲート構造部４０の拡大図を示している。図２に示すように、ゲート構造部４０は、２つのコンタクトホール４９ａ、４９ｂの間に配置されている。以下では、コンタクトホール４９ａの下部のソース領域２０及びボディ領域２２を、第１ソース領域２０ａ、第１ボディ領域２２ａという。また、以下では、コンタクトホール４９ｂの下部のソース領域２０及びボディ領域２２を、第２ソース領域２０ｂ、第２ボディ領域２２ｂという。また、以下では、上面１２ａのうち、第１ソース領域２０ａに含まれる範囲を範囲２０ａｓといい、第１ボディ領域２２ａに含まれる範囲を範囲２２ａｓといい、窓部２４ｂに含まれる範囲を範囲２４ｂｓといい、第２ボディ領域２２ｂに含まれる範囲を範囲２２ｂｓといい、第２ソース領域２０ｂに含まれる範囲を範囲２０ｂｓという。

【0029】

図１に示すように、各ゲート構造部４０は、ゲート絶縁膜４２、応力膜４４、ゲート電極４６、及び、層間絶縁膜４８を有している。

【0030】

図１に示すように、各ゲート絶縁膜４２は、半導体基板１２の上面１２ａにおいて、ｘ方向に間隔を開けて配置されている。各ゲート絶縁膜４２は、半導体基板１２の上面１２ａにおいて、ｙ方向に長く伸びている。各ゲート絶縁膜４２は、酸化シリコン等の絶縁体によって構成されている。図２に示すように、ゲート絶縁膜４２は、上面１２ａのうち、第１ソース領域２０ａの表面から第２ソース領域２０ｂの表面まで伸びている。言い換えると、ゲート絶縁膜４２は、範囲２０ａｓ、範囲２２ａｓ、範囲２４ｂｓ、範囲２２ｂｓ、及び、範囲２０ｂｓに跨る範囲で上面１２ａを覆っている。

【0031】

図１に示すように、各応力膜４４は、対応するゲート絶縁膜４２上に設けられている。各応力膜４４は、窒化シリコン等の絶縁体によって構成されている。各応力膜４４は、対応するゲート絶縁膜４２の上面の略全体を覆っている。したがって、図２に示すように、応力膜４４は、範囲２０ａｓ、範囲２２ａｓ、範囲２４ｂｓ、範囲２２ｂｓ、及び、範囲２０ｂｓの上部でゲート絶縁膜４２の上面を覆っている。応力膜４４は、圧縮応力を有している。このため、応力膜４４からその周囲の絶縁層、導体層、及び、半導体層に対して引張応力が作用している。

【0032】

図１に示すように、各ゲート電極４６は、対応する応力膜４４上に設けられている。各ゲート電極４６は、ポリシリコン等の導体によって構成されている。各ゲート電極４６は、対応する応力膜４４の上面の縁部を除く部分を覆っている。図２に示すように、ゲート電極４６は、範囲２０ａｓ、範囲２２ａｓ、範囲２４ｂｓ、範囲２２ｂｓ、及び、範囲２０ｂｓの上部で応力膜４４の上面を覆っている。

【0033】

図１に示すように、各層間絶縁膜４８は、対応するゲート電極４６上に設けられている。各層間絶縁膜４８は、対応するゲート電極４６の上面と側面を覆っている。各層間絶縁膜４８は、酸化シリコン等の絶縁体によって構成されている。各層間絶縁膜４８の間の間隔によって、コンタクトホール４９が形成されている。各層間絶縁膜４８の上面は、ソース電極５０によって覆われている。また、各層間絶縁膜４８の側面は、コンタクトホール４９内のソース電極５０によって覆われている。

【0034】

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０は、いわゆるＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。ドレイン電極５２には、ソース電極５０よりも高い電位が印加される。ゲート電極４６にゲート閾値よりも高い電位を印加すると、図３に示すように、ボディ領域２２のうちのゲート絶縁膜４２近傍の範囲に電子が引き寄せられることでチャネル２３が形成される。すると、図３の矢印１００に示すように、電子が、ソース電極５０からソース領域２０とチャネル２３を通って窓部２４ｂ内に流入する。窓部２４ｂ内に流入した電子は、ドレイン領域２４内を下方向に向かってドレイン電極５２まで流れる。このように電子が流れることで、スイッチング素子１０がオンする。なお、スイッチング素子１０がオンしている状態では、窓部２４ｂのうちのゲート絶縁膜４２近傍の範囲に電子が引き寄せられる。これによって、窓部２４ｂのうちのゲート絶縁膜４２の近傍の範囲に、電子濃度が高い高電子濃度層２５が形成される。高電子濃度層２５の電気抵抗は、高電子濃度層２５の外部のドレイン領域２４の電気抵抗よりも低い。このように、スイッチング素子１０がオンしているときに窓部２４ｂに高電子濃度層２５が形成されることで、窓部２４ｂにおける電流経路（すなわち、電子が流れる経路）の抵抗が低下する。したがって、スイッチング素子１０のオン抵抗が低くなる。ゲート電極の電位をゲート閾値以下の電位に低下させると、チャネル２３が消失し、電子の流れが停止する。すなわち、スイッチング素子１０がオフする。

【0035】

次に、スイッチング素子１０の製造方法について説明する。スイッチング素子１０は、図４に示す加工前の半導体基板１２Ｘから製造される。加工前の半導体基板１２Ｘは、その全体がドレイン領域２４と略同じｎ型不純物濃度を有するｎ型領域によって構成されている。また、加工前の半導体基板１２Ｘの厚みは、図１に示す加工後の半導体基板１２の厚みよりも厚い。

【0036】

まず、図５に示すように、半導体基板１２Ｘに対してイオン注入、エピタキシャル成長等を実施することで、半導体基板１２Ｘ内にソース領域２０、ボディ領域２２を形成する。次に、図６に示すように、半導体基板１２Ｘの上面１２ａ上にゲート絶縁膜４２を形成する。さらに、図７に示すように、ゲート絶縁膜４２上に応力膜４４を形成する。ここで、窒化シリコン（すなわち、応力膜４４）の内部で生じる応力は、窒化シリコンの成膜条件によって変化する。図８は、窒化シリコンを気相成長によって成長させるときの気圧と、形成される窒化シリコン膜中で生じる内部応力の関係を示している。図８に示すように、成膜時の気圧が高い場合には窒化シリコン膜中で引張応力が生じ、成膜時の気圧が低い場合には窒化シリコン膜中で圧縮応力が生じる。応力膜４４の形成工程では、成膜時の気圧を調整することで、内部応力として圧縮応力を有する応力膜４４を形成する。応力膜４４の形成が完了すると、応力膜４４が圧縮応力を有するので、応力膜４４は膨張しようとする。このため、応力膜４４の下部のゲート絶縁膜４２及び半導体基板１２Ｘの上面１２ａ近傍の部分に、引張応力が作用する。

【0037】

次に、図９に示すように、ゲート絶縁膜４２と応力膜４４を部分的にエッチングすることによって、各ソース領域２０上にコンタクトホール４９を形成する。ここでは、図２に示すように、範囲２０ａｓ、範囲２２ａｓ、範囲２４ｂｓ、範囲２２ｂｓ、及び、範囲２０ｂｓに跨る範囲の上部にゲート絶縁膜４２と応力膜４４を残存させる。したがって、コンタクトホール４９の形成後においても、応力膜４４から範囲２０ａｓ、範囲２２ａｓ、範囲２４ｂｓ、範囲２２ｂｓ、及び、範囲２０ｂｓ内の上面１２ａ近傍の半導体層に引張応力が作用している。なお、ゲート絶縁膜４２と応力膜４４は、共通のマスクを用いてエッチングすることができる。

【0038】

コンタクトホール４９を形成したら、図１０に示すように、応力膜４４上にゲート電極４６を形成する。ここでは、図２に示すように、範囲２０ａｓ、範囲２２ａｓ、範囲２４ｂｓ、範囲２２ｂｓ、及び、範囲２０ｂｓに跨る範囲の上部にゲート電極４６が残存するように、ゲート電極４６をパターニングする。次に、図１１に示すように、ゲート電極４６を覆うように層間絶縁膜４８を形成し、層間絶縁膜４８にコンタクトホールを再度形成する。なお、他の実施例においては、ゲート絶縁膜４２と応力膜４４を成膜し、ゲート電極４６をパターン形成し、更に層間絶縁膜４８を成膜した後に、ゲート絶縁膜４２と応力膜４４と層間絶縁膜４８を一括してエッチングしてコンタクトホールを形成しても構わない。その後、層間絶縁膜４８を覆うようにソース電極５０を形成する。ソース電極５０は、コンタクトホール４９内でソース領域２０に接続される。

【0039】

次に、図１２に示すように、各ボディ領域２２よりも下側のドレイン領域２４内で焦点が形成されるように、半導体基板１２Ｘに対してレーザ９０を照射する。このようにレーザ９０を照射すると、レーザ９０の焦点の位置に結晶欠陥が形成される。ここでは、レーザ９０の焦点を半導体基板１２Ｘの上面１２ａに平行に移動させることで、ドレイン領域２４内に上面１２ａに沿って伸びる結晶欠陥領域９２を形成する。結晶欠陥領域９２では、半導体基板１２Ｘの強度が低下する。

【0040】

次に、図１３に示すように、結晶欠陥領域９２に沿って半導体基板１２Ｘを上側部分１２Ｕと下側部分１２Ｌに分割する。なお、上側部分１２Ｕは、ソース領域２０、ボディ領域２２、及び、ドレイン領域２４を含む素子構造を有する素子領域である。上側部分１２Ｕが図１に示す半導体基板１２となる。このように半導体基板１２Ｘを分割することで、厚みが薄い半導体基板１２を得ることができる。下側部分１２Ｌは、その後、スイッチング素子の製造工程に再利用することができる。その後、半導体基板１２（すなわち、上側部分１２Ｕ）の下面１２ｂにドレイン電極５２を形成することで、図１に示すスイッチング素子１０が完成する。

【0041】

上述したように、実施例１の製造方法では、図１３のように半導体基板１２Ｘを分割することで半導体基板１２を得る。半導体基板１２Ｘを分割するときに、分割時の界面である半導体基板１２の下面１２ｂに微小な凹凸が形成される。このように下面１２ｂに微小な凹凸が形成されると、トワイマン効果によって上面１２ａが凹となるように半導体基板１２が反る。その結果、上面１２ａ近傍の半導体層に圧縮応力が加わる。すなわち、ソース領域２０の上面１２ａ近傍の部分、ボディ領域２２の上面１２ａ近傍の部分、及び、窓部２４ｂの上面１２ａ近傍の部分に圧縮応力が加わる。窒化ガリウム系半導体では、半導体層に圧縮応力が加わると、半導体層の特性がｎ型の側にシフトする。例えば、ｐ型半導体層に圧縮応力が加わると、ｐ型半導体層の実効的なｐ型キャリア濃度が低下する。また、ｎ型半導体層に圧縮応力が加わると、ｎ型半導体層の実効的なｎ型キャリア濃度が上昇する。したがって、上面１２ａ近傍の半導体層に圧縮応力が加わると、ｎ型のソース領域２０の上面１２ａ近傍の部分では実効的なｎ型キャリア濃度が上昇し、ｐ型のボディ領域２２の上面１２ａ近傍の部分では実効的なｐ型キャリア濃度が低下し、ｎ型の窓部２４ｂの上面１２ａ近傍の部分では実効的なｎ型キャリア濃度が上昇する。ｐ型のボディ領域２２の上面１２ａ近傍の部分（すなわち、チャネル２３が形成される部分）で実効的なｐ型キャリア濃度が低下すると、スイッチング素子１０のゲート閾値の低下、及び、ドレイン－ソース間の漏れ電流増加の問題が生じる。しかしながら、実施例１の製造方法では、上面１２ａのうちのボディ領域２２の範囲（すなわち、図２の範囲２２ａｓ、２２ｂｓ）の上部に、応力膜４４が設けられている。上述したように、応力膜４４からその下部の半導体層に引張応力が作用する。したがって、応力膜４４から範囲２２ａｓ、２２ｂｓに作用する引張応力によって、範囲２２ａｓ、２２ｂｓに作用する圧縮応力（すなわち、半導体基板１２の反りによって生じる圧縮応力）が緩和される。すなわち、ボディ領域２２のうちのチャネル２３が形成される部分に作用する圧縮応力が緩和される。さらに、応力膜４４を設けることで、チャネル２３が形成される部分が引張応力を有するようにして、チャネル２３の特性を制御することもできる。また、窒化シリコンによって構成された応力膜４４は、酸化シリコンよりも機械的強度が高い。機械的強度が高い応力膜４４がゲート電極４６とゲート絶縁膜４２の間に配置されていることで、半導体基板１２の変形が抑制される。これによっても、ボディ領域２２のうちのチャネル２３が形成される部分に作用する圧縮応力が緩和される。したがって、この製造方法によれば、ゲート閾値が高く、ドレイン－ソース間の漏れ電流が少ないスイッチング素子１０を製造することができる。

【実施例0042】

次に、実施例２のスイッチング素子とその製造方法について説明する。図１４に示す実施例２のスイッチング素子は、応力膜４４が、第１応力膜４４ａと第２応力膜４４ｂを有している。第１応力膜４４ａは、範囲２２ａｓの上部に配置されている。第２応力膜４４ｂは、範囲２２ｂｓの上部に配置されている。第１応力膜４４ａは第２応力膜４４ｂから分離されている。第１応力膜４４ａと第２応力膜４４ｂの間の間隔部４４ｃは、窓部２４ｂの上部（すなわち、範囲２４ｂｓの上部）に配置されている。実施例２のスイッチング素子のその他の構成は、実施例１のスイッチング素子１０と等しい。

【0043】

実施例２のスイッチング素子の製造方法は、応力膜４４を第１応力膜４４ａと第２応力膜４４ｂに分離して形成する点を除いて、実施例１のスイッチング素子１０の製造方法と等しい。実施例２のスイッチング素子では、範囲２２ａｓ、２２ｂｓの上部に応力膜４４ａ、４４ｂが設けられているので、実施例１と同様にしてボディ領域２２ａ、２２ｂの上面１２ａ近傍の部分（すなわち、チャネル２３が形成される部分）に加わる圧縮応力を緩和できる。したがって、ゲート閾値が高く、ドレイン－ソース間の漏れ電流が少ないスイッチング素子を実現することができる。また、実施例２のスイッチング素子では、窓部２４ｂの上部に間隔部４４ｃが設けられている。したがって、応力膜４４から窓部２４ｂに加わる引張応力が小さい。したがって、半導体基板１２の反りによって生じる圧縮応力が窓部２４ｂの上面１２ａ近傍の部分に加わり易い。窓部２４ｂの上面１２ａ近傍の部分に圧縮応力が加わると、当該部分の実効的なｎ型不純物濃度が高くなる。したがって、スイッチング素子１０がオンするときに、図３に示す高電子濃度層２５のｎ型不純物濃度が高くなり易く、高電子濃度層２５の電気抵抗が低くなり易い。したがって、スイッチング素子がオンするときのオン抵抗がより低くなる。実施例２によれば、よりオン抵抗が低いスイッチング素子を得ることができる。

【0044】

また、実施例２の構成によれば、応力膜４４の幅が実施例１に比べて狭くなるので、応力膜４４がより変形し難くなる。したがって、応力膜４４の下部で半導体基板１２がより変形し難くなる。このため、実施例２によれば、チャネル２３が形成される部分に作用する圧縮応力をより効果的に緩和することができる。

【0045】

なお、実施例２では、間隔部４４ｃの幅が範囲２４ｂｓの幅と略一致していた。しかしながら、図１５に示すように間隔部４４ｃの幅が範囲２４ｂｓの幅より狭くてもよいし、図１６に示すように間隔部４４ｃの幅が範囲２４ｂｓの幅より広くてもよい。

【0046】

また、上述した実施例１、２では、応力膜４４がゲート絶縁膜４２に接していた。しかしながら、応力膜４４とゲート絶縁膜４２の間に他の膜（例えば、絶縁膜）が介在していてもよい。また、上述した実施例１、２では、応力膜４４がゲート電極４６に接していた。しかしながら、応力膜４４とゲート電極４６の間に他の膜（例えば、絶縁膜または導電膜）が介在していてもよい。