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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023082523
(43)【公開日】2023-06-14
(54)【発明の名称】電源装置
(51)【国際特許分類】
H02M 3/28 20060101AFI20230607BHJP
【ＦＩ】
H02M3/28 H
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021196354
(22)【出願日】2021-12-02
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】鎌倉 輝男
(72)【発明者】
【氏名】小林 貴之
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AS01
5H730BB27
5H730DD04
5H730DD41
5H730EE04
5H730EE07
5H730EE13
5H730FD01
5H730FD11
5H730FG05
(57)【要約】
【課題】入力側回路の循環電流を抑制できる電源装置を提供する。
【解決手段】電源装置は、第１ブリッジ回路と、第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、変圧器の第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、第１ブリッジ回路の内のスイッチ素子に出力する第１駆動パルスと第２ブリッジ回路の内のスイッチ素子に出力する第２駆動パルスとの間の位相差を制御することにより、第２ブリッジ回路から出力される直流電圧を制御する、制御部と、を備える。制御部は、第１ブリッジ回路に入力される第１電圧及び負荷の第２電圧に基づいて、第１駆動パルスのデューティ比を標準値よりも小さくする又は大きくする制御を行う。
【選択図】図１
【解決手段】電源装置は、第１ブリッジ回路と、第１ブリッジ回路から出力される交流電圧が第１巻線に入力され、誘起された交流電圧を第２巻線から出力する、変圧器と、変圧器の第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、第１ブリッジ回路の内のスイッチ素子に出力する第１駆動パルスと第２ブリッジ回路の内のスイッチ素子に出力する第２駆動パルスとの間の位相差を制御することにより、第２ブリッジ回路から出力される直流電圧を制御する、制御部と、を備える。制御部は、第１ブリッジ回路に入力される第１電圧及び負荷の第２電圧に基づいて、第１駆動パルスのデューティ比を標準値よりも小さくする又は大きくする制御を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、直流電圧を交流電圧に変換して出力する、第１ブリッジ回路と、
第１巻線及び第２巻線を含み、前記第１ブリッジ回路から出力される交流電圧が前記第１巻線に入力され、誘起された交流電圧を前記第２巻線から出力する、変圧器と、
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、
複数の第１駆動パルスを前記第１ブリッジ回路の内の前記スイッチ素子に出力して、前記第１ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、複数の第２駆動パルスを前記第２ブリッジ回路の内の前記スイッチ素子に出力して、前記第２ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、前記複数の第１駆動パルスと前記複数の第２駆動パルスとの間の位相差を制御することにより、前記第２ブリッジ回路から出力される直流電圧を制御する、制御部と、
を備え、
前記制御部は、
前記第１ブリッジ回路に入力される第１電圧及び前記負荷の第２電圧に基づいて、前記複数の第１駆動パルスのデューティ比を標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする、電源装置。
第１巻線及び第２巻線を含み、前記第１ブリッジ回路から出力される交流電圧が前記第１巻線に入力され、誘起された交流電圧を前記第２巻線から出力する、変圧器と、
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、
複数の第１駆動パルスを前記第１ブリッジ回路の内の前記スイッチ素子に出力して、前記第１ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、複数の第２駆動パルスを前記第２ブリッジ回路の内の前記スイッチ素子に出力して、前記第２ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、前記複数の第１駆動パルスと前記複数の第２駆動パルスとの間の位相差を制御することにより、前記第２ブリッジ回路から出力される直流電圧を制御する、制御部と、
を備え、
前記制御部は、
前記第１ブリッジ回路に入力される第１電圧及び前記負荷の第２電圧に基づいて、前記複数の第１駆動パルスのデューティ比を標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする、電源装置。
【請求項2】
前記制御部は、
前記第１電圧に対する前記第２電圧の比の値に基づいて、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする、請求項１に記載の電源装置。
前記第１電圧に対する前記第２電圧の比の値に基づいて、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする、請求項１に記載の電源装置。
【請求項3】
前記制御部は、
前記比の値が小さくなるほど、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする、請求項２に記載の電源装置。
前記比の値が小さくなるほど、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする、請求項２に記載の電源装置。
【請求項4】
前記制御部は、
前記比の値が１を含む予め定められた範囲内である場合には、前記デューティ比を前記標準値に維持する制御を行う、
ことを特徴とする、請求項２又は３に記載の電源装置。
前記比の値が１を含む予め定められた範囲内である場合には、前記デューティ比を前記標準値に維持する制御を行う、
ことを特徴とする、請求項２又は３に記載の電源装置。
【請求項5】
前記制御部は、
前記位相差に応じて、前記デューティ比を調整する制御を行う、
ことを特徴とする、請求項２から４のいずれか１項に記載の電源装置。
前記位相差に応じて、前記デューティ比を調整する制御を行う、
ことを特徴とする、請求項２から４のいずれか１項に記載の電源装置。
【請求項6】
前記第１ブリッジ回路及び前記第２ブリッジ回路の各々は、３相ブリッジ回路であり、
前記変圧器は、３相変圧器であり、
前記制御部は、
前記第１ブリッジ回路の内の３個のアーム間及び前記第２ブリッジ回路の内の３個のアーム間の位相差を１２０°固定とする制御を行う、
ことを特徴とする、請求項１から５のいずれか１項に記載の電源装置。
前記変圧器は、３相変圧器であり、
前記制御部は、
前記第１ブリッジ回路の内の３個のアーム間及び前記第２ブリッジ回路の内の３個のアーム間の位相差を１２０°固定とする制御を行う、
ことを特徴とする、請求項１から５のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源装置に関する。
【背景技術】
【0002】
特許文献１には、ＤＡＢ（Dual Active Bridge）方式のＤＣ－ＤＣコンバータが記載されている。ＤＡＢは、絶縁が可能であり、昇降圧動作、双方向電力変換が容易に可能である。
【0003】
しかし、ＤＡＢは、入力側（１次側）と出力側（２次側）との間の電圧差が大きい場合、入力側回路内に循環する電流が増大する特性がある。この特性は、出力電流の指令値である、入力側と出力側との間の位相差を０°にしても低下しない。
【0004】
そのため、出力側垂下（短絡）等の著しい入出力電圧差が発生する条件では、電流が流れているほぼ全ての素子において、通常動作範囲時以上の電流増大が発生する。これにより、回路のストレスや損失の著しい増大が発生する問題がある。
【0005】
特許文献２には、アーム内のスイッチ素子の位相（相間の位相）を制御することで上記問題を解決する、スイッチング電源装置が記載されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第５０２７２６４号明細書
【特許文献2】特開２０１８－２６９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
３相の電源装置では、３相間の位相差が１２０°固定である。従って、特許文献２記載のスイッチング電源装置は、３相の場合に適用できない。
【0008】
本発明は、入力側回路の循環電流を抑制できる、電源装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様の電源装置は、
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、直流電圧を交流電圧に変換して出力する、第１ブリッジ回路と、
第１巻線及び第２巻線を含み、前記第１ブリッジ回路から出力される交流電圧が前記第１巻線に入力され、誘起された交流電圧を前記第２巻線から出力する、変圧器と、
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、
複数の第１駆動パルスを前記第１ブリッジ回路の内の前記スイッチ素子に出力して、前記第１ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、複数の第２駆動パルスを前記第２ブリッジ回路の内の前記スイッチ素子に出力して、前記第２ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、前記複数の第１駆動パルスと前記複数の第２駆動パルスとの間の位相差を制御することにより、前記第２ブリッジ回路から出力される直流電圧を制御する、制御部と、
を備え、
前記制御部は、
前記第１ブリッジ回路に入力される第１電圧及び前記負荷の第２電圧に基づいて、前記複数の第１駆動パルスのデューティ比を標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする。
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、直流電圧を交流電圧に変換して出力する、第１ブリッジ回路と、
第１巻線及び第２巻線を含み、前記第１ブリッジ回路から出力される交流電圧が前記第１巻線に入力され、誘起された交流電圧を前記第２巻線から出力する、変圧器と、
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、
複数の第１駆動パルスを前記第１ブリッジ回路の内の前記スイッチ素子に出力して、前記第１ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、複数の第２駆動パルスを前記第２ブリッジ回路の内の前記スイッチ素子に出力して、前記第２ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、前記複数の第１駆動パルスと前記複数の第２駆動パルスとの間の位相差を制御することにより、前記第２ブリッジ回路から出力される直流電圧を制御する、制御部と、
を備え、
前記制御部は、
前記第１ブリッジ回路に入力される第１電圧及び前記負荷の第２電圧に基づいて、前記複数の第１駆動パルスのデューティ比を標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする。
【0010】
前記電源装置において、
前記制御部は、
前記第１電圧に対する前記第２電圧の比の値に基づいて、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする。
前記制御部は、
前記第１電圧に対する前記第２電圧の比の値に基づいて、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする。
【0011】
前記電源装置において、
前記制御部は、
前記比の値が小さくなるほど、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする。
前記制御部は、
前記比の値が小さくなるほど、前記デューティ比を前記標準値よりも小さくする又は大きくする制御を行う、
ことを特徴とする。
【0012】
前記電源装置において、
前記制御部は、
前記比の値が１を含む予め定められた範囲内である場合には、前記デューティ比を前記標準値に維持する制御を行う、
ことを特徴とする。
前記制御部は、
前記比の値が１を含む予め定められた範囲内である場合には、前記デューティ比を前記標準値に維持する制御を行う、
ことを特徴とする。
【0013】
前記電源装置において、
前記制御部は、
前記位相差に応じて、前記デューティ比を調整する制御を行う、
ことを特徴とする。
前記制御部は、
前記位相差に応じて、前記デューティ比を調整する制御を行う、
ことを特徴とする。
【0014】
前記電源装置において、
前記第１ブリッジ回路及び前記第２ブリッジ回路の各々は、３相ブリッジ回路であり、
前記変圧器は、３相変圧器であり、
前記制御部は、
前記第１ブリッジ回路の内の３個のアーム間及び前記第２ブリッジ回路の内の３個のアーム間の位相差を１２０°固定とする制御を行う、
ことを特徴とする。
前記第１ブリッジ回路及び前記第２ブリッジ回路の各々は、３相ブリッジ回路であり、
前記変圧器は、３相変圧器であり、
前記制御部は、
前記第１ブリッジ回路の内の３個のアーム間及び前記第２ブリッジ回路の内の３個のアーム間の位相差を１２０°固定とする制御を行う、
ことを特徴とする。
【発明の効果】
【0015】
本発明の一態様の電源装置は、入力側回路の循環電流を抑制できるという効果を奏する。
【図面の簡単な説明】
【0016】
【発明を実施するための形態】
【0017】
以下に、本発明の電源装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【0018】
＜実施の形態＞
（全体構成）
図１は、実施の形態の電源装置の構成を示す図である。電源装置１は、ＤＡＢ（Dual Active Bridge）方式であり、双方向のＤＣ－ＤＣコンバータである。実施の形態では、電源装置１は、電源２から出力されコンデンサ３で平滑化後の直流の電圧Ｖｉｎの供給を受けて、直流の電圧Ｖｏｕｔを負荷４に出力するものとする。
（全体構成）
図１は、実施の形態の電源装置の構成を示す図である。電源装置１は、ＤＡＢ（Dual Active Bridge）方式であり、双方向のＤＣ－ＤＣコンバータである。実施の形態では、電源装置１は、電源２から出力されコンデンサ３で平滑化後の直流の電圧Ｖｉｎの供給を受けて、直流の電圧Ｖｏｕｔを負荷４に出力するものとする。
【0019】
電圧Ｖｉｎが、本開示の「第１電圧」の一例に相当する。電圧Ｖｏｕｔが、本開示の「第２電圧」の一例に相当する。
【0020】
電源装置１は、第１電圧センサ１１と、１次側の第１ブリッジ回路１２と、リアクトル１３と、トランス１４と、２次側の第２ブリッジ回路１５と、コンデンサ１６と、第２電圧センサ１７と、制御部１８と、を含む。
【0021】
第１電圧センサ１１は、電圧Ｖｉｎを検出して、制御部１８に出力する。
【0022】
第１ブリッジ回路１２は、トランジスタＴｒ１からＴｒ４までを含む単相フルブリッジ回路である。
【0023】
なお、実施の形態では、第１ブリッジ回路１２は単相フルブリッジ回路としたが、本開示はこれに限定されない。第１ブリッジ回路１２は、３個のアームを含む３相ブリッジ回路であっても良い。
【0024】
本開示では、各トランジスタがＭＯＳＦＥＴであることとしたが、これに限定されない。各トランジスタは、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））などでも良い。
【0025】
各トランジスタは、積極的に電流を流すことができる寄生ダイオード（ボディダイオード）を有する、又は、逆並列にダイオードが接続されている。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。
【0026】
トランジスタＴｒ１のソースは、トランジスタＴｒ２のドレインに電気的に接続されている。トランジスタＴｒ１のドレインは、トランジスタＴｒ３のドレインに電気的に接続されている。トランジスタＴｒ３のソースは、トランジスタＴｒ４のドレインに電気的に接続されている。トランジスタＴｒ２のソースは、トランジスタＴｒ４のソースに電気的に接続されている。
【0027】
トランジスタＴｒ１からＴｒ４までの各々が、本開示の「スイッチ素子」の一例に相当する。
【0028】
トランジスタＴｒ１及びＴｒ３の各々が、本開示の「ハイサイドのスイッチ素子」の一例に相当する。トランジスタＴｒ２及びＴｒ４の各々が、本開示の「ローサイドのスイッチ素子」の一例に相当する。
【0029】
トランジスタＴｒ１及びＴｒ２が、本開示の「アーム」の一例に相当する。同様に、トランジスタＴｒ３及びＴｒ４が、本開示の「アーム」の一例に相当する。
【0030】
トランジスタＴｒ１のドレインとトランジスタＴｒ３のドレインとの接続点が、第１ブリッジ回路１２の一方の入力端子１２ａである。トランジスタＴｒ２のソースとトランジスタＴｒ４のソースとの接続点が、第１ブリッジ回路１２の他方の入力端子１２ｂである。
【0031】
トランジスタＴｒ１のソースとトランジスタＴｒ２のドレインとの接続点が、第１ブリッジ回路１２の一方の出力端子１２ｃである。トランジスタＴｒ３のソースとトランジスタＴｒ４のドレインとの接続点が、第１ブリッジ回路１２の他方の出力端子１２ｄである。
【0032】
入力端子１２ａは、コンデンサ３の一端（高電位側端）に電気的に接続されている。入力端子１２ｂは、コンデンサ３の他端（低電位側端）に電気的に接続されている。
【0033】
入力端子１２ａと入力端子１２ｂとの間には、電圧Ｖｉｎが供給される。
【0034】
リアクトル１３の一端は、出力端子１２ｃに電気的に接続されている。なお、実施の形態では、リアクトル１３を１次側に配置したが、本開示はこれに限定されない。リアクトル１３は、２次側に配置しても良いし、１次側及び２次側の両方に配置しても良い。
【0035】
トランス１４は、第１巻線１４ａと、第２巻線１４ｂと、コア１４ｃと、を含む。第１巻線１４ａ及び第２巻線１４ｂは、コア１４ｃに巻回されている。
【0036】
トランス１４が、本開示の「変圧器」の一例に相当する。
【0037】
なお、実施の形態では、トランス１４は単相トランスとしたが、本開示はこれに限定されない。トランス１４は、第１ブリッジ回路１２及び第２ブリッジ回路１５が３相ブリッジ回路である場合には、３相トランスとすると良い。
【0038】
第１巻線１４ａと第２巻線１４ｂとの巻数比は、１：１が例示されるが、本開示はこれに限定されない。
【0039】
第１巻線１４ａの一端は、リアクトル１３の他端に電気的に接続されている。第１巻線１４ａの他端は、出力端子１２ｄに電気的に接続されている。
【0040】
第１ブリッジ回路１２は、電圧Ｖｉｎ、又は、電圧－Ｖｉｎを、出力端子１２ｃと出力端子１２ｄとの間に出力する。
【0041】
例えば、第１ブリッジ回路１２は、トランジスタＴｒ１及びトランジスタＴｒ４がオン状態、且つ、トランジスタＴｒ２及びトランジスタＴｒ３がオフ状態に制御されている場合、電圧Ｖｉｎを、出力端子１２ｃと出力端子１２ｄとの間に出力する。
【0042】
また例えば、第１ブリッジ回路１２は、トランジスタＴｒ１及びトランジスタＴｒ４がオフ状態、且つ、トランジスタＴｒ２及びトランジスタＴｒ３がオン状態に制御されている場合、電圧－Ｖｉｎを、出力端子１２ｃと出力端子１２ｄとの間に出力する。
【0043】
第２ブリッジ回路１５は、トランジスタＴｒ５からＴｒ８までを含む単相フルブリッジ回路である。
【0044】
なお、実施の形態では、第２ブリッジ回路１５は単相フルブリッジ回路としたが、本開示はこれに限定されない。第２ブリッジ回路１５は、３個のアームを含む３相ブリッジ回路であっても良い。
【0045】
トランジスタＴｒ５のソースは、トランジスタＴｒ６のドレインに電気的に接続されている。トランジスタＴｒ５のドレインは、トランジスタＴｒ７のドレインに電気的に接続されている。トランジスタＴｒ７のソースは、トランジスタＴｒ８のドレインに電気的に接続されている。トランジスタＴｒ６のソースは、トランジスタＴｒ８のソースに電気的に接続されている。
【0046】
トランジスタＴｒ５からＴｒ８までの各々が、本開示の「スイッチ素子」の一例に相当する。
【0047】
トランジスタＴｒ５及びＴｒ７の各々が、本開示の「ハイサイドのスイッチ素子」の一例に相当する。トランジスタＴｒ６及びＴｒ８の各々が、本開示の「ローサイドのスイッチ素子」の一例に相当する。
【0048】
トランジスタＴｒ５及びＴｒ６が、本開示の「アーム」の一例に相当する。同様に、トランジスタＴｒ７及びＴｒ８が、本開示の「アーム」の一例に相当する。
【0049】
トランジスタＴｒ５のソースとトランジスタＴｒ６のドレインとの接続点が、第２ブリッジ回路１５の一方の入力端子１５ａである。トランジスタＴｒ７のソースとトランジスタＴｒ８のドレインとの接続点が、第２ブリッジ回路１５の他方の入力端子１５ｂである。
【0050】
トランジスタＴｒ５のドレインとトランジスタＴｒ７のドレインとの接続点が、第２ブリッジ回路１５の一方の出力端子１５ｃである。トランジスタＴｒ６のソースとトランジスタＴｒ８のソースとの接続点が、第２ブリッジ回路１５の他方の出力端子１５ｄである。
【0051】
入力端子１５ａは、第２巻線１４ｂの一端に電気的に接続されている。入力端子１５ｂは、第２巻線１４ｂの他端に電気的に接続されている。
【0052】
出力端子１５ｃは、コンデンサ１６の一端（高電位側端）に電気的に接続されている。出力端子１５ｄは、コンデンサ１６の他端（低電位側端）に電気的に接続されている。
【0053】
コンデンサ１６の電圧が、電圧Ｖｏｕｔである。コンデンサ１６の一端（高電位側端）は、負荷４の一端（高電位側端）に電気的に接続されている。コンデンサ１６の他端（低電位側端）は、負荷４の他端（低電位側端）に電気的に接続されている。
【0054】
第２電圧センサ１７は、電圧Ｖｏｕｔを検出して、制御部１８に出力する。
【0055】
制御部１８は、第１ブリッジ回路１２及び第２ブリッジ回路１５を制御する。
【0056】
例えば、制御部１８は、トランジスタＴｒ１からＴｒ８までのスイッチング周波数を同一、且つ、デューティ比を０．５に制御することが例示される。
【0057】
デューティ比は、制御の１周期に対するスイッチ素子のオン時間（又はオフ時間）の比率である。本開示では、デューティ比は、制御の１周期に対するハイサイドのトランジスタＴｒ１及びＴｒ３のオン時間（ローサイドのトランジスタＴｒ２及びＴｒ４のオフ時間）とする。
【0058】
また、ＤＡＢでは、入力側ブリッジ回路と出力側ブリッジ回路との間の位相差が出力電流の指令値である。従って、制御部１８は、第１ブリッジ回路１２と第２ブリッジ回路１５との間の位相差を制御することにより、出力電流（電力）を制御する。
【0059】
（比較例の制御）
特許文献１では、駆動パルス（ゲート信号）のデューティ比が０．５（以降、「標準値」と称する）とされている。
特許文献１では、駆動パルス（ゲート信号）のデューティ比が０．５（以降、「標準値」と称する）とされている。
【0060】
図２は、比較例の電源装置の１次側の各部の波形を示す図である。図２は、負荷４が短絡状態（電圧Ｖｏｕｔが０Ｖ）、且つ、トランジスタＴｒ１からＴｒ８までのデューティ比が標準値の場合の、電源装置１の１次側の各部の波形を示す図である。なお、負荷４が短絡状態であり、トランジスタＴｒ５からＴｒ８までのゲート信号は、どのようになっていても結果に差異が発生しない（入力端子１５ａ及び入力端子１５ｂ側に電圧が発生しない）ので、図示及び説明を省略する。
【0061】
波形１０１は、トランジスタＴｒ１のゲートに入力される駆動パルスを示す。波形１０２は、トランジスタＴｒ２のゲートに入力される駆動パルスを示す。波形１０３は、トランジスタＴｒ３のゲートに入力される駆動パルスを示す。波形１０４は、トランジスタＴｒ４のゲートに入力される駆動パルスを示す。波形１０５は、リアクトル１３に印加される電圧を示す。波形１０６は、リアクトル１３に流れる電流を示す。
【0062】
なお、図２では、デッドタイムの記載を省略している。
【0063】
タイミングｔ０からタイミングｔ２までの期間が、制御の１周期である。トランジスタＴｒ１からＴｒ８までのデューティ比が標準値の場合であるので、タイミングｔ０からタイミングｔ１までの期間と、タイミングｔ１からタイミングｔ２までの期間と、は同じ長さである。
【0064】
タイミングｔ０において、波形１０１で示すように、トランジスタＴｒ１のゲートにハイレベルの駆動パルスが入力される。波形１０２で示すように、トランジスタＴｒ２のゲートにローレベルの駆動パルスが入力される。波形１０３で示すように、トランジスタＴｒ３のゲートにローレベルの駆動パルスが入力される。波形１０４で示すように、トランジスタＴｒ４のゲートにハイレベルの駆動パルスが入力される。
【0065】
このとき、波形１０５で示すように、リアクトル１３には、電圧Ｖｉｎが印加される。従って、波形１０６で示すように、リアクトル１３に流れるリアクトル電流は、直線状に増加する。
【0066】
タイミングｔ１において、波形１０１で示すように、トランジスタＴｒ１のゲートにローレベルの駆動パルスが入力される。波形１０２で示すように、トランジスタＴｒ２のゲートにハイレベルの駆動パルスが入力される。波形１０３で示すように、トランジスタＴｒ３のゲートにハイレベルの駆動パルスが入力される。波形１０４で示すように、トランジスタＴｒ４のゲートにローレベルの駆動パルスが入力される。
【0067】
このとき、波形１０５で示すように、リアクトル１３には、電圧－Ｖｉｎが印加される。従って、波形１０６で示すように、リアクトル１３に流れるリアクトル電流は、直線状に減少する。
【0068】
比較例は、電圧Ｖｉｎに対する電圧Ｖｏｕｔの比の値が小さい場合（或いは、電圧Ｖｉｎと電圧Ｖｏｕｔとの間の電圧差が大きい場合）に、波形１０５で示すように、１周期の全体にわたって、リアクトル１３に電圧を印加する。従って、比較例では、波形１０６で示すように、リアクトル１３に大きなリアクトル電流（循環電流）が流れる。
【0069】
（実施の形態の制御）
実施の形態では、制御部１８は、電圧Ｖｉｎに対する電圧Ｖｏｕｔの比の値（以降、「入出力電圧比」と称する場合がある）に基づいて、１次側のトランジスタＴｒ１からＴｒ４までに与える駆動パルスのデューティ比を標準値よりも小さく、或いは、大きくする。
実施の形態では、制御部１８は、電圧Ｖｉｎに対する電圧Ｖｏｕｔの比の値（以降、「入出力電圧比」と称する場合がある）に基づいて、１次側のトランジスタＴｒ１からＴｒ４までに与える駆動パルスのデューティ比を標準値よりも小さく、或いは、大きくする。
【0070】
なお、リアクトル１３に電圧が印加される期間の観点では、駆動パルスのデューティ比を標準値よりも小さくすることと、大きくすることとは、等価である。例えば、駆動パルスのデューティ比を０．９にする場合と、駆動パルスのデューティ比を０．１にする場合とは、リアクトル１３に電圧が印加される期間が同じになるので、等価である。
【0071】
図３は、実施の形態の電源装置の制御部の機能ブロックを示す図である。
【0072】
制御部１８は、偏差算出部２１と、位相差算出部２２と、デューティ比算出部２３と、信号出力部２４と、パルス生成部２５と、１次側パルス駆動部２６と、２次側パルス駆動部２７と、を含む。
【0073】
偏差算出部２１は、電圧指令値Ｖｃｏｍから電圧Ｖｏｕｔを減算することにより、電圧指令値Ｖｃｏｍと電圧Ｖｏｕｔとの間の偏差εを算出する。
【0074】
位相差算出部２２は、偏差εに基づいて、１次側の第１ブリッジ回路１２と２次側の第２ブリッジ回路１５との間の位相差φを算出する。先に説明したように、ＤＡＢでは、１次側の第１ブリッジ回路１２と２次側の第２ブリッジ回路１５との間の位相差φによって、電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔが制御される。
【0075】
デューティ比算出部２３は、電圧Ｖｉｎ及び電圧Ｖｏｕｔに基づき、位相差φを加味し、デューティ比を算出する。
【0076】
【0077】
図４において、波形１１１は、１次側のトランジスタＴｒ１からＴｒ４までに入力される駆動パルスのデューティ比を標準値よりも小さくする場合の、入出力電圧比とデューティ比との関係の一例を示す。波形１１２は、１次側のトランジスタＴｒ１からＴｒ４までに入力される駆動パルスのデューティ比を標準値よりも大きくする場合の、入出力電圧比とデューティ比との関係の一例を示す。
【0078】
デューティ比算出部２３は、波形１１１及び１１２に示すように、入出力電圧比が１．０から０．９までの間は、不感帯１１３としても良い。
【0079】
デューティ比算出部２３は、入出力電圧比が１．０から０．９までの間は、デューティ比を０．５（標準値）とすることが、例示される。
【0080】
波形１１１で示すように、デューティ比算出部２３は、入出力電圧比が０．９よりも小さくなるほど、デューティ比を小さくすることが、例示される。
【0081】
波形１１１で示すように、デューティ比算出部２３は、デューティ比を直線状に減少させているが、本開示はこれに限定されない。デューティ比算出部２３は、デューティ比を単調減少させると良い。
【0082】
波形１１２で示すように、デューティ比算出部２３は、入出力電圧比が０．９よりも小さくなるほど、デューティ比を大きくすることが、例示される。
【0083】
波形１１２で示すように、デューティ比算出部２３は、デューティ比を直線状に増加させているが、本開示はこれに限定されない。デューティ比算出部２３は、デューティ比を単調増加させると良い。
【0084】
図５において、波形１１６は、１次側のトランジスタＴｒ１からＴｒ４までに入力される駆動パルスのデューティ比を標準値よりも小さくする場合の、入出力電圧比とデューティ比との関係の一例を示す。波形１１７は、１次側のトランジスタＴｒ１からＴｒ４までに入力される駆動パルスのデューティ比を標準値よりも大きくする場合の、入出力電圧比とデューティ比との関係の一例を示す。
【0085】
波形１１６で示すように、デューティ比算出部２３は、入出力電圧比が１．０よりも小さくなるほど、デューティ比を小さくすることが、例示される。
【0086】
波形１１６で示すように、デューティ比算出部２３は、デューティ比を直線状に減少させているが、本開示はこれに限定されない。デューティ比算出部２３は、デューティ比を単調減少させると良い。
【0087】
波形１１７で示すように、デューティ比算出部２３は、入出力電圧比が１．０よりも小さくなるほど、デューティ比を大きくすることが、例示される。
【0088】
波形１１７で示すように、デューティ比算出部２３は、デューティ比を直線状に増加させているが、本開示はこれに限定されない。デューティ比算出部２３は、デューティ比を単調増加させると良い。
【0089】
デューティ比算出部２３は、波形１１６及び１１７に示すように、不感帯１１３（図４参照）を無くしても良い。
【0090】
ところで、位相差φが０°でない場合というのは、負荷４側に電力を出力することが要求されている場合である。
【0091】
【0092】
【0093】
再び図３を参照すると、信号出力部２４は、デューティ比算出部２３によって算出されたデューティ比を夫々有するとともに、互いの間に位相差φを有する、第１信号Ｓ１及び第２信号Ｓ２を出力する。第１信号Ｓ１は、１次側のトランジスタＴｒ１からＴｒ４までのゲートに入力される駆動パルスの基になる基準信号である。第２信号Ｓ２は、２次側のトランジスタＴｒ５からＴｒ８までのゲートに入力される駆動パルスの基になる基準信号である。
【0094】
パルス生成部２５は、第１信号Ｓ１に基づいて、１次側のトランジスタＴｒ１からＴｒ４までのゲートに入力される波形を夫々有する４つのパルスを含む第１パルス群Ｓ３を生成する。パルス生成部２５は、第２信号Ｓ２に基づいて、２次側のトランジスタＴｒ５からＴｒ８までのゲートに入力される波形を夫々有する４つのパルスを含む第２パルス群Ｓ４を生成する。
【0095】
１次側パルス駆動部２６は、第１パルス群Ｓ３の電圧レベルを変換した第１駆動パルス群Ｓ５を、トランジスタＴｒ１からＴｒ４までのゲートに出力する。
【0096】
２次側パルス駆動部２７は、第２パルス群Ｓ４の電圧レベルを変換した第２駆動パルス群Ｓ６を、トランジスタＴｒ５からＴｒ８までのゲートに出力する。
【0097】
図６は、実施の形態の電源装置の１次側の各部の波形を示す図である。図６は、負荷４が短絡状態（電圧Ｖｏｕｔが０Ｖ）、且つ、トランジスタＴｒ１からＴｒ８までのデューティ比が０．９（０．１と等価）の場合の、電源装置の１次側の各部の波形を示す図である。なお、負荷４が短絡状態であり、トランジスタＴｒ５からＴｒ８までのゲート信号は、どのようになっていても結果に差異が発生しない（入力端子１５ａ及び入力端子１５ｂ側に電圧が発生しない）ので、図示及び説明を省略する。
【0098】
波形１２１は、トランジスタＴｒ１のゲートに入力される駆動パルスを示す。波形１２２は、トランジスタＴｒ２のゲートに入力される駆動パルスを示す。波形１２３は、トランジスタＴｒ３のゲートに入力される駆動パルスを示す。波形１２４は、トランジスタＴｒ４のゲートに入力される駆動パルスを示す。波形１２５は、リアクトル１３に印加される電圧を示す。波形１２６は、リアクトル１３に流れる電流を示す。
【0099】
なお、図６では、デッドタイムの記載を省略している。
【0100】
タイミングｔ１０からタイミングｔ１４までの期間が、制御の１周期である。
【0101】
図６では、波形１２１から波形１２４までの位相は、比較例のままで変更していない。但し、本開示はこれに限定されない。波形１２１から波形１２４までの位相は、変更しても良い。
【0102】
タイミングｔ１０において、波形１２１で示すように、トランジスタＴｒ１のゲートにハイレベルの駆動パルスが入力される。波形１２２で示すように、トランジスタＴｒ２のゲートにローレベルの駆動パルスが入力される。波形１２３で示すように、トランジスタＴｒ３のゲートにハイレベルの駆動パルスが入力される。波形１２４で示すように、トランジスタＴｒ４のゲートにローレベルの駆動パルスが入力される。
【0103】
このとき、波形１２５で示すように、リアクトル１３には、電圧が印加されない。従って、波形１２６で示すように、リアクトル１３に流れるリアクトル電流は、増加も減少もしない。
【0104】
タイミングｔ１１において、波形１２１で示すように、トランジスタＴｒ１のゲートにハイレベルの駆動パルスが入力される。波形１２２で示すように、トランジスタＴｒ２のゲートにローレベルの駆動パルスが入力される。波形１２３で示すように、トランジスタＴｒ３のゲートにローレベルの駆動パルスが入力される。波形１２４で示すように、トランジスタＴｒ４のゲートにハイレベルの駆動パルスが入力される。
【0105】
このとき、波形１２５で示すように、リアクトル１３には、電圧Ｖｉｎが印加される。従って、波形１２６で示すように、リアクトル１３に流れるリアクトル電流は、直線状に増加する。
【0106】
タイミングｔ１２において、波形１２１で示すように、トランジスタＴｒ１のゲートにハイレベルの駆動パルスが入力される。波形１２２で示すように、トランジスタＴｒ２のゲートにローレベルの駆動パルスが入力される。波形１２３で示すように、トランジスタＴｒ３のゲートにハイレベルの駆動パルスが入力される。波形１２４で示すように、トランジスタＴｒ４のゲートにローレベルの駆動パルスが入力される。
【0107】
このとき、波形１２５で示すように、リアクトル１３には、電圧が印加されない。従って、波形１２６で示すように、リアクトル１３に流れるリアクトル電流は、増加も減少もしない。
【0108】
タイミングｔ１３において、波形１２１で示すように、トランジスタＴｒ１のゲートにローレベルの駆動パルスが入力される。波形１２２で示すように、トランジスタＴｒ２のゲートにハイレベルの駆動パルスが入力される。波形１２３で示すように、トランジスタＴｒ３のゲートにハイレベルの駆動パルスが入力される。波形１２４で示すように、トランジスタＴｒ４のゲートにローレベルの駆動パルスが入力される。
【0109】
このとき、波形１２５で示すように、リアクトル１３には、電圧－Ｖｉｎが印加される。従って、波形１２６で示すように、リアクトル１３に流れるリアクトル電流は、直線状に減少する。
【0110】
実施の形態の電源装置１は、波形１２５で示すように、１周期の１０分の２の期間だけ、リアクトル１３に電圧を印加する。つまり、実施の形態の電源装置１は、比較例（図２の波形１０６参照）と比較して、リアクトル１３に電圧が印加される期間を抑制できる。従って、実施の形態の電源装置１は、波形１２６で示すように、比較例と比較して、リアクトル１３に流れるリアクトル電流を抑制できる。
【0111】
図７は、実施の形態の、デューティ比と第１ブリッジ回路の出力交流電圧の実効値との関係を示す図である。１次側の第１ブリッジ回路１２の出力交流電圧の実効値は、デューティ比が標準値（０．５）の場合の出力交流電圧の値を１として、正規化している。
【0112】
波形１３１に示すように、デューティ比が標準値から大きくなるほど又は小さくなるほど、１次側の第１ブリッジ回路１２の出力交流電圧の実効値は、小さくなる。つまり、デューティ比が標準値から大きくなるほど又は小さくなるほど、リアクトル１３に印加される電圧の実効値が、抑制される。従って、リアクトル１３に流れるリアクトル電流が、抑制される。
【0113】
以上説明したように、実施の形態の電源装置１は、入出力電圧比が小さい場合の、１次側回路の循環電流を抑制できる。
【0114】
これにより、実施の形態の電源装置１は、１次側の回路のストレスや損失の著しい増大を抑制することができる。
【0115】
なお、制御部１８は、入出力電圧比に代えて、電圧Ｖｉｎと電圧Ｖｏｕｔとの差である入出力電圧差に基づいて、デューティ比を標準値よりも小さくする又は大きくすることとしても良い。つまり、制御部１８は、入出力電圧差が大きくなるほど、デューティ比を標準値よりも小さくする又は大きくすることとしても良い。
【0116】
また、本開示は、トランジスタＴｒ１からＴｒ４までに入力される駆動パルスの位相の変更を必要とせず、デューティ比だけを変更すれば足りる。従って、本開示は、第１ブリッジ回路１２の内の３個のアーム間及び第２ブリッジ回路１５の内の３個のアーム間の位相差が１２０°固定である３相ＤＡＢにも、適用可能である。
【0117】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0118】
１ 電源装置
２ 電源
３、１６ コンデンサ
４ 負荷
１１ 第１電圧センサ
１２ 第１ブリッジ回路
１３ リアクトル
１４ トランス
１５ 第２ブリッジ回路
１７ 第２電圧センサ
１８ 制御部
２１ 偏差算出部
２２ 位相差算出部
２３ デューティ比算出部
２４ 信号出力部
２５ パルス生成部
２６ １次側パルス駆動部
２７ ２次側パルス駆動部
２ 電源
３、１６ コンデンサ
４ 負荷
１１ 第１電圧センサ
１２ 第１ブリッジ回路
１３ リアクトル
１４ トランス
１５ 第２ブリッジ回路
１７ 第２電圧センサ
１８ 制御部
２１ 偏差算出部
２２ 位相差算出部
２３ デューティ比算出部
２４ 信号出力部
２５ パルス生成部
２６ １次側パルス駆動部
２７ ２次側パルス駆動部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】