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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023082754
(43)【公開日】2023-06-15
(54)【発明の名称】電源制御装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20230608BHJP
【ＦＩ】
H02M3/155 C
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021196652
(22)【出願日】2021-12-03
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】和智 貴嗣
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA20
5H730AS05
5H730BB13
5H730BB57
5H730EE13
5H730FD01
5H730FD11
5H730FD26
5H730FG05
5H730XX04
5H730XX15
5H730XX26
5H730XX35
5H730XX43
5H730ZZ13
(57)【要約】
【課題】回路規模の増加を抑制しつつ、ハイサイドスイッチ素子に流れる過電流に対する保護機能の高精度化を行うことができる電源制御装置を提供する。
【解決手段】ハイサイド過電流保護部（２２）は、オン状態のハイサイドスイッチ素子（Ｍ１）に流れる過電流を検出可能に構成される過電流検出部（２２Ａ）と、前記過電流検出部から出力される検出信号（ＨＤＥＴ）に基づき保護制御を実行可能に構成される保護制御部（２２Ｂ）と、を有し、通常動作において前記過電流検出部により前記過電流が検出された場合、スイッチング制御部（１７，１８）は、前記ハイサイドスイッチ素子をオフ状態、ローサイドスイッチ素子（Ｍ２）をオン状態へ切り替え、前記保護制御部による制御に基づき第１オントリガー信号（ＳＥＴ１）のオントリガーを少なくとも１回無視する。
【選択図】図９
【解決手段】ハイサイド過電流保護部（２２）は、オン状態のハイサイドスイッチ素子（Ｍ１）に流れる過電流を検出可能に構成される過電流検出部（２２Ａ）と、前記過電流検出部から出力される検出信号（ＨＤＥＴ）に基づき保護制御を実行可能に構成される保護制御部（２２Ｂ）と、を有し、通常動作において前記過電流検出部により前記過電流が検出された場合、スイッチング制御部（１７，１８）は、前記ハイサイドスイッチ素子をオフ状態、ローサイドスイッチ素子（Ｍ２）をオン状態へ切り替え、前記保護制御部による制御に基づき第１オントリガー信号（ＳＥＴ１）のオントリガーを少なくとも１回無視する。
【選択図】図９
【特許請求の範囲】
【請求項1】
入力電圧の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子およびローサイドスイッチ素子と、
前記ローサイドスイッチ素子に接続される第１端を有するインダクタと、
前記インダクタの第２端に接続される出力コンデンサと、を備える同期整流型降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替える契機であるオントリガーを含む第１オントリガー信号を生成可能に構成される第１信号生成回路と、
通常動作において、前記第１オントリガー信号の前記オントリガーごとに前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替え可能に構成されるスイッチング制御部と、
ハイサイド過電流保護部と、
を備え、
前記ハイサイド過電流保護部は、
オン状態の前記ハイサイドスイッチ素子に流れる過電流を検出可能に構成される過電流検出部と、
前記過電流検出部から出力される検出信号に基づき保護制御を実行可能に構成される保護制御部と、
を有し、
前記過電流検出部により前記過電流が検出された場合、前記スイッチング制御部は、前記ハイサイドスイッチ素子をオフ状態、前記ローサイドスイッチ素子をオン状態へ切り替え、前記保護制御部による制御に基づき前記第１オントリガー信号の前記オントリガーを少なくとも１回無視する、電源制御装置。
前記ローサイドスイッチ素子に接続される第１端を有するインダクタと、
前記インダクタの第２端に接続される出力コンデンサと、を備える同期整流型降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替える契機であるオントリガーを含む第１オントリガー信号を生成可能に構成される第１信号生成回路と、
通常動作において、前記第１オントリガー信号の前記オントリガーごとに前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替え可能に構成されるスイッチング制御部と、
ハイサイド過電流保護部と、
を備え、
前記ハイサイド過電流保護部は、
オン状態の前記ハイサイドスイッチ素子に流れる過電流を検出可能に構成される過電流検出部と、
前記過電流検出部から出力される検出信号に基づき保護制御を実行可能に構成される保護制御部と、
を有し、
前記過電流検出部により前記過電流が検出された場合、前記スイッチング制御部は、前記ハイサイドスイッチ素子をオフ状態、前記ローサイドスイッチ素子をオン状態へ切り替え、前記保護制御部による制御に基づき前記第１オントリガー信号の前記オントリガーを少なくとも１回無視する、電源制御装置。
【請求項2】
前記第１オントリガー信号よりも周波数が低い第２オントリガー信号を生成可能に構成される第２信号生成部と、
前記保護制御部から出力される選択信号に応じて、前記第１オントリガー信号と前記第２オントリガー信号のうち一方を選択して前記スイッチング制御部に対して出力可能に構成されるセレクタと、
をさらに備える、請求項１に記載の電源制御装置。
前記保護制御部から出力される選択信号に応じて、前記第１オントリガー信号と前記第２オントリガー信号のうち一方を選択して前記スイッチング制御部に対して出力可能に構成されるセレクタと、
をさらに備える、請求項１に記載の電源制御装置。
【請求項3】
クロック信号を生成するクロック生成部をさらに備え、
前記第１信号生成部は、前記クロック信号のダウンエッジに対するアップエッジを含む前記第１オントリガー信号を生成し、
前記第２信号生成部は、前記クロック信号のダウンエッジに対するアップエッジを含む前記第２オントリガー信号を生成する、請求項２に記載の電源制御装置。
前記第１信号生成部は、前記クロック信号のダウンエッジに対するアップエッジを含む前記第１オントリガー信号を生成し、
前記第２信号生成部は、前記クロック信号のダウンエッジに対するアップエッジを含む前記第２オントリガー信号を生成する、請求項２に記載の電源制御装置。
【請求項4】
前記第１オントリガー信号および前記第２オントリガー信号は、クロック信号であり、
前記オントリガーは、前記クロック信号のアップエッジである、請求項２に記載の電源制御装置。
前記オントリガーは、前記クロック信号のアップエッジである、請求項２に記載の電源制御装置。
【請求項5】
前記保護制御部は、前記過電流検出部により前記過電流が検出された場合、所定時間だけレベルを変化させたワンショットパルスを出力可能に構成されるワンショットパルス生成部として構成され、
当該電源制御装置は、前記ワンショットパルスに基づき前記第１オントリガー信号をマスクするか否かを切り替えるマスク部をさらに備える、請求項１に記載の電源制御装置。
当該電源制御装置は、前記ワンショットパルスに基づき前記第１オントリガー信号をマスクするか否かを切り替えるマスク部をさらに備える、請求項１に記載の電源制御装置。
【請求項6】
請求項１から請求項５のいずれか１項に記載の電源制御装置と、
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子と、
前記インダクタと、
前記出力コンデンサと、を備える、同期整流型降圧ＤＣ／ＤＣコンバータ。
前記ハイサイドスイッチ素子および前記ローサイドスイッチ素子と、
前記インダクタと、
前記出力コンデンサと、を備える、同期整流型降圧ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源制御装置に関する。
【背景技術】
【0002】
従来、いわゆる同期整流型降圧ＤＣ／ＤＣコンバータが知られている（例えば特許文献１参照）。同期整流型降圧ＤＣ／ＤＣコンバータでは、ハイサイドスイッチ素子とローサイドスイッチ素子をスイッチングすることにより、入力電圧をそれよりも低い出力電圧に変換する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－８９０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
同期整流型降圧ＤＣ／ＤＣコンバータにおいては、入力電圧の印加端とグランド電位の印加端との間にハイサイドスイッチ素子とローサイドスイッチ素子が直列に接続される。ハイサイドスイッチ素子とローサイドスイッチ素子とが接続されるノードには、インダクタの一端が接続される。従来、同期整流型降圧ＤＣ／ＤＣコンバータに用いられる電源ＩＣにおいて、ハイサイドスイッチ素子に流れる過電流に対して保護を行う保護機能を有するものがある。
【0005】
近年、電源ＩＣに対する外付け部品であるインダクタに安価なものを用いる傾向があり、この場合、電源ＩＣ側における過電流検出レベルの高精度化が要求され、補正回路またはトリミング機能の追加など、ＩＣ内部の回路規模が増加する傾向となっている。
【0006】
上記状況に鑑み、本開示は、同期整流型降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、回路規模の増加を抑制しつつ、ハイサイドスイッチ素子に流れる過電流に対する保護機能の高精度化を行うことができる電源制御装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
例えば、本開示に係る電源制御装置は、
入力電圧の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子およびローサイドスイッチ素子と、
前記ローサイドスイッチ素子に接続される第１端を有するインダクタと、
前記インダクタの第２端に接続される出力コンデンサと、を備える同期整流型降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替える契機であるオントリガーを含む第１オントリガー信号を生成可能に構成される第１信号生成回路と、
通常動作において、前記第１オントリガー信号の前記オントリガーごとに前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替え可能に構成されるスイッチング制御部と、
ハイサイド過電流保護部と、
を備え、
前記ハイサイド過電流保護部は、
オン状態の前記ハイサイドスイッチ素子に流れる過電流を検出可能に構成される過電流検出部と、
前記過電流検出部から出力される検出信号に基づき保護制御を実行可能に構成される保護制御部と、
を有し、
前記過電流検出部により前記過電流が検出された場合、前記スイッチング制御部は、前記ハイサイドスイッチ素子をオフ状態、前記ローサイドスイッチ素子をオン状態へ切り替え、前記保護制御部による制御に基づき前記第１オントリガー信号の前記オントリガーを少なくとも１回無視する構成としている。
入力電圧の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子およびローサイドスイッチ素子と、
前記ローサイドスイッチ素子に接続される第１端を有するインダクタと、
前記インダクタの第２端に接続される出力コンデンサと、を備える同期整流型降圧ＤＣ／ＤＣコンバータに用いられる電源制御装置であって、
前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替える契機であるオントリガーを含む第１オントリガー信号を生成可能に構成される第１信号生成回路と、
通常動作において、前記第１オントリガー信号の前記オントリガーごとに前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替え可能に構成されるスイッチング制御部と、
ハイサイド過電流保護部と、
を備え、
前記ハイサイド過電流保護部は、
オン状態の前記ハイサイドスイッチ素子に流れる過電流を検出可能に構成される過電流検出部と、
前記過電流検出部から出力される検出信号に基づき保護制御を実行可能に構成される保護制御部と、
を有し、
前記過電流検出部により前記過電流が検出された場合、前記スイッチング制御部は、前記ハイサイドスイッチ素子をオフ状態、前記ローサイドスイッチ素子をオン状態へ切り替え、前記保護制御部による制御に基づき前記第１オントリガー信号の前記オントリガーを少なくとも１回無視する構成としている。
【発明の効果】
【0008】
本開示に係る電源制御装置によれば、回路規模の増加を抑制しつつ、ハイサイドスイッチ素子に流れる過電流に対する保護機能の高精度化を行うことができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下に、本開示の例示的な実施形態について図面を参照して説明する。
【0011】
＜１．比較例＞
ここでは、後に説明する本開示に係る実施形態との対比をするための比較例について説明する。当該比較例との対比において、本開示の有用な点が明らかになる。
＜＜比較例に係るスイッチング電源装置の構成＞＞
図１は、比較例に係るスイッチング電源装置の構成を示す全体構成図である。図１のスイッチング電源装置ＡＡは、入力電圧Ｖｉｎから入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを生成する同期整流型降圧ＤＣ／ＤＣコンバータとして構成されている。入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔは、正の直流電圧である。スイッチング電源装置ＡＡは、電源制御装置としての電源ＩＣ１と、電源ＩＣ１の外部に設けられたインダクタＬ１、出力コンデンサＣ１、および帰還抵抗Ｒ１，Ｒ２と、を備える。
ここでは、後に説明する本開示に係る実施形態との対比をするための比較例について説明する。当該比較例との対比において、本開示の有用な点が明らかになる。
＜＜比較例に係るスイッチング電源装置の構成＞＞
図１は、比較例に係るスイッチング電源装置の構成を示す全体構成図である。図１のスイッチング電源装置ＡＡは、入力電圧Ｖｉｎから入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを生成する同期整流型降圧ＤＣ／ＤＣコンバータとして構成されている。入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔは、正の直流電圧である。スイッチング電源装置ＡＡは、電源制御装置としての電源ＩＣ１と、電源ＩＣ１の外部に設けられたインダクタＬ１、出力コンデンサＣ１、および帰還抵抗Ｒ１，Ｒ２と、を備える。
【0012】
図２に電源ＩＣ１の外観の例を示す。電源ＩＣ１は、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）であり、電源ＩＣ１を構成する各回路が半導体にて集積化されている。電源ＩＣ１としての電子部品の筐体には、ＩＣ１の外部に対し筐体から露出した外部端子が複数設けられている。なお、図２に示される外部端子の数は例示に過ぎない。
【0013】
電源ＩＣ１に設けられる複数の外部端子の一部として、図１には外部端子ＴＭ１～ＴＭ４が示されている。外部端子ＴＭ１は、入力電圧Ｖｉｎの印加端に接続される。外部端子ＴＭ２は、後述のノードＮＤ１に接続される。外部端子ＴＭ３は、グランド電位の印加端に接続される。外部端子ＴＭ４には後述の帰還電圧Ｖｆｂが印加される。
【0014】
電源ＩＣ１は、出力トランジスタとしてのハイサイドスイッチ素子Ｍ１と、同期整流トランジスタとしてのローサイドスイッチ素子Ｍ２と、制御部１０と、内部電源回路３０と、を備えている。制御部１０に属さず且つ内部電源回路３０と異なるブロック（リセット回路、保護回路等）がさらに電源ＩＣ１に含まれうるが、ここでは、必要の無い限り、当該ブロックの図示および機能説明を省略する。ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２は、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））として構成されている。ただし、ハイサイドスイッチ素子Ｍ１をＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）として構成する変形も可能である。なお、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２は、電源ＩＣ１の外部に設けてもよい。
【0015】
スイッチング電源装置ＡＡは、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を用いて同期整流方式にて直流－直流変換を行う。なお、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を含む任意のトランジスタについて、当該トランジスタがオン状態となっている区間をオン区間と称することがあり、当該トランジスタがオフ状態となっている区間をオフ区間と称することがある。
【0016】
ハイサイドスイッチ素子Ｍ１のドレインは外部端子ＴＭ１に接続され、従って入力電圧Ｖｉｎの入力を受ける。ハイサイドスイッチ素子Ｍ１のソースとローサイドスイッチ素子Ｍ２のドレインはノードＮＤ１にて接続される。ローサイドスイッチ素子Ｍ２のソースは外部端子ＴＭ３を介してグランド電位の印加端に接続される。ノードＮＤ１に生じる電圧をスイッチ電圧と称し、符号“Ｖｓｗ”にて表す。インダクタＬ１の一端は外部端子ＴＭ２を介してノードＮＤ１に接続され、インダクタＬ１の他端はノードＮＤ２に接続される。ノードＮＤ２に出力電圧Ｖｏｕｔが生じる。ノードＮＤ２とグランド電位の印加端との間に出力コンデンサＣ１が接続される。また、ノードＮＤ２とグランド電位の印加端との間に帰還抵抗Ｒ１，Ｒ２の直列回路が設けられる。従って、帰還抵抗Ｒ１およびＲ２間の接続ノードには出力電圧Ｖｏｕｔの分圧である帰還電圧Ｖｆｂが生じる。帰還抵抗Ｒ１およびＲ２間の接続ノードが外部端子ＴＭ４に接続されることで、外部端子ＴＭ４に帰還電圧Ｖｆｂが印加される。なお、ハイサイドスイッチ素子Ｍ１をＰＭＯＳトランジスタとして構成する場合にあってはトランジスタのソースおよびドレインの関係が逆になる（即ち、ハイサイドスイッチ素子Ｍ１のソース、ドレインが、夫々、外部端子ＴＭ１、ノードＮＤ１に接続されることになる）。
【0017】
図１において、“ＬＤ”は、ノードＮＤ２とグランド電位の印加端との間に接続される負荷を表している。負荷ＬＤは出力電圧Ｖｏｕｔに基づき駆動される任意の負荷（マイクロコンピュータ等）である。ノードＮＤ２から負荷ＬＤに流れる、負荷ＬＤの消費電流を負荷電流と称し、記号“ＩＬＤ”にて表す。また、インダクタＬ１に流れる電流をインダクタ電流と称し、記号“ＩＬ”にて表す。
【0018】
制御部１０は、帰還電圧Ｖｆｂと、ハイサイドスイッチ素子Ｍ１に流れる電流に応じた後述のスロープ電圧Ｖｓｌｐとに基づき、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のゲート電圧を制御することを通じてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のオン／オフを制御し、これによって出力電圧Ｖｏｕｔを所定の目標電圧（例えば５Ｖ）に安定化させる。図１の制御部１０では、いわゆるカレントモード制御方式にてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を駆動することが可能となっている。内部電源回路３０は、入力電圧Ｖｉｎから所定の内部電源電圧Ｖｒｅｇを生成する。制御部１０内の各回路は内部電源電圧Ｖｒｅｇに基づいて駆動される。
【0019】
制御部１０の内部構成を説明する。制御部１０は、エラーアンプ１１、基準電圧源１２、抵抗１３、コンデンサ１４、スロープ電圧生成部１５、メインコンパレータ１６、制御信号生成部１７、ゲートドライバ１８、クロック生成部１９、セット信号生成部２０、マスク部２１、ハイサイド過電流保護部２２、およびローサイド過電流保護部２３を備えている。なお、制御信号生成部１７とゲートドライバ１８とから、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のスイッチングを行うスイッチング制御部が構成される。
【0020】
エラーアンプ１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１の反転入力端子（－）には外部端子ＴＭ４に加わる帰還電圧Ｖｆｂが供給される。基準電圧源１２は所定の正の直流電圧である基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆはエラーアンプ１１の非反転入力端子（＋）に入力される。エラーアンプ１１の出力端子は電源ＩＣ１内の配線であるラインＬＮ１に接続される。なお、電源ＩＣ１にソフトスタート機能が設けられる場合には、エラーアンプ１１に対しソフトスタート電圧も入力されるが、当該機能については後述するものとし、ここでは当該機能を無視する。
【0021】
エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電圧Ｖｃｍｐを生成する。ソフトスタート機能を無視した場合、負側対象電圧、正側対象電圧は、夫々、帰還電圧Ｖｆｂ、基準電圧Ｖｒｅｆである。エラーアンプ１１は、負側対象電圧と正側対象電圧との差分に応じた誤差電流信号による電荷をラインＬＮ１に対して入出力することで、ラインＬＮ１に誤差電圧Ｖｃｍｐを生じさせる。具体的にはエラーアンプ１１は、正側対象電圧が負側対象電圧よりも高いときには誤差電圧Ｖｃｍｐが高くなるようにラインＬＮ１に向けて誤差電流信号による電流を出力し、負側対象電圧が正側対象電圧よりも高いときには誤差電圧Ｖｃｍｐが低くなるようにラインＬＮ１からエラーアンプ１１に向けて誤差電流信号による電流を引き込む。負側対象電圧と正側対象電圧との差分の絶対値が増大するにつれて、誤差電流信号による電流の大きさも増大する。
【0022】
ラインＬＮ１とグランド電位の印加端との間には抵抗１３およびコンデンサ１４の直列回路が接続される。当該直列回路は位相補償部として機能し、エラーアンプ１１と協働してラインＬＮ１に誤差電圧Ｖｃｍｐを生じさせる。具体的には抵抗１３の一端がラインＬＮ１に接続され、抵抗１３の他端がコンデンサ１４を介してグランド電位の印加端に接続される。抵抗１３の抵抗値およびコンデンサ１４の静電容量値を適切に設定することにより誤差電圧Ｖｃｍｐの信号位相を補償して出力帰還ループの発振を防ぐことができる。なお、抵抗１３およびコンデンサ１４の双方または一方は、電源ＩＣ１の外部に設けられて、電源ＩＣ１に対して外付け接続されるものであってもよい。
【0023】
スロープ電圧生成部１５は、ハイサイドスイッチ素子Ｍ１のオン区間（すなわち、ハイサイドスイッチ素子Ｍ１がオン状態となっている区間）においてハイサイドスイッチ素子Ｍ１に流れる電流に応じたスロープ電圧Ｖｓｌｐを生成する。
【0024】
メインコンパレータ１６は、スロープ電圧Ｖｓｌｐと誤差電圧Ｖｃｍｐとを比較して比較結果を示す信号ＲＳＴを出力する。メインコンパレータ１６の出力信号ＲＳＴの内、ハイレベルの信号ＲＳＴのみがリセット信号として機能し、ローレベルの信号ＲＳＴはリセット信号に該当しない。以下、メインコンパレータ１６からハイレベルの信号ＲＳＴが出力されることを、リセット信号の発行または出力と表現することがある。メインコンパレータ１６は、スロープ電圧Ｖｓｌｐおよび誤差電圧Ｖｃｍｐに基づきリセット信号を発行するリセット信号生成部として機能する。
【0025】
セット信号生成部２０は、クロック生成部１９により生成されるクロック信号ＣＬＫに基づき信号ＳＥＴ１をマスク部２１に対して出力する。マスク部２１は、通常動作においては信号ＳＥＴ１をマスクせずにそのまま信号ＳＥＴとして制御信号生成部１７に出力する。信号ＳＥＴの内、ハイレベルの信号ＳＥＴのみがセット信号として機能し、ローレベルの信号ＳＥＴはセット信号に該当しない。以下、マスク部２１からハイレベルの信号ＳＥＴが出力されることを、セット信号の発行または出力と表現することがある。セット信号生成部２０は周期的にセット信号ＳＥＴ１を出力できるが、詳細は後述される。
【0026】
制御信号生成部１７は、フリップフロップなどのロジック回路にて構成され、マスク部２１からの信号ＳＥＴとメインコンパレータ１６からの信号ＲＳＴとに基づいて、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のオン／オフ状態を指定する制御信号ＣＮＴを生成および出力する。ゲートドライバ１８は、制御信号ＣＮＴに基づいてハイサイドスイッチ素子Ｍ１のゲート信号Ｇ１およびローサイドスイッチ素子Ｍ２のゲート信号Ｇ２を生成および出力する。
【0027】
図３に、信号ＳＥＴ、ＲＳＴ、ＣＮＴ、Ｇ１およびＧ２の関係を示す。信号ＳＥＴ、ＲＳＴ、ＣＮＴ、Ｇ１およびＧ２の夫々は、ハイレベルとローレベルの何れかをとる二値信号である。
【0028】
信号ＲＳＴがローレベルである状態でハイレベルの信号ＳＥＴが制御信号生成部１７に入力されたとき（すなわちセット信号が発行されたとき）、制御信号ＣＮＴはハイレベルとなり、以後、ハイレベルの信号ＲＳＴが制御信号生成部１７に入力されるまで（すなわちリセット信号が発行されるまで）制御信号ＣＮＴはハイレベルに保持される。
【0029】
信号ＳＥＴがローレベルである状態でハイレベルの信号ＲＳＴが制御信号生成部１７に入力されたとき（すなわちリセット信号が発行されたとき）、制御信号ＣＮＴはローレベルとなり、以後、ハイレベルの信号ＳＥＴが制御信号生成部１７に入力されるまで（すなわちセット信号が発行されるまで）制御信号ＣＮＴはローレベルに保持される。
【0030】
信号ＳＥＴおよびＲＳＴが共にローレベルである区間では、制御信号ＣＮＴは保持されたレベルにて維持される。制御部１０において信号ＳＥＴおよびＲＳＴが同時にハイレベルとなることは無い。
【0031】
ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２から成るブロックを、便宜上、出力段と称する。出力段の状態（すなわちスイッチ電圧Ｖｓｗの状態）は、出力ハイ状態と、出力ロー状態と、Ｈｉ－Ｚ状態の何れかとなる。出力ハイ状態では、Ｍ１、Ｍ２が夫々、オン状態、オフ状態である。出力ロー状態では、Ｍ１、Ｍ２が夫々、オフ状態、オン状態である。Ｈｉ－Ｚ状態では、Ｍ１、Ｍ２が共にオフ状態である。ゲートドライバ１８は、制御信号ＣＮＴがハイレベルである区間では、ゲート信号Ｇ１、Ｇ２を、夫々、ハイレベル、ローレベルとすることで、出力段を出力ハイ状態とし、制御信号ＣＮＴがローレベルである区間では、ゲート信号Ｇ１、Ｇ２を、夫々、ローレベル、ハイレベルとすることで、出力段を出力ロー状態とする。
【0032】
ただし、制御信号ＣＮＴがハイレベルとなっている区間（すなわちハイサイドスイッチ素子Ｍ１がオン状態）において、ハイサイド過電流保護部２２によりハイサイドスイッチ素子Ｍ１に生じる過電流が検出された場合、ハイサイド過電流保護部２２により制御信号生成部１７がリセットされ、制御信号ＣＮＴはローレベルとされる。これにより、ハイサイドスイッチ素子Ｍ１がオフ状態、ローサイドスイッチ素子Ｍ２がオン状態となり、ハイサイドスイッチ素子Ｍ１が保護される。
【0033】
ローサイド過電流保護部２３は、後述するようにハイサイド過電流保護部２２により過電流が検出された場合に保護動作を行う。ハイサイド過電流保護部２２およびローサイド過電流保護部２３の詳細については後述する。
【0034】
上述のように構成された制御部１０は、帰還電圧Ｖｆｂおよびスロープ電圧Ｖｓｌｐに基づき、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を交互にオン、オフとする（即ち、出力段を出力ハイ状態と出力ロー状態間で切り替える）スイッチング動作を行うことで、基準電圧Ｖｒｅｆに応じた目標電圧に出力電圧Ｖｏｕｔを安定化させることができ、スロープ電圧Ｖｓｌｐによる電流情報を用いることで負荷応答性を高めることができる。出力電圧Ｖｏｕｔの情報に加えて（すなわち帰還電圧Ｖｆｂに加えて）電流情報を用いてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を制御する方式はカレントモード制御方式と称され、その制御はカレントモード制御と称される。
【0035】
なお、スイッチング動作において、出力段の状態を出力ハイ状態および出力ロー状態間で切り替える際、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２を通じた貫通電流の発生を抑止すべく、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２が同時にオフとされるデッドタイムが挿入されてもよい。
【0036】
スイッチング動作により、実質的に入力電圧Ｖｉｎのレベルとグランド電位のレベルとでレベルが変動する矩形波状の電圧がスイッチ電圧Ｖｓｗとして現れるが、当該スイッチ電圧ＶｓｗがインダクタＬ１および出力コンデンサＣ１にて平滑化されることで直流の出力電圧Ｖｏｕｔが得られる。
【0037】
スロープ電圧Ｖｓｌｐについて説明を補足する。ハイサイドスイッチ素子Ｍ１のオン区間中においてハイサイドスイッチ素子Ｍ１に流れる電流は、ハイサイドスイッチ素子Ｍ１のオン区間中におけるインダクタ電流ＩＬに等しいため、スロープ電圧Ｖｓｌｐはハイサイドスイッチ素子Ｍ１のオン区間中におけるインダクタ電流ＩＬの情報を示している。すなわち、スロープ電圧Ｖｓｌｐは、ハイサイドスイッチ素子Ｍ１のオン区間中におけるハイサイドスイッチ素子Ｍ１またはインダクタＬ１の電流情報を含んでいる。当該電流情報を含むスロープ電圧Ｖｓｌｐの生成方法として公知の任意の方法を利用できる。
【0038】
図４Ａにスロープ電圧生成部１５の構成の例を示し、図４Ｂにスロープ電圧Ｖｓｌｐに関与する電流および電圧の波形を示す。図４Ａのスロープ電圧生成部１５は、ＩＶ変換部１５Ａと、ランプ電圧生成部１５Ｂと、加算部１５Ｃと、備える。ＩＶ変換部１５Ａは、ハイサイドスイッチ素子Ｍ１のオン区間中にハイサイドスイッチ素子Ｍ１に流れる電流（即ちハイサイドスイッチ素子Ｍ１のオン区間中におけるインダクタ電流ＩＬ）を電圧に変換することにより、当該電流に比例したセンス電圧Ｖｓｎｓを生成する。ランプ電圧生成部１５Ｂは、ハイサイドスイッチ素子Ｍ１のオン区間中において０Ｖを起点に徐々に増加する鋸波状のランプ電圧Ｖｒｍｐを生成する。加算部１５Ｃは、センス電圧Ｖｓｎｓとランプ電圧Ｖｒｍｐの和の電圧をスロープ電圧Ｖｓｌｐとして生成する。ハイサイドスイッチ素子Ｍ１のオン区間以外の区間においてスロープ電圧Ｖｓｌｐは０Ｖである（但し、所定のバイアス電圧値を有していても良い）。周知の如く、ランプ電圧Ｖｒｍｐの加算により、カレントモード制御における出力帰還ループの発振を抑制することができる。
【0039】
＜＜基本スイッチング制御＞＞
次に、負荷電流ＩＬＤが比較的大きい場合に制御部１０にて実行可能な基本スイッチング制御について説明する。
次に、負荷電流ＩＬＤが比較的大きい場合に制御部１０にて実行可能な基本スイッチング制御について説明する。
【0040】
図１に示すように、制御部１０は、所定の基準周波数ｆＣＬＫを有するクロック信号ＣＬＫを生成するクロック生成部１９を備え、セット信号生成部２０は、クロック信号ＣＬＫに基づき信号ＳＥＴ１を生成および出力することができる。図５に示すように、クロック信号ＣＬＫは、基準周波数ｆＣＬＫにてパルスが生じる信号であり、クロック信号ＣＬＫの周期ごとに微小時間だけハイレベルとなるパルスがクロック信号ＣＬＫに生じる。クロック信号ＣＬＫにおいて、ハイレベルとなる区間の間隔は、クロック信号ＣＬＫの１周期分の時間ＴＰ１、即ち基準周波数ｆＣＬＫの逆数と一致する。クロック信号ＣＬＫに基づき信号ＳＥＴ１が生成される場合、クロック信号ＣＬＫのダウンエッジを契機にして信号ＳＥＴ１が所定の微小時間だけハイレベルとなる。即ち、クロック信号ＣＬＫに基づき信号ＳＥＴ１が生成される場合、信号ＳＥＴ１はクロック信号ＣＬＫを上記微小時間だけ時間の遅れ方向にシフトした信号となる。
【0041】
図６に基本スイッチング制御のタイミングチャートを示す。なお、マスク部２１によるマスクは行われないため、信号ＳＥＴ１はそのまま信号ＳＥＴとして制御信号生成部１７に出力される（図６に信号ＳＥＴを示す）。出力段が出力ロー状態であって且つクロック信号ＣＬＫがローレベルであるタイミングｔＡ０を起点にして基本スイッチング制御を説明する。基本スイッチング制御において、タイミングｔＡ０ではスロープ電圧Ｖｓｌｐは０Ｖであり、その後、タイミングｔＡ１にてクロック信号ＣＬＫにパルスが生じるとクロック信号ＣＬＫのダウンエッジを契機として信号ＳＥＴが微小時間だけハイレベルとなる、即ちセット信号が発行される。セット信号の発行を受けて制御信号ＣＮＴがローレベルからハイレベルに切り替わることで出力段は出力ロー状態から出力ハイ状態に切り替わる。出力段が出力ハイ状態である区間では、インダクタ電流ＩＬが徐々に増大してゆき、これに連動してスロープ電圧Ｖｓｌｐも徐々に上昇してゆく。そして、誤差電圧Ｖｃｍｐ未満であったスロープ電圧ＶｓｌｐがタイミングｔＡ２にて誤差電圧Ｖｃｍｐにまで達すると、メインコンパレータ１６の出力信号ＲＳＴがローレベルからハイレベルに切り替わる、即ちリセット信号が発行される。リセット信号の発行を受けて制御信号ＣＮＴがハイレベルからローレベルに切り替わることで出力段は出力ハイ状態から出力ロー状態に切り替わる。出力段が出力ロー状態となると、速やかにスロープ電圧Ｖｓｌｐが０Ｖまで低下するため、信号ＲＳＴはローレベルに戻る。以後、同様の動作が繰り返される。
【0042】
このように、基本スイッチング制御では、基準周波数ｆＣＬＫを有するクロック信号ＣＬＫのダウンエッジに応答してセット信号が発行されることになるため、ハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２は基準周波数ｆＣＬＫにてＰＷＭ制御されることになる。即ち、基本スイッチング制御では、入力電圧Ｖｉｎが基準周波数ｆＣＬＫにてパルス幅変調されることで出力電圧Ｖｏｕｔが得られる。“ＰＷＭ”はパルス幅変調の略語である。
【0043】
＜＜比較例に係る過電流保護機能＞＞
次に、上述した比較例に係る電源ＩＣ１における過電流保護機能について、より具体的に説明する。図７は、当該過電流保護機能に関する構成を示す図である。当該過電流保護機能は、ハイサイドスイッチ素子Ｍ１に流れる過電流に対する保護機能である。なお、以下、ノードＮＤ１から出力コンデンサＣ１側へのインダクタ電流ＩＬが流れる方向を正方向とする。
次に、上述した比較例に係る電源ＩＣ１における過電流保護機能について、より具体的に説明する。図７は、当該過電流保護機能に関する構成を示す図である。当該過電流保護機能は、ハイサイドスイッチ素子Ｍ１に流れる過電流に対する保護機能である。なお、以下、ノードＮＤ１から出力コンデンサＣ１側へのインダクタ電流ＩＬが流れる方向を正方向とする。
【0044】
図７に示すように、ハイサイド過電流保護部２２は、ハイサイドスイッチ素子Ｍ１に流れる過電流を検出するためのコンパレータ２２Ａを有する。コンパレータ２２Ａの非反転入力端（＋）は、ハイサイドスイッチ素子Ｍ１のドレインに接続される。コンパレータ２２Ａの反転入力端（－）は、ハイサイドスイッチ素子Ｍ１のソースを基準とする基準電圧ＨＲＥＦの印加端に接続される。オン状態のハイサイドスイッチ素子Ｍ１に正方向に流れるインダクタ電流ＩＬ１と、ハイサイドスイッチ素子Ｍ１のオン抵抗により、ハイサイドスイッチ素子Ｍ１のドレイン・ソース間電圧が生じる。当該ドレイン・ソース間電圧が基準電圧ＨＲＥＦを上回った場合、過電流が発生したとして、コンパレータ２２Ａからハイレベルの検出信号ＨＤＥＴが出力される。すなわち、コンパレータ２２Ａは、ハイサイドスイッチ素子Ｍ１に流れるインダクタ電流ＩＬ１が基準電圧ＨＲＥＦに対応するハイサイド過電流検出閾値を上回ったことを検出すると、ハイレベルの検出信号ＨＤＥＴを出力する。検出信号ＨＤＥＴは、制御信号生成部１７に対して出力される。
【0045】
また、図７に示すように、ローサイド過電流保護部２３は、コンパレータ２３Ａと、保護制御部２３Ｂと、を有する。コンパレータ２３Ａの反転入力端（－）は、ローサイドスイッチ素子Ｍ２のドレインを基準とする基準電圧ＬＲＥＦの印加端に接続される。コンパレータ２３Ａの非反転入力端（＋）は、ローサイドスイッチ素子Ｍ２のソース（グランド電位の印加端）に接続される。オン状態のローサイドスイッチ素子Ｍ２に正方向に流れるインダクタ電流ＩＬ２と、ローサイドスイッチ素子Ｍ２のオン抵抗により、ローサイドスイッチ素子Ｍ２のドレイン・ソース間電圧は負の電圧となる。上記ドレイン・ソース間電圧の負の電圧の大きさが基準電圧ＬＲＥＦを上回る場合、過電流が発生したとして、コンパレータ２３Ａからハイレベルの検出信号ＬＤＥＴが出力される。すなわち、コンパレータ２３Ａは、ローサイドスイッチ素子Ｍ２に流れるインダクタ電流ＩＬ２が基準電圧ＬＲＥＦに対応するローサイド過電流検出閾値を上回ったことを検出すると、ハイレベルの検出信号ＬＤＥＴを出力する。検出信号ＬＤＥＴは、保護制御部２３Ｂに対して出力される。
【0046】
保護制御部２３は、検出信号ＬＤＥＴを受けて、マスク部２１によるマスクの制御を行う。マスク部２１は、ＡＮＤ回路２１Ａにより構成される。ＡＮＤ回路２１Ａの一方の入力端にセット信号生成部２０から出力される信号ＳＥＴ１が入力され、他方の入力端に保護制御部２３Ｂから出力される制御信号ＬＣＮＴが入力される。制御信号ＬＣＮＴがローレベルとされることで、ＡＮＤ回路２１Ａは、信号ＳＥＴ１のレベルに依らず、ローレベルの信号ＳＥＴを出力し、信号ＳＥＴ１のマスクが行われる。
【0047】
上述したような図７に示す構成における保護動作について説明する。まず、マスク部２１による信号ＳＥＴ１のマスクがされず、信号ＳＥＴと信号ＲＳＴによりスイッチングが行われる通常動作がされているとする。ここで、ハイサイドスイッチ素子Ｍ１がオン状態、ローサイドスイッチ素子Ｍ２がオフ状態のときに、コンパレータ２２Ａによりハイサイドスイッチ素子Ｍ１に流れるインダクタ電流ＩＬ１に過電流が発生したことが検出されると、ハイレベルの検出信号ＨＤＥＴが制御信号生成部１７に対して出力される。これを受けて、制御信号生成部１７は、リセットされ、ローレベルの制御信号ＣＮＴをゲートドライバ１８に対して出力する。これにより、ハイサイドスイッチ素子Ｍ１はオフ状態、ローサイドスイッチ素子Ｍ２はオン状態に切り替えられる。
【0048】
このとき、保護制御部２３Ｂは、コンパレータ２３Ａから出力される検出信号ＬＤＥＴの監視を開始する。上述のようにハイサイドスイッチ素子Ｍ１はオフ状態、ローサイドスイッチ素子Ｍ２はオン状態に切り替えられたときには、検出信号ＬＤＥＴがハイレベルの状態（すなわちローサイドスイッチ素子Ｍ２に流れるインダクタ電流ＩＬ２に過電流が発生している状態）であるため、保護制御部２３Ｂは、ローレベルの制御信号ＬＣＮＴをＡＮＤ回路２１Ａ（マスク部２１）に対して出力する。これにより、信号ＳＥＴ１はマスクされて信号ＳＥＴとして制御信号生成部１７に出力される。従って、通常動作では制御信号ＣＮＴをハイレベルに切り替える契機となる信号ＳＥＴ１のアップエッジによらず、信号ＳＥＴはローレベルを維持され、制御信号ＣＮＴはローレベルに維持される。よって、ハイサイドスイッチ素子Ｍ１のオフ状態、ローサイドスイッチ素子Ｍ２のオン状態は維持される。
【0049】
これにより、ローサイドスイッチ素子Ｍ２に流れるインダクタ電流ＩＬ２の大きさは徐々に減少し、インダクタ電流ＩＬ２がローサイド過電流検出閾値を下回ると、ローレベルの検出信号ＬＤＥＴが保護制御部２３Ｂに対して出力される。これを受け、保護制御部２３Ｂは、制御信号ＬＣＮＴをハイレベルに切り替え、ＡＮＤ回路２１Ａによる信号ＳＥＴ１のマスクが解除される。これにより、信号ＳＥＴ１のアップエッジが発生したときに、信号ＳＥＴのアップエッジが発生し、制御信号生成部１７は、制御信号ＣＮＴをハイレベルに切り替える。従って、ハイサイドスイッチ素子Ｍ１がオン状態、ローサイドスイッチ素子Ｍ２がオフ状態に切り替えられ、通常動作に戻る。
【0050】
このような保護動作によれば、ハイサイドスイッチ素子Ｍ１における過電流が検出された場合に、ローサイドスイッチ素子Ｍ２をオン状態とし、ローサイドスイッチ素子Ｍ２に流れるインダクタ電流ＩＬ２がローレベル過電流検出閾値を下回るまでハイサイドスイッチ素子Ｍ１のオフ状態を維持し、ハイサイドスイッチ素子Ｍ１の保護を行う。
【0051】
しかしながら、このような比較例の構成では、信号ＳＥＴ１をマスクするためだけにローサイド過電流保護部２３を設ける必要があり、回路規模およびコストの増加の要因となる。特に近年、外付け部品であるインダクタＬ１として安価なものを用いる傾向にあり、電源ＩＣ１においてハイサイド側の過電流検出レベルを高精度化する要求があり、ハイサイド過電流保護部２２における補正回路またはトリミング機能の追加などが必要となり、回路規模が増大する傾向にある。このような状況では、ローサイド過電流保護部２３による回路面積およびコストが課題となる。
【0052】
＜２．第１実施形態＞
上記のような比較例における課題に鑑み、以下説明する本開示に係る実施形態が実施される。まず、本開示に係る第１実施形態について説明する。
上記のような比較例における課題に鑑み、以下説明する本開示に係る実施形態が実施される。まず、本開示に係る第１実施形態について説明する。
【0053】
図８は、本開示の第１実施形態に係るスイッチング電源装置ＡＡ１の全体構成を示す図である。スイッチング電源装置ＡＡ１は、電源ＩＣ１０１を備えている。電源ＩＣ１０１に設けられる制御部１０は、上述した比較例との相違として、第１セット信号生成部２０１、第２セット信号生成部２０２、およびセレクタ２４を有しており、比較例におけるローサイド過電流保護部２３は不要である。また、電源ＩＣ１０１においては、ハイサイド過電流保護部２２の構成が後述のように比較例と異なる。上述のような比較例と相違する構成は、ハイサイドスイッチ素子Ｍ１における過電流に対する保護機能に関する構成である。
【0054】
図９に、上記保護機能に関する構成をより具体的に示す。図９に示すように、電源ＩＣ１０１におけるハイサイド過電流保護部２２は、コンパレータ２２Ａと、保護制御部２２Ｂと、を有する。コンパレータ２２Ａは、上述した比較例（図７）におけるものと同様であり、オン状態のハイサイドスイッチ素子Ｍ１に流れる正方向のインダクタ電流ＩＬ１の過電流を検出すると、ハイレベルの検出信号ＨＤＥＴを出力する。検出信号ＨＤＥＴは、制御信号生成部１７とともに保護制御部２２Ｂに対して出力される。
【0055】
保護制御部２２Ｂは、選択信号ＳＥＬをセレクタ２４に対して出力することで、セレクタ２４による選択を制御する。第１セット信号生成部２０１は、クロック生成部１９（図８）により生成されるクロック信号ＣＬＫに基づき第１セット信号ＳＥＴ１を生成する。第２セット信号生成部２０２は、クロック生成部１９により生成されるクロック信号ＣＬＫに基づき第２セット信号ＳＥＴ２を生成する。第２セット信号ＳＥＴ２は、第１セット信号ＳＥＴ１よりも周波数が低い。第１セット信号ＳＥＴ１および第２セット信号ＳＥＴ２の生成方法については、後述する。セレクタ２４は、選択信号ＳＥＬに応じて、信号ＳＥＴ１，ＳＥＴ２のうち一方を選択して信号ＳＥＴとして制御信号生成部１７に対して出力する。
【0056】
図９に示す構成による保護動作について、図１０に示すタイミングチャートを参照して説明する。なお、図１０においては、上段から順に、クロック信号ＣＬＫ、第１セット信号ＳＥＴ１、第２セット信号ＳＥＴ２、信号ＳＥＴ、スイッチ電圧Ｖｓｗ、およびインダクタ電流ＩＬの各波形例を示す。
【0057】
図１０に示すように、クロック信号ＣＬＫに基づき第１セット信号ＳＥＴ１が生成される場合、クロック信号ＣＬＫの毎回のダウンエッジを契機にして第１セット信号ＳＥＴ１が所定の微小時間だけハイレベルとなる。即ち、クロック信号ＣＬＫに基づき第１セット信号ＳＥＴ１が生成される場合、第１セット信号ＳＥＴ１はクロック信号ＣＬＫを上記微小時間だけ時間の遅れ方向にシフトした信号となる。
【0058】
一方、クロック信号ＣＬＫに基づき第２セット信号ＳＥＴ２が生成される場合、クロック信号ＣＬＫのダウンエッジを契機にして第２セット信号ＳＥＴ２が所定の微小時間だけハイレベルとなり、その後、クロック信号ＣＬＫの所定個数（図１０の例では３個）のダウンエッジに依らずに第２セット信号ＳＥＴ２はハイレベルにならない。その後、クロック信号ＣＬＫのダウンエッジを契機にして第２セット信号ＳＥＴ２が所定の微小時間だけハイレベルとなり、以降同様に繰り返される。これにより、第２セット信号ＳＥＴ２のハイレベルのタイミングの間隔は、第１セット信号ＳＥＴ１のハイレベルのタイミングの間隔よりも長くなり、第２セット信号ＳＥＴ２の周波数は、第１セット信号ＳＥＴ１の周波数よりも低くなる。
【0059】
ここで、通常動作においては、選択信号ＳＥＬによりセレクタ２４は第１セット信号ＳＥＴ１を選択して信号ＳＥＴとして制御信号生成部１７に対して出力し、信号ＳＥＴおよびＲＳＴに基づいてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のスイッチングが行われる。
【0060】
通常動作において、図１０のタイミングｔ１で信号ＳＥＴのアップエッジが発生し、セット信号が発行され、制御信号生成部１７は、ハイレベルの制御信号ＣＮＴを出力する。これにより、ハイサイドスイッチ素子Ｍ１はオン状態、ローサイドスイッチ素子Ｍ２はオフ状態に切り替えられる。
【0061】
すると、ハイサイドスイッチ素子Ｍ１を正方向に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ１）が徐々に増加する。そして、タイミングｔ２にてリセット信号が発行されると、制御信号生成部１７は、ローレベルの制御信号ＣＮＴを出力する。これにより、ハイサイドスイッチ素子Ｍ１はオフ状態、ローサイドスイッチ素子Ｍ２はオン状態に切り替えられる。すると、ローサイドスイッチ素子Ｍ２を正方向に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ２）が徐々に減少する。その後、タイミングｔ３にて信号ＳＥＴのアップエッジが発生し、ハイサイドスイッチ素子Ｍ１はオン状態、ローサイドスイッチ素子Ｍ２はオフ状態に切り替えられる。
【0062】
以降同様の動作が繰り返され、タイミングｔ４でオン状態のハイサイドスイッチ素子Ｍ１に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ１）がハイサイド過電流検出閾値ＨＯＣＰｔｈを上回ると、コンパレータ２２Ａからハイレベルの検出信号ＨＤＥＴが制御信号生成部１７に対して出力される。これを受けて、制御信号生成部１７は、リセットされ、ローレベルの制御信号ＣＮＴを出力する。これにより、ハイサイドスイッチ素子Ｍ１はオフ状態、ローサイドスイッチ素子Ｍ２はオン状態に切り替えられる。
【0063】
また、ハイレベルの検出信号ＨＤＥＴは保護制御部２２Ｂに対しても出力される。これを受けて、保護制御部２２Ｂは、選択信号ＳＥＬをセレクタ２４に対して出力し、セレクタ２４が第２セット信号ＳＥＴ２を選択して信号ＳＥＴとして制御信号生成部１７に対して出力するように制御する。図１０に示すように、第２セット信号ＳＥＴ２は第１セット信号ＳＥＴ１よりも周波数が低いため、ローレベルとなる区間が長く、タイミングｔ４の後、信号ＳＥＴ（第２セット信号ＳＥＴ２）はローレベルを維持される。図１０の例では、信号ＳＥＴがローレベルとなる区間で、第１セット信号ＳＥＴ１において１回アップエッジが発生するが、当該アップエッジは無視されることになる。信号ＳＥＴがローレベルとなる区間では、ローサイドスイッチ素子Ｍ２に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ２）は徐々に減少する。
【0064】
そして、タイミングｔ５で第２セット信号ＳＥＴ２のアップエッジが発生すると、信号ＳＥＴのアップエッジが発生し、制御信号生成部１７は、ハイレベルの制御信号ＣＮＴを出力する。これにより、ハイサイドスイッチ素子Ｍ１はオン状態、ローサイドスイッチ素子Ｍ２はオフ状態に切り替えられる。ここで、保護制御部２２Ｂは、検出信号ＨＤＥＴを確認し、検出信号ＨＤＥＴがローレベルの場合（すなわちハイサイドスイッチ素子Ｍ１に過電流が発生していない場合）、選択信号ＳＥＬによりセレクタ２４が第１セット信号ＳＥＴ１を選択するよう制御する。これにより、通常動作に戻る。
【0065】
このように本実施形態では、ハイサイドスイッチ素子Ｍ１での過電流を検出した場合、第１セット信号ＳＥＴ１から第２セット信号ＳＥＴ２に切り替えて信号ＳＥＴを出力することで、ローサイドスイッチ素子Ｍ２のオン区間を長く確保し、ハイサイドスイッチ素子Ｍ１の過電流に対する保護を行うことができる。特に、比較例のようなローサイド過電流保護部２３が不要となり、回路規模およびコストの増加を抑制しつつ、ハイサイド過電流保護部２２における高精度化のための回路追加が可能となる。
【0066】
＜３．第２実施形態＞
次に、本開示に係る第２実施形態について説明する。図１１は、第２実施形態に係る保護機能に関する構成を示す図である。
次に、本開示に係る第２実施形態について説明する。図１１は、第２実施形態に係る保護機能に関する構成を示す図である。
【0067】
図１１に示す構成の第１実施形態（図９）との相違点は、電源ＩＣにおいて、第１クロック生成部１９１および第２クロック生成部１９２が設けられることである。第１クロック生成部１９１は、第１クロック信号ＣＬＫ１を生成する。第２クロック生成部１９２は、第２クロック信号ＣＬＫ２を生成する。セレクタ２４は、選択信号ＳＥＬに応じて、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２のうち一方を選択してクロック信号ＣＬＫとして制御信号生成部１７に対して出力する。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１よりも周波数が低い。
【0068】
このような図１１に示す構成による保護動作について、図１２に示すタイミングチャートを参照して説明する。なお、図１２において、上段から順に、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、クロック信号ＣＬＫ、スイッチ電圧Ｖｓｗ、およびインダクタ電流ＩＬの各波形例を示す。
【0069】
通常動作においては、選択信号ＳＥＬによりセレクタ２４は第１クロック信号ＣＬＫ１を選択してクロック信号ＣＬＫとして制御信号生成部１７に対して出力し、信号ＣＬＫおよびＲＳＴに基づいてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のスイッチングが行われる。クロック信号ＣＬＫのアップエッジが上述したセット信号の発行に相当する。すなわち、クロック信号ＣＬＫのアップエッジを契機として制御信号ＣＮＴがハイレベルとされる。
【0070】
図１２に示す動作は、上述した第１実施形態（図１０）の動作における信号ＳＥＴ１，ＳＥＴ２，ＳＥＴを信号ＣＬＫ１，ＣＬＫ２，ＣＬＫに置き換えたものとなる。すなわち、本実施形態は、ハイサイドスイッチ素子Ｍ１をオン状態、ローサイドスイッチ素子Ｍ２をオフ状態へ切り替える契機となるオントリガー信号として、第１実施形態ではセット信号を用いていたものを、第２実施形態ではクロック信号を用いている。このような第２実施形態であっても、第１実施形態と同様な効果が奏される。
【0071】
＜４．第３実施形態＞
次に、本開示に係る第３実施形態について説明する。図１３は、第３実施形態に係る保護機能に関する構成を示す図である。
次に、本開示に係る第３実施形態について説明する。図１３は、第３実施形態に係る保護機能に関する構成を示す図である。
【0072】
図１３に示す構成の第１実施形態（図９）との相違点は、セット信号生成部２０とマスク部２５を設けていることと、ハイサイド過電流保護部２２における構成である。図１３に示す構成では、ハイサイド過電流保護部２２は、コンパレータ２２Ａと、ワンショットパルス生成部２２Ｃと、を有する。
【0073】
コンパレータ２２Ａは、第１実施形態と同様であり、オン状態のハイサイドスイッチ素子Ｍ１に流れる正方向のインダクタ電流ＩＬ１の過電流を検出すると、ハイレベルの検出信号ＨＤＥＴを出力する。検出信号ＨＤＥＴは、制御信号生成部１７とともにワンショットパルス生成部２２Ｃに対して出力される。
【0074】
ワンショットパルス生成部２２Ｃは、ハイレベルの検出信号ＨＤＥＴを契機に所定時間だけハイレベルからローレベルに切り替えたワンショットパルスＯＳＨを生成する。ワンショットパルスＯＳＨは、マスク部２５を構成するＡＮＤ回路２５Ａの一方の入力端に入力される。セット信号生成部２０は、比較例と同様に、クロック信号ＣＬＫに基づきセット信号ＳＥＴ１を生成する（図５）。セット信号ＳＥＴ１は、ＡＮＤ回路２５Ａの他方の入力端に入力される。ＡＮＤ回路２５Ａは、ワンショットパルスＯＳＨとセット信号ＳＥＴ１に基づき、セット信号ＳＥＴを制御信号生成部１７に対して出力する。ワンショットパルスＯＳＨがローレベルとされることで、ＡＮＤ回路２５Ａは、セット信号ＳＥＴ１のレベルに依らずにローレベルのセット信号ＳＥＴを出力し、セット信号ＳＥＴ１のマスクを行う。
【0075】
図１３に示す構成による保護動作について、図１４に示すタイミングチャートを参照して説明する。なお、図１４においては、上段から順に、クロック信号ＣＬＫ、セット信号ＳＥＴ１、ワンショットパルスＯＳＨ、セット信号ＳＥＴ、スイッチ電圧Ｖｓｗ、およびインダクタ電流ＩＬの各波形例を示す。
【0076】
ここで、通常動作においては、ハイレベルのワンショットパルスＯＳＨによりＡＮＤ回路２５Ａは、セット信号ＳＥＴ１をそのままセット信号ＳＥＴとして制御信号生成部１７に対して出力し、信号ＳＥＴおよびＲＳＴに基づいてハイサイドスイッチ素子Ｍ１およびローサイドスイッチ素子Ｍ２のスイッチングが行われる。
【0077】
通常動作において、図１４のタイミングｔ１１で信号ＳＥＴのアップエッジが発生し、セット信号が発行され、制御信号生成部１７は、ハイレベルの制御信号ＣＮＴを出力する。これにより、ハイサイドスイッチ素子Ｍ１はオン状態、ローサイドスイッチ素子Ｍ２はオフ状態に切り替えられる。
【0078】
すると、ハイサイドスイッチ素子Ｍ１を正方向に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ１）が徐々に増加する。そして、タイミングｔ１２にてリセット信号が発行されると、制御信号生成部１７は、ローレベルの制御信号ＣＮＴを出力する。これにより、ハイサイドスイッチ素子Ｍ１はオフ状態、ローサイドスイッチ素子Ｍ２はオン状態に切り替えられる。すると、ローサイドスイッチ素子Ｍ２を正方向に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ２）が徐々に減少する。その後、タイミングｔ１３にて信号ＳＥＴのアップエッジが発生し、ハイサイドスイッチ素子Ｍ１はオン状態、ローサイドスイッチ素子Ｍ２はオフ状態に切り替えられる。
【0079】
以降同様の動作が繰り返され、タイミングｔ１４でオン状態のハイサイドスイッチ素子Ｍ１に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ１）がハイサイド過電流検出閾値ＨＯＣＰｔｈを上回ると、コンパレータ２２Ａからハイレベルの検出信号ＨＤＥＴが制御信号生成部１７に対して出力される。これを受けて、制御信号生成部１７は、リセットされ、ローレベルの制御信号ＣＮＴを出力する。これにより、ハイサイドスイッチ素子Ｍ１はオフ状態、ローサイドスイッチ素子Ｍ２はオン状態に切り替えられる。
【0080】
また、ハイレベルの検出信号ＨＤＥＴはワンショットパルス生成部２２Ｃに対しても出力される。ワンショットパルス生成部２２Ｃは、ハイレベルの検出信号ＨＤＥＴを契機として（タイミングｔ１４）、ハイレベルからローレベルへ切り替えて所定時間Ｔだけローレベルを維持するワンショットパルスＯＳＨを生成する。ワンショットパルスＯＳＨがローレベルの区間では、ＡＮＤ回路２５Ａは、セット信号ＳＥＴ１にレベルに依らず、ローレベルのセット信号ＳＥＴを出力する。これにより、ＡＮＤ回路２５Ａは、セット信号ＳＥＴ１のマスクを行う。図１４の例であれば、所定時間Ｔの間にセット信号ＳＥＴ１に１回アップエッジが発生するが、セット信号ＳＥＴはローレベルを維持される（すなわち、当該アップエッジは無視される）。なお、セット信号ＳＥＴ１のアップエッジをマスクする回数は、２回以上であってもよい。
【0081】
タイミングｔ１４からセット信号ＳＥＴがローレベルの区間では、ローサイドスイッチ素子Ｍ２を正方向に流れるインダクタ電流ＩＬ（インダクタ電流ＩＬ２）が徐々に減少する。ワンショットパルスＯＳＨのローレベルとなる区間が終了すると、ＡＮＤ回路２５Ａでのマスクが解除され、セット信号ＳＥＴ１はそのままセット信号ＳＥＴとして制御信号生成部１７に対して出力される。従って、タイミングｔ１５でのセット信号ＳＥＴ１およびＳＥＴのアップエッジの発生により、制御信号生成部１７は、ハイレベルの制御信号ＣＮＴを出力し、ハイサイドスイッチ素子Ｍ１がオン状態、ローサイドスイッチ素子Ｍ２がオフ状態に切り替えられる。これにより、通常動作に戻る。このような第３実施形態によっても、第１実施形態と同様な効果が奏される。
【0082】
なお、セット信号ＳＥＴ１，ＳＥＴの代わりにクロック信号を用いて、クロック信号のアップエッジを契機としてハイサイドスイッチ素子Ｍ１をオン状態、ローサイドスイッチ素子Ｍ２をオフ状態へ切り替えてもよい。
【0083】
＜５．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0084】
＜６．付記＞
以上の通り、例えば、本開示に係る電源制御装置（１）は、
入力電圧（Ｖｉｎ）の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子（Ｍ１）およびローサイドスイッチ素子（Ｍ２）と、
前記ローサイドスイッチ素子に接続される第１端を有するインダクタ（Ｌ１）と、
前記インダクタの第２端に接続される出力コンデンサ（Ｃ１）と、を備える同期整流型降圧ＤＣ／ＤＣコンバータ（ＡＡ１）に用いられる電源制御装置であって、
前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替える契機であるオントリガーを含む第１オントリガー信号（ＳＥＴ１）を生成可能に構成される第１信号生成回路（２０１）と、
通常動作において、前記第１オントリガー信号の前記オントリガーごとに前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替え可能に構成されるスイッチング制御部（１７，１８）と、
ハイサイド過電流保護部（２２）と、
を備え、
前記ハイサイド過電流保護部は、
オン状態の前記ハイサイドスイッチ素子に流れる過電流を検出可能に構成される過電流検出部（２２Ａ）と、
前記過電流検出部から出力される検出信号（ＨＤＥＴ）に基づき保護制御を実行可能に構成される保護制御部（２２Ｂ）と、
を有し、
前記通常動作において前記過電流検出部により前記過電流が検出された場合、前記スイッチング制御部は、前記ハイサイドスイッチ素子をオフ状態、前記ローサイドスイッチ素子をオン状態へ切り替え、前記保護制御部による制御に基づき前記第１オントリガー信号の前記オントリガーを少なくとも１回無視する構成としている（第１の構成）。
以上の通り、例えば、本開示に係る電源制御装置（１）は、
入力電圧（Ｖｉｎ）の印加端とグランド電位の印加端との間に直列に接続されるハイサイドスイッチ素子（Ｍ１）およびローサイドスイッチ素子（Ｍ２）と、
前記ローサイドスイッチ素子に接続される第１端を有するインダクタ（Ｌ１）と、
前記インダクタの第２端に接続される出力コンデンサ（Ｃ１）と、を備える同期整流型降圧ＤＣ／ＤＣコンバータ（ＡＡ１）に用いられる電源制御装置であって、
前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替える契機であるオントリガーを含む第１オントリガー信号（ＳＥＴ１）を生成可能に構成される第１信号生成回路（２０１）と、
通常動作において、前記第１オントリガー信号の前記オントリガーごとに前記ハイサイドスイッチ素子をオン状態、前記ローサイドスイッチ素子をオフ状態へ切り替え可能に構成されるスイッチング制御部（１７，１８）と、
ハイサイド過電流保護部（２２）と、
を備え、
前記ハイサイド過電流保護部は、
オン状態の前記ハイサイドスイッチ素子に流れる過電流を検出可能に構成される過電流検出部（２２Ａ）と、
前記過電流検出部から出力される検出信号（ＨＤＥＴ）に基づき保護制御を実行可能に構成される保護制御部（２２Ｂ）と、
を有し、
前記通常動作において前記過電流検出部により前記過電流が検出された場合、前記スイッチング制御部は、前記ハイサイドスイッチ素子をオフ状態、前記ローサイドスイッチ素子をオン状態へ切り替え、前記保護制御部による制御に基づき前記第１オントリガー信号の前記オントリガーを少なくとも１回無視する構成としている（第１の構成）。
【0085】
また、上記第１の構成において、前記第１オントリガー信号（ＳＥＴ１）よりも周波数が低い第２オントリガー信号（ＳＥＴ２）を生成可能に構成される第２信号生成部（２０２）と、前記保護制御部（２２Ｂ）から出力される選択信号（ＳＥＬ）に応じて、前記第１オントリガー信号と前記第２オントリガー信号のうち一方を選択して前記スイッチング制御部（１７，１８）に対して出力可能に構成されるセレクタ（２４）と、をさらに備える構成としてもよい（第２の構成）。
【0086】
また、上記第２の構成において、クロック信号（ＣＬＫ）を生成するクロック生成部（１９）をさらに備え、前記第１信号生成部（２０１）は、前記クロック信号のダウンエッジに対するアップエッジを含む前記第１オントリガー信号（ＳＥＴ１）を生成し、前記第２信号生成部（２０２）は、前記クロック信号のダウンエッジに対するアップエッジを含む前記第２オントリガー信号（ＳＥＴ２）を生成する構成としてもよい（第３の構成）。
【0087】
また、上記第２の構成において、前記第１オントリガー信号（ＣＬＫ１）および前記第２オントリガー信号（ＣＬＫ２）は、クロック信号であり、前記オントリガーは、前記クロック信号のアップエッジである構成としてもよい（第４の構成）。
【0088】
また、上記第１の構成において、前記保護制御部は、前記過電流検出部（２２Ａ）により前記過電流が検出された場合、所定時間だけレベルを変化させたワンショットパルス（ＯＳＨ）を出力可能に構成されるワンショットパルス生成部（２２Ｃ）として構成され、当該電源制御装置は、前記ワンショットパルスに基づき前記第１オントリガー信号（ＳＥＴ１）をマスクするか否かを切り替えるマスク部（２５）をさらに備える構成としてもよい（第５の構成）。
【0089】
また、本開示の一態様は、上記第１から第５のいずれかの構成とした電源制御装置（１）と、前記ハイサイドスイッチ素子（Ｍ１）および前記ローサイドスイッチ素子（Ｍ２）と、前記インダクタ（Ｌ１）と、前記出力コンデンサ（Ｃ１）と、を備える同期整流型降圧ＤＣ／ＤＣコンバータ（ＡＡ１）としている。
【産業上の利用可能性】
【0090】
本開示は、同期整流型降圧ＤＣ／ＤＣコンバータに利用することが可能である。
【符号の説明】
【0091】
１ 電源ＩＣ
１０ 制御部
１１ エラーアンプ
１２ 基準電圧源
１３ 抵抗
１４ コンデンサ
１５ スロープ電圧生成部
１５Ａ ＩＶ変換部
１５Ｂ ランプ電圧生成部
１５Ｃ 加算部
１６ メインコンパレータ
１７ 制御信号生成部
１８ ゲートドライバ
１９ クロック生成部
２０ セット信号生成部
２１ マスク部
２１Ａ ＡＮＤ回路
２２ ハイサイド過電流保護部
２２Ａ コンパレータ
２２Ｂ 保護制御部
２２Ｃ ワンショットパルス生成部
２３ ローサイド過電流保護部
２３Ａ コンパレータ
２３Ｂ 保護制御部
２４ セレクタ
２５ マスク部
２５Ａ ＡＮＤ回路
３０ 内部電源回路
１０１ 制御部
１９１ 第１クロック生成部
１９２ 第２クロック生成部
２０１ 第１セット信号生成部
２０２ 第２セット信号生成部
ＡＡ スイッチング電源装置
ＡＡ１ スイッチング電源装置
Ｃ１ 出力コンデンサ
Ｌ１ インダクタ
ＬＤ 負荷
Ｍ１ ハイサイドスイッチ素子
Ｍ２ ローサイドスイッチ素子
Ｒ１，Ｒ２ 帰還抵抗
ＴＭ１～ＴＭ４ 外部端子
１０ 制御部
１１ エラーアンプ
１２ 基準電圧源
１３ 抵抗
１４ コンデンサ
１５ スロープ電圧生成部
１５Ａ ＩＶ変換部
１５Ｂ ランプ電圧生成部
１５Ｃ 加算部
１６ メインコンパレータ
１７ 制御信号生成部
１８ ゲートドライバ
１９ クロック生成部
２０ セット信号生成部
２１ マスク部
２１Ａ ＡＮＤ回路
２２ ハイサイド過電流保護部
２２Ａ コンパレータ
２２Ｂ 保護制御部
２２Ｃ ワンショットパルス生成部
２３ ローサイド過電流保護部
２３Ａ コンパレータ
２３Ｂ 保護制御部
２４ セレクタ
２５ マスク部
２５Ａ ＡＮＤ回路
３０ 内部電源回路
１０１ 制御部
１９１ 第１クロック生成部
１９２ 第２クロック生成部
２０１ 第１セット信号生成部
２０２ 第２セット信号生成部
ＡＡ スイッチング電源装置
ＡＡ１ スイッチング電源装置
Ｃ１ 出力コンデンサ
Ｌ１ インダクタ
ＬＤ 負荷
Ｍ１ ハイサイドスイッチ素子
Ｍ２ ローサイドスイッチ素子
Ｒ１，Ｒ２ 帰還抵抗
ＴＭ１～ＴＭ４ 外部端子
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】