特開 2023-83119 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023083119

(43)【公開日】2023-06-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230608BHJP

   H01L 29/06 20060101ALI20230608BHJP

   H01L 21/336 20060101ALI20230608BHJP

   H01L 29/417 20060101ALI20230608BHJP

   H01L 29/41 20060101ALI20230608BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652Q

H01L29/78 652K

H01L29/78 653A

H01L29/06 301F

H01L29/06 301V

H01L29/78 652P

H01L29/78 652M

H01L29/78 658F

H01L29/78 658G

H01L29/50 M

H01L29/44 Y

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021197291

(22)【出願日】2021-12-03

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】長浜 優

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104BB01

4M104BB02

4M104BB05

4M104BB08

4M104BB09

4M104BB14

4M104BB30

4M104BB40

4M104DD37

4M104FF02

4M104FF04

4M104FF10

4M104FF18

4M104FF35

4M104GG09

4M104GG18

4M104HH18

4M104HH20

(57)【要約】

【課題】半導体装置の信頼性を向上させる。
【解決手段】セル領域には複数のトレンチＴＲ１が形成され、外周領域にはトレンチＴＲ２が形成されている。複数のトレンチＴＲ１の内部には複数のゲート電極ＧＥおよび複数のフィールドプレート電極ＦＰ１がそれぞれ形成され、トレンチＴＲ２の内部にはフィールドプレート電極ＦＰ２が形成されている。例えば、外周領域ＯＲに形成されたドリフト領域において、複数のトレンチＴＲ１のうちの互いに隣り合う２つのトレンチＴＲ１の間の箇所とトレンチＴＲ２とによってＹ方向において挟まれた箇所には、ｐ型のコラム領域ＰＣが形成されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数のＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置であって、
第１導電型のドリフト領域を有する半導体基板と、
前記セル領域および前記外周領域の前記ドリフト領域に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、
前記セル領域の前記ボディ領域に形成された前記第１導電型のソース領域と、
それらの底部が前記ボディ領域よりも深い位置に達するように、前記セル領域の前記ドリフト領域に形成された複数の第１トレンチと、
その底部が前記ボディ領域よりも深い位置に達するように、前記外周領域の前記ドリフト領域に形成された第２トレンチと、
前記複数の第１トレンチの内部に、それぞれゲート絶縁膜を介して形成された複数のゲート電極と、
前記第２トレンチの内部に、第２絶縁膜を介して形成された第２電極と、
を備え、
前記複数の第１トレンチは、平面視における第１方向に延在し、
前記第２トレンチは、少なくとも平面視で前記第１方向と交差する第２方向に延在し、
前記外周領域の前記ドリフト領域において、前記複数の第１トレンチのうちの互いに隣り合う２つの第１トレンチの間の箇所と前記第２トレンチとによって前記第１方向において挟まれた箇所には、前記第２導電型のコラム領域が形成され、
前記コラム領域は、前記ボディ領域よりも深い位置まで形成されている、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記コラム領域は、前記第１方向において前記第２トレンチから離れた位置に形成されている、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記複数のゲート電極および前記第２電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート配線およびソース配線と、
を更に備え、
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記コラム領域、前記ボディ領域、前記ソース領域および前記第２電極は、前記ソース配線に電気的に接続されている、半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記複数の第１トレンチの内部であって、且つ、前記ゲート絶縁膜および前記複数のゲート電極の下方には、それぞれ第１絶縁膜を介して複数の第１電極が形成され、
前記複数の第１電極は、前記ソース配線に電気的に接続されている、半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記コラム領域の不純物濃度は、前記ボディ領域の不純物濃度以上である、半導体装置。

【請求項6】

請求項１に記載の半導体装置において、
前記第２トレンチは、前記第１方向にも延在し、
前記コラム領域は、前記複数の第１トレンチのうち前記第１方向に延在している前記第２トレンチに最も近い前記第１トレンチと、前記第１方向に延在している前記第２トレンチとの間の箇所、および、前記第２方向に延在している前記第２トレンチによって、前記第１方向において挟まれた箇所に位置する前記外周領域の前記ドリフト領域にも形成されている、半導体装置。

【請求項7】

複数のＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する半導体装置であって、
第１導電型のドリフト領域を有する半導体基板と、
前記セル領域および前記外周領域の前記ドリフト領域に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、
前記セル領域の前記ボディ領域に形成された前記第１導電型のソース領域と、
それらの底部が前記ボディ領域よりも深い位置に達するように、前記セル領域の前記ドリフト領域に形成された複数の第１トレンチと、
その底部が前記ボディ領域よりも深い位置に達するように、前記外周領域の前記ドリフト領域に形成された第２トレンチと、
前記複数の第１トレンチの内部に、それぞれゲート絶縁膜を介して形成された複数のゲート電極と、
前記第２トレンチの内部に、第２絶縁膜を介して形成された第２電極と、
を備え、
前記複数の第１トレンチは、平面視における第１方向に延在し、
前記第２トレンチは、少なくとも平面視で前記第１方向と交差する第２方向に延在し、
前記第２トレンチは、前記複数の第１トレンチの各々の間の箇所へ向かって、それぞれ前記第１方向に突出する複数の突出部を有する、半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
前記第２方向における前記複数の突出部の各々の幅は、前記複数の第１トレンチの各々の間の箇所へ向かうに連れて狭くなっている、半導体装置。

【請求項9】

請求項８に記載の半導体装置において、
前記第２方向における前記複数の第１トレンチの各々の端部の幅は、前記第２トレンチへ向かうに連れて狭くなっている、半導体装置。

【請求項10】

請求項７に記載の半導体装置において、
前記複数のゲート電極および前記第２電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート配線およびソース配線と、
を更に備え、
前記複数のゲート電極は、前記ゲート配線に電気的に接続され、
前記ボディ領域、前記ソース領域および前記第２電極は、前記ソース配線に電気的に接続されている、半導体装置。

【請求項11】

請求項１０に記載の半導体装置において、
前記複数の第１トレンチの内部であって、且つ、前記ゲート絶縁膜および前記複数のゲート電極の下方には、それぞれ第１絶縁膜を介して複数の第１電極が形成され、
前記複数の第１電極は、前記ソース配線に電気的に接続されている、半導体装置。

【請求項12】

請求項７に記載の半導体装置において、
前記第２トレンチは、前記第１方向にも延在し、
前記複数の突出部の１つは、前記複数の第１トレンチのうち前記第１方向に延在している前記第２トレンチに最も近い前記第１トレンチと、前記第１方向に延在している前記第２トレンチとの間の箇所へ向かって、前記第１方向に突出している、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部にゲート電極を備えた半導体装置およびその製造方法に関する。

【背景技術】

【0002】

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を備えた半導体装置では、外周領域の耐圧を向上させるための様々な構造が用いられている。そのような構造として、例えば、ソース配線に電気的に接続されたトレンチゲートを外周領域に配置する構造、または、ｐ型の不純物領域を外周領域に配置する構造が適用されている。

【0003】

例えば、特許文献１には、１つのユニットセルに一対のトレンチゲートが備えられたマルチトレンチ・スーパージャンクション構造が開示されている。各ユニットセルを囲む外周領域では、空乏層の伸びが不完全になる領域が発生しないように、複数のｐ型の不純物領域がドット状に配置されている。

【0004】

特許文献２には、トレンチの内部に２つの電極が形成されたパワーＭＯＳＦＥＴが開示されている。トレンチの下方には、ソース配線に電気的に接続されたダミーゲート電極が設けられ、トレンチの上方には、ゲート配線に電気的に接続されたゲート電極が設けられている。各パワーＭＯＳＦＥＴを囲む外周領域では、ｐ型の不純物領域がリング状に配置されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２１－８２７７０号公報

【特許文献2】特開２００６－３２４５７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ソース配線に電気的に接続されたトレンチゲートを外周領域に配置する構造では、外周領域のトレンチゲートと、セル領域のトレンチゲートとの間の距離を考慮する必要がある。ターンオフ時には、各トレンチゲートの周囲が空乏化されるが、上記距離が広すぎる場合、空乏化が十分ではない箇所が局所的に発生する恐れがあり、想定している耐圧を維持できなくなる恐れがある。一方で、十分な空乏化を行うために、上記距離を狭く設定しすぎると、露光処理の解像不良が発生し易くなり、外周領域のトレンチゲートとセル領域のトレンチゲートとが繋がってしまう恐れがある。

【0007】

本願の主な目的は、外周領域のトレンチゲートとセル領域のトレンチゲートとの間の距離を必要以上に狭くすることなく、外周領域の空乏化を十分に行える技術を提供することで、半導体装置の信頼性を向上させることにある。

【0008】

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0009】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0010】

一実施の形態である半導体装置は、複数のＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する。また、半導体装置は、第１導電型のドリフト領域を有する半導体基板と、前記セル領域および前記外周領域の前記ドリフト領域に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、前記セル領域の前記ボディ領域に形成された前記第１導電型のソース領域と、それらの底部が前記ボディ領域よりも深い位置に達するように、前記セル領域の前記ドリフト領域に形成された複数の第１トレンチと、その底部が前記ボディ領域よりも深い位置に達するように、前記外周領域の前記ドリフト領域に形成された第２トレンチと、前記複数の第１トレンチの内部に、それぞれゲート絶縁膜を介して形成された複数のゲート電極と、前記第２トレンチの内部に、第２絶縁膜を介して形成された第２電極と、を備える。ここで、前記複数の第１トレンチは、平面視における第１方向に延在し、前記第２トレンチは、少なくとも平面視で前記第１方向と交差する第２方向に延在し、前記外周領域の前記ドリフト領域において、前記複数の第１トレンチのうちの互いに隣り合う２つの第１トレンチの間の箇所と前記第２トレンチとによって前記第１方向において挟まれた箇所には、前記第２導電型のコラム領域が形成され、前記コラム領域は、前記ボディ領域よりも深い位置まで形成されている。

【0011】

一実施の形態である半導体装置は、複数のＭＯＳＦＥＴが形成されるセル領域と、平面視において前記セル領域を囲む外周領域とを有する。また、半導体装置は、第１導電型のドリフト領域を有する半導体基板と、前記セル領域および前記外周領域の前記ドリフト領域に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、前記セル領域の前記ボディ領域に形成された前記第１導電型のソース領域と、それらの底部が前記ボディ領域よりも深い位置に達するように、前記セル領域の前記ドリフト領域に形成された複数の第１トレンチと、その底部が前記ボディ領域よりも深い位置に達するように、前記外周領域の前記ドリフト領域に形成された第２トレンチと、前記複数の第１トレンチの内部に、それぞれゲート絶縁膜を介して形成された複数のゲート電極と、前記第２トレンチの内部に、第２絶縁膜を介して形成された第２電極と、を備える。ここで、前記複数の第１トレンチは、平面視における第１方向に延在し、前記第２トレンチは、少なくとも平面視で前記第１方向と交差する第２方向に延在し、前記第２トレンチは、前記複数の第１トレンチの各々の間の箇所へ向かって、それぞれ前記第１方向に突出する複数の突出部を有する。

【発明の効果】

【0012】

一実施の形態によれば、半導体装置の信頼性を確保できる。

【図面の簡単な説明】

【0013】

【図1】実施の形態１における半導体装置を示す平面図である。

【図2】実施の形態１における半導体装置を示す平面図である。

【図3】実施の形態１における半導体装置の要部を示す拡大平面図である。

【図4】図３に示されるＡ－Ａ線に沿った断面図である。

【図5】図３に示されるＢ－Ｂ線に沿った断面図である。

【図6】図３に示されるＣ－Ｃ線に沿った断面図である。

【図7】検討例における半導体装置の要部を示す拡大平面図である。

【図8】実施の形態１および検討例における半導体装置を示す断面図である。

【図9】検討例における半導体装置を示す断面図である。

【図10】実施の形態１における半導体装置を示す断面図である。

【図11】実施の形態１における半導体装置の製造工程を示す断面図である。

【図12】図１１と同じタイミングの製造工程を示す断面図である。

【図13】図１２に続く製造工程を示す断面図である。

【図14】図１３に続く製造工程を示す断面図である。

【図15】図１４と同じタイミングの製造工程を示す断面図である。

【図16】図１５に続く製造工程を示す断面図である。

【図17】図１６に続く製造工程を示す断面図である。

【図18】図１７と同じタイミングの製造工程を示す断面図である。

【図19】図１８に続く製造工程を示す断面図である。

【図20】図１９に続く製造工程を示す断面図である。

【図21】図２０に続く製造工程を示す断面図である。

【図22】実施の形態２における半導体装置の要部を示す拡大平面図である。

【図23】実施の形態２の変形例１における半導体装置の要部を示す拡大平面図である。

【図24】実施の形態１の変形例２における半導体装置を示す拡大平面図である。

【発明を実施するための形態】

【0014】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0015】

また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。

【0016】

（実施の形態１）
＜半導体装置の構造＞
図１および図２は、半導体装置１００である半導体チップの平面図である。図１は、主に半導体基板ＳＵＢ上に形成される配線を示し、図２は、上記配線の下方の構造体を示し、半導体基板ＳＵＢの内部に形成されたトレンチゲートの構造を示している。

【0017】

図１に示されるように、半導体装置１００の大部分はソース配線ＳＷで覆われており、ソース配線ＳＷの外周には、ゲート配線ＧＷが形成されている。ここでは図示していないが、ソース配線ＳＷおよびゲート配線ＧＷは、保護膜で覆われている。保護膜の一部には開口部が設けられ、その開口部で露出しているソース配線ＳＷおよびゲート配線ＧＷが、ソースパッドおよびゲートパッドとなる。ソースパッド上およびゲートパッド上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などと電気的に接続される。

【0018】

また、半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを含んでいる。セル領域ＣＲは、複数のパワーＭＯＳＦＥＴのような主要な半導体素子が形成される領域である。

【0019】

図２に示されるように、セル領域ＣＲでは、複数のゲート電極ＧＥがＹ方向に延在している。外周領域ＯＲでは、複数のゲート電極ＧＥを囲むように、Ｘ方向およびＹ方向に延在するフィールドプレート電極ＦＰ２が設けられている。ここでは、２つのフィールドプレート電極ＦＰ２が外周領域ＯＲに設けられている場合を例示するが、フィールドプレート電極ＦＰ２の数は、少なくとも１つであればよく、３つ以上であってもよい。

【0020】

図３は、図１および図２に示される破線で囲まれた箇所に対応する平面図である。図４～図６は、それぞれ図４に示されるＡ－Ａ線、Ｂ－Ｂ線およびＣ－Ｃ線に沿った断面図である。

【0021】

まず、図３および図４を用いて、セル領域ＣＲに形成されているパワーＭＯＳＦＥＴの構造について説明する。

【0022】

半導体基板ＳＵＢは、例えばｎ型のシリコンからなり、ｎ型のドリフト領域ＮＶを有している。ドリフト領域ＮＶには、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢには、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。

【0023】

ドリフト領域ＮＶ中には、それらの底部がボディ領域ＰＢよりも深い位置に達するように、複数のトレンチＴＲ１が形成されている。複数のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向において互いに隣接している。

【0024】

複数のトレンチＴＲ１の内部には、それぞれゲート絶縁膜ＧＦを介して複数のゲート電極ＧＥが形成されている。また、複数のトレンチＴＲ１の内部であって、且つ、ゲート絶縁膜ＧＦおよび複数のゲート電極ＧＥの下方には、それぞれ絶縁膜ＩＦ１を介して複数のフィールドプレート電極ＦＰ１が形成されている。ゲート絶縁膜ＧＦおよび絶縁膜ＩＦ１は、例えば酸化シリコン膜である。ゲート電極ＧＥおよびフィールドプレート電極ＦＰ１は、例えばｎ型の多結晶シリコン膜である。また、絶縁膜ＩＦ１の厚さは、ゲート絶縁膜ＧＦの厚さよりも厚い。

【0025】

なお、ゲート絶縁膜ＧＦは、複数のトレンチＴＲ１の外部において半導体基板ＳＵＢ上にも形成されているが、このゲート絶縁膜ＧＦは、そのまま残されていてもよいし、除去されていてもよい。

【0026】

次に、図３、図５および図６を用いて、外周領域ＯＲの構造について説明する。

【0027】

ボディ領域ＰＢは、外周領域ＯＲのドリフト領域ＮＶにも形成されている。外周領域ＯＲのドリフト領域ＮＶ中には、それらの底部がボディ領域ＰＢよりも深い位置に達するように、トレンチＴＲ２が形成されている。トレンチＴＲ２は、複数のトレンチＴＲ１を囲むように、Ｘ方向およびＹ方向に延在している。

【0028】

トレンチＴＲ２の内部には、絶縁膜ＩＦ２を介してフィールドプレート電極ＦＰ２が形成されている。絶縁膜ＩＦ２は、絶縁膜ＩＦ１と同層の膜であり、例えば酸化シリコン膜である。フィールドプレート電極ＦＰ２は、フィールドプレート電極ＦＰ１と同層の導電性膜であり、例えばｎ型の多結晶シリコン膜である。また、本実施の形態では、図６に示すように、フィールドプレート電極ＦＰ２の底部は、フィールドプレート電極ＦＰ１の底部と同じ位置に達している。また、絶縁膜ＩＦ２の底部は、絶縁膜ＩＦ１の底部と同じ位置に達している。すなわち、フィールドプレート電極ＦＰ２の厚さは、ゲート電極ＧＥの厚さ、ゲート絶縁膜ＧＦの厚さ、および、フィールドプレート電極ＦＰ１の厚さの合計と同じである。

【0029】

また、外周領域ＯＲのドリフト領域ＮＶには、ｐ型のコラム領域ＰＣが形成されている。コラム領域ＰＣは、ボディ領域ＰＢよりも深い位置まで形成されている。コラム領域ＰＣの不純物濃度は、ボディ領域ＰＢの不純物濃度以上である。実施の形態１の主な特徴はコラム領域ＰＣに関するが、コラム領域ＰＣの詳細な効果については、後で詳細に説明する。

【0030】

図４～図６に示されるように、半導体基板ＳＵＢの裏面には、ｎ型のドレイン領域ＮＤおよびドレイン電極ＤＥが形成されている。ｎ型のドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。

【0031】

半導体基板ＳＵＢ上には、ゲート電極ＧＥおよびフィールドプレート電極ＦＰ２を覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。セル領域ＣＲの層間絶縁膜ＩＬ中には、複数の孔ＣＨ１が形成されている。複数の孔ＣＨ１は、それらの底部がボディ領域ＰＢ内に位置するように、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通している。複数の孔ＣＨ１の各々の底部において、ボディ領域ＰＢ内には、ボディ領域ＰＢよりも高い不純物濃度を有する高濃度領域ＰＲが形成されている。また、外周領域ＯＲの層間絶縁膜ＩＬ中には、複数の孔ＣＨ２も形成されている。孔ＣＨ２は、ゲート電極ＧＥの上方に形成されている。

【0032】

層間絶縁膜ＩＬ上には、孔ＣＨ１の内部を埋め込むように、ソース配線ＳＷが形成されている。ソース配線ＳＷは、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度領域ＰＲに電気的に接続され、これらにソース電位を供給する。また、層間絶縁膜ＩＬ上には、孔ＣＨ２の内部を埋め込むように、ゲート配線ＧＷも形成されている。ゲート配線ＧＷは、ゲート電極ＧＥに電気的に接続されている。ゲート電極ＧＥには、ゲート配線ＧＷからゲート電位が印加される。

【0033】

ここでは図示していないが、層間絶縁膜ＩＬには他の孔も形成されており、この他の孔を介して、フィールドプレート電極ＦＰ１、ＦＰ２もソース配線ＳＷに電気的に接続されている。

【0034】

また、ソース配線ＳＷおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。

【0035】

なお、ソース配線ＳＷおよびゲート配線ＧＷは、孔ＣＨ１内または孔ＣＨ２内を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された上記バリアメタル膜および上記導電性膜とから構成されていてもよい。その場合、上記プラグ層は、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜とからなる。

【0036】

＜本願発明者らによる検討事項と、実施の形態１の主な特徴＞
以下に図７～図１０を用いて、まず、本願発明者らが検討を行った検討例の半導体装置と、その問題点とについて説明し、その後、実施の形態１の主な特徴について説明する。検討例の半導体装置は、コラム領域ＰＣが設けられていない点を除いて、実施の形態１の半導体装置１００と同様である。

【0037】

図７～図９に示されるように、検討例では、ターンオフ時に、セル領域ＣＲから外周領域ＯＲに渡って、全体的に空乏層１０が広がる。このため、半導体装置１００の耐圧が維持される。しかしながら、空乏層１０は、フィールドプレート電極ＦＰ１、ＦＰ２の周囲に広がるので、フィールドプレート電極ＦＰ１、ＦＰ２から離れた箇所では、部分的な空乏化が起こるが、完全な空乏化が難しくなる。図７～図９では、完全に空乏化されている箇所を完全空乏化領域１０Ａとし、部分的に空乏化されている箇所を部分空乏化領域１０Ｂとして示している。

【0038】

十分な空乏化を行うために、例えばトレンチＴＲ２を各トレンチＴＲ１の端部に近づけて、トレンチＴＲ１とトレンチＴＲ２との間の距離を狭くすることも考えられる。しかし、その場合、例えば上記距離を０．２５μｍ以下のような狭い距離に設定すると、露光処理の解像不良が発生し易くなり、トレンチＴＲ１とトレンチＴＲ２とが繋がってしまう恐れがある。

【0039】

図９および図１０を比較して分かるように、実施の形態１では、空乏層１０の広がりが十分でない箇所（部分空乏化領域１０Ｂ）に、ｐ型のコラム領域ＰＣが設けられている。例えば、図３および図５に示されるように、あるコラム領域ＰＣは、外周領域ＯＲのドリフト領域ＮＶにおいて、複数のトレンチＴＲ１のうちの互いに隣り合う２つのトレンチＴＲの間の箇所とトレンチＴＲ２とによってＹ方向において挟まれた箇所に形成されている。そして、このコラム領域ＰＣは、Ｙ方向においてトレンチＴＲ２から離れた位置に形成されている。

【0040】

コラム領域ＰＣは、ボディ領域ＰＢを介してソース配線ＳＷに電気的に接続されているので、コラム領域ＰＣにもソース電位が供給される。そして、コラム領域ＰＣは、ボディ領域ＰＢよりも深い位置まで形成されている。このコラム領域ＰＣによって、部分的な空乏化がされていた箇所を、完全に空乏化させることができる。従って、半導体装置１００の外周領域ＯＲにおける耐圧を向上させることができるので、半導体装置１００の信頼性を向上させることができる。

【0041】

また、コラム領域ＰＣは、パワーＭＯＳＦＥＴが構成されるセル領域ＣＲではなく、トレンチＴＲ１の端部よりもトレンチＴＲ２に近い外周領域ＯＲに形成されている。このため、コラム領域ＰＣによってオン抵抗の上昇が起こることもない。

【0042】

また、図７に示されるように、Ｘ方向に延在するトレンチＴＲ２とＹ方向に延在するトレンチＴＲ２とが交差するコーナー部付近にも、部分的な空乏化になり易い箇所が存在する。このような箇所にもコラム領域ＰＣを設けることが好ましい。すなわち、コラム領域ＰＣは、複数のトレンチＴＲ１のうちＹ方向に延在しているトレンチＴＲ２に最も近いトレンチＴＲ１と、Ｙ方向に延在しているトレンチＴＲ２との間の箇所、および、Ｘ方向に延在しているトレンチＴＲ２によって、Ｙ方向において挟まれた箇所に位置する外周領域ＯＲのドリフト領域ＮＶにも形成されている。そして、このコラム領域ＰＣは、Ｘ方向およびＹ方向のそれぞれにおいて、トレンチＴＲ２から離れた位置に形成されている。これにより、半導体装置１００の外周領域ＯＲにおける耐圧を向上させることができる。

【0043】

なお、トレンチＴＲ２に沿って、コラム領域ＰＣを外周領域ＯＲ全体に形成することも考えられる。しかし、その場合、元々空乏化され易い箇所にもコラム領域ＰＣを形成することになる。そうすると、その箇所では、低い電圧で空乏層が広がりきり、更に電圧を高くすると電界集中によってブレイクダウンが発生する恐れがある。それ故、実施の形態１のように、互いに分離された各コラム領域ＰＣが、外周領域ＯＲに局所的に設けられていることが好ましい。

【0044】

＜半導体装置の製造方法＞
以下に図１１～図２０を用いて、半導体装置１００の製造方法について説明する。以下の説明では、主に図３のＡ－Ａ線に沿った断面図を用いるが、必要に応じて図３のＢ－Ｂ線に沿った断面図も用いる。

【0045】

まず、図１１および図１２に示されるように、ｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢを用意する。ドリフト領域ＮＶは、ｎ型のシリコンからなる半導体基板ＳＵＢ自体であってもよいし、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた半導体層であってもよい。

【0046】

次に、セル領域ＣＲのドリフト領域ＮＶ中に、複数のトレンチＴＲ１を形成すると共に、外周領域ＯＲのドリフト領域ＮＶに、トレンチＴＲ２を形成する。トレンチＴＲ１、ＴＲ２を形成するためには、まず、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、フォトリソグラフィ法によって、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして上記開口部から露出している上記酸化シリコン膜およびドリフト領域ＮＶに対してドライエッチング処理を行うことで、ドリフト領域ＮＶ中にトレンチＴＲ１、ＴＲ２を形成する。その後、アッシング処理によって上記レジストパターンを除去し、例えばフッ酸を用いたウェットエッチング処理によって上記酸化シリコン膜を除去する。

【0047】

次に、図１３に示されるように、複数のトレンチＴＲ１の内部に、例えば熱酸化法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。次に、複数のトレンチＴＲ１の内部を埋め込むように、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えばｎ型の多結晶シリコン膜からなる導電性膜ＣＦを形成する。なお、外周領域ＯＲのトレンチＴＲ２の内部にも、同じ工程によって、絶縁膜ＩＦ１および導電性膜ＣＦが形成される。

【0048】

次に、図１４および図１５に示されるように、例えばドライエッチング処理およびウェットエッチング処理によって、複数のトレンチＴＲ１およびトレンチＴＲ２の外部に形成されていた導電性膜ＣＦおよび絶縁膜ＩＦ１を順次除去する。このようにして、トレンチＴＲ２の内部に、絶縁膜ＩＦ２を介してフィールドプレート電極ＦＰ２を形成すると共に、複数のトレンチＴＲ１の内部に、それぞれ絶縁膜ＩＦ１を介して複数のフィールドプレート電極ＦＰ１を形成する。なお、ここでは構成の区別を判り易くするために、トレンチＴＲ２の内部に残された絶縁膜ＩＦ１を、絶縁膜ＩＦ２として説明する。

【0049】

次に、外周領域ＯＲを覆い、セル領域ＣＲを開口するレジストパターンを形成し、上記レジストパターンをマスクとして例えばドライエッチング処理およびウェットエッチング処理を行う。これにより、図１５に示されるように、複数のトレンチＴＲ１の内部において、絶縁膜ＩＦ１および複数のフィールドプレート電極ＦＰ１を選択的に後退させる。

【0050】

次に、図１６に示されるように、複数のトレンチＴＲ１の内部に、例えば熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦを形成する。次に、複数のトレンチＴＲ１の内部を埋め込むように、ゲート絶縁膜ＧＦ上に、例えばＣＶＤ法によって、例えばｎ型の多結晶シリコン膜を形成する。次に、例えばドライエッチング処理によって、複数のトレンチＴＲ１の外部に形成されていた上記多結晶シリコン膜を除去する。

【0051】

これにより、複数のトレンチＴＲ１の内部に、それぞれゲート絶縁膜ＧＦを介して複数のゲート電極ＧＥを形成する。ゲート絶縁膜ＧＦおよびゲート電極ＧＥは、絶縁膜ＩＦ１およびフィールドプレート電極ＦＰ１の上方に形成される。その後、トレンチＴＲ１の外部に形成されているゲート絶縁膜ＧＦを、ウェットエッチング処理などによって除去してもよい。

【0052】

次に、図１７および図１８に示されるように、セル領域ＣＲおよび外周領域ＯＲのドリフト領域ＮＶに、フォトリソグラフィ法およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、ｐ型のボディ領域ＰＢを形成する。次に、セル領域ＣＲのボディ領域ＰＢに、フォトリソグラフィ法およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、ｎ型のソース領域ＮＳを形成する。次に、外周領域ＯＲのドリフト領域ＮＶに、フォトリソグラフィ法およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、ｐ型のコラム領域ＰＣを形成する。

【0053】

なお、図１８に示されるように、コラム領域ＰＣは、ボディ領域ＰＢよりも深い位置まで形成される。また、コラム領域ＰＣの不純物濃度は、ボディ領域ＰＢの不純物濃度と同じであってもよいし、ボディ領域ＰＢの不純物濃度よりも高くてもよい。また、図３および図５に示されるように、コラム領域ＰＣは、複数のトレンチＴＲ１の各々の間の箇所、および、トレンチＴＲ２によって、Ｙ方向において挟まれた箇所に位置する外周領域ＯＲのドリフト領域ＮＶに形成される。

【0054】

次に、図１９に示されるように、複数のゲート電極ＧＥおよびフィールドプレート電極ＦＰ２を覆うように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。

【0055】

次に、図２０に示されるように、フォトリソグラフィ法およびドライエッチング処理によって、セル領域ＣＲの層間絶縁膜ＩＬおよびソース領域ＮＳを貫通する孔ＣＨ１を形成する。なお、孔ＣＨ１を形成する工程で、外周領域ＯＲの層間絶縁膜ＩＬに、孔ＣＨ２も形成される。孔ＣＨ１の底部は、ボディ領域ＰＢ内に位置している。次に、孔ＣＨ１の底部におけるボディ領域ＰＢに、フォトリソグラフィ法およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度領域ＰＲを形成する。

【0056】

次に、図２１に示されるように、層間絶縁膜ＩＬ上にソース配線ＳＷを形成する。まず、孔ＣＨ１内を埋め込むように、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなるバリアメタル膜と、例えばアルミニウム膜からなる導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、ソース配線ＳＷを形成する。ここでは図示はしないが、ソース配線ＳＷを形成する工程と同じ工程によって、孔ＣＨ２内を埋め込むように、層間絶縁膜ＩＬ上に、ゲート配線ＧＷも形成される。次に、ソース配線ＳＷ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。その後、図示はしないが、上記保護膜の一部を開口し、ソース配線ＳＷ上およびゲート配線ＧＷ上に、ソースパッドおよびゲートパッドとなる領域を露出させる。

【0057】

その後、以下の工程を経て、半導体装置１００が製造される。まず、必要に応じて半導体基板ＳＵＢの裏面を研磨する。次に、半導体基板ＳＵＢの裏面に、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、ドレイン領域ＮＤ上に、スパッタリング法によって、ドレイン電極ＤＥを形成する。以上により、図３～図５に示される構造を得る。

【0058】

（実施の形態２）
以下に図２２を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。

【0059】

実施の形態１では、空乏層１０の広がりが十分でない箇所に、ｐ型のコラム領域ＰＣが設けられていたが、実施の形態２では、コラム領域ＰＣが設けられていない。代わりに、実施の形態２では、図２２に示されるように、Ｘ方向に延在するトレンチＴＲ２は、複数の突出部２０を有している。複数の突出部２０は、それぞれ複数のトレンチＴＲ１の各々の間の箇所へ向かって、Ｙ方向に突出している。

【0060】

突出部２０の内部にも、ソース配線ＳＷに電気的に接続されたフィールドプレート電極ＦＰ２が形成されている。従って、この突出部２０によって、部分的な空乏化がされていた箇所を、完全に空乏化させることができる。実施の形態２においても、半導体装置１００の外周領域ＯＲにおける耐圧を向上させることができるので、半導体装置１００の信頼性を向上させることができる。

【0061】

また、実施の形態２でも、Ｘ方向に延在するトレンチＴＲ２とＹ方向に延在するトレンチＴＲ２とが交差するコーナー部にも、部分的な空乏化になり易い箇所が存在する。このような箇所にも突出部２０を設けることが好ましい。すなわち、複数の突出部２０のうち１つは、複数のトレンチＴＲ１のうちＹ方向に延在しているトレンチＴＲ２に最も近いトレンチＴＲ１と、Ｙ方向に延在しているトレンチＴＲ２との間の箇所へ向かって、Ｙ方向に突出している。

【0062】

また、Ｘ方向における複数の突出部２０の各々の幅は、複数のトレンチＴＲの各々の間の箇所へ向かうに連れて狭くなっている。突出部２０がこのような形状に加工されていることで、トレンチＴＲ１およびトレンチＴＲ２の形成時に、トレンチＴＲ１とトレンチＴＲ２とが繋がる恐れを抑制しながら、トレンチＴＲ２をトレンチＲ１に近づけ易くなる。

【0063】

なお、実施の形態２の製造方法は、実施の形態１の製造方法とほぼ同じである。突出部２０は、トレンチＴＲ２を形成する際のマスクを、他のレイアウト形状のマスクへ変更するだけで形成することができる。従って、実施の形態１のコラム領域ＰＣを形成する必要が無いので、製造工程の簡略化を図ることができる。

【0064】

（変形例１）
以下に図２３を用いて、実施の形態２の変形例１について説明する。

【0065】

実施の形態２では、突出部２０が次第に狭くなる形状であった。変形例１では、図２３に示されるように、突出部２０だけでなく、トレンチＴＲ１の端部３０も次第に狭くなる形状になっている。すなわち、Ｘ方向における複数のトレンチＴＲ１の各々の端部３０の幅は、トレンチＴＲ２へ向かうに連れて狭くなっている。そして、複数の突出部２０と、複数のトレンチＴＲ１の各々の端部３０とが、交互に隣接している。

【0066】

端部３０がこのような形状に加工されていることで、実施の形態２よりも更に、トレンチＴＲ２をトレンチＲ１に近づけ易くなる。従って、半導体装置１００の外周領域ＯＲにおける耐圧を更に向上させることができる。

【0067】

（変形例２）
以下に図２４を用いて、実施の形態１の変形例２について説明する。

【0068】

実施の形態１では、複数のトレンチＴＲ１が、それぞれＹ方向に延在し、ストライプ形状になっていた。変形例２では、複数のトレンチＴＲ１にＸ方向に延在する箇所が存在し、複数のトレンチＴＲ１が、互いに接続され、メッシュ状になっている。変形例２においても、半導体装置１００の外周領域ＯＲにおける耐圧を向上させることができる。

【0069】

なお、変形例２に開示されたメッシュ状の複数のトレンチＴＲ１を、実施の形態２または変形例１に適用することもできる。

【0070】

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【符号の説明】

【0071】

１０ 空乏層
１０Ａ 完全空乏化領域
１０Ｂ 部分空乏化領域
２０ 突出部
３０ 端部
１００ 半導体装置
ＣＦ 導電性膜
ＣＨ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ１、ＦＰ２ 電極（フィールドプレート電極）
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＧＷ ゲート配線
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＣ コラム領域
ＰＲ 高濃度領域
ＳＵＢ 半導体基板
ＳＷ ソース配線
ＴＲ１、ＴＲ２ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】