特開 2023-83816 電源装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023083816

(43)【公開日】2023-06-16

(54)【発明の名称】電源装置

(51)【国際特許分類】

   H02M 3/28 20060101AFI20230609BHJP

【ＦＩ】

H02M3/28 H

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021197741

(22)【出願日】2021-12-06

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】鎌倉 輝男

(72)【発明者】

【氏名】小林 貴之

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AA19

5H730AS08

5H730BB27

5H730BB57

5H730DD04

5H730EE12

5H730FD01

5H730FD11

5H730FF09

5H730FG05

5H730FG07

5H730ZZ16

(57)【要約】

【課題】トランスの磁束密度の飽和を抑制しつつ、スイッチング損失を低減すること。
【解決手段】電源装置は、第１ブリッジ回路と、変圧器と、第２ブリッジ回路と、第１ブリッジ回路の内のスイッチ素子をスイッチング動作させる複数の１次側駆動パルスと、第２ブリッジ回路の内のスイッチ素子をスイッチング動作させる複数の２次側駆動パルスを出力し、第１ブリッジ回路と第２ブリッジ回路との間の位相差を制御することにより、第２ブリッジ回路から出力される直流電圧を制御する制御部と、を備える。制御部は、複数の１次側駆動パルス及び複数の２次側駆動パルスの少なくとも一方に、ハイサイドのスイッチ素子の全てがオン状態又はオフ状態になり、ローサイドのスイッチ素子の全てがハイサイドのスイッチ素子とは逆の状態となるパターンを付加し、かつスイッチ素子のスイッチング周波数を基準値よりも低くする制御を行う。
【選択図】図１

【特許請求の範囲】

【請求項1】

各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、直流電圧を交流電圧に変換して出力する、第１ブリッジ回路と、
第１巻線及び第２巻線を含み、前記第１ブリッジ回路から出力される交流電圧が前記第１巻線に入力され、誘起された交流電圧を前記第２巻線から出力する、変圧器と、
各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、
複数の１次側駆動パルスを前記第１ブリッジ回路の内の前記スイッチ素子に出力して、前記第１ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、複数の２次側駆動パルスを前記第２ブリッジ回路の内の前記スイッチ素子に出力して、前記第２ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、前記第１ブリッジ回路と前記第２ブリッジ回路との間の位相差を制御することにより、前記第２ブリッジ回路から出力される直流電圧を制御する、制御部と、
を備え、
前記制御部は、
複数の前記１次側駆動パルス及び複数の前記２次側駆動パルスの少なくとも一方に、ハイサイドの前記スイッチ素子の全てがオン状態又はオフ状態になり、ローサイドの前記スイッチ素子の全てがハイサイドの前記スイッチ素子とは逆の状態となるパターンを付加し、かつ前記スイッチ素子のスイッチング周波数を基準値よりも低くする制御を行う、
電源装置。

【請求項2】

前記制御部は、前記１次側駆動パルス及び前記２次側駆動パルスの少なくとも一方のデューティ比を基準値よりも低くする制御を行うことで、前記スイッチ素子のスイッチング周波数を基準値よりも低くする、
請求項１に記載の電源装置。

【請求項3】

前記制御部は、前記第１ブリッジ回路に入力される直流電圧と、前記第２ブリッジ回路から出力される直流電圧との比に基づいて、前記デューティ比を前記基準値よりも低くする制御を行うことで、前記スイッチ素子のスイッチング周波数を基準値よりも低くする、
請求項２に記載の電源装置。

【請求項4】

前記制御部は、前記第１ブリッジ回路と前記第２ブリッジ回路との間の位相差と、前記デューティ比とに基づいて、前記スイッチング周波数を算出する、
請求項２又は３に記載の電源装置。

【請求項5】

前記第１ブリッジ回路及び前記第２ブリッジ回路は、３相ブリッジ回路であり、
前記変圧器は、３相変圧器である、
請求項１から４のいずれか１項に記載の電源装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電源装置に関する。

【背景技術】

【0002】

特許文献１には、ＤＡＢ（Ｄｕａｌ Ａｃｔｉｖｅ Ｂｒｉｄｇｅ）方式のＤＣ－ＤＣコンバータが記載されている。ＤＡＢ方式のコンバータは、１次側のブリッジ回路を駆動させる駆動パルスと、２次側のブリッジ回路を駆動させる駆動パルスとの間の位相を制御することで、双方向に電力の伝送が可能なコンバータである。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第５０２７２６４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＤＡＢ方式では、ソフトスイッチング動作が出来ない領域（例えば、軽負荷領域）が存在し、当該領域ではスイッチング損失が生じる。スイッチング損失を抑制するために、スイッチング周波数を低くすることが考えられる。しかしながら、ＤＡＢ方式のＤＣ－ＤＣコンバータにおいて、単にスイッチング周波数を低くすると、トランスの磁束密度が飽和してしまうことがある。

【0005】

本開示は、トランスの磁束密度の飽和を抑制しつつ、スイッチング損失を低減することのできる電源装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の電源装置は、各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、直流電圧を交流電圧に変換して出力する、第１ブリッジ回路と、第１巻線及び第２巻線を含み、前記第１ブリッジ回路から出力される交流電圧が前記第１巻線に入力され、誘起された交流電圧を前記第２巻線から出力する、変圧器と、各々がハイサイドのスイッチ素子及びローサイドのスイッチ素子を有する複数のアームを含み、前記変圧器の前記第２巻線から出力される交流電圧を直流電圧に変換して負荷に出力する、第２ブリッジ回路と、複数の１次側駆動パルスを前記第１ブリッジ回路の内の前記スイッチ素子に出力して、前記第１ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、複数の２次側駆動パルスを前記第２ブリッジ回路の内の前記スイッチ素子に出力して、前記第２ブリッジ回路の内の前記スイッチ素子をスイッチング動作させ、前記第１ブリッジ回路と前記第２ブリッジ回路との間の位相差を制御することにより、前記第２ブリッジ回路から出力される直流電圧を制御する、制御部と、を備え、前記制御部は、複数の前記１次側駆動パルス及び複数の前記２次側駆動パルスの少なくとも一方に、ハイサイドの前記スイッチ素子の全てがオン状態又はオフ状態になり、ローサイドの前記スイッチ素子の全てがハイサイドの前記スイッチ素子とは逆の状態となるパターンを付加し、かつ前記スイッチ素子のスイッチング周波数を基準値よりも低くする制御を行う。

【0007】

本開示の電源装置において、前記制御部は、前記１次側駆動パルス及び前記２次側駆動パルスの少なくとも一方のデューティ比を基準値よりも低くする制御を行うことで、前記スイッチ素子のスイッチング周波数を基準値よりも低くする。

【0008】

本開示の電源装置において、前記制御部は、前記第１ブリッジ回路に入力される直流電圧と、前記第２ブリッジ回路から出力される直流電圧との比に基づいて、前記デューティ比を前記基準値よりも低くする制御を行うことで、前記スイッチ素子のスイッチング周波数を基準値よりも低くする。

【0009】

本開示の電源装置において、前記制御部は、前記第１ブリッジ回路と前記第２ブリッジ回路との間の位相差と、前記デューティ比とに基づいて、前記スイッチング周波数を算出する。

【0010】

本開示の電源装置において、前記第１ブリッジ回路及び前記第２ブリッジ回路は、３相ブリッジ回路であり、前記変圧器は、３相変圧器である。

【発明の効果】

【0011】

本開示によれば、トランスの磁束密度の飽和を抑制しつつ、スイッチング損失を低減することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、第１実施形態に係る電源装置の構成例を示す図である。

【図2】図２は、第１実施形態に係るトランス部の構成例を示す図である。

【図3】図３は、第１実施形態に係る制御部の構成例を示す図である。

【図4】図４は、比較例に係る電源装置の制御方法を説明するための図である。

【図5】図５は、第１実施形態に係る電源装置の制御方法を説明するための図である。

【図6】図６は、第１実施形態に係るデューティの定義を説明するための図である。

【図7】図７は、第２実施形態に係る制御部の構成例を示す図である。

【図8】図８は、第２実施形態に係るスイッチング周波数を設定する方法を説明するための図である。

【発明を実施するための形態】

【0013】

以下、添付図面を参照して、本開示に係る実施形態を詳細に説明する。なお、この実施形態により本開示が限定されるものではなく、また、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

【0014】

［第１実施形態］
図１を用いて、第１実施形態に係る電源装置の構成例を説明する。図１は、第１実施形態に係る電源装置の構成例を示す図である。

【0015】

図１に示す、電源装置１００は、第１実施形態に係るＤＡＢ方式の電源装置である。電源装置１００は、電源１から出力され平滑化コンデンサ２により平滑化された直流電圧である１次側電圧Ｖ１を受ける。電源装置１００から出力された直流電圧は、平滑化コンデンサ３により平滑化され、２次側電圧Ｖ２が負荷４に入力される。

【0016】

電源装置１００は、第１ブリッジ回路１０と、第２ブリッジ回路２０と、リアクトル３１と、リアクトル３２と、リアクトル３３と、トランス部４０と、制御部５０と、を含む。

【0017】

第１ブリッジ回路１０は、第１アーム１０ａと、第２アーム１０ｂと、第３アーム１０ｃと、を含む。第１ブリッジ回路１０は、３個のアームを含む３相のブリッジ回路である。第１アーム１０ａは、Ｕ相のアームである。第２アーム１０ｂは、Ｖ相のアームである。第３アーム１０ｃは、Ｗ相のアームである。第１アーム１０ａと、第２アーム１０ｂとの間の位相差は、１２０度である。第２アーム１０ｂと、第３アーム１０ｃとの間の位相差は、１２０度である。第３アーム１０ｃと、第１アーム１０ａとの間の位相差は、１２０度である。

【0018】

第１アーム１０ａは、スイッチ素子１１と、スイッチ素子１２と、を含む。第２アーム１０ｂは、スイッチ素子１３と、スイッチ素子１４と、を含む。第３アーム１０ｃは、スイッチ素子１５と、スイッチ素子１６と、を含む。

【0019】

スイッチ素子１１と、スイッチ素子１３と、スイッチ素子１５とは、ハイサイドのスイッチ素子である。スイッチ素子１２と、スイッチ素子１４と、スイッチ素子１６とは、ローサイドのスイッチ素子である。

【0020】

スイッチ素子１１からスイッチ素子１６は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるが、これに限定されない。スイッチ素子１１からスイッチ素子１６は、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などでも良い。

【0021】

スイッチ素子１１からスイッチ素子１６は、寄生ダイオード（ボディダイオード）を有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。寄生ダイオードは、トランジスタのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。寄生ダイオードに加えて、各トランジスタのドレインとソース間にダイオード素子を付加しても良い。

【0022】

スイッチ素子１１のソース端子は、スイッチ素子１２のドレイン端子に電気的に接続されている。スイッチ素子１１のドレイン端子は、スイッチ素子１３のドレイン端子に電気的に接続されている。スイッチ素子１２のソース端子は、スイッチ素子１４のソース端子に電気的に接続されている。

【0023】

スイッチ素子１３のソース端子は、スイッチ素子１４のドレイン端子に電気的に接続されている。スイッチ素子１３のドレイン端子は、スイッチ素子１５のドレイン端子に電気的に接続されている。スイッチ素子１４のソース端子は、スイッチ素子１６のソース端子に電気的に接続されている。

【0024】

スイッチ素子１５のソース端子は、スイッチ素子１６のドレイン端子に電気的に接続されている。

【0025】

スイッチ素子１１のドレイン端子と、スイッチ素子１３のドレイン端子と、スイッチ素子１５のドレイン端子との接続点Ｎ１は、電源装置１００の一方の入力端子である。スイッチ素子１２のソース端子と、スイッチ素子１４のソース端子と、スイッチ素子１６のソース端子との接続点Ｎ２は、電源装置１００の他方の入力端子である。

【0026】

接続点Ｎ１は、平滑化コンデンサ２の高電位側に電気的に接続されている。接続点Ｎ２は、平滑化コンデンサ２の低電位側に電気的に接続されている。接続点Ｎ１と、接続点Ｎ２との間には、平滑化コンデンサ２により平滑化された直流電圧が入力される。

【0027】

スイッチ素子１１のソース端子と、スイッチ素子１２のドレイン端子との接続点Ｎ３は、第１ブリッジ回路１０の１個目の出力端子である。スイッチ素子１３のソース端子と、スイッチ素子１４のドレイン端子との接続点Ｎ４は、第１ブリッジ回路１０の２個目の出力端子である。スイッチ素子１５のソース端子と、スイッチ素子１６のドレイン端子との接続点Ｎ５は、第１ブリッジ回路１０の３個目の出力端子である。

【0028】

第２ブリッジ回路２０は、第１アーム２０ａと、第２アーム２０ｂと、第３アーム２０ｃと、を含む。第２ブリッジ回路２０は、３個のアームを含む３相のブリッジ回路である。第１アーム２０ａは、Ｕ相のアームである。第２アーム２０ｂは、Ｖ相のアームである。第３アーム２０ｃは、Ｗ相のアームである。第１アーム２０ａと、第２アーム２０ｂとの位相差は、１２０度である。第２アーム２０ｂと、第３アーム２０ｃとの位相差は、１２０度である。第３アーム２０ｃと、第１アーム２０ａとの位相差は、１２０度である。

【0029】

第１アーム２０ａは、スイッチ素子２１と、スイッチ素子２２と、を含む。第２アーム２０ｂは、スイッチ素子２３と、スイッチ素子２４と、を含む。第３アーム２０ｃは、スイッチ素子２５と、スイッチ素子２６と、を含む。

【0030】

スイッチ素子２１と、スイッチ素子２３と、スイッチ素子２５とは、ハイサイドのスイッチ素子である。スイッチ素子２２と、スイッチ素子２４と、スイッチ素子２６とは、ローサイドのスイッチ素子である。

【0031】

スイッチ素子２１からスイッチ素子２６は、例えば、ＭＯＳＦＥＴであるが、これに限定されない。スイッチ素子２１からスイッチ素子２６は、シリコンパワーデバイス、ＧａＮパワーデバイス、ＳｉＣパワーデバイス、ＩＧＢＴなどでも良い。

【0032】

スイッチ素子２１からスイッチ素子２６は、寄生ダイオード（ボディダイオード）を有する。寄生ダイオードとは、ＭＯＳＦＥＴのバックゲートとソース及びドレインとの間のｐｎ接合である。寄生ダイオードは、トランジスタのオフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして利用可能である。寄生ダイオードに加えて、各トランジスタのドレインとソース間にダイオード素子を付加しても良い。

【0033】

スイッチ素子２１のソース端子は、スイッチ素子２２のドレイン端子に電気的に接続されている。スイッチ素子２１のドレイン端子は、スイッチ素子２３のドレイン端子に電気的に接続されている。スイッチ素子２２のソース端子は、スイッチ素子２４のソース端子に電気的に接続されている。

【0034】

スイッチ素子２３のソース端子は、スイッチ素子２４のドレイン端子に電気的に接続されている。スイッチ素子２３のドレイン端子は、スイッチ素子２５のドレイン端子に電気的に接続されている。スイッチ素子２４のソース端子は、スイッチ素子２６のソース端子に電気的に接続されている。

【0035】

スイッチ素子２５のソース端子は、スイッチ素子２６のドレイン端子に電気的に接続されている。

【0036】

スイッチ素子２１のソース端子と、スイッチ素子２２のドレイン端子との接続点Ｎ６は、第２ブリッジ回路２０の１個目の入力端子である。スイッチ素子２３のソース端子と、スイッチ素子２４のドレイン端子との接続点Ｎ７は、第２ブリッジ回路２０の２個目の入力端子である。スイッチ素子２５のソース端子と、スイッチ素子２６のドレイン端子との接続点Ｎ８は、第２ブリッジ回路２０の３個目の入力端子である。

【0037】

スイッチ素子２１のドレイン端子と、スイッチ素子２３のドレイン端子と、スイッチ素子２５のドレイン端子との接続点Ｎ９は、電源装置１００の一方の出力端子である。スイッチ素子２２のソース端子と、スイッチ素子２４のソース端子と、スイッチ素子２６のソース端子との接続点Ｎ１０は、電源装置１００の他方の出力端子である。

【0038】

接続点Ｎ９は、平滑化コンデンサ３の高電位側に電気的に接続されている。接続点Ｎ１０は、平滑化コンデンサ３の低電位側に電気的に接続されている。平滑化コンデンサ３の２次側電圧Ｖ２が、電源装置１００の出力電圧となる。

【0039】

平滑化コンデンサ３の高電位側は、負荷４の高電位側に電気的に接続されている。平滑化コンデンサ３の低電位側は、負荷４の低電位側に電気的に接続されている。

【0040】

リアクトル３１の一端は、接続点Ｎ３に電気的に接続されている。リアクトル３１の他端は、トランス部４０に電気的に接続されている。

【0041】

リアクトル３２の一端は、接続点Ｎ４に電気的に接続されている。リアクトル３２の他端は、トランス部４０に電気的に接続されている。

【0042】

リアクトル３３の一端は、接続点Ｎ５に電気的に接続されている。リアクトル３３の他端は、トランス部４０に電気的に接続されている。

【0043】

トランス部４０は、第１巻線と、第２巻線と、コアと、を含む。トランス部４０は、変圧器の一種である。

【0044】

図２は、第１実施形態に係るトランス部の構成例を示す図である。図２に示すように、トランス部４０は、トランス４０ａと、トランス４０ｂと、トランス４０ｃと、を含む。第１実施形態において、トランス部４０は、３相変圧器である。図２に示す例では、トランス部４０は、Ｙ結線方式の３相変圧器である。図２では、トランス部４０は、Ｙ結線方式の３相変圧器であるものとして示しているが、本開示はこれに限定されない。例えば、トランス部４０は、デルタ結線方式の３相変圧器であってもよい。

【0045】

トランス４０ａは、第１巻線４１ａと、第２巻線４２ａと、コア４３ａと、第１端子４４ａと、第２端子４５ａと、を含む。トランス４０ａは、Ｕ相のトランスである。

【0046】

第１巻線４１ａは、１次側の巻線である。第２巻線４２ａは、２次側の巻線である。第１巻線４１ａと、第２巻線４２ａとは、コア４３ａに巻かれている。第１巻線４１ａの一端は、第１端子４４ａに電気的に接続されている。第１端子４４ａは、リアクトル３１の他端に電気的に接続されている。第２巻線４２ａの一端は、第２端子４５ａに電気的に接続されている。第２端子４５ａは、接続点Ｎ６に電気的に接続されている。

【0047】

トランス４０ｂは、第１巻線４１ｂと、第２巻線４２ｂと、コア４３ｂと、第１端子４４ｂと、第２端子４５ｂと、を含む。トランス４０ｂは、Ｖ相のトランスである。

【0048】

第１巻線４１ｂは、１次側の巻線である。第２巻線４２ｂは、２次側の巻線である。第１巻線４１ｂと、第２巻線４２ｂとは、コア４３ｂに巻かれている。第１巻線４１ｂの一端は、第１端子４４ｂに電気的に接続されている。第１端子４４ｂは、リアクトル３２の他端に電気的に接続されている。第２巻線４２ｂの一端は、第２端子４５ｂに電気的に接続されている。第２端子４５ｂは、接続点Ｎ７に電気的に接続されている。

【0049】

トランス４０ｃは、第１巻線４１ｃと、第２巻線４２ｃと、コア４３ｃと、第１端子４４ｃと、第２端子４５ｃと、を含む。トランス４０ｃは、Ｗ相のトランスである。

【0050】

第１巻線４１ｃは、１次側の巻線である。第２巻線４２ｃは、２次側の巻線である。第１巻線４１ｃと、第２巻線４２ｃとは、コア４３ｃに巻かれている。第１巻線４１ｃの一端は、第１端子４４ｃに電気的に接続されている。第１端子４４ｃは、リアクトル３３の他端に電気的に接続されている。第２巻線４２ｃの一端は、第２端子４５ｃに電気的に接続されている。第２端子４５ｃは、接続点Ｎ８に電気的に接続されている。

【0051】

第１巻線４１ａの他端と、第１巻線４１ｂの他端と、第１巻線４１ｃの他端とは、それぞれ、電気的に接続されている。第２巻線４２ａの他端と、第２巻線４２ｂの他端と、第２巻線４２ｃの他端とは、それぞれ、電気的に接続されている。

【0052】

制御部５０は、第１ブリッジ回路１０および第２ブリッジ回路２０を制御する。制御部５０は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ ＰｒｏｃｅＳＳｉｎｇ Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ ＰｒｏｃｅＳＳｉｎｇ Ｕｎｉｔ）などの情報処理装置と、ＲＡＭ（Ｒａｎｄｏｍ ＡｃｃｅＳＳ Ｍｅｍｏｒｙ）又はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの記憶装置とを有する。制御部５０は、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の集積回路により実現されてもよい。制御部５０は、ハードウェアと、ソフトウェアとの組み合わせで実現されてもよい。

【0053】

制御部５０は、１次側駆動パルスを第１ブリッジ回路１０に出力することで、スイッチ素子１１からスイッチ素子１６のオン状態とオフ状態とを切り替える。具体的には、制御部５０は、ハイレベルの１次側駆動パルスをスイッチ素子１１からスイッチ素子１６のゲート端子に出力することで、スイッチ素子１１からスイッチ素子１６をオン状態に切り替える。制御部５０は、ローレベルの１次側駆動パルスをスイッチ素子１１からスイッチ素子１６のゲート端子に出力することで、スイッチ素子１１からスイッチ素子１６をオフ状態に切り替える。

【0054】

制御部５０は、２次側駆動パルスを第２ブリッジ回路２０に出力することで、スイッチ素子２１からスイッチ素子２６のオン状態とオフ状態とを切り替える。具体的には、制御部５０は、ハイレベルの２次側駆動パルスをスイッチ素子２１からスイッチ素子２６のゲート端子に出力することで、スイッチ素子２１からスイッチ素子２６をオン状態に切り替える。制御部５０は、ローレベルの２次側駆動パルスをスイッチ素子２１からスイッチ素子２６のゲート端子に出力することで、スイッチ素子２１からスイッチ素子２６をオフ状態に切り替える。

【0055】

［制御部の構成例］
図３を用いて、第１実施形態に係る制御部の構成例を説明する。図３は、第１実施形態に係る制御部の構成例を示す図である。

【0056】

図３に示すように、制御部５０は、誤差算出部５１と、位相差算出部５２と、駆動パルス生成部５３と、デューティ比算出部５４と、１次側パルスパターン付加部５５と、２次側パルスパターン付加部５６と、１次側パルス駆動部５７と、２次側パルス駆動部５８と、を含む。

【0057】

以下では、制御部５０は、第２ブリッジ回路２０からの出力電圧を制御する場合の処理について説明する。

【0058】

誤差算出部５１は、第２ブリッジ回路２０に指令された電圧指令値Ｖｃｏｍと、第２ブリッジ回路２０が実際に出力している２次側電圧Ｖ２とに基づいて、電圧指令値Ｖｃｏｍと、２次側電圧Ｖ２との誤差ｅを算出する。

【0059】

位相差算出部５２は、誤差ｅに基づいて、第１ブリッジ回路１０と、第２ブリッジ回路２０の位相差φを算出する。

【0060】

駆動パルス生成部５３は、位相差φに基づいて、複数の第１駆動パルスＳ１と、複数の第２駆動パルスＳ２とを生成する。駆動パルス生成部５３は、第１駆動パルスＳ１を１次側パルスパターン付加部５５に出力する。駆動パルス生成部５３は、第２駆動パルスＳ２を２次側パルスパターン付加部５６に出力する。

【0061】

デューティ比算出部５４は、第１ブリッジ回路１０の１次側電圧Ｖ１と、第２ブリッジ回路２０の２次側電圧Ｖ２とに基づいて、１次側電圧Ｖ１と、２次側電圧Ｖ２との電圧比を算出する。

【0062】

デューティ比算出部５４は、１次側電圧Ｖ１と、２次側電圧Ｖ２との電圧比に基づいて、第１ブリッジ回路１０のハイサイドの各スイッチ素子の全てと、ローサイドの各スイッチ素子の全てとの、少なくとも一方を同時にオンするパルスパターンのデューティ比を算出する。本実施形態では、このようなパルスパターンのデューティ比を、第１デューティ比Ｄ１と呼ぶ。第１デューティ比Ｄ１は、０から１の範囲の値をとる。

【0063】

デューティ比算出部５４は、１次側電圧Ｖ１と、２次側電圧Ｖ２との電圧比に基づいて、第２ブリッジ回路２０のハイサイドの各スイッチ素子の全てと、ローサイドの各スイッチ素子の全てとの、少なくとも一方を同時にオンするパルスパターンのデューティ比を算出する。本実施形態では、このようなパルスパターンのデューティ比を、第２デューティ比Ｄ２と呼ぶ。第２デューティ比Ｄ２は、０から１の範囲の値をとる。

【0064】

１次側パルスパターン付加部５５は、複数の第１駆動パルスＳ１に対して、第１デューティ比Ｄ１のパルスパターンを付加した第１出力パルスＳ５を生成する。第１出力パルスＳ５は、第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のゲート端子に出力する駆動パルスの基になる基準信号である。

【0065】

２次側パルスパターン付加部５６は、複数の第２駆動パルスＳ２に対して、第２デューティ比Ｄ２のパルスパターンを付加した第２出力パルスＳ６を生成する。第２出力パルスＳ６は、第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のゲート端子に出力する駆動パルスの基になる基準信号である。

【0066】

１次側パルス駆動部５７は、第１出力パルスＳ５に基づいて、第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のオン状態とオフ状態とを切り替えるための、第１デューティ比Ｄ１のパルスパターンが付加された複数の１次側駆動パルスＳ７を生成する。１次側パルス駆動部５７は、複数の１次側駆動パルスＳ７を第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のゲート端子に出力する。

【0067】

２次側パルス駆動部５８は、第２出力パルスＳ６に基づいて、第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のオン状態とオフ状態とを切り替えるための、第２デューティ比Ｄ２のパルスパターンが付加された複数の２次側駆動パルスＳ８を出力する。２次側パルス駆動部５８は、複数の２次側駆動パルスＳ８を第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のゲート端子に出力する。

【0068】

（比較例の制御方法）
本実施形態を説明する前に、比較例に係る電源装置の制御方法について説明する。図４は、比較例に係る電源装置の制御方法を説明するための図である。比較例に係る電源装置の構成は、図１に示す電源装置１００と同一である。

【0069】

図４は、２次側の各部のパルスパターンと各相の出力電圧を示す。各スイッチ素子に入力される２次側駆動パルスのスイッチング周波数は一定である。各部に入力される２次側駆動パルスのデューティ比は０．５である。

【0070】

波形１１１は、スイッチ素子２１のゲート端子に入力される２次側駆動パルスを示す。波形１１２は、スイッチ素子２２のゲート端子に入力される２次側駆動パルスを示す。波形１１３は、スイッチ素子２３のゲート端子に入力される２次側駆動パルスを示す。波形１１４は、スイッチ素子２４のゲート端子に入力される２次側駆動パルスを示す。波形１１５は、スイッチ素子２５のゲート端子に入力される２次側駆動パルスを示す。波形１１６は、スイッチ素子２６のゲート端子に入力される２次側駆動パルスを示す。波形１１７は、第１アーム２０ａからの出力電圧を示す。波形１１８は、第２アーム２０ｂからの出力電圧を示す。波形１１９は、第３アーム２０ｃからの出力電圧を示す。時間ｔ０から時間ｔ６が、電源装置１００の１周期分の制御パターンとなる。

【0071】

時間ｔ０から時間ｔ３の間、スイッチ素子２１のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２１は、時間ｔ０から時間ｔ３の間はオフ状態となる。時間ｔ３から時間ｔ６の間、スイッチ素子２１のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２１は、時間ｔ３から時間ｔ６の間はオン状態となる。時間ｔ６から時間ｔ９の間、スイッチ素子２１のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２１は、時間ｔ６から時間ｔ９の間はオフ状態となる。

【0072】

時間ｔ０から時間ｔ３の間、スイッチ素子２２のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２２は、時間ｔ０から時間ｔ３の間はオン状態となる。時間ｔ３から時間ｔ６の間、スイッチ素子２２のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２２は、時間ｔ３から時間ｔ６の間はオフ状態となる。時間ｔ６から時間ｔ９の間、スイッチ素子２２のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２２は、時間ｔ６から時間ｔ９の間はオン状態となる。

【0073】

時間ｔ０から時間ｔ１の間、スイッチ素子２３のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２３は、時間ｔ０から時間ｔ１の間はオフ状態となる。時間ｔ１から時間ｔ４の間、スイッチ素子２３のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２３は、時間ｔ１から時間ｔ４の間はオン状態となる。時間ｔ４から時間ｔ７の間、スイッチ素子２３のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２３は、時間ｔ４から時間ｔ７の間はオフ状態となる。時間ｔ７から時間ｔ９の間、スイッチ素子２３のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２３は、時間ｔ７から時間ｔ９の間はオン状態となる。

【0074】

時間ｔ０から時間ｔ１の間、スイッチ素子２４のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２４は、時間ｔ０から時間ｔ１の間はオン状態となる。時間ｔ１から時間ｔ４の間、スイッチ素子２４のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２４は、時間ｔ１から時間ｔ４の間はオフ状態となる。時間ｔ４から時間ｔ７の間、スイッチ素子２４のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２４は、時間ｔ４から時間ｔ７の間はオン状態となる。時間ｔ７から時間ｔ９の間、スイッチ素子２４のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２４は、時間ｔ７から時間ｔ９の間はオフ状態となる。

【0075】

時間ｔ０から時間ｔ２の間、スイッチ素子２５のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２５は、時間ｔ０から時間ｔ２の間はオン状態となる。時間ｔ２から時間ｔ５の間、スイッチ素子２５のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２５は、時間ｔ２から時間ｔ５の間はオフ状態となる。時間ｔ５から時間ｔ８の間、スイッチ素子２５のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２５は、時間ｔ５から時間ｔ８の間はオン状態となる。時間ｔ８から時間ｔ９の間、スイッチ素子２５のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２５は、時間ｔ８から時間ｔ９の間はオフ状態となる。

【0076】

時間ｔ０から時間ｔ２の間、スイッチ素子２６のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２６は、時間ｔ０から時間ｔ２の間はオフ状態となる。時間ｔ２から時間ｔ５の間、スイッチ素子２６のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２６は、時間ｔ２から時間ｔ５の間はオン状態となる。時間ｔ５から時間ｔ８の間、スイッチ素子２６のゲート端子には、ローレベルの２次側駆動パルスが入力される。スイッチ素子２６は、時間ｔ５から時間ｔ８の間はオフ状態となる。時間ｔ８から時間ｔ９の間、スイッチ素子２６のゲート端子には、ハイレベルの２次側駆動パルスが入力される。スイッチ素子２６は、時間ｔ８から時間ｔ９の間はオン状態となる。

【0077】

波形１１１から波形１１６に示すように、比較例に係る制御方法では、スイッチ素子２１と、スイッチ素子２３と、スイッチ素子２５とのハイサイド側のスイッチ素子の全て同時にオン状態またはオフ状態となるパターンは存在しない。

【0078】

斜線部で示した領域Ｒ１は、第１アーム２０ａが、時間ｔ６から時間ｔ９においてトランス部４０に印加した電圧の電圧時間積を示す。

【0079】

（第１実施形態の制御方法）
図５を用いて、第１実施形態に係る電源装置の制御方法について説明する。図５は、第１実施形態に係る電源装置の制御方法を説明するための図である。

【0080】

波形１２１は、スイッチ素子２１のゲート端子に入力される２次側駆動パルスを示す。波形１２２は、スイッチ素子２２のゲート端子に入力される２次側駆動パルスを示す。波形１２３は、スイッチ素子２３の２次側駆動ゲート端子に入力されるパルスを示す。波形１２４は、スイッチ素子２４のゲート端子に入力される２次側駆動パルスを示す。波形１２５は、スイッチ素子２５のゲート端子に入力される２次側駆動パルスを示す。波形１２６は、スイッチ素子２６のゲート端子に入力される２次側駆動パルスを示す。波形１２７は、第１アーム２０ａからの出力電圧を示す。波形１２８は、第２アーム２０ｂからの出力電圧を示す。波形１２９は、第３アーム２０ｃからの出力電圧を示す。

【0081】

図５に示すように、波形１２１から波形１２６には、図４に示す波形１１１から波形１１６に対して、追加のパルスパターンである追加パターンＰ１から追加パターンＰ９が付加されている。

【0082】

追加パターンＰ１は、時間ｔ０から時間ｔ１の間において付加されている追加パターンである。追加パターンＰ１は、ハイサイド側の各スイッチ素子のそれぞれのゲート端子にローレベルの２次側駆動パルスが入力され、ローサイド側の各スイッチ素子のそれぞれのゲート端子にハイレベルの２次側駆動パルスが入力されるパルスパターンである。すなわち、追加パターンＰ１においては、スイッチ素子２１、スイッチ素子２３、およびスイッチ素子２５の全てがオフ状態となり、スイッチ素子２２、スイッチ素子２４、およびスイッチ素子２６の全てがオン状態となる。追加パターンＰ１は、時間ｔ０と時間ｔ１との間の区間の中央に追加しているものとして示しているが、本開示はこれに限定されない。

【0083】

追加パターンＰ２は、時間ｔ１から時間ｔ２の間において付加されている追加パターンである。追加パターンＰ２は、ハイサイド側の各スイッチ素子のそれぞれのゲート端子にハイレベルの２次側駆動パルスが入力され、ローサイド側の各スイッチ素子のそれぞれのゲート端子にローレベルの２次側駆動パルスが入力されるパルスパターンである。すなわち、追加パターンＰ２において、スイッチ素子２１、スイッチ素子２３、およびスイッチ素子２５の全てがオン状態となり、スイッチ素子２２、スイッチ素子２４、およびスイッチ素子２６の全てがオフ状態となる。追加パターンＰ２は、時間ｔ１と時間ｔ２との間の中央に追加しているものとして示しているが、本開示はこれに限定されない。

【0084】

追加パターンＰ３は、時間ｔ２から時間ｔ３の間において付加されている追加パターンである。追加パターンＰ３のパルスパターンは、追加パターンＰ１のパルスパターンと同じなので、説明を省略する。

【0085】

追加パターンＰ４は、時間ｔ３から時間ｔ４の間において付加されている追加パターンである。追加パターンＰ４のパルスパターンは、追加パターンＰ２のパルスパターンと同じなので、説明を省略する。

【0086】

追加パターンＰ５は、時間ｔ４から時間ｔ５の間において付加されている追加パターンである。追加パターンＰ５のパルスパターンは、追加パターンＰ１のパルスパターンと同じなので、説明を省略する。

【0087】

追加パターンＰ６は、時間ｔ５から時間ｔ６の間において付加されている追加パターンである。追加パターンＰ６のパルスパターンは、追加パターンＰ２のパルスパターンと同じなので、説明を省略する。

【0088】

追加パターンＰ７は、時間ｔ６から時間ｔ７の間において付加されている追加パターンである。追加パターンＰ７のパルスパターンは、追加パターンＰ１のパルスパターンと同じなので、説明を省略する。

【0089】

追加パターンＰ８は、時間ｔ７から時間ｔ８の間において付加されている追加パターンである。追加パターンＰ８のパルスパターンは、追加パターンＰ２のパルスパターンと同じなので、説明を省略する。

【0090】

追加パターンＰ９は、時間ｔ８から時間ｔ９の間において付加されている追加パターンである。追加パターンＰ９のパルスパターンは、追加パターンＰ１のパルスパターンと同じなので、説明を省略する。

【0091】

波形１２１から波形１２６は、それぞれ、図４に示す波形１１１から波形１１６よりもデューティ比が小さい。

【0092】

図６は、第１実施形態に係るデューティ比の定義を説明するための図である。図６は、横軸が時間を示し、縦軸がスイッチ素子のゲート端子に入力される信号レベルを示す。周期Ｔは、制御の１周期分の期間である。デューティ比区間Ｔｄｕｔｙは、追加パターン部の期間である。第１実施形態では、デューティ比Ｄは、以下のように定義される。
Ｄ＝（周期Ｔ／２－デューティ比区間Ｔｄｕｔｙ）／（周期Ｔ／２）・・・（１）

【0093】

第１実施形態では、式（１）に示すように、デューティ比Ｄは、デューティ比区間Ｔｄｕｔｙが長いほど、小さくなる。

【0094】

斜線部で示した領域Ｒ２は、第１アーム２０ａが、時間ｔ６から時間ｔ９においてトランス部４０に印加した電圧の電圧時間積を示す。領域Ｒ２は、波形１２１から波形１２６に追加パターンＰ７と、追加パターンＰ８と、追加パターンＰ９とが付加されているため、図４に示す領域Ｒ１よりも小さい。すなわち、第１実施形態に係る電源装置１００は、トランス部４０に印加される電圧が比較例よりも小さくなるため、トランス部４０の磁束密度も比較例に比べて低減される。なお、第２アーム２０ｂと、第３アーム２０ｃとがトランス部４０に印加する電圧は、第１アーム２０ａがトランス部４０に印加する電圧と同様なので、説明を省略する。

【0095】

上述のとおり、第１実施形態では、ハイサイド側のスイッチ素子の全てをオン状態又はオフ状態にし、ローサイド側のスイッチ素子の全てをハイサイド側のスイッチ素子とは逆の状態となるパルスパターンを付加している。これにより、第１実施形態は、トランス部４０で発生する磁束密度を低減することができる。

【0096】

［第２実施形態］
次に、本開示の第２実施形態に係る電源装置について説明する。第２実施形態に係る電源装置の構成は、図１に示す電源装置１００と回路構成は同一であり、制御部５０の構成が異なっている。

【0097】

第１実施形態では、各スイッチ素子に入力されるパルスのスイッチング周波数は、一定であるものとして説明した。第２実施形態では、各スイッチ素子のスイッチング損失を抑制するためにスイッチング周波数を低くする。

【0098】

通常、比較例に係るＤＡＢ方式の電源装置においては、ソフトスイッチング動作が出来ない領域において、スイッチング損失を抑制するためにスイッチング周波数を低くすると、トランスの磁束密度が飽和してしまうことがある。

【0099】

これに対し、電源装置１００においては、上述したようにトランス部４０の磁束密度を比較例と比べて小さくすることができる。そのため、第２実施形態は、トランス部４０の磁束密度を飽和させることなく、スイッチング損失を低減するためにスイッチング周波数を低くすることができる。

【0100】

［制御部の構成例］
図７を用いて、第２実施形態に係る制御部の構成例を説明する。図７は、第２実施形態に係る制御部の構成例を示す図である。

【0101】

図７に示すように、制御部５０Ａは、誤差算出部５１と、位相差算出部５２と、駆動パルス生成部５３Ａと、デューティ比算出部５４Ａと、１次側パルス駆動部５７Ａと、２次側パルス駆動部５８Ａと、周波数算出部５９と、パルスパターン付加部６０と、を含む。

【0102】

デューティ比算出部５４Ａは、入出力電圧と、位相差算出部５２の位相差の算出結果に基づいて、デューティ比Ｄを算出する。デューティ比算出部５４Ａは、１次側電圧Ｖ１と、２次側電圧Ｖ２との電圧比と、第１ブリッジ回路１０と第２ブリッジ回路２０との間の位相差φに基づいて、デューティ比Ｄを算出する。

【0103】

周波数算出部５９は、位相差算出部５２が算出した第１ブリッジ回路１０と第２ブリッジ回路２０の位相差φと、デューティ比算出部５４Ａが算出したデューティ比Ｄとに基づいて、各スイッチ素子のゲート端子に入力するパルスのスイッチング周波数ωを算出する。

【0104】

図８は、第２実施形態に係るスイッチング周波数を設定する方法を説明するための図である。図８は、横軸がデューティ比Ｄを示し、縦軸が設定可能なスイッチング周波数（比率）を示す。図８に示す例では、デューティ比Ｄが１の時のスイッチング周波数を１に正規化している。図８において、デューティ比Ｄが１、かつスイッチング周波数が１の状態が、比較例に係るＤＡＢ方式のスイッチング周波数の下限値を示す。第２実施形態では、スイッチング周波数が１の状態のことを、スイッチング周波数の基準値と呼ぶ。

【0105】

上述したとおり、比較例に係るＤＡＢ方式の電源装置においては、スイッチング周波数が基準値をよりも小さくなると、トランス部４０の磁束密度が飽和してしまうことがある。第２実施形態では、トランス部４０の磁束密度を抑制することができるので、波形１３０に従って、スイッチング周波数を基準値よりも小さくすることが可能となる。

【0106】

第２実施形態では、例えば、図８に示すようにデューティ比Ｄを０．８にすることで、スイッチング周波数ωを０．４まで低減することができる。すなわち、デューティ比算出部５４Ａがデューティ比Ｄを基準値よりも低く算出することで、周波数算出部５９がスイッチング周波数ωを低く算出することができる。これにより、第２実施形態では、比較例においてトランスの磁束密度が飽和してしまう設計上の限界点よりも、スイッチング周波数を低くすることができる。例えば、第２実施形態では、デューティ比Ｄを約０．６６から１の間に設定することができる。

【0107】

パルスパターン付加部６０は、デューティ比算出部５４Ａが算出したデューティ比Ｄと、周波数算出部５９が算出したスイッチング周波数ωを持つ第１出力パルスＳ１１と第２出力パルスＳ１２とを生成する。第１出力パルスＳ１１と、第２出力パルスＳ１２との位相差はφである。第１出力パルスＳ１１は、第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のゲート端子に入力される駆動パルスの基になる基準信号である。第２出力パルスＳ１２は、第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のゲート端子に入力される駆動パルスの基になる基準信号である。

【0108】

駆動パルス生成部５３Ａは、第１出力パルスＳ１１に基づいて、第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のゲート端子に入力するための複数の第１駆動パルスＳ１３を生成する。駆動パルス生成部５３Ａは、第２出力パルスＳ１２に基づいて、第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のゲート端子に入力するための複数の第２駆動パルスＳ１４を生成する。

【0109】

１次側パルス駆動部５７Ａは、第１駆動パルスＳ１３に基づいて、第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のオン状態とオフ状態とを切り替えるための、デューティ比Ｄのパルスパターンが付加された複数の１次側駆動パルスＳ１５を生成する。１次側パルス駆動部５７Ａは、複数の１次側駆動パルスＳ１５を第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のゲート端子に出力する。これにより、第２実施形態は、トランス部４０の磁束密度の飽和を抑制させつつ、第１ブリッジ回路１０のスイッチ素子１１からスイッチ素子１６のスイッチング損失を低減させることができる。

【0110】

２次側パルス駆動部５８Ａは、第２駆動パルスＳ１４に基づいて、第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のオン状態とオフ状態とを切り替えるための、デューティ比Ｄのパルスパターンが付加された複数の２次側駆動パルスＳ１６を出力する。２次側パルス駆動部５８Ａは、複数の２次側駆動パルスＳ１６を第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のゲート端子に出力する。これにより、第２実施形態は、トランス部４０の磁束密度の飽和を抑制させつつ、第２ブリッジ回路２０のスイッチ素子２１からスイッチ素子２６のスイッチング損失を低減することができる。

【0111】

以上、本開示の実施形態を説明したが、これら実施形態の内容により本開示が限定されるものではない。また、前述した構成要素には、当業者が容易に想定できるもの、実質的に同一のもの、いわゆる均等の範囲のものが含まれる。さらに、前述した構成要素は適宜組み合わせることが可能である。さらに、前述した実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換又は変更を行うことができる。

【符号の説明】

【0112】

１ 電源
２，３ 平滑化コンデンサ
４ 負荷
１０ 第１ブリッジ回路
２０ 第２ブリッジ回路
１０ａ，２０ａ 第１アーム
１０ｂ，２０ｂ 第２アーム
１０ｃ，２０ｃ 第３アーム
１１，１２，１３，１４，１５，１６，２１，２２，２３，２４，２５，２６ スイッチ素子
３１，３２，３３ リアクトル
４０ トランス部
４０ａ，４０ｂ，４０ｃ トランス
４１ａ，４１ｂ，４１ｃ 第１巻線
４２ａ，４２ｂ，４２ｃ 第２巻線
４３ａ，４３ｂ，４３ｃ コア
４４ａ，４４ｂ，４４ｃ 第１端子
４５ａ，４５ｂ，４５ｃ 第２端子
５０ 制御部
５１ 誤差算出部
５２ 位相差算出部
５３ 駆動パルス生成部
５４，５４Ａ デューティ比算出部
５５ １次側パルスパターン付加部
５６ ２次側パルスパターン付加部
５７，５７Ａ １次側パルス駆動部
５８，５８Ａ ２次側パルス駆動部
５９ 周波数算出部
６０ パルスパターン付加部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】