▶ ウェスタン デジタル テクノロジーズ インコーポレーテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023085175
(43)【公開日】2023-06-20
(54)【発明の名称】メモリ一致低密度パリティ検査符号化方式
(51)【国際特許分類】
G06F 11/10 20060101AFI20230613BHJP
H03M 13/19 20060101ALI20230613BHJP
【ＦＩ】
G06F11/10 672
H03M13/19
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022083498
(22)【出願日】2022-05-23
(31)【優先権主張番号】17/545,051
(32)【優先日】2021-12-08
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】504056130
【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド
(74)【代理人】
【識別番号】100207837
【弁理士】
【氏名又は名称】小松原 寿美
(72)【発明者】
【氏名】エラン・シャロン
(72)【発明者】
【氏名】ラン・ザミール
(72)【発明者】
【氏名】デイヴィッド・アブラハム
(72)【発明者】
【氏名】アイダン・アルロッド
【テーマコード（参考）】
5J065
【Ｆターム（参考）】
5J065AB01
5J065AC03
5J065AD07
5J065AE06
5J065AG05
5J065AH01
(57)【要約】 （修正有）
【課題】データ記憶デバイスにおけるメモリセル電圧分布（ＣＶＤ）に基づく低密度パリティ検査（ＬＤＰＣ）符号化してメモリオーバープロビジョニングを低減するメモリコントローラ、方法及び装置を提供する。
【解決手段】データ記憶デバイスにおけるメモリセル電圧分布に基づくＬＤＰＣ符号化を実行するシステム１００であって、コントローラは、不揮発性メモリとインタフェースするメモリインタフェースと、コントローラ回路と、を含む。コントローラは、不揮発性メモリに記憶される複数のデータページを受信し、複数のデータページを複数の変換されたデータページに変換し、複数の変換されたデータページに基づいて複数のパリティビットを決定し、複数のデータページ及び複数のパリティビットを不揮発性メモリに記憶する。
【選択図】図１
【解決手段】データ記憶デバイスにおけるメモリセル電圧分布に基づくＬＤＰＣ符号化を実行するシステム１００であって、コントローラは、不揮発性メモリとインタフェースするメモリインタフェースと、コントローラ回路と、を含む。コントローラは、不揮発性メモリに記憶される複数のデータページを受信し、複数のデータページを複数の変換されたデータページに変換し、複数の変換されたデータページに基づいて複数のパリティビットを決定し、複数のデータページ及び複数のパリティビットを不揮発性メモリに記憶する。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリコントローラであって、
不揮発性メモリとインタフェースするように構成されたメモリインタフェースと、
コントローラであって、
前記不揮発性メモリに記憶される複数のデータページを受信し、
前記複数のデータページを複数の変換されたデータページに変換し、
前記複数の変換されたデータページに基づいて、複数のパリティビットを決定し、
前記複数のデータページ及び前記複数のパリティビットを前記不揮発性メモリに記憶する
ように構成された、コントローラと、を備える、メモリコントローラ。
不揮発性メモリとインタフェースするように構成されたメモリインタフェースと、
コントローラであって、
前記不揮発性メモリに記憶される複数のデータページを受信し、
前記複数のデータページを複数の変換されたデータページに変換し、
前記複数の変換されたデータページに基づいて、複数のパリティビットを決定し、
前記複数のデータページ及び前記複数のパリティビットを前記不揮発性メモリに記憶する
ように構成された、コントローラと、を備える、メモリコントローラ。
【請求項2】
前記複数の変換されたデータページの各々は、前記不揮発性メモリの関連付けられた読み出し閾値のエラーによって影響を受ける、請求項１に記載のメモリコントローラ。
【請求項3】
前記複数のデータページのビットエラー率は、前記複数の変換されたデータページのビットエラー率に等しい、請求項１に記載のメモリコントローラ。
【請求項4】
前記不揮発性メモリは複数のメモリセル状態を含み、前記複数の変換されたデータページの数は、前記複数のメモリセル状態の読み出し閾値の数に基づく、請求項１に記載のメモリコントローラ。
【請求項5】
前記コントローラは、
前記記憶された複数のデータページ及び前記記憶された複数のパリティビットを前記不揮発性メモリから取り出すように更に構成されており、前記記憶された複数のデータページは、複数のデータハードビット及び複数のデータソフトビットを含み、前記記憶された複数のパリティビットは、複数のパリティハードビット及び複数のパリティソフトビットを含むように更に構成されている、請求項１に記載のメモリコントローラ。
前記記憶された複数のデータページ及び前記記憶された複数のパリティビットを前記不揮発性メモリから取り出すように更に構成されており、前記記憶された複数のデータページは、複数のデータハードビット及び複数のデータソフトビットを含み、前記記憶された複数のパリティビットは、複数のパリティハードビット及び複数のパリティソフトビットを含むように更に構成されている、請求項１に記載のメモリコントローラ。
【請求項6】
前記コントローラは、
前記記憶された複数のデータページを第２の複数の変換されたデータページに変換し、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットについての対数尤度比推定値を決定する、ように更に構成されている、請求項５に記載のメモリコントローラ。
前記記憶された複数のデータページを第２の複数の変換されたデータページに変換し、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットについての対数尤度比推定値を決定する、ように更に構成されている、請求項５に記載のメモリコントローラ。
【請求項7】
前記コントローラは、
前記第２の複数の変換されたデータページの前記対数尤度比推定値と、前記複数のパリティビットの前記対数尤度比推定値とに基づいて、訂正された複数のデータページを生成する、ように更に構成されている、請求項６に記載のメモリコントローラ。
前記第２の複数の変換されたデータページの前記対数尤度比推定値と、前記複数のパリティビットの前記対数尤度比推定値とに基づいて、訂正された複数のデータページを生成する、ように更に構成されている、請求項６に記載のメモリコントローラ。
【請求項8】
前記コントローラは、
前記記憶された複数のデータページを第２の複数の変換されたデータページに変換し、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットが、一組のパリティ検査制約を満たすかどうかを判定し、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットが前記一組のパリティ検査制約を満たしていないことに応答して、前記第２の複数の変換されたデータページのうちの少なくとも１つの変換されたデータページの値を調整する、ように更に構成されている、請求項５に記載のメモリコントローラ。
前記記憶された複数のデータページを第２の複数の変換されたデータページに変換し、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットが、一組のパリティ検査制約を満たすかどうかを判定し、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットが前記一組のパリティ検査制約を満たしていないことに応答して、前記第２の複数の変換されたデータページのうちの少なくとも１つの変換されたデータページの値を調整する、ように更に構成されている、請求項５に記載のメモリコントローラ。
【請求項9】
前記コントローラは、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットが、前記一組のパリティ検査制約を満たすかどうかを判定し、
前記第２の複数の変換されたデータページのうちの少なくとも１つの変換されたデータページの前記値を、前記第２の複数の変換されたデータページ及び前記複数のパリティビットが前記一組のパリティ検査制約を満たすまで調整する、ように更に構成されている、請求項８に記載のメモリコントローラ。
前記第２の複数の変換されたデータページ及び前記複数のパリティビットが、前記一組のパリティ検査制約を満たすかどうかを判定し、
前記第２の複数の変換されたデータページのうちの少なくとも１つの変換されたデータページの前記値を、前記第２の複数の変換されたデータページ及び前記複数のパリティビットが前記一組のパリティ検査制約を満たすまで調整する、ように更に構成されている、請求項８に記載のメモリコントローラ。
【請求項10】
前記複数の変換されたデータページにわたって前記不揮発性メモリによって引き起こされるビットエラー分布は、前記複数のデータページにわたるエラー分布とは異なる、請求項１に記載のメモリコントローラ。
【請求項11】
前記コントローラは、
前記複数の変換されたデータページの推定ビットエラー率に基づいて、前記不揮発性メモリのメモリエラーモデルを決定し、
前記メモリエラーモデルに基づいて、前記不揮発性メモリの健全性を判定する、ように更に構成されている、請求項１に記載のメモリコントローラ。
前記複数の変換されたデータページの推定ビットエラー率に基づいて、前記不揮発性メモリのメモリエラーモデルを決定し、
前記メモリエラーモデルに基づいて、前記不揮発性メモリの健全性を判定する、ように更に構成されている、請求項１に記載のメモリコントローラ。
【請求項12】
前記コントローラは、
前記複数の変換されたデータページの推定ビットエラー率に基づいて、前記不揮発性メモリの読み出し閾値を調整する、ように更に構成されている、請求項１に記載のメモリコントローラ。
前記複数の変換されたデータページの推定ビットエラー率に基づいて、前記不揮発性メモリの読み出し閾値を調整する、ように更に構成されている、請求項１に記載のメモリコントローラ。
【請求項13】
方法であって、
不揮発性メモリに記憶される複数のデータページを受信することと、
前記複数のデータページを複数の変換されたデータページに変換することと、
前記複数の変換されたデータページに基づいて、複数のパリティビットを決定することと、
前記複数のデータページ及び前記複数のパリティビットを前記不揮発性メモリに記憶することと
を含む、方法。
不揮発性メモリに記憶される複数のデータページを受信することと、
前記複数のデータページを複数の変換されたデータページに変換することと、
前記複数の変換されたデータページに基づいて、複数のパリティビットを決定することと、
前記複数のデータページ及び前記複数のパリティビットを前記不揮発性メモリに記憶することと
を含む、方法。
【請求項14】
前記複数の変換されたデータページは、前記複数のデータページよりも多数のページを含む、請求項１３に記載の方法。
【請求項15】
前記複数のデータページのビットエラー率は、前記複数の変換されたデータページのビットエラー率に等しい、請求項１３に記載の方法。
【請求項16】
前記不揮発性メモリは複数のメモリセル状態を含み、前記複数の変換されたデータページの数は、前記複数のメモリセル状態の数に基づく、請求項１３に記載の方法。
【請求項17】
前記記憶された複数のデータページ及び前記記憶された複数のパリティビットを前記不揮発性メモリから取り出すことを更に含み、前記記憶された複数のデータページは、複数のデータハードビット及び複数のデータソフトビットを含み、前記記憶された複数のパリティビットは、複数のパリティハードビット及び複数のパリティソフトビットを含む、請求項１３に記載の方法。
【請求項18】
前記記憶された複数のデータページを第２の複数の変換されたデータページに変換することと、
前記第２の複数の変換されたデータページ及び前記複数のパリティビットについての対数尤度比推定値を決定することと
を更に含む、請求項１７に記載の方法。
前記第２の複数の変換されたデータページ及び前記複数のパリティビットについての対数尤度比推定値を決定することと
を更に含む、請求項１７に記載の方法。
【請求項19】
前記第２の複数の変換されたデータページの前記対数尤度比推定値と、前記複数のパリティビットの前記対数尤度比推定値とに基づいて、訂正された複数のデータページを生成すること
を更に含む、請求項１８に記載の方法。
を更に含む、請求項１８に記載の方法。
【請求項20】
装置であって、
不揮発性メモリとインタフェースするための手段と、
前記不揮発性メモリに記憶される複数のデータページを受信するための手段と、
前記複数のデータページを複数の変換されたデータページに変換するための手段と、
前記複数の変換されたデータページに基づいて、複数のパリティビットを決定するための手段と、
前記複数のデータページ及び前記複数のパリティビットを前記不揮発性メモリに記憶するための手段と
を備える、装置。
不揮発性メモリとインタフェースするための手段と、
前記不揮発性メモリに記憶される複数のデータページを受信するための手段と、
前記複数のデータページを複数の変換されたデータページに変換するための手段と、
前記複数の変換されたデータページに基づいて、複数のパリティビットを決定するための手段と、
前記複数のデータページ及び前記複数のパリティビットを前記不揮発性メモリに記憶するための手段と
を備える、装置。
【発明の詳細な説明】
【背景技術】
【0001】
本出願は、概して、データ記憶デバイスに関し、より具体的には、データ記憶デバイスにおけるメモリセル電圧分布（ＣＶＤ）に基づく低密度パリティ検査（ＬＤＰＣ）符号化に関する。
【0002】
メモリデバイスは、プロセススケーリング、３Ｄスタッキング、及びメモリセルごとのより多くのビットの記憶によるメモリ密度の増加に伴って、より高いメモリ容量をますます経験している。メモリ密度の増加は、基本的に「ノイズの多い」媒体をもたらす。エラー訂正コード（ＥＣＣ）もメモリ内の空間を割り当てられ、実際のユーザデータの空間の量を減らす。
【発明の概要】
【0003】
本開示の技術は、理論上の限界（すなわち、シャノン限界）に近接して動作するようにＥＣＣ符号化を最適化する。具体的には、本開示の符号化方式は、ＬＤＰＣ符号化を実行するときに、様々なプログラミング状態の予想されるエラー率を説明する。以下でより詳細に説明するように、本開示の符号化方式は、ＥＣＣのために割り当てられた空間を含む、メモリオーバープロビジョニングを低減する。
【0004】
ＬＤＰＣなどの高度な符号化方式は、典型的には、メモリデバイスのメモリエラーモデルに基づいて調整されない。具体的には、メモリエラー保護レベルは、各メモリ読み出し閾値に対して調整されず、代わりに全体的に決定される。メモリエラーモデルは、典型的には、デコーダ初期化値を設定するためにのみ使用される。本開示の技術は、ＥＣＣ構築及び設計中にメモリエラーモデルを使用することを提案する。
【0005】
本開示は、一実施形態では、メモリインタフェース及びコントローラを含むメモリコントローラを提供する。メモリインタフェースは、不揮発性メモリとインタフェースするように構成されている。コントローラは、不揮発性メモリに記憶される複数のデータページを受信し、複数のデータページを複数の変換されたデータページに変換するように構成されている。コントローラは、複数の変換されたデータページに基づいて複数のパリティビットを決定し、複数のデータページ及び複数のパリティビットを不揮発性メモリに記憶するように更に構成されている。
【0006】
本開示はまた、方法を提供する。一実施形態では、方法は、不揮発性メモリに記憶される複数のデータページを受信することと、複数のデータページを複数の変換されたデータページに変換することと、を含む。方法は、複数の変換されたデータページに基づいて複数のパリティビットを決定することと、複数のデータページ及び複数のパリティビットを不揮発性メモリに記憶することと、を更に含む。
【0007】
本開示はまた、装置を提供する。装置は、不揮発性メモリとインタフェースするための手段を含む。装置は、不揮発性メモリに記憶される複数のデータページを受信する手段と、複数のデータページを複数の変換されたデータページに変換する手段と、を含む。装置は、複数の変換されたデータページに基づいて複数のパリティビットを決定する手段と、複数のデータページ及び複数のパリティビットを不揮発性メモリに記憶する手段と、を更に含む。
【0008】
このようにして、本開示の様々な態様は、少なくともデータ記憶デバイスの技術分野並びにそれらの設計及びアーキテクチャにおいて改善をもたらす。本開示は、ファームウェア（すなわち、プロセッサ上で実行されるコード）によって制御されるハードウェア又は回路、コンピュータシステム及びネットワーク、並びにハードウェア実施方法、信号処理回路、メモリアレイ、特定用途向け集積回路、フィールドプログラマブルゲートアレイなどを含む様々な形態で実施することができる。上述の概要は、本開示の様々な態様の一般的な概念を提供することのみを意図したものであり、いかなる方法でも本開示の範囲を限定するものではない。
【図面の簡単な説明】
【0009】
【図1】本開示のいくつかの実施形態による、メモリ一致ＬＤＰＣ符号化／復号化を有するデータ記憶デバイスを含むシステムのブロック図である。
【0010】
【図2】本開示のいくつかの実施形態による、クワッドレベルセルメモリの様々なセル電圧分布レベルについてのエラー率を示すグラフである。
【0011】
【図3A】本開示のいくつかの実施形態による、クワッドレベルセル（ＱＬＣ）メモリのメモリ一致変換の例である。
【図3B】本開示のいくつかの実施形態による、クワッドレベルセル（ＱＬＣ）メモリのメモリ一致変換の例である。
【0012】
【図4】本開示のいくつかの実施形態による、メモリ一致ＬＤＰＣ符号化／復号化プロセスを示すフローチャートである。
【0013】
【図5】本開示のいくつかの実施形態による、例示的なメモリ一致ＬＤＰＣメッセージ受け渡しプロセスを示す図である。
【0014】
【図6】本開示のいくつかの実施形態による、ガウスメモリレベル分布を有するＱＬＣメモリを示すグラフである。
【0015】
【図7】本開示のいくつかの実施形態による、セルエラー率の関数としてのデコーダ故障確率を示すグラフである。
【0016】
【図8】本開示のいくつかの実施形態による、例示的なソフトビット読み出しを提供する。
【発明を実施するための形態】
【0017】
以下の説明では、本開示の１つ以上の態様の理解を提供するために、データ記憶デバイス構成、コントローラ動作などのような多数の詳細が記載される。これらの具体的な詳細は単なる例示であり、本出願の範囲を限定することを意図するものではないことは、当業者には容易に明らかであろう。具体的には、メモリデバイスに関連付けられた機能は、ハードウェア（例えば、アナログ回路又はデジタル回路）、ハードウェアとソフトウェアとの組み合わせ（例えば、非一時的コンピュータ可読媒体に記憶され、処理回路又は制御回路によって実行される、プログラムコード又はファームウェア）、又は任意の他の好適な手段によって実行され得る。以下の説明は、本開示の様々な態様の一般的な概念を提供することのみを意図するものであり、いかなる方法でも本開示の範囲を限定するものではない。
【0018】
図１は、データ記憶デバイス１０２を含むシステム１００の一例のブロック図である。いくつかの実装では、データ記憶デバイス１０２は、フラッシュメモリデバイスである。例えば、データ記憶デバイス１０２は、セキュアデジタルＳＤ（登録商標）カード、マイクロＳＤ（登録商標）カード、又は別の同様のタイプのデータ記憶デバイスである。図１に示すデータ記憶デバイス１０２は、不揮発性メモリ１０４及びコントローラ１０６を含む。データ記憶デバイス１０２は、ホストデバイス１０８に結合される。ホストデバイス１０８は、データ１１０（例えば、ユーザデータ）をデータ記憶デバイス１０２に提供して、例えば、不揮発性メモリ１０４に記憶されるように構成されている。ホストデバイス１０８は、例えば、スマートフォン、音楽プレイヤ、ビデオプレイヤ、ゲームコンソール、電子書籍リーダ、携帯情報端末、タブレット、ノートパソコン、又は別の同様のデバイスである。
【0019】
データ記憶デバイス１０２の不揮発性メモリ１０４は、コントローラ１０６に結合されている。いくつかの実装では、不揮発性メモリ１０４は、ＮＡＮＤフラッシュメモリである。図１に示す不揮発性メモリ１０４は、複数のメモリユニット１１２Ａ～１１２Ｎ（例えば、フラッシュメモリユニット）を含む。複数のメモリユニット１１２Ａ～１１２Ｎの各々は、複数の記憶素子を含む。例えば、図１では、メモリユニット１１２Ａは、代表的な記憶素子１１４を含む。いくつかの実装では、記憶素子１１４は、２レベルセル（「ＳＬＣ」）、４レベルセル（「ＭＬＣ」）、８レベルセル（「ＴＬＣ」）、１６レベルセル（「ＱＬＣ」）、又はセルごとにより多くのビット数を有するフラッシュメモリセル（例えば、セルごとに５～１０ビット）などのマルチレベルセルフラッシュメモリである。いくつかの実装では、複数のメモリユニット１１２Ａ～１１２Ｎは、マルチレベルセルフラッシュメモリのワード線又はページに含まれる。他の実装では、複数のメモリユニット１１２Ａ～１１２Ｎは、マルチレベルセルフラッシュメモリの複数のワード線又はページにわたって分散されている。
【0020】
図１に示すコントローラ１０６は、ホストインタフェース１１６、メモリインタフェース１１８、コントローラ回路１２０、及びＥＣＣエンジン１２２を含む。コントローラ１０６は、簡略化された形態で図１に示されている。当業者は、不揮発性メモリのコントローラが、図１に具体的に示されるもの以外の追加のモジュール又は構成要素を含むことを認識するであろう。更に、データ記憶デバイス１０２は、例えば、ＥＣＣを実行するためのコントローラ１０６及びモジュールを含むものとして図１に示されているが、コントローラ１０６は、代わりに、ホストデバイス１０８内に位置するか、又は他の方法でデータ記憶デバイス１０２から分離される。結果として、コントローラ１０６（例えば、ウェアレベリング、バッドブロック管理、データスクランブル、ゴミ集め、アドレスマッピングなど）によって通常実行されるＥＣＣ及び他のフラッシュ変換レイヤ（「ＦＴＬ」）動作は、ホストデバイス１０８又はデータ記憶デバイス１０２に接続する別のデバイスによって実行することができる。
【0021】
コントローラ１０６は、ホストインタフェース１１６を介して、ホストデバイス１０８にデータを送信し、ホストデバイス１０８からデータ及び命令を受信するように構成されている。ホストインタフェース１１６は、ホストデバイス１０８が、例えば、任意の好適な通信プロトコルを使用して、不揮発性メモリ１０４から読み出し、不揮発性メモリ１０４に書き込むことを可能にする。好適な通信プロトコルには、例えば、ユニバーサルフラッシュストレージ（「ＵＦＳ」）ホストコントローラインタフェース仕様、セキュアデジタル（「ＳＤ」）ホストコントローラ仕様などが含まれる。
【0022】
コントローラ１０６はまた、メモリインタフェース１１８を用いて不揮発性メモリ１０４にデータ及びコマンドを送信し（例えば、メモリ動作１３４）、不揮発性メモリからデータを受信するように構成されている。例示的な例として、コントローラ１０６は、不揮発性メモリ１０４内の特定のメモリ位置にデータを記憶するように不揮発性メモリ１０４に命令するためのデータ及び書き込みコマンドを送信するように構成されている。コントローラ１０６はまた、不揮発性メモリ１０４内の特定のメモリ位置からデータを読み取るために、不揮発性メモリ１０４に読み出しコマンドを送信するように構成されている。いくつかの例では、コントローラ１０６は、メモリインタフェース１１８と組み合わせてバス１３２を用いて不揮発性メモリ１０４に結合される。バス１３２は、コントローラ１２０が、１つ以上のメモリユニット１１２の各々と、他のメモリダイ１０３との通信と並列かつ独立して通信することを可能にするために、複数の別個のチャネルを含み得る。
【0023】
図１に示すコントローラ回路１２０は、プロセッサ１２４（例えば、マイクロプロセッサ、マイクロコントローラ、フィールドプログラマブルゲートアレイ［「ＦＰＧＡ」］半導体、特定用途向け集積回路［「ＡＳＩＣ」］、又は別の適切なプログラム可能なデバイス）と、非一時的コンピュータ可読媒体又はメモリ１２６（例えば、ランダムアクセスメモリ［「ＲＡＭ」］及び読み出し専用メモリ［「ＲＯＭ」］を含む）とを含む。プロセッサ１２４は、コントローラ回路１２０、コントローラ１０６、及びデータ記憶デバイス１０２内の様々なモジュールに動作可能に接続される。例えば、ファームウェアは、コンピュータ実行可能命令としてメモリ１２６のＲＯＭにロードされる。これらのコンピュータ実行可能命令は、メモリ１２６から取り出され、コントローラ回路１２０の動作を制御し、本明細書に記載のプロセス（例えば、データ整列及びＥＣＣ）を実行するためにプロセッサ１２４によって実行されることが可能である。いくつかの実装では、コントローラ回路１２０の１つ以上のモジュールは、コントローラ回路１２０内の別個のハードウェア構成要素に対応する。他の実装では、コントローラ回路１２０の１つ以上のモジュールは、メモリ１２６内に記憶され、プロセッサ１２４によって実行されるソフトウェアに対応する。メモリ１２６は、動作中にコントローラ回路１２０によって使用されるデータを記憶するように構成されている。
【0024】
ＥＣＣエンジン１２２は、不揮発性メモリ１０４に格納されるデータを受信するように構成されている。ＥＣＣエンジン１２２は、ＥＣＣ符号化方式を使用してデータを符号化するように構成されている。いくつかの実装では、ＥＣＣ符号化方式は、リードソロモン符号化方式、Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ（「ＢＣＨ」）符号化方式、低密度パリティ検査（「ＬＤＰＣ」）符号化方式、又は別の好適な符号化方式である。図１に示すＥＣＣエンジン１２２は、デコーダ１２８及びエンコーダ１３０を含む。デコーダ１２８は、不揮発性メモリ１０４から読み取られたデータを復号するように構成されている。例えば、デコーダ１２８は、不揮発性メモリ１０４から読み取られた符号語を復号するように構成されている。符号語は、例えば、以下でより詳細に説明される、４＊ｋデータビット及び４＊ｍパリティビットを含み得る。デコーダ１２８は、不揮発性メモリ１０４から読み取られたデータに存在するビットエラーを検出及び訂正するように構成されている。デコーダ１２８は、不揮発性メモリ１０４から読み取られたデータに存在するビットエラーを、実装されたＥＣＣ方式のエラー訂正能力まで訂正する。いくつかの実装では、ＥＣＣエンジン１２２は、コントローラ回路１２０に含まれる。
【0025】
前述のように、本明細書に記載の符号化方式は、メモリデバイス内のセル電圧分布（ＣＶＤ）によって引き起こされる各プログラミング状態の予想されるエラー率を使用する。図２は、ＱＬＣメモリの例示的なＣＶＤのグラフ２００を示す。複数のメモリセル状態Ｓ０～Ｓ１５が、凡例２０５によって示される。グラフ２００は、複数のメモリセル状態Ｓ０～Ｓ１５のゲート電圧値を表すｘ軸２１０を含む。グラフ２００は、複数のメモリセル状態Ｓ０～Ｓ１５の各々のビット分布を表すｙ軸２１５を含む。いくつかの実装では、メモリセル状態Ｓ０～Ｓ１５のうちの１つ以上は、所与のゲート電圧で別の１つ又はメモリセル状態Ｓ０～Ｓ１５と重複し得る。そのような重複は、各重複についてセルエラー率（ＣＥＲ）をもたらす。グラフ２００は、１６個のメモリセル状態Ｓ０～Ｓ１５の間の１５回の重複についての１５個のＣＥＲを含む。更に、グラフ２００の各メモリセル状態Ｓ０～Ｓ１５は対称ではなく、ゲート電圧又はビット分布の異なる範囲を有し得る。いくつかの理想的な実装では、各メモリセル状態Ｓ０～Ｓ１５は同一である。
【0026】
ＣＶＤ及びそのメモリエラーモデル（ＣＥＲによって定義される）と一致するようにＬＤＰＣを調整するために、本明細書で「メモリ一致変換」（すなわち、ｍ２変換）と呼ばれるものがメモリモデルに適用され、各読み出し閾値によってもたらされるエラーが符号化ビットのサブセットのみに影響を及ぼすことを保証する。図３Ａ～図３Ｂは、ＱＬＣメモリの例示的なメモリ一致変換を示す。図３Ａに示すように、ＱＬＣメモリは、複数のメモリセル状態３００を有し、各メモリセル状態３００は、各メモリセル状態３００にｎ＝４個のユーザデータビットを記憶し、合計２ｎ＝１６個の状態（状態０から始まり、状態１５で終わる）を有する。各メモリセル状態３００は、下部ページ３０２、中央ページ３０４、上部ページ３０６、及びトップページ３０８を有し、各ページは、ビットを記憶するように構成されている。図３Ａの例では、左から右に各状態を移動する際に１ビットのみが変更される。例えば、状態０はビット［１１１１］を記憶し、状態１はビット［１１１０］を記憶し、トップページ３０８のビットのみが変化した。状態２は、中央ページ３０６のビットのみが変化したビット［１０１０］を記憶する。
【0027】
各メモリセル状態３００を読み取るために、ｔ＝２ｎ－１＝１５個の読み出し閾値（すなわち、ＣＥＲ）が必要である。従って、メモリ一致変換は、ｎ＝４個のユーザデータページの全てをｔ＝１５個の変換されたデータページ３２０に変換する。図３Ａから図３Ｂへの変換は、垂直に発生する。例えば、状態０はビット［１１１１］を記憶しているが、変換されたページ０はビット［１１１１１１１１１１１１１１１］を記憶する。状態１はビット［１１１０］を記憶し、変換されたページ１はビット［０１１１１１１１１１１１１１１］を記憶する。変換されたデータページ３２０では、第ｊの読み出し閾値によってもたらされる任意のセルエラーは、第ｊの変換されたページ３２０でのみビットエラーをもたらされる。各変換されたページは、ＣＥＲ値３４０を有する。
【0028】
例えば、この特定のセルに対応する変換されたページの値が［１１１１１１１１１１１１１１１］であるように、複数のメモリセル状態３００のうちの第１のメモリセル状態（すなわち、状態０）にプログラムされたセルを考える。しかしながら、読み出し中、第１の読み出し閾値によってセルエラーがもたらされ、第２の複数のセル状態２００（すなわち、状態１）でセルの状態が読み取られ、従って、読み取られた対応する変換されたページ値は［０１１１１１１１１１１１１１１］である。従って、ビットエラーは、１５個の変換されたページのうちの第１のページにのみもたらされる。
【0029】
別の例では、この特定のセルに対応する変換されたページの値が［０００１１１１１１１１１１１１］であるように、複数のメモリセル状態のうちの第４のメモリセル状態（すなわち、状態３）にプログラムされたセルを考える。しかしながら、読み出し中、第３の読み出し閾値によってセルエラーがもたらされ、第３の複数のセル状態２００（すなわち、状態２）でセルの状態が読み取られ、従って、読み取られた対応する変換されたページ値は［００１１１１１１１１１１１１１］である。従って、ビットエラーは、１５個の変換されたページのうちの第３のページにのみもたらされる。
【0030】
従って、メモリ一致変換の結果として、変換されたページ３２０の各ページにもたらされたビットエラー率は、対応する読み出し閾値に関連付けられたセルエラー率に対応する。更に、適切な保護レベルは、対応する読み出し閾値の予想されるＣＥＲに対応する変換された各ページに割り当てられ得る。図３Ａ～図３Ｂに示す変換の代わりに、異なるメモリ一致変換を使用してもよい。例えば、ページレベル一致変換を使用することができる。
【0031】
元のｎ＝４個のページ（すなわち、下部ページ３０２、中央ページ３０４、上部ページ３０６、トップページ３０８）の全体的なビットエラー率（ＢＥＲ）と、変換されたページ３２０の全体的なＢＥＲは同じである。具体的には、
ＢＥＲＬｏｗｅｒ＋ＢＥＲＭｉｄｄｌｅ＋ＢＥＲＵｐｐｅｒ＋ＢＥＲＴｏｐ＝ＢＥＲｔ１＋ＢＥＲｔ２＋．．．＋ＢＥＲｔ１５
平均して、各変換されたページ３２０によって観察されたＢＥＲは、元のページのｎ／ｔ＝４／１５である。従って、変換されたページ３２０を保護するために必要な全体的なＥＣＣ冗長性は、ｎ＝４個の元のデータページを保護するために必要なＥＣＣ冗長性と同じである。
ＢＥＲＬｏｗｅｒ＋ＢＥＲＭｉｄｄｌｅ＋ＢＥＲＵｐｐｅｒ＋ＢＥＲＴｏｐ＝ＢＥＲｔ１＋ＢＥＲｔ２＋．．．＋ＢＥＲｔ１５
平均して、各変換されたページ３２０によって観察されたＢＥＲは、元のページのｎ／ｔ＝４／１５である。従って、変換されたページ３２０を保護するために必要な全体的なＥＣＣ冗長性は、ｎ＝４個の元のデータページを保護するために必要なＥＣＣ冗長性と同じである。
【0032】
変換されたページ３２０は、変換されたページ３２０のエラー率を説明するＬＤＰＣエンコーダ（すなわち、メモリ一致ＬＤＰＣエンコーダ、ｍ２ＬＤＰＣエンコーダ）を使用して符号化される。パリティビットの量は、それらの予想されるＢＥＲに従って、変換されたページ３２０の各々に割り当てられる。従って、変換された各ページ３２０が同じ予想ＢＥＲを有する場合、パリティビットは対称的に割り当てられ得る。いくつかの例では、変換されたページ３２０が変化するＢＥＲを有する場合、パリティビットは非対称に割り当てられ得る。他の例では、単一のＬＤＰＣコードが使用されてもよく、ＬＤＰＣコードを表す基礎となる２部グラフ内では、変換されたページ３２０の各々に対して異なる度スペクトル（すなわち、ビットごとにパリティ検査式の異なる割り当て）が使用される。次いで、度スペクトルは、それぞれの変換されたページの予想されるＢＥＲに対応する。例えば、よりエラーが発生しやすい読み出し閾値の影響を受けるものなど、より高いＢＥＲを示すと予想されるビットのサブセットは、より低い比較ＢＥＲを示すと予想されるビットのサブセットよりも多くのパリティ検査式に関与する。
【0033】
図４は、メモリ一致ＬＤＰＣ符号化及び復号化方法のための例示的なプロセス４００を示す。プロセス４００は、ＥＣＣエンジン１２２によって実行され得る。図４の例では、ｎ＝４個のユーザデータページ（すなわち、下部ページ３０２、中央ページ３０４、上部ページ３０６、及びトップページ３０８）は入力データとして提供され、各ページはｋビットを含む。４＊ｋビットの入力データは、メモリ一致変換符号化ブロック４０５に提供される。メモリ一致変換ブロック符号化４０５は、入力データをｋビットのｔ＝１５個の変換されたページ（例えば、変換されたページ３２０）に変換する。変換された１５＊ｋ個のビットは、ｎ＊ｍ＝４＊ｍ個のパリティビットを生成するメモリ一致ＬＤＰＣエンコーダ４１０によって符号化される。メモリ一致変換符号化ブロック４０５及びメモリ一致ＬＤＰＣエンコーダ４１０と並行して、４＊ｋ個の元のユーザビットは、ページ当たりｋ＋ｍ個のビットが存在するように、４＊ｍ個のパリティビットとともにメモリ１０４（すなわち、ＱＬＣデータページ）に記憶される。
【0034】
メモリセルがｎ個のページのみを記憶することができ、ｔ＝２ｎ－１ページを直接記憶することができないため、変換されたページは、メモリ１０４に直接記憶されない。むしろ、読み出し動作中、変換されたページは、逆メモリ一致変換を介して読み出しセル電圧（Ｖｔ）から推測される。例えば、セル状態、論理ページの値（例えば、下部ページ３０２、中央ページ３０４、上部ページ３０６、及びトップページ３０８）、及び変換されたページ３２０の値は、読み出しセルのＶｔから推測することができる。読み出し動作は、任意の必要な解像度で、セルのＶｔの量子化バージョン（図５ではＹとして示されている）を取り出す。一実施形態では、ハードビット（ＨＢ）ページを取り出してセル状態を推測するために、図２に示す公称読み出し閾値で読み出しが実行される。別の実施形態では、ハードビットに加えてソフトビット（ＳＢ）を取り出すためのより高い読み出し解像度（セルのＶｔをより細かく判定する）が、読み出し値に信頼性を割り当てるために使用される。
【0035】
各ハードビットは、メモリ１０４から読み取られた論理ページ（例えば、下部ページ３０２、中央ページ３０４、上部ページ３０６、トップページ３０８）に対応する。各ソフトビットは、図８に示すように、セルのＶｔが読み出し閾値にどれだけ近いかを示す。従って、ソフトビットは、ハードビットがどの程度正しくない可能性があるか（例えば、読み出しエラーの可能性）を示す。セルの読み出しハードビットとソフトビットの組み合わせはＹとして示され、セルのＶｔの量子化バージョンに対応する。読み出しセル値Ｙを使用して、セルが異なる状態ｓ＝０、１、．．．、２ｎ－１にプログラムされた確率を決定することができる。Ｐｒ（Ｙ｜ｓ）として示される状態ｓにプログラムされたセルから特定の値Ｙが読み取られた確率は、ＣＶＤモデルに基づいて計算することができる。
【0036】
読み出し動作中、メモリ１０４によってもたらされたエラーを訂正し、メモリ１０４に記憶されたユーザデータを回復するために、ｍ２ＬＤＰＣデコーダ４１５内の読み出しセル値Ｙに対して復号化が実行される。ｍ２ＬＤＰＣ復号化動作は、固有の反復メッセージ受け渡し復号化アルゴリズムを適用する。ｍ２ＬＤＰＣメッセージ受け渡しアルゴリズムは、適切なメッセージ計算規則を有する「セルノード」、「ビットノード」、及び「検査ノード」を有する３部グラフ上で動作すると見なすことができる（２部グラフ上で動作する従来のＬＤＰＣメッセージ受け渡し復号化とは対照的に）。３部グラフのエッジ上で交換されたメッセージは、符号語ビット上の推定値を伝達し、これは反復的に改善される。ビット推定値を伝達するために使用される一般的なメトリックは、対数尤度比（ＬＬＲ）である。所与の観察値ＶであるビットｂのＬＬＲは、式（１）に従って定義され、
ここで、対数底２は、本明細書で説明される計算のために仮定されるが、他の値の底が使用されてもよい。例示的な３部グラフ５００が図５に示されている。３部グラフ５００は、セルノード５０５、ビットノード５１０、及び検査ノード５１５を含む。
【数1】
【0037】
セルノード５０５は、ｋ個の情報セル（元のｎ＊ｋ＝４＊ｋ個の情報ビットを「記憶」している）及びｍ個のパリティセル（ｎ＊ｍ＝４＊ｍ個のパリティビットを「記憶」している）を備える。各セルノード５０５は、セルが間接的に記憶するｔ＝１５個の変換された情報ビットに対応するｔ＝１５個のビットノードに接続される。各パリティセルノードは、セルが直接記憶するｎ＝４個のパリティビットに対応するｎ＝４個のビットノードに接続される。情報セルノード５０５とそれらの対応するビットノード５１０との間で実行される動作は、ｎ＝４個の読み出しビットからｔ＝１５個の変換されたビットまで「拡張」する、「拡張」動作である。拡張動作は、対数尤度比（ＬＬＲ）レベルでのメモリ一致変換に対応する。セルノード５０５とビットノード５１０との間で実行されるメモリ一致変換は、Ｔメッセージとして示される変換されたビットのＬＬＲ推定値を計算する。情報セルノードｆからビットノードｖへのＬＬＲメッセージは、以下の式（２ａ）に従って計算され、
パリティセルノードｆからビットノードｖへのＬＬＲメッセージは、以下の式（２ｂ）に従って計算され、
式中、ｓ（ｖ）は状態ｓにおけるビットｖの値である。
【数2】
【数3】
【0038】
ビットノードｖからセルノードｆへのＬＬＲメッセージは、式（３）に従って計算され、
【数4】
【0039】
従来のＬＤＰＣメッセージ受け渡し復号化は、ビットノード５１０と検査ノード５１５との間で、ビットノードから検査ノードメッセージ（Ｑメッセージと呼ばれる）と、検査ノードからビットノードメッセージ（Ｒメッセージと呼ばれる）を交換することによって実行される。検査ノードは、（パリティ検査制約が満たされるように、パリティビットを生成した符号化動作によって保証されるように）それらに接続されたビットノードにパリティ検査制約を課す。（現在のビット推定値を伝達する）ビットノードｖから検査ノードｃへのＬＬＲメッセージは、式（４）に従って計算され、
検査ノードｃからビットノードｖへのＬＬＲメッセージ（検査ノードに接続されたビットがパリティ検査制約を満たすべきであるという事実に基づいて更新されたビット推定値を伝達する）は、式（５）に従って計算され、
式中、
【数5】
【数6】
【数7】
【0040】
図５の例では、各検査ノード５１５は、４つのビットノード５１０に接続されている。他の例では、各検査ノードは、４つより多い又は少ないビットノード５１０に接続される。所与の検査ノード５１５に接続する４つのビットノード５１０は、０に加算する（モジュロ２）。エラーがある場合、検査ノード５１５は代わりに１に加算する（モジュロ２）。次いで、検査ノード５１５が１に加算すると、エラーを検出及び訂正することができる。いくつかの例では、メモリ一致変換はまた、Ｑメッセージによって伝達される現在のビット推定値に基づく。
【0041】
図４に戻り、メモリ一致ＬＤＰＣデコーダ４１５には、４＊（ｋ＋ｍ）個の「ハードビット」と４＊（ｋ＋ｍ）個の「ソフトビット」が入力される。「ソフト」メモリ一致変換復号化ブロック４２０は、提供されたハードビット及びソフトビット（量子化された読み出しセルのＶｔ値Ｙを示す）を復号し、１５＊ｋ個の変換されたページ及びＬＬＲ形式の４＊ｍ個のパリティビットを出力する（従って、これは、変換された情報ビット及びパリティビットのソフト推定値を伝達する「ソフト」変換である）。ソフトメモリ一致変換は、セルノードとビットノードとの間で実行される反復メッセージ受け渡し動作に対応する。ＬＤＰＣデコーダブロック４２５は、１５＊ｋ個の変換されたビット及び４＊ｍ個のパリティビットが一組のパリティ検査制約を満たすべきであるという事実を利用することによってビットのＬＬＲ推定値を更新する。これは、ビットノードと検査ノードとの間で実行されるメッセージ受け渡し動作に対応する。１５＊ｋ個の変換されたビット及び４＊ｍ個のパリティビットのビット推定値が全てのパリティ検査制約を満たすまで、メモリ一致変換ブロック４２０とＬＤＰＣデコーダブロック４２５との間でいくつかの反復が実行されてもよく、これは、復号化動作が有効な符号語に収束したことを示す。復号化動作が有効な符号語に収束すると（デコーダ４２５が１５＊ｋ個の変換されたページ内の全てのエラーを訂正したことを示す）、デコーダ４２５は、（逆ハードメモリ一致変換を適用することによって）１５＊ｋ個の変換されたページから元の４＊ｋ個のビットを取り出して、訂正された入力データを出力する。
【0042】
図６は、複数のメモリセル状態６００を有するＱＬＣメモリを示す。複数のメモリセル状態６００はガウス分布を有し、状態０（すなわち、Ｅｒ状態）の標準偏差（σ）は、他の状態の標準偏差のα倍の何らかの値である。図６のＱＬＣメモリのＬＤＰＣ訂正能力は、様々なα値について図７に示されている。図７は、ＣＥＲの関数としてのデコーダ故障確率を示すグラフ７００を提供する。第１の曲線７０５及び第３の曲線７１５は、従来のＬＤＰＣ符号化方法に対応する。第２の曲線７１０及び第４の曲線７２０は、本明細書に記載されるメモリ一致ＬＤＰＣ符号化（「ｍ２ＬＤＰＣ」とも呼ばれる）に対応する。更に、第１の曲線７０５及び第２の曲線７１０は、α＝４に対応し、第３の曲線７１５及び第４の曲線７２０は、α＝１に対応する。αが増加し、メモリモデルがより非対称になると（すなわち、異なる読み出し閾値のエラー率間の分散の増加）、メモリ一致ＬＤＰＣ符号化の有効性が増加する。
【0043】
改善された訂正能力の利点に加えて、提案されたメモリ一致ＬＤＰＣ符号化の使用は、いくつかの追加の利点を有する。ｍ２ＬＤＰＣコードを使用する場合、各読み出し閾値によってもたらされるエラーは、ビットの固有のサブセット（すなわち、その読み出し閾値に関連付けられた特定の変換されたページ）に影響を及ぼす。変換された各ページのビットエラー率（ＢＥＲ）を推定することによって、各読み出し閾値に関連付けられたエラー率を推定することができる。変換されたページのエラー率は、デコーダが収束したと仮定して、変換されたページの初期読み出しビット値を復号化後の訂正された変換されたページビット値と比較することによって推定され得る。あるいは、変換されたページの初期読み出しビットに関連付けられた満たされていないパリティ検査式の数は、ＢＥＲ推定に使用することができる。満たされていないパリティ検査制約の数が多いほど（別名シンドローム重み）、予想されるＢＥＲは高くなる。このアプローチは、復号化が失敗した場合でも適用され得る（初期読み出しビット値のみに基づく）。各読み出し閾値のＢＥＲを推定することは、メモリ１０４の読み出しメモリワード線に関連する基礎となるメモリエラーモデル又はＣＶＤを推定するために使用することができる。これは、メモリの健全性にアクセスするために使用することができる。これはまた、Ｐ（Ｙ｜ｓ）のより正確な推定に基づいてデコーダの正確なＬＬＲ値を計算するために使用されてもよい。
【0044】
読み出し閾値ごとのＢＥＲを推定する能力の別の用途は、読み出し閾値を調整し、かつ調和させることである。最適な読み出し閾値は、その関連するＢＥＲ推定を最小限に抑える読み出し閾値として見出され得る。復号化前の初期の変換されたページビット値を復号化後のそれらの値と比較することによって、０から１にフリップされたビットの数（ＢＥＲ０→１）、及び１から０にフリップされたビットの数（ＢＥＲ１→０）を示す指向性ＢＥＲも、読み出し閾値ごとに推定することができる。指向性ＢＥＲは、ＢＥＲを最小化し、ＢＥＲ０→１とＢＥＲ１→０とのバランスをとるために、読み出し閾値がどの方向に調整される必要があるかを示すインジケーションを提供し得る。
【0045】
ここまで説明した実施形態は、反復メッセージ受け渡し復号化を用いたＬＤＰＣ符号化に基づいている。しかしながら、メモリ一致符号化の概念は、他の符号化方式にも適用され得る。メモリ一致変換をユーザデータに適用することができ、次いで任意の所与の符号化方式（ＢＣＨ、ＲＳ、又は他の適切な符号化方式）を変換された各ページに適用することができる。読み出し中、逆メモリ一致変換が適用され得る。逆メモリ一致変換は、（読み出しビットに対する）ハード変換又は（ソフトデコーダのためのＬＬＲを出力する）ソフト変換であり得る。逆メモリ一致変換復号化を適用して、変換されたページにわたるエラーを訂正することができる。
【0046】
本明細書に説明されるプロセス、システム、方法、ヒューリスティックなどに関して、かかるプロセスのステップは、特定の順序付けられたシーケンスに従って発生するものとして説明されているが、かかるプロセスは、本明細書に説明される順序以外の順序で実行されると説明されたステップを用いて実施され得ることを理解されたい。更に、特定のステップが同時に実行されてもよく、他のステップが追加されてもよく、又は本明細書に説明される特定のステップを省略することができることを理解されたい。すなわち、本明細書のプロセスの説明は、特定の実施形態を例示する目的で提供され、特許請求の範囲を限定するものと解釈されるべきではない。
【0047】
従って、上の説明は例示的であり、限定的ではないことが意図されることを理解されたい。提供される実施例以外の多くの実施形態及び用途は、上の説明を読むことで明らかとなるであろう。範囲は、上の説明を参照して決定されるべきではなく、その代わりに、添付の特許請求の範囲を参照して、かかる特許請求の範囲が権利を与えられる等価物の全範囲とともに決定されるべきである。将来の開発が本明細書で考察される技術において生じ、開示されたシステム及び方法がそのような将来の実施形態に組み込まれることが予想及び意図されている。要約すると、用途は、修正及び変形が可能であることを理解されたい。
【0048】
特許請求の範囲で使用される全ての用語は、本明細書でなされる反対の明示的な指示がない限り、本明細書に説明される技術において知識豊富な者によって理解されるような、最も広い合理的な構造及びそれらの通常の意味が与えられることを意図している。具体的には、「ａ」、「ｔｈｅ」、「ｓａｉｄ」などのような単数形冠詞の使用は、請求項の反対の明示的な限定を列挙しない限り、示された要素のうちの１つ以上を列挙するために読み取られるべきである。
【0049】
要約書は、読者が技術的開示の性質を迅速に確認することができるように提供される。請求項の範囲又は意味を解釈又は限定するために使用されないことが理解されよう。加えて、上述の［発明を実施するための形態］において、様々な機能が、本開示を合理化する目的で様々な実施形態において一緒にグループ化されていることが分かり得る。本開示の方法は、請求される実施形態が各請求項に明示的に列挙されているよりも多くの機能を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映されるように、本発明の主題は、開示される単一の実施形態の全ての機能よりも少ないことにある。従って、以下の特許請求の範囲は、「発明を実施するための形態」に組み込まれ、各特許請求の範囲は、個別に請求される主題として独立している。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【外国語明細書】