特開2023-86245積層セラミック電子部品、及びその製造方法、回路基板、並びに包装体
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023086245
(43)【公開日】2023-06-22
(54)【発明の名称】積層セラミック電子部品、及びその製造方法、回路基板、並びに包装体
(51)【国際特許分類】
H01G 4/30 20060101AFI20230615BHJP
H01G 13/00 20130101ALI20230615BHJP
H01G 2/06 20060101ALI20230615BHJP
【ＦＩ】
H01G4/30 511
H01G4/30 517
H01G4/30 201Z
H01G4/30 201M
H01G4/30 201N
H01G4/30 311F
H01G4/30 311Z
H01G13/00 311Z
H01G2/06 500
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2021200626
(22)【出願日】2021-12-10
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】大野 亮
(72)【発明者】
【氏名】福岡 哲彦
(72)【発明者】
【氏名】楠本 昌司
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AD02
5E001AH05
5E001AH06
5E001AJ02
5E001AJ04
5E082AA01
5E082AB03
5E082BC38
5E082EE04
5E082EE23
5E082EE35
5E082FF05
5E082FG04
5E082FG26
5E082FG46
5E082GG10
5E082GG28
5E082LL03
5E082MM17
5E082PP09
(57)【要約】
【課題】実装不良の発生を抑制可能な高背型の積層セラミックコンデンサを備えた回路基板を提供する。
【解決手段】回路基板は、積層セラミック電子部品と、実装基板と、を具備する。積層セラミック電子部品は、セラミック素体と、複数の内部電極と、一対の外部電極と、を備える。セラミック素体は、第１軸に垂直な一対の側面と、第２軸に垂直な一対の主面と、第３軸に垂直な一対の端面と、を有し、第１軸方向の寸法が０．１ｍｍ以上で、かつ第２軸方向の寸法の比率が１３０％以上である。複数の内部電極は、セラミック素体の内部において第１軸方向に積層され、一対の端面のいずれか一方に引き出され、第２軸方向の両端部それぞれの位置が第２軸方向に０．５μｍ以内に揃う。一対の外部電極は、一対の端面をそれぞれ被覆する。実装基板は、一対の主面のいずれか一方と対向する実装面と、実装面上に設けられ、一対の外部電極がそれぞれ接続された一対の端子と、を備える。
【選択図】図１８
【解決手段】回路基板は、積層セラミック電子部品と、実装基板と、を具備する。積層セラミック電子部品は、セラミック素体と、複数の内部電極と、一対の外部電極と、を備える。セラミック素体は、第１軸に垂直な一対の側面と、第２軸に垂直な一対の主面と、第３軸に垂直な一対の端面と、を有し、第１軸方向の寸法が０．１ｍｍ以上で、かつ第２軸方向の寸法の比率が１３０％以上である。複数の内部電極は、セラミック素体の内部において第１軸方向に積層され、一対の端面のいずれか一方に引き出され、第２軸方向の両端部それぞれの位置が第２軸方向に０．５μｍ以内に揃う。一対の外部電極は、一対の端面をそれぞれ被覆する。実装基板は、一対の主面のいずれか一方と対向する実装面と、実装面上に設けられ、一対の外部電極がそれぞれ接続された一対の端子と、を備える。
【選択図】図１８
【特許請求の範囲】
【請求項1】
積層セラミック電子部品と、実装基板と、を具備し、
前記積層セラミック電子部品は、
第１軸に垂直な第１及び第２側面と、前記第１軸と直交する第２軸に垂直な第１及び第２主面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、前記第１軸方向の寸法が０．１ｍｍ以上で、かつ前記第１軸方向の寸法に対する前記第２軸方向の寸法の比率が１３０％以上のセラミック素体と、
前記セラミック素体の内部において前記第１軸方向に積層され、前記第１及び第２端面のいずれか一方に引き出され、前記第２軸方向の両端部それぞれの位置が前記第２軸方向に０．５μｍ以内に揃う複数の内部電極と、
前記第１及び第２端面をそれぞれ被覆する第１及び第２外部電極と、
を備え、
前記実装基板は、前記第１及び第２主面のいずれか一方と対向する実装面と、前記実装面上に設けられ、前記第１及び第２外部電極がそれぞれ接続された第１及び第２端子と、を備える
回路基板。
前記積層セラミック電子部品は、
第１軸に垂直な第１及び第２側面と、前記第１軸と直交する第２軸に垂直な第１及び第２主面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、前記第１軸方向の寸法が０．１ｍｍ以上で、かつ前記第１軸方向の寸法に対する前記第２軸方向の寸法の比率が１３０％以上のセラミック素体と、
前記セラミック素体の内部において前記第１軸方向に積層され、前記第１及び第２端面のいずれか一方に引き出され、前記第２軸方向の両端部それぞれの位置が前記第２軸方向に０．５μｍ以内に揃う複数の内部電極と、
前記第１及び第２端面をそれぞれ被覆する第１及び第２外部電極と、
を備え、
前記実装基板は、前記第１及び第２主面のいずれか一方と対向する実装面と、前記実装面上に設けられ、前記第１及び第２外部電極がそれぞれ接続された第１及び第２端子と、を備える
回路基板。
【請求項2】
複数の積層セラミック電子部品と、収容体と、を具備し、
前記複数の積層セラミック電子部品はそれぞれ、
第１軸に垂直な第１及び第２側面と、前記第１軸と直交する第２軸に垂直な第１及び第２主面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、前記第１軸方向の寸法が０．１ｍｍ以上で、かつ前記第１軸方向の寸法に対する前記第２軸方向の寸法の比率が１３０％以上のセラミック素体と、
前記セラミック素体の内部において前記第１軸方向に積層され、前記第１及び第２端面のいずれか一方に引き出され、前記第２軸方向の両端部それぞれの位置が前記第２軸方向に０．５μｍ以内に揃う複数の内部電極と、
前記第１及び第２端面をそれぞれ被覆する第１及び第２外部電極と、
を備え、
前記収容体は、前記複数の積層セラミック電子部品を１つずつ収容し、前記第２軸に沿った一方向に開放された取り出し口がそれぞれ設けられた複数の凹部を有する収容部と、前記複数の凹部の前記取り出し口を閉塞する封止部と、を備える
包装体。
前記複数の積層セラミック電子部品はそれぞれ、
第１軸に垂直な第１及び第２側面と、前記第１軸と直交する第２軸に垂直な第１及び第２主面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、前記第１軸方向の寸法が０．１ｍｍ以上で、かつ前記第１軸方向の寸法に対する前記第２軸方向の寸法の比率が１３０％以上のセラミック素体と、
前記セラミック素体の内部において前記第１軸方向に積層され、前記第１及び第２端面のいずれか一方に引き出され、前記第２軸方向の両端部それぞれの位置が前記第２軸方向に０．５μｍ以内に揃う複数の内部電極と、
前記第１及び第２端面をそれぞれ被覆する第１及び第２外部電極と、
を備え、
前記収容体は、前記複数の積層セラミック電子部品を１つずつ収容し、前記第２軸に沿った一方向に開放された取り出し口がそれぞれ設けられた複数の凹部を有する収容部と、前記複数の凹部の前記取り出し口を閉塞する封止部と、を備える
包装体。
【請求項3】
第１軸に垂直な第１及び第２側面と、前記第１軸と直交する第２軸に垂直な第１及び第２主面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、前記第１軸方向の寸法が０．１ｍｍ以上で、かつ前記第１軸方向の寸法に対する前記第２軸方向の寸法の比率が１３０％以上のセラミック素体と、
前記セラミック素体の内部において前記第１軸方向に積層され、前記第１及び第２端面のいずれか一方に引き出され、前記第２軸方向の両端部それぞれの位置が前記第２軸方向に０．５μｍ以内に揃う複数の内部電極と、
前記第１及び第２端面をそれぞれ被覆する第１及び第２外部電極と、
を具備し、
前記第１及び第２主面のうち、一方が実装対向面を構成し、他方が実装吸着面を構成する
積層セラミック電子部品。
前記セラミック素体の内部において前記第１軸方向に積層され、前記第１及び第２端面のいずれか一方に引き出され、前記第２軸方向の両端部それぞれの位置が前記第２軸方向に０．５μｍ以内に揃う複数の内部電極と、
前記第１及び第２端面をそれぞれ被覆する第１及び第２外部電極と、
を具備し、
前記第１及び第２主面のうち、一方が実装対向面を構成し、他方が実装吸着面を構成する
積層セラミック電子部品。
【請求項4】
第１軸方向に積層された複数の内部電極を有する積層シートを作製し、
前記積層シートを前記第１軸方向に沿って切断することで、前記複数の内部電極が露出する前記第１軸と直交する第２軸に垂直な第１及び第２被覆面を有する積層体を作製し、
前記積層体の前記第１及び第２被覆面に第１及び第２マージン部を設けることで、一方が実装対向面を構成し、他方が実装吸着面を構成する前記第２軸に垂直な第１及び第２主面を有し、前記第１軸方向の寸法が０．１ｍｍ以上で、かつ前記第１軸方向の寸法に対する前記第２軸方向の寸法の比率が１３０％以上のセラミック素体を作製する
積層セラミック電子部品の製造方法。
前記積層シートを前記第１軸方向に沿って切断することで、前記複数の内部電極が露出する前記第１軸と直交する第２軸に垂直な第１及び第２被覆面を有する積層体を作製し、
前記積層体の前記第１及び第２被覆面に第１及び第２マージン部を設けることで、一方が実装対向面を構成し、他方が実装吸着面を構成する前記第２軸に垂直な第１及び第２主面を有し、前記第１軸方向の寸法が０．１ｍｍ以上で、かつ前記第１軸方向の寸法に対する前記第２軸方向の寸法の比率が１３０％以上のセラミック素体を作製する
積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層セラミック電子部品の実装不良の発生を抑制するための技術に関する。
【背景技術】
【0002】
近年、携帯情報端末などの電子機器の高機能化及び小型化がますます進んできている。これに伴い、このような電子機器において蓄電やノイズ除去のために用いられる積層セラミックコンデンサには、実装面に占める実装スペースの拡大を伴わずに静電容量を増大させることが可能な技術が求められている。
【0003】
これに対し、各内部電極の面積を維持しつつ、内部電極の積層数を増大させることで大容量化した高背型の積層セラミックコンデンサが知られている（例えば、特許文献１参照）。このような積層セラミックコンデンサでは、実装面上の高さが大きくなるものの、実装面に占める実装スペースは小さく留めることができる。
【0004】
積層セラミックコンデンサでは、内部電極の積層数が多いほど、内部電極が配置されない周縁部の厚みが相対的に小さくなることで、積層方向を向いた両主面が丸みを帯びやすくなる。これにより、積層セラミックコンデンサでは、実装時にチップマウンタの吸着ノズルによって主面が良好に吸着されずに実装不良となりやすくなる。
【0005】
これに対し、特許文献１に記載の技術では、内部電極とは逆のパターンで誘電体を配置し、つまり内部電極が配置されない周縁部の厚みを誘電体で補っている。これにより、この積層セラミックコンデンサでは、積層方向を向いた両主面において高い平坦性が得られるため、上記のような実装不良の発生を抑制することができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０２０－０３１１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献１に記載の積層セラミックコンデンサでは、積層方向を向いた両主面における高い平坦性を確保するために、内部電極の周囲に配置する誘電体のパターニングに高い精度が要求される。高背型の積層セラミックコンデンサには、主面における高い平坦性をより確実に確保可能な技術が求められる。
【0008】
以上のような事情に鑑み、本発明の目的は、実装不良の発生を抑制可能な高背型の積層セラミックコンデンサ、及びその製造方法、回路基板、並びに包装体を提供することにある。
【課題を解決するための手段】
【0009】
上記目的を達成するため、本発明の一形態に係る回路基板は、積層セラミック電子部品と、実装基板と、を具備する。
上記積層セラミック電子部品は、セラミック素体と、複数の内部電極と、第１及び第２外部電極と、を備える。
上記セラミック素体は、第１軸に垂直な第１及び第２側面と、上記第１軸と直交する第２軸に垂直な第１及び第２主面と、上記第１軸及び上記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上である。
上記複数の内部電極は、上記セラミック素体の内部において上記第１軸方向に積層され、上記第１及び第２端面のいずれか一方に引き出され、上記第２軸方向の両端部それぞれの位置が上記第２軸方向に０．５μｍ以内に揃う。
上記第１及び第２外部電極は、上記第１及び第２端面をそれぞれ被覆する。
上記実装基板は、上記第１及び第２主面のいずれか一方と対向する実装面と、上記実装面上に設けられ、上記第１及び第２外部電極がそれぞれ接続された第１及び第２端子と、を備える。
上記積層セラミック電子部品は、セラミック素体と、複数の内部電極と、第１及び第２外部電極と、を備える。
上記セラミック素体は、第１軸に垂直な第１及び第２側面と、上記第１軸と直交する第２軸に垂直な第１及び第２主面と、上記第１軸及び上記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上である。
上記複数の内部電極は、上記セラミック素体の内部において上記第１軸方向に積層され、上記第１及び第２端面のいずれか一方に引き出され、上記第２軸方向の両端部それぞれの位置が上記第２軸方向に０．５μｍ以内に揃う。
上記第１及び第２外部電極は、上記第１及び第２端面をそれぞれ被覆する。
上記実装基板は、上記第１及び第２主面のいずれか一方と対向する実装面と、上記実装面上に設けられ、上記第１及び第２外部電極がそれぞれ接続された第１及び第２端子と、を備える。
【0010】
この構成では、積層セラミック電子部品の複数の内部電極の両端部が揃って位置する被覆面にマージン部を後付けすることで得られる平坦性の高い第１及び第２主面の一方及び他方をそれぞれ実装対向面及び実装吸着面として用いる。これにより、実装時にチップマウンタの吸着ノズルによってより確実に主面を吸着可能となり、実装不良が生じにくくなるため、回路基板の製造歩留まりを向上させることができる。
【0011】
本発明の一形態に係る包装体は、複数の積層セラミック電子部品と、収容体と、を具備する。
上記複数の積層セラミック電子部品はそれぞれ、セラミック素体と、複数の内部電極と、第１及び第２外部電極と、を備える。
上記セラミック素体は、第１軸に垂直な第１及び第２側面と、上記第１軸と直交する第２軸に垂直な第１及び第２主面と、上記第１軸及び上記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上である。
上記複数の内部電極は、上記セラミック素体の内部において上記第１軸方向に積層され、上記第１及び第２端面のいずれか一方に引き出され、上記第２軸方向の両端部それぞれの位置が上記第２軸方向に０．５μｍ以内に揃う。
上記第１及び第２外部電極は、上記第１及び第２端面をそれぞれ被覆する。
上記収容体は、上記複数の積層セラミック電子部品を１つずつ収容し、上記第２軸に沿った一方向に開放された取り出し口がそれぞれ設けられた複数の凹部を有する収容部と、上記複数の凹部の上記取り出し口を閉塞する封止部と、を備える。
上記複数の積層セラミック電子部品はそれぞれ、セラミック素体と、複数の内部電極と、第１及び第２外部電極と、を備える。
上記セラミック素体は、第１軸に垂直な第１及び第２側面と、上記第１軸と直交する第２軸に垂直な第１及び第２主面と、上記第１軸及び上記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上である。
上記複数の内部電極は、上記セラミック素体の内部において上記第１軸方向に積層され、上記第１及び第２端面のいずれか一方に引き出され、上記第２軸方向の両端部それぞれの位置が上記第２軸方向に０．５μｍ以内に揃う。
上記第１及び第２外部電極は、上記第１及び第２端面をそれぞれ被覆する。
上記収容体は、上記複数の積層セラミック電子部品を１つずつ収容し、上記第２軸に沿った一方向に開放された取り出し口がそれぞれ設けられた複数の凹部を有する収容部と、上記複数の凹部の上記取り出し口を閉塞する封止部と、を備える。
【0012】
この構成では、積層セラミック電子部品の複数の内部電極の両端部が揃って位置する被覆面にマージン部を後付けすることで得られる平坦性の高い第１及び第２主面の一方を実装吸着面として収容部の凹部の取り出し口に向けて収容する。これにより、収容体における収容部の凹部内の積層セラミック電子部品を取り出し口からチップマウンタの吸着ノズルによってより確実に吸着可能となる。
【0013】
本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、複数の内部電極と、第１及び第２外部電極と、を備える。
上記セラミック素体は、第１軸に垂直な第１及び第２側面と、上記第１軸と直交する第２軸に垂直な第１及び第２主面と、上記第１軸及び上記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上である。
上記複数の内部電極は、上記セラミック素体の内部において上記第１軸方向に積層され、上記第１及び第２端面のいずれか一方に引き出され、上記第２軸方向の両端部それぞれの位置が上記第２軸方向に０．５μｍ以内に揃う。
上記第１及び第２外部電極は、上記第１及び第２端面をそれぞれ被覆する。
上記第１及び第２主面のうち、一方が実装対向面を構成し、他方が実装吸着面を構成する。
上記セラミック素体は、第１軸に垂直な第１及び第２側面と、上記第１軸と直交する第２軸に垂直な第１及び第２主面と、上記第１軸及び上記第２軸と直交する第３軸に垂直な第１及び第２端面と、を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上である。
上記複数の内部電極は、上記セラミック素体の内部において上記第１軸方向に積層され、上記第１及び第２端面のいずれか一方に引き出され、上記第２軸方向の両端部それぞれの位置が上記第２軸方向に０．５μｍ以内に揃う。
上記第１及び第２外部電極は、上記第１及び第２端面をそれぞれ被覆する。
上記第１及び第２主面のうち、一方が実装対向面を構成し、他方が実装吸着面を構成する。
【0014】
本発明の一形態に係る積層セラミック電子部品の製造方法では、上記第１軸方向に積層された複数の内部電極を有する積層シートが作製される。
上記積層シートを上記第１軸方向に沿って切断することで、上記複数の内部電極が露出する上記第２軸に垂直な第１及び第２被覆面を有する積層体が作製される。
上記積層体の上記第１及び第２被覆面に第１及び第２マージン部を設けることで、一方が実装対向面を構成し、他方が実装吸着面を構成する上記第２軸に垂直な第１及び第２主面を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上であるセラミック素体が作製される。
上記積層シートを上記第１軸方向に沿って切断することで、上記複数の内部電極が露出する上記第２軸に垂直な第１及び第２被覆面を有する積層体が作製される。
上記積層体の上記第１及び第２被覆面に第１及び第２マージン部を設けることで、一方が実装対向面を構成し、他方が実装吸着面を構成する上記第２軸に垂直な第１及び第２主面を有し、上記第１軸方向の寸法が０．１ｍｍ以上で、かつ上記第１軸方向の寸法に対する上記第２軸方向の寸法の比率が１３０％以上であるセラミック素体が作製される。
【発明の効果】
【0015】
以上述べたように、本発明によれば、実装不良の発生を抑制可能な高背型の積層セラミックコンデンサ、及びその製造方法、回路基板、並びに包装体を提供することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図4】上記積層セラミックコンデンサの製造方法を示すフローチャートである。
【図5】ステップＳ０１で準備されるセラミックシートの平面図である。
【図6】ステップＳ０２を示す斜視図である。
【図7】ステップＳ０３を示す平面図である。
【図8】ステップＳ０３を示す部分断面図である。
【図9】ステップＳ０４で得られる未焼成のセラミック素体の斜視図である。
【図10】比較例に係る積層セラミックコンデンサの斜視図である。
【図13】比較例に係る積層セラミックコンデンサの製造方法におけるステップＳ０３を示す部分断面図である。
【図14】本発明の一実施形態に係る回路基板の概略構成図である。
【図15】本発明の一実施形態に係る包装体の平面図である。
【図17】上記回路基板の製造過程を示す図である。
【図18】上記回路基板の製造過程を示す図である。
【発明を実施するための形態】
【0017】
以下、図面を参照しながら、本発明の一実施形態について説明する。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、全図において共通である。
【0018】
［積層セラミックコンデンサ１０の構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
【0019】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｘ軸と直交する第１及び第２端面Ｅ１，Ｅ２と、Ｙ軸と直交する第１及び第２側面Ｓ１，Ｓ２と、Ｚ軸と直交する第１及び第２主面Ｍ１，Ｍ２と、を有する６面体として構成される。
【0020】
積層セラミックコンデンサ１０では、セラミック素体１１の第１主面Ｍ１が実装時にチップマウンタの吸着ノズルによって吸着保持される実装吸着面として構成される。また、積層セラミックコンデンサ１０では、セラミック素体１１の第２主面Ｍ２が実装基板の実装面に対向させられる実装対向面として構成される。
【0021】
積層セラミックコンデンサ１０は、セラミック素体１１のＺ軸方向の寸法ＴがＹ軸方向の寸法Ｗに対して大きい高背型として構成される。つまり、積層セラミックコンデンサ１０では、セラミック素体１１の寸法Ｔを大きくすることで大容量を確保しつつ、Ｙ軸方向に制限された実装スペースに実装可能となる。
【0022】
具体的に、積層セラミックコンデンサ１０では、寸法Ｔの寸法Ｗに対する比率Ｔ／Ｗが１３０％以上である。また、積層セラミックコンデンサ１０では、実装基板の実装面に実装する際の姿勢の安定性を確保するために、寸法Ｗを０．１ｍｍ以上とすること、及び寸法Ｌを寸法Ｗよりも大きくすることが必要であり、比率Ｔ／Ｗを２００％以下に留めることが好ましい。
【0023】
セラミック素体１１のＸ軸方向の寸法Ｌは、寸法Ｗよりも大きいことが好ましく、寸法Ｗの２倍以上であることが更に好ましい。なお、寸法Ｌは、寸法Ｔよりも小さくてもよい。積層セラミックコンデンサ１０では、実装基板の実装面上における実装スペースの形状や求められる容量などに応じて、上記の条件を満たす範囲内においてセラミック素体１１の寸法Ｔ，Ｗ，Ｌを任意に決定可能である。
【0024】
積層セラミックコンデンサ１０の実装面に沿った平面形状は、Ｘ軸方向の寸法が０．２５ｍｍで、Ｙ軸方向の寸法が０．１２５ｍｍである０２０１形状と同等以上の大きさであることが好ましく、またＸ軸方向の寸法が１．６ｍｍで、Ｙ軸方向の寸法が０．８ｍｍである１６０８形状と同等以下の大きさであることが好ましい。
【0025】
第１及び第２外部電極１４，１５はそれぞれ、セラミック素体１１の第１及び第２端面Ｅ１，Ｅ２を覆い、各端面Ｅ１，Ｅ２から主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。
【0026】
なお、外部電極１４，１５の形状は、図１，２に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の両端面から一方の主面のみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２にも延出していなくてもよい。
【0027】
外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
【0028】
セラミック素体１１は、誘電体セラミックスで形成され、積層体１６と、第１マージン部１７と、第２マージン部１８と、を有する。積層体１６は、セラミック素体１１の端面Ｅ１，Ｅ２及び側面Ｓ１，Ｓ２を構成する。また、積層体１６はＺ軸方向を向いた第１及び第２被覆面Ｆ１，Ｆ２を有する。
【0029】
マージン部１７，１８は、積層体１６をＺ軸方向上下から覆い、つまり積層体１６の被覆面Ｆ１，Ｆ２を被覆している。つまり、マージン部１７，１８はそれぞれ、セラミック素体１１の主面Ｍ１，Ｍ２を構成する。積層セラミックコンデンサ１０の製造過程では、マージン部１７，１８が積層体１６に対して後付けされる。
【0030】
積層体１６は、複数のセラミック層がＹ軸方向に積層された積層構造を有する。積層体１６は、複数のセラミック層の間に配置され、Ｘ－Ｚ平面に沿って延びるシート状の複数の第１及び第２内部電極１２，１３を有する。第１及び第２内部電極１２，１３は、Ｙ軸方向に沿って交互に配置されている。
【0031】
内部電極１２，１３のＺ軸方向の両端部は、マージン部１７，１８に被覆された積層体１６の被覆面Ｆ１，Ｆ２上に位置する。積層セラミックコンデンサ１０の製造過程において積層体１６の被覆面Ｆ１，Ｆ２は切断面として形成されるため、内部電極１２，１３のＺ軸方向の両端部の位置がＺ軸方向に０．５μｍ以内に揃っている。
【0032】
第１内部電極１２は、第１端面Ｅ１に引き出され、第２端面Ｅ２から離間している。第２内部電極１３は、第２端面Ｅ２に引き出され、第１端面Ｅ１から離間している。これにより、第１内部電極１２が第１外部電極１４のみに接続され、第２内部電極１３が第２外部電極１５のみに接続されている。
【0033】
このように、内部電極１２，１３は、外部電極１４，１５に被覆された端面Ｅ１，Ｅ２以外においてセラミック素体１１の内部に位置している。これにより、積層セラミックコンデンサ１０では、内部電極１２，１３を機械的に保護するとともに、内部電極１２，１３間の絶縁性を確保することができる。
【0034】
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
【0035】
セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
【0036】
なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系で構成してもよい。
【0037】
内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。
【0038】
［積層セラミックコンデンサ１０の製造方法］
図４は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図５～９は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図４に沿って、図５～９を適宜参照しながら説明する。
図４は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図５～９は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図４に沿って、図５～９を適宜参照しながら説明する。
【0039】
（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、積層体１６を形成するための第１セラミックシート１０１、第２セラミックシート１０２、及び第３セラミックシート１０３を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
ステップＳ０１では、積層体１６を形成するための第１セラミックシート１０１、第２セラミックシート１０２、及び第３セラミックシート１０３を準備する。セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。
【0040】
セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシート１０１，１０２の厚みは、積層セラミックコンデンサ１０における内部電極１２，１３間のセラミック層の厚みに応じて調整される。第３セラミックシート１０３の厚みは適宜調整可能である。
【0041】
図５は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３が、個片化されていない大判のシートとして構成される。図５には、各積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｚが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｚはＺ軸に平行である。
【0042】
図５に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、第３セラミックシート１０３には内部電極が形成されていない。
【0043】
内部電極１１２，１１３は、任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法は、公知の技術から任意に選択可能である。例えば、導電性ペーストの塗布には、スクリーン印刷法やグラビア印刷法を用いることができる。
【0044】
内部電極１１２，１１３には、切断線Ｌｚに沿ったＸ軸方向の隙間が、切断線Ｌｚ１本置きに形成されている。第１内部電極１１２の隙間と第２内部電極１１３の隙間とはＸ軸方向に互い違いに配置されている。つまり、第１内部電極１１２の隙間を通る切断線Ｌｚと第２内部電極１１３の隙間を通る切断線Ｌｚとが交互に並んでいる。
【0045】
（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図６に示すように積層することにより積層シート１０４を作製する。積層シート１０４では、第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１，１０２，１０３を、図６に示すように積層することにより積層シート１０４を作製する。積層シート１０４では、第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
【0046】
また、積層シート１０４では、交互に積層されたセラミックシート１０１，１０２のＺ軸方向上方及び下方から第３セラミックシート１０３が積層される。なお、図６に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。
【0047】
積層シート１０４は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０４を高密度化することが可能である。
【0048】
（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、切断線Ｌｘ，Ｌｚに沿って切断することにより、未焼成の積層体１１６を作製する。積層体１１６は、焼成後の積層体１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、切断線Ｌｘ，Ｌｚに沿って切断することにより、未焼成の積層体１１６を作製する。積層体１１６は、焼成後の積層体１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。
【0049】
図７，８は、ステップＳ０３の一例を説明するための模式図である。図７は、積層シート１０４の平面図である。図８は、積層シート１０４のＹ－Ｚ平面に沿った断面図である。積層シート１０４は、例えば発泡剥離シートなどの粘着性のカットシートＣによって保持された状態で、切断線Ｌｘ，Ｌｚに沿って押し切り刃ＢＬで切断される。
【0050】
まず、図８（Ａ）に示すように、押し切り刃ＢＬを積層シート１０４のＹ軸方向上方に、先端をＹ軸方向下方の積層シート１０４に向けて配置する。次に、図８（Ｂ）に示すように、押し切り刃ＢＬをＹ軸方向下方に、カットシートＣに到達するまで移動させ、積層シート１０４を貫通させる。
【0051】
そして、図８（Ｃ）に示すように、押し切り刃ＢＬをＹ軸方向上方に向けて移動させることにより、積層シート１０４から引き抜く。これにより、積層シート１０４がＸ軸及びＺ軸方向に切り分けられ、Ｚ軸方向に内部電極１１２，１１３が露出する切断面である被覆面Ｆ１，Ｆ２を有する積層体１１６が形成される。
【0052】
（ステップＳ０４：マージン部形成）
ステップＳ０４では、ステップＳ０３で得られた積層体１１６に対し、第１被覆面Ｆ１に未焼成の第１マージン部１１７を設け、第２被覆面Ｆ２に未焼成の第２マージン部１１８を設ける。これにより、図９に示すように、マージン部１１７，１１８によって主面Ｍ１，Ｍ２が構成される未焼成のセラミック素体１１１が得られる。
ステップＳ０４では、ステップＳ０３で得られた積層体１１６に対し、第１被覆面Ｆ１に未焼成の第１マージン部１１７を設け、第２被覆面Ｆ２に未焼成の第２マージン部１１８を設ける。これにより、図９に示すように、マージン部１１７，１１８によって主面Ｍ１，Ｍ２が構成される未焼成のセラミック素体１１１が得られる。
【0053】
マージン部１１７，１１８は、任意の方法で形成可能である。マージン部１１７，１１８は、例えば、誘電体グリーンシートであるセラミックシートを用いて形成することができる。この場合、セラミックシートは、例えば、積層体１１６の被覆面Ｆ１，Ｆ２で打ち抜くことや、予め切断して積層体１１６の被覆面Ｆ１，Ｆ２に貼り付けることができる。
【0054】
（ステップＳ０５：焼成）
ステップＳ０５では、ステップＳ０４で得られた図９に示すセラミック素体１１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０５によって、積層体１１６が積層体１６になり、マージン部１１７，１１８がマージン部１７，１８になる。
ステップＳ０５では、ステップＳ０４で得られた図９に示すセラミック素体１１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０５によって、積層体１１６が積層体１６になり、マージン部１１７，１１８がマージン部１７，１８になる。
【0055】
ステップＳ０５における焼成温度は、セラミック素体１１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
【0056】
（ステップＳ０６：外部電極形成）
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。
ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０６における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。
【0057】
以上により、積層セラミックコンデンサ１０が完成する。この製造方法では、内部電極１１２，１１３が露出した積層体１１６の被覆面Ｆ１，Ｆ２にマージン部１１７，１１８が形成されるため、セラミック素体１１における複数の内部電極１２，１３のＺ軸方向の端部の位置が、Ｚ軸方向に０．５μｍ以内の範囲で揃う。
【0058】
［比較例に係る積層セラミックコンデンサ１０ａ］
図１０～１２は、本実施形態の比較例に係る積層セラミックコンデンサ１０ａを示す図である。図１０は、積層セラミックコンデンサ１０ａの斜視図である。図１１は、積層セラミックコンデンサ１０ａの図１０のＣ－Ｃ'線に沿った断面図である。図１２は、積層セラミックコンデンサ１０ａの図１０のＤ－Ｄ'線に沿った断面図である。
図１０～１２は、本実施形態の比較例に係る積層セラミックコンデンサ１０ａを示す図である。図１０は、積層セラミックコンデンサ１０ａの斜視図である。図１１は、積層セラミックコンデンサ１０ａの図１０のＣ－Ｃ'線に沿った断面図である。図１２は、積層セラミックコンデンサ１０ａの図１０のＤ－Ｄ'線に沿った断面図である。
【0059】
比較例に係る積層セラミックコンデンサ１０ａは、セラミック素体１１ａの構成が上記実施形態に係るセラミック素体１１と異なる。具体的に、比較例に係るセラミック素体１１ａでは、積層体１６ａにおけるセラミック層の積層方向がＺ軸方向であり、つまり上記実施形態に係る積層体１６とセラミック層の積層方向が異なる。
【0060】
また、比較例に係る積層セラミックコンデンサ１０ａは、積層体１６ａのＹ軸方向を向いた被覆面Ｆ１，Ｆ２を被覆するマージン部１７ａ，１８ａを有する。つまり、比較例に係るマージン部１７ａ，１８ａは、上記実施形態に係るマージン部１７，１８とは異なり、セラミック素体１１ａの側面Ｓ１，Ｓ２を構成する。
【0061】
比較例に係る積層セラミックコンデンサ１０ａでは、セラミック素体１１ａのＺ軸方向の寸法を大きくした分だけ内部電極１２ａ，１３ａの積層数を増やすことで、内部電極１２ａ，１３ａの対向領域の総面積を拡大している。これにより、比較例に係る積層セラミックコンデンサ１０ａでは大容量が得られる。
【0062】
比較例に係るセラミック素体１１ａでは、内部電極１２ａ，１３ａの一方が配置されていないＸ軸方向の両端部において中央部よりも相対的にＺ軸方向の寸法が小さくなりやすい。特に、セラミック素体１１ａでは、内部電極１２ａ，１３ａの積層数を増やした分だけ、Ｘ軸方向の中央部と両端部との間のＺ軸方向の寸法のギャップが増幅される。
【0063】
このため、比較例に係るセラミック素体１１ａでは、実装吸着面及び実装対向面として機能する主面Ｍ１，Ｍ２が丸みを帯びた形状になりやすい。これにより、積層セラミックコンデンサ１０ａでは、実装時にチップマウンタの吸着ノズルによって主面Ｍ１，Ｍ２が良好に吸着されないことによる実装不良が発生しやすくなる。
【0064】
これに対し、上記実施形態に係る積層セラミックコンデンサ１０では、セラミック素体１１のＺ軸方向の寸法Ｔを大きくした分だけ各内部電極１２，１３をＺ軸方向に拡張することで、内部電極１２，１３の対向領域の総面積を拡大している。これにより、比較例に係る積層セラミックコンデンサ１０ａと同等の大容量が得られる。
【0065】
また、上記実施形態に係る積層セラミックコンデンサ１０では、平坦な切断面である被覆面Ｆ１，Ｆ２上を被覆するマージン部１７，１８に主面Ｍ１，Ｍ２が設けられるため、実装吸着面及び実装対向面として機能する主面Ｍ１，Ｍ２の高い平坦性が得られやすい。これにより、積層セラミックコンデンサ１０では、実装不良が発生しにくくなる。
【0066】
更に、図１３に示すように、比較例に係る積層セラミックコンデンサ１０ａの製造過程におけるステップＳ０３では、積層方向であるＺ軸方向の寸法が大きい積層シート１０４ａをＺ軸方向に切断する必要がある。このため、ステップＳ０３では、積層シート１０４ａに対して押し切り刃ＢＬをＺ軸方向に深く押し込む必要がある。
【0067】
これにより、比較例に係る積層セラミックコンデンサ１０ａでは、積層体１６ａの被覆面Ｆ１，Ｆ２において、損傷が加わったり、Ｚ軸方向に沿って波打った形状になったりするなどといった不具合が発生しやすくなる。このため、積層体１６ａの被覆面Ｆ１，Ｆ２がマージン部１７ａ，１８ａによって適切に保護されなくなることがある。
【0068】
これに対し、上記実施形態に係る積層セラミックコンデンサ１０の製造過程におけるステップＳ０３では、図８に示すように、積層方向であるＹ軸方向の寸法が小さい積層シート１０４に対する押し切り刃ＢＬの押し込み量が小さく抑えられる。このため、積層セラミックコンデンサ１０では、積層体１６の被覆面Ｆ１，Ｆ２に不具合が発生しにくい。
【0069】
［積層セラミックコンデンサ１０の実装］
図１４は、上記実施形態に係る積層セラミックコンデンサ１０が実装された回路基板２００を示す図である。本実施形態に係る回路基板２００は、実装基板２１０を備える。実装基板２１０は、Ｚ軸方向上面を実装面とする基板本体２１１と、基板本体２１１の実装面に設けられた第１端子２１２及び第２端子２１３と、を有する。
図１４は、上記実施形態に係る積層セラミックコンデンサ１０が実装された回路基板２００を示す図である。本実施形態に係る回路基板２００は、実装基板２１０を備える。実装基板２１０は、Ｚ軸方向上面を実装面とする基板本体２１１と、基板本体２１１の実装面に設けられた第１端子２１２及び第２端子２１３と、を有する。
【0070】
実装基板２１０に積層セラミックコンデンサ１０が実装された回路基板２００では、第１及び第２外部電極１４，１５がそれぞれ第１及び第２端子２１２，２１３に半田Ｈを介して接合されている。これにより、回路基板２００では、積層セラミックコンデンサ１０が実装基板２１０に対して電気的に接続されるとともに物理的に固定されている。
【0071】
以下、積層セラミックコンデンサ１０の実装基板２１０への実装方法の一例について説明する。積層セラミックコンデンサ１０は、輸送及び保管を容易にするとともに、連続的な実装を可能にするために包装体３００として提供されることが好ましい。包装体３００は、複数の積層セラミックコンデンサ１０が個別に収容することが好ましい。
【0072】
図１５，１６は、積層セラミックコンデンサ１０の包装体３００の一例を示す図である。図１５は包装体３００の平面図であり、図１６は包装体３００の図１５のＥ－Ｅ'線に沿った断面図である。包装体３００は、積層セラミックコンデンサ１０を収容する収容体３１０を備える。収容体３１０は、収容部３１１及び封止部３１２を有する。
【0073】
収容部３１１は、Ｙ軸方向に沿って相互に間隔をあけて配列された複数の凹部３１１ａを備える。複数の凹部３１１ａにはそれぞれ、Ｚ軸方向上方に開放された取り出し口Ｖが設けられている。封止部３１２は、収容部３１１をＺ軸方向上方から覆い、複数の凹部３１１ａの取り出し口Ｖを一括して閉塞している。
【0074】
収容体３１０では、典型的には、収容部３１１がキャリアテープとして構成され、封止部３１２がカバーテープとして構成される。しかしながら、収容体３１０は、この構成に限定されず、例えば、収容部３１１が格子状に複数の凹部が配列されたチップトレイとして構成され、封止部３１２が複数の凹部を閉塞する蓋体として構成されてもよい。
【0075】
収容部３１１の複数の凹部３１１ａにはそれぞれ、積層セラミックコンデンサ１０が１つずつ収容されている。複数の凹部３１１ａに収容された各積層セラミックコンデンサ１０ではいずれも、実装吸着面であるセラミック素体１１の第１主面Ｍ１が取り出し口Ｖ側に向けられている。
【0076】
収容部３１１内の複数の積層セラミックコンデンサ１０を実装基板２１０に実装する際には、封止部３１２を収容部３１１からＹ軸方向に沿って剥離させながら複数の凹部３１１ａの取り出し口Ｖを順次開放させる。これにより、取り出し口Ｖが開放された凹部３１１ａ内の積層セラミックコンデンサ１０を取り出すことが可能となる。
【0077】
図１７は、収容部３１１における取り出し口Ｖが開放された凹部３１１ａを示している。凹部３１１ａ内から積層セラミックコンデンサ１０を取り出すために、チップマウンタの吸着ノズルＮをＺ軸方向上方から凹部３１１ａ内に挿入し、吸着ノズルＮによって積層セラミックコンデンサ１０における実装吸着面である第１主面Ｍ１を吸引する。
【0078】
積層セラミックコンデンサ１０は、平坦性の高い第１主面Ｍ１に対して吸着ノズルＮによる吸引力が充分に加わることで、吸着ノズルＮによって安定して吸着保持される。チップマウンタは、図１８に示すように、吸着ノズルＮに吸着保持した積層セラミックコンデンサ１０を実装基板２１０の基板本体２１１上に移動させる。
【0079】
そして、チップマウンタは、外部電極１４，１５をそれぞれ端子２１２，２１３に対してＺ軸方向上方に対向させた状態で、外部電極１４，１５がそれぞれ端子２１２，２１３上の半田Ｈと接触するまで積層セラミックコンデンサ１０をＺ軸方向下方に下降させ、吸着ノズルＮによる積層セラミックコンデンサ１０の吸着保持を解除する。
【0080】
実装基板２１０上に載置された積層セラミックコンデンサ１０は、例えばリフロー法を用いて、半田Ｈを溶融させた後に凝固させることで、外部電極１４，１５がそれぞれ半田Ｈを介して端子２１２，２１３に接合される。これにより、図１４に示す積層セラミックコンデンサ１０が実装基板２１０に実装された回路基板２００が得られる。
【0081】
本実施形態に係る積層セラミックコンデンサ１０では、実装吸着面である第１主面Ｍ１のみならず、実装対向面である第２主面Ｍ２の平坦性も高いため、実装基板２１０上における半田Ｈによる接合が完了する前の段階での姿勢の安定性が確保されやすい。これにより、積層セラミックコンデンサ１０では、実装不良を更に抑制可能である。
【0082】
＜その他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
【0083】
例えば、積層セラミックコンデンサ１０では、主面Ｍ１，Ｍ２のいずれの平坦性も高いため、主面Ｍ１，Ｍ２が実装吸着面及び実装対向面のいずれを構成してもよい。つまり、積層セラミックコンデンサ１０では、上記実施形態とは反対に、第１主面Ｍ１が実装対向面として構成され、第２主面Ｍ２が実装吸着面として構成されてもよい。
【0084】
更に、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【符号の説明】
【0085】
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７，１８…マージン部
Ｍ１，Ｍ２…主面
Ｓ１，Ｓ２…側面
Ｅ１，Ｅ２…端面
Ｆ１，Ｆ２…被覆面
２００…回路基板
２１０…実装基板
２１１…基板本体
２１２，２１３…端子
Ｈ…半田
３００…包装体
３１０…収容体
３１１…収容部
３１１ａ…凹部
３１２…封止部
Ｖ…取り出し口
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７，１８…マージン部
Ｍ１，Ｍ２…主面
Ｓ１，Ｓ２…側面
Ｅ１，Ｅ２…端面
Ｆ１，Ｆ２…被覆面
２００…回路基板
２１０…実装基板
２１１…基板本体
２１２，２１３…端子
Ｈ…半田
３００…包装体
３１０…収容体
３１１…収容部
３１１ａ…凹部
３１２…封止部
Ｖ…取り出し口
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】