(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023088079
(43)【公開日】2023-06-26
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20230619BHJP
H01L 21/8234 20060101ALI20230619BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301G
H01L29/78 301H
H01L29/78 301S
H01L27/088 A
H01L27/088 E
H01L27/088 B
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021202722
(22)【出願日】2021-12-14
(71)【出願人】
【識別番号】315002243
【氏名又は名称】ユナイテッド・セミコンダクター・ジャパン株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】大川 成実
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA01
5F048AA04
5F048AC01
5F048BA02
5F048BA14
5F048BA19
5F048BB09
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5F048BC18
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5F048CB01
5F140AA12
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5F140AA39
5F140BA01
5F140BA05
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5F140BC12
5F140BD11
5F140BD13
5F140BE07
5F140BF05
5F140BF06
5F140BF07
5F140BF10
5F140BG04
5F140BG08
5F140BG14
5F140BG28
5F140BG36
5F140BH05
5F140BH06
5F140BH30
5F140BK18
5F140CB02
5F140CB04
5F140CB10
(57)【要約】
【課題】ＳＯＩ構造の利点を損なわずに、浮遊ボディ効果を抑制する。
【解決手段】フィン型構造のトランジスタを備えた半導体装置が、基板１１の上方に形成され、半導体層１９を介して基板１１に接続されたチャネル層１４と、基板１１の上方に絶縁層２０ａを介して基板１１から離間して設けられ、チャネル層１４の第１側面に設けられたソース層２１ａと、基板１１の上方に絶縁層２０ｂを介して基板１１から離間して設けられ、チャネル層１４の第１側面と対向する第２側面に設けられたドレイン層２１ｂと、チャネル層１４の上方に設けられた第１部分と基板１１とチャネル層１４との間に設けられた第２部分（部分２２ａ）とを含み、第２部分の側面２２ａ１または側面２２ａ２が、半導体層１９に対向しているゲート電極２２と、を有する。
【選択図】図２
【解決手段】フィン型構造のトランジスタを備えた半導体装置が、基板１１の上方に形成され、半導体層１９を介して基板１１に接続されたチャネル層１４と、基板１１の上方に絶縁層２０ａを介して基板１１から離間して設けられ、チャネル層１４の第１側面に設けられたソース層２１ａと、基板１１の上方に絶縁層２０ｂを介して基板１１から離間して設けられ、チャネル層１４の第１側面と対向する第２側面に設けられたドレイン層２１ｂと、チャネル層１４の上方に設けられた第１部分と基板１１とチャネル層１４との間に設けられた第２部分（部分２２ａ）とを含み、第２部分の側面２２ａ１または側面２２ａ２が、半導体層１９に対向しているゲート電極２２と、を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
フィン型構造のトランジスタを備えた半導体装置において、
基板の上方に形成され、半導体層を介して前記基板に接続されたチャネル層と、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層と、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層と、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極と、
を有する半導体装置。
基板の上方に形成され、半導体層を介して前記基板に接続されたチャネル層と、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層と、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層と、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極と、
を有する半導体装置。
【請求項2】
前記チャネル層は、前記第１絶縁層または前記第２絶縁層と、前記第２部分の前記第３側面または前記第４側面との間に設けられた前記半導体層を介して前記基板に接続される、請求項１に記載の半導体装置。
【請求項3】
前記基板と、前記チャネル層と、前記半導体層と、前記ゲート電極における前記第２部分により、前記トランジスタとは反対導電型の第１のトランジスタが設けられている、請求項１または２に記載の半導体装置。
【請求項4】
前記半導体層は、前記チャネル層に含まれる第１の不純物とは反対導電型の第２の不純物を含む、請求項１乃至３の何れか一項に記載の半導体装置。
【請求項5】
前記半導体層は、前記チャネル層に含まれる第１の不純物と同一導電型の第２の不純物を含み、前記半導体層の不純物濃度は、前記チャネル層の不純物濃度よりも低い、請求項１乃至３の何れか一項に記載の半導体装置。
【請求項6】
前記基板の表面には、前記チャネル層に含まれる第１の不純物と同一導電型の第３の不純物を含み、不純物濃度が、前記チャネル層の不純物濃度よりも高い不純物層が形成されている、請求項１乃至５の何れか一項に記載の半導体装置。
【請求項7】
前記第１部分の側壁に形成されている側壁絶縁膜の下方の前記第１絶縁層及び前記第２絶縁層の上面の一部は、前記チャネル層の下面に形成された前記半導体層の下面に接している、請求項１乃至６の何れか一項に記載の半導体装置。
【請求項8】
前記チャネル層は、第１のチャネル層と前記第１のチャネル層の上方に設けられた第２のチャネル層とを含み、
前記第１のチャネル層と前記第２のチャネル層との間に、前記ゲート電極の第３部分がさらに設けられている、
請求項１乃至７の何れか一項に記載の半導体装置。
前記第１のチャネル層と前記第２のチャネル層との間に、前記ゲート電極の第３部分がさらに設けられている、
請求項１乃至７の何れか一項に記載の半導体装置。
【請求項9】
前記第１のチャネル層と、前記第２のチャネル層と、前記半導体層と、前記ゲート電極における前記第３部分により、前記トランジスタとは反対導電型の第２のトランジスタが設けられている、請求項８に記載の半導体装置。
【請求項10】
フィン型構造のトランジスタを備えた半導体装置の製造方法において、
基板の上方に、半導体層を介して前記基板に接続されたチャネル層を形成し、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層を形成し、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層を形成し、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極を形成する、
半導体装置の製造方法。
基板の上方に、半導体層を介して前記基板に接続されたチャネル層を形成し、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層を形成し、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層を形成し、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
ＳＯＩ（Silicon On Insulator）基板上に、フィン型構造のトランジスタ（フィン状に隆起したトランジスタ構造をもつ）を有する半導体装置が知られている。また、トランジスタのチャネルの周囲を完全にゲートで囲むＧＡＡ（Gate All Around）構造のフィン型トランジスタが提案されている（たとえば、特許文献１～３参照）。
【0003】
ところで、ＳＯＩ基板上に形成されるフィン型トランジスタのチャネルは、半導体基板から電気的に分離されているため、直前の動作履歴に依存した電荷がたまり、閾値電圧の変化などの特性ばらつきが生じやすくなる。このような現象は浮遊ボディ効果と呼ばれることもある。
【0004】
浮遊ボディ効果をなくすために、チャネルと基板間を導通させる技術が提案されている（たとえば、特許文献４参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０２１－５２１７３号公報
【特許文献2】特開２００７－１７３７８４号公報
【特許文献3】国際公開第２００９／１５１００１号
【特許文献4】特開２００８－１０８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、浮遊ボディ効果をなくすために、チャネルと基板間を導通していると、ゲート電圧によるチャネル部のポテンシャルの変化が小さくなるなど、ＳＯＩ構造の利点が損なわれる可能性がある。
【0007】
１つの側面では、本発明は、ＳＯＩ構造の利点を損なわずに、浮遊ボディ効果を抑制可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
１つの実施態様では、フィン型構造のトランジスタを備えた半導体装置において、基板の上方に形成され、半導体層を介して前記基板に接続されたチャネル層と、前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層と、前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層と、前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極と、を有する半導体装置が提供される。
【0009】
また、１つの実施態様では、フィン型構造のトランジスタを備えた半導体装置の製造方法において、基板の上方に、半導体層を介して前記基板に接続されたチャネル層を形成し、前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層を形成し、前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層を形成し、前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極を形成する、半導体装置の製造方法が提供される。
【発明の効果】
【0010】
１つの側面では、本発明は、ＳＯＩ構造の利点を損なわずに、浮遊ボディ効果を抑制できる。
【図面の簡単な説明】
【0011】
【図1】第１の実施の形態の半導体装置の一例を示す斜視図である。
【図6】チャネルカット層を設けていない半導体装置の例を示す図である。
【図7】絶縁層の厚さが下限の場合の半導体装置の例を示す図である。
【図8】絶縁層の厚さが下限を下回る場合の半導体装置の例を示す図である。
【図9】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その１）。
【図10】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その２）。
【図11】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その３）。
【図12】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その４）。
【図13】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その５）。
【図14】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その６）。
【図15】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その７）。
【図16】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その８）。
【図17】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その９）。
【図18】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その１０）。
【図19】第１の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その１１）。
【図20】隣接する２つのフィン型構造のトランジスタの例を示す図である。
【図21】チャネル層の上方のゲート幅よりもチャネル層の下方のゲート幅が細い半導体装置の例を示す断面図である。
【図22】第２の実施の形態の半導体装置の一例を示す斜視図である。
【図27】チャネルカット層を設けていない半導体装置の例を示す図である。
【図28】絶縁層の厚さが厚い場合の半導体装置の例を示す図である。
【図29】絶縁層の厚さが下限を下回る場合の半導体装置の例を示す図である
【図30】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その１）。
【図31】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その２）。
【図32】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その３）。
【図33】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その４）。
【図34】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その５）。
【図35】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その６）。
【図36】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その７）。
【図37】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その８）。
【図38】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その９）。
【図39】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その１０）。
【図40】第２の実施の形態の半導体装置の製造方法の一工程を示す斜視図である（その１１）。
【図41】隣接する２つのフィン型構造のトランジスタの例を示す図である。
【図42】チャネル層の上方のゲート幅よりもチャネル層の下方のゲート幅が細い半導体装置の例を示す断面図である。
【図43】半導体層が厚く、２つのチャネル層間と、下方のチャネル層と基板間が半導体層で埋まる半導体装置の例を示す断面図である。
【発明を実施するための形態】
【0012】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一例を示す斜視図である。また、図２は、図１のＩＩ－ＩＩ線における断面図、図３は、図２のＩＩＩ－ＩＩＩ線における断面図、図４は、図２のＩＶ－ＩＶ線における断面図、図５は、図２のＶ－Ｖ線における断面図である。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一例を示す斜視図である。また、図２は、図１のＩＩ－ＩＩ線における断面図、図３は、図２のＩＩＩ－ＩＩＩ線における断面図、図４は、図２のＩＶ－ＩＶ線における断面図、図５は、図２のＶ－Ｖ線における断面図である。
【0013】
第１の実施の形態の半導体装置１０は、基板１１の上方に形成された、チャネル層１４（図２参照）、ソース層２１ａ、ドレイン層２１ｂ、ゲート電極２２によるフィン型構造のトランジスタを備えている。
【0014】
基板１１は、たとえば、シリコン基板である。また、図２に示されているように、基板１１の表面には、チャネル層１４に含まれる不純物と同一導電型の不純物を含み、不純物濃度が、チャネル層１４の不純物濃度よりも高い不純物層（以下チャネルカット層という）１２が形成されている。図２の例では、チャネル層１４はｐ型の不純物を含むｐ型不純物領域であり、チャネルカット層１２はチャネル層１４よりもｐ型の不純物濃度が高いｐ＋型不純物領域である。
【0015】
なお、チャネルカット層１２は設けられていなくてもよいが、後述のようにソース－ドレイン間のリーク電流を抑制するために、チャネルカット層１２が設けられていることが望ましい。
【0016】
また、基板１１には、隣接する素子間を電気的に分離するＳＴＩ（Shallow Trench Isolation）１５ａ，１５ｂが形成されている。
チャネル層１４は、図２に示されているように、半導体層１９を介して、表面にチャネルカット層１２が形成された基板１１に接続されている。なお、図２の例では、チャネル層１４には、ソース層２１ａとドレイン層２１ｂから拡散された不純物を含む不純物拡散領域１４ａ，１４ｂが形成されている。不純物拡散領域１４ａ，１４ｂは、ソース層２１ａ、ドレイン層２１ｂに含まれる不純物と同じ導電型（チャネル層１４に含まれる不純物と異なる導電型）の不純物を、ソース層２１ａ、ドレイン層２１ｂよりも低い不純物濃度で含む。
チャネル層１４は、図２に示されているように、半導体層１９を介して、表面にチャネルカット層１２が形成された基板１１に接続されている。なお、図２の例では、チャネル層１４には、ソース層２１ａとドレイン層２１ｂから拡散された不純物を含む不純物拡散領域１４ａ，１４ｂが形成されている。不純物拡散領域１４ａ，１４ｂは、ソース層２１ａ、ドレイン層２１ｂに含まれる不純物と同じ導電型（チャネル層１４に含まれる不純物と異なる導電型）の不純物を、ソース層２１ａ、ドレイン層２１ｂよりも低い不純物濃度で含む。
【0017】
ソース層２１ａは、フィン型構造のトランジスタのソースであり、基板１１の上方に絶縁層２０ａを介して基板１１から離間して設けられているとともに、チャネル層１４のある側面に設けられている。
【0018】
ドレイン層２１ｂは、フィン型構造のトランジスタのドレインであり、基板１１の上方に絶縁層２０ｂを介して基板１１から離間して設けられているとともに、ソース層２１ａが設けられたチャネル層１４の側面と対向する側面に設けられている。
【0019】
ソース層２１ａとドレイン層２１ｂは、チャネル層１４に含まれる不純物と異なる導電型（図２の例ではｎ型）の不純物を含む。
ゲート電極２２は、フィン型構造のトランジスタのゲートであり、図２に示されているように、チャネル層１４の上方に設けられた第１部分と、基板１１とチャネル層１４との間に設けられた第２部分（図２の部分２２ａ）とを含む。ここで、部分２２ａの側面２２ａ１と側面２２ａ１と対向する側面２２ａ２は、半導体層１９に対向している。
ゲート電極２２は、フィン型構造のトランジスタのゲートであり、図２に示されているように、チャネル層１４の上方に設けられた第１部分と、基板１１とチャネル層１４との間に設けられた第２部分（図２の部分２２ａ）とを含む。ここで、部分２２ａの側面２２ａ１と側面２２ａ１と対向する側面２２ａ２は、半導体層１９に対向している。
【0020】
また、ゲート電極２２の側面には側壁絶縁膜１８が形成されている。
なお、図示が省略されているが、ゲート電極２２のチャネル層１４の上方にある部分と、チャネル層１４との間、部分２２ａと半導体層１９との間、部分２２ａとチャネル層１４との間、及び部分２２ａとチャネルカット層１２との間には、ゲート絶縁膜が形成されている。ゲート絶縁膜は、たとえば、ＳｉＯ２膜（シリコン酸化膜）やＨｉｇｈ－ｋ膜などである。Ｈｉｇｈ－ｋ膜の材料としては、ＨｆＯ２（酸化ハフニウム）、Ｈｆ－Ｓｉ－Ｏ（ハフニウムシリコン酸化物）、ＨｆＳｉＯＮ（ハフニウムシリコン酸窒化物）などがあるがこれらに限定されるわけではない。
なお、図示が省略されているが、ゲート電極２２のチャネル層１４の上方にある部分と、チャネル層１４との間、部分２２ａと半導体層１９との間、部分２２ａとチャネル層１４との間、及び部分２２ａとチャネルカット層１２との間には、ゲート絶縁膜が形成されている。ゲート絶縁膜は、たとえば、ＳｉＯ２膜（シリコン酸化膜）やＨｉｇｈ－ｋ膜などである。Ｈｉｇｈ－ｋ膜の材料としては、ＨｆＯ２（酸化ハフニウム）、Ｈｆ－Ｓｉ－Ｏ（ハフニウムシリコン酸化物）、ＨｆＳｉＯＮ（ハフニウムシリコン酸窒化物）などがあるがこれらに限定されるわけではない。
【0021】
半導体層１９は、たとえば、後述の方法により形成されるシリコンエピタキシャル層である。半導体層１９は、絶縁層２０ａ，２０ｂと、側面２２ａ１，２２ａ２との間に設けられており、チャネル層１４と、基板１１とを接続している。なお、半導体層１９は、側面２２ａ１，２２ａ２の一方の側のみに設けられていてもよい。
【0022】
また、半導体層１９は、図２のように、チャネルカット層１２と絶縁層２０ａ，２０ｂとの間、及び絶縁層２０ａ，２０ｂとチャネル層１４との間に設けられていてもよい。図２の例では、ゲート電極２２のチャネル層１４の上方にある部分の側壁に形成されている側壁絶縁膜１８の下方の絶縁層２０ａ，２０ｂの上面の一部が、チャネル層１４の下面に形成された半導体層１９の下面に接している。
【0023】
半導体層１９は、チャネル層１４に含まれる不純物とは反対導電型の不純物を含んでいてもよいし、チャネル層１４に含まれる不純物と同一導電型の不純物を含んでいてもよいし、チャネル層１４に含まれる不純物と同一導電型の不純物を、チャネル層１４と同じ不純物濃度で、またはチャネル層１４よりも低い不純物濃度で含んでいてもよい。
【0024】
また、半導体層１９は、ノンドープ層であってもよい。なお、半導体層１９は、たとえば、不純物濃度が１．０×１０１５ｃｍ－３以下となっていれば、ｎ型不純物またはｐ型不純物が存在していたとしても実質的にノンドープ層であるといえる。
【0025】
このような半導体装置１０では、基板１１と、チャネル層１４と、半導体層１９と、ゲート電極２２における部分２２ａにより、フィン型のトランジスタとは反対導電型のトランジスタ２５が設けられる。トランジスタ２５において、基板１１がソースまたはドレインの一方、チャネル層１４がソースまたはドレインの他方、半導体層１９がチャネル、部分２２ａがゲートとして機能する。
【0026】
ドレイン層２１ｂ側にも同様のトランジスタが設けられている。
フィン型構造のトランジスタをオン状態にする電圧がゲート電極２２に印加されたとき、半導体層１９において、チャネル層１４の不純物と同じ導電型のキャリア（電子または正孔）の密度が低下する。これにより、トランジスタ２５はオフ状態となり、チャネル層１４は、基板１１に対して電気的に分離された状態（フローティング状態）となる。このため、ゲート電圧によるチャネル層１４のポテンシャルの変化が大きくなり、大きなソース－ドレイン間電流が得られる。つまり、ＳＯＩ構造による利点が得られる。
フィン型構造のトランジスタをオン状態にする電圧がゲート電極２２に印加されたとき、半導体層１９において、チャネル層１４の不純物と同じ導電型のキャリア（電子または正孔）の密度が低下する。これにより、トランジスタ２５はオフ状態となり、チャネル層１４は、基板１１に対して電気的に分離された状態（フローティング状態）となる。このため、ゲート電圧によるチャネル層１４のポテンシャルの変化が大きくなり、大きなソース－ドレイン間電流が得られる。つまり、ＳＯＩ構造による利点が得られる。
【0027】
一方、フィン型構造のトランジスタをオフ状態にする電圧がゲート電極２２に印加されたとき、半導体層１９においてチャネル層１４の不純物と同じ導電型のキャリアの密度が上がる。これにより、トランジスタ２５はオン状態となり、チャネル層１４は、基板１１と電気的に接続された状態となる。このため、浮遊ボディ効果が抑制され、直前の動作履歴に依存した電荷がチャネル層１４にたまることによる、閾値電圧の変化などの特性ばらつきの発生を抑制できる。
【0028】
フィン型構造のトランジスタが、ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の場合、チャネル層１４はｐ型の不純物を含む。半導体層１９がｎ型の不純物を含み、基板１１がｐ型の不純物を含む場合、トランジスタ２５は、ｐチャネル型ＭＯＳＦＥＴとなる。この場合、フィン型のトランジスタをオン状態にする電圧（閾値以上の正の電圧）がゲート電極２２に印加されたとき、チャネル層１４と基板間の電気的分離が良好である。
【0029】
一方、半導体層１９がｐ型の不純物を、チャネル層１４と同じ不純物濃度で、またはチャネル層１４よりも低い不純物濃度で含み、基板１１がｐ型の不純物を含む場合、トランジスタ２５は、デプレッション型のｐチャネル型ＭＯＳＦＥＴとなる。この場合、閾値以上の正の電圧がゲート電極２２に印加されたときの、チャネル層１４と基板１１との絶縁性は、トランジスタ２５が上記ｐチャネル型ＭＯＳＦＥＴの場合よりも劣る。しかし、トランジスタ２５がデプレッション型のｐチャネル型ＭＯＳＦＥＴとなる場合、フィン型のトランジスタをオフ状態にする電圧（０Ｖ）がゲート電極２２に印加されたとき、チャネル層１４と基板１１をより低抵抗で接続できる。このため、浮遊ボディ効果の低減効果をより向上できる。
【0030】
また、ソース層２１ａ及びドレイン層２１ｂと、基板１１は絶縁層２０ａ，２０ｂで絶縁されているので基板１１の上部を介したソース－ドレイン間のリーク電流が防止される。さらに、ソース層２１ａと基板１１間の容量及び、ドレイン層２１ｂと基板１１間の容量も小さくできる。
【0031】
また、図２に示されている側壁絶縁膜１８の下方の絶縁層２０ａ，２０ｂの上面の一部が、チャネル層１４の下面に形成された半導体層１９の下面に接している。言い換えると、側壁絶縁膜１８の下方のチャネル層１４の下面に半導体層１９が形成されている。これにより、実質的にチャネル層１４の厚さ（上下方向の長さ）が部分的に増え、ソース－ドレイン間の寄生抵抗を低減する効果もある。一方、ゲート電極２２の下方のチャネル層１４の厚さは変わらないため、チャネル層１４に対するゲートの制御性は変わらない。
【0032】
以上のように、第１の実施の形態の半導体装置１０によれば、ＳＯＩ構造の利点を損なわずに、浮遊ボディ効果を抑制できる。
（比較例１）
図６は、チャネルカット層を設けていない半導体装置の例を示す図である。図６において、図２に示した要素と同じ要素については同一符号が付されている。
（比較例１）
図６は、チャネルカット層を設けていない半導体装置の例を示す図である。図６において、図２に示した要素と同じ要素については同一符号が付されている。
【0033】
チャネルカット層１２がない場合、図６の矢印２６で示されるように、ソース層２１ａから、チャネル層１４、半導体層１９、基板１１を介してドレイン層２１ｂへ流れる、リーク電流が発生する場合があり得る。
【0034】
このため、図２に示したようにチャネルカット層１２が設けられていることが望ましい。
（比較例２）
図７は、絶縁層の厚さが下限の場合の半導体装置の例を示す図である。図７において、図２に示した要素と同じ要素については同一符号が付されている。
（比較例２）
図７は、絶縁層の厚さが下限の場合の半導体装置の例を示す図である。図７において、図２に示した要素と同じ要素については同一符号が付されている。
【0035】
図７の例では、絶縁層２０ａ，２０ｂの厚みが図２の場合よりも薄くなっている。図７に示されている側壁絶縁膜１８の下方の絶縁層２０ａ，２０ｂの上面の一部は、チャネル層１４の下面（図７では半導体層１９が当該下面部分において不純物拡散領域１４ａ，１４ｂとして図示されている）と接している。なお、図７において、不純物拡散領域１４ａ，１４ｂにおいて絶縁層２０ａ，２０ｂと接する部分は、半導体層１９にソース層２１ａ、ドレイン層２１ｂからの不純物が拡散されて形成された部分である。
【0036】
絶縁層２０ａ，２０ｂの厚みがさらに薄くなると、以下の比較例３のようになる。
（比較例３）
図８は、絶縁層の厚さが下限を下回る場合の半導体装置の例を示す図である。図８において、図２に示した要素と同じ要素については同一符号が付されている。
（比較例３）
図８は、絶縁層の厚さが下限を下回る場合の半導体装置の例を示す図である。図８において、図２に示した要素と同じ要素については同一符号が付されている。
【0037】
図８の例では、絶縁層２０ａ，２０ｂの上面が、図７に示した場合のチャネル層１４の下面よりも低い位置にある。この場合、チャネル層１４の下面と絶縁層２０ａ，２０ｂの上面との間に、ソース層２１ａ及びドレイン層２１ｂが入り込み、チャネル層１４の下部で、ソース層２１ａとドレイン層２１ｂの距離が短くなり、ソース－ドレイン間のリーク電流が発生する可能性がある。
【0038】
このため、絶縁層２０ａ，２０ｂの厚さは、側壁絶縁膜１８の下方の絶縁層２０ａ，２０ｂの上面が、チャネル層１４の下面の高さ以上になるような厚さであることが望ましい。ただ、絶縁層２０ａ，２０ｂが厚すぎる場合、ソース層２１ａとドレイン層２１ｂが減り、チャネル層１４とソース層２１ａ及びドレイン層２１ｂとの接続面積が小さくなり、ソース－ドレイン間電流が流れる経路が小さくなる（高抵抗化する）。このため、たとえば、チャネル層１４の厚みが３０ｎｍである場合、絶縁層２０ａ，２０ｂの上面が、チャネル層１４の下面から５ｎｍ程度高くなるような厚みで、絶縁層２０ａ，２０ｂを形成することが望ましい。
【0039】
【0040】
以下の製造方法の例では、基板１１としてシリコン基板を用いるものとして説明する。図９に示されているように、まず、基板１１の表面に対する不純物注入により、後に形成されるチャネル層１４に含まれる不純物と同一導電型の不純物を含み、不純物濃度がチャネル層１４の不純物濃度よりも高いチャネルカット層１２が形成される。
【0041】
不純物注入の手法として、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、インフュージョン・ドーピング、液相ドーピング、固相ドーピングなどがある。ｎ型不純物は、Ｐ（リン）、Ａｓ（ヒ素）などであり、ｐ型不純物は、Ｂ（ホウ素）、ＢＦ２（フッ化ホウ素）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などである。
【0042】
その後、チャネルカット層１２上にエピタキシャル成長により、ＳｉＧｅ（シリコンゲルマニウム）のエピタキシャル層１３が形成され、エピタキシャル層１３上に再びエピタキシャル成長により、ノンドープのシリコンによるチャネル層１４が形成される。エピタキシャル成長の手法としては、ＶＰＥ（Vapor-Phase Epitaxy）、ＭＢＥ（Molecular Beam Epitaxy）、ＬＰＥ（Liquid Phase Epitaxy）などがある。
【0043】
シリコンゲルマニウムのエピタキシャル層１３の厚さは、たとえば、５～１０ｎｍであり、チャネル層１４の厚さは、たとえば、３０～５０ｎｍである。
その後、基板１１においてＳＴＩ形成領域が、たとえば、深さ３０～５０ｎｍ程度で形成されるように、エッチング処理により図９に示した積層構造がエッチングされる。そして、エッチング後の構造に対して、たとえば、ＨＤＰ（High Density Plasma）－ＣＶＤ（Chemical Vapor Deposition）処理により、シリコン酸化膜がＳＴＩ形成領域に埋め込まれる。さらに、ＣＭＰ（Chemical Mechanical Polishing）による平坦化処理、ＨＦ（フッ酸）処理が行われ、シリコン酸化膜が後退し、図１０に示されているようなフィン構造とＳＴＩ１５ａ，１５ｂが形成される。ＳＴＩ１５ａ，１５ｂは、上面がシリコンゲルマニウムのエピタキシャル層１３の下面の高さになるように形成される。
その後、基板１１においてＳＴＩ形成領域が、たとえば、深さ３０～５０ｎｍ程度で形成されるように、エッチング処理により図９に示した積層構造がエッチングされる。そして、エッチング後の構造に対して、たとえば、ＨＤＰ（High Density Plasma）－ＣＶＤ（Chemical Vapor Deposition）処理により、シリコン酸化膜がＳＴＩ形成領域に埋め込まれる。さらに、ＣＭＰ（Chemical Mechanical Polishing）による平坦化処理、ＨＦ（フッ酸）処理が行われ、シリコン酸化膜が後退し、図１０に示されているようなフィン構造とＳＴＩ１５ａ，１５ｂが形成される。ＳＴＩ１５ａ，１５ｂは、上面がシリコンゲルマニウムのエピタキシャル層１３の下面の高さになるように形成される。
【0044】
続いて、チャネル層１４への不純物注入が行われる。フィン型構造のトランジスタが、ｎチャネル型のＭＯＳＦＥＴの場合にはｐ型不純物が注入され、ｐチャネル型のＭＯＳＦＥＴの場合にはｎ型不純物が注入される。なお、チャネル層１４への不純物注入は、エピタキシャル成長によりチャネル層１４が形成される際に行われてもよい。さらになお、たとえば、エピタキシャル成長の際にチャネル層１４に予めｎチャネル型のＭＯＳＦＥＴ向けにｐ型不純物の注入を行った場合には、ｐチャネル型のＭＯＳＦＥＴを形成する領域のチャネル層１４にこの時点でｎ型不純物の注入を重ねるように行ってもよい。同様に、たとえば、エピタキシャル成長の際にチャネル層１４に予めｐチャネル型のＭＯＳＦＥＴ向けにｎ型不純物の注入を行った場合には、ｎチャネル型のＭＯＳＦＥＴを形成する領域のチャネル層１４にこの時点でｐ型不純物の注入を重ねるように行ってもよい。
【0045】
なお、チャネル層１４にｐ型不純物が注入された場合、そのチャネル層１４には、フィン型構造のトランジスタがオン状態のとき、ｎ型になるチャネル領域（反転層）が形成され、チャネル層１４にｎ型不純物が注入された場合、そのチャネル層１４には、フィン型構造のトランジスタがオン状態のとき、ｐ型になるチャネル領域が形成される。
【0046】
次に、熱酸化により、図１０に示したシリコンゲルマニウムのエピタキシャル層１３とチャネル層１４による積層構造の側面及び上面にゲート酸化膜（図示が省略されている）が、たとえば、１～３ｎｍ程度で形成される。さらに、ＣＶＤ処理により、ポリシリコン膜、ハードマスク層が順に堆積される。ハードマスク層は、たとえば、ＳｉＮ（窒化シリコン）膜またはシリコン酸化膜である。そして、ポリシリコン膜、ハードマスク層による積層膜に対して、エッチング処理が行われる。なお、エッチング処理はゲート酸化膜上で停止され、ゲート酸化膜は除去されない。
【0047】
エッチング処理により、ポリシリコン膜が、フィン構造に跨るような形状になるようにパターニングされることで、図１１に示されているようなダミー電極（以下ダミーゲートという）１６と、その上部に設けられるハードマスク１７が形成される。ダミーゲート１６は、たとえば、ゲート幅Ｗｇが１０～１４ｎｍ程度となるように形成されている。
【0048】
なお、ダミーゲート１６は、後述の工程により、ゲート電極２２（図２の部分２２ａを除く）に置き換わる。
次に、側壁絶縁膜１８を形成するために、図１１に示した構造上に、たとえば、ＣＶＤ処理により窒化シリコン膜が堆積される。そして、異方性エッチングにより、シリコンゲルマニウムのエピタキシャル層１３、チャネル層１４、ダミーゲート１６、ハードマスク１７の側壁に窒化シリコン膜が残るようにエッチバックされ、図１２に示されているような側壁絶縁膜１８が形成される。
次に、側壁絶縁膜１８を形成するために、図１１に示した構造上に、たとえば、ＣＶＤ処理により窒化シリコン膜が堆積される。そして、異方性エッチングにより、シリコンゲルマニウムのエピタキシャル層１３、チャネル層１４、ダミーゲート１６、ハードマスク１７の側壁に窒化シリコン膜が残るようにエッチバックされ、図１２に示されているような側壁絶縁膜１８が形成される。
【0049】
なお、側壁絶縁膜１８の幅Ｗｓは、たとえば、８～１２ｎｍ程度である。シリコンゲルマニウムのエピタキシャル層１３とチャネル層１４の側壁に形成される側壁絶縁膜１８の高さＨｓは、後述の処理でチャネル層１４をエッチングする際のマスクとなるように、シリコンゲルマニウムのエピタキシャル層１３の厚さよりも厚くなるように形成される。たとえば、Ｈｓは、１０～１５ｎｍ程度である。
【0050】
このようなエッチバックにより側壁絶縁膜１８を形成するため、上記の窒化シリコン膜を堆積する工程では、目標とするＷｓよりも３０％程度厚くなるように堆積される。
次に、ハードマスク１７と側壁絶縁膜１８をマスクとして、図１３に示されているように矢印方向の異方性エッチングが行われる。これにより、シリコンゲルマニウムのエピタキシャル層１３とチャネル層１４において、ハードマスク１７と側壁絶縁膜１８によりマスクされている部分以外の部分が除去される。なお、図１３以降、ダミーゲート１６の図示が省略されている。
次に、ハードマスク１７と側壁絶縁膜１８をマスクとして、図１３に示されているように矢印方向の異方性エッチングが行われる。これにより、シリコンゲルマニウムのエピタキシャル層１３とチャネル層１４において、ハードマスク１７と側壁絶縁膜１８によりマスクされている部分以外の部分が除去される。なお、図１３以降、ダミーゲート１６の図示が省略されている。
【0051】
上記異方性エッチング後、図１４に示されているように、チャネル層１４の下面に残ったシリコンゲルマニウムのエピタキシャル層１３が、チャネル層１４の下面中央部分（ダミーゲート１６により挟まれている部分）が残るように、等方性エッチングによりエッチングされる。
【0052】
このとき、残存するエピタキシャル層１３の幅がゲート幅Ｗｇよりも大きすぎる場合、後述の工程で残存するエピタキシャル層１３をさらに除去して、その除去した空間にゲート電極２２の金属材料を埋め込む際に、適切に埋め込まれない可能性がある。その場合、ゲート電極２２と半導体層１９が分離するなどして、ゲート電位が半導体層１９に影響せず前述のトランジスタ２５としての機能が得られなくなる可能性がある。
【0053】
このため、残存するエピタキシャル層１３の幅がゲート幅Ｗｇと同じか、プロセスマージンを考慮して、ゲート幅Ｗｇよりも細くなるように、エッチング時間が調整されていることが望ましい。以下では、残存するエピタキシャル層１３の幅がゲート幅Ｗｇと同じであるものとして説明する。
【0054】
次に、前述のようなエピタキシャル成長の手法を用いて、図１５に示されているように、シリコンによる半導体層１９が、チャネルカット層１２の上面、シリコンゲルマニウムのエピタキシャル層１３の露出している側面、及びチャネル層１４の露出している側面及び露出している下面に形成される。半導体層１９は、たとえば、１～５ｎｍの厚さで形成される。
【0055】
半導体層１９は、前述のように、チャネル層１４に含まれる不純物とは反対導電型の不純物が注入されていてもよいし、チャネル層１４に含まれる不純物と同一導電型の不純物を、チャネル層１４以下の不純物濃度で注入されていてもよい。また、半導体層１９は、ｎ型またはｐ型の不純物が注入されていなくてもよい。なお、ｎ型またはｐ型の不純物が注入されている場合であっても、たとえば、不純物濃度が１．０×１０１５ｃｍ－３以下であれば、半導体層１９を、実質的に不純物を注入していないノンドープ層と扱うことが可能である。
【0056】
次に、図１６に示されているように、シリコン酸化膜である絶縁層２０ａ，２０ｂが、側壁絶縁膜１８で挟まれた領域と、チャネル層１４の下方（シリコンゲルマニウムのエピタキシャル層１３が除去された部分）に埋め込まれる。埋め込みが適切に行われるように、シリコン酸化膜の堆積とエッチングを適宜組み合わせて埋め込みが行われてもよい。たとえば、ＣＶＤによるシリコン酸化膜の堆積、異方性エッチング、ＨＤＰ－ＣＶＤ処理の順に行われてもよいし、さらに最後に異方性エッチングが行われるようにしてもよい。
【0057】
チャネル層１４の側面に形成された半導体層１９の側壁にシリコン酸化膜が残る場合には、たとえば、フッ酸などによりそのシリコン酸化膜が除去される。
その後、チャネル層１４の側面に形成されている半導体層１９を除去してもよい（図１７参照）。半導体層１９の除去は、等方性エッチングにより行われてもよいし、ハードマスク１７と側壁絶縁膜１８をマスクとして用いた異方性エッチングにより行われてもよい。チャネル層１４の側面に形成されている半導体層１９を除去する理由については後述する（図２１参照）。
その後、チャネル層１４の側面に形成されている半導体層１９を除去してもよい（図１７参照）。半導体層１９の除去は、等方性エッチングにより行われてもよいし、ハードマスク１７と側壁絶縁膜１８をマスクとして用いた異方性エッチングにより行われてもよい。チャネル層１４の側面に形成されている半導体層１９を除去する理由については後述する（図２１参照）。
【0058】
次に、図１８に示すように、ソース層２１ａとドレイン層２１ｂが形成される。ソース層２１ａとドレイン層２１ｂは、チャネル層１４の対向する２つの側面にエピタキシャル成長により形成される。形成されるソース層２１ａとドレイン層２１ｂの形状は、ソース層２１ａとドレイン層２１ｂのエピタキシャル成長が行われるチャネル層１４の上記２つの側面の結晶面などによって変わる。また、ソース層２１ａとドレイン層２１ｂには、チャネル層１４に含まれる不純物とは反対導電型の不純物が注入されている。
【0059】
その後、図示を省略しているが、図１８に示した構造を覆うように、たとえば、ＣＶＤ処理により層間絶縁膜となるシリコン酸化膜が堆積される。そして、ＣＭＰが行われ、シリコン酸化膜の平坦化が行われる。
【0060】
ハードマスク１７がシリコン酸化膜の場合、ＣＭＰによりハードマスク１７も除去され、ポリシリコンによるダミーゲート１６の上面が露出される。
ハードマスク１７が窒化シリコン膜の場合、ＣＭＰによりハードマスク１７の上面が露出する。続いて層間絶縁膜のシリコン酸化膜をマスクにして窒化シリコン膜のハードマスク１７がエッチングされ、ハードマスク１７が除去され、ポリシリコンによるダミーゲート１６の上面が露出される。
ハードマスク１７が窒化シリコン膜の場合、ＣＭＰによりハードマスク１７の上面が露出する。続いて層間絶縁膜のシリコン酸化膜をマスクにして窒化シリコン膜のハードマスク１７がエッチングされ、ハードマスク１７が除去され、ポリシリコンによるダミーゲート１６の上面が露出される。
【0061】
その後、ＲＭＧ（Replacement Metal Gate）工程により、ダミーゲート１６と、チャネル層１４の下方に残存するシリコンゲルマニウムのエピタキシャル層１３がゲート電極２２に置き換えられる（図１９参照）。なお、図１９では、チャネル層１４については図示が省略されている。
【0062】
ＲＭＧ工程では、気相エッチングやウェットエッチングなどによりダミーゲート１６が除去される。図示しないゲート酸化膜は、ダミーゲート１６の除去中に、チャネル層１４などを保護する。ゲート酸化膜がフッ酸処理などにより除去された後、チャネル層１４の下方に残存するエピタキシャル層１３が、等方性エッチングにより除去される。その後、ダミーゲート１６とエピタキシャル層１３が除去された空間に露出しているチャネル層１４の表面と基板１１の表面とに図示しないゲート絶縁膜が形成される。さらに、ゲート絶縁膜上であり、かつ、ダミーゲート１６、ハードマスク１７を除去した箇所及びチャネル層１４の下方に残存していたエピタキシャル層１３を除去した箇所に、金属材料が充填される。これにより、図１９に示すようなゲート電極２２が形成される。
【0063】
ゲート絶縁膜は、たとえば、シリコン酸化膜やＨｉｇｈ－ｋ膜などである。ゲート電極２２の金属材料としては、たとえば、ＴｉＮ（窒化チタン）、ＴｉＡｌ（チタンアルミナイド）、ＴｉＡｌＮ（アルミニウム窒化チタン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｒｕ（ルテニウム）、Ｚｒ（ジルコニウム）、Ｃｏ（コバルト）、Ｃｕ（銅）などを用いることができる。また、複数の金属材料の組合せによりゲート電極２２が形成されていてもよい。
【0064】
ゲート絶縁膜やゲート電極２２は、ＣＶＤ、メッキ、ＡＬＤ（Atomic layer deposition）、蒸着などの堆積手法によって形成することができる。
以上のような製造方法によって、図１～５に示したような半導体装置１０が製造可能である。
以上のような製造方法によって、図１～５に示したような半導体装置１０が製造可能である。
【0065】
なお、チャネル層１４の側面に形成されている半導体層１９を除去する理由は以下の通りである。
図２０は、隣接する２つのフィン型構造のトランジスタの例を示す図である。なお、図２０において、ソース層２１ａとドレイン層２１ｂは図示が省略されている。
図２０は、隣接する２つのフィン型構造のトランジスタの例を示す図である。なお、図２０において、ソース層２１ａとドレイン層２１ｂは図示が省略されている。
【0066】
チャネル層１４の側面の半導体層１９を除去しない場合、２つのフィン型構造のトランジスタ間においてソース層２１ａとドレイン層２１ｂを形成するスペースが狭すぎる場合がある。
【0067】
図２０の例において、たとえば、ゲート電極２２のゲート幅Ｗｇは１０～１４ｎｍ程度、側壁絶縁膜１８の幅Ｗｓは８～１２ｎｍ程度である。たとえば、２つのフィン型構造のトランジスタ間のゲート間距離（隣接する側壁絶縁膜間距離）Ｌａが１２ｎｍ程度である場合、半導体層１９がチャネル層１４の側面に１～２ｎｍの厚さで形成された場合、ソース層２１ａとドレイン層２１ｂが形成される半導体層間の距離Ｌｂは、８～１０ｎｍとなり、Ｌａよりも２０～３０％も短くなる。
【0068】
このため、チャネル層１４の側面の半導体層１９は、ソース層２１ａとドレイン層２１ｂを形成する前に除去しておくことが望ましい。
ただし、Ｌａが長くてソース層２１ａとドレイン層２１ｂを形成するスペースが十分ある場合には、半導体層１９を除去しなくてもよい。
ただし、Ｌａが長くてソース層２１ａとドレイン層２１ｂを形成するスペースが十分ある場合には、半導体層１９を除去しなくてもよい。
【0069】
（比較例４）
図２１は、チャネル層の上方のゲート幅よりもチャネル層の下方のゲート幅が細い半導体装置の例を示す断面図である。
図２１は、チャネル層の上方のゲート幅よりもチャネル層の下方のゲート幅が細い半導体装置の例を示す断面図である。
【0070】
図１４に示した等方性エッチングによりシリコンゲルマニウムのエピタキシャル層１３を除去する際に、残存するエピタキシャル層１３の幅がゲート幅Ｗｇよりも細くなるように、エッチング時間が調整された場合には、図２１に示すような構造が得られる。すなわち、ゲート電極２２においてチャネル層１４の上方の部分のゲート幅Ｗｇよりも、チャネル層１４の下方の部分２２ａの幅Ｗｇａが細い。
【0071】
（第２の実施の形態）
図２２は、第２の実施の形態の半導体装置の一例を示す斜視図である。また、図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線における断面図、図２４は、図２３のＸＸＩＶ－ＸＸＩＶ線における断面図、図２５は、図２３のＸＸＶ－ＸＸＶ線における断面図、図２６は、図２３のＸＸＶＩ－ＸＸＶＩ線における断面図である。
図２２は、第２の実施の形態の半導体装置の一例を示す斜視図である。また、図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線における断面図、図２４は、図２３のＸＸＩＶ－ＸＸＩＶ線における断面図、図２５は、図２３のＸＸＶ－ＸＸＶ線における断面図、図２６は、図２３のＸＸＶＩ－ＸＸＶＩ線における断面図である。
【0072】
第２の実施の形態の半導体装置３０は、基板３１の上方に形成された、チャネル層３４ａ，３４ｂ（図２３参照）、ソース層４１ａ、ドレイン層４１ｂ、ゲート電極４２によるフィン型構造のトランジスタを備えている。
【0073】
基板３１は、たとえば、シリコン基板である。また、図２３に示されているように、基板３１の表面には、チャネル層３４ａ，３４ｂに含まれる不純物と同一導電型の不純物を含み、不純物濃度が、チャネル層３４ａ，３４ｂの不純物濃度よりも高い不純物層（以下チャネルカット層という）３２が形成されている。図２３の例では、チャネル層３４ａ，３４ｂはｐ型の不純物を含むｐ型不純物領域であり、チャネルカット層３２はチャネル層３４ａ，３４ｂよりもｐ型の不純物濃度が高いｐ＋型不純物領域である。
【0074】
なお、チャネルカット層３２は設けられていなくてもよいが、後述のようにソース－ドレイン間のリーク電流を抑制するために、チャネルカット層３２が設けられていることが望ましい。
【0075】
また、基板３１には、隣接する素子間を電気的に分離するＳＴＩ３５ａ，３５ｂが形成されている。
チャネル層３４ａは、図２３に示されているように、半導体層３９を介して、表面にチャネルカット層３２が形成された基板３１に接続されている。チャネル層３４ｂも、半導体層３９とチャネル層３４ａを介して、基板３１に接続されている。なお、図２３の例では、チャネル層３４ａ，３４ｂには、ソース層４１ａとドレイン層４１ｂから拡散された不純物を含む不純物拡散領域３４ｃ，３４ｄが形成されている。不純物拡散領域３４ｃ，３４ｄは、ソース層４１ａ、ドレイン層４１ｂに含まれる不純物と同じ導電型（チャネル層３４ａ，３４ｂに含まれる不純物と異なる導電型）の不純物を、ソース層４１ａ及びドレイン層４１ｂよりも低い不純物濃度で含む。
チャネル層３４ａは、図２３に示されているように、半導体層３９を介して、表面にチャネルカット層３２が形成された基板３１に接続されている。チャネル層３４ｂも、半導体層３９とチャネル層３４ａを介して、基板３１に接続されている。なお、図２３の例では、チャネル層３４ａ，３４ｂには、ソース層４１ａとドレイン層４１ｂから拡散された不純物を含む不純物拡散領域３４ｃ，３４ｄが形成されている。不純物拡散領域３４ｃ，３４ｄは、ソース層４１ａ、ドレイン層４１ｂに含まれる不純物と同じ導電型（チャネル層３４ａ，３４ｂに含まれる不純物と異なる導電型）の不純物を、ソース層４１ａ及びドレイン層４１ｂよりも低い不純物濃度で含む。
【0076】
ソース層４１ａは、フィン型構造のトランジスタのソースであり、基板３１の上方に絶縁層４０ａを介して基板３１から離間して設けられているとともに、チャネル層３４ａ，３４ｂのある側面に設けられている。
【0077】
ドレイン層４１ｂは、フィン型構造のトランジスタのドレインであり、基板３１の上方に絶縁層４０ｂを介して基板３１から離間して設けられているとともに、ソース層４１ａが設けられたチャネル層３４ａ，３４ｂの側面と対向する側面に設けられている。
【0078】
ソース層４１ａとドレイン層４１ｂは、チャネル層３４ａ，３４ｂに含まれる不純物と異なる導電型（図２３の例ではｎ型）の不純物を含む。
ゲート電極４２は、フィン型構造のトランジスタのゲートであり、図２３に示されているように、チャネル層３４ｂの上方に設けられた第１部分と、基板３１とチャネル層３４ａとの間に設けられた第２部分（図２３の部分４２ａ）と、チャネル層３４ａとチャネル層３４ｂとの間に設けられた第３部分（図２３の部分４２ｂ）と、を含む。
ゲート電極４２は、フィン型構造のトランジスタのゲートであり、図２３に示されているように、チャネル層３４ｂの上方に設けられた第１部分と、基板３１とチャネル層３４ａとの間に設けられた第２部分（図２３の部分４２ａ）と、チャネル層３４ａとチャネル層３４ｂとの間に設けられた第３部分（図２３の部分４２ｂ）と、を含む。
【0079】
ここで、部分４２ａの側面４２ａ１と側面４２ａ１と対向する側面４２ａ２は、半導体層３９に対向している。部分４２ｂの側面４２ｂ１と側面４２ｂ１と対向する側面４２ｂ２も、半導体層３９に対向している。
【0080】
また、ゲート電極４２の側面には側壁絶縁膜３８が形成されている。
なお、図示が省略されているが、ゲート電極４２のチャネル層３４ｂの上方にある部分とチャネル層３４ｂとの間、部分４２ａ，４２ｂと半導体層３９との間、部分４２ａとチャネル層３４ａとの間、部分４２ｂとチャネル層３４ａ，３４ｂとの間、部分４２ａとチャネルカット層３２との間には、ゲート絶縁膜が形成されている。ゲート絶縁膜は、たとえば、シリコン酸化膜やＨｉｇｈ－ｋ膜などである。
なお、図示が省略されているが、ゲート電極４２のチャネル層３４ｂの上方にある部分とチャネル層３４ｂとの間、部分４２ａ，４２ｂと半導体層３９との間、部分４２ａとチャネル層３４ａとの間、部分４２ｂとチャネル層３４ａ，３４ｂとの間、部分４２ａとチャネルカット層３２との間には、ゲート絶縁膜が形成されている。ゲート絶縁膜は、たとえば、シリコン酸化膜やＨｉｇｈ－ｋ膜などである。
【0081】
半導体層３９は、たとえば、後述の方法により形成されるシリコンエピタキシャル層である。半導体層３９は、絶縁層４０ａ，４０ｂと、側面４２ａ１，４２ａ２，４２ｂ１，４２ｂ２との間に設けられており、チャネル層３４ａ，３４ｂと、基板３１とを接続している。なお、半導体層３９は、側面４２ａ１，４２ｂ１と、側面４２ａ２，４２ｂ２の一方の側のみに設けられていてもよい。
【0082】
また、半導体層３９は、図２３のように、チャネルカット層３２と絶縁層４０ａ，４０ｂとの間、及び絶縁層４０ａ，４０ｂとチャネル層３４ａ，３４ｂとの間に設けられていてもよい。図２３の例では、ゲート電極４２のチャネル層３４ｂの上方にある部分の側壁に形成されている側壁絶縁膜３８の下方の絶縁層４０ａ，４０ｂの上面の一部が、チャネル層３４ａ，３４ｂの下面に形成された半導体層３９の下面に接している。
【0083】
半導体層３９は、チャネル層３４ａ，３４ｂに含まれる不純物とは反対導電型の不純物を含んでいてもよいし、チャネル層３４ａ，３４ｂに含まれる不純物と同一導電型の不純物を含んでいてもよいし、チャネル層３４ａ，３４ｂに含まれる不純物と同一導電型の不純物を、チャネル層３４ａ，３４ｂと同じ不純物濃度で、またはチャネル層３４ａ，３４ｂよりも低い不純物濃度で含んでいてもよい。
【0084】
また、半導体層３９は、ノンドープ層であってもよい。なお、半導体層３９は、たとえば、不純物濃度が１．０×１０１５ｃｍ－３以下となっていれば、ｎ型不純物またはｐ型不純物が存在していたとしても実質的にノンドープ層であるといえる。
【0085】
このような半導体装置３０では、基板３１と、チャネル層３４ａと、半導体層３９と、ゲート電極４２における部分４２ａにより、フィン型のトランジスタとは反対導電型のトランジスタ４５ａが設けられる。トランジスタ４５ａにおいて、基板３１がソースまたはドレインの一方、チャネル層３４ａがソースまたはドレインの他方、半導体層３９がチャネル、部分４２ａがゲートとして機能する。
【0086】
さらに、チャネル層３４ａと、チャネル層３４ｂと、半導体層３９と、ゲート電極４２における部分４２ｂにより、フィン型のトランジスタとは反対導電型のトランジスタ４５ｂが設けられる。トランジスタ４５ｂにおいて、チャネル層３４ａがソースまたはドレインの一方、チャネル層３４ｂがソースまたはドレインの他方、半導体層３９がチャネル、部分４２ｂがゲートとして機能する。
【0087】
ドレイン層４１ｂ側にも同様のトランジスタが設けられている。
フィン型のトランジスタをオン状態にする電圧がゲート電極４２に印加されたとき、半導体層３９において、チャネル層３４ａ，３４ｂの不純物と同じ導電型のキャリア（電子または正孔）の密度が低下する。これにより、トランジスタ４５ａ，４５ｂはオフ状態となり、チャネル層３４ａ，３４ｂは、基板３１に対して電気的に分離された状態（フローティング状態）となる。このため、ゲート電圧によるチャネル層３４ａ，３４ｂのポテンシャルの変化が大きくなり、大きなソース－ドレイン間電流が得られる。つまり、ＳＯＩ構造による利点が得られる。
フィン型のトランジスタをオン状態にする電圧がゲート電極４２に印加されたとき、半導体層３９において、チャネル層３４ａ，３４ｂの不純物と同じ導電型のキャリア（電子または正孔）の密度が低下する。これにより、トランジスタ４５ａ，４５ｂはオフ状態となり、チャネル層３４ａ，３４ｂは、基板３１に対して電気的に分離された状態（フローティング状態）となる。このため、ゲート電圧によるチャネル層３４ａ，３４ｂのポテンシャルの変化が大きくなり、大きなソース－ドレイン間電流が得られる。つまり、ＳＯＩ構造による利点が得られる。
【0088】
一方、フィン型構造のトランジスタをオフ状態にする電圧がゲート電極４２に印加されたとき、半導体層３９においてチャネル層３４ａ，３４ｂの不純物と同じ導電型のキャリアの密度が上がる。これにより、トランジスタ４５ａ，４５ｂはオン状態となり、チャネル層３４ａ，３４ｂは、基板３１と電気的に接続された状態となる。このため、浮遊ボディ効果が抑制され、直前の動作履歴に依存した電荷がチャネル層３４ａ，３４ｂにたまることによる、閾値電圧の変化などの特性ばらつきの発生を抑制できる。
【0089】
フィン型構造のトランジスタが、ｎチャネル型のＭＯＳＦＥＴの場合、チャネル層３４ａ，３４ｂはｐ型の不純物を含む。半導体層３９がｎ型の不純物を含み、基板３１がｐ型の不純物を含む場合、トランジスタ４５ａ，４５ｂは、ｐチャネル型ＭＯＳＦＥＴとなる。この場合、フィン型構造のトランジスタをオン状態にする電圧（閾値以上の正の電圧）がゲート電極４２に印加されたとき、チャネル層３４ａ，３４ｂと基板間の電気的分離が良好である。
【0090】
一方、半導体層３９がｐ型の不純物を、チャネル層３４ａ，３４ｂと同じ不純物濃度で、またはチャネル層３４ａ，３４ｂよりも低い不純物濃度で含み、基板３１がｐ型の不純物を含む場合、トランジスタ４５ａ，４５ｂは、デプレッション型のｐチャネル型ＭＯＳＦＥＴとなる。この場合、閾値以上の正の電圧がゲート電極４２に印加されたときの、チャネル層３４ａ，３４ｂと基板３１との絶縁性は、トランジスタ４５ａ，４５ｂが上記ｐチャネル型ＭＯＳＦＥＴの場合よりも劣る。しかし、トランジスタ４５ａ，４５ｂがデプレッション型のｐチャネル型ＭＯＳＦＥＴとなる場合、フィン型構造のトランジスタをオフ状態にする電圧（０Ｖ）がゲート電極４２に印加されたとき、チャネル層３４ａ，３４ｂと基板３１をより低抵抗で接続できる。このため、浮遊ボディ効果の低減効果をより向上できる。
【0091】
また、ソース層４１ａ及びドレイン層４１ｂと、基板３１は絶縁層４０ａ，４０ｂで絶縁されているので基板３１の上部を介したソース－ドレイン間のリーク電流が防止される。さらに、ソース層４１ａと基板３１間の容量及び、ドレイン層４１ｂと基板３１間の容量も小さくできる。
【0092】
また、図２３に示されている側壁絶縁膜３８の下方の絶縁層４０ａ，４０ｂの上面の一部が、チャネル層３４ａ，３４ｂの下面に形成された半導体層３９の下面に接している。言い換えると、側壁絶縁膜３８の下方のチャネル層３４ａ，３４ｂの下面に半導体層３９が形成されている。これにより、実質的にチャネル層３４ａ，３４ｂの厚さ（上下方向の長さ）が部分的に増え、ソース－ドレイン間の寄生抵抗を低減する効果もある。
【0093】
一方、ゲート電極４２の下方のチャネル層３４ａ，３４ｂの厚さは変わらないため、チャネル層３４ａ，３４ｂに対するゲートの制御性は変わらない。第２の実施の形態の半導体装置３０では、チャネル層３４ａ，３４ｂの厚さが、第１の実施の形態の半導体装置１０のチャネル層１４よりも薄いため、半導体層３９を用いた厚膜化による効果は、第１の実施の形態の半導体装置１０よりも高い。
【0094】
以上のように、第２の実施の形態の半導体装置３０においても、ＳＯＩ構造の利点を損なわずに、浮遊ボディ効果を抑制できる。
なお、上記の例では、チャネル層３４ａ，３４ｂを２層とした場合を示したが、これに限定されず、チャネル層を３層以上とすることも可能である。
なお、上記の例では、チャネル層３４ａ，３４ｂを２層とした場合を示したが、これに限定されず、チャネル層を３層以上とすることも可能である。
【0095】
【0096】
チャネルカット層３２がない場合、図２７の矢印４６で示されるように、ソース層４１ａから、チャネル層３４ａ、半導体層３９、基板３１を介してドレイン層４１ｂへ流れる、リーク電流が発生する場合があり得る。
【0097】
このため、図２３に示したようにチャネルカット層３２が設けられていることが望ましい。
（比較例２）
図２８は、絶縁層の厚さが厚い場合の半導体装置の例を示す図である。図２８において、図２３に示した要素と同じ要素については同一符号が付されている。
（比較例２）
図２８は、絶縁層の厚さが厚い場合の半導体装置の例を示す図である。図２８において、図２３に示した要素と同じ要素については同一符号が付されている。
【0098】
図２８の例では、絶縁層４０ａ，４０ｂの厚みが図２３の場合よりも厚くなっている。絶縁層４０ａ，４０ｂが厚くなるほど、ソース層４１ａとドレイン層４１ｂが減り、チャネル層３４ａとソース層４１ａ及びドレイン層４１ｂとの接続面積が小さくなり、ソース－ドレイン間電流が流れる経路が小さくなる（高抵抗化する）。このため、絶縁層４０ａ，４０ｂの厚い部分の上面が、チャネル層３４ａと絶縁層４０ａ，４０ｂの薄い部分との間に設けられた半導体層３９（この部分はチャネル層３４ａとして機能する）の下面以上で、当該下面から３ｎｍ程度高くなるまでの範囲内になるような厚みで、絶縁層４０ａ，４０ｂが形成されることが望ましい。
【0099】
【0100】
図２９の例では、絶縁層４０ａ，４０ｂの上面が、チャネル層３４ａの下面（図２９ではチャネル層３４ａの下面部分を構成する半導体層３９が不純物拡散領域３４ｃ，３４ｄの一部として図示されている）よりも低い位置にある。
【0101】
この場合、当該下面と絶縁層４０ａ，４０ｂの上面との間に、ソース層４１ａ及びドレイン層４１ｂが入り込み、チャネル層３４ａの下部で、ソース層４１ａとドレイン層４１ｂの距離が短くなり、ソース－ドレイン間のリーク電流が発生する可能性がある。
【0102】
このため、絶縁層４０ａ，４０ｂの厚さは、側壁絶縁膜３８の下方の絶縁層４０ａ，４０ｂの上面が、チャネル層３４ａの下面（チャネル層３４ａの下面部分を構成する半導体層３９の下面）の高さ以上になるような厚さであることが望ましい。
【0103】
【0104】
以下の製造方法の例では、基板３１としてシリコン基板を用いるものとして説明する。図３０に示されているように、まず、基板３１の表面に対する不純物注入により、後に形成されるチャネル層３４ａ，３４ｂに含まれる不純物と同一導電型（以下ｐ型とする）の不純物を含み、不純物濃度がチャネル層３４ａ，３４ｂの不純物濃度よりも高いチャネルカット層３２が形成される。
【0105】
その後、チャネルカット層３２上にエピタキシャル成長により、シリコンゲルマニウムのエピタキシャル層３３ａが形成され、エピタキシャル層３３ａ上に再びエピタキシャル成長により、ノンドープのシリコンによるチャネル層３４ａが形成される。そして、さらに、チャネル層３４ａ上にエピタキシャル成長により、シリコンゲルマニウムのエピタキシャル層３３ｂが形成され、エピタキシャル層３３ｂ上にエピタキシャル成長により、ノンドープのシリコンによるチャネル層３４ｂが形成される。
【0106】
エピタキシャル層３３ａ，３３ｂ、チャネル層３４ａ，３４ｂの厚さは、たとえば、それぞれ４～８ｎｍである。
その後、基板３１においてＳＴＩ形成領域が、たとえば、深さ３０～５０ｎｍ程度で形成されるように、エッチング処理により図３０に示した積層構造がエッチングされる。そして、エッチング後の構造に対して、たとえば、ＨＤＰ－ＣＶＤ処理により、シリコン酸化膜がＳＴＩ形成領域に埋め込まれる。さらに、ＣＭＰによる平坦化処理、フッ酸処理が行われ、シリコン酸化膜が後退し、図３１に示されているようなフィン構造とＳＴＩ３５ａ，３５ｂが形成される。ＳＴＩ３５ａ，３５ｂは、上面がシリコンゲルマニウムのエピタキシャル層３３ａの下面の高さになるように形成される。
その後、基板３１においてＳＴＩ形成領域が、たとえば、深さ３０～５０ｎｍ程度で形成されるように、エッチング処理により図３０に示した積層構造がエッチングされる。そして、エッチング後の構造に対して、たとえば、ＨＤＰ－ＣＶＤ処理により、シリコン酸化膜がＳＴＩ形成領域に埋め込まれる。さらに、ＣＭＰによる平坦化処理、フッ酸処理が行われ、シリコン酸化膜が後退し、図３１に示されているようなフィン構造とＳＴＩ３５ａ，３５ｂが形成される。ＳＴＩ３５ａ，３５ｂは、上面がシリコンゲルマニウムのエピタキシャル層３３ａの下面の高さになるように形成される。
【0107】
続いて、チャネル層３４ａ，３４ｂへの不純物注入が行われる。フィン型構造のトランジスタが、ｎチャネル型のＭＯＳＦＥＴの場合にはｐ型不純物が注入され、ｐチャネル型のＭＯＳＦＥＴの場合にはｎ型不純物が注入される。なお、チャネル層３４ａ，３４ｂへの不純物注入は、エピタキシャル成長によりチャネル層３４ａ，３４ｂが形成される際に行われてもよい。さらになお、たとえば、エピタキシャル成長の際にチャネル層３４ａ，３４ｂに予めｎチャネル型のＭＯＳＦＥＴ向けにｐ型不純物の注入を行った場合には、ｐチャネル型のＭＯＳＦＥＴを形成する領域のチャネル層３４ａ，３４ｂにこの時点でｎ型不純物の注入を重ねるように行ってもよい。同様に、たとえば、エピタキシャル成長の際にチャネル層３４ａ，３４ｂに予めｐチャネル型のＭＯＳＦＥＴ向けにｎ型不純物の注入を行った場合には、ｎチャネル型のＭＯＳＦＥＴを形成する領域のチャネル層３４ａ，３４ｂにこの時点でｐ型不純物の注入を重ねるように行ってもよい。
【0108】
なお、チャネル層３４ａ，３４ｂにｐ型不純物が注入された場合、チャネル層３４ａ，３４ｂには、フィン型構造のトランジスタがオン状態のとき、ｎ型になるチャネル領域（反転層）が形成され、チャネル層３４ａ，３４ｂにｎ型不純物が注入された場合、チャネル層３４ａ，３４ｂには、フィン型構造のトランジスタがオン状態のとき、ｐ型になるチャネル領域が形成される。
【0109】
次に、熱酸化により、図３１に示した積層構造の側面及び上面にゲート酸化膜（図示が省略されている）が、たとえば、１～３ｎｍ程度で形成される。さらに、ＣＶＤ処理により、ポリシリコン膜、ハードマスク層が順に堆積される。ハードマスク層は、たとえば、窒化シリコン膜またはシリコン酸化膜である。そして、ポリシリコン膜、ハードマスク層による積層膜に対して、エッチング処理が行われる。なお、エッチング処理はゲート酸化膜上で停止され、ゲート酸化膜は除去されない。
【0110】
エッチング処理により、ポリシリコン膜が、フィン構造に跨るような形状になるようにパターニングされることで、図３２に示されているようなダミーゲート３６と、その上部に設けられるハードマスク３７が形成される。ダミーゲート３６は、たとえば、ゲート幅Ｗｇが１０～１４ｎｍ程度となるように形成されている。
【0111】
なお、ダミーゲート３６は、後述の工程により、ゲート電極４２（図２３の部分４２ａ，４２ｂを除く）に置き換わる。
次に、側壁絶縁膜３８を形成するために、図３２に示した構造上に、たとえば、ＣＶＤ処理により窒化シリコン膜が堆積される。そして、異方性エッチングにより、シリコンゲルマニウムのエピタキシャル層３３ａ、ダミーゲート３６、ハードマスク３７の側壁に窒化シリコン膜が残るようにエッチバックされ、図３３に示されているような側壁絶縁膜３８が形成される。
次に、側壁絶縁膜３８を形成するために、図３２に示した構造上に、たとえば、ＣＶＤ処理により窒化シリコン膜が堆積される。そして、異方性エッチングにより、シリコンゲルマニウムのエピタキシャル層３３ａ、ダミーゲート３６、ハードマスク３７の側壁に窒化シリコン膜が残るようにエッチバックされ、図３３に示されているような側壁絶縁膜３８が形成される。
【0112】
なお、側壁絶縁膜３８の幅Ｗｓは、たとえば、８～１２ｎｍ程度である。エピタキシャル層３３ａの側壁に形成される側壁絶縁膜３８の高さＨｓは、エピタキシャル層３３ａの厚さと同程度になるように、４～８ｎｍ程度である。
【0113】
このようなエッチバックにより側壁絶縁膜３８を形成するため、上記の窒化シリコン膜を堆積する工程では、目標とするＷｓよりも３０％程度厚くなるように堆積される。
次に、ハードマスク３７と側壁絶縁膜３８をマスクとして、図３４に示されているように矢印方向の異方性エッチングが行われる。これにより、シリコンゲルマニウムのエピタキシャル層３３ａ，３３ｂとチャネル層３４ａ，３４ｂにおいて、ハードマスク３７と側壁絶縁膜３８によりマスクされている部分以外の部分が除去される。なお、図３４以降、ダミーゲート３６の図示が省略されている。
次に、ハードマスク３７と側壁絶縁膜３８をマスクとして、図３４に示されているように矢印方向の異方性エッチングが行われる。これにより、シリコンゲルマニウムのエピタキシャル層３３ａ，３３ｂとチャネル層３４ａ，３４ｂにおいて、ハードマスク３７と側壁絶縁膜３８によりマスクされている部分以外の部分が除去される。なお、図３４以降、ダミーゲート３６の図示が省略されている。
【0114】
上記異方性エッチング後、図３５に示されているように、シリコンゲルマニウムのエピタキシャル層３３ａ，３３ｂが、チャネル層３４ａ，３４ｂの下面中央部分（ダミーゲート３６により挟まれている部分）が残るように、等方性エッチングによりエッチングされる。
【0115】
このとき、残存するエピタキシャル層３３ａ，３３ｂの幅がゲート幅Ｗｇよりも大きすぎる場合、後述の工程で残存するエピタキシャル層３３ａ，３３ｂをさらに除去して、その除去した空間にゲート電極４２の金属材料を埋め込む際に、適切に埋め込まれない可能性がある。その場合、ゲート電極４２と半導体層３９が分離するなどして、ゲート電位が半導体層３９に影響せず前述のトランジスタ４５ａ，４５ｂとしての機能が得られなくなる可能性がある。
【0116】
このため、残存するエピタキシャル層３３ａ，３３ｂの幅がゲート幅Ｗｇと同じか、プロセスマージンを考慮して、ゲート幅Ｗｇよりも細くなるように、エッチング時間が調整されていることが望ましい。以下では、残存するエピタキシャル層３３ａ，３３ｂの幅がゲート幅Ｗｇと同じであるものとして説明する。
【0117】
次に、前述のようなエピタキシャル成長の手法を用いて、図３６に示されているように、シリコンによる半導体層３９が、チャネルカット層３２の上面、シリコンゲルマニウムのエピタキシャル層３３ａ，３３ｂの露出している側面、チャネル層３４ａの露出している側面、上面及び下面、チャネル層３４ｂの露出している側面及び下面に形成される。半導体層３９は、たとえば、１～５ｎｍの厚さで形成される。
【0118】
半導体層３９は、前述のように、チャネル層３４ａ，３４ｂに含まれる不純物とは反対導電型の不純物が注入されていてもよいし、チャネル層３４ａ，３４ｂに含まれる不純物と同一導電型の不純物を、チャネル層３４ａ，３４ｂ以下の不純物濃度で注入されていてもよい。また、半導体層３９は、ｎ型またはｐ型の不純物が注入されていなくてもよい。なお、ｎ型またはｐ型の不純物が注入されている場合であっても、たとえば、不純物濃度が１．０×１０１５ｃｍ－３以下であれば、半導体層３９を、実質的に不純物を注入していないノンドープ層と扱うことが可能である。
【0119】
次に、図３７に示されているように、シリコン酸化膜である絶縁層４０ａ，４０ｂが、側壁絶縁膜３８で挟まれた領域と、チャネル層３４ａ，３４ｂの下方（シリコンゲルマニウムのエピタキシャル層３３ａ，３３ｂが除去された部分）に埋め込まれる。埋め込みが適切に行われるように、シリコン酸化膜の堆積とエッチングを適宜組み合わせて埋め込みが行われてもよい。たとえば、ＣＶＤによるシリコン酸化膜の堆積、異方性エッチング、ＨＤＰ－ＣＶＤ処理の順に行われてもよいし、さらに最後に異方性エッチングが行われるようにしてもよい。
【0120】
チャネル層３４ａ，３４ｂの側面に形成された半導体層３９の側壁にシリコン酸化膜が残る場合には、たとえば、フッ酸などによりそのシリコン酸化膜が除去される。
その後、チャネル層３４ａ，３４ｂの側面に形成されている半導体層３９を除去してもよい（図３８参照）。半導体層３９の除去は、等方性エッチングにより行われてもよいし、ハードマスク３７と側壁絶縁膜３８をマスクとして用いた異方性エッチングにより行われてもよい。チャネル層３４ａ，３４ｂの側面に形成されている半導体層３９を除去する理由については後述する（図４１参照）。
その後、チャネル層３４ａ，３４ｂの側面に形成されている半導体層３９を除去してもよい（図３８参照）。半導体層３９の除去は、等方性エッチングにより行われてもよいし、ハードマスク３７と側壁絶縁膜３８をマスクとして用いた異方性エッチングにより行われてもよい。チャネル層３４ａ，３４ｂの側面に形成されている半導体層３９を除去する理由については後述する（図４１参照）。
【0121】
次に、図３９に示すように、ソース層４１ａとドレイン層４１ｂが形成される。ソース層４１ａとドレイン層４１ｂは、チャネル層３４ａ，３４ｂの対向する２つの側面にエピタキシャル成長により形成される。形成されるソース層４１ａとドレイン層４１ｂの形状は、ソース層４１ａとドレイン層４１ｂのエピタキシャル成長が行われるチャネル層３４ａ，３４ｂの上記２つの側面の結晶面などによって変わる。また、ソース層４１ａとドレイン層４１ｂには、チャネル層３４ａ，３４ｂに含まれる不純物とは反対導電型の不純物が注入されている。
【0122】
その後、図示を省略しているが、図３９に示した構造を覆うように、たとえば、ＣＶＤ処理により層間絶縁膜となるシリコン酸化膜が堆積される。そして、ＣＭＰが行われ、シリコン酸化膜の平坦化が行われる。
【0123】
ハードマスク３７がシリコン酸化膜の場合、ＣＭＰによりハードマスク３７も除去され、ポリシリコンによるダミーゲート３６の上面が露出される。
ハードマスク３７が窒化シリコン膜の場合、ＣＭＰによりハードマスク３７の上面が露出する。続いて層間絶縁膜のシリコン酸化膜をマスクにして窒化シリコン膜のハードマスク３７がエッチングされ、ハードマスク３７が除去され、ポリシリコンによるダミーゲート３６の上面が露出される。
ハードマスク３７が窒化シリコン膜の場合、ＣＭＰによりハードマスク３７の上面が露出する。続いて層間絶縁膜のシリコン酸化膜をマスクにして窒化シリコン膜のハードマスク３７がエッチングされ、ハードマスク３７が除去され、ポリシリコンによるダミーゲート３６の上面が露出される。
【0124】
その後、ＲＭＧ工程により、ダミーゲート３６と、チャネル層３４ａ，３４ｂの下方に残存するシリコンゲルマニウムのエピタキシャル層３３ａ，３３ｂがゲート電極４２に置き換えられる（図４０参照）。なお、図４０では、チャネル層３４ａ，３４ｂについては図示が省略されている。
【0125】
ＲＭＧ工程では、気相エッチングやウェットエッチングなどによりダミーゲート３６が除去される。図示しないゲート酸化膜は、ダミーゲート３６の除去中に、チャネル層３４ａ，３４ｂなどを保護する。ゲート酸化膜がフッ酸処理などにより除去された後、チャネル層３４ａ，３４ｂの下方に残存するエピタキシャル層３３ａ，３３ｂが、等方性エッチングにより除去される。その後、ダミーゲート３６とエピタキシャル層３３ａ，３３ｂが除去された空間に露出しているチャネル層３４ａ，３４ｂの表面と基板３１の表面とに図示しないゲート絶縁膜が形成される。さらに、ゲート絶縁膜上であり、かつ、ダミーゲート３６、ハードマスク３７を除去した箇所及びチャネル層３４ａ，３４ｂの下方に残存していたエピタキシャル層３３ａ，３３ｂを除去した箇所に、金属材料が充填される。これにより、図４０に示すようなゲート電極４２が形成される。
【0126】
ゲート絶縁膜やゲート電極４２は、たとえば、第１の実施の形態の半導体装置１０と同様のものを用いることができる。
以上のような製造方法によって、図２２～２６に示したような半導体装置３０が製造可能である。
以上のような製造方法によって、図２２～２６に示したような半導体装置３０が製造可能である。
【0127】
なお、チャネル層３４ａ，３４ｂの側面に形成されている半導体層３９を除去する理由は以下の通りである。
図４１は、隣接する２つのフィン型構造のトランジスタの例を示す図である。なお、図４１において、ソース層４１ａとドレイン層４１ｂは図示が省略されている。
図４１は、隣接する２つのフィン型構造のトランジスタの例を示す図である。なお、図４１において、ソース層４１ａとドレイン層４１ｂは図示が省略されている。
【0128】
チャネル層３４ａ，３４ｂの側面の半導体層３９を除去しない場合、２つのフィン型構造のトランジスタ間においてソース層４１ａとドレイン層４１ｂを形成するスペースが狭すぎる場合がある。
【0129】
図４１の例において、たとえば、ゲート電極４２のゲート幅Ｗｇは１０～１４ｎｍ程度、側壁絶縁膜３８の幅Ｗｓは８～１２ｎｍ程度である。たとえば、２つのフィン型構造のトランジスタ間のゲート間距離（隣接する側壁絶縁膜間距離）Ｌａが１２ｎｍ程度である場合、半導体層３９がチャネル層３４ａ，３４ｂの側面に１～２ｎｍの厚さで形成された場合、ソース層４１ａとドレイン層４１ｂが形成される半導体層間の距離Ｌｂは、８～１０ｎｍとなり、Ｌａよりも２０～３０％も短くなる。
【0130】
このため、チャネル層３４ａ，３４ｂの側面の半導体層３９は、ソース層４１ａとドレイン層４１ｂを形成する前に除去しておくことが望ましい。
ただし、Ｌａが長くてソース層４１ａとドレイン層４１ｂを形成するスペースが十分ある場合には、半導体層３９を除去しなくてもよい。
ただし、Ｌａが長くてソース層４１ａとドレイン層４１ｂを形成するスペースが十分ある場合には、半導体層３９を除去しなくてもよい。
【0131】
（比較例４）
図４２は、チャネル層の上方のゲート幅よりもチャネル層の下方のゲート幅が細い半導体装置の例を示す断面図である。
図４２は、チャネル層の上方のゲート幅よりもチャネル層の下方のゲート幅が細い半導体装置の例を示す断面図である。
【0132】
図３５に示した等方性エッチングによりシリコンゲルマニウムのエピタキシャル層３３ａ，３３ｂを除去する際に、残存するエピタキシャル層３３ａ，３３ｂの幅がゲート幅Ｗｇよりも細くなるように、エッチング時間が調整された場合には、図４２に示すような構造が得られる。すなわち、ゲート電極４２においてチャネル層３４ｂの上方の部分のゲート幅Ｗｇよりも、チャネル層３４ａ，３４ｂの下方の部分４２ａ，４２ｂの幅Ｗｇａが細い。
【0133】
（比較例５）
図４３は、半導体層が厚く、２つのチャネル層間と、下方のチャネル層と基板間が半導体層で埋まる半導体装置の例を示す断面図である。
図４３は、半導体層が厚く、２つのチャネル層間と、下方のチャネル層と基板間が半導体層で埋まる半導体装置の例を示す断面図である。
【0134】
図４３の例では、半導体層３９が厚く、チャネル層３４ａとチャネル層３４ｂとの間と、チャネル層３４ａと基板３１との間が半導体層３９で埋まっている。この場合、図４３に示すように側壁絶縁膜３８の下方のチャネル層３４ａとチャネル層３４ｂとの間、チャネル層３４ａと基板３１との間に、絶縁層４０ａ，４０ｂは形成されないが、上記の第２の実施の形態の半導体装置３０と同様の効果が得られる。
【0135】
以上、実施の形態に基づき、本発明の半導体装置及びその製造方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、図２や図２２では、半導体装置１０，３０のフィン型構造のトランジスタが、ｎチャネル型のＭＯＳＦＥＴである場合を示したが、ｐチャネル型のＭＯＳＦＥＴであってもよい。その場合、各要素の導電型（ｎ型とｐ型）を入れ替えればよい。
たとえば、図２や図２２では、半導体装置１０，３０のフィン型構造のトランジスタが、ｎチャネル型のＭＯＳＦＥＴである場合を示したが、ｐチャネル型のＭＯＳＦＥＴであってもよい。その場合、各要素の導電型（ｎ型とｐ型）を入れ替えればよい。
【0136】
また、上記の例では、基板１１，３１はシリコン基板であるものとして説明したが、これに限定されない。基板１１，３１として、シリコンゲルマニウムなどの他の材料を用いることもできる。半導体装置１０，３０の各要素の材料も、適宜変更可能である。たとえば、基板１１，３１がシリコンゲルマニウム基板の場合、エピタキシャル層１３，３３ａ，３３ｂとしてシリコンを用いることができ、チャネル層１４，３４ａ，３４ｂとしてシリコンゲルマニウムを用いることができる。
【0137】
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） フィン型構造のトランジスタを備えた半導体装置において、
基板の上方に形成され、半導体層を介して前記基板に接続されたチャネル層と、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層と、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層と、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極と、
を有する半導体装置。
（付記１） フィン型構造のトランジスタを備えた半導体装置において、
基板の上方に形成され、半導体層を介して前記基板に接続されたチャネル層と、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層と、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層と、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極と、
を有する半導体装置。
【0138】
（付記２） 前記チャネル層は、前記第１絶縁層または前記第２絶縁層と、前記第２部分の前記第３側面または前記第４側面との間に設けられた前記半導体層を介して前記基板に接続される、付記１に記載の半導体装置。
【0139】
（付記３） 前記基板と、前記チャネル層と、前記半導体層と、前記ゲート電極における前記第２部分により、前記トランジスタとは反対導電型の第１のトランジスタが設けられている、付記１または２に記載の半導体装置。
【0140】
（付記４） 前記半導体層は、前記チャネル層に含まれる第１の不純物とは反対導電型の第２の不純物を含む、付記１乃至３の何れか１つに記載の半導体装置。
（付記５） 前記半導体層は、前記チャネル層に含まれる第１の不純物と同一導電型の第２の不純物を含み、前記半導体層の不純物濃度は、前記チャネル層の不純物濃度よりも低い、付記１乃至３の何れか１つに記載の半導体装置。
（付記５） 前記半導体層は、前記チャネル層に含まれる第１の不純物と同一導電型の第２の不純物を含み、前記半導体層の不純物濃度は、前記チャネル層の不純物濃度よりも低い、付記１乃至３の何れか１つに記載の半導体装置。
【0141】
（付記６） 前記半導体層はノンドープ層である、付記１乃至３の何れか１つに記載の半導体装置。
（付記７） 前記基板の表面には、前記チャネル層に含まれる第１の不純物と同一導電型の第３の不純物を含み、不純物濃度が、前記チャネル層の不純物濃度よりも高い不純物層が形成されている、付記１乃至６の何れか１つに記載の半導体装置。
（付記７） 前記基板の表面には、前記チャネル層に含まれる第１の不純物と同一導電型の第３の不純物を含み、不純物濃度が、前記チャネル層の不純物濃度よりも高い不純物層が形成されている、付記１乃至６の何れか１つに記載の半導体装置。
【0142】
（付記８） 前記第１部分の側壁に形成されている側壁絶縁膜の下方の前記第１絶縁層及び前記第２絶縁層の上面の一部は、前記チャネル層の下面に形成された前記半導体層の下面に接している、付記１乃至７の何れか１つに記載の半導体装置。
【0143】
（付記９） 前記第１部分の前記ゲート電極の幅よりも、前記第２部分の幅が細い、付記１乃至８の何れか１つに記載の半導体装置。
（付記１０） 前記チャネル層は、第１のチャネル層と前記第１のチャネル層の上方に設けられた第２のチャネル層とを含み、
前記第１のチャネル層と前記第２のチャネル層との間に、前記ゲート電極の第３部分がさらに設けられている、
付記１乃至９の何れか１つに記載の半導体装置。
（付記１０） 前記チャネル層は、第１のチャネル層と前記第１のチャネル層の上方に設けられた第２のチャネル層とを含み、
前記第１のチャネル層と前記第２のチャネル層との間に、前記ゲート電極の第３部分がさらに設けられている、
付記１乃至９の何れか１つに記載の半導体装置。
【0144】
（付記１１） 前記第１のチャネル層と、前記第２のチャネル層と、前記半導体層と、前記ゲート電極における前記第３部分により、前記トランジスタとは反対導電型の第２のトランジスタが設けられている、付記１０に記載の半導体装置。
【0145】
（付記１２） 前記半導体層は、前記基板と前記第１絶縁層及び前記第２絶縁層との間にも設けられている、付記１乃至１１の何れか１つに記載の半導体装置。
（付記１３） 前記ゲート電極の側面には側壁絶縁膜が設けられており、前記側壁絶縁膜の材料は窒化シリコン膜である、付記１乃至１２の何れか１つに記載の半導体装置。
（付記１３） 前記ゲート電極の側面には側壁絶縁膜が設けられており、前記側壁絶縁膜の材料は窒化シリコン膜である、付記１乃至１２の何れか１つに記載の半導体装置。
【0146】
（付記１４） フィン型構造のトランジスタを備えた半導体装置の製造方法において、
基板の上方に、半導体層を介して前記基板に接続されたチャネル層を形成し、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層を形成し、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層を形成し、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極を形成する、
半導体装置の製造方法。
基板の上方に、半導体層を介して前記基板に接続されたチャネル層を形成し、
前記トランジスタのソースであり、前記基板の上方に第１絶縁層を介して前記基板から離間して設けられ、前記チャネル層の第１側面に設けられたソース層を形成し、
前記トランジスタのドレインであり、前記基板の上方に第２絶縁層を介して前記基板から離間して設けられ、前記チャネル層の前記第１側面と対向する第２側面に設けられたドレイン層を形成し、
前記トランジスタのゲートであり、前記チャネル層の上方に設けられた第１部分と前記基板と前記チャネル層との間に設けられた第２部分とを含み、前記第２部分の第３側面または前記第３側面と対向する第４側面が、前記半導体層に対向しているゲート電極を形成する、
半導体装置の製造方法。
【0147】
（付記１５） 前記半導体層は、前記チャネル層の前記第１側面、前記第２側面、及び前記チャネル層の下面の一部にエピタキシャル成長される、付記１４に記載の半導体装置の製造方法。
【0148】
（付記１６） 前記チャネル層の前記第１側面、前記第２側面に形成された前記半導体層を除去する工程を有する、付記１５に記載の半導体装置の製造方法。
（付記１７） 第１のチャネル層と前記第１のチャネル層の上方に設けられた第２のチャネル層とを含む前記チャネル層を形成し、
前記第２のチャネル層の上方に前記第１部分が設けられ、前記基板と前記第１のチャネル層との間に前記第２部分が設けられ、前記第１のチャネル層と前記第２のチャネル層との間に前記ゲート電極の第３部分が設けられた、前記ゲート電極を形成する、
付記１４乃至１６の何れか１つに記載の半導体装置の製造方法。
（付記１７） 第１のチャネル層と前記第１のチャネル層の上方に設けられた第２のチャネル層とを含む前記チャネル層を形成し、
前記第２のチャネル層の上方に前記第１部分が設けられ、前記基板と前記第１のチャネル層との間に前記第２部分が設けられ、前記第１のチャネル層と前記第２のチャネル層との間に前記ゲート電極の第３部分が設けられた、前記ゲート電極を形成する、
付記１４乃至１６の何れか１つに記載の半導体装置の製造方法。
【0149】
（付記１８） 前記基板と、前記チャネル層と、前記半導体層と、前記ゲート電極における前記第２部分により、前記トランジスタとは反対導電型の第１のトランジスタが設けられる、付記１４乃至１７の何れか１つに記載の半導体装置の製造方法。
【0150】
（付記１９） 前記ゲート電極の側面に、材料が窒化シリコン膜である側壁絶縁膜を形成する、付記１４乃至１８の何れか１つに記載の半導体装置の製造方法。
（付記２０） 前記ゲート電極を形成する前にダミー電極を形成し、前記ダミー電極を前記ゲート電極に置換する、付記１４乃至１９の何れか１つに記載の半導体装置の製造方法。
（付記２０） 前記ゲート電極を形成する前にダミー電極を形成し、前記ダミー電極を前記ゲート電極に置換する、付記１４乃至１９の何れか１つに記載の半導体装置の製造方法。
【符号の説明】
【0151】
１０ 半導体装置
１１ 基板
１２ 不純物層（チャネルカット層）
１３ エピタキシャル層
１４ チャネル層
１４ａ，１４ｂ 不純物拡散領域
１５ａ，１５ｂ ＳＴＩ
１６ ダミーゲート
１７ ハードマスク
１８ 側壁絶縁膜
１９ 半導体層
２０ａ，２０ｂ 絶縁層
２１ａ ソース層
２１ｂ ドレイン層
２２ ゲート電極
２２ａ 部分
２２ａ１，２２ａ２ 側面
２５ トランジスタ
１１ 基板
１２ 不純物層（チャネルカット層）
１３ エピタキシャル層
１４ チャネル層
１４ａ，１４ｂ 不純物拡散領域
１５ａ，１５ｂ ＳＴＩ
１６ ダミーゲート
１７ ハードマスク
１８ 側壁絶縁膜
１９ 半導体層
２０ａ，２０ｂ 絶縁層
２１ａ ソース層
２１ｂ ドレイン層
２２ ゲート電極
２２ａ 部分
２２ａ１，２２ａ２ 側面
２５ トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】