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▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023088881
(43)【公開日】2023-06-27
(54)【発明の名称】細粒度のテスト電力制御のための分散されたメカニズム
(51)【国際特許分類】
G06F 11/22 20060101AFI20230620BHJP
G11C 29/12 20060101ALI20230620BHJP
【ＦＩ】
G06F11/22 607Z
G11C29/12
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022199042
(22)【出願日】2022-12-14
(31)【優先権主張番号】17/551,011
(32)【優先日】2021-12-14
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】デヴァナサン ヴァラダラヤン
(72)【発明者】
【氏名】ヴァラン シンハ
(72)【発明者】
【氏名】ホセ ルイス フローレス
(72)【発明者】
【氏名】ラジサ ネイル
(72)【発明者】
【氏名】デヴィッド マシュー トンプソン
(57)【要約】 （修正有）
【課題】集積回路のＢＩＳＴメモリテストを実行する方法を提供する。
【解決手段】方法は、ＢＩＳＲコントローラによって安全コントローラから複数のテスト電力制御シナリオを受け取ることであって、ＢＩＳＲコントローラによって、一つ又は複数のテスト電力制御シナリオを階層的順序に従ってプロセッサコアのセットに動的に適用することと、プロセッサコアのセットのプロセッサコアによって、プロセッサコアのセットの各々に関連するメモリブロックのＢＩＳＴメモリテストを実施することと、ＢＩＳＲコントローラによって、メモリブロックのＢＩＳＴメモリテストの結果をプロセッサコアから受け取ることと、ＢＩＳＲコントローラによって、ＢＩＳＴメモリテストの結果を安全コントローラに送信することと、を含む。
【選択図】図３
【解決手段】方法は、ＢＩＳＲコントローラによって安全コントローラから複数のテスト電力制御シナリオを受け取ることであって、ＢＩＳＲコントローラによって、一つ又は複数のテスト電力制御シナリオを階層的順序に従ってプロセッサコアのセットに動的に適用することと、プロセッサコアのセットのプロセッサコアによって、プロセッサコアのセットの各々に関連するメモリブロックのＢＩＳＴメモリテストを実施することと、ＢＩＳＲコントローラによって、メモリブロックのＢＩＳＴメモリテストの結果をプロセッサコアから受け取ることと、ＢＩＳＲコントローラによって、ＢＩＳＴメモリテストの結果を安全コントローラに送信することと、を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
集積回路であって、
プロセッサコアのセットと、複数の電力制御回路要素と、複数の絶縁回路要素と、内蔵自己修復（ＢＩＳＲ）コントローラと、安全コントローラとを含み、
前記プロセッサコアのセットの各プロセッサコアが、
内蔵自己テスト（ＢＩＳＴ）論理回路要素と、
前記ＢＩＳＴ論理回路要素に結合された複数のメモリブロックと、
を含み、
前記複数の電力制御回路要素の各電力制御回路要素が、前記プロセッサコアのセットのそれぞれのプロセッサコアに結合され、
前記複数の絶縁回路要素の各絶縁回路要素が、前記プロセッサコアのセットのそれぞれのプロセッサコアに結合され、
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットの前記各プロセッサコアと、前記複数の電力制御回路要素の各々と、前記複数の絶縁回路要素の各々とに結合され、
前記安全コントローラが、前記ＢＩＳＲコントローラと、前記複数の電力制御回路要素と、前記複数の絶縁回路要素とに結合される、
集積回路。
プロセッサコアのセットと、複数の電力制御回路要素と、複数の絶縁回路要素と、内蔵自己修復（ＢＩＳＲ）コントローラと、安全コントローラとを含み、
前記プロセッサコアのセットの各プロセッサコアが、
内蔵自己テスト（ＢＩＳＴ）論理回路要素と、
前記ＢＩＳＴ論理回路要素に結合された複数のメモリブロックと、
を含み、
前記複数の電力制御回路要素の各電力制御回路要素が、前記プロセッサコアのセットのそれぞれのプロセッサコアに結合され、
前記複数の絶縁回路要素の各絶縁回路要素が、前記プロセッサコアのセットのそれぞれのプロセッサコアに結合され、
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットの前記各プロセッサコアと、前記複数の電力制御回路要素の各々と、前記複数の絶縁回路要素の各々とに結合され、
前記安全コントローラが、前記ＢＩＳＲコントローラと、前記複数の電力制御回路要素と、前記複数の絶縁回路要素とに結合される、
集積回路。
【請求項2】
請求項１に記載の集積回路であって、
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットのＢＩＳＴメモリテストに関連する複数のテスト電力制御シナリオを前記安全コントローラから受け取るように構成され、前記複数のテスト電力制御シナリオが、一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに適用する階層的順序を含み、
前記ＢＩＳＲコントローラが、前記階層的順序に従って、前記一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに対して動的に適用するように構成され、
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットの各々に関連するメモリブロックのＢＩＳＴメモリテストを実施するように構成され、
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットの各々に関連する前記メモリブロックの前記ＢＩＳＴメモリテストの結果を受信するように構成され、
前記ＢＩＳＲコントローラが、前記ＢＩＳＴメモリテストの前記結果を前記安全コントローラに送信するように構成される、
集積回路。
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットのＢＩＳＴメモリテストに関連する複数のテスト電力制御シナリオを前記安全コントローラから受け取るように構成され、前記複数のテスト電力制御シナリオが、一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに適用する階層的順序を含み、
前記ＢＩＳＲコントローラが、前記階層的順序に従って、前記一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに対して動的に適用するように構成され、
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットの各々に関連するメモリブロックのＢＩＳＴメモリテストを実施するように構成され、
前記ＢＩＳＲコントローラが、前記プロセッサコアのセットの各々に関連する前記メモリブロックの前記ＢＩＳＴメモリテストの結果を受信するように構成され、
前記ＢＩＳＲコントローラが、前記ＢＩＳＴメモリテストの前記結果を前記安全コントローラに送信するように構成される、
集積回路。
【請求項3】
請求項２に記載の集積回路であって、
前記ＢＩＳＲコントローラが、前記複数のテスト電力制御シナリオのうちの第１のテスト電力制御シナリオを前記安全コントローラから受け取るように構成され、前記第１のテスト電力制御シナリオが、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記プロセッサコアのセットのうちの第１のプロセッサコアのＢＩＳＴメモリテストに関連し、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、クロックゲーティング信号を前記プロセッサコアのセットのうちの第２のプロセッサコアに印加するように構成され、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、絶縁制御信号を前記プロセッサコアのセットのうちの第３のプロセッサコアに印加させるように構成され、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、電力ゲーティング信号を前記第３のプロセッサコアに印加させるように構成され、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、前記クロックゲーティング信号を前記第１のプロセッサコアに動的に印加するように構成される、
集積回路。
前記ＢＩＳＲコントローラが、前記複数のテスト電力制御シナリオのうちの第１のテスト電力制御シナリオを前記安全コントローラから受け取るように構成され、前記第１のテスト電力制御シナリオが、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記プロセッサコアのセットのうちの第１のプロセッサコアのＢＩＳＴメモリテストに関連し、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、クロックゲーティング信号を前記プロセッサコアのセットのうちの第２のプロセッサコアに印加するように構成され、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、絶縁制御信号を前記プロセッサコアのセットのうちの第３のプロセッサコアに印加させるように構成され、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、電力ゲーティング信号を前記第３のプロセッサコアに印加させるように構成され、
前記ＢＩＳＲコントローラが、前記第１のテスト電力制御シナリオに従って、前記クロックゲーティング信号を前記第１のプロセッサコアに動的に印加するように構成される、
集積回路。
【請求項4】
請求項２に記載の集積回路であって、前記ＢＩＳＲコントローラが、プログラムされた命令に基づいて前記複数のテスト電力制御シナリオを前記安全コントローラから受け取るように構成され、前記プログラムされた命令が、前記安全コントローラに格納されているか、又は前記安全コントローラに結合されたユーザインタフェースから前記安全コントローラによって取得される、集積回路。
【請求項5】
請求項２に記載の集積回路であって、前記ＢＩＳＲコントローラが、
クロック信号を、前記プロセッサコアのセットのうちの第１のプロセッサコアの複数のメモリブロックのうちの第１のメモリブロックに印加し、
前記複数のメモリブロックの他のメモリブロックに対するクロック信号を除去し、
前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を送信し、
前記第１のメモリブロックの前記ＢＩＳＴメモリテストに従って、及び、前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施した後に、前記他のメモリブロックの前記ＢＩＳＴテストを実施するための命令を送信する、
ように構成される、
集積回路。
クロック信号を、前記プロセッサコアのセットのうちの第１のプロセッサコアの複数のメモリブロックのうちの第１のメモリブロックに印加し、
前記複数のメモリブロックの他のメモリブロックに対するクロック信号を除去し、
前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を送信し、
前記第１のメモリブロックの前記ＢＩＳＴメモリテストに従って、及び、前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施した後に、前記他のメモリブロックの前記ＢＩＳＴテストを実施するための命令を送信する、
ように構成される、
集積回路。
【請求項6】
請求項３に記載の集積回路であって、
前記ＢＩＳＲコントローラが、前記複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記複数のテスト電力制御シナリオのうちの第２のテスト電力制御シナリオを前記安全コントローラから受け取るように構成され、前記第２のテスト電力制御シナリオが、前記プロセッサコアのセットのうちの第２のプロセッサコアの前記ＢＩＳＴメモリテストに基づき、
前記ＢＩＳＲコントローラが、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記第２のテスト電力制御シナリオを適用するように構成され、
前記ＢＩＳＲコントローラが、前記第２のプロセッサコアの前記一つ又は複数のメモリブロックを前記ＢＩＳＴメモリテストに従ってテストさせるように構成される、
集積回路。
前記ＢＩＳＲコントローラが、前記複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記複数のテスト電力制御シナリオのうちの第２のテスト電力制御シナリオを前記安全コントローラから受け取るように構成され、前記第２のテスト電力制御シナリオが、前記プロセッサコアのセットのうちの第２のプロセッサコアの前記ＢＩＳＴメモリテストに基づき、
前記ＢＩＳＲコントローラが、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記第２のテスト電力制御シナリオを適用するように構成され、
前記ＢＩＳＲコントローラが、前記第２のプロセッサコアの前記一つ又は複数のメモリブロックを前記ＢＩＳＴメモリテストに従ってテストさせるように構成される、
集積回路。
【請求項7】
請求項６に記載の集積回路であって、前記ＢＩＳＲコントローラが、
前記第２のテスト電力制御シナリオに従って、絶縁制御信号を前記第２のプロセッサコアに印加し、
前記第２のテスト電力制御シナリオに従って、電力ゲーティング信号を前記第２のプロセッサコアに印加し、
前記第２のテスト電力制御シナリオに従って、第２の絶縁制御信号を前記プロセッサコアのセットの第３のプロセッサコアに送信し、
前記第２のテスト電力制御シナリオに従って、第２の電力ゲーティング信号を前記第３のプロセッサコアに印加する、
ように構成される、
集積回路。
前記第２のテスト電力制御シナリオに従って、絶縁制御信号を前記第２のプロセッサコアに印加し、
前記第２のテスト電力制御シナリオに従って、電力ゲーティング信号を前記第２のプロセッサコアに印加し、
前記第２のテスト電力制御シナリオに従って、第２の絶縁制御信号を前記プロセッサコアのセットの第３のプロセッサコアに送信し、
前記第２のテスト電力制御シナリオに従って、第２の電力ゲーティング信号を前記第３のプロセッサコアに印加する、
ように構成される、
集積回路。
【請求項8】
請求項７に記載の集積回路であって、前記ＢＩＳＲコントローラが、前記集積回路をリブートする際に、前記第１のプロセッサコアの前記一つ又は複数のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を受け取るように構成される、集積回路。
【請求項9】
請求項２に記載の集積回路であって、前記ＢＩＳＲコントローラが、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記プロセッサコアのセットの他のプロセッサコアの一つ又は複数のメモリブロックの前記ＢＩＳＴテストを実施するための命令を受け取るように構成される、集積回路。
【請求項10】
請求項２に記載の集積回路であって、前記ＢＩＳＲコントローラが、前記安全コントローラから受信したトリガ信号に応答して前記ＢＩＳＴテストを実施するように構成される、集積回路。
【請求項11】
集積回路の内蔵自己テスト（ＢＩＳＴ）メモリテストを実行する方法であって、
内蔵自己修復（ＢＩＳＲ）コントローラによって、複数のテスト電力制御シナリオを安全コントローラから受け取ることであって、前記複数のテスト電力制御シナリオが、プロセッサコアのセットの前記ＢＩＳＴメモリテストに関連しており、一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに適用する階層的順序を含む、前記複数のテスト電力制御シナリオを受け取ることと、
前記ＢＩＳＲコントローラによって、前記階層的順序に従って前記一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに対して動的に適用することと、
前記複数のプロセッサコアのうちの或るプロセッサコアによって、前記プロセッサコアのセットの各々に関連するメモリブロックの前記ＢＩＳＴメモリテストを実施することと、
前記ＢＩＳＲコントローラによって、前記メモリブロックの前記ＢＩＳＴメモリテストの結果を前記プロセッサコアから受け取ることと、
前記ＢＩＳＲコントローラによって、前記ＢＩＳＴメモリテストの前記結果を前記安全コントローラに送信することと、
を含む、方法。
内蔵自己修復（ＢＩＳＲ）コントローラによって、複数のテスト電力制御シナリオを安全コントローラから受け取ることであって、前記複数のテスト電力制御シナリオが、プロセッサコアのセットの前記ＢＩＳＴメモリテストに関連しており、一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに適用する階層的順序を含む、前記複数のテスト電力制御シナリオを受け取ることと、
前記ＢＩＳＲコントローラによって、前記階層的順序に従って前記一つ又は複数のテスト電力制御シナリオを前記プロセッサコアのセットに対して動的に適用することと、
前記複数のプロセッサコアのうちの或るプロセッサコアによって、前記プロセッサコアのセットの各々に関連するメモリブロックの前記ＢＩＳＴメモリテストを実施することと、
前記ＢＩＳＲコントローラによって、前記メモリブロックの前記ＢＩＳＴメモリテストの結果を前記プロセッサコアから受け取ることと、
前記ＢＩＳＲコントローラによって、前記ＢＩＳＴメモリテストの前記結果を前記安全コントローラに送信することと、
を含む、方法。
【請求項12】
請求項１１に記載の方法であって、更に、
前記ＢＩＳＲコントローラによって、前記複数のテスト電力制御シナリオのうちの第１のテスト電力制御シナリオを前記安全コントローラから受け取ることであって、前記第１のテスト電力制御シナリオが、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従った前記プロセッサコアのセットのうちの第１のプロセッサコアの前記ＢＩＳＴメモリテストに関連する、前記テスト電力制御シナリオを受け取ることと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに基づいてクロックゲーティング信号を前記プロセッサコアのセットのうちの第２のプロセッサコアに印加することと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに従って絶縁制御信号を前記プロセッサコアのセットのうちの第３のプロセッサコアに印加させることと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに従って電力ゲーティング信号を前記第３のプロセッサコアに印加させることと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに従って前記クロックゲーティング信号を前記第１のプロセッサコアに動的に印加することと、
を含む、方法。
前記ＢＩＳＲコントローラによって、前記複数のテスト電力制御シナリオのうちの第１のテスト電力制御シナリオを前記安全コントローラから受け取ることであって、前記第１のテスト電力制御シナリオが、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従った前記プロセッサコアのセットのうちの第１のプロセッサコアの前記ＢＩＳＴメモリテストに関連する、前記テスト電力制御シナリオを受け取ることと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに基づいてクロックゲーティング信号を前記プロセッサコアのセットのうちの第２のプロセッサコアに印加することと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに従って絶縁制御信号を前記プロセッサコアのセットのうちの第３のプロセッサコアに印加させることと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに従って電力ゲーティング信号を前記第３のプロセッサコアに印加させることと、
前記ＢＩＳＲコントローラによって、前記第１のテスト電力制御シナリオに従って前記クロックゲーティング信号を前記第１のプロセッサコアに動的に印加することと、
を含む、方法。
【請求項13】
請求項１２に記載の方法であって、プログラムされた命令に基づいて、前記複数のテスト電力制御シナリオを前記安全コントローラから前記ＢＩＳＲコントローラによって受け取ることであって、前記プログラムされた命令が、前記安全コントローラに格納されているか、又は前記安全コントローラに結合されたユーザインタフェースから前記安全コントローラによって取得される、前記複数のテスト電力制御シナリオを受け取ることを更に含む、方法。
【請求項14】
請求項１１に記載の方法であって、更に、
前記ＢＩＳＲコントローラによって、前記プロセッサコアのセットのうちの第１のプロセッサコアの複数のメモリブロックの第１のメモリブロックにクロック信号を印加することと、
前記ＢＩＳＲコントローラによって、前記複数のメモリブロックの他のメモリブロックに対するクロック信号を除去することと、
前記ＢＩＳＲコントローラによって、前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を送信することと、
前記ＢＩＳＲコントローラによって、前記第１のメモリブロックの前記ＢＩＳＴメモリテストに従って、及び、前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施した後、前記他のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を送信することと、
を含む、方法。
前記ＢＩＳＲコントローラによって、前記プロセッサコアのセットのうちの第１のプロセッサコアの複数のメモリブロックの第１のメモリブロックにクロック信号を印加することと、
前記ＢＩＳＲコントローラによって、前記複数のメモリブロックの他のメモリブロックに対するクロック信号を除去することと、
前記ＢＩＳＲコントローラによって、前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を送信することと、
前記ＢＩＳＲコントローラによって、前記第１のメモリブロックの前記ＢＩＳＴメモリテストに従って、及び、前記第１のメモリブロックの前記ＢＩＳＴメモリテストを実施した後、前記他のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を送信することと、
を含む、方法。
【請求項15】
請求項１１に記載の方法であって、更に、
前記ＢＩＳＲコントローラによって、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記複数のテスト電力制御シナリオのうちの第２のテスト電力制御シナリオを前記安全コントローラから受け取ることであって、前記第２のテスト電力制御シナリオが、前記プロセッサコアのセットのうちの第２のプロセッサコアの前記ＢＩＳＴメモリテストに基づく、前記第２のテスト電力制御シナリオを受け取ることと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記第２のプロセッサコアの前記ＢＩＳＴメモリテストを適用することと、
前記第２のプロセッサコアの一つ又は複数のメモリブロックを前記ＢＩＳＴテストに従ってテストすることと、
を含む、方法。
前記ＢＩＳＲコントローラによって、前記一つ又は複数のテスト電力制御シナリオを適用する前記階層的順序に従って、前記複数のテスト電力制御シナリオのうちの第２のテスト電力制御シナリオを前記安全コントローラから受け取ることであって、前記第２のテスト電力制御シナリオが、前記プロセッサコアのセットのうちの第２のプロセッサコアの前記ＢＩＳＴメモリテストに基づく、前記第２のテスト電力制御シナリオを受け取ることと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記第２のプロセッサコアの前記ＢＩＳＴメモリテストを適用することと、
前記第２のプロセッサコアの一つ又は複数のメモリブロックを前記ＢＩＳＴテストに従ってテストすることと、
を含む、方法。
【請求項16】
請求項１５に記載の方法であって、更に、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに従って、前記プロセッサコアのセットの前記第２のプロセッサコアに絶縁制御信号を印加することと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記第２のプロセッサコアに電力ゲーティング信号を印加することと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記プロセッサコアのセットのうちの第３のプロセッサコアに第２の絶縁制御信号を送信することと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記第３のプロセッサコアに第２の電力ゲーティング信号を印加することと、
を含む、方法。
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに従って、前記プロセッサコアのセットの前記第２のプロセッサコアに絶縁制御信号を印加することと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記第２のプロセッサコアに電力ゲーティング信号を印加することと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記プロセッサコアのセットのうちの第３のプロセッサコアに第２の絶縁制御信号を送信することと、
前記ＢＩＳＲコントローラによって、前記第２のテスト電力制御シナリオに基づいて、前記第３のプロセッサコアに第２の電力ゲーティング信号を印加することと、
を含む、方法。
【請求項17】
請求項１６に記載の方法であって、前記ＢＩＳＲコントローラによって、前記集積回路をリブートする際に前記プロセッサコアのセットの前記メモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を受け取ることを更に含む、方法。
【請求項18】
請求項１１に記載の方法であって、前記ＢＩＳＲコントローラによって、前記複数のテスト電力制御シナリオを前記適用する前記階層的順序に従って、前記プロセッサコアのセットの他のプロセッサコアの一つ又は複数のメモリブロックの前記ＢＩＳＴメモリテストを実施するための命令を受け取ることを更に含む、方法。
【請求項19】
請求項１１に記載の方法であって、前記ＢＩＳＲコントローラによって、前記安全コントローラからトリガ信号を受信することに応答して前記ＢＩＳＴメモリテストを実施するための命令を受け取ることを更に含む、方法。
【請求項20】
請求項１１に記載の方法であって、前記ＢＩＳＲコントローラによって、テスト装置からトリガ信号を受信することに応答して前記ＢＩＳＴメモリテストを実施するための命令を受け取ることを更に含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
最近の電子集積回路は、汎用又は特定の最終用途向け配置に拘わらず、コンピュータシステムの機能的構成要素を単一のシリコン半導体上に統合する。幅広い機能及び有用なアプリケーションを制御及び管理するための計算能力を含むこれらの大規模集積回路は、しばしば「システムオンチップ」又は「ＳｏＣ」デバイスと呼ばれる。典型的に、最近のＳｏＣアーキテクチャは、埋め込みメモリブロックと、一つ又は複数のプロセッサコアとを含み、一つ又は複数のプロセッサコアは、実行可能な命令をメモリから検索し、メモリから検索されたデジタルデータに対し算術演算及び論理演算を実施し、これらの演算の結果をメモリに格納するデジタルコンピュータ機能を実行する。プロセッサコアによって処理されるデータを取得及び出力するために、他のデジタル信号、アナログ信号、又はミックスドシグナル、或いはＲＦ機能さえもＳｏＣに統合され得る。これらの最近のデバイスの複雑な機能の実施に関与する大量のデジタルデータを考慮して、揮発性メモリ及び不揮発性メモリの両方を含む有意なソリッドステートメモリ機能がこれらのＳｏＣデバイスに実装されている。
【0002】
性能を最適化するために、メモリリソースが最近のＳｏＣデバイス全体に分散され得る。ＳｏＣアーキテクチャにおけるこの分散メモリにより、メモリリソースは、処理機能がアクセスするべき処理機能に物理的（又は論理的）に近くなる。例えば、プロセッサコア内にローカルメモリリソース（埋め込みメモリリソース）を配置することによりアクセス時間とメモリ管理負荷が削減される。幾つかの事例において、埋め込みメモリリソースは、システムバスを介してアクセス可能でなく、実現されたプロセッサコアでのみ利用可能であるため、論理回路を用いてこれらのメモリリソースをテストする。例えば、これらのＳｏＣデバイスは、埋め込みメモリリソースをテストするための論理インタフェースを含む内部テスト回路要素（例えば、「内蔵自己テスト」（ＢＩＳＴ）回路要素）を含み得る。
【発明の概要】
【0003】
本開示の少なくとも一つの例に従って、集積回路がプロセッサコアのセットを含み、プロセッサコアのセットの各プロセッサコアは、ＢＩＳＴ論理回路要素と、ＢＩＳＴ論理回路要素に結合された複数のメモリブロックとを含む。各プロセッサコアは、各電力制御回路要素がプロセッサコアのセットのそれぞれのプロセッサコアに結合される、複数の電力制御回路要素と、各絶縁回路要素がプロセッサコアのセットのそれぞれのプロセッサコアに結合される、複数の絶縁回路要素と、プロセッサコアのセットの各々、複数の電力制御回路要素の各々、及び複数の絶縁回路要素の各々に結合される、内蔵自己修復（ＢＩＳＲ）コントローラと、ＢＩＳＲコントローラ、複数の電力制御回路要素、及び複数の絶縁回路要素に結合される、安全コントローラとを更に含む。
【0004】
本開示の少なくとも一つの例に従って、集積回路のＢＩＳＴメモリテストを実行する方法が、ＢＩＳＲコントローラによって安全コントローラから複数のテスト電力制御シナリオを受け取ることであって、複数のテスト電力制御シナリオが、プロセッサコアのセットのＢＩＳＴメモリテストに関連し、一つ又は複数のテスト電力制御シナリオをプロセッサコアのセットに適用する階層的順序を含むことと、ＢＩＳＲコントローラによって、一つ又は複数のテスト電力制御シナリオを階層的順序に従ってプロセッサコアのセットに動的に適用することと、プロセッサコアのセットのプロセッサコアによって、プロセッサコアのセットの各々に関連するメモリブロックのＢＩＳＴメモリテストを実施することと、ＢＩＳＲコントローラによって、メモリブロックのＢＩＳＴメモリテストの結果をプロセッサコアから受け取ることと、ＢＩＳＲコントローラによって、ＢＩＳＴメモリテストの結果を安全コントローラに送信することとを含む。
【図面の簡単な説明】
【0005】
種々の例の詳細な説明について、ここで添付図面を参照する。
【0006】
【図1】種々の例に従った集積回路のブロック図である。
【0007】
【図2】種々の例に従った集積回路のシステムテストのためのアーキテクチャの一部のブロック図である。
【0008】
【図3】種々の例に従った集積回路のシステムテストを示すフローチャートである。
【0009】
【図4】種々の例に従った集積回路の製造テストのためのアーキテクチャの一部のブロック図である。
【0010】
【図5】種々の例に従った集積回路の製造テストを示すフローチャートである。
【0011】
【図6】種々の例に従ったコンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【0012】
多くの最近のＳｏＣデバイスにおいて、埋め込みメモリリソース（例えば、埋め込みメモリブロック）は、ＳｏＣデバイスのチップ面積の大部分を占め、幾つかの例において総チップ面積の７０％も占有する。製造技術の継続的改善により、多数の様々な機能ユニットの単一のＳｏＣへの実装が可能になっている。これらの機能ユニットは、しばしば、プログラマブル又はカスタム論理回路要素のブロックと埋め込みメモリブロックの形式であり、一般に、プロセッサコア又は「知的財産コア」（又は短縮形の「ＩＰ」）と呼ばれる。
【0013】
ＳｏＣは、プロセッサコアの種々の内部及び埋め込み機能に対するＢＩＳＴテストを実装し、これらの機能の応答をＢＩＳＴテストから受け取り記録するように命令のセットによってプログラムされた汎用テストコントローラを含み得る。幾つかのＢＩＳＴテスト技法は、メモリテストアルゴリズム（「ＢＩＳＴプログラム／テストルーチン」）が埋め込みメモリブロックに対して実装される汎用テストコントローラ等の、ハードワイヤード論理をＳｏＣに配置することを含む。テストコントローラは、製造時及びリセット／リブート中の電源投入時にＳｏＣのためのＢＩＳＴ動作又はプログラムルーチンを実行する。テストコントローラは、分析用にＢＩＳＴデータを送るために用いられるＢＩＳＴ論理回路要素であるＢＩＳＴデータパスを用いて、ＢＩＳＴ動作から取得したデータをエクスポートする。ＢＩＳＴテスト技法は、所望のデータパターンを埋め込みメモリに書き込み、その後、メモリにアドレスして格納されたデータを検索し期待されるデータと比較することを含む、ＢＩＳＴプログラムルーチンの実施を含む。
【0014】
埋め込みメモリの文脈において、内蔵自己修復（ＢＩＳＲ）コントローラ（例えば、本明細書に説明される汎用テストコントローラ）等のＢＩＳＲ回路要素が、大規模集積回路において一般的であり、ＢＩＳＴデータパスと冗長論理（ヒューズ等）との間のインタフェースを構成する。ＢＩＳＲコントローラは、メモリブロックに対して実装されたＢＩＳＴプログラムルーチンの結果に基づいて、埋め込みメモリブロックが修復されるべきであるか否かを判定し、そうであれば、ヒューズを用いて故障したセルの代わりに修復エンティティのマッピングを判定する。ＢＩＳＴデータパスは、ＳｏＣの機能であり、テスト対象の埋め込みメモリブロックからのデータをテスト及び検索するための個別の独立したデータパスであり、ＳｏＣの通常の動作（プログラムされたアルゴリズムに基づいてＳｏＣにより機能的動作が実施されたとき等）で埋め込みメモリブロックにアクセスするデータパスとは異なる。この点に関して、ＢＩＳＲ回路要素は内蔵修復分析（ＢＩＲＡ）論理を含み、内蔵修復分析（ＢＩＲＡ）論理は、修復可能な各メモリに対する障害情報をＢＩＳＴ回路要素から受け取り、冗長分析に従ってそれらの埋め込みメモリブロックに修復エンティティを割り当てる。
【0015】
ＢＩＳＴメモリテストは、製造中又はシステムテスト中（自動車内のＳｏＣの電源オン時又はリブート時等）に、プロセッサコアの埋め込みメモリブロックに対して実施され得るテストである。ＳｏＣが現場において自動車に実装されている場合、システムテストは、キーオン時（例えば、ＳｏＣの電源オン時のテストモード）に実施されるＢＩＳＴメモリテストである。製造環境内では、ＢＩＳＴテストは、現場で実装されるメモリテストを複製するように意図されている。例えば、ＢＩＳＴテストにおいて、信号がＳｏＣにおける種々のプロセッサコアに印加され、ＢＩＳＴプログラムルーチンが実装されて障害メモリブロックを識別する。これらの障害ブロックは自動車内の構成要素に関連し得る。より多くのメモリブロックがＳｏＣに付加されるにつれて、製造テスト中のテスト時間の短縮が一つのファクタとなる。テスト時間を短縮するために、ＳｏＣに付加的な論理インタフェースが付加されると、それによって、メモリテスト論理を利用するＳｏＣのシリコン面積が大きくなり、同様にＢＩＳＴテスト中にＳｏＣによって消費される電力が増大する。上述のように、埋め込みメモリブロックはＳｏＣにおけるチップ面積の大部分を占有し、ＢＩＳＴテストの実施の間に消費される電力は、通常の動作の間にＳｏＣの機能が実施／実装された場合の実際の電力よりも高くなり得る。テスト時間の短縮は、ＢＩＳＴテストのために付加的な論理ゲート（例えば、複数のＢＩＳＴデータパス及びＢＩＳＲコントローラ）をＳｏＣに付加し得る埋め込みメモリブロックの並列テストを実装することによって実現され得る。しかしながら、並列テストを実装すると、ＢＩＳＴテスト中のテスト電力が増大し得、ＢＩＳＴテストのための付加的な論理ゲートを収容するためにＳｏＣのサイズが増大する可能性がある。また、ＢＩＳＴテストは、テストモードに入るときに瞬時電流（又は高いピーク電力）を引き起こし得、製造中のシリコン損失が大きくなり得る。
【0016】
本明細書に開示されるのは、ＢＩＳＴテスト中にＳｏＣのプロセッサコアのセット内のメモリブロックのテスト電力を測定するためのＢＩＳＲコントローラを備えて配置されるＳｏＣのためのＢＩＳＴアーキテクチャの例である。一例において、ＳｏＣは、プロセッサコアのセットの各々が独立した電力制御回路要素及び絶縁制御回路要素に結合される分散アーキテクチャを用いて構成される。ＢＩＳＴテストは、一つ又は複数のテスト電力制御シナリオを用いて実装され、各テスト電力制御シナリオは異なるテスト条件を含む。一例において、各テスト電力制御シナリオは、プロセッサコアの期待されるテスト電力測定値を取得するためのテスト条件を用いてプログラムされる。一例において、ＳｏＣは、ＢＩＳＴテスト中にテスト電力制御シナリオが実装されている間、安全コントローラからコマンド／信号を受け取り得る、電力制御回路要素及び絶縁制御回路要素を含む。一例において、電力ゲーティング及びクロックゲーティング信号が一つ又は複数のプロセッサコアのメモリブロックに印加されて、プロセッサコアのメモリブロックに対するテスト条件を設定する。一例において、ＢＩＳＴテスト中のテスト条件の粗粒度の調整又は細粒度の調整を実装するために、電力ゲーティング信号及びクロックゲーティング信号が選択的に制御される。幾つかの例において、各テスト電力制御シナリオは、テストされているメモリブロックのアドレス範囲を、（１）電力供給され（例えば、電力を印加する）、クロックされ（例えば、クロック信号を受信する）、メモリブロックがテストされているプロセッサコアを含む、プロセッサコアの第１のサブセットに、（２）電力供給されるがクロックされない（例えば、クロック信号を受信しない）プロセッサコアの第２のサブセットに、及び（３）電源供給されない又はクロックされないプロセッサコアの第３のサブセットにマッピングする。幾つかの例において、テスト電力制御シナリオを適用するためのコマンド／信号が、ＳｏＣ上の安全コントローラによって送信され得るか又は安全コントローラに結合された外部テスト装置によって安全コントローラに送信され得る。一例において、各テスト電力制御シナリオは、安全コントローラ又はテスト装置にプログラムされ得る。一例において、ＳｏＣの分散アーキテクチャは、ＢＩＳＴテスト中に取得されたプロセッサコアの各々からのＢＩＳＴデータを受け取り分析するために、プロセッサコアのセットの各々がＢＩＳＲコントローラに結合されている、中央ＢＩＳＴインフラストラクチャに整合されている。ＢＩＳＴテストのために各プロセッサコアに結合された共通ＢＩＳＲコントローラを実装することによって、ＢＩＳＴテストに用いられる付加的なテスト回路要素（例えば、各メモリブロックに対する専用のＢＩＳＲコントローラ）が不要になるので、ＳｏＣのサイズを縮小し得る。また、テスト電力制御シナリオの間及びＢＩＳＴテストの前にプロセッサコアを選択的に制御することは、ＳｏＣのサイズを増加させることなく、ＳｏＣの測定テスト電力を低減する。
【0017】
図１は、種々の例に従ったＳｏＣ１００として構成される集積回路のブロック図である。一例において、ＳｏＣ１００はＢＩＳＴテストのためのＢＩＳＴアーキテクチャを含み、複数のプロセッサコア１０２、１０４、１０６、フラッシュ電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）１１２、１１３等の不揮発性メモリアレイ、ランダムアクセスメモリ（ＲＡＭ）１１４、システムバス１１６、ダイレクトメモリアクセス（ＤＭＡ）バス１１８、ＢＩＳＲコントローラ１２０、ヒューズリードオンリーメモリ（ＲＯＭ）コントローラ１２１、ヒューズＲＯＭ１２２、安全コントローラ１２３、ＢＩＳＴ回路要素１２４、アナログデジタルコンバータ（ＡＤＣ）コア１２６、タイマ１２８、汎用入力／出力（ＧＰＩＯ）インタフェース１３０、及び外部メモリインタフェース（Ｉ／Ｆ）１３２を含む。
【0018】
ＳｏＣ１００は任意の所望の機能のために設計され得、複数のプロセッサコア１０２～１０６はその機能を実装し得る。一例において、フラッシュＥＥＰＲＯＭ１１２、１１３、ＲＡＭ１１４、ＢＩＳＲコントローラ１２０、ヒューズＲＯＭ１２２、ＢＩＳＴ回路要素１２４、ＡＤＣコア１２６、タイマ１２８、ＧＰＩＯインタフェース１３０、及び外部メモリＩ／Ｆ１３２は、プロセッサコア１０２～１０６に対して及び互いに対してアクセス可能になるように、システムバス１１６及びＤＭＡバス１１８を介してプロセッサコア１１０～１０６に結合される。一例において、ＳｏＣ１００は、安全コントローラ１２３、外部自動テスト装置（ＡＴＥ）、及び／又はＢＩＳＲコントローラ１２０から受信される信号／命令を用いてプロセッサコア１０２～１０６に対するシステムテスト及び／又は製造テストを実装するように構成される。一例において、安全コントローラ１２３は、一つ又は複数のテスト電力制御シナリオ／モードの間、一つ又は複数のＢＩＳＴプログラムルーチンをＢＩＳＴテストの一部として実装するための命令を送信する。一例において、電力ゲーティング信号及びクロックゲーティング信号は、事前定義された階層的順序でプロセッサコア１０２～１０６の埋め込みメモリブロックに印加され、プロセッサコア１０２～１０６のメモリブロックに印加される電力及びメモリブロックに印加されるクロックを独立して選択的に制御し、それによって、ＢＩＳＴテスト中にＳｏＣ１００によって消費されるテスト電力を低減する。
【0019】
一例において、プロセッサコア１０２～１０６は、ＳｏＣ１００の最終用途に適した種々のプログラム可能な算術的及び論理的機能を実施する。種々のプロセッサコア１０２～１０６の例には、中央処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、グラフィック処理ユニット（ＧＰＵ）のような特定のプログラマブルプロセッサ、又は他の特定用途向けの又はカスタマイズされた論理、固定されたシーケンス生成器等が含まれる。この説明の目的として、これらのプロセッサコア１０２～１０６の各々が、埋め込みメモリリソース（例えば、埋め込みメモリブロック）Ｍ１～ＭＮとの組み合わせにおいてプログラマブル又はカスタム論理回路要素のブロックを構成する。この例に従って、プロセッサコア１０２～１０６のメモリブロックＭ１～ＭＮは、データ格納のためのＲＡＭ、データ又はプログラムされた命令の格納のためのフラッシュ又は他の不揮発性メモリ、又はこれらのメモリタイプの組み合わせとして実現され得る。
【0020】
一例において、ＢＩＳＲコントローラ１２０は、各プロセッサコア１０２～１０６内の論理インタフェースに結合される。一例において、ＢＩＳＲコントローラ１２０は、それぞれのＢＩＳＴデータパスＢＩＳＴａ、ＢＩＳＴｂ、ＢＩＳＴｃを介して、プロセッサコア１０２～１０６に結合される。一例において、メモリブロックＭ１～ＭＮは、システムバス１１６又はＤＭＡバス１１８を介して直接アクセスできるとは限らないが、埋め込みＢＩＳＴ回路要素（例えば、埋め込みＢＩＳＴデータパス）によってのみテスト可能であり得、対応するＢＩＳＴデータパスを介してのみ通信し得る。幾つかの例において、埋め込みＢＩＳＴデータパスは、プロセッサコア１０２のＢＩＳＴａ、プロセッサコア１０４のＢＩＳＴｂ、及びプロセッサコア１０６のＢＩＳＴｃを含む。これらのＢＩＳＴデータパスＢＩＳＴａ、ＢＩＳＴｂ、及びＢＩＳＴｃは、それを介してＢＩＳＴデータがＢＩＳＲコントローラ１２０又は別のテスト装置／回路要素にエクスポートされる、ＢＩＳＴインタフェースに対応する。一例において、ＢＩＳＴデータは、メモリブロックＭ１～ＭＮに対してそれぞれのプロセッサコア１０２～１０６によって実行されるプログラムルーチンに基づいて取得される。一例において、ＢＩＳＴデータパスＢＩＳＴａ、ＢＩＳＴｂ、ＢＩＳＴｃはＤＭＡバス１１８及びシステムバス１１６から物理的に分離されており、ＢＩＳＴテスト中にＢＩＳＴデータをＢＩＳＲコントローラ１２０に通信するように構成される。別の例において、ＢＩＳＴデータパスＢＩＳＴａ、ＢＩＳＴｂ、ＢＩＳＴｃは、ＢＩＳＴテスト中（例えば、機能的動作を実行するためにプロセッサコアがアクセス可能ではないとき）にシステムバス１１６及び／又はＤＭＡバス１１８の時分割アクセスに基づいて、システムバス１１６及び／又はＤＭＡバス１１８を介してＢＩＳＴデータを通信するように構成される。
【0021】
一例において、ＢＩＳＲコントローラ１２０は、電力ゲーティング信号及びクロックゲーティング信号が安全コントローラ１２３又は自動テスト装置に格納された一つ又は複数のテスト電力制御シナリオに従って、安全コントローラ１２３又は自動テスト装置（図示されない）によって印加されている間、ＢＩＳＴプログラムルーチンを適用する。一例において、各テスト電力制御シナリオは、例えば、階層的順序でのシステムテスト又は製造テストのための、ＢＩＳＴプログラムルーチンとしてＢＩＳＴテストをプロセッサコア１０２～１０６のメモリブロックに適用する前に、プロセッサコアに実装される埋め込みメモリブロックＭ１～ＭＮのためのプログラムされたテスト条件を含む。一例において、各テスト電力制御シナリオは、プロセッサコアを階層的順序でテストする前に適用される異なるテスト条件を含む。一例において、ＢＩＳＲコントローラ１２０は、それぞれのプロセッサコア１０２～１０６内の埋め込みメモリブロックＭ１～ＭＮに対して実行されるＢＩＳＴプログラムルーチン及び自己テストルーチンの実行から生じるＢＩＳＴデータをＢＩＳＴａ、ＢＩＳＴｂ、及びＢＩＳＴｃを介して受け取る。一例において、ＢＩＳＴａ、ＢＩＳＴｂ、及びＢＩＳＴｃの各々は、プロセッサコア１０２～１０６内のメモリブロックＭ１～ＭＮの各々の合格／不合格判定のためのＢＩＳＴプログラムルーチンに基づいてＢＩＳＴデータを取得し、それを修復分析のためにＢＩＳＲコントローラ１２０にエクスポートする。一例において、合格／不合格判定は、メモリブロックの期待される出力に基づいて、メモリブロック内のメモリセルのパラメトリック障害及び／又はランダム欠陥を判定することを含む。ＢＩＳＲコントローラ１２０は、ＢＩＳＴプログラムルーチンで障害があるビット位置があればそれを示す不合格署名を生成する、プロセッサコア１０２～１０６の埋め込みメモリブロックＭ１～ＭＮのための回路要素を含む。ＢＩＳＲコントローラ１２０は、自己テストプログラムルーチンの結果に基づいて修復が必要か否かを判定し、必要な場合、不合格であったセルの代わりに修復エンティティのマッピングを判定する。一例において、ＳｏＣ１００のＢＩＳＲコントローラ１２０は、内蔵修復分析（ＢＩＲＡ）論理を含み得、ＢＩＲＡ論理は、ＢＩＳＴａ、ＢＩＳＴｂ、及びＢＩＳＴｃを介して、修復可能な各メモリに対する障害情報を受け取り、冗長分析アルゴリズムに従ってこれらのメモリブロックのための修復エンティティを割り当てる。冗長割り当ては、その後、その割り当てに従って、ヒューズＲＯＭ１２２内の「ヒューズ」を構成するために、ヒューズＲＯＭコントローラ１２１に転送される。
【0022】
一例において、プロセッサコア１０２～１０６は、プロセッサコア１０２～１０６が、全体として、特定の所望の機能を提供するための集積回路レイアウトに配置され得るという意味において「ポータブル」であり、同じプロセッサコアが異なる全体的なＳｏＣアーキテクチャにおいて用いられ得るという意味において「再利用可能」である。所与のプロセッサコア１０２、１０４、１０６が定義される特定の形式もまた変化し得る。「ソフト」コアは、ハードウェア記述言語又はゲートレベルの「ネットリスト」に従って合成可能なデータの形式であり、「ハード」コアは、低レベルの物理的記述又は実際の集積回路レイアウトとして定義される。一例において、プロセッサコア１０２～１０６（例えば、ＩＰコア）は、異なるベンダから提供され得、異なる機能及びＢＩＳＴアーキテクチャのものであり得、同じ大規模集積回路内にあり得る。
【0023】
他のメモリリソースも、例えば、フラッシュＥＥＰＲＯＭ１１２、１１３、及びＲＡＭ１１４によって示されるように、ＳｏＣ１００内にあり得る。フラッシュＥＥＰＲＯＭ１１２、１１３、及びＲＡＭ１１４の各々は、システムバス１１６又はＤＭＡバス１１８を介してアクセス可能である。フラッシュＥＥＰＲＯＭ１１２、１１３、及びＲＡＭ１１４は一体型ブロックとして示されるが、これらのメモリリソースは、一例において、複数のメモリブロックとして実現され得る。種々のメモリセルタイプ及び配置が、フラッシュＥＥＰＲＯＭ１１２、１１３、及びＲＡＭ１１４を実装するために用いられ得る。例えば、ＲＡＭ１１４は、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）等によって実現され得る。一例において、フラッシュＥＥＰＲＯＭ１１２、１１３、及びＲＡＭ１１４は、フラッシュメモリ、非フラッシュＥＥＰＲＯＭメモリ、マスクプログラマブルＲＯＭ、ワンタイムプログラマブル（ＯＴＰ）ＲＯＭ等として実現され得る。また、メモリリソースの個々の事例が、ＲＡＭ１１４に対する単一ポート又は複数ポートを含む、多数のアクセスアーキテクチャの任意の一つを有し得る。
【0024】
一例において、他のＢＩＳＴ回路要素１２４がＳｏＣ１００内に提供され得る。一例において、ＢＩＳＴ絶縁回路要素１２４は、プロセッサコア１０２～１０６をＢＩＳＴデータパスＢＩＳＴａ、ＢＩＳＴｂ、及びＢＩＳＴｃに結合する。一例において、ＢＩＳＴ回路要素１２４は、例えばＳｏＣ１００の電力投入時に、それら自体の埋め込みＢＩＳＴデータパス（例えば、プロセッサコア１０２～１０６のＢＩＳＴａ、ＢＩＳＴｂ、及びＢＩＳＴｃ以外）を含むそれらの機能の外の回路要素に対する自己テストルーチンを開始及び評価し得る。ＢＩＳＲコントローラ１２０はまた、フラッシュＥＥＰＲＯＭ１１２、１１３、及び１１４のコンテンツに対応するデータ、例えば、ＢＩＳＴ回路要素１２４によって実施されるルーチンの結果又は外部の自動テスト装置によって適用されるテストアルゴリズムを含むデータも受け取り得る。付加的に又は代替的に、ＢＩＳＲコントローラ１２０は、自動テスト装置（図示せず）からコマンド及び期待されるデータを受け取り、それに応答してテスト結果を通信するように、外部インタフェースを有し得る。幾つかの例に従って、ＢＩＳＲコントローラ１２０は、プロセッサコア１０２～１０６内の埋め込みメモリブロック、及びＳｏＣ１００内の非埋め込みメモリブロックに対して、修復分析を実施するための統一された修復アーキテクチャを含むように構成される。
【0025】
種々の周辺機能もＳｏＣ１００に提供され得る。一例において、これらの周辺機器には、ＡＤＣコア１２６、タイマ１２８、及びＧＰＩＯインタフェース１３０が含まれ、各々が、プロセッサコア１０２～１０６に対して及び互いに対してアクセス可能になるように、システムバス１１６及びＤＭＡバス１１８に結合される。シリアルインタフェース、ネットワークインタフェース、種々の信号処理機能等の他の周辺機器もＳｏＣ１００に含まれ得る。ＳｏＣ１００はまた、外部メモリＩ／Ｆ１３２、電力回路要素、及びクロック回路要素及びその他のサポート機能等の他の機能も含む。より一般的な意味において、ＳｏＣ１００のアーキテクチャにおける種々のメモリブロック及び他の機能は、図１に示される配置において物理的に実現されるとは限らないが、代わりに、集積回路内の種々の位置に配置され得る。この点に関して、これらのメモリブロック及び他の機能の複数の事例は、実際には、ＳｏＣ１００全体に物理的及び論理的に分散され得る。ＳｏＣ１００の配置におけるこれら及び他の変形例は、本開示の範囲に含まれる。一例において、ＳｏＣ１００は、各プロセッサコアに結合される単一のＢＩＳＲコントローラ１２０を含み、それは、ＢＩＳＴテストを実装するためのＳｏＣ１００のサイズを縮小し得る。また、ＢＩＳＴテスト中にテスト電力制御シナリオを実装することは、ＳｏＣのサイズを増大することなく、ＳｏＣの測定テスト電力を低減する。
【0026】
図２は、種々の例に従った複数のプロセッサコアを備えるＳｏＣの分散されたＢＩＳＴアーキテクチャ２００の一部のブロック図である。一例において、ＢＩＳＴアーキテクチャ２００は図１のＳｏＣ１００の一例であるＳｏＣ２０１を含む。一例において、ＢＩＳＴアーキテクチャ２００は、一つ又は複数のテスト電力制御シナリオに従ってＳｏＣ２０１に対するシステムテストを実装する。
【0027】
図２に示されるように、ＳｏＣ２０１は、ＣＰＵ２０２、ＢＩＳＴデータパス２０３、ＤＳＰ２０４、ＢＩＳＴデータパス２０５、ＧＰＵ２０６、ＢＩＳＴデータパス２０７、グローバルＢＩＳＴデータパス２０８、ＢＩＳＲコントローラ２１０、安全コントローラ２１２、ＣＰＵ絶縁回路要素２１４、ＤＳＰ絶縁回路要素２１６、ＧＰＵ絶縁回路要素２１８、及びＣＰＵ電力制御回路要素２２０、ＤＳＰ電力制御回路要素２２２、ＧＰＵ電力制御回路要素２２４、及びユーザインタフェース２２６を含む。ＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６は、グローバルＢＩＳＴデータパス２０８に結合される。ＢＩＳＲコントローラ２１０は、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対して共通であり、グローバルＢＩＳＴデータパス２０８を介してＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に結合され、安全コントローラ２１２に結合される。一例において、ＳｏＣ２０１は、多様化されたアーキテクチャを用いて構成され、それによって各ＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６に対する独立した電力制御回路要素及び絶縁制御回路要素がそれぞれのプロセッサコア（例えば、ＣＰＵ、ＤＳＰ、ＧＰＵ等）に結合される。また、多様化されたアーキテクチャは、中央ＢＩＳＴインフラストラクチャに整合され、それによって、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６の各々が単一のＢＩＳＲコントローラ２１０に結合され、それによってＢＩＳＲコントローラ２１０は、ＢＩＳＲコントローラ２１０がＢＩＳＴテストを実装する前に安全コントローラ２１２によって実装されたテスト電力制御シナリオに従って、ＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６上のＢＩＳＴデータパスから受け取るＢＩＳＴデータを受け取り分析する。ＳｏＣ２０１はＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６を備えて示されているが、設計選択の問題として、付加的なプロセッサコアが提供され得る。
【0028】
一例において、ＳｏＣ２０１のプロセッサコアは、各々、埋め込みメモリブロックＭ１～ＭＮと、そのそれぞれのプロセッサコアの埋め込みメモリブロックＭ１～ＭＮ専用の埋め込みＢＩＳＴデータパスとを含み得る。一例において、ＣＰＵ２０２はＢＩＳＴデータパス２０３及び埋め込みメモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵを含み、ＤＳＰ２０４はＢＩＳＴデータパス２０５及び埋め込みメモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰを含み、ＧＰＵ２０６はＢＩＳＴデータパス２０７及び埋め込みメモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵを含む。ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６の埋め込みメモリブロックＭ１～ＭＮの各々は、ＳｏＣ２０１に対するシステムテストが実装されるときパラメトリック障害又はランダム欠陥に基づいて障害のあるアドレス可能メモリ位置を交換するために利用可能な冗長メモリ位置／冗長メモリセル（例えば、図１のヒューズＲＯＭ１２２）にマッピングされる、複数のアドレス可能メモリ位置を含む。一例において、ＢＩＳＴデータパス２０３、２０５、２０７は、ＢＩＳＴデータが、それぞれ、ＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６から、ＢＩＳＴデータパス２０８を介してＢＩＳＲコントローラ２１０にエクスポートされるＢＩＳＴインタフェースに対応する。一例において、ＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６は、一つ又は複数のテスト電力制御シナリオがＢＩＳＲコントローラ２１０によって実行されると、ＢＩＳＴデータをＢＩＳＲコントローラ２１０にエクスポートする。
【0029】
一例において、各プロセッサコアは，ＳｏＣ２０１を介して分散される絶縁回路要素及び電力制御回路要素に結合される。例えば、ＣＰＵ２０２はＣＰＵ絶縁回路要素２１４及びＣＰＵ電力制御回路要素２２０に結合され、ＤＳＰ２０４はＤＳＰ絶縁回路要素２１６及びＢＩＳＴ電力制御回路要素２２２に結合され、ＧＰＵ２０６はＧＰＵ絶縁回路要素２１８及びＧＰＵ電力制御回路要素２２４に結合される。一例において、安全コントローラ２１２は、ＢＩＳＲコントローラ２１０、ＣＰＵ絶縁回路要素２１４、ＣＰＵ電力制御回路要素２２０、ＤＳＰ絶縁回路要素２１６、ＤＳＰ電力制御回路要素２２２、ＧＰＵ絶縁回路要素２１８、及びＧＰＵ電力制御回路要素２２４に結合され、ＢＩＳＴメモリテストが安全コントローラ２１２によって開始されるときに、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対してテスト条件を設定するためにコマンド／命令をそれぞれの絶縁回路要素及び電力制御回路要素に送信し得る。一例において、ユーザが、ＢＩＳＴメモリテストがユーザインタフェース２２６によって開始されるときに、テスト電力制御シナリオの一部として、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対してテスト条件を設定するための命令／信号を、ユーザインタフェース２２６を介して安全コントローラ２１２に送信し得る。別の例において、安全コントローラ２１２が、ＳｏＣ２０１の最終用途に応じて、ＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６に対して機能的動作を実施することに関連する動作ルーチンを実行し得る。
【0030】
一例において、ＣＰＵ電力制御回路要素２２０、ＤＳＰ電力制御回路要素２２２、及びＧＰＵ電力制御回路要素２２４はＳｏＣ２０１内に分散され、そのそれぞれのプロセッサコア（例えば、ＣＰＵ２０２、ＤＳＰ２０４、ＧＰＵ２０６）の近くに配置される。一例において、安全コントローラ２１２は細粒度の電力ゲーティング又は粗粒度の電力ゲーティングに対して構成され得る。一例において、ＣＰＵ電力制御回路要素２２０、ＤＳＰ電力制御回路要素２２２、及びＧＰＵ電力制御回路要素２２４は、ＢＩＳＴテスト中に一つ又は複数のテスト電力制御シナリオに従って、プロセッサコアのメモリブロックに対する電力を印加又は除去するために、制御信号を安全コントローラ２１２からＢＩＳＲコントローラ２１０を介して受信し得る。例えば、安全コントローラ２１２は、電力ゲーティング信号をＣＰＵ電力制御回路要素２２０、ＤＳＰ電力制御回路要素２２２、及びＧＰＵ電力制御回路要素２２４に印加し、それによってＣＰＵ電力制御回路要素２２０、ＤＳＰ電力制御回路要素２２２、及びＧＰＵ電力制御回路要素２２４内の電源スイッチをオフにするようにＢＩＳＲコントローラ２１０に指示し得る。一例において、安全コントローラ２１２は、ＢＩＳＴテスト中に粗粒度の電力ゲーティング、又は細粒度の電力ゲーティング、又は細粒度の電力ゲーティング又は粗粒度の電力ゲーティングの組み合わせを実施するようにＢＩＳＲコントローラ２１０に指示し得る。一例において、電力ゲーティング信号は、ＣＰＵ２０２、ＤＳＰ２０４、又はＧＰＵ２０６のメモリブロックに印加される電流を遮断するために、電源スイッチをオフにし得る。一例において、ＢＩＳＴテスト中に、他のメモリブロックが電力ゲーティングされてない間に、プロセッサ内の或るメモリブロックに電力ゲーティング信号が印加され得（例えば、細粒度の電力ゲーティングを実施するために）、その結果、電力ゲーティングされたメモリブロックが電流を受け取らず、電力ゲーティングされていない他のメモリブロックが電流を受け取るようにされ、これによって測定テスト電力（例えば、測定漏れ電力）が減少する。また、一例において、プロセッサコアが、全てのメモリブロックが電流を受け取らないように電力ゲーティングオフにされ、（例えば、粗粒度の電力ゲーティングを実施するために）、別のプロセッサコア内のメモリブロックは電力ゲーティングオフにされない。一例において、粗粒度の電力ゲーティングを適用することは、プロセッサコアの全てのメモリブロックへの電流をオフにし、ＢＩＳＴテスト中のＳｏＣ２０１の測定テスト電力を更に減少させる。
【0031】
動作において、ＳｏＣ２０１は、ＳｏＣ２０１のプロセッサコアの測定テスト電力（例えば、測定漏れ電力及び測定動的電力）を低減するための一つ又は複数のテスト電力制御シナリオを適用するように構成される。一例において、安全コントローラ２１２が、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対する動的電力及び漏れ電力のためのカスタマイズされたテスト電力プロファイルを含む一つ又は複数のプログラムされたテスト電力制御シナリオを格納し得る。一例において、各テスト電力制御シナリオが、安全コントローラ２１２内にプログラムされ得、ＢＩＳＴテスト中に適用されて、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対するテスト条件を設定し得る。一例において、各テスト電力制御シナリオは、ＳｏＣ２０１内のプロセッサコアの期待されるテスト電力測定値を得るためのテスト条件でプログラムされる。一例において、各テスト電力制御シナリオは、システムテスト又は製造テストがＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対して開始されるとき、又はＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６の個々のメモリブロックに対して開始されるときに、安全コントローラによって実行され得るソフトウェア命令として格納又はプログラムされ得る。
【0032】
一例において、安全コントローラ２１２は、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６の動的クロックゲーティングを可能にし得、それによって、ＢＩＳＴテスト中に粗粒度のクロックゲーティング、又は細粒度のクロックゲーティング、又は細粒度のクロックゲーティング又は粗粒度のクロックゲーティングの組み合わせが実施され得る。例えば、安全コントローラ２１２は、クロックゲーティング信号をＣＰＵ２０２、ＤＳＰ２０４、及び／又はＧＰＵ２０６に送信し、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に印加されるクロックをオフにするようにＢＩＳＲコントローラ２１０に指示し得る。一例において、安全コントローラ２１２は、各ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６のＢＩＳＴデータパス２０３、２０５、及び２０７にクロックゲーティング信号を送信するようにＢＩＳＲコントローラ２１０に指示し得る。それによって、それぞれのＢＩＳＴデータパス２０３、２０５、及び２０７が、プロセッサコア（例えば、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６の一つ）のテストされない埋め込みメモリブロックに対するクロック信号をオフにし、一方で、プロセッサコア内の一つ又は複数のテストされるメモリブロックがクロック信号を受け取り得る（例えば、細粒度のクロックゲーティングを実施する）。別の例において、安全コントローラ２１２は、ＢＩＳＴテスト中に、プロセッサコアの全てのメモリブロックへのクロック信号をオフにするようにＢＩＳＲコントローラに指示し得る（例えば、粗粒度のクロックゲーティングを実施する）。一例において、細粒度のクロックゲーティングの間、テスト対象の他のメモリブロックは、ＢＩＳＴテスト中にクロック信号を受信し続ける。一例において、安全コントローラ２１２はテスト対象のメモリブロックの動的クロックゲーティングを可能にし得、それにより、ＢＩＳＲコントローラ２１０は、テストされるメモリブロックがクロック信号を受信する間、テストされないメモリブロックに、メモリブロックをクロックゲーティングオフする信号を動的に送信するようにＢＩＳＲコントローラ２１０に指示し得る。一例において、安全コントローラ２１２は、プロセッサコアの動的クロックゲーティングを可能にし得、それによって安全コントローラ２１２は、印加されたクロック信号をオフにするように、埋め込みデータパスをクロックゲーティングすることによって、テスト非対象のプロセッサコアの埋め込みデータパスをオフにするように、ＢＩＳＲコントローラ２１０に指示し得る。
【0033】
一例において、安全コントローラ２１２は、細粒度の絶縁又は粗粒度の絶縁に対して構成され得る。一例において、安全コントローラ２１２は、絶縁制御信号をＣＰＵ絶縁回路要素２１４、ＤＳＰ絶縁回路要素２１６、及びＧＰＵ絶縁回路要素２１８に印加し、それによって、絶縁信号を受信するＣＰＵ２０２、ＤＳＰ２０４、又はＧＰＵ２０６のメモリブロック内の論理ゲートの出力値／状態を、安全値である論理出力値にするようにＢＩＳＲコントローラ２１０に指示する（例えば、ＢＩＳＲ絶縁をオンにする）ことによって、プロセッサコア内の他のメモリブロックからメモリブロックを絶縁する（例えば、細粒度の絶縁）か、又は他のプロセッサコアからプロセッサコアを絶縁する（例えば、粗粒度の絶縁）ように構成され得る。一例において、細粒度の絶縁制御の間、安全コントローラ２１２は、絶縁制御信号をＣＰＵ絶縁回路要素２１４、ＤＳＰ絶縁回路要素２１６、又はＧＰＵ絶縁回路要素２１８に送信して、ＣＰＵ２０２、ＤＳＰ２０４、又はＧＰＵ２０６のテストされないメモリブロックにおける論理ゲートの出力値／状態を、論理出力値（例えば、論理ゼロ値）にするように、ＢＩＳＲコントローラ２１０に指示し得る。これによって、テストされないメモリブロックはテストされるメモリブロック内の機能挙動をオーバライドしない（例えば、論理ゲートの出力状態に干渉しない）（例えば、「安全値」における出力状態）。一例において、粗粒度の絶縁制御の間、安全コントローラ２１２は、ＣＰＵ絶縁回路要素２１４、ＤＳＰ絶縁回路要素２１６、又はＧＰＵ絶縁回路要素２１８に絶縁制御信号を送信するように、ＢＩＳＲコントローラ２１０に指示し得る。これによって、ＣＰＵ２０２、ＤＳＰ２０４、又はＧＰＵ２０６の全てのメモリブロック内の論理ゲートの出力値／状態を論理出力値（例えば、論理ゼロ値）にし、これによって、ＣＰＵ２０２、ＤＳＰ２０４、又はＧＰＵ２０６は、テストされるプロセッサコア（例えば、ＣＰＵ２０２、ＤＳＰ２０４、又はＧＰＵ２０６）内の論理ゲートの機能挙動をオーバライドしない。一例において、安全コントローラ２１２は、ＢＩＳＴルーチンを実行するＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６内のメモリブロックの機能挙動をオーバライドしないように、メモリブロック内の論理ゲートの出力状態が安全値（例えば、論理ゼロ値）であることを確実にするために、テスト非対象の一つ又は複数のプロセッサコア内のメモリブロックのクロックゲーティング及び／又は電力ゲーティングを制御するように、ＢＩＳＲコントローラ２１０に選択的に指示し得るＢＩＳＴプログラムルーチンを選択的に実行し得る。また、一例において、各ＣＰＵ電力制御回路要素２２０、ＤＳＰ電力制御回路要素２２２、及びＧＰＵ電力制御回路要素２２４は、ＢＩＳＴデータパスからプロセッサコア全体を絶縁するために、テストされないプロセッサコア内の埋め込みデータパスにクロックゲーティング信号を印加するために、安全コントローラ２１２を介してＢＩＳＲコントローラ２１０によって選択的に制御され得る。本明細書に開示される例において、ＳｏＣ２０１は、各プロセッサコアに結合され、ＢＩＳＴテストを実装するためのＳｏＣ１００のサイズを縮小し得る、共通のＢＩＳＲコントローラ２１０を含む。また、ＢＩＳＴテスト中にテスト電力制御シナリオを実装することは、ＳｏＣのサイズを増加させることなくＳｏＣの測定テスト電力を減少させる。
【0034】
図３は、種々の例に従った集積回路に対するテスト方法３００を示すフローチャートである。一例において、テスト方法３００は、ＢＩＳＴアーキテクチャを用いて集積回路に対するシステムテストを実装し、一例において、図２に示され説明されたＳｏＣ２０１のＣＰＵ２０２、ＤＳＰ２０４、及び／又はＧＰＵ２０６を含むＢＩＳＴアーキテクチャ２００である。一例において、テスト方法３００は、ＳｏＣ２０１のＢＩＳＴテスト中に一つ又は複数のテスト電力制御シナリオに対応する、ＳｏＣ２０１に対してテスト条件を設定する一つ又は複数のテスト電力制御シナリオを用いたＳｏＣ２０１に対するシステムテストを実装する。
【0035】
引き続き図２を参照すると、工程３０２において、安全コントローラ２１２は、プロセッサコアに対するＢＩＳＴテストに従ってシステムテストを実施することを判定し得る。一例において、安全コントローラ２１２は、安全コントローラ２１２に格納又はプログラムされたプログラムされた命令に従って、ＣＰＵ２０２に対するシステムテストを実施することを判定し得る。一例において、安全コントローラ２１２は、ユーザインタフェース２２６を介してプログラムされた命令をユーザから受け取り得る。プログラムされた命令は、安全コントローラ２１２に、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対するＢＩＳＴテストを実施させる一つ又は複数のテスト電力制御シナリオを含み得る。一例において、テスト電力制御シナリオは、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６をテストするための階層的順序を識別し得、それによって、安全コントローラは、電力信号、クロック信号、及び絶縁制御信号をプロセッサコアに印加するためにＢＩＳＲコントローラ２１０に信号／命令を送信し、その後、ＢＩＳＲコントローラ２１０はＢＩＳＴテストに従ってＢＩＳＴプログラムルーチンを実行して、ＣＰＵ２０２の埋め込みメモリブロックをテストする。
【0036】
一例において、安全コントローラ２１２は、ＣＰＵ２０２に対するシステムテストを実施するための命令が受け取られている間、ＳｏＣ２０１の機能に関連する動作を実施する機能的命令を実行し得る。一例において、安全コントローラ２１２は、ＣＰＵ２０２、ＤＳＰ２０４、及び／又はＧＰＵ２０６に制御信号を送信することによってシステムテストを開始して、ＣＰＵ２０２に対するシステムテストを実装し、これによって、クロックゲーティング信号及び電力ゲーティング信号がテストされないプロセッサコア（例えば、ＤＳＰ２０４及びＧＰＵ２０６）に印加され、その後、一つ又は複数のＢＩＳＴプログラムルーチンが実行されて、ＣＰＵ２０２のメモリブロック（例えば、テストされるプロセッサコア）をテストする。
【0037】
工程３０４において、安全コントローラ２１２は、ＳｏＣ２０１に対する第１のテスト電力制御シナリオを設定する。一例において、第１のテスト電力制御シナリオは複数のテスト電力制御シナリオの一つであり得る。一例において、安全コントローラ２１２は、第１のテスト電力制御シナリオによって特定されるように、電力ゲーティング信号及びクロックゲーティング信号をＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に印加し、一つ又は複数のテスト条件をＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に設定するようにＢＩＳＲコントローラ２１０に指示することによって、ＣＰＵ２０２に対する第１のテスト電力制御シナリオを設定し得る。一例において、複数のテストシナリオにおける各テスト電力制御シナリオは、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対する別のテスト電力制御シナリオとは異なるＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対するテスト条件を含む。一例において、プロセッサコアに印加される電力ゲーティング信号及びクロックゲーティング信号はテストされないプロセッサコア又はテストされないプロセッサコアのメモリブロックへのクロックをオフにし、テストされないプロセッサコア又はテストされないプロセッサコアのメモリブロックのＢＩＳＲ絶縁をオンにし、及び／又はテストされないプロセッサコア又はテストされないプロセッサコアのメモリブロックへの電力をオフにする。
【0038】
一例において、安全コントローラ２１２は、ＤＳＰ２０４のメモリブロック内の論理ゲートが、論理ゲートを出力状態に切り替え得るクロック信号を受信するのを防止するために、ＤＳＰ２０４へのクロック信号をオフにする（例えば、ＤＳＰ２０４をクロックゲーティングする）クロックゲーティング信号を、グローバルＢＩＳＴデータパス２０８を介してＢＩＳＴデータパス２０５に送信するように、ＢＩＳＲコントローラ２１０に指示する。
【0039】
一例において、安全コントローラ２１２は、ＧＰＵ２０６の絶縁をオンにする（例えば、ＧＰＵ ＢＩＳＲ絶縁をオンにする）ために絶縁制御信号をＢＩＳＴデータパス２０８を介してＧＰＵ絶縁回路要素２１８に送信するようにＢＩＳＲコントローラ２１０に指示し、それにより、ＧＰＵ２０６内のメモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵの出力状態／値が安全値になる。
【0040】
一例において、安全コントローラ２１２は、ＧＰＵ ＢＩＳＲ絶縁をオンにした後に、ＧＰＵ２０６への電力をオフにする（例えば、ＧＰＵ２０６を電力ゲーティングすることによるＧＰＵ２０６を電力遮断）電力ゲーティング信号をＧＰＵ電力制御回路要素２２４に送信するように、ＢＩＳＲコントローラ２１０に指示する。一例において、ＧＰＵ ＢＩＳＲ絶縁をオンにした後に、ＧＰＵ２０６を電力ゲーティングすることは、ＧＰＵ２０６内のメモリブロックの論理ゲートが、過度の漏れ電流（例えば、高い出力値を備える論理ゲートをオフにすることから起こる短絡に起因し得る）を起こすことを防止する。
【0041】
一例において、ＧＰＵ２０６を電力ゲーティングした後、安全コントローラ２１２は、システムテスト中にメモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵの動的クロックゲーティングを実施して、ＢＩＳＴテスト中のテスト電力を低減するように、ＢＩＳＲコントローラ２１０に指示することによって、ＣＰＵ２０２のメモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵのうちの各メモリブロックの細粒度のクロックゲーティングを可能にし得る。
【0042】
工程３０６において、安全コントローラ２１２はＳｏＣ２０１上のプロセッサコアのシステムテストをトリガする。一例において、安全コントローラ２１２は、一つ又は複数のＢＩＳＴプログラムルーチンに従ってＣＰＵ２０２によって実施されるシステムテストを実行するために、制御コマンド／信号をＣＰＵ２０２に送信するように、ＢＩＳＲコントローラ２１０をトリガし得る。
【0043】
工程３０８において、ＢＩＳＲコントローラ２１０は、プロセッサコア上のメモリブロックに対するメモリテストを実施する。一例において、ＢＩＳＲコントローラ２１０は、ＣＰＵ２０２に格納されＣＰＵ２０２によって実行されるＢＩＳＴプログラムルーチンに基づいて、ＣＰＵ２０２内のメモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵに対する細粒度のシステムテストを実施する。一例において、細粒度のシステムテストの場合、ＢＩＳＲコントローラ２１０は、テスト対象のメモリブロックがテストされている間、テストされないメモリブロックへのクロック信号をオフにするように、テスト非対象のメモリブロックを動的にクロックゲーティングし得る。ＢＩＳＴプログラムルーチンは、メモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵの期待される出力に基づいて、一つ又は複数のメモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵがパラメトリック障害又はランダム欠陥を有しているか否かを判定するため、メモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵを順次テストするために種々の動作（例えば、書き込み及び読み出し）を実施することを含む。
【0044】
工程３１０において、ＢＩＳＲコントローラ２１０は合格／不合格判定を安全コントローラ２１２に送信する。一例において、ＢＩＳＲコントローラ２１０は、ＢＩＳＴデータパス２０３を介して受け取るＢＩＳＴデータに基づいてＣＰＵ２０２の各メモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵ内の一つ又は複数のセルの合格／不合格判定を含む、ＢＩＳＴテストの結果を取得する。一例において、ＢＩＳＲコントローラ２１０は、合格／不合格判定をＢＩＳＴデータパス２０８を介して安全コントローラ２１２に送信する。
【0045】
工程３１２において、安全コントローラ２１２はＳｏＣ２０１の機能的動作を実施する準備ができている。一例において、安全コントローラ２１２は、ＣＰＵ２０２からＢＩＳＴデータが受け取られた後、ＢＩＳＴデータパス（例えば、ＢＩＳＴデータパス２０８及びＢＩＳＴデータパス２０３）内の論理ゲートをリセット／クリアするためにコマンド／信号をＢＩＳＲコントローラ２１０に送信する。一例において、ＢＩＳＴデータパス２０３及び２０８をリセットした後、安全コントローラ２１２は、ＳｏＣ２０１の機能に関連する任意の所望の動作のための機能的命令を実行する準備ができている。
【0046】
工程３１４において、安全コントローラ２１２は、例えばＤＳＰ２０４等の、ＳｏＣ２０１の別のプロセッサコアに対するシステムテストを実施することを判定し得る。一例において、安全コントローラ２１２は、ユーザインタフェース２２６を介してプログラムされた命令をユーザから受け取り得る。一例において、安全コントローラ２１２が、ＣＰＵ２０２のメモリブロックに対するシステムテストが完了した後に命令／信号をＢＩＳＲコントローラ２１０に送信し得るか、又は、ユーザが、安全コントローラ２１２にＤＳＰ２０４に対するシステムテストを開始させる命令／信号をユーザインタフェース２２６を介して安全コントローラ２１２に送信し得る。一例において、安全コントローラ２１２、又はユーザインタフェース２２６を介してユーザが、安全コントローラ２１２内に格納又はプログラムされた又はユーザによって送信されたプログラムされた命令に従って、ＤＳＰ２０４に対するシステムテストを実施することを判定し得る。プログラムされた命令は、安全コントローラ２１２にＤＳＰ２０４に対するＢＩＳＴテストを実施させる、一つ又は複数のテスト電力制御シナリオを含み得る。一例において、テスト電力制御シナリオは階層的順序を識別し得、それにより、電力信号、クロック信号、及び絶縁制御信号がＢＩＳＲコントローラ２１０によってプロセッサコアに印加され、その後、ＢＩＳＲコントローラ２１０が、ＤＳＰ２０４の埋め込みメモリブロックをテストするためのＢＩＳＴテストに従って、ＢＩＳＴプログラムルーチンを実行する。一例において、ＳｏＣ２０１がオンにされている（例えば、電力及びクロック信号を受信している）間、及びＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６が、ＳｏＣ２０１の機能に関連する機能的動作を実施するための機能的命令を実行している間、安全コントローラ２１２は、テスト実行信号をＢＩＳＲコントローラ２１０に送信し得る。
【0047】
工程３１６において、安全コントローラ２１２は、ＳｏＣ２０１のＤＳＰ２０４に対する第２のテスト電力制御シナリオを設定する。一例において、安全コントローラ２１２は、ＣＰＵ２０２に対する第１のテスト電力制御シナリオとは異なる一つ又は複数のテスト条件をＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対して設定する電力ゲーティング信号及びクロックゲーティング信号をＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に印加するようにＢＩＳＲコントローラ２１０に指示することによって、ＤＳＰ２０４に対するテスト電力制御シナリオを設定し得る。一例において、安全コントローラ２１２は、テストされないプロセッサコアに対する又はテストされないプロセッサコアのメモリブロックに対するクロックをオフにするクロックゲーティング信号と、テストされないプロセッサコアの又はテストされないプロセッサコアのメモリブロックのＢＩＳＲ絶縁をオンにする絶縁制御信号と、テストされないプロセッサコア又はテストされないプロセッサコアのメモリブロックに対する電力をオフにする電力ゲーティング信号とをＢＩＳＴデータパス２０８を介してプロセッサコアに送信するように、ＢＩＳＲコントローラ２１０に指示し得る。
【0048】
一例において、安全コントローラ２１２は、ＣＰＵ２０２のメモリブロック内の論理ゲートが出力状態を切り替えることを防止するために、ＣＰＵ２０２へのクロック信号をオフにする（例えば、ＣＰＵ２０２をクロックゲーティングする）クロックゲーティング信号を、ＢＩＳＴデータパス２０８を介してＢＩＳＴデータパス２０３に送信するように、ＢＩＳＲコントローラ２１０に指示し得る。
【0049】
一例において、安全コントローラ２１２は、ＧＰＵ２０６のＢＩＳＲ絶縁をオンにする（例えば、ＧＰＵ ＢＩＳＲ絶縁をオンにする）絶縁制御信号を、ＢＩＳＴデータパス２０８を介してＧＰＵ絶縁回路要素２１８に送るように、ＢＩＳＲコントローラ２１０に指示し得る。
【0050】
一例において、安全コントローラ２１２は、ＧＰＵ ＢＩＳＲ絶縁をオンにした後、ＧＰＵ２０６への電力をオフにする電力ゲーティング信号をＧＰＵ電力制御回路要素２２４（例えば、ＧＰＵ２０６の電力遮断）に送信するように、ＢＩＳＲコントローラ２１０に指示し得る。一例において、ＧＰＵ ＢＩＳＲ絶縁をオンにした後にＧＰＵ２０６を電力ゲーティングすることは、過度の漏れ電流に起因する短絡を防止する。
【0051】
一例において、ＧＰＵ２０６を電力ゲーティングした後、安全コントローラ２１２は、システムテスト中に、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰの動的クロックゲーティングを実施するようにＢＩＳＲコントローラ２１０に指示することによって、ＤＳＰ２０４のメモリブロックに対する細粒度のクロックゲーティングを可能にし得る。
【0052】
工程３１８において、安全コントローラ２１２はＳｏＣ２０１上のプロセッサコアのシステムテストをトリガする。一例において、安全コントローラ２１２は、コマンド／信号をＢＩＳＲコントローラ２１０に送ることによって一つ又は複数のＢＩＳＴプログラムルーチンに従ってＤＳＰ２０４に対するシステムテストを実行するように、ＤＳＰ２０４にコマンドを送信するためにＢＩＳＲコントローラ２１０をトリガし得る。
【0053】
工程３２０において、ＢＩＳＲコントローラ２１０は、プロセッサコア上のメモリブロックに対するメモリテストを実施する。一例において、ＢＩＳＲコントローラ２１０は、ＤＳＰ２０４に格納されＤＳＰ２０４によって実行されるＢＩＳＴプログラムルーチンに基づいて、ＤＳＰ２０４内のメモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰに対する細粒度のシステムテストを実施する。一例において、細粒度のシステムテストの場合、ＢＩＳＲコントローラ２１０は、テスト対象のメモリブロックがテストされている間、テストされないメモリブロックに対するクロック信号をオフにするように、テスト非対象のメモリブロックを動的にクロックゲーティングし得る。ＢＩＳＴプログラムルーチンは、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰの期待される出力に基づいて、一つ又は複数のメモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰがパラメトリック障害及び／又はランダム欠陥を有するか否かを判定するため、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰを順次テストするために種々の動作（例えば、書き込み及び読み出し）を実施することを含む。
【0054】
工程３２２において、ＢＩＳＲコントローラ２１０は合格／不合格判定を安全コントローラ２１２に送信する。一例において、ＢＩＳＲコントローラ２１０は、ＢＩＳＴデータパス２０５を介して受け取られたＢＩＳＴデータに基づいて、ＤＳＰ２０４内のメモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰの各々に対する合格／不合格判定を取得する。一例において、ＢＩＳＲコントローラ２１０は、合格／不合格判定をＢＩＳＴデータパス２０８を介して安全コントローラ２１２に送信する。
【0055】
工程３２４において、安全コントローラ２１２はＳｏＣ２０１の機能的動作を実施する準備ができている。一例において、安全コントローラ２１２は、ＤＳＰ２０４からＢＩＳＴデータが受け取られた後、ＢＩＳＴデータパス（例えば、ＢＩＳＴデータパス２０８及びＢＩＳＴデータパス２０５）内の論理ゲートをリセット／クリアするために、コマンド／信号をＢＩＳＲコントローラ２１０に送信する。一例において、ＢＩＳＴデータパス２０５及び２０８をリセットした後、安全コントローラ２１２はＳｏＣ２０１の機能に関連する任意の所望の機能に対する機能的命令を実行する準備ができている。
【0056】
図４は、別の例に従った複数のプロセッサコアを備えるＳｏＣの分散ＢＩＳＴアーキテクチャ４００の一部のブロック図である。一例において、ＢＩＳＴアーキテクチャ４００は、ＢＩＳＴアーキテクチャ２００と実質的に同じ構成要素を備えるＳｏＣ４０２を含むが、安全コントローラ２１２の代わりにテスト装置４２６を含む。動作において、テスト装置４２６は、ＢＩＳＲコントローラ２１０に結合されており、ＢＩＳＴメモリテストがテスト装置４２６によって開始され、ＢＩＳＲコントローラ２１０によって実施されるときに、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に対するテスト条件を設定するための事前定義された階層的な方式で、ＢＩＳＲコントローラ２１０を介して命令／信号をそれぞれのプロセッサコア（例えば、ＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６）に送信し得る。一例において、テスト装置４２６は、ＢＩＳＴメモリテストがテスト装置４２６によって開始されたときに、それぞれのプロセッサコアＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６のメモリブロックに印加される電力を独立して制御するために、電力ゲーティング信号をＣＰＵ電力制御回路要素２２０、ＤＳＰ電力制御回路要素２２２、及びＧＰＵ電力制御回路要素２２４に送信し得る。また、別の例において、テスト装置４２６は、ＢＩＳＴメモリテストがテスト装置４２６によって開始されたときに各プロセッサコアＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６のメモリブロックに印加されるクロック信号を独立して制御するために、独立したクロックゲーティング信号をＢＩＳＴデータパス２０３、２０５、２０７に送信し得る。一例において、ＳｏＣ４０２は、各プロセッサコアに結合され、ＢＩＳＴテストを実装するためのＳｏＣ４０２のサイズを縮小し得る、共通のＢＩＳＲコントローラ２１０を含む。また、テスト装置はＢＩＳＴテスト中にテスト電力制御シナリオを適用し得、それにより、ＳｏＣ４０２のサイズを増大させることなくＳｏＣ４０２の測定テスト電力が低減される。
【0057】
図５は、種々の例に従った集積回路に対するテスト方法５００を示すフローチャートである。一例において、テスト方法５００は、ＢＩＳＴアーキテクチャを用いた集積回路に対する製造テストの実施を示し、ＢＩＳＴアーキテクチャは、一例において、図４に示されたＳｏＣ４０２のＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６を含むＢＩＳＴアーキテクチャ４００である。一例において、テスト方法５００は、ＳｏＣ４０２のＢＩＳＴテスト中に、ＢＩＳＲコントローラ２１０によって、ＳｏＣ４０２に対するテスト条件を設定する一つ又は複数のテスト電力制御シナリオを用いて実装される。
【0058】
図４を引き続き参照すると、工程５０２において、ＳｏＣ４０２は、デフォルトコアがアクティブで電力オンにされる。デフォルトコアは、一例においてＣＰＵ２０２であるが、他のプロセッサコアがデフォルトコアであるとして構成されてもよい。一例において、ＤＳＰ２０４及びＧＰＵ２０６がアクティブでない（例えば、機能的動作を実施していない）間、ＣＰＵ２０２が機能的動作を実施する命令を実行する状態でＳｏＣ４０２が電力オンにされる。
【0059】
工程５０４において、テスト装置４２６はデフォルトプロセッサコアに対する製造テストを開始する。一例において、テスト装置４２６は、ＣＰＵ２０２に対する製造テストを実施し、それによって、テスト装置４２６はＳｏＣ４０２に対するＢＩＳＴテストを実装するためのテスト条件を設定するための命令を実行する。
【0060】
工程５０６において、テスト装置４２６は、ＳｏＣ４０２のデフォルトプロセッサコアに対する第１のテスト電力制御シナリオを設定する。一例において、テスト装置４２６は、電力ゲーティング信号及びクロックゲーティング信号を、ＢＩＳＲコントローラ２１０を介してＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６のメモリブロックに印加することによって、ＣＰＵ２０２（例えば、デフォルトプロセッサコア）に対してテスト電力制御シナリオを設定し、それによって一つ又は複数のテスト条件をＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６のメモリブロックに対して設定する。
【0061】
一例において、テスト装置４２６は、絶縁信号を受信するＤＳＰ２０４のメモリブロック内の論理ゲートの出力値／状態を、安全値である論理出力値にする（例えば、ＤＳＰ ＢＩＳＲ絶縁をオンにする）絶縁制御信号をＤＳＰ絶縁回路要素２１６に送信するように、及び、電力がＤＳＰ２０４に印加されるときに、ＤＳＰ２０４のメモリブロック内の論理ゲートが出力状態を切り替えることを防止するように、ＢＩＳＲコントローラ２１０に指示する。
【0062】
一例において、テスト装置４２６は、ＤＳＰ ＢＩＳＲ絶縁をオンにした後、ＤＳＰ２０４のメモリブロックへ印加される電力をオフにするために電力ゲーティング信号をＤＳＰ電力制御回路要素２２２に送信するように、ＢＩＳＲコントローラ２１０に指示する。
【0063】
一例において、テスト装置４２６は、ＧＰＵ２０６のＢＩＳＲ絶縁をオンにする（例えば、ＧＰＵ ＢＩＳＲ絶縁をオンにする）ために、絶縁制御信号をＢＩＳＴデータパス２０８を介してＧＰＵ絶縁回路要素２１８に送信するように、ＢＩＳＲコントローラ２１０に指示する。これによって、ＧＰＵ２０６のメモリブロック内の論理ゲートの出力状態は安全値になり、ＧＰＵ ＢＩＳＲ絶縁の後、ＤＳＰ２０４から電力が除去されるときに、漏れ電流が増加しない。
【0064】
一例において、テスト装置４２６は、ＧＰＵ ＢＩＳＲ絶縁をオンにした後、ＧＰＵ２０６のメモリブロックに印加される電力をオフにするために、電力ゲーティング信号をＧＰＵ電力制御回路要素２２４に送信するようにＢＩＳＲコントローラ２１０に指示する。
【0065】
工程５０８において、テスト装置４２６は、テスト電力制御シナリオにおいてＳｏＣ４０２を再開する。一例において、テスト装置４２６は、テスト電力制御シナリオを用いてプロセッサコアを再開させるために、コマンド／信号をＣＰＵ２０２、ＤＳＰ２０４、及びＧＰＵ２０６に送信する。
【0066】
工程５１０において、テスト装置４２６は、ＳｏＣ４０２上のデフォルトプロセッサコアの製造テストをトリガする命令を送る。一例において、安全コントローラ２１２は、コマンド／信号をＢＩＳＲコントローラ２１０に送信することによって、一つ又は複数のＢＩＳＴプログラムルーチンに従って製造テストを実行するために、制御コマンドをＣＰＵ２０２に送信するようにＢＩＳＲコントローラ２１０に指示し得る。
【0067】
工程５１２において、ＢＩＳＲコントローラ２１０は、デフォルトプロセッサコアのメモリブロックに対する製造テストを実施する。一例において、ＢＩＳＲコントローラ２１０は、ＣＰＵ２０２に格納されＣＰＵ２０２によって実行されるＢＩＳＴプログラムルーチンに基づいて、ＣＰＵ２０２内のメモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵに対する細粒度の製造テストを実施する。一例において、細粒度のシステムテストの場合、ＢＩＳＲコントローラ２１０は、テスト対象のメモリブロックが一つ又は複数のＢＩＳＴプログラムルーチンを介してテストされている間、テストされないメモリブロックへのクロック信号をオフにするように、テスト非対象のメモリブロックを動的にクロックゲーティングし得る。ＢＩＳＴプログラムルーチンは、メモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵの期待される出力に基づいて一つ又は複数のメモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵがパラメトリック障害又はランダム欠陥を有するか否かを判定するため、メモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵを順次テストするために種々の動作（例えば、書き込み及び読み出し）を実施することを含む。
【0068】
工程５１４において、ＢＩＳＲコントローラ２１０は、合格／不合格判定をテスト装置４２６に送信する。一例において、ＢＩＳＲコントローラ２１０は、メモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵに対するＢＩＳＴデータに基づいて、ＣＰＵ２０２の各メモリブロックＭ１＿ＣＰＵ～ＭＮ＿ＣＰＵに対する合格／不合格判定を、ＢＩＳＴデータパス２０３及び２０８を介して取得する。一例において、ＢＩＳＲコントローラ２１０は、合格／不合格判定をＢＩＳＴデータパス２０８を介してテスト装置４２６に送信する。
【0069】
工程５１６において、テスト装置４２６は第２のプロセッサコアに対する製造テストを開始する。一例において、テスト装置４２６は、ＤＳＰ２０４のＢＩＳＴテストを実装するための命令を送信することによって、ＤＳＰ２０４に対する製造テストを実施する。
【0070】
工程５１８において、テスト装置４２６は、ＳｏＣ４０２のＤＳＰ２０４に対する第２のテスト電力制御シナリオを設定する。
【0071】
一例において、テスト装置４２６は、ＣＰＵ２０２のメモリブロック内の論理ゲートが出力状態を切り替えることを防止するために、ＣＰＵ２０２へのクロック信号をオフにする（例えば、ＣＰＵ２０２をクロックゲーティングする）クロックゲーティング信号をＢＩＳＴデータパス２０８を介してＢＩＳＴデータパス２０３に印加するようにＢＩＳＲコントローラ２１０に指示することによって、ＤＳＰ２０４に対する第２のテスト電力制御シナリオを設定し得る。
【0072】
一例において、テスト装置４２６は、ＤＳＰ２０４へのＢＩＳＲ絶縁をオフにする（例えば、ＤＳＰ ＢＩＳＲ絶縁をオフにする）絶縁制御信号をＢＩＳＴデータパス２０８を介してＤＳＰ絶縁回路要素２１６に送信するようにＢＩＳＲコントローラ２１０に指示し、これによって、ＤＳＰ２０４上の論理ゲートは任意の出力値／状態になり得る。
【0073】
一例において、テスト装置４２６は、ＤＳＰ ＢＩＳＲ絶縁をオフにした後、ＤＳＰ２０４へ印加される電力をオンにする電力制御信号をＤＳＰ電力制御回路要素２２２に送信するようにＢＩＳＲコントローラ２１０に指示する。
【0074】
一例において、テスト装置４２６は、絶縁信号を受信するＧＰＵ２０６のメモリブロック内の論理ゲートの出力値／状態を安全値である論理出力値にする（例えば、ＧＰＵ ＢＩＳＲ絶縁をオンにする）ように、ＢＩＳＴデータパス２０８を介してＧＰＵ絶縁回路要素２１８に絶縁制御信号を送信するようにＢＩＳＲコントローラ２１０に指示する。
【0075】
一例において、テスト装置４２６は、ＧＰＵ ＢＩＳＲ絶縁をオンにした後、ＧＰＵ２０６のメモリブロックに印加される電力をオフにするために、電力ゲーティング信号をＧＰＵ電力制御回路要素２２４に送信するようにＢＩＳＲコントローラ２１０に指示する。
【0076】
一例において、ＧＰＵ２０６を電力ゲーティングした後、テスト装置４２６は、製造テストが実施されるときに各メモリブロック内の一つ又は複数のメモリセルの合格／不合格判定を取得するために、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰ内の各メモリブロックの動的クロックゲーティングを実施するようにＢＩＳＲコントローラ２１０に指示することによって、ＤＳＰ２０４のメモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰに対する細粒度のクロックゲーティングを可能にし得る。
【0077】
工程５２０において、テスト装置４２６はＳｏＣ２０１の第２のプロセッサコアの製造テストをトリガする。一例において、テスト装置４２６は、ＢＩＳＲコントローラ２１０にコマンド／信号を送信することによって一つ又は複数のＢＩＳＴプログラムルーチンに従った細粒度の調整を用いてＤＳＰ２０４のメモリブロックに対する製造テストを実行するためにＤＳＰ２０４に制御コマンドを送信するように、ＢＩＳＲコントローラ２１０をトリガし得る。
【0078】
工程５２２において、ＢＩＳＲコントローラ２１０は第２のプロセッサコアのメモリブロックに対する製造テストを実施する。一例において、ＢＩＳＲコントローラ２１０は、ＤＳＰ２０４に格納されＤＳＰ２０４によって実行されるＢＩＳＴプログラムルーチンに基づいて、ＤＳＰ２０４内のメモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰに対する細粒度の製造テストを実施する。一例において、細粒度のシステムテストの場合、テスト装置４２６は、テスト対象のメモリブロックが一つ又は複数のＢＩＳＴプログラムルーチンを介してテストされている間、テストされないメモリブロックへのクロック信号をオフにするように、テスト非対象のメモリブロックを動的にクロックゲーティングし得る。ＢＩＳＴプログラムルーチンは、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰの期待される出力に基づいて、一つ又は複数のメモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰがパラメトリック障害又はランダム欠陥を有するか否かを判定するため、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰを順次テストするために種々の動作（例えば、書き込み及び読み出し）を実施することを含む。
【0079】
工程５２４において、ＢＩＳＲコントローラ２１０は合格／不合格判定をテスト装置４２６に送信する。一例において、ＢＩＳＲコントローラ２１０は、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰに対するＢＩＳＴデータに基づいてＤＳＰ２０４の各メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰに対する合格／不合格判定をＢＩＳＴデータパス２０３及び２０８を介して取得し、合格／不合格判定をテスト装置４２６に送信する。
【0080】
工程５２６において、テスト装置４２６は第３のプロセッサコアに対する製造テストを開始する。一例において、テスト装置４２６は、ＧＰＵ２０６に対する製造テストを実施し、それによって、テスト装置４２６はＧＰＵ２０６のＢＩＳＴテストを実装するための命令を実行する。
【0081】
工程５２８において、テスト装置４２６は、ＳｏＣ４０２のＧＰＵ２０６に対する第３のテスト電力制御シナリオを設定する。一例において、テスト装置は、ＧＰＵ ＢＩＳＲ絶縁をオフにする絶縁制御信号をＢＩＳＴデータパス２０８を介してＧＰＵ絶縁回路要素２１８に印加するようにＢＩＳＲコントローラ２１０に指示することによって、ＧＰＵ２０６に対する第３のテスト電力制御シナリオを設定し得る。
【0082】
一例において、テスト装置４２６は、ＧＰＵ ＢＩＳＲ絶縁をオフにした後、ＧＰＵ２０６に印加される電力をオンにする電力制御信号をＧＰＵ電力制御回路要素２２４に送信するようにＢＩＳＲコントローラ２１０に指示する。
【0083】
一例において、テスト装置４２６は、ＣＰＵ２０２に印加されるクロック信号をオフにする（例えば、ＣＰＵ２０２をクロックゲーティングする）クロックゲーティング信号をＢＩＳＴデータパス２０８を介してＢＩＳＴデータパス２０３に送信するようにＢＩＳＲコントローラ２１０に指示する。
【0084】
一例において、テスト装置４２６は、ＤＳＰ ＢＩＳＲ絶縁をオンにする絶縁制御信号をＤＳＰ絶縁回路要素２１６に送信するようにＢＩＳＲコントローラ２１０に指示する。
【0085】
一例において、テスト装置４２６は、ＤＳＰ ＢＩＳＲ絶縁をオンにした後、ＤＳＰ２０４のメモリブロックに印加される電力をオフにする電力ゲーティング信号をＤＳＰ電力制御回路要素２２２に送信するようにＢＩＳＲコントローラ２１０に指示する。
【0086】
一例において、ＤＳＰ２０４を電力ゲーティングした後、テスト装置４２６は、メモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵ内の各メモリブロックの動的クロックゲーティングを実施し、システムテスト中に各メモリブロックの合格／不合格判定を取得するようにＢＩＳＲコントローラ２１０に指示することによって、ＧＰＵ２０６のメモリブロックＭ１＿ＧＰＵ－ＭＮ＿ＧＰＵに対する細粒度のクロックゲーティングを可能にし得、それにより、ＢＩＳＴテスト中のテスト電力が低減される。
【0087】
工程５３０において、テスト装置４２６はＳｏＣ４０２の第３のプロセッサコアの製造テストをトリガする。一例において、テスト装置４２６は、コマンド／信号をＢＩＳＲコントローラ２１０に送信することによって一つ又は複数のＢＩＳＴプログラムルーチンに従って製造テストを実行するために制御コマンドをＧＰＵ２０６に送信するように、ＢＩＳＲコントローラ２１０をトリガし得る。
【0088】
工程５３２において、ＢＩＳＲコントローラ２１０は、第３のプロセッサコアのメモリブロックに対する製造テストを実施する。一例において、ＢＩＳＲコントローラ２１０は、ＧＰＵ２０６に格納されＧＰＵ２０６によって実行されるＢＩＳＴプログラムルーチンに基づいて、ＧＰＵ２０６内のメモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵに対する細粒度の製造テストを実施する。一例において、細粒度のシステムテストの場合、テスト装置４２６は、Ｍ１＿ＧＰＵ～ＭＮ＿ＧＰＵ内のテスト対象のメモリブロックが一つ又は複数のＢＩＳＴプログラムルーチンを介してテストされている間、テストされないメモリブロックへのクロック信号をオフにするように、Ｍ１＿ＧＰＵ～ＭＮ＿ＧＰＵ内のテスト非対象のメモリブロックを動的にクロックゲーティングし得る。ＢＩＳＴプログラムルーチンは、メモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵの期待される出力に基づいて、一つ又は複数のメモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵがパラメトリック障害又はランダム欠陥を有するか否かを判定するため、メモリブロックＭ１＿ＤＳＰ～ＭＮ＿ＤＳＰを順次テストするために種々の動作（例えば、書き込み及び読み出し）を実施することを含む。
【0089】
工程５３４において、ＢＩＳＲコントローラ２１０は合格／不合格判定をテスト装置４２６に送信する。一例において、ＢＩＳＲコントローラ２１０は、ＧＰＵ２０６の各メモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵに対するＢＩＳＴデータをＢＩＳＴデータパス２０３及び２０８を介して受け取り、ＢＩＳＴデータを用いてメモリブロックＭ１＿ＧＰＵ～ＭＮ＿ＧＰＵに対する合格／不合格判定を取得する。一例において、ＢＩＳＲコントローラ２１０は合格／不合格判定をテスト装置４２６に送信する。
【0090】
図６は、種々の例に従ったコンピューティングデバイス６００のブロック図である。例えば、コンピューティングデバイス６００は、自動車６０２等のシステム、又は情報を処理するように動作可能な任意のタイプの電子システムであるか又はそのようなシステムに組み込まれるか又は結合される（例えば、接続される）。幾つかの例において、コンピューティングデバイス６００は、ＳｏＣ６１０、中央処理装置（ＣＰＵ）６１２、ストレージ６１４（例えば、ランダムアクセスメモリ（ＲＡＭ））、電源６１６、入出力（Ｉ／Ｏ）ポート６１８、ユーザインタフェース（ＵＩ）６２０、ディスプレイ６２２、及びネットワークデバイス６２４を含む。
【0091】
幾つかの例において、ＳｏＣ６１０は、図１において説明されたＳｏＣ１００であり、ＳｏＣ６１０の埋め込みメモリブロックに対するテスト電力制御シナリオを実装するようにプログラムされ得る。
【0092】
幾つかの例において、ＣＰＵ６１２は、ＣＩＳＣ型（複合命令セットコンピュータ）ＣＰＵ、ＲＩＳＣ型（縮小命令セットコンピュータ）ＣＰＵ、ＭＣＵ型（マイクロコントローラユニット）、又はデジタル信号プロセッサ（ＤＳＰ）である。ＣＰＵ６１２は一つ又は複数のプロセッサコアを含む。一つ又は複数のプロセッサコアは、一つ又は複数のプロセッサを特別な目的の機械に変換するため又はコンピューティングデバイス６００内の他の構成要素の機能を改善するためのコードを実行して、一つ又は複数の他のプロセッサコアに対して同様の動作を実施することなく所望の出力を提供するように配置される。ＣＰＵ６１２は、ストレージ６１４から頻繁にアクセスされる情報を格納するメモリ及び論理を含む。
【0093】
幾つかの例において、ストレージ６１４は、オンプロセッサキャッシュ、オフプロセッサキャッシュ、ＲＡＭ、フラッシュメモリ、又はディスクストレージ等のメモリであり、ＣＰＵ６１２によって実行されると、コンピューティングデバイス６００に関連する本明細書で説明される機能を実施する一つ又は複数のソフトウェアアプリケーション６２６（例えば、埋め込みアプリケーション）を格納するためのものである。
【0094】
一例において、ユーザがＵＩ６２０を用いてコンピューティングデバイス６００を制御する。一例において、ソフトウェアアプリケーション６２６を実行する間、ユーザが、ＵＩ６２０を介してコンピューティングデバイス６００に入力を提供し、コンピューティングデバイス６００から出力を受け取る。幾つかの例において、出力は、ディスプレイ６２２、インジケータライト、スピーカ、振動等を介して提供される。入力は、オーディオ及び／又はビデオ入力（例えば、音声又は画像認識を用いて）、及びキーパッド、スイッチ、近接検出器、ジャイロ、加速度計等の電子的及び／又は機械的デバイスを用いて受け取られる。
【0095】
ＣＰＵ６１２及び電源６１６はＩ／Ｏポート６１８に結合される。一例において、Ｉ／Ｏポート６１８は、ネットワークデバイス６２４から入力を受け取る（及び／又は、ネットワークデバイス６２４に出力を提供する）ように構成されるインタフェースを提供する。ネットワークデバイス６２４は、コンピューティングデバイス６００とのポイントツーポイント通信及び／又はネットワーク通信が可能な任意のデバイス（テスト装置を含む）を含み得る。コンピューティングデバイス６００は、しばしば、有形の非一時的媒体（フラッシュメモリ等）及び／又は有線又は無線媒体を含む、周辺機器及び／又はコンピューティングデバイスに結合される。これら及び他の入出力デバイスは、無線又は有線接続を用いて外部デバイスによってコンピューティングデバイス６００に選択的に結合される。ストレージ６１４は、例えば、ネットワークデバイス６２４によってアクセス可能である。ＣＰＵ６１２、ストレージ６１４、及び電源６１６はまた、電力源（バッテリ、太陽電池、「ライブ」電力コード、誘導電界、燃料電池、キャパシタ、等）から電力を受け取るように構成された外部電源（図示せず）に任意選択的に結合される。
【0096】
一例において、電源６１６は、コンピューティングデバイス６００と同じ物理アセンブリ内にあるか又はコンピューティングデバイス６００に結合される。図６には示されていないが、電源６１６は電力生成構成要素を含む。電力生成構成要素は一つ又は複数の電力スイッチを含む。スイッチの各々は、電力を種々の節電モードで供給するように電力を生成するために独立して制御され、それによって、選択された節電モード、及び特定の電力ドメイン内に配置された種々の構成要素に従って、これらの電力スイッチによって個々の電圧が供給される（及び／又はオフにされる）。
【0097】
用語「結合する」が本明細書全体を通して用いられている。この用語は、本明細書の説明と一貫する機能的関係を可能にする接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが、或る行為を実施するよう制御デバイスＢを制御するための信号を生成する場合、第１の例では、デバイスＡがデバイスＢに結合され、第２の例では、デバイスＡが、介在構成要素Ｃを介してデバイスＢに結合され、ただし、その場合、デバイスＡによって生成された制御信号を介してデバイスＢがデバイスＡによって制御されるように、介在構成要素Ｃが、デバイスＡとデバイスＢとの間の機能的関係を実質的に変更しない。
【0098】
或るタスク又は機能を実施するように「構成された」デバイスは、製造時に製造者によってその機能を実施するように構成され得（例えば、プログラミング及び／又はハードワイヤされる）、或いは、製造後にユーザによりそういった機能及び／又は他の付加的な又は代替的な機能を実施するように構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介してもよく、又はハードウェア構成要素の構成及び／又はレイアウトを介してもよく、デバイスの相互接続を介してもよく、又はそれらの組み合わせを介してもよい。
【0099】
或る構成要素を含むと説明される回路又はデバイスは、代わりに、それらの構成要素に結合されるように適合されて、説明された回路要素又はデバイスを形成してもよい。例えば、一つ又は複数の半導体要素（トランジスタ等）、一つ又は複数の受動要素（抵抗器、キャパシタ、及び／又はインダクタ等）、及び／又は一つ又は複数の供給源（電圧及び／又は電流電源等）を含むとして説明される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内に半導体要素のみを含んでもよく、受動要素及び／又は供給源の少なくとも幾つかに結合されるように適合されてもよく、そのため、製造時又は製造時以降の時点のいずれかで、例えば、エンドユーザ及び／又は第三者によって、説明された構造を形成する。或る構成要素は、本明細書において、特定のプロセス技術のものであるとして説明されているが、これらの構成要素は、他のプロセス技術の構成要素と交換可能であり得る。本明細書で説明される回路は、交換された構成要素を含むように再構成可能であり、構成要素の交換の前に利用可能であった機能性と少なくとも部分的に類似した機能性を提供し得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【外国語明細書】