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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023089918
(43)【公開日】2023-06-28
(54)【発明の名称】デイジーチェーンＳＰＩ集積回路およびその動作方法
(51)【国際特許分類】
G06F 13/24 20060101AFI20230621BHJP
G06F 13/37 20060101ALI20230621BHJP
G06F 13/38 20060101ALI20230621BHJP
【ＦＩ】
G06F13/24 310B
G06F13/37 Z
G06F13/38 330Z
【審査請求】有
【請求項の数】24
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022130467
(22)【出願日】2022-08-18
(31)【優先権主張番号】17/553,689
(32)【優先日】2021-12-16
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＶＥＲＩＬＯＧ
(71)【出願人】
【識別番号】506084058
【氏名又は名称】奇景光電股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107423
【弁理士】
【氏名又は名称】城村 邦彦
(74)【代理人】
【識別番号】100120949
【弁理士】
【氏名又は名称】熊野 剛
(74)【代理人】
【識別番号】100093997
【弁理士】
【氏名又は名称】田中 秀佳
(72)【発明者】
【氏名】温 上杰
(72)【発明者】
【氏名】翁 明輝
(72)【発明者】
【氏名】林 桂蘭
(72)【発明者】
【氏名】江 哲豪
(72)【発明者】
【氏名】林 ▲ケイ▼政
(57)【要約】 （修正有）
【課題】デイジーチェーンＳＰＩアーキテクチャのマスタ集積回路（ＩＣ）が複数のスレーブ集積回路（ＩＣ）を効率的に制御することを可能にするデイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路及びその動作方法を提供する。
【解決手段】デイジーチェーンＳＰＩ ＩＣは、第１のマスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路及び第２のＭＩＳＯインターフェース回路、第１のデータイネーブル（ＤＥ）インターフェース回路及び第２のＤＥインターフェース回路を含む。デイジーチェーンＳＰＩ ＩＣが、マスタＩＣがターゲットデータを読み取るために選択したターゲットスレーブ回路ではない場合、第２のＤＥインターフェース回路が受信した信号を、第１のＤＥインターフェース回路に伝達し、第２のＭＩＳＯインターフェース回路が受信したデータを、第１のＭＩＳＯインターフェース回路に伝達する。
【選択図】図３
【解決手段】デイジーチェーンＳＰＩ ＩＣは、第１のマスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路及び第２のＭＩＳＯインターフェース回路、第１のデータイネーブル（ＤＥ）インターフェース回路及び第２のＤＥインターフェース回路を含む。デイジーチェーンＳＰＩ ＩＣが、マスタＩＣがターゲットデータを読み取るために選択したターゲットスレーブ回路ではない場合、第２のＤＥインターフェース回路が受信した信号を、第１のＤＥインターフェース回路に伝達し、第２のＭＩＳＯインターフェース回路が受信したデータを、第１のＭＩＳＯインターフェース回路に伝達する。
【選択図】図３
【特許請求の範囲】
【請求項1】
デイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）であって、
第１のマスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路と、
第２のＭＩＳＯインターフェース回路と、
第１のデータイネーブルインターフェース回路と、
第２のデータイネーブルインターフェース回路と、
前記第１のＭＩＳＯインターフェース回路の入力端子、前記第２のＭＩＳＯインターフェース回路の出力端子、前記第１のデータイネーブルインターフェース回路の入力端子、および前記第２のデータイネーブルインターフェース回路の出力端子に結合されたルーティング回路と、
前記ルーティング回路に結合されたコア回路と、を備え
前記デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣがターゲットデータを読み取るために前記デイジーチェーンＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路である場合、前記コア回路が、前記ルーティング回路および前記第１のデータイネーブルインターフェース回路を介して前記マスタＩＣにデータイネーブル信号を出力し、前記コア回路が、前記データイネーブル信号のタイミングに基づいて、前記ルーティング回路および前記第１のＭＩＳＯインターフェース回路を介して前記ターゲットデータを前記マスタＩＣに送り返し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記ルーティング回路が、前記第２のデータイネーブルインターフェース回路が受信した信号を前記第１のデータイネーブルインターフェース回路に伝達し、前記ルーティング回路が、前記第２のＭＩＳＯインターフェース回路が受信したデータを前記第１のＭＩＳＯインターフェース回路に伝達する、
デイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）。
第１のマスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路と、
第２のＭＩＳＯインターフェース回路と、
第１のデータイネーブルインターフェース回路と、
第２のデータイネーブルインターフェース回路と、
前記第１のＭＩＳＯインターフェース回路の入力端子、前記第２のＭＩＳＯインターフェース回路の出力端子、前記第１のデータイネーブルインターフェース回路の入力端子、および前記第２のデータイネーブルインターフェース回路の出力端子に結合されたルーティング回路と、
前記ルーティング回路に結合されたコア回路と、を備え
前記デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣがターゲットデータを読み取るために前記デイジーチェーンＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路である場合、前記コア回路が、前記ルーティング回路および前記第１のデータイネーブルインターフェース回路を介して前記マスタＩＣにデータイネーブル信号を出力し、前記コア回路が、前記データイネーブル信号のタイミングに基づいて、前記ルーティング回路および前記第１のＭＩＳＯインターフェース回路を介して前記ターゲットデータを前記マスタＩＣに送り返し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記ルーティング回路が、前記第２のデータイネーブルインターフェース回路が受信した信号を前記第１のデータイネーブルインターフェース回路に伝達し、前記ルーティング回路が、前記第２のＭＩＳＯインターフェース回路が受信したデータを前記第１のＭＩＳＯインターフェース回路に伝達する、
デイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）。
【請求項2】
前記ルーティング回路が、
前記第２のデータイネーブルインターフェース回路の前記出力端子に結合された入力端子を備える第１のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第１のマルチプレクサであって、前記第１のマルチプレクサの第２の入力端子が前記第１のラッチ回路の出力端子に結合され、前記第１のマルチプレクサの出力端子が前記第１のデータイネーブルインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第２の入力端子に選択的に結合される、第１のマルチプレクサと、
前記第２のＭＩＳＯインターフェース回路の前記出力端子に結合された入力端子を備える第２のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第２のマルチプレクサであって、前記第２のマルチプレクサの第２の入力端子が前記第２のラッチ回路の出力端子に結合され、前記第２のマルチプレクサの出力端子が前記第１のＭＩＳＯインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第２の入力端子に選択的に結合される、第２のマルチプレクサと、
を備える、請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
前記第２のデータイネーブルインターフェース回路の前記出力端子に結合された入力端子を備える第１のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第１のマルチプレクサであって、前記第１のマルチプレクサの第２の入力端子が前記第１のラッチ回路の出力端子に結合され、前記第１のマルチプレクサの出力端子が前記第１のデータイネーブルインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第２の入力端子に選択的に結合される、第１のマルチプレクサと、
前記第２のＭＩＳＯインターフェース回路の前記出力端子に結合された入力端子を備える第２のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第２のマルチプレクサであって、前記第２のマルチプレクサの第２の入力端子が前記第２のラッチ回路の出力端子に結合され、前記第２のマルチプレクサの出力端子が前記第１のＭＩＳＯインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第２の入力端子に選択的に結合される、第２のマルチプレクサと、
を備える、請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項3】
前記デイジーチェーンＳＰＩ ＩＣが第３のＭＩＳＯインターフェース回路および第４のＭＩＳＯインターフェース回路をさらに備え、前記ルーティング回路が、
前記第３のＭＩＳＯインターフェース回路の出力端子に結合された入力端子を備える第３のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第３のマルチプレクサであって、前記第３のマルチプレクサの第２の入力端子が前記第３のラッチ回路の出力端子に結合され、前記第３のマルチプレクサの出力端子が前記第４のＭＩＳＯインターフェース回路の入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第３のマルチプレクサの前記出力端子が前記第３のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第３のマルチプレクサの前記出力端子が前記第３のマルチプレクサの前記第２の入力端子に選択的に結合される、第３のマルチプレクサと、
をさらに備える、
請求項２に記載のデイジーチェーンＳＰＩ ＩＣ。
前記第３のＭＩＳＯインターフェース回路の出力端子に結合された入力端子を備える第３のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第３のマルチプレクサであって、前記第３のマルチプレクサの第２の入力端子が前記第３のラッチ回路の出力端子に結合され、前記第３のマルチプレクサの出力端子が前記第４のＭＩＳＯインターフェース回路の入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第３のマルチプレクサの前記出力端子が前記第３のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第３のマルチプレクサの前記出力端子が前記第３のマルチプレクサの前記第２の入力端子に選択的に結合される、第３のマルチプレクサと、
をさらに備える、
請求項２に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項4】
第１のマスタ出力／スレーブ入力（ＭＯＳＩ）インターフェース回路と、
第２のＭＯＳＩインターフェース回路であって、前記ルーティング回路が前記第１のＭＯＳＩインターフェース回路の出力端子および前記第２のＭＯＳＩインターフェース回路の入力端子にも結合されている、第２のＭＯＳＩインターフェース回路と、
をさらに備え、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路が前記第１のＭＯＳＩインターフェース回路が受信したマスタ回路データを前記第２のＭＯＳＩインターフェース回路および前記コア回路に伝達し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記ルーティング回路および前記第２のＭＯＳＩインターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記マスタ回路データを出力する、
請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
第２のＭＯＳＩインターフェース回路であって、前記ルーティング回路が前記第１のＭＯＳＩインターフェース回路の出力端子および前記第２のＭＯＳＩインターフェース回路の入力端子にも結合されている、第２のＭＯＳＩインターフェース回路と、
をさらに備え、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路が前記第１のＭＯＳＩインターフェース回路が受信したマスタ回路データを前記第２のＭＯＳＩインターフェース回路および前記コア回路に伝達し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記ルーティング回路および前記第２のＭＯＳＩインターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記マスタ回路データを出力する、
請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項5】
前記ルーティング回路が、
前記第１のＭＯＳＩインターフェース回路の前記出力端子に結合された入力端子を備える第１のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第１のマルチプレクサであって、前記第１のマルチプレクサの第２の入力端子が前記第１のラッチ回路の出力端子に結合され、前記第１のマルチプレクサの出力端子が前記第２のＭＯＳＩインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第２の入力端子に選択的に結合される、第１のマルチプレクサと、
備える、請求項４に記載のデイジーチェーンＳＰＩ ＩＣ。
前記第１のＭＯＳＩインターフェース回路の前記出力端子に結合された入力端子を備える第１のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第１のマルチプレクサであって、前記第１のマルチプレクサの第２の入力端子が前記第１のラッチ回路の出力端子に結合され、前記第１のマルチプレクサの出力端子が前記第２のＭＯＳＩインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第１のマルチプレクサの前記出力端子が前記第１のマルチプレクサの前記第２の入力端子に選択的に結合される、第１のマルチプレクサと、
備える、請求項４に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項6】
前記デイジーチェーンＳＰＩ ＩＣが第３のＭＯＳＩインターフェース回路および第４のＭＯＳＩインターフェース回路をさらに備え、前記ルーティング回路が、
前記第４のＭＯＳＩインターフェース回路の出力端子に結合された入力端子を備える第２のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第２のマルチプレクサであって、前記第２のマルチプレクサの第２の入力端子が前記第２のラッチ回路の出力端子に結合され、前記第２のマルチプレクサの出力端子が前記第３のＭＯＳＩインターフェース回路の入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第２の入力端子に選択的に結合される、第２のマルチプレクサと、
をさらに備える、請求項５に記載のデイジーチェーンＳＰＩ ＩＣ。
前記第４のＭＯＳＩインターフェース回路の出力端子に結合された入力端子を備える第２のラッチ回路と、
前記コア回路に結合された第１の入力端子を備える第２のマルチプレクサであって、前記第２のマルチプレクサの第２の入力端子が前記第２のラッチ回路の出力端子に結合され、前記第２のマルチプレクサの出力端子が前記第３のＭＯＳＩインターフェース回路の入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第２のマルチプレクサの前記出力端子が前記第２のマルチプレクサの前記第２の入力端子に選択的に結合される、第２のマルチプレクサと、
をさらに備える、請求項５に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項7】
第１のチップ選択インターフェース回路と、
第２のチップ選択インターフェース回路であって、前記ルーティング回路が前記第１のチップ選択インターフェース回路の出力端子および前記第２のチップ選択インターフェース回路の入力端子にも結合されている、第２のチップ選択インターフェース回路と、
をさらに備え、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路が前記第１のチップ選択インターフェース回路が受信したチップ選択信号を前記第２のチップ選択インターフェース回路および前記コア回路に伝達し、前記コア回路が前記チップ選択信号をデコードして、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であるか否かを判定し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記チップ選択信号を出力し、前記コア回路が前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して、前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取る、
請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
第２のチップ選択インターフェース回路であって、前記ルーティング回路が前記第１のチップ選択インターフェース回路の出力端子および前記第２のチップ選択インターフェース回路の入力端子にも結合されている、第２のチップ選択インターフェース回路と、
をさらに備え、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路が前記第１のチップ選択インターフェース回路が受信したチップ選択信号を前記第２のチップ選択インターフェース回路および前記コア回路に伝達し、前記コア回路が前記チップ選択信号をデコードして、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であるか否かを判定し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記チップ選択信号を出力し、前記コア回路が前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して、前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取る、
請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項8】
前記コア回路が前記チップ選択信号をデコードしたデコード結果が前記デイジーチェーンＳＰＩ ＩＣの排他的識別コードと一致する場合、前記コア回路が、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であると判定し、
前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードと一致しないが、前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣによって共有されるブロードキャスト識別コードと一致する場合は、前記コア回路が、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であると判定し、
前記コア回路が、前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードおよび前記ブロードキャスト識別コードのいずれとも一致しない場合、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路ではないと判定する、
請求項７に記載のデイジーチェーンＳＰＩ ＩＣ。
前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードと一致しないが、前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣによって共有されるブロードキャスト識別コードと一致する場合は、前記コア回路が、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であると判定し、
前記コア回路が、前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードおよび前記ブロードキャスト識別コードのいずれとも一致しない場合、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路ではないと判定する、
請求項７に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項9】
前記ルーティング回路が、
前記第１のチップ選択インターフェース回路の前記出力端子に結合された入力端子を備えるラッチ回路と、
前記コア回路に結合された第１の入力端子を備えるマルチプレクサであって、前記マルチプレクサの第２の入力端子が前記ラッチ回路の出力端子に結合され、前記マルチプレクサの出力端子が前記第２のチップ選択インターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第２の入力端子に選択的に結合される、マルチプレクサと、
を備える、請求項７に記載のデイジーチェーンＳＰＩ ＩＣ。
前記第１のチップ選択インターフェース回路の前記出力端子に結合された入力端子を備えるラッチ回路と、
前記コア回路に結合された第１の入力端子を備えるマルチプレクサであって、前記マルチプレクサの第２の入力端子が前記ラッチ回路の出力端子に結合され、前記マルチプレクサの出力端子が前記第２のチップ選択インターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第２の入力端子に選択的に結合される、マルチプレクサと、
を備える、請求項７に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項10】
前記コア回路が、
前記ルーティング回路に結合されたマスタモードコア回路であって、前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記マスタモードコア回路が前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣに前記チップ選択信号を出力し、前記マスタモードコア回路が前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取る、マスタモードコア回路と、
前記ルーティング回路に結合されたスレーブモードコア回路であって、前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記スレーブモードコア回路が前記ルーティング回路および前記第１のデータイネーブルインターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣに前記データイネーブル信号を出力し、前記スレーブモードコア回路が前記データイネーブル信号の前記タイミングに基づいて、前記ルーティング回路および前記第１のＭＩＳＯインターフェース回路を介して前記ターゲットデータを前記マスタＩＣに送り返す、スレーブモードコア回路と、
を備える、請求項７に記載のデイジーチェーンＳＰＩ ＩＣ。
前記ルーティング回路に結合されたマスタモードコア回路であって、前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記マスタモードコア回路が前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣに前記チップ選択信号を出力し、前記マスタモードコア回路が前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取る、マスタモードコア回路と、
前記ルーティング回路に結合されたスレーブモードコア回路であって、前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記スレーブモードコア回路が前記ルーティング回路および前記第１のデータイネーブルインターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣに前記データイネーブル信号を出力し、前記スレーブモードコア回路が前記データイネーブル信号の前記タイミングに基づいて、前記ルーティング回路および前記第１のＭＩＳＯインターフェース回路を介して前記ターゲットデータを前記マスタＩＣに送り返す、スレーブモードコア回路と、
を備える、請求項７に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項11】
第１のクロックインターフェース回路と、
第２のクロックインターフェース回路であって、前記ルーティング回路が前記第１のクロックインターフェース回路の出力端子および前記第２のクロックインターフェース回路の入力端子にも結合されている、第２のクロックインターフェース回路と、
をさらに備え、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路が、前記第１のクロックインターフェース回路が受信したクロック信号を前記第２のクロックインターフェース回路および前記コア回路に伝達し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記ルーティング回路および前記第２のクロックインターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記クロック信号を出力する、
請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
第２のクロックインターフェース回路であって、前記ルーティング回路が前記第１のクロックインターフェース回路の出力端子および前記第２のクロックインターフェース回路の入力端子にも結合されている、第２のクロックインターフェース回路と、
をさらに備え、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路が、前記第１のクロックインターフェース回路が受信したクロック信号を前記第２のクロックインターフェース回路および前記コア回路に伝達し、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記ルーティング回路および前記第２のクロックインターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記クロック信号を出力する、
請求項１に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項12】
前記ルーティング回路が、
前記コア回路に結合された第１の入力端子を備えるマルチプレクサであって、前記マルチプレクサの第２の入力端子が前記第１のクロックインターフェース回路の前記出力端子に結合され、前記マルチプレクサの出力端子が前記第２のクロックインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第２の入力端子に選択的に結合される、マルチプレクサ、
を備える、請求項１１に記載のデイジーチェーンＳＰＩ ＩＣ。
前記コア回路に結合された第１の入力端子を備えるマルチプレクサであって、前記マルチプレクサの第２の入力端子が前記第１のクロックインターフェース回路の前記出力端子に結合され、前記マルチプレクサの出力端子が前記第２のクロックインターフェース回路の前記入力端子に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第１の入力端子に選択的に結合され、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子が前記マルチプレクサの前記第２の入力端子に選択的に結合される、マルチプレクサ、
を備える、請求項１１に記載のデイジーチェーンＳＰＩ ＩＣ。
【請求項13】
デイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）の動作方法であって、
前記デイジーチェーンＳＰＩ ＩＣの少なくとも１つのチップ識別ピンによって前記デイジーチェーンＳＰＩ ＩＣの排他的識別コードを定義するステップと、
前記排他的識別コードが、前記デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであることを示す場合、前記デイジーチェーンＳＰＩ ＩＣのコア回路によって、前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路であるか否かを判定するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣがターゲットデータを読み取るために前記マスタＩＣによって選択された前記ターゲットスレーブ回路である場合、前記デイジーチェーンＳＰＩ ＩＣのルーティング回路および前記デイジーチェーンＳＰＩ ＩＣの第１のデータイネーブルインターフェース回路を介して前記コア回路によってデータイネーブル信号を前記マスタＩＣに出力し、前記データイネーブル信号のタイミングに基づいて、前記デイジーチェーンＳＰＩ ＩＣの前記ルーティング回路および第１のマスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路を介して前記コア回路によって前記ターゲットデータを前記マスタＩＣに送り返すステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記デイジーチェーンＳＰＩ ＩＣの第２のデータイネーブルインターフェース回路が受信した信号を前記ルーティング回路によって前記第１のデータイネーブルインターフェース回路に伝達し、前記デイジーチェーンＳＰＩ ＩＣの第２のＭＩＳＯインターフェース回路が受信したデータを前記ルーティング回路によって前記第１のＭＩＳＯインターフェース回路に伝達するステップと、
を含む、動作方法。
前記デイジーチェーンＳＰＩ ＩＣの少なくとも１つのチップ識別ピンによって前記デイジーチェーンＳＰＩ ＩＣの排他的識別コードを定義するステップと、
前記排他的識別コードが、前記デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであることを示す場合、前記デイジーチェーンＳＰＩ ＩＣのコア回路によって、前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路であるか否かを判定するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣがターゲットデータを読み取るために前記マスタＩＣによって選択された前記ターゲットスレーブ回路である場合、前記デイジーチェーンＳＰＩ ＩＣのルーティング回路および前記デイジーチェーンＳＰＩ ＩＣの第１のデータイネーブルインターフェース回路を介して前記コア回路によってデータイネーブル信号を前記マスタＩＣに出力し、前記データイネーブル信号のタイミングに基づいて、前記デイジーチェーンＳＰＩ ＩＣの前記ルーティング回路および第１のマスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路を介して前記コア回路によって前記ターゲットデータを前記マスタＩＣに送り返すステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記デイジーチェーンＳＰＩ ＩＣの第２のデータイネーブルインターフェース回路が受信した信号を前記ルーティング回路によって前記第１のデータイネーブルインターフェース回路に伝達し、前記デイジーチェーンＳＰＩ ＩＣの第２のＭＩＳＯインターフェース回路が受信したデータを前記ルーティング回路によって前記第１のＭＩＳＯインターフェース回路に伝達するステップと、
を含む、動作方法。
【請求項14】
前記ルーティング回路が、第１のラッチ回路と、第２のラッチ回路と、第１のマルチプレクサと、第２のマルチプレクサと、を備え、前記第１のラッチ回路の入力端子が前記第２のデータイネーブルインターフェース回路に接続され、前記第１のマルチプレクサの第１入力端子が前記コア回路に接続され、前記第１のマルチプレクサの第２の入力端子が前記第１のラッチ回路の出力端子に接続され、前記第１のマルチプレクサの出力端子が前記第１のデータイネーブルインターフェース回路に結合され、前記第２のラッチ回路の入力端子が前記第２のＭＩＳＯインターフェース回路に接続され、前記第２のマルチプレクサの第１の入力端子が前記コア回路に接続され、前記第２のマルチプレクサの第２の入力端子が前記第２のラッチ回路の出力端子に接続され、前記第２のマルチプレクサの出力端子が、前記第１のＭＩＳＯインターフェース回路に結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第１の入力端子に選択的に結合し、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第２の入力端子に選択的に結合し、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１３に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第１の入力端子に選択的に結合し、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第２の入力端子に選択的に結合し、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１３に記載の動作方法。
【請求項15】
前記デイジーチェーンＳＰＩ ＩＣが第３のＭＩＳＯインターフェース回路および第４のＭＩＳＯインターフェース回路をさらに備え、前記ルーティング回路が第３のラッチ回路および第３のマルチプレクサをさらに備え、前記第３のラッチ回路の入力端子が前記第３のＭＩＳＯインターフェース回路の出力端子に結合され、前記第３のマルチプレクサの第１の入力端子が前記コア回路に結合され、前記第３のマルチプレクサの第２の入力端子が前記第３のラッチ回路の出力端子に結合され、前記第３のマルチプレクサの出力端子が前記第４のＭＩＳＯインターフェース回路の入力端子に結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第３のマルチプレクサの前記出力端子を前記第３のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第３のマルチプレクサの前記出力端子を前記第３のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１４に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第３のマルチプレクサの前記出力端子を前記第３のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第３のマルチプレクサの前記出力端子を前記第３のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１４に記載の動作方法。
【請求項16】
前記デイジーチェーンＳＰＩ ＩＣが第１のマスタ出力／スレーブ入力（ＭＯＳＩ）インターフェース回路および第２のＭＯＳＩインターフェース回路をさらに備え、前記ルーティング回路が前記第１のＭＯＳＩインターフェース回路の出力端子および前記第２のＭＯＳＩインターフェース回路の入力端子にも結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路によって、前記第１のＭＯＳＩインターフェース回路が受信したマスタ回路データを前記第２のＭＯＳＩインターフェース回路および前記コア回路に伝達するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路によって、前記ルーティング回路および前記第２のＭＯＳＩインターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記マスタ回路データを出力するステップと、
をさらに含む、請求項１３に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路によって、前記第１のＭＯＳＩインターフェース回路が受信したマスタ回路データを前記第２のＭＯＳＩインターフェース回路および前記コア回路に伝達するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路によって、前記ルーティング回路および前記第２のＭＯＳＩインターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記マスタ回路データを出力するステップと、
をさらに含む、請求項１３に記載の動作方法。
【請求項17】
前記ルーティング回路が第１のラッチ回路および第１のマルチプレクサを含み、前記第１のラッチ回路の入力端子が前記第１のＭＯＳＩインターフェース回路の前記出力端子に結合され、前記第１のマルチプレクサの第１の入力端子が前記コア回路に結合され、前記第１のマルチプレクサの第２の入力端子が前記第１のラッチ回路の出力端子に結合され、前記第１のマルチプレクサの出力端子が前記第２のＭＯＳＩインターフェース回路の前記入力端子に結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１６に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記第１のマルチプレクサの前記出力端子を前記第１のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１６に記載の動作方法。
【請求項18】
前記デイジーチェーンＳＰＩ ＩＣが第３のＭＯＳＩインターフェース回路および第４のＭＯＳＩインターフェース回路をさらに備え、前記ルーティング回路が第２のラッチ回路および第２のマルチプレクサをさらに備え、前記第２のラッチ回路の入力端子が前記第４のＭＯＳＩインターフェース回路の出力端子に結合され、前記第２のマルチプレクサの第１の入力端子が前記コア回路に結合され、前記第２のマルチプレクサの第２の入力端子が前記第２のラッチ回路の出力端子に結合され、前記第２のマルチプレクサの出力端子が前記第３のＭＯＳＩインターフェース回路の入力端子に結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１７に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路ではない場合、前記第２のマルチプレクサの前記出力端子を前記第２のマルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項１７に記載の動作方法。
【請求項19】
前記デイジーチェーンＳＰＩ ＩＣが第１のチップ選択インターフェース回路および第２のチップ選択インターフェース回路をさらに備え、前記ルーティング回路が前記第１のチップ選択インターフェース回路の出力端子および前記第２のチップ選択インターフェース回路の入力端子にも結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路によって、前記第１のチップ選択インターフェース回路が受信したチップ選択信号を前記第２のチップ選択インターフェース回路および前記コア回路に伝達し、前記コア回路が前記チップ選択信号をデコードすることによって、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であるか否かを判定するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路によって、前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記チップ選択信号を出力し、前記コア回路によって、前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して、前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取るステップと、
をさらに含む、請求項１３に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路によって、前記第１のチップ選択インターフェース回路が受信したチップ選択信号を前記第２のチップ選択インターフェース回路および前記コア回路に伝達し、前記コア回路が前記チップ選択信号をデコードすることによって、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であるか否かを判定するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路によって、前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記チップ選択信号を出力し、前記コア回路によって、前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して、前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取るステップと、
をさらに含む、請求項１３に記載の動作方法。
【請求項20】
前記コア回路が前記チップ選択信号をデコードしたデコード結果が前記デイジーチェーンＳＰＩ ＩＣの排他的識別コードと一致する場合、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であると判定するステップと、
前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードと一致しないが、前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣによって共有されるブロードキャスト識別コードと一致する場合、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であると判定するステップと、
前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードおよび前記ブロードキャスト識別コードのいずれにも一致しない場合、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路ではないと判定するステップと、
をさらに含む、請求項１９に記載の動作方法。
前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードと一致しないが、前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣによって共有されるブロードキャスト識別コードと一致する場合、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路であると判定するステップと、
前記デコード結果が前記デイジーチェーンＳＰＩ ＩＣの前記排他的識別コードおよび前記ブロードキャスト識別コードのいずれにも一致しない場合、前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣによって選択された前記ターゲットスレーブ回路ではないと判定するステップと、
をさらに含む、請求項１９に記載の動作方法。
【請求項21】
前記ルーティング回路がラッチ回路およびマルチプレクサを含み、前記ラッチ回路の入力端子が前記第１のチップ選択インターフェース回路の前記出力端子に結合され、前記マルチプレクサの第１の入力端子が前記コア回路に結合され、前記マルチプレクサの第２の入力端子が前記ラッチ回路の出力端子に結合され、前記マルチプレクサの出力端子が前記第２のチップ選択インターフェース回路の前記入力端子に結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第２の入力端子に結合するステップと、
をさらに含む、請求項１９に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第２の入力端子に結合するステップと、
をさらに含む、請求項１９に記載の動作方法。
【請求項22】
請求項１９に記載の動作方法であって、前記コア回路がマスタモードコア回路およびスレーブモードコア回路を含み、前記マスタモードコア回路および前記スレーブモードコア回路が前記ルーティング回路に結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記マスタモードコア回路によって、前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣに前記チップ選択信号を出力し、前記マスタモードコア回路によって、前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して、前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取るステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記スレーブモードコア回路によって、前記ルーティング回路および前記第１のデータイネーブルインターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣに前記データイネーブル信号を出力し、前記スレーブモードコア回路によって、前記データイネーブル信号の前記タイミングに基づいて、前記ルーティング回路および前記第１のＭＩＳＯインターフェース回路を介して前記ターゲットデータを前記マスタＩＣに送り返すステップと、
をさらに含む、請求項１９に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記マスタモードコア回路によって、前記ルーティング回路および前記第２のチップ選択インターフェース回路を介して、前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣに前記チップ選択信号を出力し、前記マスタモードコア回路によって、前記ルーティング回路および前記第２のＭＩＳＯインターフェース回路を介して、前記チップ選択信号に対応する前記ターゲットスレーブ回路の前記ターゲットデータを読み取るステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デイジーチェーンＳＰＩ ＩＣが前記ターゲットスレーブ回路である場合、前記スレーブモードコア回路によって、前記ルーティング回路および前記第１のデータイネーブルインターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣに前記データイネーブル信号を出力し、前記スレーブモードコア回路によって、前記データイネーブル信号の前記タイミングに基づいて、前記ルーティング回路および前記第１のＭＩＳＯインターフェース回路を介して前記ターゲットデータを前記マスタＩＣに送り返すステップと、
をさらに含む、請求項１９に記載の動作方法。
【請求項23】
前記デイジーチェーンＳＰＩ ＩＣが第１のクロックインターフェース回路および第２のクロックインターフェース回路をさらに備え、前記ルーティング回路が前記第１のクロックインターフェース回路の出力端子および前記第２のクロックインターフェース回路の入力端子にも結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路によって、前記第１のクロックインターフェース回路が受信したクロック信号を前記第２のクロックインターフェース回路および前記コア回路に伝達するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路によって、前記ルーティング回路および前記第２のクロックインターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記クロック信号を出力するステップと、
をさらに含む、請求項１３に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ルーティング回路によって、前記第１のクロックインターフェース回路が受信したクロック信号を前記第２のクロックインターフェース回路および前記コア回路に伝達するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記デイジーチェーンＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路によって、前記ルーティング回路および前記第２のクロックインターフェース回路を介して前記デイジーチェーンＳＰＩアーキテクチャの複数のスレーブＩＣに前記クロック信号を出力するステップと、
をさらに含む、請求項１３に記載の動作方法。
【請求項24】
前記ルーティング回路がマルチプレクサを備え、前記マルチプレクサの第１の入力端子が前記コア回路に結合され、前記マルチプレクサの第２の入力端子が前記第１のクロックインターフェース回路の前記出力端子に結合され、前記マルチプレクサの出力端子が前記第２のクロックインターフェース回路の前記入力端子に結合されており、前記動作方法が、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項２３に記載の動作方法。
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣである場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第１の入力端子に選択的に結合するステップと、
前記デイジーチェーンＳＰＩ ＩＣが前記マスタＩＣではない場合、前記マルチプレクサの前記出力端子を前記マルチプレクサの前記第２の入力端子に選択的に結合するステップと、
をさらに含む、
請求項２３に記載の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、集積回路（ＩＣ）に関し、特に、デイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）ＩＣおよびその方法に関する。
【背景技術】
【0002】
製品の用途によっては、複数の集積回路（ＩＣ）を一緒に動作させることが必要な場合がある。例えば、大型タッチディスプレイＩＣ（ＬＴＤＩ）用途では、複数（例えば、３０個）の駆動集積回路が協働して同じ大型のタッチディスプレイパネルを駆動する。シリアルペリフェラルインターフェース（ＳＰＩ）アーキテクチャは、マルチドロップ駆動アーキテクチャを提供することができる。マルチドロップ駆動アーキテクチャでは、マスタ集積回路（ＩＣ）が同じワイヤ（チャネル）を通して複数のスレーブ集積回路（ＩＣ）を接続／駆動することができる。ワイヤのファンアウトが大きくなると、ワイヤの信号遷移時間が長くなり、信号の伝達効率が悪くなる。加えて、既存のＳＰＩプロトコルでは、マスタＩＣは、一度に１つのスレーブＩＣしか選択することができない。既存のＳＰＩプロトコルにはブロードキャスト機能がない。マスタＩＣがいかに効率的に多くのスレーブＩＣを制御するかは、当技術分野における多くの技術的課題の１つである。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本開示は、デイジーチェーンＳＰＩアーキテクチャのマスタ集積回路（ＩＣ）が複数のスレーブ集積回路（ＩＣ）を効率的に制御することを可能にするデイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路およびその動作方法を提供する。
【課題を解決するための手段】
【0004】
本開示の一実施形態では、デイジーチェーンＳＰＩ ＩＣは、第１のマスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路と、第２のＭＩＳＯインターフェース回路と、第１のデータイネーブル（ＤＥ）インターフェース回路と、第２のＤＥインターフェース回路と、ルーティング回路と、コア回路と、を含む。ルーティング回路は、第１のＭＩＳＯインターフェース回路の入力端子、第２のＭＩＳＯインターフェース回路の出力端子、第１のＤＥインターフェース回路の入力端子、および第２のＤＥインターフェース回路の出力端子に結合されている。コア回路は、ルーティング回路に結合されている。デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであり、デイジーチェーンＳＰＩ ＩＣがターゲットデータを読み取るためにデイジーチェーンＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路である場合、コア回路は、ルーティング回路および第１のＤＥインターフェース回路を介してマスタＩＣにＤＥ信号を出力し、コア回路は、ＤＥ信号のタイミングに基づいて、ルーティング回路および第１のＭＩＳＯインターフェース回路を介してターゲットデータをマスタＩＣに送り返す。デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであり、デイジーチェーンＳＰＩ ＩＣがターゲットスレーブ回路ではない場合、ルーティング回路は、第２のＤＥインターフェース回路が受信した信号を第１のＤＥインターフェース回路に伝達し、ルーティング回路は、第２のＭＩＳＯインターフェース回路が受信したデータを第１のＭＩＳＯインターフェース回路に伝達する。
【0005】
本開示の一実施形態において、動作方法は、以下のステップを含む。デイジーチェーンＳＰＩ ＩＣの排他的識別コードがデイジーチェーンＳＰＩ ＩＣの少なくとも１つのチップ識別ピンによって定義される。デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであることを排他的識別コードが示す場合、デイジーチェーンＳＰＩ ＩＣのコア回路は、デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路であるかどうかを判定する。デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであり、デイジーチェーンＳＰＩ ＩＣがターゲットデータを読み取るためにマスタＩＣによって選択されたターゲットスレーブ回路である場合、コア回路は、デイジーチェーンＳＰＩ ＩＣのルーティング回路およびデイジーチェーンＳＰＩ ＩＣの第１のＤＥインターフェース回路を介してマスタＩＣにＤＥ信号を出力し、コア回路は、ＤＥ信号のタイミングに基づいてデイジーチェーンＳＰＩ ＩＣのルーティング回路および第１のＭＩＳＯインターフェース回路を介してターゲットデータをマスタＩＣに送り返す。デイジーチェーンＳＰＩ ＩＣがデイジーチェーンＳＰＩアーキテクチャのスレーブＩＣであり、デイジーチェーンＳＰＩ ＩＣがターゲットスレーブ回路ではない場合、ルーティング回路は、デイジーチェーンＳＰＩ ＩＣの第２のＤＥインターフェース回路が受信した信号を第１のＤＥインターフェース回路に伝達し、デイジーチェーンＳＰＩ ＩＣの第２のＭＩＳＯインターフェース回路が受信したデータを第１のＭＩＳＯインターフェース回路に伝達する。
【発明の効果】
【0006】
要約すると、本開示の実施形態におけるデイジーチェーンＳＰＩ ＩＣは、デイジーチェーンＳＰＩアーキテクチャに適合している。デイジーチェーンＳＰＩアーキテクチャ、すなわち、マルチチップ・カスケード・アーキテクチャでは、複数のスレーブＩＣがデイジーチェーンを形成するように直列に接続され、マスタＩＣは、デイジーチェーンの第１のスレーブＩＣに接続されている。デイジーチェーンＳＰＩ ＩＣは、デイジーチェーンアーキテクチャを通じて、マルチチップシステムにおけるマルチドロップ駆動の問題を改善することができる。ＳＰＩプロトコルをカスタマイズしてＤＥ信号を追加することによって、マスタＩＣは、スレーブＩＣのうちのいずれか１つによって送り返されるデータのタイミングを取得することができる。したがって、デイジーチェーンＳＰＩアーキテクチャにおいて、マスタＩＣは、複数のスレーブＩＣを効率的に制御することができる。
【0007】
本開示の特徴および利点を理解しやすくするために、図面を伴う実施形態を以下に詳細に説明する。
【図面の簡単な説明】
【0008】
【図1】本開示の一実施形態によるデイジーチェーン・シリアル・ペリフェラル・インターフェース（ＳＰＩ）アーキテクチャの回路ブロックの概略図である。
【0009】
【0010】
【図3】本開示の一実施形態によるデイジーチェーンＳＰＩ集積回路の動作方法を示す流れ図である。
【0011】
【図4】本開示の別の実施形態によるデイジーチェーンＳＰＩ集積回路の回路ブロックの概略図である。
【発明を実施するための形態】
【0012】
本明細書（特許請求の範囲を含む）で使用される「結合／接続」という用語は、任意の直接的または間接的な接続手段を指すことがある。例えば、「第１のデバイスが第２のデバイスに結合（または接続）される」とは、「第１のデバイスが第２のデバイスに直接接続される」または「第１のデバイスが他のデバイスまたは接続手段を介して第２のデバイスに間接的に接続される」と解釈されるべきである。本明細書または特許請求の範囲において言及される用語「第１」、「第２」、および類似の用語は、単に、別個の要素に名前を付けるために、または異なる実施形態もしくは範囲を区別するために使用される。したがって、これらの用語は、構成要素の数の上限または下限を限定するとみなされるべきではなく、構成要素の製造順序または配置順序を限定するために使用されるべきではない。さらに、図面および実施形態において適切な場合はいつでも、同じ参照番号を有する要素／構成要素／ステップは、同じまたは同様の部分を表す。異なる実施形態において同じ参照番号または名称を有する要素／構成要素／ステップは、相互参照されてもよい。
【0013】
既存の標準シリアルペリフェラルインターフェース（ＳＰＩ）プロトコルは、複数の集積回路のシリアル接続の用途に対処することができない。既存のＳＰＩプロトコルには、ＳＰＩマスタ集積回路（ＩＣ）がリードコマンドを送信した後、マスタＩＣが、一定数のクロックサイクル内に（すなわち、一定の待ち時間内に）ＳＰＩスレーブＩＣによって返されたデータを受信しなければならないという制約がある。複数の集積回路が直列に接続された構造では、集積回路の数が多くなると、マスタＩＣから遠いスレーブＩＣは、標準ＳＰＩプロトコルで規定された待ち時間内にマスタＩＣにデータを送り返す時間がなく、標準ＳＰＩプロトコル違反となる場合がある。本発明の以下の実施形態は、その解決策を説明する。以下の実施形態で提案されるカスタムＳＰＩプロトコルは、データイネーブル（ＤＥ）信号を追加している。データイネーブル信号に基づいて、マスタＩＣは、デイジーチェーンＳＰＩアーキテクチャのスレーブＩＣのうちのいずれか１つによって返されるデータのタイミングを知ることができる。リードコマンドを発行した後、マスタＩＣは、データイネーブル信号がリターンデータ（有効なデータ）の到着を促すまで、リターンデータが到着するのを待つためにアイドル状態である必要はない（このとき、マスタＩＣは他のことを行うことができる）。
【0014】
図１は、本開示の一実施形態によるデイジーチェーンＳＰＩアーキテクチャ１００の回路ブロックの概略図である。デイジーチェーンＳＰＩアーキテクチャ１００は、マスタＩＣ Ｍ１ならびにスレーブＩＣ Ｓ１、Ｓ２、Ｓ３、．．．、およびＳｎなどの、直列に接続された複数のＩＣを含む。スレーブＩＣ Ｓ１～Ｓｎの数ｎは、実際の設計に応じて決定されてもよい。デイジーチェーンＳＰＩアーキテクチャ１００において、スレーブＩＣ Ｓ１～Ｓｎは、デイジーチェーンを形成するように直列に接続され、マスタＩＣ Ｍ１は、デイジーチェーンにおいて第１のスレーブＩＣ Ｓ１に接続されている。マスタＩＣ Ｍ１およびスレーブＩＣ Ｓ１～Ｓｎには、異なる排他的識別コードがそれぞれ付与／定義されている。例えば、マスタＩＣ Ｍ１の排他的識別コードは、ＩＤ＿Ｍであり、スレーブＩＣ（Ｓ１）の排他的識別コードは、ＩＤ＿Ｓ１であり、スレーブＩＣ（Ｓ２）の排他的識別コードは、ＩＤ＿Ｓ２であり、スレーブＩＣ Ｓ３の排他的識別コードは、ＩＤ＿Ｓ３であり、スレーブＩＣ Ｓｎの排他的識別コードは、ＩＤ＿Ｓｎである。
【0015】
マスタＩＣ Ｍ１は、ＳＰＩ仕様に準拠したコマンド（またはデータ）ｍｏｓｉ、チップ選択信号ｃｓ、およびクロック信号ｓｃｌをデイジーチェーンに送信することができ、デイジーチェーンの任意のスレーブＩＣは、コマンド（またはデータ）ｍｏｓｉ、チップ選択信号ｃｓ、およびクロック信号ｓｃｌを前の集積回路から後続の集積回路に伝達することができる。スレーブＩＣ Ｓ１～Ｓｎのそれぞれは、チップ選択信号ｃｓをデコードして、自身がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路であるか否かを判断することができる。例えば、スレーブＩＣ Ｓ３ がチップ選択信号ｃｓをデコードした結果が排他的識別コードＩＤ＿Ｓ３と一致した場合、スレーブＩＣ Ｓ３ は、自身がマスタＩＣ Ｍ１ によって選択されたターゲットスレーブ回路であると判断し、そのためスレーブＩＣ Ｓ３ は、マスタＩＣ Ｍ１ の命令（またはデータ）ｍｏｓｉを実行（処理）することができる。
【0016】
加えて、マスタＩＣ Ｍ１とスレーブＩＣ Ｓ１～Ｓｎには、同じブロードキャスト識別コードＩＤ＿ＣＭが１つ（または複数）付与／定義されてもいる。スレーブＩＣ Ｓ１～Ｓｎのそれぞれは、チップ選択信号ｃｓとブロードキャスト識別コードＩＤ＿ＣＭとの関係によって自身がマスタＩＣ Ｍ１のブロードキャストターゲットであるか否かを判断することができる。例えば、チップ選択信号ｃｓのデコード結果がスレーブＩＣ Ｓ３の排他的識別コードＩＤ＿Ｓ３と一致しないが、スレーブＩＣ Ｓ１～Ｓｎが共有するブロードキャスト識別コードＩＤ＿ＣＭと一致する場合、スレーブＩＣ Ｓ３は、自身がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路（ブロードキャストターゲット）であると判断し、そのためスレーブＩＣ Ｓ３は、マスタＩＣ Ｍ１のコマンド（またはデータ）ｍｏｓｉを実行（処理）することができる。逆に、スレーブＩＣ Ｓ３は、チップ選択信号ｃｓのデコード結果が排他的識別コードＩＤ＿Ｓ３にもブロードキャスト識別コードＩＤ＿ＣＭにも一致しない場合、マスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路ではないと判断し、そのためスレーブＩＣ Ｓ３ は、マスタＩＣ Ｍ１のコマンド（またはデータ）ｍｏｓｉを無視しても（処理しなくても）よい。
【0017】
デイジーチェーンの任意のスレーブＩＣは、データｍｉｓｏおよびデータイネーブル（ＤＥ）信号ＤＥ１を後続の集積回路から前の集積回路に伝達することができる。したがって、コマンド（またはデータ）ｍｏｓｉの実行（処理）結果に基づいて、各スレーブＩＣ Ｓ１～Ｓｎは、データｍｉｓｏおよびＤＥ信号ＤＥ１をマスタＩＣ Ｍ１に送り返すことができる。ＤＥ信号ＤＥ１は、データｍｉｓｏの有効なタイミングを示すことができる。デイジーチェーンアーキテクチャに基づいて、マスタＩＣ Ｍ１が異なる場所にあるスレーブＩＣにアクセスするのにかかる時間（コマンドを送信してから送り返されたデータを受信するまでの間隔）は異なる。ＤＥ信号ＤＥ１に基づいて、マスタＩＣ Ｍ１がコマンドを送信した後、送り返されたデータが到着するのを待つためにアイドル状態である必要はない。コマンドが送信された後、マスタＩＣ Ｍ１は、ＤＥ信号ＤＥ１が、送り返されたデータ（有効なデータ）の到着を促すまで、他のことを行うことができる。
【0018】
要約すると、デイジーチェーンＳＰＩアーキテクチャ１００、すなわちマルチチップ・カスケード・アーキテクチャでは、スレーブＩＣ Ｓ１～Ｓｎは、デイジーチェーンを形成するように直列に接続され、マスタＩＣ Ｍ１は、デイジーチェーンの第１のスレーブＩＣ Ｓ１に接続されている。デイジーチェーンＳＰＩアーキテクチャ１００は、マルチチップシステムにおけるマルチドロップ駆動の問題を改善することができる。ＳＰＩプロトコルをカスタマイズしてＤＥ信号ＤＥ１を追加することによって、マスタＩＣ Ｍ１は、スレーブＩＣ Ｓ１～Ｓｎのうちのいずれか１つによって送り返されるデータのタイミングを取得することができる。したがって、デイジーチェーンＳＰＩアーキテクチャ１００において、マスタＩＣ Ｍ１は、スレーブＩＣ Ｓ１～Ｓｎを効率的に制御することができる。
【0019】
図２Ａおよび図２Ｂは、本開示の一実施形態によるデイジーチェーンＳＰＩ ＩＣ２００の回路ブロックの概略図である。図２Ａは、デイジーチェーンＳＰＩ ＩＣ２００の適用シナリオを示す。図２Ａに示されるデイジーチェーンＳＰＩ ＩＣ２００は、図１に示されるスレーブＩＣ Ｓ１～Ｓｎのうちのいずれか１つの関連する説明を参照することによって、類推することができる。図２Ｂは、デイジーチェーンＳＰＩ ＩＣ２００の別の適用シナリオを示す。図２Ｂに示されるデイジーチェーンＳＰＩ ＩＣ２００は、図１に示されるマスタＩＣ Ｍ１の関連する説明を参照することによって、類推することができる。
【0020】
図２Ａに示されるデイジーチェーンＳＰＩ ＩＣ２００は、図１に示されるスレーブＩＣ Ｓ１～Ｓｎのうちのいずれか１つの多くの実施形態のうちの１つとして使用することができる。デイジーチェーンＳＰＩ ＩＣ２００は、前の集積回路２１と後続の集積回路２２との間に結合されている。図２Ａに示されるデイジーチェーンＳＰＩ ＩＣ２００が図１に示されるスレーブＩＣ Ｓ１であると仮定すると、図２Ａに示される前の集積回路２１および後続の集積回路２２は、図１に示されるマスタＩＣ Ｍ１およびスレーブＩＣ Ｓ２とすることができ、図２Ａに示される排他的識別コードＩＤ＿２００は、図１に示される排他的識別コードＩＤ＿Ｓ１であってもよい。図２Ａに示されるデイジーチェーンＳＰＩ ＩＣ２００が図１に示されるスレーブＩＣ Ｓ２であると仮定すると、図２Ａに示される前の集積回路２１および後続の集積回路２２は、図１に示されるスレーブＩＣ Ｓ１およびスレーブ集積回路Ｓ３とすることができ、図２Ａに示される排他的識別コードＩＤ＿２００は、図１に示される排他的識別コードＩＤ＿Ｓ２であってもよい。
【0021】
図２Ｂに示されるデイジーチェーンＳＰＩ ＩＣ２００は、図１に示されるマスタＩＣ Ｍ１の多くの実施形態のうちの１つとして使用することができる。デイジーチェーンＳＰＩ ＩＣ２００は、後続の集積回路２２に結合されている。図２Ｂに示されるデイジーチェーンＳＰＩ ＩＣ２００が図１に示されるマスタＩＣ Ｍ１であると仮定すると、図２Ｂに示される後続の集積回路２２は、図１に示されるスレーブＩＣ Ｓ１であってもよい。図２Ｂに示される排他的識別コードＩＤ＿２００は、図１に示される排他的識別コードＩＤ＿Ｍであってもよい。
【0022】
図２Ａおよび図２Ｂに示すように、デイジーチェーンＳＰＩ ＩＣ２００は、ＤＥインターフェース回路ＤＥ２１と、ＤＥインターフェース回路ＤＥ２２と、マスタ出力／スレーブ入力（ＭＯＳＩ）インターフェース回路ＭＯＳＩ２１と、ＭＯＳＩインターフェース回路ＭＯＳＩ２２と、マスタ入力／スレーブ出力（ＭＩＳＯ）インターフェース回路ＭＩＳＯ２１と、ＭＩＳＯインターフェース回路ＭＩＳＯ２２と、チップ選択インターフェース回路ＣＳ２１と、チップ選択インターフェース回路ＣＳ２２と、クロックインターフェース回路ＳＣＬ２１と、クロックインターフェース回路ＳＣＬ２２と、ルーティング回路２１０と、コア回路２２０と、を含む。インターフェース回路のそれぞれは、ピン（またははんだパッド、または接続パッド）を含むことができる。実際の設計に基づいて、一部の実施形態では、インターフェース回路のそれぞれは、バッファ回路、利得回路、静電気放電（ＥＳＤ）保護回路、および／または他の回路を含むことができる。ルーティング回路２１０は、ＭＩＳＯインターフェース回路ＭＩＳＯ２１の入力端子、ＭＩＳＯインターフェース回路ＭＩＳＯ２２の出力端子、ＤＥインターフェース回路ＤＥ２１の入力端子、およびＤＥインターフェース回路ＤＥ２２の出力端子に結合されている。コア回路２２０は、ルーティング回路２１０に結合されている。
【0023】
図３は、本開示の一実施形態によるデイジーチェーンＳＰＩ集積回路の動作方法を示す流れ図である。図２Ａ（または図２Ｂ）および図３を参照すると、ステップＳ３１０において、少なくとも１つのチップ識別ピンＩＤ２１がデイジーチェーンＳＰＩ ＩＣ２００の排他的識別コードＩＤ＿２００を定義することができる。ステップＳ３２０において、デイジーチェーンＳＰＩ ＩＣ２００がマスタＩＣであるかスレーブＩＣであるかを判定することができる。一部の実際の設計例では、コア回路２２０は、チップ識別ピンＩＤ２１の排他的識別コードＩＤ＿２００をチェックして、デイジーチェーンＳＰＩ ＩＣ２００がマスタＩＣであるかスレーブＩＣであるかを判定することができる。例えば、識別コード「００００ ００００」を「マスタＩＣの排他的識別コード」、識別コード「１１１１ １１１１」を「ブロードキャスト識別コード」（複数のスレーブＩＣによって共有される識別コード）、その他の識別コード「００００ ０００１」～「１１１１ １１１０」を「異なる集積回路に対する排他的識別コード」として定義することができる。したがって、コア回路２２０は、チップ識別ピンＩＤ２１の排他的識別コードＩＤ＿２００が識別コード「００００ ００００」であるか、または他の識別コード「００００ ０００１」～「１１１１ １１１０」であるかをチェックすることができ、デイジーチェーンＳＰＩアーキテクチャ１００において、デイジーチェーンＳＰＩ ＩＣ２００の役割がマスタＩＣであるかスレーブＩＣであるかを判定することができる。
【0024】
排他的識別コードＩＤ＿２００が、デイジーチェーンＳＰＩ ＩＣ２００がデイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣであることを示す場合（ステップＳ３２０の判定結果が「スレーブ集積回路」である場合）、デイジーチェーンＳＰＩ ＩＣ２００のコア回路２２０は、ステップＳ３３０を実行して、デイジーチェーンＳＰＩ ＩＣ２００がデイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路であるかどうかを判定することができる。図３に示されるステップＳ３３０、ステップＳ３４０、およびステップＳ３５０については、図２Ａに示される適用シナリオを参照されたい。
【0025】
図２Ａおよび図３を参照すると、デイジーチェーンＳＰＩ ＩＣ２００が、デイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１によってターゲットデータを読み取るために選択されたターゲットスレーブ回路である場合（ステップＳ３３０において、判定結果が「はい」である場合）、コア回路２２０は、ステップＳ３４０に進むことができる。ルーティング回路２１０およびＤＥインターフェース回路ＤＥ２１を介して、ＤＥ信号Ｓｄｅ２１は、図１に示したＤＥ信号ＤＥ１として用いられ、マスタＩＣ Ｍ１に出力される。コア回路２２０は、ＤＥ信号Ｓｄｅ２１のタイミングに基づいて、ルーティング回路２１０およびＭＩＳＯインターフェース回路ＭＩＳＯ２１を介して、ターゲットデータＳｍｉｓｏ２１をマスタＩＣ Ｍ１に送り返すことができる（ステップＳ３４０）。デイジーチェーンＳＰＩ ＩＣ２００がターゲットスレーブ回路ではない場合（ステップＳ３３０において「いいえ」の場合）、コア回路２２０は、ステップＳ３５０に進み、ルーティング回路２１０を制御して、ＤＥインターフェース回路ＤＥ２２（第２のＤＥインターフェース回路）が受信した信号Ｓｄｅ２２をＤＥインターフェース回路ＤＥ２１（第１のＤＥインターフェース回路）に伝達することができる。ステップＳ３５０において、ルーティング回路２１０は、ＭＩＳＯインターフェース回路ＭＩＳＯ２２（第２のＭＩＳＯインターフェース回路）が受信したデータＳｍｉｓｏ２２を、ＭＩＳＯインターフェース回路ＭＩＳＯ２１（第１のＭＩＳＯインターフェース回路）に伝達することもできる。
【0026】
図２Ａを参照すると、ルーティング回路２１０は、クロックインターフェース回路ＳＣＬ２１の出力端子およびクロックインターフェース回路ＳＣＬ２２の入力端子にも結合されている。デイジーチェーンＳＰＩ ＩＣ２００がデイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣ Ｓ１～Ｓｎのうちの１つである場合、ルーティング回路２１０は、クロックインターフェース回路ＳＣＬ２１が受信したクロック信号Ｓｓｃ２２をクロックインターフェース回路ＳＣＬ２２およびコア回路２２０に伝達することができる。ルーティング回路２１０は、チップ選択インターフェース回路ＣＳ２１の出力端子およびチップ選択インターフェース回路ＣＳ２２の入力端子にも結合されている。デイジーチェーンＳＰＩ ＩＣ２００がデイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣ Ｓ１～Ｓｎのうちの１つである場合、ルーティング回路２１０は、チップ選択インターフェース回路ＣＳ２１が受信したチップ選択信号Ｓｃｓ２２をチップ選択インターフェース回路ＣＳ２２およびコア回路２２０に伝達することができる。ルーティング回路２１０は、ＭＯＳＩインターフェース回路ＭＯＳＩ２１の出力端子およびＭＯＳＩインターフェース回路ＭＯＳＩ２２の入力端子にも結合されている。デイジーチェーンＳＰＩ ＩＣ２００がデイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣ Ｓ１～Ｓｎのうちの１つである場合、ルーティング回路２１０は、ＭＯＳＩインターフェース回路ＭＯＳＩ２１が受信したマスタ回路データＳｍｏｓｉ２２をＭＯＳＩインターフェース回路ＭＯＳＩ２２およびコア回路２２０に伝達することができる。
【0027】
デイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１は、チップ選択信号ｃｓ（チップ選択信号Ｓｃｓ２２）を送信して、デイジーチェーンＳＰＩ ＩＣ２００をターゲットスレーブ回路として指定し、コマンドｍｏｓｉ（マスタ回路データＳｍｏｓｉ２２）をターゲットスレーブ回路に送信して、ターゲットデータを読み取ることができる。コア回路２２０は、チップ選択信号Ｓｃｓ２２をデコードして、デイジーチェーンＳＰＩ ＩＣ２００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路であるかどうかを判定することができる。コア回路２２０がチップ選択信号Ｓｃｓ２２をデコードした結果がデイジーチェーンＳＰＩ ＩＣ２００の排他的識別コードＩＤ＿２００と一致した場合、コア回路２２０は、デイジーチェーンＳＰＩ ＩＣ２００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブであると判定することができる。デコード結果がデイジーチェーンＳＰＩ ＩＣ２００の排他的識別コードＩＤ＿２００と一致しないが、スレーブＩＣ Ｓ１～Ｓｎによって共有されるブロードキャスト識別コードＩＤ＿ＣＭと一致した場合、コア回路２２０は、デイジーチェーンＳＰＩ ＩＣ２００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路であると判定することができる。
【0028】
コア回路２２０が、デイジーチェーンＳＰＩ ＩＣ２００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路であると判定することができる場合、コア回路２２０は、マスタＩＣ Ｍ１によって送信されたマスタ回路データＳｍｏｓｉ２２（例えば、コマンドまたはデータ）を実行（処理）することができる。マスタ回路データＳｍｏｓｉ２２は、データリードコマンドを含むと仮定している。コア回路２２０は、マスタＩＣ Ｍ１によって送信されたデータリードコマンドに基づいて、ルーティング回路２１０、ＭＩＳＯインターフェース回路ＭＩＳＯ２１、およびＤＥインターフェース回路ＤＥ２１を介して、ターゲットデータＳｍｉｓｏ２１およびＤＥ信号Ｓｄｅ２１をマスタＩＣ Ｍ１に送り返す。ＤＥ信号Ｓｄｅ２１は、ターゲットデータＳｍｉｓｏ２１の有効なタイミングを示すことができる。
【0029】
デコード結果がデイジーチェーンＳＰＩ ＩＣ２００の排他的識別コードＩＤ＿２００およびブロードキャスト識別コードＩＤ＿ＣＭのいずれとも一致しない場合、コア回路２２０は、デイジーチェーンＳＰＩ ＩＣ２００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路ではないと判定することができる。したがって、コア回路２２０は、マスタＩＣ Ｍ１によって送信されたマスタ回路データＳｍｏｓｉ２２（例えば、コマンドまたはデータ）を無視しても（処理しなくても）よい。この場合、ルーティング回路２１０は、コア回路２２０の制御に基づいて、ＭＩＳＯインターフェース回路ＭＩＳＯ２２が受信したデータＳｍｉｓｏ２２をＭＩＳＯインターフェース回路ＭＩＳＯ２１に伝達することができ、ＤＥインターフェース回路ＤＥ２２が受信した信号Ｓｄｅ２２は、ＤＥインターフェース回路ＤＥ２１に伝達される。
【0030】
図２Ｂおよび図３を参照すると、排他的識別コードＩＤ＿２００が、デイジーチェーンＳＰＩ ＩＣ２００がデイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１である（ステップＳ３２０において、判定結果が「マスタＩＣ」である）ことを示す場合、デイジーチェーンＳＰＩ ＩＣ２００のコア回路２２０は、ステップＳ３６０およびステップＳ３７０を実行することができる。図３に示されるステップＳ３６０およびステップＳ３７０については、図２Ｂに示される適用シナリオを参照されたい。図２Ｂに示すシナリオでは、すなわち、デイジーチェーンＳＰＩ ＩＣ２００がデイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１である場合、コア回路２２０は、ルーティング回路２１０およびクロックインターフェース回路ＳＣＬ２２を介して、デイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣ Ｓ１～Ｓｎにクロック信号Ｓｓｃ２１を出力することができる。
【0031】
ステップＳ３６０において、コア回路２２０は、ルーティング回路２１０およびチップ選択インターフェース回路ＣＳ２２を介してデイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣ Ｓ１～Ｓｎにチップ選択信号Ｓｃｓ２１（チップ選択信号ｃｓ）を出力して、ターゲットスレーブ回路を指定／選択することができる。加えて、コア回路２２０は、ルーティング回路２１０およびＭＯＳＩインターフェース回路ＭＯＳＩ２２を介して、マスタ回路データＳｍｏｓｉ２１（コマンドｍｏｓｉ）をターゲットスレーブ回路に出力してターゲットデータを読み取ることができる。ターゲットスレーブ回路は、コア回路２２０のコマンド（マスタ回路データＳｍｏｓｉ２１）に応答して、信号Ｓｄｅ２２（ＤＥ信号）およびデータＳｍｉｓｏ２２（ターゲットデータ）をデイジーチェーンＳＰＩ ＩＣ２００に送り返す。
【0032】
ステップＳ３７０において、コア回路２２０は、ルーティング回路２１０、ＤＥインターフェース回路ＤＥ２２、およびＭＩＳＯインターフェース回路ＭＩＳＯ２２を介して、ターゲットスレーブ回路が出力した信号Ｓｄｅ２２（ＤＥ信号）およびデータＳｍｉｓｏ２２（ターゲットデータ）を受信する。ターゲットスレーブ回路は、チップ選択信号Ｓｃｓ２１に対応する。ＳＰＩプロトコルをカスタマイズして信号Ｓｄｅ２２（ＤＥ信号）を追加することによって、コア回路２２０は、スレーブＩＣ Ｓ１～Ｓｎのうちのいずれか１つによって送り返されるデータのタイミングを取得することができる。信号Ｓｄｅ２２（ＤＥ信号）に基づいて、コア回路２２０がコマンドを送信した後、データＳｍｉｓｏ２２（ターゲットデータ）を待つためにアイドル状態である必要がない。コマンドが送信された後、コア回路２２０は、信号Ｓｄｅ２２（ＤＥ信号）が有効なデータＳｍｉｓｏ２２（ターゲットデータ）の到着を促すまで、他のことを行うことができる。したがって、コア回路２２０は、スレーブＩＣ Ｓ１～Ｓｎを効率的に制御することができる。
【0033】
図４は、本開示の別の実施形態によるデイジーチェーンＳＰＩ集積回路４００の回路ブロックの概略図である。図４に示されるデイジーチェーンＳＰＩ集積回路４００は、ＤＥインターフェース回路ＤＥ２１と、ＤＥインターフェース回路ＤＥ２２と、ＭＯＳＩインターフェース回路ＭＯＳＩ２１と、ＭＯＳＩインターフェース回路ＭＯＳＩ２２と、ＭＯＳＩインターフェース回路ＭＯＳＩ２３と、ＭＯＳＩインターフェース回路ＭＯＳＩ２４と、ＭＩＳＯインターフェース回路ＭＩＳＯ２１と、ＭＩＳＯインターフェース回路ＭＩＳＯ２２と、ＭＩＳＯインターフェース回路ＭＩＳＯ２３と、ＭＩＳＯインターフェース回路ＭＩＳＯ２４と、チップ選択インターフェース回路ＣＳ２１と、チップ選択インターフェース回路ＣＳ２２と、クロックインターフェース回路ＳＣＬ２１と、クロックインターフェース回路ＳＣＬ２２と、ルーティング回路２１０と、コア回路２２０と、を含む。図４に示されるデイジーチェーンＳＰＩ集積回路４００、ＤＥインターフェース回路ＤＥ２１、ＤＥインターフェース回路ＤＥ２２、ＭＯＳＩインターフェース回路ＭＯＳＩ２１、ＭＯＳＩインターフェース回路ＭＯＳＩ２２、ＭＩＳＯインターフェース回路ＭＩＳＯ２１、ＭＩＳＯインターフェース回路ＭＩＳＯ２２、チップ選択インターフェース回路ＣＳ２１、チップ選択インターフェース回路ＣＳ２２、クロックインターフェース回路ＳＣＬ２１、クロックインターフェース回路ＳＣＬ２２、ルーティング回路２１０、およびコア回路２２０は、図２Ａおよび図２ＢにおけるデイジーチェーンＳＰＩ ＩＣ２００、ＤＥインターフェース回路ＤＥ２１、ＤＥインターフェース回路ＤＥ２２、ＭＯＳＩインターフェース回路ＭＯＳＩ２１、ＭＯＳＩインターフェース回路ＭＯＳＩ２２、ＭＩＳＯインターフェース回路ＭＩＳＯ２１、ＭＩＳＯインターフェース回路ＭＩＳＯ２２、チップ選択インターフェース回路ＣＳ２１、チップ選択インターフェース回路ＣＳ２２、クロックインターフェース回路ＳＣＬ２１、クロックインターフェース回路ＳＣＬ２２、ルーティング回路２１０、およびコア回路２２０の関連する説明を参照することによって類推することができ、本明細書では繰り返さない。実際の設計に基づいて、一部の実施形態では、図２Ａおよび図２Ｂに示されるルーティング回路２１０およびコア回路２２０の実施態様の詳細は、図４に示されるルーティング回路２１０およびコア回路２２０の関連する説明を参照することによって類推することができる。
【0034】
図４に示す実施形態では、コア回路２２０は、マスタモードコア回路２２１およびスレーブモードコア回路２２２を含む。マスタモードコア回路２２１およびスレーブモードコア回路２２２は、ルーティング回路２１０に結合されている。チップ識別ピンＩＤ２１の排他的識別コードに基づいて、デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１として使用される場合、マスタモードコア回路２２１を有効にすることができ、スレーブモードコア回路２２２を無効にすることができる。デイジーチェーンＳＰＩ集積回路４００がスレーブＩＣ Ｓ１～Ｓｎのうちの１つとして使用される場合、マスタモードコア回路２２１を無効にすることができ、スレーブモードコア回路２２２を有効にすることができる。
【0035】
図４に示す実施形態では、ルーティング回路２１０は、ラッチ回路Ｌ１、マルチプレクサＭｕｘ１、ラッチ回路Ｌ３、およびマルチプレクサＭｕｘ３を含む。ラッチ回路Ｌ１の入力端子は、ＤＥインターフェース回路ＤＥ２２の出力端子に結合されている。マルチプレクサＭｕｘ１の第１の入力端子は、コア回路２２０のスレーブモードコア回路２２２に結合されている。マルチプレクサＭｕｘ１の第２の入力端子は、ラッチ回路Ｌ１の出力端子に結合されている。マルチプレクサＭｕｘ１の出力端子は、ＤＥインターフェース回路ＤＥ２１の入力端子に結合されている。デイジーチェーンＳＰＩ集積回路４００がスレーブＩＣ Ｓ１～Ｓｎのうちの１つとして使用され、デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路である場合、マルチプレクサＭｕｘ１の出力端子は、マルチプレクサＭｕｘ１の第１の入力端子に選択的に結合され、すなわち、スレーブモードコア回路２２２は、ＤＥインターフェース回路ＤＥ２１の入力端子に選択的に結合される。デイジーチェーンＳＰＩ集積回路４００がターゲットスレーブ回路ではない場合、マルチプレクサＭｕｘ１の出力端子は、マルチプレクサＭｕｘ１の第２の入力端子に選択的に結合され、すなわち、ラッチ回路Ｌ１の出力端子は、ＤＥインターフェース回路ＤＥ２１の入力端子に選択的に結合される。
【0036】
ラッチ回路Ｌ３の入力端子は、ＭＩＳＯインターフェース回路ＭＩＳＯ２２の出力端子に結合されている。マルチプレクサＭｕｘ３の第１の入力端子は、コア回路２２０のスレーブモードコア回路２２２に結合されている。マルチプレクサＭｕｘ３の第２の入力端子は、ラッチ回路Ｌ３の出力端子に結合されている。マルチプレクサＭｕｘ３の出力端子は、ＭＩＳＯインターフェース回路ＭＩＳＯ２１の入力端子に結合されている。デイジーチェーンＳＰＩ集積回路４００がスレーブＩＣ Ｓ１～Ｓｎのうちの１つとして使用され、デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路である場合、マルチプレクサＭｕｘ３の出力端子は、マルチプレクサＭｕｘ３の第１の入力端子に選択的に結合され、すなわち、スレーブモードコア回路２２２は、ＭＩＳＯインターフェース回路ＭＩＳＯ２１の入力端子に選択的に結合される。デイジーチェーンＳＰＩ集積回路４００がターゲットスレーブ回路ではない場合、マルチプレクサＭｕｘ３の出力端子は、マルチプレクサＭｕｘ３の第２の入力端子に選択的に結合され、すなわち、ラッチ回路Ｌ３の出力端子は、ＭＩＳＯインターフェース回路ＭＩＳＯ２１の入力端子に選択的に結合される。
【0037】
図４に示す実施形態では、ルーティング回路２１０は、ラッチ回路Ｌ５およびマルチプレクサＭｕｘ５をさらに含む。ラッチ回路Ｌ５の入力端子は、ＭＩＳＯインターフェース回路ＭＩＳＯ２３の出力端子に結合されている。マルチプレクサＭｕｘ５の第１の入力端子は、コア回路２２０のマスタモードコア回路２２１に結合されている。マルチプレクサＭｕｘ５の第２の入力端子は、ラッチ回路Ｌ５の出力端子に結合されている。マルチプレクサＭｕｘ５の出力端子は、ＭＩＳＯインターフェース回路ＭＩＳＯ２４の入力端子に結合されている。デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１である場合、マルチプレクサＭｕｘ５の出力端子は、マルチプレクサＭｕｘ５の第１の入力端子に選択的に結合され、すなわち、マスタモードコア回路２２１は、ＭＩＳＯインターフェース回路ＭＩＳＯ２４の入力端子に選択的に結合される。デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１ではない場合、マルチプレクサＭｕｘ５の出力端子は、マルチプレクサＭｕｘ５の第２の入力端子に選択的に結合され、すなわち、ラッチ回路Ｌ５の出力端子は、ＭＩＳＯインターフェース回路ＭＩＳＯ２４の入力端子に選択的に結合される。
【0038】
図４に示す実施形態では、ルーティング回路２１０は、ラッチ回路Ｌ４およびマルチプレクサＭｕｘ４をさらに含む。ラッチ回路Ｌ４の入力端子は、ＭＯＳＩインターフェース回路ＭＯＳＩ２１の出力端子に結合されている。マルチプレクサＭｕｘ４の第１の入力端子は、コア回路２２０のマスタモードコア回路２２１に結合される。マルチプレクサＭｕｘ４の第２の入力端子は、ラッチ回路Ｌ４の出力端子に結合されている。マルチプレクサＭｕｘ４の出力端子は、ＭＯＳＩインターフェース回路ＭＯＳＩ２２の入力端子に結合されている。デイジーチェーンＳＰＩ集積回路４００がデイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１である場合、マルチプレクサＭｕｘ４の出力端子は、マルチプレクサＭｕｘ４の第１の入力端子に選択的に結合され、すなわち、マスタモードコア回路２２１は、ＭＯＳＩインターフェース回路ＭＯＳＩ２２の入力端子に選択的に結合される。デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１ではない場合、マルチプレクサＭｕｘ４の出力端子は、マルチプレクサＭｕｘ４の第２の入力端子に選択的に結合され、すなわち、ラッチ回路Ｌ４の出力端子は、ＭＯＳＩインターフェース回路ＭＯＳＩ２２の入力端子に選択的に結合される。
【0039】
図４に示す実施形態では、ルーティング回路２１０は、ラッチ回路Ｌ２およびマルチプレクサＭｕｘ２をさらに含む。ラッチ回路Ｌ２の入力端子は、ＭＯＳＩインターフェース回路ＭＯＳＩ２４の出力端子に結合されている。マルチプレクサＭｕｘ２の第１の入力端子は、コア回路２２０のスレーブモードコア回路２２２に結合されている。マルチプレクサＭｕｘ２の第２の入力端子は、ラッチ回路Ｌ２の出力端子に結合されている。マルチプレクサＭｕｘ２の出力端子は、ＭＯＳＩインターフェース回路ＭＯＳＩ２３の入力端子に結合されている。デイジーチェーンＳＰＩ集積回路４００がスレーブＩＣ Ｓ１～Ｓｎのうちの１つとして使用され、デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路である場合、マルチプレクサＭｕｘ２の出力端子は、マルチプレクサＭｕｘ２の第１の入力端子に選択的に結合され、すなわち、スレーブモードコア回路２２２は、ＭＯＳＩインターフェース回路ＭＯＳＩ２３の入力端子に選択的に結合される。デイジーチェーンＳＰＩ集積回路４００がターゲットスレーブ回路ではない場合、マルチプレクサＭｕｘ２の出力端子は、マルチプレクサＭｕｘ２の第２の入力端子に選択的に結合され、すなわち、ラッチ回路Ｌ２の出力端子は、ＭＯＳＩインターフェース回路ＭＯＳＩ２３の入力端子に選択的に結合される。
【0040】
図４に示す実施形態では、ルーティング回路２１０は、ラッチ回路Ｌ６およびマルチプレクサＭｕｘ６をさらに含む。ラッチ回路Ｌ６の入力端子は、チップ選択インターフェース回路ＣＳ２１の出力端子に結合されている。マルチプレクサＭｕｘ６の第１の入力端子は、コア回路２２０のマスタモードコア回路２２１に結合されている。マルチプレクサＭｕｘ６の第２の入力端子は、ラッチ回路Ｌ６の出力端子に結合されている。マルチプレクサＭｕｘ６の出力端子は、チップ選択インターフェース回路ＣＳ２２の入力端子に結合されている。デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１である場合、マルチプレクサＭｕｘ６の出力端子は、マルチプレクサＭｕｘ６の第１の入力端子に選択的に結合され、すなわち、マスタモードコア回路２２１は、チップ選択インターフェース回路ＣＳ２２の入力端子に選択的に結合される。デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１ではない場合、マルチプレクサＭｕｘ６の出力端子は、マルチプレクサＭｕｘ６の第２の入力端子に選択的に結合され、すなわち、ラッチ回路Ｌ６の出力端子は、チップ選択インターフェース回路ＣＳ２２の入力端子に選択的に結合される。
【0041】
図４に示す実施形態では、ルーティング回路２１０は、マルチプレクサＭｕｘ７をさらに含む。マルチプレクサＭｕｘ７の第１の入力端子は、コア回路２２０のマスタモードコア回路２２１に結合されている。マルチプレクサＭｕｘ７の第２の入力端子は、クロックインターフェース回路ＳＣＬ２１の出力端子に結合されている。マルチプレクサＭｕｘ７の出力端子は、クロックインターフェース回路ＳＣＬ２２の入力端子に結合されている。デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１である場合、マルチプレクサＭｕｘ７の出力端子は、マルチプレクサＭｕｘ７の入力端子に選択的に結合され、すなわち、マスタモードコア回路２２１は、クロックインターフェース回路ＳＣＬ２２の入力端子に選択的に結合される。デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１ではない場合、マルチプレクサＭｕｘ７の出力端子は、マルチプレクサＭｕｘ７の第２の入力端子に選択的に結合され、クロックインターフェース回路ＳＣＬ２１の出力端子は、クロックインターフェース回路ＳＣＬ２２の入力端子に選択的に結合される。
【0042】
デイジーチェーンＳＰＩ集積回路４００がデイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１である場合、マスタモードコア回路２２１は、ルーティング回路２１０のマルチプレクサＭｕｘ６およびチップ選択インターフェース回路ＣＳ２２を介してデイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣ Ｓ１～Ｓｎにチップ選択信号Ｓｃｓ２１を出力することができ、マスタモードコア回路２２１は、ルーティング回路２１０およびＭＩＳＯインターフェース回路ＭＩＳＯ２２を介して、チップ選択信号Ｓｃｓ２１に対応するターゲットスレーブ回路のターゲットデータを読み取ることができる。デイジーチェーンＳＰＩ集積回路４００がデイジーチェーンＳＰＩアーキテクチャ１００のスレーブＩＣ Ｓ１～Ｓｎのうちの１つであり、デイジーチェーンＳＰＩ集積回路４００がマスタＩＣ Ｍ１によって選択されたターゲットスレーブ回路である場合、スレーブモードコア回路２２２は、ルーティング回路２１０のマルチプレクサＭｕｘ１およびＤＥインターフェース回路ＤＥ２１を介してデイジーチェーンＳＰＩアーキテクチャ１００のマスタＩＣ Ｍ１にＤＥ信号Ｓｄｅ２１を出力することができ、スレーブモードコア回路２２２は、ＤＥ信号Ｓｄｅ２１のタイミングに基づいてルーティング回路および第１のＭＩＳＯインターフェース回路を介してターゲットデータＳｍｉｓｏ２１をマスタＩＣ Ｍ１に送り返すことができる。
【0043】
本実施形態のデイジーチェーンＳＰＩ集積回路４００は、図１に示されるデイジーチェーンＳＰＩアーキテクチャ１００に適用可能である。デイジーチェーンＳＰＩアーキテクチャ１００、すなわち、マルチチップ・カスケード・アーキテクチャにおいて、スレーブＩＣ Ｓ１～Ｓｎは、デイジーチェーンを形成するように直列に接続され、マスタＩＣ Ｍ１は、デイジーチェーンにおいて第１のスレーブＩＣ Ｓ１に接続される。実際の設計に基づいて、デイジーチェーンＳＰＩ集積回路４００は、マスタＩＣ Ｍ１またはスレーブＩＣ Ｓ１～Ｓｎのうちの１つとして使用されてもよい。デイジーチェーンＳＰＩ集積回路４００は、デイジーチェーンアーキテクチャを通じて、マルチチップシステムにおけるマルチドロップ駆動の問題を改善することができる。加えて、スレーブＩＣ Ｓ１～Ｓｎには、同一のブロードキャスト識別コードＩＤ＿ＣＭが１つ（または複数）追加的に付与／定義されてもよい。マスタＩＣ Ｍ１は、ブロードキャスト識別コードＩＤ＿ＣＭを用いて共有データをスレーブＩＣ Ｓ１～Ｓｎにブロードキャストすることができる。ブロードキャスト動作により、マスタＩＣ Ｍ１からスレーブＩＣ Ｓ１～Ｓｎへの送信性能を効果的に向上させることができる。また、スレーブＩＣ Ｓ１～Ｓｎは、ＤＥ信号をマスタＩＣ Ｍ１に伝達することができる。デイジーチェーンＳＰＩ集積回路４００を用いて、ＳＰＩプロトコルをカスタマイズしてＤＥ信号経路を追加することによって、異なるスレーブＩＣによって異なる時間に送り返されるデータの問題を効果的に解決することができる。
【0044】
異なる設計要件に従って、コア回路２２０、マスタモードコア回路２２１、および／またはスレーブモードコア回路２２２は、ハードウェア、ファームウェア、ソフトウェア（すなわち、プログラム）、またはそれらの組合せとして実施されてもよい。ハードウェアに関しては、コア回路２２０、マスタモードコア回路２２１、および／またはスレーブモードコア回路２２２は、集積回路上の論理回路で実施されてもよい。コア回路２２０、マスタモードコア回路２２１、および／またはスレーブモードコア回路２２２の関連する機能は、ハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ ＨＤＬまたはＶＨＤＬ）または他の適切なプログラミング言語を使用することによって、ハードウェアとして実施されてもよい。例えば、コア回路２２０、マスタモードコア回路２２１、および／またはスレーブモードコア回路２２２の関連する機能は、１つもしくは複数のコントローラ、マイクロコントローラ、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および／または他の処理ユニット内の様々な論理ブロック、モジュール、および回路において実施されてもよい。
【0045】
ソフトウェアおよび／またはファームウェアに関しては、コア回路２２０、マスタモードコア回路２２１、および／またはスレーブモードコア回路２２２の関連する機能は、プログラミングコードとして実施されてもよい。例えば、コア回路２２０、マスタモードコア回路２２１、および／またはスレーブモードコア回路２２２は、汎用プログラミング言語（例えば、Ｃ、Ｃ＋＋、またはアセンブリ言語）または他の適切なプログラミング言語を使用することによって実施されてもよい。プログラミングコードは、「非一過性コンピュータ可読媒体」に記録／記憶されてもよい。一部の実施形態では、例えば、非一過性コンピュータ可読媒体は、読み取り専用メモリ（ＲＯＭ）、半導体メモリ、プログラマブル論理回路、および／または記憶装置を含む。記憶装置は、ハードディスクドライブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）、または他の記憶装置を含む。中央処理装置（ＣＰＵ）、コントローラ、マイクロコントローラ、またはマイクロプロセッサは、非一過性コンピュータ可読媒体からのプログラミングコードにアクセスして実行することができ、それによって、コア回路２２０、マスタモードコア回路２２１、および／またはスレーブモードコア回路２２２の関連する機能が実施される。
【0046】
本開示は、上記の実施形態を参照して説明されたが、これらは、本開示を限定することは意図されていない。本開示の趣旨および範囲から逸脱することなく、記載された実施形態に対する修正および変更を行うことができることは、当業者には明らかであろう。したがって、本開示の範囲は、上記の詳細な説明によってではなく、添付の特許請求の範囲およびそれらの均等物によって定義される。
【産業上の利用可能性】
【0047】
本発明のデイジーチェーンＳＰＩ ＩＣおよびその動作方法は、大型タッチディスプレイＩＣ（ＬＴＤＩ）用途に適用することができる。
【符号の説明】
【0048】
２１：前の集積回路
２２：後続の集積回路
１００：デイジーチェーンＳＰＩアーキテクチャ
２００：デイジーチェーンＳＰＩ ＩＣ
２１０：ルーティング回路
２２０：コア回路
２２１：マスタモードコア回路
２２２：スレーブモードコア回路
ｃｓ：チップ選択信号
ＣＳ２１、ＣＳ２２：チップ選択インターフェース回路
ＤＥ１：データイネーブル（ＤＥ）信号
ＤＥ２１、ＤＥ２２：ＤＥインターフェース回路
ＩＤ２１：チップ識別ピン
ＩＤ＿ＣＭ：ブロードキャスト識別コード
ＩＤ＿２００、ＩＤ＿Ｍ、ＩＤ＿Ｓ１、ＩＤ＿Ｓ２、ＩＤ＿Ｓ３、ＩＤ＿Ｓｎ：排他的識別コード
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６：ラッチ回路
Ｍ１：マスタＩＣ
ｍｉｓｏ：データ
ＭＩＳＯ２１、ＭＩＳＯ２２、ＭＩＳＯ２３、ＭＩＳＯ２４：ＭＩＳＯインターフェース回路
ｍｏｓｉ：コマンド（またはデータ）
ＭＯＳＩ２１、ＭＯＳＩ２２、ＭＯＳＩ２３、ＭＯＳＩ２４：ＭＯＳＩインターフェース回路
Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ３、Ｍｕｘ４、Ｍｕｘ５、Ｍｕｘ６、Ｍｕｘ７：マルチプレクサ
Ｓ１、Ｓ２、Ｓ３、Ｓｎ：スレーブＩＣ
Ｓ３１０～Ｓ３７０：ステップ
ｓｃｌ、Ｓｓｃ２１、Ｓｓｃ２２：クロック信号
ＳＣＬ２１、ＳＣＬ２２：クロックインターフェース回路
Ｓｃｓ２１、Ｓｃｓ２２：チップ選択信号
Ｓｄｅ２１：ＤＥ信号Ｓ
Ｓｄｅ２２：信号
Ｓｍｉｓｏ２１：ターゲットデータ
Ｓｍｉｓｏ２２：データ
Ｓｍｏｓｉ２１、Ｓｍｏｓｉ２２：マスタ回路データ
２２：後続の集積回路
１００：デイジーチェーンＳＰＩアーキテクチャ
２００：デイジーチェーンＳＰＩ ＩＣ
２１０：ルーティング回路
２２０：コア回路
２２１：マスタモードコア回路
２２２：スレーブモードコア回路
ｃｓ：チップ選択信号
ＣＳ２１、ＣＳ２２：チップ選択インターフェース回路
ＤＥ１：データイネーブル（ＤＥ）信号
ＤＥ２１、ＤＥ２２：ＤＥインターフェース回路
ＩＤ２１：チップ識別ピン
ＩＤ＿ＣＭ：ブロードキャスト識別コード
ＩＤ＿２００、ＩＤ＿Ｍ、ＩＤ＿Ｓ１、ＩＤ＿Ｓ２、ＩＤ＿Ｓ３、ＩＤ＿Ｓｎ：排他的識別コード
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６：ラッチ回路
Ｍ１：マスタＩＣ
ｍｉｓｏ：データ
ＭＩＳＯ２１、ＭＩＳＯ２２、ＭＩＳＯ２３、ＭＩＳＯ２４：ＭＩＳＯインターフェース回路
ｍｏｓｉ：コマンド（またはデータ）
ＭＯＳＩ２１、ＭＯＳＩ２２、ＭＯＳＩ２３、ＭＯＳＩ２４：ＭＯＳＩインターフェース回路
Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ３、Ｍｕｘ４、Ｍｕｘ５、Ｍｕｘ６、Ｍｕｘ７：マルチプレクサ
Ｓ１、Ｓ２、Ｓ３、Ｓｎ：スレーブＩＣ
Ｓ３１０～Ｓ３７０：ステップ
ｓｃｌ、Ｓｓｃ２１、Ｓｓｃ２２：クロック信号
ＳＣＬ２１、ＳＣＬ２２：クロックインターフェース回路
Ｓｃｓ２１、Ｓｃｓ２２：チップ選択信号
Ｓｄｅ２１：ＤＥ信号Ｓ
Ｓｄｅ２２：信号
Ｓｍｉｓｏ２１：ターゲットデータ
Ｓｍｉｓｏ２２：データ
Ｓｍｏｓｉ２１、Ｓｍｏｓｉ２２：マスタ回路データ
【図1】
【図2A】
【図2B】
【図3】
【図4】
【外国語明細書】
