▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023089940
(43)【公開日】2023-06-28
(54)【発明の名称】ゲートドライバ及びそれを含む表示装置
(51)【国際特許分類】
G09G 3/3266 20160101AFI20230621BHJP
G09G 3/20 20060101ALI20230621BHJP
G09G 3/3233 20160101ALI20230621BHJP
G09G 3/32 20160101ALI20230621BHJP
H05B 33/14 20060101ALI20230621BHJP
H10K 50/115 20230101ALI20230621BHJP
H10K 50/10 20230101ALI20230621BHJP
【ＦＩ】
G09G3/3266
G09G3/20 612K
G09G3/20 622E
G09G3/20 622G
G09G3/20 612E
G09G3/3233
G09G3/20 611A
G09G3/20 611C
G09G3/20 611J
G09G3/20 611D
G09G3/20 642C
G09G3/32 A
H05B33/14 Z
H10K50/115
H10K50/10
【審査請求】有
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022186261
(22)【出願日】2022-11-22
(31)【優先権主張番号】10-2021-0180412
(32)【優先日】2021-12-16
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】ノ， ジュンファン
(72)【発明者】
【氏名】ハ， ジェヨン
【テーマコード（参考）】
3K107
5C080
5C380
【Ｆターム（参考）】
3K107AA01
3K107AA05
3K107BB01
3K107CC31
3K107DD54
3K107DD57
3K107DD58
3K107HH05
5C080AA06
5C080AA07
5C080AA10
5C080BB05
5C080DD10
5C080DD25
5C080DD26
5C080FF03
5C080FF11
5C080HH09
5C080JJ02
5C080JJ03
5C080JJ04
5C380AA01
5C380AA02
5C380AA03
5C380AB06
5C380AB18
5C380AB24
5C380BA01
5C380BA08
5C380BA10
5C380BA19
5C380BA20
5C380BB08
5C380BB21
5C380CB01
5C380CB11
5C380CB16
5C380CB17
5C380CB20
5C380CB25
5C380CB26
5C380CB27
5C380CB31
5C380CB37
5C380CB40
5C380CC04
5C380CC07
5C380CC27
5C380CC33
5C380CC39
5C380CC41
5C380CC52
5C380CC65
5C380CC66
5C380CC77
5C380CD017
5C380CE04
5C380CE20
5C380CF07
5C380CF24
5C380CF43
5C380DA47
(57)【要約】 （修正有）
【課題】ゲート信号で発生し得るリップルを抑制して、画質が低下しない表示装置及びその駆動方法を提供する。
【解決手段】ゲート信号を複数のゲートラインに順次伝達する複数のステージ１３１を含むゲートドライバにおいて、各ステージ１３１は、ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）とゲートクロック信号ＧＣＬＫとの入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と第１の電圧とは反対の極性を有する第２の電圧を印加する入力回路１３１１、第１の電圧に対応した低電圧又は第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号ｇａｔｅ（ｎ）を生成し、生成されたｎ番目のゲート信号ｇａｔｅ（ｎ）をｎ番目のゲートラインＧＬ（ｎ）に出力する出力回路１３１２、及びｎ番目のゲートラインＧｌ（ｎ）と高電圧を供給する高電圧源との間に配置される安定化キャパシタＣｓを含む。
【選択図】図７
【解決手段】ゲート信号を複数のゲートラインに順次伝達する複数のステージ１３１を含むゲートドライバにおいて、各ステージ１３１は、ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）とゲートクロック信号ＧＣＬＫとの入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と第１の電圧とは反対の極性を有する第２の電圧を印加する入力回路１３１１、第１の電圧に対応した低電圧又は第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号ｇａｔｅ（ｎ）を生成し、生成されたｎ番目のゲート信号ｇａｔｅ（ｎ）をｎ番目のゲートラインＧＬ（ｎ）に出力する出力回路１３１２、及びｎ番目のゲートラインＧｌ（ｎ）と高電圧を供給する高電圧源との間に配置される安定化キャパシタＣｓを含む。
【選択図】図７
【特許請求の範囲】
【請求項1】
複数のゲートラインにゲート信号を順次伝達する複数のステージを含むゲートドライバにおいて、
各ステージは、
ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号と、ゲートクロック信号の入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、前記第１の電圧とは反対の極性を有する第２の電圧を印加する入力回路；
前記第１の電圧に対応した低電圧又は前記第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成された前記ｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路；及び
前記ｎ番目のゲートラインと、前記高電圧を供給する高電圧源との間に配置された安定化キャパシタを含む、ゲートドライバ。
各ステージは、
ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号と、ゲートクロック信号の入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、前記第１の電圧とは反対の極性を有する第２の電圧を印加する入力回路；
前記第１の電圧に対応した低電圧又は前記第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成された前記ｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路；及び
前記ｎ番目のゲートラインと、前記高電圧を供給する高電圧源との間に配置された安定化キャパシタを含む、ゲートドライバ。
【請求項2】
前記ゲートクロック信号は、前記ｎ－１番目のゲート信号が、高電圧で入力される第１の期間中に、ロー状態を維持する、請求項１に記載のゲートドライバ。
【請求項3】
前記入力回路は、
前記ゲートクロック信号及び前記ｎ－１番目のゲート信号に応じて、前記Ｑノードに前記第１の電圧を印加させる第１の入力回路；及び
前記ｎ－１番目のゲート信号に応じて、前記ＱＢノードに前記第２の電圧を印加させる第２の入力回路を含む、請求項１に記載のゲートドライバ。
前記ゲートクロック信号及び前記ｎ－１番目のゲート信号に応じて、前記Ｑノードに前記第１の電圧を印加させる第１の入力回路；及び
前記ｎ－１番目のゲート信号に応じて、前記ＱＢノードに前記第２の電圧を印加させる第２の入力回路を含む、請求項１に記載のゲートドライバ。
【請求項4】
前記第１の入力回路は、前記ｎ－１番目のゲートラインに接続された第１の電極、前記Ｑノードに接続された第２の電極、及び前記ゲートクロック信号を伝達するクロック信号ラインに接続されたゲート電極を備えた第１のスイッチを含む、請求項３に記載のゲートドライバ。
【請求項5】
前記第２の入力回路は、
前記ゲートクロック信号を伝達する前記クロック信号ラインに接続された第１の電極、前記ＱＢノードに接続された第２の電極、及び第１のノードに接続されたゲート電極を備えた第２のスイッチ；
前記第１のノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ｎ－１番目のゲートラインに接続されたゲート電極を備えた第３のスイッチ；
前記Ｑノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第４のスイッチ；及び
前記クロック信号ラインに接続された第１の電極、及び前記第１のノードに接続された第２の電極を備えた第１のキャパシタを含む、請求項４に記載のゲートドライバ。
前記ゲートクロック信号を伝達する前記クロック信号ラインに接続された第１の電極、前記ＱＢノードに接続された第２の電極、及び第１のノードに接続されたゲート電極を備えた第２のスイッチ；
前記第１のノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ｎ－１番目のゲートラインに接続されたゲート電極を備えた第３のスイッチ；
前記Ｑノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第４のスイッチ；及び
前記クロック信号ラインに接続された第１の電極、及び前記第１のノードに接続された第２の電極を備えた第１のキャパシタを含む、請求項４に記載のゲートドライバ。
【請求項6】
前記出力回路は、
前記Ｑノードに出力された前記第１の電圧に対応して、前記低電圧を選択的に前記ｎ番目のゲートラインに出力する第１の出力回路；及び
前記ＱＢノードに出力された前記第２の電圧に対応して、前記高電圧を選択的に前記ｎ番目のゲートラインに出力する第２の出力回路を含む、請求項１に記載のゲートドライバ。
前記Ｑノードに出力された前記第１の電圧に対応して、前記低電圧を選択的に前記ｎ番目のゲートラインに出力する第１の出力回路；及び
前記ＱＢノードに出力された前記第２の電圧に対応して、前記高電圧を選択的に前記ｎ番目のゲートラインに出力する第２の出力回路を含む、請求項１に記載のゲートドライバ。
【請求項7】
前記第１の出力回路は、前記低電圧源に接続された第１の電極、前記ｎ番目のゲートラインに接続された第２の電極、及び前記Ｑノードに接続されたゲート電極を備えた第５のスイッチを含む、請求項６に記載のゲートドライバ。
【請求項8】
前記第２の出力回路は、
前記高電圧源に接続された第１の電極、前記ｎ番目のゲートラインに接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第６のスイッチと、
前記第６のスイッチのゲート電極に接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記Ｑノードに接続されたゲート電極を備えた第７のスイッチと、を含む、請求項７に記載のゲートドライバ。
前記高電圧源に接続された第１の電極、前記ｎ番目のゲートラインに接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第６のスイッチと、
前記第６のスイッチのゲート電極に接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記Ｑノードに接続されたゲート電極を備えた第７のスイッチと、を含む、請求項７に記載のゲートドライバ。
【請求項9】
複数のデータライン、複数のゲートライン、複数のエミッションライン、並びに前記複数のデータライン、前記複数のゲートライン及び前記複数のエミッションラインに接続された複数の画素を含む表示パネル；
前記複数のデータラインに接続されて、前記複数のデータラインにデータ信号を印加するデータドライバ；及び
前記複数のゲートラインと前記複数のエミッションラインに接続され、前記複数のゲートラインにゲート信号を、前記複数のエミッションラインにエミッション信号をそれぞれ印加するゲートドライバを含み、
前記ゲートドライバは、前記複数のゲートラインに前記ゲート信号を順次伝達する複数のステージを含み、
各ステージは、
ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号と、ゲートクロック信号の入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、前記第１の電圧とは極性の異なる第２の電圧を印加する入力回路；
前記第１の電圧に対応した低電圧又は前記第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成された前記ｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路；及び
前記ｎ番目のゲートラインと、前記高電圧を供給する高電圧源との間に配置された安定化キャパシタを含む、表示装置。
前記複数のデータラインに接続されて、前記複数のデータラインにデータ信号を印加するデータドライバ；及び
前記複数のゲートラインと前記複数のエミッションラインに接続され、前記複数のゲートラインにゲート信号を、前記複数のエミッションラインにエミッション信号をそれぞれ印加するゲートドライバを含み、
前記ゲートドライバは、前記複数のゲートラインに前記ゲート信号を順次伝達する複数のステージを含み、
各ステージは、
ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号と、ゲートクロック信号の入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、前記第１の電圧とは極性の異なる第２の電圧を印加する入力回路；
前記第１の電圧に対応した低電圧又は前記第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成された前記ｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路；及び
前記ｎ番目のゲートラインと、前記高電圧を供給する高電圧源との間に配置された安定化キャパシタを含む、表示装置。
【請求項10】
前記ゲートクロック信号は、前記ｎ－１番目のゲート信号が、高電圧で入力される第１の期間にロー状態を維持する、請求項９に記載の表示装置。
【請求項11】
前記入力回路は、
前記ゲートクロック信号及び前記ｎ－１番目のゲート信号に応じて、前記Ｑノードに前記第１の電圧を印加させる第１の入力回路；及び
前記ｎ－１番目のゲート信号に応じて、前記ＱＢノードに前記第２の電圧を印加させる第２の入力回路を含む、請求項９に記載の表示装置。
前記ゲートクロック信号及び前記ｎ－１番目のゲート信号に応じて、前記Ｑノードに前記第１の電圧を印加させる第１の入力回路；及び
前記ｎ－１番目のゲート信号に応じて、前記ＱＢノードに前記第２の電圧を印加させる第２の入力回路を含む、請求項９に記載の表示装置。
【請求項12】
前記第１の入力回路は、前記ｎ－１番目のゲートラインに接続された第１の電極、前記Ｑノードに接続された第２の電極、及び前記ゲートクロック信号を伝達するクロック信号ラインに接続されたゲート電極を備えた第１のスイッチを含む、請求項１１に記載の表示装置。
【請求項13】
前記第２の入力回路は、
前記ゲートクロック信号を伝達する前記クロック信号ラインに接続された第１の電極、前記ＱＢノードに接続された第２の電極、及び第１のノードに接続されたゲート電極を備えた第２のスイッチ；
前記第１のノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ｎ－１番目のゲートラインに接続されたゲート電極を備えた第３のスイッチ；
前記Ｑノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第４のスイッチ；及び
前記クロック信号ラインに接続された第１の電極、及び前記第１のノードに接続された第２の電極を備えた第１のキャパシタを含む、請求項１２に記載の表示装置。
前記ゲートクロック信号を伝達する前記クロック信号ラインに接続された第１の電極、前記ＱＢノードに接続された第２の電極、及び第１のノードに接続されたゲート電極を備えた第２のスイッチ；
前記第１のノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ｎ－１番目のゲートラインに接続されたゲート電極を備えた第３のスイッチ；
前記Ｑノードに接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第４のスイッチ；及び
前記クロック信号ラインに接続された第１の電極、及び前記第１のノードに接続された第２の電極を備えた第１のキャパシタを含む、請求項１２に記載の表示装置。
【請求項14】
前記出力回路は、
前記Ｑノードに出力された前記第１の電圧に対応して、前記低電圧を選択的に前記ｎ番目のゲートラインに出力する第１の出力回路；及び
前記ＱＢノードに出力された前記第２の電圧に対応して、前記高電圧を選択的に前記ｎ番目のゲートラインに出力する第２の出力回路を含む、請求項９に記載の表示装置。
前記Ｑノードに出力された前記第１の電圧に対応して、前記低電圧を選択的に前記ｎ番目のゲートラインに出力する第１の出力回路；及び
前記ＱＢノードに出力された前記第２の電圧に対応して、前記高電圧を選択的に前記ｎ番目のゲートラインに出力する第２の出力回路を含む、請求項９に記載の表示装置。
【請求項15】
前記第１の出力回路は、前記低電圧源に接続された第１の電極、前記ｎ番目のゲートラインに接続された第２の電極、及び前記Ｑノードに接続されたゲート電極を備えた第５のスイッチを含む、請求項１４に記載の表示装置。
【請求項16】
前記第２の出力回路は、
前記高電圧源に接続された第１の電極、前記ｎ番目のゲートラインに接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第６のスイッチと、
前記第６のスイッチのゲート電極に接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記Ｑノードに接続されたゲート電極を備えた第７のスイッチと、を含む、請求項１４に記載の表示装置。
前記高電圧源に接続された第１の電極、前記ｎ番目のゲートラインに接続された第２の電極、及び前記ＱＢノードに接続されたゲート電極を備えた第６のスイッチと、
前記第６のスイッチのゲート電極に接続された第１の電極、前記高電圧源に接続された第２の電極、及び前記Ｑノードに接続されたゲート電極を備えた第７のスイッチと、を含む、請求項１４に記載の表示装置。
【請求項17】
前記各画素は、
第１のノードの電圧に対応して、第２のノードから第３のノードの方向に駆動電流を供給する駆動トランジスタ；
前記駆動電流を供給されて、光を発光する発光素子；
前記第１のノードと、駆動電圧を供給する駆動電源ラインとの間に配置され、前記第１のノードの電圧を維持するストレージキャパシタ；
第１のゲート信号に対応して、前記第１のノードと第３のノードとを電気的に接続する第１のトランジスタ；
第２のゲート信号に対応して、データ信号を前記第２のノードに選択的に伝達する第２のトランジスタ；
エミッション信号に対応して、駆動電圧を前記第２のノードに選択的に伝達する第３のトランジスタ；
前記エミッション信号に対応して、前記第３のノードと前記発光素子とを電気的に接続する第４のトランジスタ；
第３のゲート信号によって前記第３のノードに、第１の初期化電圧を供給する第５のトランジスタ；及び
前記第３のゲート信号によって前記発光素子のアノード電極に、第２の初期化電圧を供給する第６のトランジスタを含む、請求項９に記載の表示装置。
第１のノードの電圧に対応して、第２のノードから第３のノードの方向に駆動電流を供給する駆動トランジスタ；
前記駆動電流を供給されて、光を発光する発光素子；
前記第１のノードと、駆動電圧を供給する駆動電源ラインとの間に配置され、前記第１のノードの電圧を維持するストレージキャパシタ；
第１のゲート信号に対応して、前記第１のノードと第３のノードとを電気的に接続する第１のトランジスタ；
第２のゲート信号に対応して、データ信号を前記第２のノードに選択的に伝達する第２のトランジスタ；
エミッション信号に対応して、駆動電圧を前記第２のノードに選択的に伝達する第３のトランジスタ；
前記エミッション信号に対応して、前記第３のノードと前記発光素子とを電気的に接続する第４のトランジスタ；
第３のゲート信号によって前記第３のノードに、第１の初期化電圧を供給する第５のトランジスタ；及び
前記第３のゲート信号によって前記発光素子のアノード電極に、第２の初期化電圧を供給する第６のトランジスタを含む、請求項９に記載の表示装置。
【請求項18】
複数のゲートラインにゲート信号を順次伝達する複数のステージを含むゲートドライバを動作させるための方法であって、
各ステージは、
ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号と、ゲートクロック信号とを受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、前記第１の電圧とは反対の極性を有する第２の電圧とを印加する入力回路；
前記第１の電圧に対応した低電圧又は前記第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成された前記ｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路；及び
前記ｎ番目のゲートラインと前記高電圧を供給する高電圧源との間に配置された安定化キャパシタ、を含み、
前記方法が、
第１の期間に、前記ゲートドライバの前記複数のステージの前記ｎ－１番目のゲート信号を受け取るステージに、ハイ状態の前記ｎ－１番目のゲート信号と、ロー状態の前記ゲートクロック信号を伝達することと；
第２の期間に、前記ステージに、ロー状態の前記ｎ－１番目のゲート信号と、ハイ状態とロー状態を交互に繰り返す前記ゲートクロック信号を伝達することと
を含み、前記第１の期間と前記第２の期間が交互に発生する、方法。
各ステージは、
ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号と、ゲートクロック信号とを受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、前記第１の電圧とは反対の極性を有する第２の電圧とを印加する入力回路；
前記第１の電圧に対応した低電圧又は前記第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成された前記ｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路；及び
前記ｎ番目のゲートラインと前記高電圧を供給する高電圧源との間に配置された安定化キャパシタ、を含み、
前記方法が、
第１の期間に、前記ゲートドライバの前記複数のステージの前記ｎ－１番目のゲート信号を受け取るステージに、ハイ状態の前記ｎ－１番目のゲート信号と、ロー状態の前記ゲートクロック信号を伝達することと；
第２の期間に、前記ステージに、ロー状態の前記ｎ－１番目のゲート信号と、ハイ状態とロー状態を交互に繰り返す前記ゲートクロック信号を伝達することと
を含み、前記第１の期間と前記第２の期間が交互に発生する、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は、表示装置及びその駆動方法に関し、より詳細には、消費電力を低減し、画質を改善することができる表示装置及びその駆動方法を提供する。
【背景技術】
【0002】
情報化社会が発展するにつれて、映像を表示するための表示装置への要求が様々な形態で増加している。表示装置には、液晶表示装置（ＬＣＤ: Liquid Crystal Display device）、電界発光表示装置（ＥＬＤ; Electroluminescence Display device）などのような様々なタイプの表示装置が活用されている。
【0003】
また、電界発光表示装置（ＥＬＤ）には、クアンタムドット（ＱＤ： Quantum Dot）を含むクアンタムドット発光表示装置（Quantum-dot Light Emitting Display device）、無機発光表示装置（Inorganic Light Emitting Display device）、及び有機発光表示装置（Organic Light Emitting Display device）などが含まれ得る。
【0004】
表示装置は、マトリクス状に配列された複数の画素を含み、各画素は、ゲートラインとデータラインと接続され、順次ゲート信号に対応して、データ信号を伝達されて、映像を表示することができる。
【発明の概要】
【発明が解決しようとする課題】
【0005】
表示装置の各画素の回路が、徐々に複雑になっている。そして、ゲートラインは、寄生キャパシタによってリップルが発生し、このようなリップルにより、画質が低下するという問題があった。特に、電界発光表示装置の場合、各画素に含まれている駆動トランジスタの閾値電圧の偏差を補償した後に発光して、画質が低下することを防止することができる。このような表示装置は、複数のゲートラインを含み、ゲートラインが、ノイズ、駆動信号などの影響を受けて、ゲートラインで駆動されるゲート信号に、リップルが発生しやすい。そこで、本明細書の発明者らは、ゲート信号で発生し得るリップルを抑制して、画質が低下しない表示装置及びその駆動方法を提供するものである。
【0006】
以下に説明する本開示による解決課題は、前述の課題に限定されず、言及されていない他の課題は、以下の記載から当業者には明確に理解されるであろう。
【課題を解決するための手段】
【0007】
本明細書によるゲートドライバは、複数のゲートラインにゲート信号を順次伝達する複数のステージを含むゲートドライバであって、各ステージは、ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号とゲートクロック信号の入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、前記第１の電圧とは反対の極性を有する第２の電圧を印加する入力回路、第１の電圧に対応した低電圧又は前記第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成されたｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路、及び、ｎ番目のゲートラインと、高電圧を供給する高電圧源との間に配置される安定化キャパシタを含むゲートドライバとすることができる。
【0008】
本明細書による表示装置は、複数のデータライン、複数のゲートライン、複数のエミッションライン及び複数のデータライン、複数のゲートライン、複数のエミッションラインと接続された複数の画素を含む表示パネル、複数のデータラインに接続されて、データ信号を印加するデータドライバ、及び、複数のゲートラインと複数のゲートラインに接続されて、ゲート信号とエミッション信号をそれぞれ印加するゲートドライバ回路を含み、ゲートドライバは、複数のゲートラインにゲート信号を順次伝達する複数のステージを含み、各ステージは、ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号とゲートクロック信号を入力され、ＱノードとＱＢノードにそれぞれ第１の電圧と、第１の電圧とは極性の異なる第２の電圧を印加する入力回路、第１の電圧に対応した低電圧又は第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成されたｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路、及び、ｎ番目のゲートラインと、高電圧を供給する高電圧源との間に配置される安定化キャパシタを含むことができる。
【発明の効果】
【0009】
本明細書の実施形態によれば、ゲート信号から発生するリップルを抑制することで、表示装置の画質が低下することを防止することができる。
【0010】
本明細書に開示された実施形態の効果は、前記の効果に限定されない。さらに、本明細書に開示された実施形態は、前記に記載されていない他の効果を発生する可能性があり、これは、以下の説明から当業者には明確に理解されるであろう。
【図面の簡単な説明】
【0011】
【図1】本明細書の一実施形態による表示装置を示す構造図である。
【図2】本明細書の実施形態による表示装置に採用された画素を示す回路図である。
【図5】画素に伝達される第１のゲート信号と第２のゲート信号との波形を示すタイミング図である。
【図6】本明細書の実施形態によるゲートドライバを示す構造図である。
【発明を実施するための形態】
【0012】
本明細書の利点及び特徴、及びそれらを達成する方法は、添付の図面と共に詳細に後述される実施形態を参照することによって明らかになるであろう。しかしながら、本明細書は、以下に開示される実施形態に限定されるものではなく、様々な形態で実施されるべきであり、単に本実施形態は、本明細書の開示を完全にし、本明細書が属する技術分野における通常の知識を有する者に、発明の範囲を完全に知らせるために提供されるものであり、本明細書は、特許請求の範囲によって定義されるだけである。
【0013】
本開示の実施形態を説明するための図面に開示された形状、サイズ、比率、角度、数などは、例示的なものであり、本明細書が図示の事項に限定されない。明細書全般にわたって、同じ参照番号は、同じ構成要素を指す。なお、本発明を説明するに当たって、関連する公知の技術の具体的な説明が、本開示の要旨を曖昧にすることがあると判断される場合、その詳細な説明は省略する。本明細書上で言及した「含む」、「有する」、「行われる」などが使用される場合、「～のみ」が使用されない限り、他の部分が追加されてもよい。構成要素を単数として表現した場合に、特に明示的な記載事項のない限り、複数を含む場合を含む。
【0014】
構成要素を解釈する際には、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。
【0015】
位置関係の説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」など、２つの部分の位置関係を説明する場合、「直ちに」又は「直接」が使用されていない限り、２つの部分の間に１つ以上の他の部分が配置されてもよい。
【0016】
時間関係の説明である場合、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで、時間的先後関係を説明する場合、「直ちに」又は「直接」が使用されていない限り、連続していない場合を含むこともできる。
【0017】
信号の流れ関係の説明である場合、例えば、「ＡノードからＢノードへ信号が伝達される」の場合でも、「直ちに」又は「直接」が使用されない限り、Ａノードから他のノードを経て、Ｂノードに信号が伝達される場合を含むことができる。
【0018】
様々な構成要素を説明するために、第１、第２などが使用されるが、これらの構成要素は、これらの用語によって限定されない。これらの用語は、１つの構成要素のみを他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１の構成要素は、本明細書の技術的思想内で第２の構成要素であってもよい。
【0019】
本明細書の様々な実施形態のそれぞれの特徴は、部分的又は全体的に互いに結合又は組み合わせが可能であり、技術的に様々な連動及び駆動が可能であり、各実施形態は、互いに独立して実施可能であり、関連して一緒に実施される場合もある。
【0020】
本明細書の実施形態は、複数のゲートラインにゲート信号を順次伝達する複数のステージを含むゲートドライバにおいて、各ステージは、
【0021】
ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号と、ゲートクロック信号との入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、第１の電圧とは反対の極性を有する第２の電圧を印加する入力回路、第１の電圧に対応した低電圧又は第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成されたｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路、及び、ｎ番目のゲートラインと、高電圧を供給する高電圧源との間に配置される安定化キャパシタを含むゲートドライバを提供することができる。
【0022】
また、前記ゲートクロック信号は、前記ｎ－１番目のゲート信号が、高電圧で入力される第１の期間中に、ロー状態を維持することができる。
【0023】
また、前記入力回路は、ゲートクロック信号及びｎ－１番目のゲート信号に応じて、Ｑノードに前記第１の電圧が印加されるようにする第１の入力回路、及び、ｎ－１番目のゲート信号に応じて、ＱＢノードに前記第２の電圧が印加されるようにする第２の入力回路を含むことができる。
【0024】
また、前記第１の入力回路は、ｎ－１番目のゲートラインに接続された第１の電極、Ｑノードに接続された第２の電極、及びゲートクロック信号を伝達するクロック信号ラインに接続されたゲート電極を備えた第１のスイッチを含み、前記第２の入力回路は、ゲートクロックを伝達するクロック信号ラインに接続された第１の電極、ＱＢノードに接続された第２の電極、及び第１のノードに接続されたゲート電極を備えた第２のスイッチ、第１のノードに接続された第１の電極、高電圧源に接続された第２の電極、及びｎ－１番目のゲートラインに接続されたゲート電極を備えた第３のスイッチ、Ｑノードに接続された第１の電極、高電圧源に接続された第２の電極、及びＱＢノードに接続されたゲート電極を備えた第４のスイッチ、及び、クロック信号ラインに接続された第１の電極及び第１のノードに接続された２の電極を備えた第１のキャパシタを含むことができる。
【0025】
また、前記出力回路は、Ｑノードに印加された第１の電圧に対応して、低電圧を選択的にｎ番目のゲートラインに出力する第１の出力回路、及び、ＱＢノードに印加された第２の電圧に対応して、高電圧を選択的にｎ番目のゲートラインに出力する第２の出力回路を含むことができる。
【0026】
また、第１の出力回路は、第１の電極が低電圧源に接続され、第２の電極がｎ番目のゲートラインに接続され、ゲート電極がＱノードに接続される第５のスイッチを含み、第２の出力回路は、第１の電極が高電圧源に接続され、第２の電極がｎ番目のゲートラインに接続され、ゲート電極がＱＢノードに接続される第６のスイッチ、及び、第１の電極が第６のスイッチのゲートに接続され、第２の電極が高電圧源に接続され、ゲート電極がＱノードに接続される第７のスイッチを含むことができる。
【0027】
本明細書の実施形態は、複数のデータライン、複数のゲートライン、複数のエミッションライン、並びに複数のデータライン、複数のゲートライン及び複数のエミッションラインに接続された複数の画素を含む表示パネル、複数のデータラインに接続されて、前記複数のデータラインにデータ信号を印加するデータドライバ、及び、複数のゲートラインと複数のエミッションラインに接続されて、ゲート信号とエミッション信号をそれぞれ印加するゲートドライバ回路を含み、ゲートドライバは、複数のゲートラインにゲート信号を順次伝達する複数のステージを含み、各ステージは、ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号とゲートクロック信号の入力を受け取り、ＱノードとＱＢノードにそれぞれ第１の電圧と、第１の電圧とは極性の異なる第２の電圧を印加する入力回路、第１の電圧に対応した低電圧又は第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号を生成し、生成されたｎ番目のゲート信号を、ｎ番目のゲートラインに出力する出力回路、及び、ｎ番目のゲートラインと、高電圧を供給する高電圧源との間に配置される安定化キャパシタを含む表示装置を提供することができる。
【0028】
また、ゲートクロック信号は、前記ｎ－１番目のゲート信号が、高電圧で入力される第１の期間にロー状態を維持することができる。
【0029】
また、前記入力回路は、ゲートクロック信号に対応して、ｎ－１番目のゲート信号によってＱノードに伝達されるようにして、Ｑノードに第１の電圧を印加させる第１の入力回路、及び、ｎ－１番目のゲート信号に対応して、ＱＢノードに第２の電圧を印加させる第２の入力回路を含むことができる。
【0030】
また、前記第１の入力回路は、第１の電極が、ｎ－１番目のゲートラインに接続され、第２の電極がＱノードに接続され、ゲート電極がゲートクロック信号を伝達するクロック信号ラインに接続される第１のスイッチを含み、第２の入力回路は、第１の電極が、ゲートクロックを伝達するクロック信号ラインに接続され、第２の電極がＱＢノードに接続され、ゲート電極が第１のノードに接続される第２のスイッチ、第１の電極が第１のノードに接続され、第２の電極が高電圧源に接続され、ゲート電極がｎ－１番目のゲートラインに接続される第３のスイッチ、第１の電極がＱノードに接続され、第２の電極が高電圧源に接続され、ゲート電極が前記ＱＢノードに接続される第４のスイッチ、及び、第１の電極がクロック信号ラインに接続され、第２の電極が第１のノードに接続される第１のキャパシタを含むことができる。
【0031】
また、前記出力回路は、Ｑノードに伝達された第１の電圧に対応して、低電圧を選択的にｎ番目のゲートラインに出力する第１の出力回路、及び、ＱＢノードに伝達された第２の電圧に対応して、高電圧を選択的にｎ番目のゲートラインに出力する第２の出力回路を含むことができる。
【0032】
また、第１の出力回路は、第１の電極が低電圧源に接続され、第２の電極がｎ番目のゲートラインに接続され、ゲート電極がＱノードに接続される第５のスイッチを含み、第２の出力回路は、第１の電極が高電圧源に接続され、第２の電極がｎ番目のゲートラインに接続され、ゲート電極がＱＢノードに接続される第６のスイッチと、第１の電極が第６のスイッチのゲートに接続され、第２の電極が高電圧源に接続され、ゲート電極がＱノードに接続される第７のスイッチとを含むことができる。
【0033】
また、前記各画素は、第１のノードの電圧に対応して、第２のノードから第３のノードの方向に、駆動電流を供給する駆動トランジスタ、駆動電流を供給されて光を発光する発光素子、第１のノードと、駆動電圧を供給する駆動電源ラインとの間に配置され、前記第１のノードの電圧を維持するストレージキャパシタ、第１のゲート信号に対応して、前記第１のノードと前記第３のノードとを選択的に接続する第１のトランジスタ、第２のゲート信号に対応して、データ信号を第２のノードに選択的に伝達する第２のトランジスタ、エミッション信号に対応して、駆動電圧を第２のノードに選択的に伝達する第３のトランジスタ、エミッション信号に対応して、第３のノードと発光素子とを接続する第４のトランジスタ、第３のゲート信号により第３のノードに、第１の初期化電圧を供給する第５のトランジスタ、及び、第３のゲート信号により発光素子のアノード電極に、第２の初期化電圧を供給する第６のトランジスタを含むことができる。
【0034】
以下、添付の図面を参照して、本明細書の様々な実施形態を詳細に説明する。
【0035】
図１は、本明細書の一実施形態による表示装置を示す構造図である。
【0036】
図１を参照すると、表示装置１００は、表示パネル１１０、データドライバ１２０、ゲートドライバ１３０を含むことができる。また、表示装置１００は、タイミングコントローラ１４０を含むことができる。
【0037】
表示パネル１１０は、第１の方向に延びる複数のデータラインＤＬ１～ＤＬｍと、第２の方向に延びる複数のゲートラインＧＬ１～ＧＬｎとを含むことができる。ここで、第１の方向と第２の方向とは、直交してもよい。しかし、これに限定されるものではない。
【0038】
また、表示パネル１１０は、複数の画素１０１を含むことができる。複数の画素１０１は、ゲートラインＧＬ１～ＧＬｎを介して伝達されるゲート信号に対応して、データラインＤＬ１～ＤＬｍを介して伝達されるデータ信号を伝達されて、表示パネル１１０に映像を表示させることができる。また、複数の画素１０１は、第１の初期化信号と第２の初期化信号とに対応して初期化されてもよい。
【0039】
データドライバ１２０は、複数のデータラインＤＬ１～ＤＬｍに接続され、データ信号を複数のデータラインＤＬ１～ＤＬｍを介して、複数の画素１０１に供給することができる。データドライバ１２０は、複数のソースドライバを含むことができる。複数のソースドライバは、それぞれ集積回路で実現できる。
【0040】
ゲートドライバ１３０は、複数のゲートラインＧＬ１～ＧＬｎに接続され、ゲート信号を複数のゲートラインＧＬ１～ＧＬｎに供給することができる。ゲートラインを介して、ゲート信号を伝達された画素は、データ信号を伝達されてもよい。
【0041】
ゲートドライバ１３０は、表示パネル１１０の外部に配置されているものとして示されているが、これに限定されず、ゲートドライバ１３０は、表示パネル１１０に配置されてもよい。また、ゲートドライバ１３０は、表示パネル１１０に配置され、ゲート信号を出力するゲート信号発生部と、ゲート信号発生部に電圧とクロックを供給するレベルシフタとを含むことができる。また、ゲートドライバ１３０は、複数の集積回路で実現できる。
【0042】
なお、ゲートドライバ１３０は、表示パネル１１０の一側に配置されているものとして示しているが、これに限定されるものではなく、表示パネル１１０の両側に配置されてもよい。また、左側に配置されたゲートドライバは、奇数番目のゲートラインに接続され、表示パネル１１０の右側に配置されたゲートドライバは、偶数番目のゲートラインに接続されてもよい。
【0043】
また、ゲートドライバ１３０は、エミッション信号と初期化信号をそれぞれ複数の画素に順次供給することができる。
【0044】
また、タイミングコントローラ１４０は、データドライバ１２０とゲートドライバ１３０とを制御することができる。タイミングコントローラ１４０は、データドライバ１２０にデータ制御信号を供給し、ゲートドライバ１３０にゲート制御信号を供給することができる。データ制御信号又はゲート制御信号は、クロック、垂直同期信号、水平同期信号、スタートパルスを含むことができる。しかしながら、タイミングコントローラ１４０から出力される信号は、これに限定されない。
【0045】
タイミングコントローラ１４０は、データドライバ１２０に映像信号を供給することができる。データドライバ１２０は、タイミングコントローラ１４０から伝達された映像信号と、データ制御信号とを介して、データ信号を生成し、複数のデータラインＤＬ１～ＤＬｍにデータ信号を供給することができる。
【0046】
図２は、本明細書の実施形態による表示装置に採用された画素を示す回路図である。
【0047】
図２を参照すると、画素１０１は、駆動トランジスタＭＤ、発光素子ＥＤ、及びストレージキャパシタＣｓｔを含むことができる。
【0048】
駆動トランジスタＭＤは、第１のノードＮ１の電圧に対応して、第２のノードＮ２から第３のノードＮ３の方向に流れる駆動電流を生成することができる。第１のノードＮ１に伝達される電圧は、データ信号Ｖｄａｔａの電圧レベルに、駆動トランジスタＭＤの閾値電圧の電圧レベルが加算又は減算された電圧であり得る。
【0049】
駆動トランジスタＭＤは、第１の電極が第２のノードＮ２に接続され、第２の電極が第３のノードＮ３に接続され、ゲート電極が第１のノードＮ１に接続され得る。また、第２のノードＮ２には、選択的にデータ信号Ｖｄａｔａが伝達され、第２のノードＮ２に伝達されたデータ信号Ｖｄａｔａは、第３のノードＮ３を経由して、第１のノードＮ１に伝達できる。駆動トランジスタＭＤは、Ｎモス型のトランジスタであってもよい。
【0050】
駆動トランジスタＭＤは、第１のノードＮ１に伝達されたデータ信号Ｖｄａｔａに対応して、駆動電流を第２のノードＮ２から第３のノードＮ３の方向に流すことができる。
【0051】
発光素子ＥＤは、第２のノードＮ２から第３のノードＮ３の方向に流れる駆動電流を供給されて、光を発光することができる。発光素子ＥＤは、アノード電極、カソード電極、及びアノード電極とカソード電極との間に配置される発光層を含むことができる。
【0052】
発光素子ＥＤは、カソード電極にロー状態の第２の駆動電圧ＥＶＳＳが印加されており、アノード電極にハイ状態の電圧が印加されると、発光素子ＥＤのアノード電極からカソード電極の方向に電流が流れるようになる。発光素子ＥＤは、アノード電極からカソード電極の方向に流れる電流によって光を発光することができる。
【0053】
発光素子ＥＤは、有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）、無機発光ダイオード、又はクアンタムドット発光素子などであってもよい。この場合、発光素子ＥＤが有機発光ダイオードの場合、発光素子ＥＤにおける発光層ＥＬは、有機物が含まれている有機発光層を含むことができる。
【0054】
ストレージキャパシタＣｓｔは、第１のノードＮ１の電圧を維持することができる。第１のキャパシタＣｓｔは、第１のノードＮ１と、駆動電圧ＥＶＤＤを供給する駆動電源ラインＶＬｄとの間に配置され得る。
【0055】
画素１０１は、第１のトランジスタＭ１、第２のトランジスタＭ２、第３のトランジスタＭ３、第４のトランジスタＭ４、第５のトランジスタＭ５、第６のトランジスタＭ６を含むことができる。
【0056】
第１のトランジスタＭ１は、駆動トランジスタＭＤをダイオード接続状態にすることができる。第１のトランジスタＭ１は、第１の電極が第１のノードＮ１に接続され、第２の電極が第３のノードＮ３に接続され、ゲート電極が第１のゲートラインＧＬ３に接続され得る。第１のトランジスタＭ１は、第１のゲートラインＧＬ１を介して伝達される第１のゲート信号ｇａｔｅ１に対応して、ターンオン／ターンオフすることができる。
【0057】
第２のトランジスタＭ２は、データラインＤＬに流れるデータ信号Ｖｄａｔａを、選択的に第２のノードＮ２に伝達することができる。第２のトランジスタＭ２は、第１の電極がデータラインＤＬに接続され、第２の電極が第２のノードＮ２に接続され、ゲート電極が第２のゲートラインＧＬ２に接続され得る。第２のトランジスタＭ２は、第２のゲートラインＧＬ２を介して伝達される第２のゲート信号ｇａｔｅ２に対応して、ターンオン／ターンオフできる。
【0058】
第３のトランジスタＭ３は、駆動電圧ＥＶＤＤを選択的に第２のノードＮ２に伝達することができる。第３のトランジスタＭ３は、第１の電極が駆動電圧ＥＶＤＤを供給する駆動電源ラインＶＬｄに接続され、第２の電極が第２のノードＮ２に接続され、ゲート電極がエミッションラインＥＭＬに接続できる。第３のトランジスタＭ３は、エミッションラインＥＭＬを介して伝達されるエミッション信号ｅｍｓに対応して、ターンオン／ターンオフすることができる。
【0059】
第４のトランジスタＭ４は、駆動トランジスタＭＤに流れる駆動電流を、選択的に発光素子ＥＤに伝達することができる。第４のトランジスタＭ４は、第１の電極が第３のノードＮ３に接続され、第２の電極が発光素子ＥＤのアノード電極に接続され、ゲート電極がエミッションラインＥＭＬに接続され得る。第４のトランジスタＭ４は、エミッションラインＥＭＬを介して伝達されるエミッション信号ｅｍｓに対応して、ターンオン／ターンオフすることができる。
【0060】
第５のトランジスタＭ５は、第１の初期化電圧Ｖｉｎｔ１を、選択的に第３のノードＮ３に伝達することができる。第５のトランジスタＭ５は、第１の電極が第１の初期化電圧Ｖｉｎｔ１を伝達する第１の初期化電圧ラインＶＬ１に接続され、第２の電極が第３のノードＮ３に接続され、ゲート電極が第３のゲートラインＧＬ３に接続できる。第５のトランジスタＭ５は、第３のゲートラインＧＬ３に伝達される第３のゲート信号ｇａｔｅ３によってターンオン／ターンオフされ得る。第５のトランジスタＭ５は、ダブルゲート構造を有することができ、リーク電流の発生を低減して、第３のノードＮ３の電圧が低くなることを抑制することができる。
【0061】
第１の初期化電圧Ｖｉｎｔ１の電圧レベルは、所定の区間で駆動電圧の電圧レベルより高くてもよい。第１の初期化電圧Ｖｉｎｔ１が、駆動電圧の電圧レベルより高い状態で、駆動トランジスタＭＤに伝達されると、駆動トランジスタＭＤのヒステリシスを改善することができる。
【0062】
第６のトランジスタＭ６は、第２の初期化電圧Ｖｉｎｔ２を、選択的に発光素子ＥＤのアノード電極に伝達することができる。第６のトランジスタＭ６は、第１の電極が第２の初期化電圧Ｖｉｎｔ２を伝達する第２の初期化電圧ラインＶＬ２に接続され、第２の電極が発光素子ＥＤのアノード電極に接続され、ゲート電極が第３のゲートラインＧＬ３に接続できる。第６のトランジスタＭ６は、第３のゲートラインＧＬ３に伝達される第３のゲート信号ｇａｔｅ３によってターンオン／ターンオフされ得る。第２の初期化電圧Ｖｉｎｔ２の電圧レベルは、発光素子ＥＤの閾値電圧より低くてもよい。
【0063】
ここで、第１のトランジスタＭ１は、Ｐモス型のトランジスタであり、駆動トランジスタＭＤと、第２～第６のトランジスタＭ２～Ｍ６とは、Ｎモス型のトランジスタであると示されているが、トランジスタの種類は、これに限定されない。また、第１のトランジスタＭ１は、アクティブ層が酸化物半導体を含む酸化物半導体トランジスタであってもよく、駆動トランジスタＭＤと第２～第６のトランジスタＭ２～Ｍ６とは、アクティブ層が低温ポリシリコンを含むことができる。
【0064】
【0065】
図３ａは、表示パネル１１０全体で灰色のみを表示することを示し、図３ｂは、表示パネル１１０の第１の領域１１０ａと第２の領域１１０ｂでブラック（黒）を表現し、第３の領域～第５の領域１１０ｅで灰色を表現する。
【0066】
表示パネル１１０が、図３ａのように、全領域に灰色のみを表示する場合、表示パネル１１０の輝度は、全体的に一定に維持される。しかし、表示パネル１１０が図３ｂのように、ブラックを表現する第１の領域１１０ａと第２の領域１１０ｂとの間に配置された第３の領域１１０ｃは、同じ灰色を表示する第４の領域１１０ｄ又は第５の領域１１０ｅより輝度が高く表示される。
【0067】
図４は、図３に示す画素の駆動トランジスタ、第１のトランジスタ及び第２のトランジスタの接続部分のみを示す回路図である。図５は、画素に伝達される第１のゲート信号と第２のゲート信号の波形を示すタイミング図である。
【0068】
図４を参照すると、第１のノードＮ１と第１のゲートラインＧＬ１との間に、寄生キャパシタＣｐが配置され得る。第１の領域１１０ａと第３の領域１１０ｃに配置された画素１０１で、第１のトランジスタＭ１と第２のトランジスタＭ２がターンオンされると、データラインＤＬを介して伝達されるデータ信号Ｖｄａｔａが、第２のトランジスタＭ２と第１のトランジスタＭ１を順次通過した後、第１のノードＮ１に伝達され得る。
【0069】
第１の領域１１０ａに配置された画素１０１に伝達されるデータ信号Ｖｄａｔａは、ブラックに対応し、第３の領域１１０ｃに配置された画素１０１に伝達されるデータ信号Ｖｄａｔａは、灰色に対応するため、第１の領域１１０ａに配置された画素１０１に伝達されるデータ信号の電圧レベルは、第３の領域１１０ｃに配置された画素１０１に伝達されるデータ信号の電圧レベルよりも高い。
【0070】
図５を参照すると、画素１０１の第１のノードＮ１１に、データ信号に対応する電圧を書き込もうとするとき、図５に示すように、第１のゲート信号ｇａｔｅ１がハイ状態を維持する間、第２のゲート信号ｇａｔｅ２が、ロー状態になる。第２のゲート信号ｇａｔｅ２がロー状態になる時間は、１水平期間（１Ｈ）程度の時間で短く現れることができる。
【0071】
第１のゲート信号ｇａｔｅ１によって、画素１０１の第１のノードＮ１にデータ信号Ｖｄａｔａが入力されると、データ信号Ｖｄａｔａによって、第１のノードＮ１の電圧が高くなる。このとき、寄生キャパシタＣｐにより、同様に第１のゲートラインＧＬ１の電圧が高くなる。そして、時間が経過すると、第１のゲートラインＧＬ１の電圧が低くなる。したがって、図５に示すように、第１のゲート信号ｇａｔｅ１にリップルＶｒが発生する。
【0072】
第１の領域１１０ａの画素１０１に、ブラックに対応するデータ信号が入力され、第３の領域１１０ｃに、灰色に対応するデータ信号が入力される場合、第１の領域１１０ａの画素１０１に、ブラックに対応するデータ信号と、寄生キャパシタＣｐとにより、第１のゲートラインＧＬ１の電圧が上昇するようになる。そして、第１のゲートラインＧＬ１の電圧は、再び低くなる。第１のゲートラインＧＬ１の電圧が低くなるため、第３の領域１１０ｃの画素に、灰色に対応するデータ信号が入力されると、第３の領域１１０ｃの画素の第１のノードＮ１の電圧が、定められた電圧より低い電圧が入力されることがある。
【0073】
したがって、点線で示すように、駆動トランジスタＭＤのソース電極とゲート電極との間の電圧ＶＧＳが、点線で示されているように、定められた電圧より低い電圧が印加される。
【0074】
第３の領域１１０ｃの画素の駆動トランジスタＭＤのソース電極とゲート電極との間の電圧ＶＧＳが、定められた電圧より低い電圧になると、画素１０１の輝度が上昇する。したがって、第３の領域１１０ｃが、同じ灰色を表示する第４の領域１１０ｄ及び第５の領域１１０ｅよりも明るく表示されるという問題が発生する可能性がある。
【0075】
【0076】
【0077】
第１のステージは、スタートパルス（ＧＳＴ）とゲートクロック信号ＧＣＬＫを伝達されて、ゲート信号を出力し、第２のステージより前のゲートラインから前のゲート信号を伝達され、クロック信号と前のゲート信号を用いて、ゲート信号を出力できる。したがって、複数のステージ１３１ｓは、ゲート信号を順次に出力することができる。
【0078】
また、各ステージ１３１は、ゲートラインに安定化キャパシタＣｓが接続されて、ゲートラインから出力されるゲート信号が、安定的に出力できる。
【0079】
図７に示すように、各ステージ１３１は、ｎ－１番目のゲートラインから伝達されるｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）と、ゲートクロック信号ＧＣＬＫを入力されて、ＱノードＱとＱＢノードＱＢにそれぞれ第１の電圧と、第１の電圧とは極性の異なる第２の電圧を印加する入力回路１３１１と、第１の電圧に対応した低電圧又は第２の電圧に対応した高電圧を出力することにより、ｎ番目のゲート信号ｇａｔｅ（ｎ）を生成し、生成されたｎ番目のゲート信号ｇａｔｅ（ｎ）を、ｎ番目のゲートラインＧＬ（ｎ）に出力する出力回路１３１２と、ｎ番目のゲートラインＧＬ（ｎ）と出力回路１３１２との間に配置される安定化キャパシタＣｓとを含むことができる。
【0080】
ここで、ゲートラインは、複数本であり、ｎ－１番目のゲートラインとｎ番目のゲートラインとを含むことができる。ｎ－１番目のゲートラインは、複数のステージのうちｎ－１番目のステージから出力されるｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）が出力されるゲートラインであり、ｎ番目のゲートラインは、複数のステージのうちｎ番目のステージから出力されるｎ番目のゲート信号ｇａｔｅ（ｎ）が伝達されるゲートラインである。
【0081】
安定化キャパシタＣｓにより、高電圧がゲートラインＧＬに維持され、ゲートラインＧＬでゲート信号が安定的に駆動され、これにより、ゲート信号においてリップルの発生を抑制することができる。したがって、図５に示すように、第３の領域１１０ｃで、輝度が高くなることを抑制することができる。
【0082】
【0083】
図８を参照すると、ステージ１３１は、ゲートクロック信号ＧＣＬＫと、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）によって、ＱノードＱに第１の電圧を印加させる第１の入力回路１３１１ａと、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）に対応して、ＱＢノードＱＢに第２の電圧を印加させる第２の入力回路１３１１ｂとを含むことができる。第１の電圧と第２の電圧は、極性が反対の電圧であってもよい。したがって、第１の電圧がハイ状態の電圧である場合、第２の電圧はロー状態の電圧であり、第１の電圧がロー状態の電圧である場合、第２の電圧はハイ状態の電圧であり得る。
【0084】
また、ステージ１３１は、ＱノードＱに伝達された第１の電圧に対応して、低電圧ＶＧＬを選択的にｎ番目のゲートラインに出力する第１の出力回路１３１２ａ、及び、ＱＢノードＱＢに伝達された第２の電圧に対応して、高電圧ＶＧＨを選択的にｎ番目のゲートラインに出力する第２の出力回路１３１２ｂを含むことができる。
【0085】
第１の入力回路１３１１ａは、第１の電極がｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）を伝達するｎ－１番目のゲートラインに接続され、第２の電極がＱノードＱに接続され、ゲート電極がゲートクロック信号ＣＣＬＫを伝達するクロック信号ラインに接続される第１のスイッチＳＷ１を含むことができる。ここで、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）は、前のステージから出力されるゲート信号であってもよい。
【0086】
第２の入力回路１３１１ｂは、第１の電極がゲートクロック信号ＧＣＬＫを伝達するクロック信号ラインに接続され、第２の電極がＱＢノードＱＢに接続され、ゲート電極が第１のノードＮ１１に接続される第２のスイッチＳＷ２、第１の電極が第１のノードＮ１１に接続され、第２の電極が高電圧源ＶＧＨに接続され、ゲート電極がｎ－１番目のゲートラインに接続される第３のスイッチＳＷ３、第１の電極がＱノードＱに接続され、第２の電極が高電圧ＶＧＨを供給する高電圧源に接続され、ゲート電極がＱＢノードＱＢに接続される第４のスイッチＳＷ４及び第１の電極がゲートクロック信号ＧＣＬＫを伝達するクロック信号ラインに接続され、第２の電極が第２のスイッチＳＷ２のゲート電極に接続される第１のキャパシタＣ１を含むことができる。
【0087】
第１の出力回路１３１２ａは、第１の電極が低電圧ＶＧＬを供給する低電圧源に接続され、第２の電極がｎ番目のゲートラインＧＬ（ｎ）に接続され、ゲート電極がＱノードＱに接続される第５のスイッチＳＷ５を含み、第２の出力回路１３１２ｂは、第１の電極が高電圧ＶＧＨを供給する高電圧源に接続され、第２の電極がｎ番目のゲートラインＧＬ（ｎ）に接続され、ゲート電極がＱＢノードＱＢに接続される第６のスイッチＳＷ６と、第１の電極が第６のスイッチＳＷ６のゲートに接続され、第２の電極が高電圧ＶＧＨを供給する高電圧源に接続され、ゲート電極がＱノードＱに接続される第７のスイッチＳＷ７とを含むことができる。
【0088】
ｎ番目のゲートラインＧＬ（ｎ）は、このステージから出力されたｎ番目のゲート信号ｇａｔｅ（ｎ）を、図２に示されている画素１０１に伝達するゲートラインを意味する。ｎ番目のゲート信号ｇａｔｅ（ｎ）は、図２に示されている画素１０１の第１のトランジスタＭ１のゲート電極に伝達されるゲート信号を意味する。
【0089】
第１～第７のスイッチＳＷ１～ＳＷ７は、Ｎモス型のトランジスタであってもよい。また、第１～第７のスイッチＳＷ１～ＳＷ７は、アクティブ層が低温ポリシリコンを含むことができる。
【0090】
【0091】
図９ａを参照すると、ステージ１３１は、第１の期間Ｔ１でｎ－１番目のゲート信号Ｇ（ｎ－１）が、ロー状態で供給され、第２の期間Ｔ１でｎ－１番目のゲート信号Ｇ（ｎ－１）がハイ状態で供給され、第３の期間Ｔ３でｎ－１番目のゲート信号Ｇ（ｎ－１）がロー状態で供給され得る。そして、第１の期間～第３の期間Ｔ１～Ｔ３において、それぞれゲートクロック信号ＧＣＬＫは、ハイ状態とロー状態を数回繰り返すことができる。
【0092】
第１の期間Ｔでは、ｎ－１番目のゲート信号Ｇ（ｎ－１）がロー状態で伝達できる。ゲートクロック信号ＧＣＬＫは、ロー状態とハイ状態を数回繰り返すが、ゲートクロック信号ＧＣＬＫがロー状態になると、第１のスイッチＳＷ１は、ターンオンできる。第１のスイッチＳＷ１がターンオンされると、ｎ－１番目のゲート信号Ｇ（ｎ－１）によって、ＱノードＱにロー状態の第１の電圧が印加され得る。
【0093】
また、第３のスイッチＳＷ３のゲート電極に、ロー状態のｎ－１番目のゲート信号Ｇ（ｎ－１）が伝達されるため、第３のスイッチＳＷ３は、ターンオンできる。第３のスイッチＳＷ３がターンオンされると、高電圧が第２のスイッチＳＷ２のゲートに伝達できる。第２のスイッチＳＷ２は、オフ状態となる。
【0094】
ＱノードＱにロー状態の第１の電圧が印加されると、第５のスイッチＳＷ５は、ターンオンされ、低電圧ＶＧＬがｎ番目のゲートラインＧＬ（ｎ）に伝達される。そして、ＱノードＱに印加されたロー状態の第１の電圧により、第７のスイッチＳＷ７がターンオンされ、ＱＢノードＱＢに高電圧ＶＧＨが伝達され、ＱＢノードＱＢに、ハイ状態の第２の電圧が印加され得る。
【0095】
ＱＢノードＱＢに印加されたハイ状態の第２の電圧により、第６のスイッチＳＷ６がターンオフされ、高電圧ＶＧＨは、ｎ番目のゲートラインＧＬ（ｎ）に伝達されなくなる。
【0096】
第２の期間Ｔ２において、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）がハイ状態で伝達され、ロー状態とハイ状態を数回繰り返すゲートクロック信号ＧＣＬＫがロー状態で伝達され得る。ロー状態で伝達されたゲートクロック信号ＧＣＬＫにより、第１のスイッチＳＷ１がターンオンされ、ハイ状態のｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）がＱノードＱに伝達される。
【0097】
また、第３のスイッチＳＷ３のゲート電極に、ハイ状態のｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）が伝達されるため、第３のスイッチＳＷ３は、ターンオフできる。したがって、第２のスイッチＳＷ２のゲート電極は、フローティング状態となる。第２のスイッチＳＷ２のゲート電極が、フローティング状態になった後、ゲートクロック信号ＧＣＬＫが、ハイ状態からロー状態になると、第１のキャパシタＣ１により第２のスイッチＳＷ２のゲート電極の電圧が下降して、第２のスイッチＳＷ２は、ターンオンされる。このとき、ゲートクロック信号ＧＣＬＫが、ロー状態であるため、ＱＢノードＱＢには、ロー状態の第２の電圧が印加され得る。
【0098】
ＱＢノードＱＢには、ロー状態の第２の電圧が印加されると、第４のスイッチＳＷ４のゲート電極には、ロー状態の第２の電圧が印加され、第４のスイッチＳＷ４がターンオンされ得る。第４のスイッチＳＷ４がターンオンされると、ＱノードＱには、高電圧が印加され、ＱノードＱには、ハイ状態の第１の電圧が印加される。
【0099】
第２の期間Ｔ２において、ＱノードＱには、ハイ状態の第１の電圧が印加され、ＱＢノードＱＢには、ロー状態の第２の電圧が印加されるため、第５のスイッチＳＷ５はターンオフされ、第６のスイッチＳＷ６はターンオンされる。また、第７のスイッチＳＷ７がターンオフされる。したがって、ｎ番目のゲートラインＧＬ（ｎ）には、ハイ状態のｎ番目のゲート信号Ｇ（ｎ）が出力され得る。
【0100】
また、第２の期間Ｔ２でゲートクロック信号ＧＣＬＫが、ロー状態から再びハイ状態になって、第２のスイッチＳＷ２のゲート電極の電圧が上昇することで、第２のスイッチＳＷ２がターンオフされると、ＱＢノードＱＢは、フローティング状態となり、ロー状態の第２の電圧を維持するようになる。したがって、第２の期間Ｔ２において、ゲートクロック信号ＧＣＬＫが、ハイ状態とロー状態を数回繰り返しても、ｎ番目のゲートラインＧＬ（ｎ）には、ハイ状態のｎ番目のゲート信号ｇａｔｅ（ｎ）が出力し続けられる。
【0101】
第３の期間Ｔ３において、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）をロー状態で伝達できる。ロー状態とハイ状態を数回繰り返すゲートクロック信号ＧＣＬＫがロー状態になると、第１のスイッチＳＷ１は、ターンオンできる。第１のスイッチＳＷ１がターンオンされると、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）によって、ＱノードＱにロー状態の第１の電圧が印加され得る。
【0102】
また、ゲート電極にロー状態のｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）を伝達される第３のスイッチＳＷ３は、ターンオンできる。第３のスイッチＳＷ３がターンオンされると、高電圧ＶＧＨが第２のスイッチＳＷ２のゲートに伝達され、第２のスイッチＳＷ２は、オフ状態となる。したがって、ＱＢノードＱＢは、フローティング状態となる。第２の期間Ｔ２において、ＱＢノードＱＢは、ロー状態の第２の電圧を維持しており、前の状態を維持して、ＱＢノードＱＢにハイ状態の第２の電圧が印加され得る。
【0103】
ＱノードＱにロー状態の第１の電圧が印加されると、第５のスイッチＳＷ５がターンオンして、低電圧のｎ番目のゲートラインが伝達され、ＱＢノードＱＢにハイ状態の第２の電圧が印加されると、第６のスイッチＳＷ６はターンオフされ、高電圧は、ｎ番目のゲートラインに伝達されなくなる。
【0104】
このとき、高電圧ＶＧＨを伝達する高電圧源と、ｎ番目のゲートラインＧ（ｎ）との間に安定化キャパシタＣｓが配置されている。したがって、ｎ番目のゲートラインＧ（ｎ）が、ｎ番目のゲート信号で高電圧ＶＧＨを出力すると、安定化キャパシタＣｓによって出力が安定化され、図２に示す画素１０１の第１のノードＮ１１にデータ信号が入力されると、第１のゲート信号に発生するリップルを抑制することができる。
【0105】
また、図９ｂに示すように、ｎ－１番目のゲート信号Ｇ（ｎ－１）が、ハイ状態を維持する第２の期間Ｔ２において、ゲートクロック信号ＧＣＬＫは、ロー状態を維持することができる。ゲートクロック信号ＧＣＬＫは、ロー状態を維持すると、第１のスイッチＳＷ１が、ターンオン／ターンオフを繰り返さずに、ターンオンを維持し、第５のスイッチＳＷ５がターンオフ状態を維持するとともに、第２のスイッチ（ＳＷ２）に入力されるゲートクロック信号ＧＣＬＫにより、第２のスイッチＳＷ２がターンオン／ターンオフを繰り返さずに、ターンオンを維持するようになり、ＱＢノードＱＢに印加されるロー状態の第２の電圧にリップルが発生するのを抑制することができる。
【0106】
したがって、高電圧が持続的にｎ番目のゲートラインＧｎを駆動して、ｎ番目のゲート信号ｇａｔｅ（ｎ）にリップルが発生することを抑制することができる。
【0107】
ｎ－１番目のゲート信号は、図２に示す画素１０１で第１のトランジスタＭ１のゲート電極に入力される第１のゲートラインＧＬ１を介して伝達される第１のゲート信号に対応することができる。
【0108】
また、ステージが、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）の入力を受け取るように示されているが、ステージが複数のステージのうち最初のゲート信号を出力する最初のステージである場合、ｎ－１番目のゲート信号ｇａｔｅ（ｎ－１）の代わりにスタートパルスＧＳＴを供給され得る。
【0109】
以上添付の図面を参照して本開示の実施形態をさらに詳細に説明したが、本明細書は必ずしもこれらの実施形態に限定されるものではなく、本開示の技術思想から逸脱しない範囲内で種々変形して実施することができる。したがって、本明細書に開示された実施形態は、本開示の技術思想を限定するのではなく、説明するためのものであり、そのような実施形態によって本開示の技術思想の範囲が限定されるものではない。したがって、前記で説明した実施形態はすべての点で例示的なものであり、限定的なものではないと理解すべきである。本開示の保護範囲は、特許請求の範囲によって解釈されるべきであり、それと同等の範囲内にあるすべての技術思想は、本開示の権利範囲に含まれるものと解釈されるべきである。
【図1】
【図2】
【図3a】
【図3b】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9a】
【図9b】