(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023092938
(43)【公開日】2023-07-04
(54)【発明の名称】不揮発性半導体記憶装置
(51)【国際特許分類】
G11C 16/34 20060101AFI20230627BHJP
【ＦＩ】
G11C16/34 130
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2021208252
(22)【出願日】2021-12-22
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】鈴木 潤一
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225CA21
5B225DA09
5B225DC08
5B225ED03
5B225EE04
5B225FA02
(57)【要約】
【課題】相補読出型の不揮発性半導体記憶装置において、複数個のメモリセルの全てが消去状態であるか否かを示す情報を、メモリセルを追加配置することなく生成する。
【解決手段】ｎ個の第１センスアンプＳＡ１～ＳＡｎは、ｎ個のツインセル１２のそれぞれにおいて、２個のメモリセル１０ｘ，１０ｙのうちの、データ読出状態でのセル電流が小さい又は大きい一方のメモリセルと、電源配線ＰＬｓとの間に電流経路を形成する。第２センスアンプＳＡｖは、ｎ個の第１センスアンプＳＡ１～ＳＡｎによる電流の合計として電源配線ＰＬｓに流れるベリファイ電流Ｉｖｆに基づいて、ｎ個のツインセル１２のメモリセル１０ｘ，１０ｙの全ての記憶データが同一レベルである消去状態であるか否かを示す消去ベリファイ情報ＲＴＤｖを生成する。
【選択図】図１５
【解決手段】ｎ個の第１センスアンプＳＡ１～ＳＡｎは、ｎ個のツインセル１２のそれぞれにおいて、２個のメモリセル１０ｘ，１０ｙのうちの、データ読出状態でのセル電流が小さい又は大きい一方のメモリセルと、電源配線ＰＬｓとの間に電流経路を形成する。第２センスアンプＳＡｖは、ｎ個の第１センスアンプＳＡ１～ＳＡｎによる電流の合計として電源配線ＰＬｓに流れるベリファイ電流Ｉｖｆに基づいて、ｎ個のツインセル１２のメモリセル１０ｘ，１０ｙの全ての記憶データが同一レベルである消去状態であるか否かを示す消去ベリファイ情報ＲＴＤｖを生成する。
【選択図】図１５
【特許請求の範囲】
【請求項1】
複数の区分に分類される複数のツインセルを備え、
前記複数のツインセルの各々は、
データ読出状態に通過するセル電流が２値の記憶データに応じて異なる、第１及び第２のメモリセルを含み、
各前記ツインセルは、前記第１及び第２のメモリセルの間で、前記記憶データが揃っている消去状態と、前記記憶データが異なる書込状態とのいずれかであり、
前記複数の区分の各々は、ｎ個（ｎ：２以上の整数）の前記ツインセルを含み、
並列に前記ｎ個のツインセルと接続されるｎ個の第１増幅器と、
前記ｎ個のツインセイルの全てが前記消去状態であるか否かを示す消去ベリファイ情報を生成する第２増幅器と、
第１電源配線とを更に備え、
前記ｎ個の第１増幅器の各々は、消去ベリファイ動作において、前記データ読出状態とされた前記第１及び第２のメモリセルのうちの、前記セル電流が小さい方及び大きい方の予め定められた一方である一方のメモリセルと前記第１電源配線との間に電流経路を形成し、
前記第２増幅器は、前記消去ベリファイ動作において、前記第１電源配線に流れる電流に基づいて、前記消去ベリファイ情報を生成する、不揮発性半導体記憶装置。
前記複数のツインセルの各々は、
データ読出状態に通過するセル電流が２値の記憶データに応じて異なる、第１及び第２のメモリセルを含み、
各前記ツインセルは、前記第１及び第２のメモリセルの間で、前記記憶データが揃っている消去状態と、前記記憶データが異なる書込状態とのいずれかであり、
前記複数の区分の各々は、ｎ個（ｎ：２以上の整数）の前記ツインセルを含み、
並列に前記ｎ個のツインセルと接続されるｎ個の第１増幅器と、
前記ｎ個のツインセイルの全てが前記消去状態であるか否かを示す消去ベリファイ情報を生成する第２増幅器と、
第１電源配線とを更に備え、
前記ｎ個の第１増幅器の各々は、消去ベリファイ動作において、前記データ読出状態とされた前記第１及び第２のメモリセルのうちの、前記セル電流が小さい方及び大きい方の予め定められた一方である一方のメモリセルと前記第１電源配線との間に電流経路を形成し、
前記第２増幅器は、前記消去ベリファイ動作において、前記第１電源配線に流れる電流に基づいて、前記消去ベリファイ情報を生成する、不揮発性半導体記憶装置。
【請求項2】
前記第２増幅器は、前記第１電源配線に流れる電流と、予め定められた参照電流との比較結果に応じて、前記消去ベリファイ情報を生成し、
前記記憶データは、第１レベル及び第２レベルを有し、
前記消去状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベルを記憶するのに対して、前記書込状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベル及び前記第２レベルの一方ずつを記憶し、
前記参照電流は、前記第１及び第２のメモリセルの各々が前記第１レベルを保持するときの前記セル電流である第１電流のｎ倍の電流の分布曲線と、前記第１及び第２のメモリセルの各々が前記第２レベルを保持するときの前記セル電流である第２電流のｎ倍の電流の分布曲線との間の電流値に設定される、請求項１記載の不揮発性半導体記憶装置。
前記記憶データは、第１レベル及び第２レベルを有し、
前記消去状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベルを記憶するのに対して、前記書込状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベル及び前記第２レベルの一方ずつを記憶し、
前記参照電流は、前記第１及び第２のメモリセルの各々が前記第１レベルを保持するときの前記セル電流である第１電流のｎ倍の電流の分布曲線と、前記第１及び第２のメモリセルの各々が前記第２レベルを保持するときの前記セル電流である第２電流のｎ倍の電流の分布曲線との間の電流値に設定される、請求項１記載の不揮発性半導体記憶装置。
【請求項3】
前記第２増幅器は、前記第１電源配線と電源ノードとの間に接続された第１抵抗素子に生じる電圧降下に依存して変化する第１の電圧と、前記参照電流が通過する第２抵抗素子に生じる電圧降下に依存して変化する第２の電圧との比較結果に基づいて、前記消去ベリファイ情報を生成する、請求項２記載の不揮発性半導体記憶装置。
【請求項4】
前記第２増幅器は、前記第１電源配線と電源ノードとの間に接続された第１抵抗素子に生じる電圧降下に依存して変化する第１の電圧に基づいて、前記消去ベリファイ情報を生成する、請求項１に記載の不揮発性半導体記憶装置。
【請求項5】
前記一方のメモリセルは、前記第１及び第２のメモリセルのうちの前記セル電流が小さい方のメモリセルであり、
前記ｎ個の第１増幅器の各々は、
前記第１のメモリセルと接続される第１ノードを流れる電流と、前記第２のメモリセルと接続される第２ノードを流れる電流との大小比較に応じて、前記第１ノード及び前記第２ノードの一方を選択的に前記第１電源配線と接続する増幅動作を実行するセンスアンプを含み、
前記第１増幅器は、前記消去ベリファイ動作において、前記増幅動作によって前記第１ノード及び前記第２ノードの間に生じた電圧差に従って前記センスアンプ内に形成された電流経路を用いて、前記一方のメモリセルと前記第１電源配線との間に電流経路を形成する、請求項１記載の不揮発性半導体記憶装置。
前記ｎ個の第１増幅器の各々は、
前記第１のメモリセルと接続される第１ノードを流れる電流と、前記第２のメモリセルと接続される第２ノードを流れる電流との大小比較に応じて、前記第１ノード及び前記第２ノードの一方を選択的に前記第１電源配線と接続する増幅動作を実行するセンスアンプを含み、
前記第１増幅器は、前記消去ベリファイ動作において、前記増幅動作によって前記第１ノード及び前記第２ノードの間に生じた電圧差に従って前記センスアンプ内に形成された電流経路を用いて、前記一方のメモリセルと前記第１電源配線との間に電流経路を形成する、請求項１記載の不揮発性半導体記憶装置。
【請求項6】
前記第１電源配線とは別個に設けられた第２電源配線を更に備え、
前記一方のメモリセルは、前記第１及び第２のメモリセルのうちの、前記セル電流が小さい方のメモリセル、又は、前記セル電流が大きい方のメモリセルであり、
前記ｎ個の第１増幅器の各々は、
前記第１のメモリセルと接続される第１ノードを流れる電流と、前記第２のメモリセルと接続される第２ノードを流れる電流との大小比較に応じて、前記第１ノード及び前記第２ノードの一方を選択的に、前記第２電源配線と接続する増幅動作を実行するセンスアンプと、
前記第１電源配線と前記第１のメモリセルとの間に電気的に接続される第１選択スイッチと、
前記第１電源配線と前記第２のメモリセルとの間に電気的に接続される第２選択スイッチとを含み、
前記第１選択スイッチ及び前記第２選択スイッチは、前記消去ベリファイ動作において、前記増幅動作によって前記第１ノード及び前記第２ノードの間に生じた電圧差に従って、前記一方のメモリセルと前記第１電源配線との間が電気的に接続される様に、選択的に一方がオンされる、請求項１記載の不揮発性半導体記憶装置。
前記一方のメモリセルは、前記第１及び第２のメモリセルのうちの、前記セル電流が小さい方のメモリセル、又は、前記セル電流が大きい方のメモリセルであり、
前記ｎ個の第１増幅器の各々は、
前記第１のメモリセルと接続される第１ノードを流れる電流と、前記第２のメモリセルと接続される第２ノードを流れる電流との大小比較に応じて、前記第１ノード及び前記第２ノードの一方を選択的に、前記第２電源配線と接続する増幅動作を実行するセンスアンプと、
前記第１電源配線と前記第１のメモリセルとの間に電気的に接続される第１選択スイッチと、
前記第１電源配線と前記第２のメモリセルとの間に電気的に接続される第２選択スイッチとを含み、
前記第１選択スイッチ及び前記第２選択スイッチは、前記消去ベリファイ動作において、前記増幅動作によって前記第１ノード及び前記第２ノードの間に生じた電圧差に従って、前記一方のメモリセルと前記第１電源配線との間が電気的に接続される様に、選択的に一方がオンされる、請求項１記載の不揮発性半導体記憶装置。
【請求項7】
前記センスアンプは、ＣＭＯＳセンスアンプによって構成される、請求項５記載の不揮発性半導体記憶装置。
【請求項8】
前記複数の区分の各々は、データの書込対象単位に相当し、
前記消去ベリファイ情報は、前記書込対象単位が書込可能であるか否かを示す、請求項１記載の不揮発性半導体記憶装置。
前記消去ベリファイ情報は、前記書込対象単位が書込可能であるか否かを示す、請求項１記載の不揮発性半導体記憶装置。
【請求項9】
前記複数の区分は、アドレスによって指定され、
前記アドレスに記憶されるデータのビット数は、前記ｎである、請求項８記載の不揮発性半導体記憶装置。
前記アドレスに記憶されるデータのビット数は、前記ｎである、請求項８記載の不揮発性半導体記憶装置。
【請求項10】
前記記憶データは、第１レベル及び第２レベルを有し、
前記消去状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベルを記憶するのに対して、前記書込状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベル及び前記第２レベルの一方ずつを記憶し、
前記第１及び第２のメモリセルの各々は、前記第１レベルの前記記憶データを保持するときの閾値電圧が前記第２レベルの前記記憶データを保持するときの閾値電圧よりも低い電界効果トランジスタによって構成される、請求項１記載の不揮発性半導体記憶装置。
前記消去状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベルを記憶するのに対して、前記書込状態の前記ツインセルの前記第１及び第２のメモリセルは前記第１レベル及び前記第２レベルの一方ずつを記憶し、
前記第１及び第２のメモリセルの各々は、前記第１レベルの前記記憶データを保持するときの閾値電圧が前記第２レベルの前記記憶データを保持するときの閾値電圧よりも低い電界効果トランジスタによって構成される、請求項１記載の不揮発性半導体記憶装置。
【請求項11】
前記不揮発性半導体記憶装置は、フラッシュメモリである、請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、不揮発性半導体記憶装置に関し、特に、相補読出型の不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置では、メモリセルの記憶データが“１”及び“０”のいずれであるかに依存して、データ読出時にメモリセルを流れる電流（以下、セル電流）が変わることで、データ記憶が行われる。例えば、フラッシュメモリでは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されたメモリセルにおいて、フローティイグゲートへの電荷注入の有無に応じてトランジスタの閾値電圧を変化させることで、“１”及び“０”の一方を記憶することができる。
【0003】
１個のメモリセルの記憶データを読み出す際には、セル電流を参照電流と比較することで、記憶データが“１”及び“０”のいずれであるかを判定する方式（以下、「参照電流読出型」とも称する）を適用することができる。しかしながら、参照電流読出型では、製造ばらつき等によってセル電流にばらつきが生じると、記憶データの誤判定が生じることが懸念される。
【0004】
読出精度を高めるための技術として、ペアを構成する２個のメモリセルに相補に“０”及び“１”を記憶させる相補読出型の構成が、例えば、特開２００８－１１７５１０号公報（特許文献１）に記載されている。
【0005】
特許文献１には、閾値電圧の相違によって２値データを記憶する２個のメモリセルでツインセルを構成して、センスアンプによる２個のメモリセルのセル電流の大小比較によって、当該ツインセルの記憶データを判定する構成が記載されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２００８－１１７５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
一般に、フラッシュメモリ等では、書込状態のメモリセルに対して、直接データを上書きすることは行われず、データ書込は、消去状態のメモリセルに対して実行される。具体的には、ブロック単位に複数のメモリセルの全てを消去状態（記憶データが“１”）とする消去動作が行われた後、消去状態のメモリセルに対して書込動作が行われる。
【0008】
従って、フラッシュメモリの動作時には、データの書込対象単位となる、予め定められた一定区分毎に、当該一定区分に含まれる複数個のメモリセルの全てが消去状態であるか否かを示す情報（以下、「消去ベリファイ情報」とも称する」）が、当該一定区分が書込可能であるか否の確認のために必要である。
【0009】
しかしながら、相補読出型のフラッシュメモリでは、消去状態において、各ツインセルの２個のメモリセルの両方の記憶データが同一（“１”）となる。このため、当該ツインセルからのデータ読出によって、消去ベリファイ情報を生成することが困難である。
【0010】
一方で、当該消去ベリファイ情報を記憶するためのメモリセルを追加配置すると、特に、記憶ビット数の２倍のメモリセルを要する相補読出型の構成においては、消去ベリファイ情報を記憶するための多数のメモリセルの更なる配置が、装置の大型化、高コスト化を招くことが懸念される。
【0011】
本開示は、上記の課題を解決するためのものであって、複数個のメモリセルの全てが消去状態であるか否かを示す情報を、メモリセルを追加配置することなく生成することが可能な相補読出型の不揮発性半導体記憶装置を提供する。
【0012】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
一実施形態による不揮発性半導体記憶装置は、複数の区分に分類される複数のツインセルと、第１増幅器と、第２増幅器と、第１電源配線とを備える。複数のツインセルの各々は、データ読出状態に通過するセル電流が２値の記憶データに応じて異なる、第１及び第２のメモリセルを含む。複数の区分の各々は、ｎ個（ｎ：２以上の整数）の前記ツインセルを含む。各前記ツインセルは、前記第１及び第２のメモリセルの間で、前記記憶データが揃っている消去状態と、前記記憶データが異なる書込状態とのいずれかである。第１増幅器は、並列にｎ個のツインセルと接続される。第２増幅器は、ｎ個のツインセイルの全てが消去状態であるか否かを示す消去ベリファイ情報を生成する。ｎ個の第１増幅器の各々は、消去ベリファイ情報を生成するための消去ベリファイ動作において、データ読出状態とされた第１メモリセル及び第２メモリセルのうちの、セル電流が小さい方及び大きい方の予め定められた一方である一方のメモリセルと第１電源配線との間に電流経路を形成する様に動作する。第２増幅器は、消去ベリファイ動作において、第１電源配線に流れる電流に基づいて、消去ベリファイ情報を生成する。
【発明の効果】
【0014】
上記の実施形態によれば、相補読出型の不揮発性半導体記憶装置において、複数個（ｎ個）のメモリセルの全てが消去状態であるか否かを示す情報を、メモリセルを追加配置することなく生成することができる。
【図面の簡単な説明】
【0015】
【図1】フラッシュメモリの参照電流型によるデータ読出を説明する概念的な回路図である。
【図3】フラッシュメモリの相補読出型によるデータ読出を説明する概念的な回路図である。
【図5】参照電流読出型での書込可能状態におけるメモリセルからの読出データを説明する概念的な回路図である。
【図7】相補読出型での書込可能状態におけるメモリセルからの読出データを説明する概念的な回路図である。
【図8】相補読出型での消去ベリファイ情報を生成するための構成の第１の比較例を説明する概念的な回路図である。
【図11】相補読出型での消去ベリファイ情報を生成するための構成の第２の比較例を説明する概念的な回路図である。
【図12】消去ベリファイ情報を生成するためのメモリセルの個数の違いに対するセル電流の違いを説明するためのセル電流の分布図である。
【図13】第２の比較例における不揮発性半導体記憶装置全体でのメモリセルの配置レイアウト例を説明する概念図である。
【図14】第２の比較例に係る相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための構成を説明する概念的な回路図である。
【図15】第１の実施形態に係る相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための構成を説明する概念的な回路図である。
【図20】第１の実施形態に係る相補読出型の不揮発性半導体記憶装置の消去ベリファイ動作を説明する概念的な回路図である。
【図21】消去ベリファイ動作時のベリファイ電流の分布図である。
【図22】第２の実施形態に係る相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための構成を説明する概念的な回路図である。
【図27】第１の実施形態の変形例に係る相補読出型の不揮発性半導体記憶装置を説明する概念的な回路図である。
【図28】第２の実施形態の変形例に係る相補読出型の不揮発性半導体記憶装置におけるセンスアンプの構成を説明する回路図である。
【発明を実施するための形態】
【0016】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【0017】
＜比較例の説明＞
まず、相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための比較例について、順を追って説明する。以下、本開示では、不揮発性半導体記憶装置の代表例として、フラッシュメモリを説明する。
まず、相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための比較例について、順を追って説明する。以下、本開示では、不揮発性半導体記憶装置の代表例として、フラッシュメモリを説明する。
【0018】
図１は、フラッシュメモリの基本的なデータ読出原理を説明する概念的な回路図である。
【0019】
図１に示される様に、フラッシュメモリのメモリセル１０は、フローティングゲートから電荷が放出された消去状態では、閾値電圧が負となることで記憶データは“１”となる。これに対して、消去状態において、フローティングゲートに電荷を注入する書込動作が行われると、メモリセル１０は書込状態となる。メモリセル１０は、書込状態では、閾値電圧が正となることで記憶データは“０”となる。即ち、電界効果トランジスタで構成されたメモリセル１０の消去状態での閾値電圧は、書込状態での閾値電圧よりも低い。
【0020】
読出対象のメモリセル１０は、ゲートに読出電圧（正電圧）が入力されることで、閾値電圧に依存したセル電流Ｉｃｅｌｌを発生させる。同一のメモリセル１０では、消去状態のセル電流Ｉｃｅｌｌは、電荷注入によって閾値電圧が上昇する書込状態におけるセル電流よりも大きい。
【0021】
メモリセル１０は、選択信号ＳＬｂをゲートに入力されるセレクタ１１を介して、センスアンプＳＡの入力ノードの一方（－端子）と電気的に接続される。セレクタ１１は、例えば、Ｐ型のＭＯＳトランジスタで構成される。読出対象のメモリセル１０に対応するセレクタ１１に入力される選択信号ＳＬｂが“０”に設定されることで、セル電流Ｉｃｅｌｌが、センスアンプＳＡの－端子に流れる。
【0022】
参照セル１５は、ゲートに参照電圧Ｖｒｅｆを入力されることで、参照電流Ｉｒｅｆを発生する。参照セル１５は、センスアンプＳＡの入力ノードの他方（＋端子）と接続される。これにより、参照電流ＩｒｅｆがセンスアンプＳＡの＋端子に流れる。
【0023】
センスアンプＳＡは、電源配線ＰＬｓから電源電圧の供給を受けて、＋端子の参照電流Ｉｒｅｆと、－端子のセル電流Ｉｃｅｌｌとの大小比較結果を示す読出データＲＤＴを出力する。この様に、参照電流読出方式では、セル電流Ｉｃｅｌｌ及び参照電流Ｉｒｅｆの比較結果に基づいて、メモリセル１０の記憶データを示す読出データＲＤＴを生成することができる。
【0024】
本開示では、センスアンプＳＡは、＋端子に流れる電流（図１ではＩｒｅｆ）が－端子に流れる電流（図１ではＩｅｃｌｌ）より大きいときには、読出データＲＤＴ＝“０”とする。一方で、－端子に流れる電流（図１ではＩｅｃｌｌ）が、＋端子に流れる電流（図１ではＩｒｅｆ）より大きいときには、読出データＲＤＴ＝“１”とされる。
【0025】
尚、図示は省略しているが、センスアンプＳＡの入力ノードの一方（－端子）に対しては、図示したのと同様のメモリセル１０及びセレクタ１１の直列回路が複数接続されており、複数のメモリセル１０によって、センスアンプＳＡ及び参照セル１５（参照電流Ｉｒｅｆ）は共有されている。
【0026】
図２は、図１の参照電流読出型によるデータ読出を説明するためのセル電流の分布図である。図２には、不揮発性記憶装置を構成する複数のメモリセル１０全体での、記憶データが“０”のときのセル電流Ｉｃｅｌｌの分布曲線２００と、記憶データが“１”のときのセル電流Ｉｃｅｌｌの分布曲線２０１とが示される。
【0027】
参照電流読出型では、分布曲線２００及び２０１が重ならない電流領域に参照電流Ｉｒｅｆを設定することが求められる。これにより、消去状態のメモリセル１０について、Ｉｃｅｌｌ＞ＩｒｅｆをセンスアンプＳＡで検知することにより、読出データＲＤＴ＝“１”に設定される。一方で、書込状態のメモリセル１０について、Ｉｃｅｌｌ＜ＩｒｅｆをセンスアンプＳＡで検知することにより、読出データＲＤＴ＝“０”に設定される。
【0028】
図２から理解される様に、製造ばらつき等の影響で、分布曲線２００及び２０１が重なる電流領域が発生すると、メモリセル１０の記憶データと、読出データＲＤＴとのレベル（“０”，“１”）が不一致となる記憶データの誤判定が発生してしまう。
【0029】
従って、劣化を含めて、分布曲線２００のうちのセル電流の最大値、及び、分布曲線２０１のうちのセル電流の最小値、即ち、ワーストビットの電流値と、参照電流Ｉｒｅｆとの関係で、書込及び消去の幅が決まり、書換回数他の信頼性の限界が決まることになる。例えば、参照読出型では、分布曲線２００を十分に低電流側とするためには、メモリセル１０の消去動作時には、フローティングゲートから電荷を十分に放出するようにメモリセル１０に電圧を印加する必要がある。この様な電圧条件は、メモリセル１０の劣化に不利であるので、書換可能回数が制限される可能性がある。
【0030】
【0031】
図３（ａ）を参照して、メモリセル１０ｘは、セレクタ１１ｘを介して、センスアンプＳＡの入力ノードの一方（－端子）と入力される。メモリセル１０ｙは、セレクタ１１ｙを介して、センスアンプＳＡの入力ノードの他方（＋端子）と入力される。
【0032】
セレクタ１１ｘ及び１１ｙは、Ｐ型のＭＯＳトランジスタで構成されており、各ゲートには共通の選択信号ＳＬｂが入力される。読出対象のツインセル１２に対応するセレクタ１１ｘ，１１ｙに入力される選択信号ＳＬｂが“０”に設定されると、メモリセル１０ｘのセル電流ＩｃｅｌｌｘがセンスアンプＳＡの－端子に流れるとともに、メモリセル１０ｙのセル電流ＩｃｅｌｌｙがセンスアンプＳＡの＋端子に流れる。
【0033】
ツインセル１２は、消去状態では、メモリセル１０ｘ及び１０ｙの両方の記憶データが“１”である。これに対して、書込状態のツインセル１２では、メモリセル１０ｘ及び１０ｙの記憶データを“０”及び“１”の一方ずつとすることで、“０”又は“１”を記憶する。
【0034】
図３（ａ）に示される様に、消去状態のツインセル１２に対してメモリセル１０ｘに書込動作を行ったとき、メモリセル１０ｘの記憶データが“０”に変化する。一方で、メモリセル１０ｙの記憶データは“１”である。このとき、Ｉｃｅｌｌｘ＜Ｉｃｅｌｌｙとなることにより、センスアンプＳＡは、読出データＲＤＴ＝“０”を出力する。即ち、ツインセル１２の記憶データは“０”である。
【0035】
反対に、消去状態のツインセル１２に対してメモリセル１０ｙに書込動作を行ったとき、メモリセル１０ｙの記憶データが“０”に変化する。一方で、メモリセル１０ｘの記憶データは“１”のままである。このとき、Ｉｃｅｌｌｘ＞Ｉｃｅｌｌｙとなることにより、センスアンプＳＡは、読出データＲＤＴ＝“１”を出力する。即ち、ツインセル１２の記憶データは“１”である。
【0036】
図４には、図３と同様に、不揮発性記憶装置を構成する複数のメモリセル１０全体での、記憶データが“０”のときのセル電流Ｉｃｅｌｌｘ，Ｉｃｅｌｌｙの分布曲線２００と、記憶データが“１”のときのセル電流Ｉｃｅｌｌｘ，Ｉｃｅｌｌｙの分布曲線２０１とが示される。
【0037】
図２で説明した様に、参照電流読出型では、メモリセル１０全体での分布曲線２００及び２０１とが重なると、参照電流Ｉｒｅｆの大小比較によるデータ読出に誤判定が発生する。これに対して、相補読出型では、複数のメモリセル１０全体での分布曲線２００及び２０１が重なっていても、各ツインセル１２内で２個のメモリセル１０ｘ、１０ｙのセル電流の大小関係が、記憶データと一致していれば、記憶データを正しく読出すことができる。
【0038】
従って、相補読出型では、１ビットの記憶に２個のメモリセルを要する一方で、データ読出の信頼性が向上する。又、消去動作時にメモリセル１０ｘ，１０ｙに印加される電圧を、参照電流読出型と比較して緩和できるので、書換可能回数を増やすことができる。即ち、相補読出型は、小容量、かつ、書換回数が多い用途に適している。
【0039】
次に、消去ベリファイ情報について、参照電流読出型及び相補読出型を比較する。
上述の様に、フラッシュメモリでは、書込済のメモリセルに対して直接データを上書きすることは行われず、データ書込は、消去状態のメモリセルに対して実行される。このため、フラッシュメモリの動作時には、予め定められたデータ書込対象単位を示す一定区分毎に、当該一定区分が書込可能であるか、即ち、当該一定区分に含まれる複数個のメモリセルの全てが消去状態であるかを示す、消去ベリファイ情報を取得する必要がある。
上述の様に、フラッシュメモリでは、書込済のメモリセルに対して直接データを上書きすることは行われず、データ書込は、消去状態のメモリセルに対して実行される。このため、フラッシュメモリの動作時には、予め定められたデータ書込対象単位を示す一定区分毎に、当該一定区分が書込可能であるか、即ち、当該一定区分に含まれる複数個のメモリセルの全てが消去状態であるかを示す、消去ベリファイ情報を取得する必要がある。
【0040】
以下、本実施の形態では、アドレス毎にｎビット（ｎ：２以上の整数）のデータが記憶される不揮発性半導体記憶装置において、各アドレスを当該一定区分として説明を進める。即ち、消去ベリファイ情報はアドレス毎に生成される。
【0041】
【0042】
図５には、参照電流読出型での消去状態であるメモリセルからの読出データＲＤＴを説明する概念的な回路図が示される。
【0043】
図５に示される様に、参照電流読出型では、１個のアドレスに対応するｎビットのデータＢＴ１～ＢＴｎを記憶するために、ｎ個のメモリセル１０が配置される。センスアンプＳＡ１～ＳＡｎは、当該アドレスのデータ読出時には、ｎ個のメモリセル１０の記憶データ（“０”又は“１”）を示す、読出データＲＤＴ１～ＲＤＴｎを出力する。
【0044】
ｎ個のメモリセル１０の全てが消去状態であると、当該アドレスが書込可能な状態となる。このとき、ｎ個のメモリセル１０の記憶データは、全て“１”となる。
【0045】
【0046】
図６に示される様に、参照電流読出型では、書込可能状態においてｎ個のメモリセル１０の全てが消去状態であるため、セル電流Ｉｃｅｌｌの分布曲線２０１は、参照電流Ｉｒｅｆよりも高電流側となる。
【0047】
この結果、図５に示される様に、ｎ個のメモリセル１０からは“１”の記憶データが読出されるので、読出データＲＤＴ１～ＲＤＴｎは全て“１”となる。従って、あるアドレスへの書込動作を実行する際には、当該アドレスに対応するｎ個のメモリセル１０に対しるデータ読出を実行して、読出データＲＤＴ１～ＲＤＴｎが全て“１”となるか否かによって、書込可能であるか否かを判断するための消去ベリファイ情報を生成することができる。例えば、アドレス毎に、読出データＲＤＴ１～ＲＤＴｎの論理積（ＡＮＤ）によって、１ビットの消去ベリファイ情報を生成することができる。
【0048】
図７には、相補読出型での消去状態であるメモリセルからの読出データＲＤＴを説明する概念的な回路図が示される。
【0049】
図７に示される様に、相補読出型では、１個のアドレスに対応するｎビットのデータＢＴ１～ＢＴｎを記憶するために、ｎ個のツインセル１２が配置される。ｎ個のツインセル１２の各々は、対を成すメモリセル１０ｘ及び１０ｙを有する。センスアンプＳＡ１～ＳＡｎは、当該アドレスのデータ読出時には、ｎ個のツインセル１２のそれぞれでの、メモリセル１０ｘ，１０ｙのセル電流の比較結果に基いて、読出データＲＤＴ１～ＲＤＴｎを出力する。
【0050】
ｎ個のツインセル１２の全てが消去状態であると、当該アドレスが書込可能な状態となる。このとき、各ツインセル１２において、メモリセル１０ｘ及び１０ｙの記憶データは、両方とも“１”となる。
【0051】
この結果、ｎ個のツインセル１２からの読出データＲＤＴ１～ＲＤＴｎの各々は、各ツインセルにおけるメモリセル１０ｘ及び１０ｙの間での、記憶データが同一の下における閾値電圧の製造ばらつき等に起因するセル電流の微妙な差によって、“０”又は“１”に設定されることになる。従って、相補読出型では、参照電流読出型とは異なり、ｎ個のツインセル１２からのデータ読出によって、アドレス単位の消去ベリファイ情報を生成することができない。
【0052】
従って、相補読出型では、アドレス（書込対象単位）毎に、書込可能状態であるか否か、即ち、ｎ個のツインセル１２の全てが消去状態であるか否かの情報を示すための消去ベリファイ情報を生成するためにメモリセルが追加配置されていた。
【0053】
図８には、相補読出型での消去ベリファイ情報を生成するための構成の第１の比較例を説明する概念的な回路図である。
【0054】
図８を参照して、第１の比較例では、各アドレス（書込対象単位）に対応して、ｎビットのデータ記憶のためのｎ個のツインセル１２に加えて、当該アドレスの消去ベリファイ情報（１ビット）を記憶するためのメモリセル１０ｖが配置される。更に、メモリセル１０ｖの記憶データを読出すためにセンスアンプＳＡｖが配置される。メモリセル１０ｖからのデータ読出は、図１で説明した参照電流読出型により実行される。
【0055】
具体的には、メモリセル１０ｖは、セレクタ１１ｖを介して、センスアンプＳＡｖの入力ノードの一方（－端子）と電気的に接続される。セレクタ１１ｖは、対応するｎ個のツインセル１２へのデータ書込前に書込可能であるかを確認する、消去ベリファイ動作時にオンされる。これにより、センスアンプＳＡｖは、メモリセル１０ｖのセル電流Ｉｃｅｌｌｖと、図１と同様の参照電流Ｉｒｅｆとの大小比較に基づいて、メモリセル１０ｖの記憶データを示す読出データＲＤＴｖを出力する。
【0056】
メモリセル１０ｖは、ｎ個のツインセル１２を対象に含む消去動作時には、ｎ個のツインセル１２のメモリセル１０ｘ及び１０ｙと共通に、消去動作の対象となる。これにより、ｎ個のツインセル１２のメモリセル１０ｘ及び１０ｙとともに、メモリセル１０ｖの記憶データも“１”となる。
【0057】
ｎ個のツインセル１２を対象とするデータ書込動作では、メモリセル１０ｖも並列にデータ書込の対象とされる。これにより、図３で説明した様に、各ツインセル１２において、メモリセル１０ｘ及び１０ｙのいずれか一方の記憶データが“１”から“０”に変化するのに加えて、メモリセル１０ｖの記憶データも“１”から“０”に変化する。
【0058】
従って、図８の第１の比較例では、１個のメモリセル１０ｖの記憶データが、消去ベリファイ情報を示すことになる。即ち、メモリセル１０ｖの記憶データが“１”であれば、対応のｎ個のツインセル１２は全て消去状態であり、当該アドレス（書込対象単位）が書込可能であると判断することができる。
【0059】
図９には、図８の構成が消去状態であるときのセル電流の分布図が示される。図９（ａ）には、ツインセル１２のセル電流の分布が示される一方で、図９（ｂ）には、消去ベリファイ情報を記憶するメモリセル１０ｖのセル電流の分布が示される。
【0060】
図９（ａ）を参照して、消去状態では、各ツインセル１２を構成するメモリセル１０ｘ及び１０ｙの記憶データは“１”に揃っており、メモリセル電流Ｉｃｅｌｌｘ及びＩｃｅｌｌｙは、分布曲線２０１に従って分布する。
【0061】
一方で、図９（ｂ）に示される様に、消去状態において、メモリセル１０ｖの記憶データは“１”であるので、メモリセル１０ｖのセル電流Ｉｃｅｌｌｖは、記憶データ“１”であるときの分布曲線２０１ｖに従って分布する。分布曲線２０１ｖは、図９（ａ）の分布曲線２０１と同等である。
【0062】
図１０には、図８の構成が書込状態であるときのセル電流の分布図が示される。図１０（ａ）には、ツインセル１２のセル電流の分布が示される一方で、図１０（ｂ）には、消去ベリファイ情報を記憶するメモリセル１０ｖのセル電流の分布が示される。
【0063】
図１０（ａ）を参照して、書込状態では、各ツインセル１２を構成するメモリセル１０ｘ及び１０ｙの記憶データは、“０”及び“１”の一方ずつである。この為、メモリセル電流Ｉｃｅｌｌｘ及びＩｃｅｌｌｙは、分布曲線２００及び分布曲線２０１の一方ずつに従って分布する。
【0064】
一方で、図１０（ｂ）に示される様に、書込状態では、メメモリセル１０ｖの記憶データは“０”であるので、メモリセル１０ｖのセル電流Ｉｃｅｌｌｖは、記憶データ“０”であるときの分布曲線２００ｖに従って分布する。分布曲線２００ｖは、図１０（ａ）の分布曲線２００と同等である。
【0065】
図９（ｂ）及び図１０（ｂ）の比較から、分布曲線２００ｖ及び２０１ｖを区分することで、消去ベリファイ情報を得ることができる。即ち、メモリセル１０ｖのセル電流Ｉｃｅｌｌｖと参照電流Ｉｒｅｆの比較によってメモリセル１０ｖの記憶データを読出すことで、消去ベリファイ情報を得ることができる。即ち、図８のセンスアンプＳＡｖが生成する読出データＲＤＴｖを、消去ベリファイ情報として用いることができる。
【0066】
しかしながら、図８の構成では、消去ベリファイ情報は、図１と同様の参照電流読出型で生成される。従って、消去ベリファイ情報の信頼性には、図２で説明したのと同様に、メモリセル１０ｖのセル電流のばらつきに対する問題が存在する。これにより、消去ベリファイ情報が、不揮発性半導体記憶装置（フラッシュメモリ）の信頼性に関するボトルネックとなることが懸念される。
【0067】
図１１には、相補読出型での消去ベリファイ情報を生成するための構成の第２の比較例が示される。
【0068】
図１１を参照して、第２の比較例では、消去ベリファイ情報の信頼性を高めるために、メモリセル１０ｖを複数（例えば、４個）並列接続して、１ビットの消去ベリファイ情報が記憶される。
【0069】
当該４個のメモリセル１０ｖは、並列に消去動作又は書込動作の対象とされる。従って、対応するアドレスのｎ個のツインセル１２が消去状態であるときには、４個のメモリセル１０ｖの記憶データは“１”に揃っている。一方で、対応するアドレスのｎ個のツインセル１２が書込状態であるときには、４個のメモリセル１０ｖの記憶データは“０”に揃っている。
【0070】
図１１では、セル電流Ｉｃｅｌｌｖは、並列接続された４個のメモリセル１０のセル電流の和となるので、図８の構成と比較すると、センスアンプＳＡに流れるセル電流Ｉｃｅｌｌｖは４倍となる。従ってで、参照セル１５ｖを流れる参照電流Ｉｒｅｆ＊は、図８の参照電流Ｉｒｅｆの約４倍とされる。例えば、図１１の構成では、参照セル１５ｖのトランジスタサイズが、図１１の参照セル１５ｖのトランジスタサイズの４倍に設計されることで、Ｉｒｅｆ＊＝４×Ｉｒｅｆを実現することができる。
【0071】
図１２には、メモリセル１０ｖの個数の違いに対するセル電流Ｉｃｅｌｌｖの違いを説明するためのセル電流の分布図が示される。
【0072】
図１２（ａ）には、１個のメモリセル１０ｖで消去ベリファイ情報を記憶する第１の構成例（図８）におけるセル電流Ｉｃｅｌｌの分布図が示される。消去状態では、分布曲線２０１に従ってセル電流Ｉｃｅｌｌｖが分布する一方で書込状態では、分布曲線２００に従ってセル電流Ｉｃｅｌｌｖが分布する。
【0073】
このため、分布曲線２００及び２０１を分ける様に設定された参照電流Ｉｒｅｆと、セル電流Ｉｃｅｌｌｖとの比較では、製造ばらつき及び劣化ばらつき等によって分布曲線２００及び２０１に重なりが生じると、消去ベリファイ情報が誤読出される可能性がある。
【0074】
これに対して、図１２（ｂ）には、４個のメモリセル１０ｖで消去ベリファイ情報を記憶する第２の構成例（図１１）におけるセル電流Ｉｃｅｌｌの分布図が示される。消去状態では、図１２（ａ）の分布曲線２０１ｖに従ってセル電流Ｉｃｅｌｌｖが分布する一方で書込状態では、分布曲線２００ｖに従ってセル電流Ｉｃｅｌｌｖが分布する。
【0075】
分布曲線２００ｖ及び２０１ｖは、４個分のセル電流の和の分布となる。このため、分布曲線２００ｖ及び２０１ｖの下では、消去状態及び書込状態の間でのセル電流Ｉｃｅｌｌｖの差分は、１個のセル電流の分布曲線２００及び２０１に従うセル電流Ｉｃｅｌｌｖの差分よりも拡大される。
【0076】
第２の比較例では、４個のメモリセル１０ｖから出力される消去ベリファイ情報の信頼性を高めることで、消去ベリファイ情報が、不揮発性半導体記憶装置（フラッシュメモリ）の信頼性に関するボトルネックとなることを防止できる。
【0077】
しかしながら、消去ベリファイ情報を生成するためのメモリセルの配置は、不揮発性半導体記憶装置全体でのメモリセルの配置個数を増加させるため、大型化及び高コスト化の原因となることが懸念される。
【0078】
図１３には、第２の比較例における不揮発性半導体記憶装置全体でのメモリセルの配置レイアウト例を説明する概念図が示される。
【0079】
図１３を参照して、上述の様に、アドレス毎にｎビットのデータが記憶される相補読出型の不揮発性半導体記憶装置では、Ｍ個のアドレス（Ｍ：２以上の整数）全体では、データ記憶用に、（２×ｎ×Ｍ）個のメモリセル１０ｘ，１０ｙが、領域１００を用いて配置される。
【0080】
更に、第２の比較例では、アドレス毎に、消去ベリファイ情報を生成するために、点線枠で囲まれた４個のメモリセル１０ｖが追加配置される。相補読出型の不揮発性半導体記憶装置では、Ｍ個のアドレス全体に対応して、消去ベリファイ情報の生成用に、（４×Ｍ）個のメモリセル１０ｖが、領域１０１を用いて配置される。この結果、例えば、ｎ＝８のときには、消去ベリファイ情報を生成するために領域１１０に追加配置されるメモリセルの個数は、データ記憶用の領域１００に配置されるメモリセルの個数に対して、４／（２×８）＝２５（％）に上る。
【0081】
この様に、相補読出型の不揮発性半導体記憶装置では、書込対象単位（アドレス）毎の消去ベリファイ情報を生成するためのメモリセルを追加配置すると、サイズ及びコスト面で問題が生じることが理解される。
【0082】
＜第１の実施形態＞
第１の実施の形態では、相補読出型の不揮発性半導体記憶装置において、メモリセルを追加配置することなく、消去ベリファイ情報を生成するための構成を説明する。
第１の実施の形態では、相補読出型の不揮発性半導体記憶装置において、メモリセルを追加配置することなく、消去ベリファイ情報を生成するための構成を説明する。
【0083】
図１５は、第１の実施形態に係る相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための構成を説明する概念的な回路図である。図１５においても、１つの書込対象単位（アドレス）のｎ個のツインセル１２に対応する、消去ベリファイ情報を生成するための構成が示される。
【0084】
更に図１４には、図１５との対比のために、第２の比較例に係る相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための構成を説明する概念的な回路図が示される。図１４では、消去ベリファイ情報を生成するために、センスアンプＳＡｖ、参照セル１５ｖ、及び、追加配置される４個のメモリセル１０ｖが、ｎビットのデータ記憶のための構成に加えて、追加配置されている。これらの追加配置された要素の構成は、図１１と同様であるので、詳細な説明は繰り返さない。
【0085】
図１５を参照して、第１の実施形態に係る相補読出型の不揮発性半導体記憶装置では、図１４でのメモリセル１０ｖの配置が省略されて、消去ベリファイ情報を出力するセンスアンプＳＡｖの入力ノードの一方（－端子）は、センスアンプＳＡ１～ＳＡｎの電源電圧Ｖｐｐ２を供給するための電源配線ＰＬｓと接続される。電源配線ＰＬｓは、電気抵抗値Ｒ１を有する抵抗素子５１を介して、電源電圧Ｖｐｐ２を供給する電源ノード５５に対して電気的に接続される。
【0086】
後述する様に、消去ベリファイ動作時には、電源配線ＰＬｓからｎ個のセンスアンプＳＡ１～ＳＡｎに流れる電流の総和であるベリファイ電流Ｉｖｆが流れる。従って、センスアンプＳＡｖの－端子には、ノードＮｒには、電源電圧Ｖｐｐ２に対して、ベリファイ電流Ｉｖｆによって抵抗素子５１で生じる電圧降下だけ低い電圧Ｖｖｆが生じる。即ち、センスアンプＳＡｖに入力される電圧Ｖｒｆは、下記の式（１）で示される。
【0087】
Ｖｖｆ＝Ｖｐｐ２－Ｉｖｆ×Ｒ１ …（１）
即ち、電圧Ｖｖｆは、ベリファイ電流Ｉｖｆを電気抵抗値Ｒ１によって電流／電圧換算した電圧に相当する。ベリファイ電流Ｉｖｆが大きい程、電圧Ｖｖｆは低下する。
即ち、電圧Ｖｖｆは、ベリファイ電流Ｉｖｆを電気抵抗値Ｒ１によって電流／電圧換算した電圧に相当する。ベリファイ電流Ｉｖｆが大きい程、電圧Ｖｖｆは低下する。
【0088】
一方で、センスアンプＳＡｖの入力ノードの他方（＋端子）は、参照セル１５ｖと接続されるノードＮｒと接続される。参照セル１５ｖは、ノードＮｒと、接地電圧を供給する接地ノードとの間に接続される。ノードＮｒは、電気抵抗値Ｒ１を有する抵抗素子５２を介して、電源電圧Ｖｐｐ２を供給する電源ノード５６に対して電気的に接続される。参照セル１５ｖは、ゲートに参照電圧Ｖｒｅｆｎを入力されて、参照電流Ｉｒｅｆｎを発生する。この結果、ノードＮｒには、電源電圧Ｖｐｐ２に対して、参照電流Ｉｒｅｆｎによって抵抗素子５２で生じる電圧降下だけ低い電圧Ｖｒが生じる。従って、センスアンプＳＡｖに入力される電圧Ｖｒは、下記の式（２）によって示される。
【0089】
Ｖｒ＝Ｖｐｐ２－Ｉｒｅｆｎ×Ｒ１ …（２）
即ち、電圧Ｖｒは、参照電流Ｉｒｅｆｎを電気抵抗値Ｒ１によって電流／電圧換算した電圧に相当する。参照電流Ｉｒｅｆｎが大きい程、電圧Ｖｒは低下する。
即ち、電圧Ｖｒは、参照電流Ｉｒｅｆｎを電気抵抗値Ｒ１によって電流／電圧換算した電圧に相当する。参照電流Ｉｒｅｆｎが大きい程、電圧Ｖｒは低下する。
【0090】
センスアンプＳＡｖは、電源ノード５５及び５６とは独立の電源配線から電源電圧Ｖｐｐ１を受けて動作し、電圧Ｖｖｆ及びＶｒの高低比較に基づく読出データＲＤＴｖを出力する。センスアンプＳＡｖは、電圧Ｖｖｆ及びＶｒの比較を通じて、ベリファイ電流Ｉｖｆと参照電流Ｉｒｅｆｎとを比較しているため、センスアンプＳＡｖからの読出データＲＤＴｖは、消去ベリファイ情報に相当する。
【0091】
センスアンプＳＡｖは、Ｉｒｅｆｎ＞Ｉｖｆのときに、Ｖｒ＜Ｖｖｆとなることで、ＲＤＴｖ＝“０”を出力する一方で、Ｉｖｆ＞Ｉｒｅｆｎのときには、Ｖｖｆ＜Ｖｒとなることで、ＲＤＴｖ＝“１”を出力する。
【0092】
図１６には、センスアンプＳＡ１～ＳＡｎの構成例を説明する回路図が示される。センスアンプＳＡ１～ＳＡｎの構成は同様であるので、図１６において、センスアンプＳＡ１～ＳＡｎは、包括的にセンスアンプＳＡと表記される。
【0093】
図１６を参照して、センスアンプＳＡは、Ｐ型のトランジスタ７１～７３，７９ｘ，７９ｙと、Ｎ型のトランジスタ７４～７６と、インバータ８１～８３と、ノードＮｘ，Ｎｙとを有する。
【0094】
ノードＮｘは、センスアンプＳＡの一方の入力ノード（－端子）に相当し、ノードＮｙは、センスアンプＳＡの他方の入力ノード（＋端子）に相当する。図３と同様に、ノードＮｘは、セレクタ１１ｘを介してメモリセル１０ｘと接続される一方で、ノードＮｙは、セレクタ１１ｙを介してメモリセル１０ｙと接続される。
【0095】
トランジスタ７２及び７４は、ノードＮ１及びＮ２の間にノードＮｘを介して直列接続される。更に、トランジスタ７２及び７４のゲートは、ノードＮｙと共通に接続される。一方で、トランジスタ７３及び７５は、ノードＮ１及びＮ２の間にノードＮｙを介して直列接続される。更に、トランジスタ７３及び７５のゲートは、ノードＮｘと共通に接続される。これにより、トランジスタ７２～７５は、ノードＮｘ及びＮｙの間の電圧差を増幅するＣＭＯＳ（Complementary Metal Oxide Semiconductor）オペアンプとして動作する。
【0096】
トランジスタ７１は、電源配線ＰＬｓ及びノードＮ１の間に接続され、トランジスタ７６は、ノードＮ２と接地ノードとの間に接続される。トランジスタ７６のゲートには、センスアンプＳＡのイネーブル信号ＳＡＥが入力される。トランジスタ７１のゲートには、インバータ８３から出力されるイネーブル信号ＳＡＥの反転信号が入力される。従って、イネーブル信号ＳＡＥ＝“１”の期間において、トランジスタ７１及び７６がオンすることで、ＣＭＯＳオペアンプに動作電流が供給される。
【0097】
トランジスタ７９ｘは、電源電圧Ｖｐｐ２を供給するノードとノードＮｘとの間に接続される。トランジスタ７９ｙは、電源電圧Ｖｐｐ２を供給するノードとノードＮｙとの間に接続される。Ｐ型のトランジスタ７９ｘ，７９ｙのゲートには、プリチャージ期間に“０”に設定されるプリチャージ信号ＰＣＨＧｂが入力される。即ち、トランジスタ７９ｘ及び７９ｙは、ノードＮｘ及びＮｙのそれぞれのプリチャージスイッチとして動作する。
【0098】
インバータ８１は、ノードＮｘの電圧ＳＡＴを入力として、読出データＲＤＴを出力する。インバータ８２は、ノードＮｙの電圧ＳＡＢを入力として、読出データＲＤＴと相補の反転読出データＲＤＴｂを出力する。
【0099】
図１７には、図１５に示されたセンスアンプＳＡの動作波形図が示される。
まず、プリチャージ期間Ｔａ、サンプリング期間Ｔｂ、及び、センス期間Ｔｃによるツインセル１２からの通常のデータ読出について説明する。メモリセル１０ｘ及び１０ｙのゲートと接続されたワード線ＷＬＴ＜ｎ＞及びＷＬＢ＜ｎ＞が、“０”から“１”に変化することで、メモリセル１０ｘ及び１０ｙは、データ読出状態とされる。
まず、プリチャージ期間Ｔａ、サンプリング期間Ｔｂ、及び、センス期間Ｔｃによるツインセル１２からの通常のデータ読出について説明する。メモリセル１０ｘ及び１０ｙのゲートと接続されたワード線ＷＬＴ＜ｎ＞及びＷＬＢ＜ｎ＞が、“０”から“１”に変化することで、メモリセル１０ｘ及び１０ｙは、データ読出状態とされる。
【0100】
時刻ｔｒにおいて、ツインセル１２からのデータ読出が開始されると、プリチャージ期間Ｔａが設けられる。プリチャージ期間Ｔａでは、プリチャージ信号ＰＣＨＧｂが“１”から“０”に変化するとともに、イネーブル信号ＳＡＥが“０”に設定される。更に、セレクタ１１ｘ、１１ｙに入力される選択信号ＳＬｂが“１”から“０”に変化する。
【0101】
トランジスタ７９ｘ，７９ｙのオンにより、ノードＮｘ及びＮｙには、メモリセル１０ｘ及び１０ｙのセル電流が流れる状態となる。一方で、イネーブル信号ＳＡＥが“０”であるため、ＣＭＯＳオペアンプには動作電流が供給されていない。この結果、ノードＮｘの電圧ＳＡＴ及びノードＮｙの電圧ＳＡＢは、“１”に相当する電圧レベル（電源電圧Ｖｐｐ２）にプリチャージされる。反対に、読出データＲＤＴ及び反転読出データＲＤＴｂは“０”に設定される。
【0102】
続いて、サンプリング期間Ｔｂでは、プリチャージ信号ＰＣＨＧｂが“０”から“１”に変化する。
【0103】
トランジスタ７９ｘ及び７９ｙ（プリチャージスイッチ）がオフされることで、ノードＮｘ及びＮｙの電圧ＳＡＴ及びＳＡＢは、読出電流Ｉｃｅｌｌｘ及びＩｃｅｌｌｙによる放電で低下する。一方で、サンプリング期間Ｔｂにおいても、イネーブル信号ＳＡＥが“０”に維持されているので、ＣＭＯＳオペアンプには動作電流が供給されていない。従って、サンプリング期間Ｔｂでは、ノードＮｘ及びＮｙの電圧差（電圧ＳＡＴ及びＳＡＢの差）は増幅されない。
【0104】
この結果、ノードＮｘ及びＮｙには、セル電流Ｉｃｅｌｌｘ及びＩｃｅｌｌｙの電流差に応じた電圧差が発生する。図１７の例では、Ｉｃｅｌｌｘ＜Ｉｃｅｌｌｙであるため、電圧ＳＡＴ（ノードＮｘ）の電圧低下レートが、電圧ＳＡＢ（ノードＮｙ）の電圧低下レートよりも小さく、この結果、ＳＡＴ＞ＳＡＢとなっている。
【0105】
続いて、センス期間Ｔｃでは、選択信号ＳＬｂが“０”から“１”に変化して、ノードＮｘ及びＮｙは、セレクタ１１ｘ、１１ｙのオフにより、メモリセル１０ｘ，１０ｙから電気的に切り離される。更に、イネーブル信号ＳＡＥが“０”から“１”に変化して、トランジスタ７２～７５によるＣＭＯＳオペアンプへ動作電流が供給される。
【0106】
これにより、センス期間Ｔｃでは、サンプリング期間Ｔｂで生じたノードＮｘ及びＮｙの電圧差を増幅する様に、電圧ＳＡＴ及びＳＡＢが変化する。ＳＡＢ＜ＳＡＴの状態でセンス期間Ｔｃが開始される図１７の例では、ＣＭＯＳセンスアンプでは、トランジスタ７２及び７５がオンする一方で、トランジスタ７３及び７４がオフする。この結果、ノードＮｘが電源配線ＰＬｓと電気的に接続されることにより、電圧ＳＡＴが“１”（電源電圧Ｖｐｐ２）に上昇する一方で、ノードＮｙには接地電圧が伝達されることにより、電圧ＳＡＢは“０”（接地電圧）に低下する「増幅動作」が実行される。ＣＭＯＳオペアンプの上記増幅動作により、電源配線ＰＬｓの電流ＩＰＬｓには、ＣＭＯＳオペアンプの動作電流相当が生じる。
【0107】
センス期間Ｔｃでは、電圧差が増幅された電圧ＳＡＴ，ＳＡＢに基づいて、読出データＲＤＴ及び反転読出データＲＤＴｂが生成される。図１７の例では、Ｉｃｅｌｌ＜Ｉｃｅｌｌｙ、即ち、ツインセル１２が図３（ａ）の状態であるため、電圧ＳＡＴのレベル（“１”）を反転して、読出データＲＤＴ＝“０”とされる。
【0108】
尚、ツインセル１２が図３（ｂ）の状態であるときには、Ｉｃｌｌｘ＞Ｉｃｅｌｌｙであるので、サンプリング期間Ｔｂにおいて、図１７の例とは逆に、電圧ＳＡＴの方が電圧ＳＡＢよりも低下する（ＳＡＴ＜ＳＡＢ）。この結果、センス期間Ｔｃにおいて、ＣＭＯＳセンスアンプでは、トランジスタ７３及び７４がオンする一方で、トランジスタ７２及び７５がオフすることになる。この結果、ノードＮｙが電源配線ＰＬｓと電気的に接続されることによって、電圧ＳＡＢが“１”（電源電圧Ｖｐｐ２）に上昇する一方で、ノードＮｘには接地電圧が伝達されることにより、電圧ＳＡＴは“０”（接地電圧）に低下する様に、「増幅動作」が実行される。これにより、図３（ｂ）に示される様に、電圧ＳＡＴのレベル（“０”）を反転して、読出データＲＤＴ＝“１”とされる。
【0109】
この様に、センス期間Ｔｃでは、センスアンプＳＡの入力ノードに相当するノードＮｘ及びＮｙについては、ツインセル１２を構成するメモリセル１０ｘ及び１０ｙのうちの、セル電流が小さい一方のメモリセルと接続された一方のノードが“１”に設定される一方で、他方のノードが“０”に設定される状態に、ノードＮｘ及びＮｙの間に電圧差が生じる。
【0110】
第１の実施形態に係る相補読出型の不揮発性半導体記憶装置では、消去ベリファイ動作時には、ツインセル１２に対して、通常のデータ読出と同様のプリチャージ期間Ｔａ、サンプリング期間Ｔｂ、及び、センス期間Ｔｃを実行した後に、消去ベリファイ期間Ｔｄが更に設けられる。
【0111】
図１７に示される様に、消去ベリファイ期間Ｔｄでは、センス期間Ｔｃの状態から、選択信号ＳＬｂが“１”から“０”に変化して、セレクタ１１ｘ，１１ｙが再びオンされる。これにより、ノードＮｘ及びＮｙは、ワード線ＷＬＴ＜ｎ＞，ＷＬＴｂ＜ｎ＞によりゲートに“１”が入力されている、データ読出状態のメモリセル１０ｘ及び１０ｙとそれぞれ電気的に接続される。
【0112】
図１８には、書込状態のツインセル１２に対する消去ベリファイ期間での電流経路を説明する回路図が示される。図１８では、図１６の回路図に対して、消去ベリファイ期間Ｔｄに生じる電流ＩＰＬｓの経路が上書きされている。
【0113】
書込状態のツインセル１２では、メモリセル１０ｘ及び１０ｙのうちの一方が書込状態であるとともに、他方が消去状態である。図１８では、図３（ａ）と同様に、ツインセル１２のうち、メモリセル１０ｘが書込状態（記憶データ“０”）であり、メモリセル１０ｙが消去状態（記憶データ“１”）である。
【0114】
従って、センス期間Ｔｃの終了時には、ＣＭＯＳオペアンプの増幅動作により、ノードＮｘ及びＮｙの間には、電圧ＳＡＴが“１”である一方で、電圧ＳＡＢが“０”である電圧差が生じている。従って、ＣＭＯＳオペアンプには、トランジスタ７２，７５がオンする一方で、トランジスタ７３，７４がオフすることで、電源配線ＰＬｓ及びノードＮｘの間に電流経路が形成された状態となる。
【0115】
この状態から、消去ベリファイ期間Ｔｄにおいて、セレクタ１１ｘ及び１１ｙがオンされると、ＣＭＯＳセンスアンプ内の電流経路（トランジスタ７２）を用いて、電源配線ＰＬｓから、ノードＮｘ及びメモリセル１０ｘへの電流経路が形成される。この結果、電源配線ＰＬｓには、書込状態のメモリセル１０ｘのセル電流に相当する電流ＩＰＬｓが生じることになる。
【0116】
尚、図１８の例とは反対に、メモリセル１０ｘが消去状態（記憶データ“１”）であり、メモリセル１０ｙが書込状態（記憶データ“０”）であるときには、上記とは反対に、センス期間Ｔｃの終了時には、電圧ＳＡＢが“１”である一方で、電圧ＳＡＴが“０”である。従って、ＣＭＯＳオペアンプでは、トランジスタ７３，７４がオンする一方で、トランジスタ７２，７３がオフする状態となる。
【0117】
この状態から、セレクタ１１ｘ及び１１ｙがオンされると、トランジスタ７１及び７３を経由して、電源配線ＰＬｓから、ノードＮｙ及びメモリセル１０ｙへの電流経路が形成される。この結果、電源配線ＰＬｓには、書込状態のメモリセル１０ｙのセル電流に相当する電流ＩＰＬｓが生じることになる。
【0118】
この様に、消去ベリファイ期間Ｔｄでは、各センスアンプＳＡにおいて、ツインセル１２を構成するメモリセル１０ｘ及び１０ｙのうちの、セル電流が小さい一方のメモリセルのセル電流に相当する電流ＩＰＬｓが、電源配線ＰＬｓに生じることになる。
【0119】
図１９には、消去状態のツインセルに対する消去ベリファイ期間での電流経路を説明する回路図である。図１９においても、図１６の回路図に対して、消去ベリファイ期間Ｔｄに生じる電流ＩＰＬｓの経路が上書きされている。
【0120】
消去状態のツインセル１２では、メモリセル１０ｘ及び１０ｙの両方が消去状態（記憶データ“１”）に維持されている。このため、メモリセル１０ｘ及び１０ｙのセル電流は、消去状態のセル電流相当であるが、サンプリング期間Ｔｂでは、製造ばらつきによる微妙な電流差、又は、ノイズ等の影響によって、ノードＮｘ及びＮｙの間には、微小な電圧差が生じる。この結果、センス期間Ｔｃでは、上記微小な電圧差の増幅により、電圧ＳＡＴ及びＳＡＢの一方が“１”に上昇する一方で、他方が“０”に低下する。但し、電圧ＳＡＴ及びＳＡＢのいずれが“１”に上昇するかは不定である。
【0121】
この様に、センス期間Ｔｃの終了時には、ＣＭＯＳオペアンプでは、トランジスタ７２及び７５がオンする状態、及び、トランジスタ７３及び７４がオンする状態の一方が形成される。
【0122】
従って、消去ベリファイ期間Ｔｄでは、共に消去状態であるメモリセル１０ｘ，１０ｙのセル電流の微小な差に応じて、図１９中に点線で示される、メモリセル１０ｘ及び１０ｙのセル電流のうちの一方が、電流ＩＰＬｓとして電源配線ＰＬｓに生じることになる。
【0123】
図２０は、第１の実施形態に係る相補読出型の不揮発性半導体記憶装置の消去ベリファイ動作を説明する概念的な回路図である。
【0124】
図２０を参照して、第１の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作では、図１７のプリチャージ期間Ｔａ、サンプリング期間Ｔｂ、センス期間Ｔｃ、及び、消去ベリファイ期間Ｔｄが順に設けられる。これにより、消去ベリファイ期間Ｔｄでは、センスアンプＳＡ１～ＳＡｎにおいて、上述の電流ＩＰＬｓが発生するため、電源配線ＰＬｓ全体では、ｎ個のセンスアンプＳＡでの電流ＩＰＬｓを合計したベリファイ電流Ｉｖｆが発生することが理解される。
【0125】
図２１には、ベリファイ電流の分布図が示される。
図２１（ａ）には、書込状態のツインセル１２に対する消去ベリファイ動作で生じるベリファイ電流の分布が示される。図１８で説明した様に、書込状態のツインセル１２では、消去ベリファイ期間Ｔｄにおいて、メモリセル１０ｘ及び１０ｙのうちの、書込状態（記憶データ“０”）である一方のメモリセルのセル電流が、電流ＩＰＬｓとして、電源配線ＰＬｓからセンスアンプＳＡに流れる。
図２１（ａ）には、書込状態のツインセル１２に対する消去ベリファイ動作で生じるベリファイ電流の分布が示される。図１８で説明した様に、書込状態のツインセル１２では、消去ベリファイ期間Ｔｄにおいて、メモリセル１０ｘ及び１０ｙのうちの、書込状態（記憶データ“０”）である一方のメモリセルのセル電流が、電流ＩＰＬｓとして、電源配線ＰＬｓからセンスアンプＳＡに流れる。
【0126】
従って、ベリファイ電流Ｉｖｆは、ｎ個の書込状態（記憶データ“０”）のメモリセルのセル電流の総和となるので、書込状態（記憶データ“０”）でのセル電流のｎ倍の電流の分布曲線２００ｖｎに従って分布する。
【0127】
一方で、図２１（ｂ）には、消去状態のツインセル１２に対する消去ベリファイ動作で生じるベリファイ電流の分布が示される。図１９で説明した様に、消去状態のツインセル１２では、消去ベリファイ期間Ｔｄにおいて、いずれも消去状態であるメモリセル１０ｘ及び１０ｙのいずれか一方のメモリセルのセル電流が、電流ＩＰＬｓとして、電源配線ＰＬｓからセンスアンプＳＡに流れる。
【0128】
従って、ベリファイ電流Ｉｖｆは、ｎ個の消去状態（記憶データ“１”）のメモリセルのセル電流の総和となるので、消去状態（記憶データ“１”）でのセル電流のｎ倍の電流の分布曲線２０１ｖｎに従って分布する。
【0129】
この結果、分布曲線２００ｖｎ及び２０１ｖｎが重ならない領域に、参照電流Ｉｒｅｆｎを設定することができる。
【0130】
【0131】
これにより、Ｉｖｆ＞Ｉｒｅｆｎ、即ち、図２１（ｂ）の状態では、Ｖｒ＞Ｖｖｆとなるので、センスアンプＳＡｖは、ｎ個のツインセルが消去状態であること、即ち、当該ｎ個のメモリセルに対応するアドレス（書込対象単位）が書込可能であることを示す消去ベリファイ情報として、ＲＤＴｖ＝“１”を出力する。
【0132】
これに対して、Ｉｖｆ＜Ｉｒｅｆｎ、即ち、図２１（ａ）の状態では、Ｖｒ＜Ｖｖｆとなるので、センスアンプＳＡｖは、ｎ個のツインセルが書込状態であること、即ち、当該ｎ個のメモリセルに対応するアドレス（書込対象単位）が書込不能であることを示す消去ベリファイ情報として、ＲＤＴｖ＝“０”を出力する。
【0133】
この様に、第１の実施形態に係る相補読出型の不揮発性半導体記憶装置によれば、図８及び図１１等の比較例で説明したメモリセルの追加配置を行うことなく、一定区分（例えば、書込対象単位（アドレス））に属するｎ個のツインメモリセルに含まれる、（２×ｎ）個のメモリセルの全てが消去状態であるか否かを示す情報（消去ベリファイ情報）を生成することができる。この結果、メモリセルの追加配置による大型化、高コスト化を回避して、各書込対象単位（アドレス）が書込可能であるか否かを判断するための消去ベリファイ情報を得ることができる。
【0134】
又、図２１で説明した様に、書込対象単位（アドレス）に属するツインセルの個数（ｎ）分のセル電流の総和と参照電流Ｉｒｅｆｎとが比較される。この結果、メモリセル１０ｖの追加配置が不要である一方で、図１１の第２の比較例においてｎ個のメモリセル１０ｖを配置した場合と同様の読出精度で、消去ベリファイ情報を生成することができる。
【0135】
尚、図２７に示される様に、参照電流Ｉｒｅｆｎを実際に生成することなく、参照電流Ｉｒｅｆｎの設計値に従う、図２０での電圧Ｖｒ相当を出力する定電圧源１６を配置する変形例も可能である。この場合には、センスアンプＳＡｖは、電源配線ＰＬｓの電圧Ｖｖｆと、定電圧源１６からの電圧Ｖｒとの比較により、上述した消去ベリファイ情報ＲＤＴｖを生成することができる。この様に、参照電流Ｉｒｅｆｎを実際に生成する機構を設けない構成としても、電源配線ＰＬｓを流れるベリファイ電流Ｉｖｆに基づいて、消去ベリファイ情報ＲＤＴｖを生成することが可能である。
【0136】
第１の実施形態において、メモリセル１０ｘは「第１のメモリセル」の一実施例に対応し、メモリセル１０ｙは「第２のメモリセル」の一実施例に対応し、記憶データの“１”は「第１レベル」の一実施例に対応し、“０”は第２レベルの一実施例に対応する。更に、センスアンプＳＡ１～ＳＡｎ（センスアンプＳＡ）は「第１増幅器」の一実施例に対応し、センスアンプＳＡｖは「第２増幅器」の一実施例に対応し、電源配線ＳＬｐは「第１電源配線」の一実施例に対応する。
【0137】
尚、図１６において、ノードＮｘは「第１ノード」の一実施例に対応し、ノードＮｙは「第２ノード」の一実施例に対応する。又、センスアンプＳＡにおいて、トランジスタ７２～７５によるＣＭＯＳセンスアンプによって、電流差を増幅した電圧差をノードＮｘ及びＮｙの間に発生させる増幅動作を実行する例を示したが、ＣＭＯＳセンスアンプとは異なる構成のセンスアンプによって上述の増幅動作を行うことも可能である。
【0138】
更に、図１５及び図２０において、抵抗素子５１は「第１抵抗素子」の一実施例に対応し、抵抗素子５２は「第２抵抗素子」の一実施例に対応し、電圧Ｖｖｆは「第１電圧」の一実施例に対応し、電圧Ｖｒは「第２電圧」の一実施例に対応する。又、図２１において、分布曲線２０１ｖｎ（図２１（ｂ）））は「第１電流のｎ倍の電流の分布曲線」の一実施例に対応し、分布曲線２００ｖｎ（図２１（ａ）））は「第２電流のｎ倍の電流の分布曲線」の一実施例に対応する。
【0139】
＜第２の実施形態＞
第２の実施形態では、消去ベリファイ動作による追加要素が、センスアンプＳＡの通常のデータ読出動作に与える影響を抑制するための回路構成例を説明する。
第２の実施形態では、消去ベリファイ動作による追加要素が、センスアンプＳＡの通常のデータ読出動作に与える影響を抑制するための回路構成例を説明する。
【0140】
図２２は、第２の実施形態に係る相補読出型の不揮発性半導体記憶装置における消去ベリファイ情報を生成するための構成を説明する概念的な回路図である。
【0141】
図２２を参照して、第２の実施形態では、センスアンプＳＡ１～ＳＡｎの電源配線ＰＬｓとは別個に、消去ベリファイ動作で用いる電源配線ＰＬｖが配置される。電源配線ＰＬｖは、第１の実施形態１（図１５）と同様のセンスアンプＳＡｖの入力ノード（－端子）と接続される。図１５での抵抗素子５１及び電源ノード５５も、電源配線ＰＬｖに対して接続される。更に、センスアンプＳＡ１～ＳＡｎにおいて、ＮＡＮＤゲート９１，９２、及び、Ｐ型のトランジスタ９３，９４が更に配置される。
【0142】
図２３は、図２２に示されたセンスアンプの構成を説明する回路図である。
図２３を参照して、第２の実施形態に係るセンスアンプＳＡは、図１６に示された第１の実施形態での構成と比較して、インバータ８１，８２に代えて、ＮＡＮＤゲート９１，９２が配置される点と、Ｐ型のトランジスタ９３，９４が更に配置される点で異なる図２３のその他の部分の構成は、図１６と同様であるので、詳細な説明は繰り返さない。
図２３を参照して、第２の実施形態に係るセンスアンプＳＡは、図１６に示された第１の実施形態での構成と比較して、インバータ８１，８２に代えて、ＮＡＮＤゲート９１，９２が配置される点と、Ｐ型のトランジスタ９３，９４が更に配置される点で異なる図２３のその他の部分の構成は、図１６と同様であるので、詳細な説明は繰り返さない。
【0143】
ＮＡＮＤゲート９１は、ノードＮｘの電圧ＳＡＴ及びイネーブル信号ＳＡＥの否定論理積（ＮＡＮＤ）を、読出データＲＤＴとして出力する。同様に、ＮＡＮＤゲート９２は、ノードＮｙの電圧ＳＡＢ及びイネーブル信号ＳＡＥの否定論理積（ＮＡＮＤ）を、反転読出データＲＤＴｂとして出力する。
【0144】
従って、イネーブル信号ＳＡＥが“０”の期間では、読出データＲＤＴ及び反転読出データＲＤＴｂは“１”に固定される。イネーブル信号ＳＡＥが“１”の期間では、ＮＡＮＤゲート９１及び９２は、図１５でのインバータ８１，８２と同様に、電圧ＳＡＴ及びＳＡＢの反転レベルを、読出データＲＤＴ及び反転読出データＲＤＴｂとしてそれぞれ出力する。
【0145】
トランジスタ９３は、電源配線ＰＬｖ及びメモリセル１０ｘの間に、ノードＮｘ及びセレクタ１１ｘを挟むことなく、電気的に接続される。トランジスタ９３のゲートには、ＮＡＮＤゲート９１の出力信号、即ち、読出データＲＤＴが入力される。
【0146】
同様に、トランジスタ９４は、電源配線ＰＬｖ及びメモリセル１０ｙの間に、ノードＮｙ及びセレクタ１１ｙを挟むことなく、電気的に接続される。トランジスタ９４のゲートには、ＮＡＮＤゲート９２の出力信号、即ち、反転読出データＲＤＴｂが入力される。
【0147】
図２４には、図２２に示されたセンスアンプＳＡの動作波形図が示される。
第２の実施形態において、プリチャージ期間Ｔａ、サンプリング期間Ｔｂ、及び、センス期間ＴｃにおけるセンスアンプＳＡの動作は、プリチャージ期間Ｔａ及びサンプリング期間Ｔｂにおける読出データＲＤＴ及び反転読出データＲＤＴｂが“１”に設定される点以外は、第２の実施形態（図１７）と同様である。
第２の実施形態において、プリチャージ期間Ｔａ、サンプリング期間Ｔｂ、及び、センス期間ＴｃにおけるセンスアンプＳＡの動作は、プリチャージ期間Ｔａ及びサンプリング期間Ｔｂにおける読出データＲＤＴ及び反転読出データＲＤＴｂが“１”に設定される点以外は、第２の実施形態（図１７）と同様である。
【0148】
即ち、プリチャージ期間Ｔａでは、ノードＮｘ及びＮｙの各々は、トランジスタ７９ｘ及び７９ｙのオンによってプリチャージされるので、電圧ＳＡＴ及びＳＡＢは“１”に設定される。第２の実施形態では、ＮＡＮＤゲート９１，９２に入力されるイネーブル信号ＳＡＥが“０”であるので、読出データＲＤＴ及び反転読出データＲＤＴｂは“１”である。これにより、トランジスタ９３及び９４はオフに維持される。
【0149】
更に、サンプリング期間Ｔｂでは、ノードＮｘ及びＮｙには、セル電流Ｉｃｅｌｌｘ及びＩｃｅｌｌｙの電流差に応じた電圧差が発生する。図２４では、図１７と同様に、Ｉｃｅｌｌｘ＜Ｉｃｅｌｌｙの例が示されるため、電圧ＳＡＴ（ノードＮｘ）の電圧低下レートが、電圧ＳＡＢ（ノードＮｙ）の電圧低下レートよりも小さく、この結果、ＳＡＴ＞ＳＡＢとなっている。サンプリング期間Ｔｂにおいても、イネーブル信号ＳＡＥが“０”であるので、読出データＲＤＴ及び反転読出データＲＤＴｂは“１”である。これにより、トランジスタ９３及び９４はオフに維持される。
【0150】
そして、センス期間Ｔｃでは、セレクタ１１ｘ，１１ｙのオフにより、メモリセル１０ｘ及び１０ｙが、ノードＮｘ及びＮｙから電気的に切り離された状態で、トランジスタ７２～７５によるＣＭＯＳオペアンプの増幅動作によって、ノードＮｘ及びＮｙに電圧差が増幅される。これにより、図１７と同様に、ＳＡＢ＜ＳＡＴの状態でセンス期間Ｔｃが開始される図２４の例では、ノードＮｘ及びＮｙの間には、電圧ＳＡＴが“１”に上昇する一方で、電圧ＳＡＢは“０”に低下する電圧差が発生する。
【0151】
センス期間Ｔｃでは、イネーブル信号ＳＡＥが“１”であるため、ＮＡＮＤゲート９１及び９２の出力信号は、電圧ＳＡＴ及びＳＡＢの反転レベルとなる。そして、トランジスタ９３及び９４は、電圧ＳＡＴ及びＳＡＢに従うＮＡＮＤゲート９１及び９２の出力信号に応じて、一方が選択的にオンされる。
【0152】
図２４の例では、読出データＲＤＴ＝“０”、反転読出データＲＤＴｂ＝“１”に設定されるので、トランジスタ９３がオンする一方でトランジスタ９４はオフされる。これにより、電源配線ＰＬｖ及びメモリセル１０ｘが電気的に接続されるので、電源配線ＰＬｖには、メモリセル１０ｘのセル電流Ｉｃｅｌｌｘ相当の電流ＩＰＬｖが生じる。
【0153】
消去ベリファイ期間Ｔｄでは、第１の実施形態と同様に、イネーブル信号ＳＡＥが“１”に維持される一方で、選択信号ＳＬｂは、第１の実施形態とは異なり、“１”に維持される。この結果、トランジスタ９３のオンが維持されて、センス期間Ｔｃと同様の電流ＩＰＬｖが、消去ベリファイ期間Ｔｄにも継続して生じる。
【0154】
図２５には、書込状態のツインセル１２に対する消去ベリファイ期間での電流経路を説明する回路図が示される。図２５では、図２３の回路図に対して、消去ベリファイ期間Ｔｄに生じる電流ＩＰＬｓの経路が上書きされている。
【0155】
【0156】
センス期間Ｔｃの終了時には、電圧ＳＡＴが“１”である一方で、電圧ＳＡＢが“０”であるため、読出データＲＤＴ＝“０”及び反転読出データＲＤＴｂ＝“１”に設定されている。
【0157】
従って、センス期間Ｔｃ及び消去ベリファイ期間Ｔｄでは、トランジスタ９４がオフされる一方でトランジスタ９３がオンされることにより、電源配線ＰＬｖには、書込状態のメモリセル１０ｘのセル電流に相当する電流ＩＰＬｖが生じる。
【0158】
尚、図２５の例とは反対に、メモリセル１０ｘが消去状態（記憶データ“１”）であり、メモリセル１０ｙが書込状態（記憶データ“０”）であるときには、上記とは反対に、センス期間Ｔｃの終了時には、ＣＭＯＳセンスアンプの増幅動作により、ノードＮｘ及びＮｙの間には、電圧ＳＡＢが“１”である一方で電圧ＳＡＴが“０”となる電圧差が生じる。
【0159】
この電圧差に従って、読出データＲＤＴ＝“１”及び反転読出データＲＤＴｂ＝“０”に設定されるとともに、センス期間Ｔｃ及び消去ベリファイ期間Ｔｄでは、トランジスタ９３がオフされる一方でトランジスタ９４がオンされる。この結果、電源配線ＰＬｖには、書込状態のメモリセル１０ｙのセル電流Ｉｃｅｌｌｙに相当する電流ＩＰＬｖが生じる。
【0160】
この様に、第２の実施形態においても、消去ベリファイ期間Ｔｄでは、各センスアンプＳＡにおいて、ツインセル１２を構成するメモリセル１０ｘ及び１０ｙのうちの、セル電流が小さい一方のメモリセルのセル電流に相当する電流ＩＰＬｖが、電源配線ＰＬｓに生じることになる。
【0161】
【0162】
消去状態のツインセル１２では、メモリセル１０ｘ及び１０ｙのセル電流は、いずれも消去状態のセル電流相当であるが、センス期間Ｔｃでは、両者の微小な電圧差の増幅により、電圧ＳＡＴ及びＳＡＢの一方が“１”に上昇する一方で、他方が“０”に低下する。図２６においても、電圧ＳＡＴ及びＳＡＢのいずれが“１”に上昇するかは不定である。
【0163】
センス期間Ｔｃ及び消去ベリファイ期間Ｔｄでは、トランジスタ９３及び９４のいずれか一方がオンすることになる。この結果、共に消去状態であるメモリセル１０ｘ，１０ｙのセル電流の微小な差に応じて、図２６中に点線で示される、メモリセル１０ｘ及び１０ｙのセル電流のうちの一方が、電流ＩＰＬｖとして電源配線ＰＬｖに生じることになる。
【0164】
この様に、第２の実施形態では、各センスアンプＳＡにおいて、第１の実施形態での電流ＩＰＬｓと同様の電流ＩＰＬｖが、電源配線ＰＬｖに生じることになる。即ち、第２の実施形態では、電源配線ＰＬｖが「第１電源配線」の一実施例に対応し、電源配線ＰＬｓは「第２電源配線」の一実施例に対応する。又、図２３の構成において、トランジスタ９３は「第１選択スイッチ」の一実施例に対応し、トランジスタ９４は「第２選択スイッチ」の一実施例に対応する。
【0165】
再び図２２を参照して、第２の実施形態に係る不揮発性半導体記憶装置の消去ベリファイ動作では、図２４のプリチャージ期間Ｔａ、サンプリング期間Ｔｂ、センス期間Ｔｃ、及び、消去ベリファイ期間Ｔｄが順に設けられる。これにより、消去ベリファイ期間Ｔｄでは、センスアンプＳＡ１～ＳＡｎにおいて、上述の電流ＩＰＬｖが発生するため、電源配線ＰＬｖ全体では、ｎ個のセンスアンプＳＡでの電流ＩＰＬｖを合計したベリファイ電流Ｉｖｆが発生する。この結果、第２の実施形態においても、第１の実施形態と同様のベリファイ電流Ｉｖｆを発生することができる。
【0166】
この様に、第２の実施形態においても、第１の実施形態と同様のベリファイ電流Ｉｖｆが、電源配線ＰＬｓとは別個に設けられた電源配線ＰＬｖに発生する。電源配線ＰＬｖは、第１の実施形態における電源配線ＰＬｓと同様に、抵抗素子５１を介して電源ノード５５と接続されているので、第１の実施形態と同様の電圧Ｖｖｆを発生して、センスアンプＳＡｖの入力ノードの一方（－端子）に入力することができる。
【0167】
この結果、センスアンプＳＡｖは、第１の実施形態と同様に、ベリファイ電流Ｉｖｆと参照電流Ｉｒｅｆｎとの比較に基づいて、消去ベリファイ情報を示す読出データＲＤＴｖを出力することができる。
【0168】
具体的には、第２の実施形態においても、Ｉｖｆ＞Ｉｒｅｆｎの場合には、センスアンプＳＡｖは、ｎ個のツインセルが消去状態であること、即ち、当該ｎ個のメモリセルに対応するアドレス（書込対象単位）が書込可能であることを示す消去ベリファイ情報として、ＲＤＴｖ＝“１”が出力される。
【0169】
これに対して、第２の実施形態においても、Ｉｖｆ＜Ｉｒｅｆｎの場合には、ｎ個のツインセルが書込状態であること、即ち、当該ｎ個のメモリセルに対応するアドレス（書込対象単位）が書込不能であることを示す消去ベリファイ情報として、ＲＤＴｖ＝“０”が出力される。
【0170】
この様に、第２の実施形態に係る相補読出型の不揮発性半導体記憶装置によっても、メモリセルの追加配置を行うことなく、消去ベリファイ情報を生成することが可能であり、第１の実施形態と同様の効果を奏することができる。
【0171】
更に、第２の実施形態に係る不揮発性半導体記憶装置では、第１の実施形態とは異なり、センスアンプＳＡの電源配線ＰＬｓに抵抗素子５１を接続することなく、消去ベリファイ動作を実行することができる。これにより、通常のデータ読出動作（プリチャージ期間Ｔａ、サンプリング期間Ｔｂ、及び、センス期間Ｔｃ）におけるセンスアンプＳＡでの電流経路に、抵抗素子５１が含まれることがない。
【0172】
これにより、抵抗素子５１の電気抵抗値Ｒ１によって、センスアンプＳＡの読出特性が変化することを防止できるので、センスアンプＳＡによるツインセル１２からのデータ読出精度の低下を防止することができる。即ち、特性がシビアなセンスアンプＳＡを用いて本開示に係る消去ベリファイ動作を実行する場合には、第２の実施形態に係る回路構成が好適である。
【0173】
図２３～図２６では、第１の実施形態と同様に、消去ベリファイ動作において、ツインセル１２を構成するメモリセル１０ｘ及び１０ｙのうちの、セル電流が小さい一方のメモリセルのセル電流に相当する電流ＩＰＬｖが、電源配線ＰＬｓに生じる例を説明した。しかしながら、増幅動作用の電源配線ＰＬｓと、消去ベリファイ動作用の電源配線ＰＬｖとが別個に設けられる第２の実施形態では、消去ベリファイ時の電流ＩＰＬｖが、メモリセル１０ｘ及び１０ｙのうちの、セル電流が大きい一方のメモリセルのセル電流に相当する構成とすることも可能である。
【0174】
図２８には、第２の実施形態の変形例に係る相補読出型の不揮発性半導体記憶装置におけるセンスアンプの構成を説明する回路図が示される。
【0175】
図２８を図２３と比較して、第２の実施形態の変形例に係るセンスアンプＳＡでは、Ｐ型のトランジスタ９３及び９４のゲートの接続先が、図２３と入れ換えられる。即ち、トランジスタ９３のゲートには、ＮＡＮＤゲート９２の出力信号、即ち、読出データＲＤＴｂが入力される一方で、トランジスタ９４のゲートには、ＮＡＮＤゲート９１の出力信号、即ち、読出データＲＤＴが入力される。
【0176】
図２８に示されたセンスアンプＳＡについても、プリチャージ期間Ｔａ、サンプリング期間Ｔｂ、センス期間Ｔｃ、及び、消去ベリファイ期間ＴｄにおけるセンスアンプＳＡの動作波形は、図２４と同様である。一方で、図２８の変形例では、図２３の構成と比較すると、消去ベリファイ期間Ｔｄにおいて、トランジスタ９３及び９４のいずれがオンするかの選択が、図２３の構成とは反対となる。
【0177】
【0178】
図２９においても、センス期間Ｔｃの終了時には、図２５と同様に、読出データＲＤＴ＝“０”及び反転読出データＲＤＴｂ＝“１”に設定されている。しかしながら、トランジスタ９３及び９４の接続先が図２５とは異なるため、図２９では、トランジスタ９４がオンする一方で、トランジスタ９３がオフされる。この結果、電源配線ＰＬｖには、図２５とは反対に、電流が大きい方である消去状態のメモリセル１０ｙのセル電流に相当する電流ＩＰＬｖが生じる。
【0179】
尚、第２の実施形態の変形例では、図２９の例とは反対に、メモリセル１０ｘが消去状態（記憶データ“１”）であり、メモリセル１０ｙが書込状態（記憶データ“０”）であるときには、ＣＭＯＳセンスアンプの増幅動作により、ノードＮｘ及びＮｙの間には、電圧ＳＡＢが“１”である一方で電圧ＳＡＴが“０”となる電圧差が生じる。この結果、消去ベリファイ期間Ｔｄでは、トランジスタ９３がオフされる一方でトランジスタ９４がオンされる。この結果、電源配線ＰＬｖには、電流が大きい方である消去状態のメモリセル１０ｙのセル電流Ｉｃｅｌｌｙに相当する電流ＩＰＬｖが生じることが理解される。
【0180】
この様に、第２の実施形態の変形例では、消去ベリファイ期間Ｔｄにおいて、ツインセル１２を構成するメモリセル１０ｘ及び１０ｙのうちの、セル電流が大きい一方のメモリセルのセル電流に相当する電流ＩＰＬｖが、電源配線ＰＬｓに生じることになる。
【0181】
消去状態のツインセル１２に対する消去ベリファイ動作においても、共に消去状態であるメモリセル１０ｘ，１０ｙのセル電流の微小な差に応じて、メモリセル１０ｘ及び１０ｙのセル電流のうちの大きい方の一方のセル電流が、電流ＩＰＬｖとして電源配線ＰＬｖに生じることになる。
【0182】
従って、電源配線ＰＬｓ，ＰＬｖが別個に配置される第２の実施形態の構成では、ツインセル１２を構成するメモリセル１０ｘ及び１０ｙのうちの、セル電流が大きい一方のメモリセル、及び、セル電流が小さい一方のメモリセルのいずれを電源配線ＰＬｖと接続して電流ＩＰＬｖを発生させても、消去ベリファイ動作を実行可能である。尚、この際に、セル電流が大きい一方のメモリセル、及び、セル電流が小さい一方のメモリセルのいずれによって電流ＩＰＬｖが生成されるかについては、図２３及び図２８で説明した、トランジスタ９３及び９４のゲートの接続先によって予め定められることになる。
【0183】
尚、第２の実施形態に係る図２２においても、図２７と同様の定電圧源１６から出力される電圧ＶｒをセンスアンプＳＡｖに入力する変形例の適用が可能である。即ち、本実施の形態では、センスアンプＳＡｖにおいて、電源配線ＰＬｓ（第１の実施形態）又は電源配線ＰＬｖ（第２の実施形態）を流れるベリファイ電流Ｉｖｆに基づくものであれば、参照電流Ｉｒｅｆｎとの比較によらずに、消去ベリファイ情報ＲＤＴｖを生成してもよい。
【0184】
又、本実施の形態では、相補読出の対象となるメモリセルをフラッシュメモリとして説明したが、本開示は、フラッシュメモリに限定されるものではない。具体的にはち、記憶データが“１”及び“０”のいずれであるかに依存してセル電流が変わるメモリセルを用いて構成される相補読出型の不揮発性半導体記憶装置に共通に適用可能である。具体的には、各メモリセルの記憶データが全て“０”及び“１”の一方に揃っている消去状態から、ツインセルの一方のメモリセルの記憶データを“０”及び“１”の他方に書き換えることで書込動作が行われるものであれば、一定区分のツインセルに含まれる全メモリセルが消去状態であるか否かを示す消去ベリファイ情報の生成について、共通に適用することができる。
【0185】
以上で説明した複数の実施形態について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施形態で説明された構成を適宜組合わせることは出願当初から予定されている点についても、確認的に記載する。
【0186】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0187】
１０，１０ｖ，１０ｘ，１０ｙ メモリセル、１１，１１ｖ，１１ｘ，１１ｙ セレクタ、１２ ツインセル、１５，１５ｖ 参照セル、１６ 定電圧源、５１，５２ 抵抗素子、５５，５６ 電源ノード、１００，１０１ 領域、２００，２００ｖ，２００ｖｎ，２０１，２０１ｖ，２０１ｖｎ 分布曲線（セル電流）、ＩＰＬｓ，ＩＰＬｖ 電流（電源配線）、Ｉｃｅｌｌ，Ｉｃｅｌｌｖ，Ｉｃｅｌｌｘ，Ｉｃｅｌｌｙ セル電流、Ｉｒｅｆ，Ｉｒｅｆｎ，Ｉｒｅｆ＊ 参照電流、Ｉｖｆ ベリファイ電流、ＰＣＨＧｂ プリチャージ信号、ＰＬｓ，ＰＬｖ 電源配線、ＲＤＴ，ＲＤＴ１～ＲＤＴｎ 読出データ、ＲＤＴｂ 反転読出データ、ＲＤＴｖ 読出データ（消去ベリファイ情報）、ＳＡ，ＳＡ１～ＳＡｎ，ＳＡｖ センスアンプ、ＳＡＥ イネーブル信号、ＳＬｂ 選択信号、Ｔａ プリチャージ期間、Ｔｂ サンプリング期間、Ｔｃ センス期間、Ｔｄ 消去ベリファイ期間、Ｖｐｐ１，Ｖｐｐ２ 電源電圧、Ｖｒｅｆ，Ｖｒｅｆｎ，Ｖｒｅｆ＊ 参照電圧。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】