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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023093175
(43)【公開日】2023-07-04
(54)【発明の名称】電力変換装置
(51)【国際特許分類】
H02M 7/483 20070101AFI20230627BHJP
【ＦＩ】
H02M7/483
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021208646
(22)【出願日】2021-12-22
(71)【出願人】
【識別番号】314012076
【氏名又は名称】パナソニックＩＰマネジメント株式会社
(74)【代理人】
【識別番号】100123102
【弁理士】
【氏名又は名称】宗田 悟志
(72)【発明者】
【氏名】廣田 翔吾
(72)【発明者】
【氏名】花村 賢治
(72)【発明者】
【氏名】藤井 裕之
(72)【発明者】
【氏名】堀尾 渉
【テーマコード（参考）】
5H770
【Ｆターム（参考）】
5H770BA11
5H770CA01
5H770CA04
5H770CA05
5H770DA01
5H770DA37
5H770EA01
5H770FA03
5H770GA17
5H770HA02Y
5H770HA03X
5H770HA03Y
5H770KA01Y
(57)【要約】
【課題】マルチレベル電力変換装置のフライングキャパシタの電圧を安定化させる。
【解決手段】インバータ回路（１０）は、直流電源（２）から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成する。マルチレベル出力部（１１－１４）は、４つのフライングキャパシタ回路（１１－１４）を含み、各フライングキャパシタ回路（１１－１４）は３レベルの電位を出力可能である。極性切替部（１５、１６）は、マルチレベル出力部（１１－１４）の出力電圧の電圧符号を制御する。制御回路（３０）は、直流電源（２）からインバータ回路（１０）に供給される直流電圧を１／４にした基準電圧と、１つ分のキャパシタの電圧との偏差をもとに、複数のスイッチング素子（Ｑ１－Ｑ１６）の駆動信号を補正する。
【選択図】図１
【解決手段】インバータ回路（１０）は、直流電源（２）から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成する。マルチレベル出力部（１１－１４）は、４つのフライングキャパシタ回路（１１－１４）を含み、各フライングキャパシタ回路（１１－１４）は３レベルの電位を出力可能である。極性切替部（１５、１６）は、マルチレベル出力部（１１－１４）の出力電圧の電圧符号を制御する。制御回路（３０）は、直流電源（２）からインバータ回路（１０）に供給される直流電圧を１／４にした基準電圧と、１つ分のキャパシタの電圧との偏差をもとに、複数のスイッチング素子（Ｑ１－Ｑ１６）の駆動信号を補正する。
【選択図】図１
【特許請求の範囲】
【請求項1】
直流電源から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成するインバータ回路と、
前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備え、
前記インバータ回路は、
２つ又は４つのフライングキャパシタ回路を含み、各フライングキャパシタ回路が３レベルの電位を出力可能なマルチレベル出力部と、
前記マルチレベル出力部の出力電圧の電圧符号を制御する極性切替部と、を含み、
前記フライングキャパシタ回路は、
直列接続された４つのスイッチング素子と、
２番目と３番目の２つのスイッチング素子に並列に接続された１つのキャパシタと、を含み、
前記制御回路は、前記直流電源から前記インバータ回路に供給される直流電圧を１／４にした基準電圧と、１つ分のキャパシタの電圧との偏差をもとに、前記複数のスイッチング素子の駆動信号を補正することを特徴とする電力変換装置。
前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備え、
前記インバータ回路は、
２つ又は４つのフライングキャパシタ回路を含み、各フライングキャパシタ回路が３レベルの電位を出力可能なマルチレベル出力部と、
前記マルチレベル出力部の出力電圧の電圧符号を制御する極性切替部と、を含み、
前記フライングキャパシタ回路は、
直列接続された４つのスイッチング素子と、
２番目と３番目の２つのスイッチング素子に並列に接続された１つのキャパシタと、を含み、
前記制御回路は、前記直流電源から前記インバータ回路に供給される直流電圧を１／４にした基準電圧と、１つ分のキャパシタの電圧との偏差をもとに、前記複数のスイッチング素子の駆動信号を補正することを特徴とする電力変換装置。
【請求項2】
前記インバータ回路は、
複数のスイッチング素子と第１キャパシタを含む第１フライングキャパシタ回路と、
複数のスイッチング素子と第２キャパシタを含む第２フライングキャパシタ回路と、
複数のスイッチング素子と第３キャパシタを含む第３フライングキャパシタ回路と、
複数のスイッチング素子と第４キャパシタを含む第４フライングキャパシタ回路と、を有し、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路が直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路が前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
前記制御回路は、前記複数のスイッチング素子を制御して、前記直流電源の正電圧、前記第１キャパシタと前記第４キャパシタの電圧を加算して生成される正の中間電圧、ゼロ電圧、前記第２キャパシタと前記第３キャパシタの電圧を加算して生成される負の中間電圧、及び前記直流電源の負電圧を生成し、前記擬似正弦波を発生させることを特徴とする請求項１に記載の電力変換装置。
複数のスイッチング素子と第１キャパシタを含む第１フライングキャパシタ回路と、
複数のスイッチング素子と第２キャパシタを含む第２フライングキャパシタ回路と、
複数のスイッチング素子と第３キャパシタを含む第３フライングキャパシタ回路と、
複数のスイッチング素子と第４キャパシタを含む第４フライングキャパシタ回路と、を有し、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路が直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路が前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が接続され、
前記制御回路は、前記複数のスイッチング素子を制御して、前記直流電源の正電圧、前記第１キャパシタと前記第４キャパシタの電圧を加算して生成される正の中間電圧、ゼロ電圧、前記第２キャパシタと前記第３キャパシタの電圧を加算して生成される負の中間電圧、及び前記直流電源の負電圧を生成し、前記擬似正弦波を発生させることを特徴とする請求項１に記載の電力変換装置。
【請求項3】
前記インバータ回路から入力される擬似正弦波の高調波成分を減衰させて出力するフィルタ回路と、
前記インバータ回路から前記フィルタ回路に流れる電流を検出する電流検出部と、をさらに備え、
前記制御回路は、前記電流検出部により検出された電流の符号と、前記フィルタ回路の出力電圧の符号が異なる場合、前記偏差の符号を反転させることを特徴とする請求項１または２に記載の電力変換装置。
前記インバータ回路から前記フィルタ回路に流れる電流を検出する電流検出部と、をさらに備え、
前記制御回路は、前記電流検出部により検出された電流の符号と、前記フィルタ回路の出力電圧の符号が異なる場合、前記偏差の符号を反転させることを特徴とする請求項１または２に記載の電力変換装置。
【請求項4】
前記制御回路は、
前記スイッチング素子を制御するための変調信号が正のとき、前記第２フライングキャパシタ回路及び前記第３フライングキャパシタ回路に含まれる複数のスイッチング素子の駆動信号を補正せず、
前記スイッチング素子を制御するための変調信号が負のとき、前記第１フライングキャパシタ回路及び前記第４フライングキャパシタ回路に含まれる複数のスイッチング素子の駆動信号を補正しない、
ことを特徴とする請求項２に記載の電力変換装置。
前記スイッチング素子を制御するための変調信号が正のとき、前記第２フライングキャパシタ回路及び前記第３フライングキャパシタ回路に含まれる複数のスイッチング素子の駆動信号を補正せず、
前記スイッチング素子を制御するための変調信号が負のとき、前記第１フライングキャパシタ回路及び前記第４フライングキャパシタ回路に含まれる複数のスイッチング素子の駆動信号を補正しない、
ことを特徴とする請求項２に記載の電力変換装置。
【請求項5】
前記制御回路は、
前記基準電圧と、前記第１キャパシタの電圧と前記第４キャパシタの電圧の平均電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタの電圧と前記第３キャパシタの電圧の平均電圧との偏差を算出する、
ことを特徴とする請求項２または４に記載の電力変換装置。
前記基準電圧と、前記第１キャパシタの電圧と前記第４キャパシタの電圧の平均電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタの電圧と前記第３キャパシタの電圧の平均電圧との偏差を算出する、
ことを特徴とする請求項２または４に記載の電力変換装置。
【請求項6】
前記制御回路は、
前記基準電圧と、前記第１キャパシタの電圧または前記第４キャパシタの電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタの電圧または前記第３キャパシタの電圧との偏差を算出する、
ことを特徴とする請求項２、４、５のいずれか１項に記載の電力変換装置。
前記基準電圧と、前記第１キャパシタの電圧または前記第４キャパシタの電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタの電圧または前記第３キャパシタの電圧との偏差を算出する、
ことを特徴とする請求項２、４、５のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、直流電力を交流電力に変換する電力変換装置に関する。
【背景技術】
【0002】
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある（例えば、特許文献１参照）。マルチレベル電力変換装置では、スイッチング素子に印加される電圧を小さくすることができ、それによりスイッチング損失を少なくすることができるため、高効率化することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１５／０３０１５２号
【発明の概要】
【発明が解決しようとする課題】
【0004】
フライングキャパシタの電圧値は、充電量と放電量、充電時間と放電時間が理想的に同じである場合、一定に保たれるが、実際には充電量と放電量の誤差、又は充電時間と放電時間の誤差により、一定に保たれない場合がある。フライングキャパシタの電圧が一定に保たれない場合、スイッチング素子に耐圧オーバーが発生する可能性があり、耐圧オーバーが発生するとスイッチング素子に不具合が発生しやすくなる。
【0005】
本開示はこうした状況に鑑みなされたものであり、その目的は、回路規模の増大を抑制しつつ、フライングキャパシタの電圧が安定しているマルチレベル電力変換装置を提供することにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本開示のある態様の電力変換装置は、直流電源から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成するインバータ回路と、前記インバータ回路に含まれる複数のスイッチング素子を制御する制御回路と、を備える。前記インバータ回路は、２つ又は４つのフライングキャパシタ回路を含み、各フライングキャパシタ回路が３レベルの電位を出力可能なマルチレベル出力部と、前記マルチレベル出力部の出力電圧の電圧符号を制御する極性切替部と、を含む。前記フライングキャパシタ回路は、直列接続された４つのスイッチング素子と、２番目と３番目の２つのスイッチング素子に並列に接続された１つのキャパシタと、を含む。前記制御回路は、前記直流電源から前記インバータ回路に供給される直流電圧を１／４にした基準電圧と、１つ分のキャパシタの電圧との偏差をもとに、前記複数のスイッチング素子の駆動信号を補正する。
【発明の効果】
【0007】
本開示によれば、回路規模の増大を抑制しつつ、フライングキャパシタの電圧が安定しているマルチレベル電力変換装置を実現することができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る電力変換装置の構成を説明するための図である。
【図6】実施の形態１に係る電力変換装置に含まれる第１スイッチング素子－第２４スイッチング素子のスイッチングパターンをまとめた図である。
【図7】実施の形態２に係る電力変換装置の構成を説明するための図である。
【図8】実施の形態２に係る電力変換装置に含まれる第１スイッチング素子－第２４スイッチング素子のスイッチングパターンをまとめた図である。
【図9】実施の形態３に係る電力変換装置の構成を説明するための図である。
【図10】実施の形態３に係る電力変換装置に含まれる第１スイッチング素子－第１２スイッチング素子のスイッチングパターンをまとめた図である。
【発明を実施するための形態】
【0009】
図１は、実施の形態１に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）又は交流負荷に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されてもよい。
【0010】
電力変換装置１は、インバータ回路１０、フィルタ回路２０及び制御回路３０を備える。インバータ回路１０は、直流電源２から供給される直流電力を、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波に変換する。インバータ回路１０は、マルチレベル出力部と極性切替部１５、１６を有する。マルチレベル出力部は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４を含む。各フライングキャパシタ回路は１１－１４は、３レベルの電位を出力可能である。極性切替部１５、１６は、インバータ出力電圧の符号を制御する。
【0011】
第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。
【0012】
第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１キャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正極に接続されたハイサイド配線と中間配線の間に接続される。第１キャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４により充放電される。
【0013】
第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２キャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負極に接続されたローサイド配線の間に接続される。第２キャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８により充放電される。
【0014】
第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３キャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、ハイサイド配線と中間配線の間に接続される。第３キャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２により充放電される。
【0015】
第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４キャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線とローサイド配線の間に接続される。第４キャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３－第１６スイッチング素子Ｑ１６により充放電される。
【0016】
第１極性切替部１５は、第１フライングキャパシタ回路１１の出力端（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の出力端（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１極性切替部１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。
【0017】
第２極性切替部１６は、第３フライングキャパシタ回路１３の出力端（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の出力端（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２極性切替部１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。
【0018】
第１フライングキャパシタ回路１１の出力端からは、第１スイッチング素子Ｑ１の上側端子に印加される直流電源の電位Ｖｄｃ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される電位Ｖｄｃ／２［Ｖ］の間の範囲の電位が出力される。第１キャパシタＣ１はＶｄｃ／４［Ｖ］の電圧になるように初期充電（プリチャージ）され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｖｄｃ［Ｖ］、３Ｖｄｃ／４［Ｖ］、Ｖｄｃ／２［Ｖ］の３レベルの電位が出力される。
【0019】
第２フライングキャパシタ回路１２の出力端からは、第５スイッチング素子Ｑ５の上側端子に印加される電位Ｖｄｃ／２［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第２キャパシタＣ２はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、Ｖｄｃ／２［Ｖ］、Ｖｄｃ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【0020】
第３フライングキャパシタ回路１３の出力端からは、第９スイッチング素子Ｑ９の上側端子に印加される直流電源の電位Ｖｄｃ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される電位Ｖｄｃ／２［Ｖ］の間の範囲の電位が出力される。第３キャパシタＣ３はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｖｄｃ［Ｖ］、３Ｖｄｃ／４［Ｖ］、Ｖｄｃ／２［Ｖ］の３レベルの電位が出力される。
【0021】
第４フライングキャパシタ回路１４の出力端からは、第１３スイッチング素子Ｑ１３の上側端子に印加される電位Ｖｄｃ／２［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される電位０［Ｖ］の間の範囲の電位が出力される。第４キャパシタＣ４はＶｄｃ／４［Ｖ］の電圧になるように初期充電され、Ｖｄｃ／４［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、Ｖｄｃ／２［Ｖ］、Ｖｄｃ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
【0022】
ハイサイド配線と中間配線の間に第５キャパシタＣ５が接続され、中間配線とローサイド配線の間に第６キャパシタＣ６が接続される。第５キャパシタＣ５及び第６キャパシタＣ６は、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとして機能する。
【0023】
上記の第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１－第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、寄生ダイオードが逆並列に形成される。
【0024】
なお、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用することもできる。その場合、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にはそれぞれ、ダイオード素子が逆並列に接続される。
【0025】
第１極性切替部１５の出力端（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９間の接続点）と、第２極性切替部１６の出力端（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３間の接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１極性切替部１５の出力端からＵ相の電力を出力し、第２極性切替部１６の出力端からＷ相の電力を出力する。
【0026】
フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び第７キャパシタＣ７を含み、第１極性切替部１５及び第２極性切替部１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。
【0027】
第１電圧検出回路４１は、第１キャパシタＣ１の電圧を検出して制御回路３０に出力する。第２電圧検出回路４２は、第２キャパシタＣ２の電圧を検出して制御回路３０に出力する。第３電圧検出回路４３は、第３キャパシタＣ３の電圧を検出して制御回路３０に出力する。第４電圧検出回路４４は、第４キャパシタＣ４の電圧を検出して制御回路３０に出力する。第５電圧検出回路４５は、フィルタ回路２０の出力電圧を検出して制御回路３０に出力する。
【0028】
第１電流検出回路５１は、インバータ回路１０とフィルタ回路２０間との間に設置され、インバータ回路１０からフィルタ回路２０に流れる電流Ｉａを検出して制御回路３０に出力する。第２電流検出回路５２は、フィルタ回路２０の後段に設置され、電力変換装置１の出力電流Ｉｏｕｔを検出して制御回路３０に出力する。第１電流検出回路５１及び第２電流検出回路５２には例えば、ＣＴセンサを使用することができる。
【0029】
制御回路３０は、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のオン／オフを制御して、直流電源２から供給される直流電力を交流電力に変換する。制御回路３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
【0030】
図２（ａ）、（ｂ）は、実施の形態１に係る電力変換装置１の状態１及び状態２の電流経路を示す図である。図３（ａ）、（ｂ）は、実施の形態１に係る電力変換装置１の状態３及び状態４の電流経路を示す図である。図４（ａ）、（ｂ）は、実施の形態１に係る電力変換装置１の状態５及び状態６の電流経路を示す図である。図５（ａ）、（ｂ）は、実施の形態１に係る電力変換装置１の状態７及び状態８の電流経路を示す図である。以下に示す、スイッチングパターン１－４は、Ｕ相が＋でＷ相が－である極性の出力電圧を出力する時のスイッチングパターンであり、スイッチングパターン５－８は、Ｕ相が－でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンである。
【0031】
図２（ａ）に示すようにスイッチングパターン１は、＋Ｖｄｃ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン１では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【0032】
スイッチングパターン１では、第１キャパシタＣ１－第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位はＶｄｃ［Ｖ］になり、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は０［Ｖ］になり、電力変換装置１の出力電圧は＋Ｖｄｃ［Ｖ］になる。
【0033】
図２（ｂ）に示すようにスイッチングパターン２は、＋Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン２では、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【0034】
スイッチングパターン２では、第１キャパシタＣ１及び第４キャパシタＣ４が充電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位は３Ｖｄｃ／４［Ｖ］になり、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ／４［Ｖ］になり、電力変換装置１の出力電圧は＋Ｖｄｃ／２［Ｖ］になる。
【0035】
図３（ａ）に示すようにスイッチングパターン３は、＋Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン３では、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態、並びに第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
【0036】
スイッチングパターン３では、第１キャパシタＣ１及び第４キャパシタＣ４が放電され、第２キャパシタＣ２及び第３キャパシタＣ３は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位は３Ｖｄｃ／４［Ｖ］を維持し、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ／４［Ｖ］を維持し、電力変換装置１の出力電圧は＋Ｖｄｃ／２［Ｖ］を維持する。
【0037】
図３（ｂ）に示すようにスイッチングパターン４は、＋０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン４では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【0038】
スイッチングパターン４では、第１キャパシタＣ１－第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位はＶｄｃ／２［Ｖ］になり、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位もＶｄｃ／２［Ｖ］になり、電力変換装置１の出力電圧は＋０［Ｖ］になる。
【0039】
図４（ａ）に示すようにスイッチングパターン５は、－Ｖｄｃ［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン５では、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【0040】
スイッチングパターン５では、第１キャパシタＣ１－第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位は０［Ｖ］になり、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位はＶｄｃ［Ｖ］になり、電力変換装置１の出力電圧は－Ｖｄｃ［Ｖ］になる。
【0041】
図４（ｂ）に示すようにスイッチングパターン６は、－Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン６では、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【0042】
スイッチングパターン６では、第２キャパシタＣ２及び第３キャパシタＣ３が充電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位はＶｄｃ／４［Ｖ］になり、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は３Ｖｄｃ／４［Ｖ］になり、電力変換装置１の出力電圧は－Ｖｄｃ／２［Ｖ］になる。
【0043】
図５（ａ）に示すようにスイッチングパターン７は、－Ｖｄｃ／２［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン７では、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【0044】
スイッチングパターン７では、第２キャパシタＣ２及び第３キャパシタＣ３が放電され、第１キャパシタＣ１及び第４キャパシタＣ４は充放電されない。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位はＶｄｃ／４［Ｖ］を維持し、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位は３Ｖｄｃ／４［Ｖ］を維持し、電力変換装置１の出力電圧は－Ｖｄｃ／２［Ｖ］を維持する。
【0045】
図５（ｂ）に示すようにスイッチングパターン８は、－０［Ｖ］の電圧を出力するためのスイッチングパターンである。スイッチングパターン８では、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態、並びに第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
【0046】
スイッチングパターン８では、第１キャパシタＣ１－第４キャパシタＣ４は充放電されず、電荷が維持される。第１フライングキャパシタ回路１１の出力端及び第１極性切替部１５の出力端の電位はＶｄｃ／２［Ｖ］になり、第２極性切替部１６の出力端及び第４フライングキャパシタ回路１４の出力端の電位もＶｄｃ／２［Ｖ］になり、電力変換装置１の出力電圧は－０［Ｖ］になる。
【0047】
図６は、実施の形態１に係る電力変換装置に含まれる第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。まず、マルチレベル出力部の動作を説明する。第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６の第１グループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３の第２グループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５の第３グループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４の第４グループが相補関係となる。
【0048】
制御回路３０は、第１グループを制御する駆動信号ＰＷＭ１ａ、第２グループを制御する駆動信号ＰＷＭ１ｂ（駆動信号ＰＷＭ１ａの相補信号）、第３グループを制御する駆動信号ＰＷＭ２ａ、第４グループを制御する駆動信号ＰＷＭ２ｂ（駆動信号ＰＷＭ２ａの相補信号）の４つの駆動信号で、各時点において制御対象となるマルチレベル出力部に含まれる８つ（電流が流れていない方の対角の２つのアームを含む４つのアーム全体で１６）のスイッチング素子を制御する。制御回路３０は、駆動信号ＰＷＭ１と駆動信号ＰＷＭ２を個別に制御することができる。
【0049】
次に、極性切替部の動作を説明する。第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４の正のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２の負のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。日本では、基本波は５０Ｈｚ／６０Ｈｚの正弦波である。正のグループと負のグループは相補関係となる。
【0050】
以上のように、本実施の形態に係る電力変換装置１は、－Ｖｄｃ、－Ｖｄｃ／２、０、＋Ｖｄｃ／２、＋Ｖｄｃの５レベルの電圧を出力することができ、５レベルの電圧により擬似正弦波が生成される。
【0051】
制御回路３０は、指令値をもとにインバータ回路１０の駆動信号を生成し、当該駆動信号をインバータ回路１０に供給する。本実施の形態では駆動信号としてＰＷＭ信号を生成して、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のゲートを駆動する。ＰＷＭ信号のデューティ比を上げることによりインバータ回路１０の出力電力を上げることができ、ＰＷＭ信号のデューティ比を下げることによりインバータ回路１０の出力電力を下げることができる。
【0052】
上記指令値は、出力電流の目標値と、第１電流検出回路５１により検出されたリアクトル電流値Ｉａとの偏差をＰＩ補償またはＰ補償することにより生成される変調信号で規定される。変調信号は、後述する三角波信号（搬送波）と比較され、比較結果に応じたＰＷＭ信号が生成される。
【0053】
図７は、実施の形態２に係る電力変換装置１の構成を説明するための図である。実施の形態２に係る電力変換装置１は、実施の形態１に係る電力変換装置１とインバータ回路１０の構成が異なる。
【0054】
実施の形態２に係るマルチレベル出力部は、２つのフライングキャパシタ回路１１－１２を含む。第１極性切替部１５は、第９スイッチング素子Ｑ９－第１６スイッチング素子Ｑ１６を含む。第２極性切替部１６は、第１７スイッチング素子Ｑ１７－第２４スイッチング素子Ｑ２４を含む。
【0055】
直流電源２のハイサイド配線と第１フライングキャパシタ回路１１との間に、直列接続された第９スイッチング素子Ｑ９及び第１０スイッチング素子Ｑ１０が接続される。直流電源２のローサイド配線と第１フライングキャパシタ回路１１との間に、直列接続された第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２が接続される。第１フライングキャパシタ回路１１と並列に、直列接続された第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６が接続される。
【0056】
直流電源２のハイサイド配線と第２フライングキャパシタ回路１２との間に、直列接続された第１７スイッチング素子Ｑ１７及び第１８スイッチング素子Ｑ１８が接続される。直流電源２のローサイド配線と第２フライングキャパシタ回路１２との間に、直列接続された第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０が接続される。第２フライングキャパシタ回路１２と並列に、直列接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４が接続される。
【0057】
図８は、実施の形態２に係る電力変換装置１に含まれる第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。まず、マルチレベル出力部の動作を説明する。第１スイッチング素子Ｑ１、第８スイッチング素子Ｑ８の第１グループと、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５の第２グループが相補関係となる。第２スイッチング素子Ｑ２、第７スイッチング素子Ｑ７の第３グループと、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６の第４グループが相補関係となる。
【0058】
制御回路３０は、第１グループを制御する駆動信号ＰＷＭ１ａ、第２グループを制御する駆動信号ＰＷＭ１ｂ（駆動信号ＰＷＭ１ａの相補信号）、第３グループを制御する駆動信号ＰＷＭ２ａ、第４グループを制御する駆動信号ＰＷＭ２ｂ（駆動信号ＰＷＭ２ａの相補信号）の４つの駆動信号で、マルチレベル出力部に含まれる８つのスイッチング素子Ｑ１－Ｑ８を制御する。制御回路３０は、駆動信号ＰＷＭ１と駆動信号ＰＷＭ２を個別に制御することができる。
【0059】
次に、極性切替部の動作を説明する。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２の正のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４の負のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。正のグループと負のグループは相補関係となる。
【0060】
実施の形態２においても、直流電源２と負荷側がフライングキャパシタを介在させずに導通すると、インバータ回路１０から±Ｖｄｃが出力される。直流電源２と負荷側が２つのフライングキャパシタ（Ｃ１－Ｃ２）を介在させて導通すると、インバータ回路１０から±１／２Ｖｄｃが出力される。インバータ回路１０の交流端子間が短絡すると、インバータ回路１０から０が出力される。以上により５レベルの電圧を出力することができる。
【0061】
図９は、実施の形態３に係る電力変換装置１の構成を説明するための図である。実施の形態３に係る電力変換装置１は、実施の形態１に係る電力変換装置１とインバータ回路１０の構成が異なる。
【0062】
実施の形態３に係るマルチレベル出力部は、２つのフライングキャパシタ回路１１－１２を含む。極性切替部１５は、第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２を含む。第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２は、Ｈブリッジ回路を構成する。Ｈブリッジ回路は、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。Ｈブリッジ回路で構成される極性切替部１５は、５レベルの電圧をフィルタ回路２０に出力する。
【0063】
図１０は、実施の形態３に係る電力変換装置１に含まれる第１スイッチング素子Ｑ１－第１２スイッチング素子Ｑ１２の第１のスイッチングパターンをまとめた図である。図１０に示す実施の形態３に係るスイッチングパターンのマルチレベル出力部の動作は、図８に示した実施の形態２に係るスイッチングパターンのマルチレベル出力部の動作と同様である。
【0064】
次に、極性切替部の動作を説明する。第９スイッチング素子Ｑ９、第１２スイッチング素子Ｑ１２の正のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１の負のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。正のグループと負のグループは相補関係となる。
【0065】
実施の形態３においても、直流電源２と負荷側がフライングキャパシタを介在させずに導通すると、インバータ回路１０から±Ｖｄｃが出力される。直流電源２と負荷側が２つのフライングキャパシタ（Ｃ１－Ｃ２）を介在させて導通すると、インバータ回路１０から±１／２Ｖｄｃが出力される。インバータ回路１０の交流端子間が短絡すると、インバータ回路１０から０が出力される。以上により５レベルの電圧を出力することができる。
【0066】
図１１（ａ）－（ｃ）は、実施の形態１に係る、フライングキャパシタの電圧を一定に保つための補正信号生成部の構成例を示す図である。図１１（ａ）において、加算部３１ａは、第１電圧検出回路４１により検出された第１キャパシタＣ１の電圧値Ｖｆｃ１と、第４電圧検出回路４４により検出された第４キャパシタＣ４の電圧値Ｖｆｃ４を加算する。乗算部３１ｂは、加算部３１ａにより算出された電圧値（Ｖｆｃ１＋Ｖｆｃ４）に１／２を乗算して、第１キャパシタＣ１と第４キャパシタＣ４の平均電圧値（Ｖｆｃ１＋Ｖｆｃ４）／２を算出する。加算部３１ｃは、第２電圧検出回路４２により検出された第２キャパシタＣ２の電圧値Ｖｆｃ２と、第３電圧検出回路４３により検出された第３キャパシタＣ３の電圧値Ｖｆｃ３を加算する。乗算部３１ｄは、加算部３１ｃにより算出された電圧値（Ｖｆｃ２＋Ｖｆｃ３）に１／２を乗算して、第２キャパシタＣ２と第３キャパシタＣ３の平均電圧値（Ｖｆｃ２＋Ｖｆｃ３）／２を算出する。
【0067】
乗算部３１ｅは、直流電源２から供給される直流電圧値Ｖｄｃに１／４を乗算して、基準電圧値Ｖｄｃ／４を算出する。減算部３１ｆは、乗算部３１ｅにより算出された基準電圧値Ｖｄｃ／４から、第１キャパシタＣ１と第４キャパシタＣ４の平均電圧値（Ｖｆｃ１＋Ｖｆｃ４）／２を減算して偏差１を算出する。減算部３１ｇは、乗算部３１ｅにより算出された基準電圧値Ｖｄｃ／４から、第２キャパシタＣ２と第３キャパシタＣ３の平均電圧値（Ｖｆｃ２＋Ｖｆｃ３）／２を減算して偏差２を算出する。
【0068】
図１１（ｂ）において、符号判定部３１ｒは、第１電流検出回路５１により検出された電流値Ｉａに所定の符号関数を適用して符号情報を出力する。当該符号関数は、入力値が正のとき１を、入力値が負のとき－１を、入力値が０のとき０を出力する関数である。符号判定部３１ｓは、第５電圧検出回路４５により検出された出力電圧値Ｉｏｕｔに上記の符号関数を適用して符号情報を出力する。乗算部３１ｔは、符号判定部３１ｒから入力される符号情報と、符号判定部３１ｓから入力される符号情報を乗算して信号Ａを生成する。信号Ａの値は、フィルタ回路２０に流れる電流値Ｉａと出力電圧値Ｉｏｕｔが同符号のとき１、フィルタ回路２０に流れる電流値Ｉａと出力電圧値Ｉｏｕｔが異符号のとき－１、フィルタ回路２０に流れる電流値Ｉａと出力電圧値Ｉｏｕｔの少なくとも一方が０のとき０となる。
【0069】
図１１（ａ）において、乗算部３１ｈは、減算部３１ｆにより算出された偏差１と信号Ａを乗算する。乗算部３１ｉは、減算部３１ｇにより算出された偏差２と信号Ａを乗算する。力率の影響により、フィルタ回路２０に流れる電流値Ｉａと出力電圧値Ｉｏｕｔの符号が一致しないときがある。その場合、フライングキャパシタの充放電がスイッチのパターンに対して逆の動きになる。フィルタ回路２０に流れる電流値Ｉａと出力電圧値Ｉｏｕｔの符号が一致しない場合、乗算部３１ｈ及び乗算部３１ｉにより、偏差１及び偏差２の符号を反転させる。
【0070】
図１１（ｃ）において、比較部３１ｕは変調信号と０を比較して、比較結果をもとに信号Ｂを生成する。信号Ｂの値は、変調信号＞０のとき１、変調信号≦０のとき０となる。図１１（ａ）において、乗算部３１ｊは、乗算部３１ｈから入力される偏差１と信号Ｂを乗算する。反転部３１ｋは信号Ｂの符号を反転させて乗算部３１ｌに出力する。乗算部３１ｌは、乗算部３１ｉから入力される偏差２と、信号Ｂの反転信号を乗算する。これにより、変調信号の符号が正のときは偏差２が０になり、変調信号の符号が負のときは偏差１が０になる。
【0071】
補償部３１ｍは、乗算部３１ｊから入力される偏差１をＰＩ補償して補正量１を生成する。補償部３１ｎは、乗算部３１ｌから入力される偏差２をＰＩ補償して補正量２を生成する。なお補償部３１ｍ及び補償部３１ｎにおいてＰＩ補償の代わりに、Ｐ補償またはＰＩＤ補償を行ってもよい。
【0072】
乗算部３１ｏは、補償部３１ｍから入力される補正量１と信号Ｂを乗算する。反転部３１ｐは信号Ｂの符号を反転させて乗算部３１ｑに出力する。乗算部３１ｑは、補償部３１ｎから入力される補正量２と、信号Ｂの反転信号を乗算する。これにより、変調信号の符号が正のときは補正量２が０になり、変調信号の符号が負のときは補正量１が０になる。補正量１及び補正量２は、ＰＷＭ信号を生成するための、変調信号または三角波信号（搬送波）を補正するために使用される。
【0073】
図１２は、図１１（ａ）－（ｃ）で使用される、変調信号（信号Ｂ）、信号Ａ、Ｖｄｃ／４－（Ｖｆｃ１＋Ｖｆｃ４）／２、偏差１、Ｖｄｃ／４－（Ｖｆｃ２＋Ｖｆｃ３）／２、及び偏差２の各符号の関係をまとめた図である。
【0074】
変調信号が正のときは、第１フライングキャパシタ回路１１と第４フライングキャパシタ回路１４が同時に充放電し、第２フライングキャパシタ回路１２及び第３フライングキャパシタ回路１３は充放電しない。一方、変調信号が負のときは、第２フライングキャパシタ回路１２と第３フライングキャパシタ回路１３が同時に充放電し、第１フライングキャパシタ回路１１及び第４フライングキャパシタ回路１４は充放電しない。
【0075】
充放電しないフライングキャパシタ回路は、充放電しない期間、フィードバック制御を停止させる必要がある。具体的には、変調信号が正のときは、信号Ｂの反転信号（０）を偏差２と補正量２に乗算することにより、偏差２と補正量２を０に設定する。変調信号が負のときは、信号Ｂ（０）を偏差１と補正量１に乗算することにより、偏差１と補正量１を０に設定する。
【0076】
図１１（ａ）に示した構成例では、基準電圧値Ｖｄｃ／４から、第１キャパシタＣ１と第４キャパシタＣ４の平均電圧値（Ｖｆｃ１＋Ｖｆｃ４）／２を減算して偏差１を算出する例を説明した。この点、基準電圧値Ｖｄｃ／４から、第１キャパシタＣ１の電圧値Ｖｆｃ１または第４キャパシタＣ４の電圧値Ｖｆｃ４を減算して偏差１を算出してもよい。
【0077】
同様に図１１（ａ）に示した構成例では、基準電圧値Ｖｄｃ／４から、第２キャパシタＣ２と第３キャパシタＣ３の平均電圧値（Ｖｆｃ２＋Ｖｆｃ３）／２を減算して偏差２を算出する例を説明した。この点、基準電圧値Ｖｄｃ／４から、第２キャパシタＣ２の電圧値Ｖｆｃ２または第３キャパシタＣ３の電圧値Ｖｆｃ３を減算して偏差２を算出してもよい。
【0078】
なお、実施の形態２、３に係る補正信号生成部では、図１１（ａ）に示した加算部３１ｃ、乗算部３１ｄ、減算部３１ｇ、乗算部３１ｉ、乗算部３１ｌ、反転部３１ｋ、補償部３１ｎ、反転部３１ｐ、乗算部３１ｑを省略することができる。実施の形態２、３に係る補正信号生成部では、加算部３１ａは、第１電圧検出回路４１により検出された第１キャパシタＣ１の電圧値Ｖｆｃ１と、第２電圧検出回路４２により検出された第２キャパシタＣ２の電圧値Ｖｆｃ２を加算する。乗算部３１ｂは、加算部３１ａにより算出された電圧値（Ｖｆｃ１＋Ｖｆｃ２）に１／２を乗算して、第１キャパシタＣ１と第２キャパシタＣ２の平均電圧値（Ｖｆｃ１＋Ｖｆｃ２）／２を算出する。実施の形態２、３では、補正信号生成部で生成される偏差、補正量はそれぞれ１つとなる。
【0079】
図１３（ａ）、（ｂ）は、実施の形態１に係る駆動信号生成部の構成例１及び構成例２を示す図である。図１４（ａ）、（ｂ）は、実施の形態１に係る駆動信号生成部の構成例３及び構成例４を示す図である。図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）に示す駆動信号生成部は、第１フライングキャパシタ回路１１を駆動するための駆動信号生成部である。
【0080】
図１３（ａ）、（ｂ）に示す駆動信号生成部は、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３の動作タイミングを制御することにより、第１キャパシタＣ１の電圧を一定に保つ方式である。図１４（ａ）、（ｂ）に示す駆動信号生成部は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４の動作タイミングを制御することにより、第１キャパシタＣ１の電圧を一定に保つ方式である。
【0081】
図１３（ａ）に示す構成例１において、変換部３２ａは、変調信号の負領域の信号を正領域にレベルシフトして、正のみの変調信号に変換する。加算部３２ｂ１は、変換部３２ａから入力される変調信号に補正量２を加算する。減算部３２ｃ１は、補正量２が加算された変調信号から補正量１を減算する。
【0082】
比較部３２ｄの非反転入力には、変換部３２ａにより変換され、補正量１が加算され、補正量２が減算された変調信号が入力される。比較部３２ｄの反転入力には、１８０度位相がシフトされた逆位相の三角波信号（搬送波）が入力される。比較部３２ｄは両者の比較結果（ＰＷＭ２ａ）を反転信号生成部３２ｅに出力する。
【0083】
比較部３２ｆの非反転入力には、変換部３２ａにより変換された変調信号が入力される。比較部３２ｆの反転入力には、三角波信号が入力される。比較部３２ｆは両者の比較結果（ＰＷＭ１ａ）を反転信号生成部３２ｇに出力する。
【0084】
反転信号生成部３２ｅは、駆動信号ＰＷＭ２ａの位相を反転させて駆動信号ＰＷＭ２ｂを生成する。反転信号生成部３２ｅは、駆動信号ＰＷＭ２ａを第２スイッチング素子Ｑ２のゲートに供給し、駆動信号ＰＷＭ２ｂを第３スイッチング素子Ｑ３のゲートに供給する。なお図示しないが、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との間でオン／オフが切り替わる際、デッドタイムが挿入される。
【0085】
反転信号生成部３２ｇは、駆動信号ＰＷＭ１ａの位相を反転させて駆動信号ＰＷＭ１ｂを生成する。反転信号生成部３２ｇは、駆動信号ＰＷＭ１ａを第１スイッチング素子Ｑ１のゲートに供給し、駆動信号ＰＷＭ１ｂを第４スイッチング素子Ｑ４のゲートに供給する。なお図示しないが、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４との間でオン／オフが切り替わる際、デッドタイムが挿入される。
【0086】
図１３（ｂ）に示す構成例２において、変換部３２ａは、変調信号の負領域の信号を正領域にレベルシフトして、正のみの変調信号に変換する。減算部３２ｂ２は、逆位相の三角波信号から補正量２を減算する。加算部３２ｃ２は、補正量２が減算された、逆位相の三角波信号に補正量１を加算する。
【0087】
比較部３２ｄの非反転入力には、変換部３２ａにより変換された変調信号が入力される。比較部３２ｄの反転入力には、補正量２が減算され、補正量１が加算された逆位相の三角波信号が入力される。比較部３２ｄは両者の比較結果（ＰＷＭ２ａ）を反転信号生成部３２ｅに出力する。
【0088】
比較部３２ｆの非反転入力には、変換部３２ａにより変換された変調信号が入力される。比較部３２ｆの反転入力には、三角波信号が入力される。比較部３２ｆは両者の比較結果（ＰＷＭ１ａ）を反転信号生成部３２ｇに出力する。反転信号生成部３２ｅ及び反転信号生成部３２ｇの動作は、構成例１と同じである。
【0089】
図１４（ａ）に示す構成例３において、変換部３２ａは、変調信号の負領域の信号を正領域にレベルシフトして、正のみの変調信号に変換する。減算部３２ｂ３は、変換部３２ａにより変換された変調信号から補正量２を減算する。加算部３２ｃ３は、補正量２が減算された変換信号に補正量１を加算する。
【0090】
比較部３２ｄの非反転入力には、変換部３２ａにより変換された変調信号が入力される。比較部３２ｄの反転入力には、逆位相の三角波信号が入力される。比較部３２ｄは両者の比較結果（ＰＷＭ２ａ）を反転信号生成部３２ｅに出力する。
【0091】
比較部３２ｆの非反転入力には、変換部３２ａに変換され、補正量２が減算され、補正量１が加算された変調信号が入力される。比較部３２ｆの反転入力には、三角波信号が入力される。比較部３２ｆは両者の比較結果（ＰＷＭ１ａ）を反転信号生成部３２ｇに出力する。反転信号生成部３２ｅ及び反転信号生成部３２ｇの動作は、構成例１と同じである。
【0092】
図１４（ｂ）に示す構成例４において、変換部３２ａは、変調信号の負領域の信号を正領域にレベルシフトして、正のみの変調信号に変換する。加算部３２ｂ４は、三角波信号に補正量２を加算する。減算部３２ｃ４は、補正量２が加算された三角波信号から補正量１を減算する。
【0093】
比較部３２ｄの非反転入力には、変換部３２ａにより変換された変調信号が入力される。比較部３２ｄの反転入力には、逆位相の三角波信号が入力される。比較部３２ｄは両者の比較結果（ＰＷＭ２ａ）を反転信号生成部３２ｅに出力する。
【0094】
比較部３２ｆの非反転入力には、変換部３２ａに変換された変調信号が入力される。比較部３２ｆの反転入力には、変換部３２ａにより変換され、補正量２が加算され、補正量１が減算された三角波信号が入力される。比較部３２ｆは両者の比較結果（ＰＷＭ１ａ）を反転信号生成部３２ｇに出力する。反転信号生成部３２ｅ及び反転信号生成部３２ｇの動作は、構成例１と同じである。
【0095】
【0096】
第２フライングキャパシタ回路１２－第４フライングキャパシタ回路１４の駆動信号生成部にも、以上に説明した第１フライングキャパシタ回路１１の駆動信号生成部と同様の構成を用いることができる。なお、第１フライングキャパシタ回路１１と第４フライングキャパシタ回路１４の駆動信号生成部は共有することが可能であり、第２フライングキャパシタ回路１２と第３フライングキャパシタ回路１３の駆動信号生成部も共有することが可能である。
【0097】
図１１（ａ）－（ｃ）に示した補正信号生成部、及び図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）に示した駆動信号生成部は、プロセッサ（例えば、マイクロコンピュータ、ＤＳＰ）によるデジタル信号により実現されてもよいし、アナログ回路により実現されてもよいし、両者の併用で実現されてもよい。
【0098】
以上説明したように本実施の形態によれば、フライングキャパシタの検出電圧をもとに、スイッチング素子の駆動信号に対してフィードバック制御を加えることにより、フライングキャパシタの電圧を安定化させることができる。これにより、スイッチング素子の耐圧オーバーによりスイッチング素子に不具合が発生することを防止することができる。
【0099】
上記特許文献１では、スイッチング制御回路が、入力電圧Ｖｄｃ、キャパシタの電圧Ｖｃｆ及び出力電流Ｉｏの入力をもとに、キャパシタの電圧Ｖｃｆに誤差が発生した場合に補正量を生成し、当該補正量を変調信号に加算または減算してキャパシタの電圧Ｖｃｆを一定に保つ制御を開示する（上記特許文献１の図１、図９、図１７参照）。当該開示技術では、出力電流Ｉｏの流れる方向によって、キャパシタの充電と放電が入れ替わる。従って、出力電流Ｉｏを検出して、変調信号に補正量を加算するか減算するか切り替える必要がある。
【0100】
当該開示技術を、図１に示す本実施の形態１に係る電力変換装置１に導入する場合、第１フライングキャパシタ回路１１の出力端と第１極性切替部１５の上端との間の電流経路に電流センサ１を設置し、第３フライングキャパシタ回路１３の出力端と第２極性切替部１６の上端との間の電流経路に電流センサ２を設置する必要がある。電力変換装置１の出力電圧Ｖｏｕｔが正のときは電流センサ１で電流を検出し、電力変換装置１の出力電圧Ｖｏｕｔが負のときは電流センサ２で電流を検出する。
【0101】
このように当該開示技術では、キャパシタ電圧の安定化制御に必要な電流センサを２つ設置する必要がある。一方、本実施の形態では、キャパシタ電圧の安定化制御に必要な電流センサを１つ（第１電流検出回路５１）設置するだけで足りる。従って、電流センサの数、及び補正信号生成部（制御器）の入力数を増やすことなく、キャパシタ電圧を安定化させることができる。
【0102】
以上、本開示を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。
【0103】
実施の形態１に係る第１極性切替部１５及び第２極性切替部１６において、耐圧が高いスイッチング素子（例えば、３００Ｖ耐圧のスイッチング素子）を使用する場合、第１７スイッチング素子Ｑ１７と第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９と第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１と第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３と第２４スイッチング素子Ｑ２４は、それぞれ１つのスイッチング素子で構成することができる。
【0104】
なお、実施の形態は、以下の項目によって特定されてもよい。
【0105】
［項目１］
直流電源（２）から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成するインバータ回路（１０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑ１－Ｑ２４）を制御する制御回路（３０）と、を備え、
前記インバータ回路（１０）は、
２つ又は４つのフライングキャパシタ回路（１１－１２ ｏｒ １１－１４）を含み、各フライングキャパシタ回路（１１－１２ ｏｒ １１－１４）が３レベルの電位を出力可能なマルチレベル出力部（１１－１２ ｏｒ １１－１４）と、
前記マルチレベル出力部（１１－１２ ｏｒ １１－１４）の出力電圧の電圧符号を制御する極性切替部（１５、１６）と、を含み、
前記フライングキャパシタ回路（Ｃ１）は、
直列接続された４つのスイッチング素子（Ｑ１－Ｑ４）と、
２番目と３番目の２つのスイッチング素子（Ｑ２－Ｑ３）に並列に接続された１つのキャパシタ（Ｃ１）と、を含み、
前記制御回路（３０）は、前記直流電源（２）から前記インバータ回路（１０）に供給される直流電圧を１／４にした基準電圧と、１つ分のキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧との偏差をもとに、前記複数のスイッチング素子（Ｑ１－Ｑ１６）の駆動信号を補正することを特徴とする電力変換装置（１）。
これによれば、キャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧を一定に保つことができ、スイッチング素子（Ｑ１－Ｑ１６）の耐圧オーバーを防止することができる。
［項目２］
前記インバータ回路（１０）は、
複数のスイッチング素子（Ｑ１－Ｑ４）と第１キャパシタ（Ｃ１）を含む第１フライングキャパシタ回路（１１）と、
複数のスイッチング素子（Ｑ５－Ｑ８）と第２キャパシタ（Ｃ２）を含む第２フライングキャパシタ回路（１２）と、
複数のスイッチング素子（Ｑ９－Ｑ１２）と第３キャパシタ（Ｃ３）を含む第３フライングキャパシタ回路（１３）と、
複数のスイッチング素子（Ｑ１３－Ｑ１６）と第４キャパシタ（Ｃ４）を含む第４フライングキャパシタ回路（１４）と、を有し、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）が直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）が前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
前記制御回路（３０）は、前記複数のスイッチング素子（Ｑ１－Ｑ１６）を制御して、前記直流電源（２）の正電圧、前記第１キャパシタ（Ｃ１）と前記第４キャパシタ（Ｃ４）の電圧を加算して生成される正の中間電圧、ゼロ電圧、前記第２キャパシタ（Ｃ２）と前記第３キャパシタ（Ｃ３）の電圧を加算して生成される負の中間電圧、及び前記直流電源（２）の負電圧を生成し、前記擬似正弦波を発生させることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、キャパシタ（Ｃ１－Ｃ４）の電圧を一定に保つことができ、スイッチング素子（Ｑ１－Ｑ１６）の耐圧オーバーを防止することができる。
［項目３］
前記インバータ回路（１０）から入力される擬似正弦波の高調波成分を減衰させて出力するフィルタ回路（２０）と、
前記インバータ回路（１０）から前記フィルタ回路（２０）に流れる電流を検出する電流検出部（５１）と、をさらに備え、
前記制御回路（３０）は、前記電流検出部（５１）により検出された電流の符号と、前記フィルタ回路（２０）の出力電圧の符号が異なる場合、前記偏差の符号を反転させることを特徴とする項目１または２に記載の電力変換装置（１）。
これによれば、１つの電流検出部（５１）で、各キャパシタ（Ｃ１－Ｃ４）が充電されているか放電されているかを検出することができ、各キャパシタ（Ｃ１－Ｃ４）の電圧を逆方向に補正することを防止することができる。
［項目４］
前記制御回路（３０）は、
前記スイッチング素子（Ｑ１－Ｑ１６）を制御するための変調信号が正のとき、前記第２フライングキャパシタ回路（１２）及び前記第３フライングキャパシタ回路（１３）に含まれる複数のスイッチング素子（Ｑ５－Ｑ８、Ｑ９－Ｑ１２）の駆動信号を補正せず、
前記スイッチング素子（Ｑ１－Ｑ１６）を制御するための変調信号が負のとき、前記第１フライングキャパシタ回路（１１）及び前記第４フライングキャパシタ回路（１４）に含まれる複数のスイッチング素子（Ｑ１－Ｑ４、Ｑ１３－Ｑ１６）の駆動信号を補正しない、
ことを特徴とする項目２に記載の電力変換装置（１）。
これによれば、充放電しないキャパシタを含むフライングキャパシタ回路の誤動作を防止することができる。
［項目５］
前記制御回路（３０）は、
前記基準電圧と、前記第１キャパシタ（Ｃ１）の電圧と前記第４キャパシタ（Ｃ４）の電圧の平均電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタ（Ｃ２）の電圧と前記第３キャパシタ（Ｃ３）の電圧の平均電圧との偏差を算出する、
ことを特徴とする項目２または４に記載の電力変換装置（１）。
これによれば、キャパシタ（Ｃ１－Ｃ４）の容量のばらつきを緩和することができる。［項目６］
前記制御回路（３０）は、
前記基準電圧と、前記第１キャパシタ（Ｃ１）の電圧または前記第４キャパシタ（Ｃ４）の電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタ（Ｃ２）の電圧または前記第３キャパシタ（Ｃ３）の電圧との偏差を算出する、
ことを特徴とする項目２、４、５のいずれか１項に記載の電力変換装置（１）。
これによれば、補正信号生成部にフィードバックする信号数を減らすことができる。
直流電源（２）から出力される直流電圧をもとに、５レベルの電圧を有する擬似正弦波を生成するインバータ回路（１０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子（Ｑ１－Ｑ２４）を制御する制御回路（３０）と、を備え、
前記インバータ回路（１０）は、
２つ又は４つのフライングキャパシタ回路（１１－１２ ｏｒ １１－１４）を含み、各フライングキャパシタ回路（１１－１２ ｏｒ １１－１４）が３レベルの電位を出力可能なマルチレベル出力部（１１－１２ ｏｒ １１－１４）と、
前記マルチレベル出力部（１１－１２ ｏｒ １１－１４）の出力電圧の電圧符号を制御する極性切替部（１５、１６）と、を含み、
前記フライングキャパシタ回路（Ｃ１）は、
直列接続された４つのスイッチング素子（Ｑ１－Ｑ４）と、
２番目と３番目の２つのスイッチング素子（Ｑ２－Ｑ３）に並列に接続された１つのキャパシタ（Ｃ１）と、を含み、
前記制御回路（３０）は、前記直流電源（２）から前記インバータ回路（１０）に供給される直流電圧を１／４にした基準電圧と、１つ分のキャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧との偏差をもとに、前記複数のスイッチング素子（Ｑ１－Ｑ１６）の駆動信号を補正することを特徴とする電力変換装置（１）。
これによれば、キャパシタ（Ｃ１－Ｃ２ ｏｒ Ｃ１－Ｃ４）の電圧を一定に保つことができ、スイッチング素子（Ｑ１－Ｑ１６）の耐圧オーバーを防止することができる。
［項目２］
前記インバータ回路（１０）は、
複数のスイッチング素子（Ｑ１－Ｑ４）と第１キャパシタ（Ｃ１）を含む第１フライングキャパシタ回路（１１）と、
複数のスイッチング素子（Ｑ５－Ｑ８）と第２キャパシタ（Ｃ２）を含む第２フライングキャパシタ回路（１２）と、
複数のスイッチング素子（Ｑ９－Ｑ１２）と第３キャパシタ（Ｃ３）を含む第３フライングキャパシタ回路（１３）と、
複数のスイッチング素子（Ｑ１３－Ｑ１６）と第４キャパシタ（Ｃ４）を含む第４フライングキャパシタ回路（１４）と、を有し、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）が直流電源（２）の両端間に直列に接続され、前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）が前記直流電源（２）の両端間に直列に接続され、前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が接続され、
前記制御回路（３０）は、前記複数のスイッチング素子（Ｑ１－Ｑ１６）を制御して、前記直流電源（２）の正電圧、前記第１キャパシタ（Ｃ１）と前記第４キャパシタ（Ｃ４）の電圧を加算して生成される正の中間電圧、ゼロ電圧、前記第２キャパシタ（Ｃ２）と前記第３キャパシタ（Ｃ３）の電圧を加算して生成される負の中間電圧、及び前記直流電源（２）の負電圧を生成し、前記擬似正弦波を発生させることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、キャパシタ（Ｃ１－Ｃ４）の電圧を一定に保つことができ、スイッチング素子（Ｑ１－Ｑ１６）の耐圧オーバーを防止することができる。
［項目３］
前記インバータ回路（１０）から入力される擬似正弦波の高調波成分を減衰させて出力するフィルタ回路（２０）と、
前記インバータ回路（１０）から前記フィルタ回路（２０）に流れる電流を検出する電流検出部（５１）と、をさらに備え、
前記制御回路（３０）は、前記電流検出部（５１）により検出された電流の符号と、前記フィルタ回路（２０）の出力電圧の符号が異なる場合、前記偏差の符号を反転させることを特徴とする項目１または２に記載の電力変換装置（１）。
これによれば、１つの電流検出部（５１）で、各キャパシタ（Ｃ１－Ｃ４）が充電されているか放電されているかを検出することができ、各キャパシタ（Ｃ１－Ｃ４）の電圧を逆方向に補正することを防止することができる。
［項目４］
前記制御回路（３０）は、
前記スイッチング素子（Ｑ１－Ｑ１６）を制御するための変調信号が正のとき、前記第２フライングキャパシタ回路（１２）及び前記第３フライングキャパシタ回路（１３）に含まれる複数のスイッチング素子（Ｑ５－Ｑ８、Ｑ９－Ｑ１２）の駆動信号を補正せず、
前記スイッチング素子（Ｑ１－Ｑ１６）を制御するための変調信号が負のとき、前記第１フライングキャパシタ回路（１１）及び前記第４フライングキャパシタ回路（１４）に含まれる複数のスイッチング素子（Ｑ１－Ｑ４、Ｑ１３－Ｑ１６）の駆動信号を補正しない、
ことを特徴とする項目２に記載の電力変換装置（１）。
これによれば、充放電しないキャパシタを含むフライングキャパシタ回路の誤動作を防止することができる。
［項目５］
前記制御回路（３０）は、
前記基準電圧と、前記第１キャパシタ（Ｃ１）の電圧と前記第４キャパシタ（Ｃ４）の電圧の平均電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタ（Ｃ２）の電圧と前記第３キャパシタ（Ｃ３）の電圧の平均電圧との偏差を算出する、
ことを特徴とする項目２または４に記載の電力変換装置（１）。
これによれば、キャパシタ（Ｃ１－Ｃ４）の容量のばらつきを緩和することができる。［項目６］
前記制御回路（３０）は、
前記基準電圧と、前記第１キャパシタ（Ｃ１）の電圧または前記第４キャパシタ（Ｃ４）の電圧との偏差を算出し、
前記基準電圧と、前記第２キャパシタ（Ｃ２）の電圧または前記第３キャパシタ（Ｃ３）の電圧との偏差を算出する、
ことを特徴とする項目２、４、５のいずれか１項に記載の電力変換装置（１）。
これによれば、補正信号生成部にフィードバックする信号数を減らすことができる。
【符号の説明】
【0106】
１ 電力変換装置、 ２ 直流電源、 ３ 系統、 １０ インバータ回路、 １１ 第１フライングキャパシタ回路、 １２ 第２フライングキャパシタ回路、 １３ 第３フライングキャパシタ回路、 １４ 第４フライングキャパシタ回路、 １５ 第１極性切替部、 １６ 第２極性切替部、 ２０ フィルタ回路、 ３０ 制御回路、 ４１－４５ 電圧検出回路、 ５１ 第１電流検出回路、 ５２ 第２電流検出回路、 Ｑ１－Ｑ２４ スイッチング素子、 Ｄ１－Ｄ２４ ダイオード、 Ｃ１－Ｃ７ キャパシタ、 Ｌ１－Ｌ２ リアクトル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】