特開 2023-93231 電界効果型トランジスタ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023093231

(43)【公開日】2023-07-04

(54)【発明の名称】電界効果型トランジスタ装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20230627BHJP

   H01L 21/336 20060101ALI20230627BHJP

   H01L 29/41 20060101ALI20230627BHJP

   H01L 21/28 20060101ALI20230627BHJP

   H01L 29/423 20060101ALI20230627BHJP

【ＦＩ】

H01L29/80 E

H01L29/80 H

H01L29/78 301B

H01L29/44 P

H01L21/28 301B

H01L29/58 G

H01L29/44 S

H01L29/44 L

H01L29/78 301G

【審査請求】未請求

【請求項の数】21

【出願形態】ＯＬ

(21)【出願番号】P 2021208736

(22)【出願日】2021-12-22

(71)【出願人】

【識別番号】516008235

【氏名又は名称】高谷 信一郎

(71)【出願人】

【識別番号】516008224

【氏名又は名称】白田 理一郎

(74)【代理人】

【識別番号】100067448

【弁理士】

【氏名又は名称】下坂 スミ子

(74)【代理人】

【識別番号】100213746

【弁理士】

【氏名又は名称】川成 渉

(74)【代理人】

【識別番号】100221752

【弁理士】

【氏名又は名称】古川 雅与

(72)【発明者】

【氏名】高谷 信一郎

(72)【発明者】

【氏名】白田 理一郎

【テーマコード（参考）】

4M104

5F102

5F140

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104CC05

4M104FF06

4M104FF11

4M104FF32

4M104GG09

5F102GA16

5F102GB01

5F102GC01

5F102GD10

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5F102GJ04

5F102GJ10

5F102GL04

5F102GM04

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5F102GS03

5F102GS07

5F102GV05

5F140BA06

5F140BB06

5F140BB18

5F140BD01

5F140BD05

5F140BD09

5F140BD11

5F140BF01

5F140BF04

5F140BF05

5F140BF11

5F140BF15

(57)【要約】

【課題】閾値電圧の変動の少ない、或いは動作に必要な電極数の少ないノーマリオフ電界効果型トランジスタ装置を提供する。
【解決手段】半導体上に順次積層される第１の絶縁膜１０５、電荷蓄積用ゲート電極３０６、第２の絶縁膜１１１、ゲート電極１１２からなるゲート電極構造と、電荷蓄積用ゲート電極３０６とソース電極３０８との間の容量結合により形成される第１の容量とを有し、前記第１の容量を流れる第１の電流により電荷蓄積用ゲート電極３０６に電荷が蓄積され、ソース電極３０８と電荷蓄積用ゲート電極３０６との間に第３の絶縁膜３１５と第１の半導体層３１６からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れる。
【選択図】図３

【特許請求の範囲】

【請求項1】

半導体と、前記半導体内或いはその表面に設けられた導電チャネルと、前記導電チャネルに近接して設けられた第１の絶縁膜と、少なくともその一部が前記第１の絶縁膜の前記導電チャネルとは反対側に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極の前記第１の絶縁膜とは反対側に設けられた第２の絶縁膜と、少なくともその一部が前記第２の絶縁膜の前記電荷蓄積用ゲート電極とは反対側に設けられたゲート電極と、前記電荷蓄積用ゲート電極を挟んで前記半導体上に設けられ前記導電チャネルと電気的に接続するソース電極及びドレイン電極と、前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成する電荷注入用電極と、前記電荷注入用電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜とを有し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、且つ前記第１の電流の少なくとも一部は前記積層膜を通して流れることを特徴とする電界効果型トランジスタ装置。

【請求項2】

前記半導体が窒化物半導体であることを特徴とする請求項１に記載の電界効果型トランジスタ装置。

【請求項3】

前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記電荷注入用電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有することを特徴とする請求項１乃至２に記載の電界効果型トランジスタ装置。

【請求項4】

前記第３の絶縁膜は前記電荷注入用電極の側に設けられ、前記第１の半導体層は前記電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有することを特徴とする請求項１乃至２に記載の電界効果型トランジスタ装置。

【請求項5】

半導体と、前記半導体内或いはその表面に設けられた導電チャネルと、前記導電チャネルに近接して設けられた第１の絶縁膜と、少なくともその一部が前記第１の絶縁膜の前記導電チャネルとは反対側に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極の前記第１の絶縁膜とは反対側に設けられた第２の絶縁膜と、少なくともその一部が前記第２の絶縁膜の前記電荷蓄積用ゲート電極とは反対側に設けられたゲート電極と、前記電荷蓄積用ゲート電極を挟んで前記半導体上に設けられ前記導電チャネルと電気的に接続するソース電極及びドレイン電極とを有し、前記ソース電極もしくは前記ドレイン電極は前記電荷蓄積用ゲート電極との間の容量結合により第１の容量を形成し、且つ前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積されることを特徴とする電界効果型トランジスタ装置。

【請求項6】

前記半導体が窒化物半導体であることを特徴とする請求項５に記載の電界効果型トランジスタ装置。

【請求項7】

前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れることを特徴とする請求項５乃至６に記載の電界効果型トランジスタ装置。

【請求項8】

前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有することを特徴とする請求項７に記載の電界効果型トランジスタ装置。

【請求項9】

前記第３の絶縁膜は前記第１の容量を形成する前記ソース電極もしくはドレイン電極の側に設けられ、前記第１の半導体層は前記電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有することを特徴とする請求項７に記載の電界効果型トランジスタ装置。

【請求項10】

半導体と、前記半導体内或いはその表面に設けられた導電チャネルと、前記導電チャネルに近接して設けられた第１の絶縁膜と、少なくともその一部が前記第１の絶縁膜の前記導電チャネルとは反対側に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極の前記第１の絶縁膜とは反対側に設けられた第２の絶縁膜と、少なくともその一部が前記第２の絶縁膜の前記電荷蓄積用ゲート電極とは反対側に設けられたゲート電極と、前記電荷蓄積用ゲート電極を挟んで前記半導体上に設けられ前記導電チャネルと電気的に接続するソース電極及びドレイン電極とを有し、前記電荷蓄積用ゲート電極は分離された複数の電極からなることを特徴とする電界効果型トランジスタ装置。

【請求項11】

前記半導体が窒化物半導体であることを特徴とする請求項１０に記載の電界効果型トランジスタ装置。

【請求項12】

前記電荷蓄積用ゲート電極の前記複数の電極はいずれも前記導電チャネルの電流方向に交差するように配置されたことを特徴とする請求項１０乃至１１に記載の電界効果型トランジスタ装置。

【請求項13】

前記電荷蓄積用ゲート電極の前記複数の電極はいずれも前記導電チャネルの電流方向に沿うように配置されたことを特徴とする請求項１０乃至１１に記載の電界効果型トランジスタ装置。

【請求項14】

前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成する電荷注入用電極を有し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積されることを特徴とする請求項１０乃至１１に記載の電界効果型トランジスタ装置。

【請求項15】

前記電荷注入用電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れることを特徴とする請求項１４に記載の電界効果型トランジスタ装置。

【請求項16】

前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記電荷注入用電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有することを特徴とする請求項１５に記載の電界効果型トランジスタ装置。

【請求項17】

前記第３の絶縁膜は前記電荷注入用電極の側に設けられ、前記第１の半導体層は前記電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有することを特徴とする請求項１５に記載の電界効果型トランジスタ装置。

【請求項18】

前記ソース電極もしくは前記ドレイン電極は前記電荷蓄積用ゲート電極との容量結合で第１の容量を形成し、且つ前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積されることを特徴とする請求項１０乃至１１に記載の電界効果型トランジスタ装置。

【請求項19】

前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れることを特徴とする請求項１８に記載の電界効果型トランジスタ装置。

【請求項20】

前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記第１の容量を形成する前記ソース電極もしくはドレイン電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有することを特徴とする請求項１９に記載の電界効果型トランジスタ装置。

【請求項21】

前記第３の絶縁膜は前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極の側に設けられ、前記第１の半導体層は電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有することを特徴とする請求項１９に記載の電界効果型トランジスタ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体トランジスタ装置に係り、特に電界効果型トランジスタにおいて、ゲート電極への電圧印加のない状態でゲート電極下の導電チャネルが実質的にオフ状態となる所謂ノーマリオフを実現する電界効果型トランジスタ装置に関する。

【背景技術】

【0002】

広いバンドギャップを有する半導体は高電圧で動作させる電子デバイスに有用である。なかでもＧａＮ、ＡｌＮ、ＩｎＮ、ＳｃＮ等の窒化物やこれらの混晶からなる窒化物半導体は、バンドギャップが広いのみならず伝導電子の移動度が高いため、高電圧高出力電子デバイスに好適である。特に、窒化物半導体を用いて作成した電界効果型トランジスタ（ＦＥＴ、Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、またその一形態であるＡｌＧａＮ／ＧａＮ等の半導体ヘテロ接合界面に誘起される伝導電子を導電チャネルに用いる電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は高電圧、大電流、低オン抵抗による動作が可能であり、電力用スイッチや高周波電力増幅器用トランジスタとして用いられている。

【0003】

しかしながら、通常の窒化物半導体ＦＥＴはいわゆるノーマリオン型であり、ゲート電極への電圧印加がない状態でゲート電極下の導電チャネルがオン状態となる。すなわちソース電極とドレイン電極との間を流れる電流が遮断されるゲート電圧、いわゆる閾値電圧が負の値である。例えば窒化物半導体ＦＥＴを電力用スイッチとして電源装置等に用いる場合、誤動作などによりゲート電極に印加される制御電圧が失われた際にスイッチが開となってしまう。これは装置全体の破壊に繋がる恐れがあり、安全性等の観点から好ましくない。

【0004】

このため窒化物半導体ＦＥＴをノーマリオフ化する技術、すなわち閾値電圧を正の値にする技術が開発されている。その一つとして、ゲート電極と導電チャネルとの間に電荷蓄積用の浮遊ゲート電極を設ける方法が知られている（特許文献１参照）。図１０に従来技術による窒化物半導体ＨＥＭＴの構造を示す。基板１００１上にバッファ層１００２、ＧａＮ層１００３、ＡｌＧａＮ層１００４が順次堆積され、ＧａＮ層１００３とＡｌＧａＮ層１００４との界面のＧａＮ層１００３側に導電チャネル１０１０が形成される。さらにＡｌＧａＮ層１００４上に第１の絶縁膜１００５を挟んで電荷蓄積用ゲート電極１００６が形成され、さらにその上に第２の絶縁膜１０１１を挟んでゲート電極１０１２が形成される。また、電荷蓄積用ゲート電極１００６を水平方向に挟んでソース電極１００８，ドレイン電極１００９が形成される。ソース電極１００８，ドレイン電極１００９はいずれも素子分離領域１０１４で囲まれた領域内で導電チャネル１０１０に電気的に接続される。ゲート電極１０１２が第２の絶縁膜１０１１を容量膜として電荷蓄積用ゲート電極１００６との間に形成する容量を第２の容量と呼ぶ。さらに電荷蓄積用ゲート電極１００６が第１の絶縁膜１００５を容量膜として導電チャネル１０１０のゲート電極下部に存在するゲート電極部導電キャリア１０１３との間で形成する容量を第３の容量と呼ぶ。ゲート電極１０１２に印加される電圧は直列に接続された前記第２の容量と前記第３の容量を介してゲート電極部導電キャリア１０１３と容量的に結合し、そのキャリア数を変化させることができる。これによりソース電極１００８とドレイン電極１００９との間を流れる電流を調節することができ、ＦＥＴとしての動作が得られる。本従来例では、さらに電荷注入用電極１００７が設けられ、第３の絶縁膜１０１５を介して電荷蓄積用ゲート電極１００６との間に第１の容量が形成される。図１１Ａは図１０に示した窒化物半導体ＨＥＭＴの一部を模式的に表した図である。また図１１Ｂから図１１Ｆまでの図は、図１１Ａに示す記号、ゲート電極１０１２の内部Ａ、電荷蓄積用ゲート電極１００６の内部Ｂ、ＧａＮ層１００３の内部Ｃ、電荷注入用電極１００７の内部Ｄをそれぞれ繋ぐ断面に沿った伝導帯下端（Ｅｃ）および価電子帯上端（Ｅｖ）のエネルギーを示す図である。Ａ（１０１２），Ｂ（１００６）、Ｄ（１００７）はそれぞれの個所における金属のフェルミ準位を示す。図１１Ｂは外部からの印加電圧がない状態における図である。ＡｌＧａＮ層１００４は分極ため伝導体下端および価電子帯上端のエネルギーが傾斜し、その結果ＧａＮ層１００３の伝導帯下端のエネルギーはＡｌＧａＮ層１００４との界面においてフェルミ準位１１０４より低くなり、ゲート電極部導電キャリア１０１３が発生する。つまりＦＥＴはノーマリオンである。ここで、前記第１の容量が前記第２の容量に比べ十分小さくなるようにそれぞれの電極面積や第２の絶縁膜１０１１，第３の絶縁膜１０１５の誘電率や厚さを選ぶ。この場合、図１１Ｃにおいて矢印で示す正電圧１１０１が電荷注入用電極１００７を基準にしてゲート電極１０１２に印加されると、前記第２の容量によるゲート電極１０１２との強い容量結合のため電荷蓄積用ゲート電極１００６の電位も上昇し、電荷蓄積用ゲート電極１００６内の伝導電子のポテンシャルエネルギーが低下する。すると電荷蓄積用ゲート電極１００６と電荷注入用電極１００７との間の電位差が大きくなり第３の絶縁膜１０１５に高電界が印加され、図１１Ｃ中に矢印で示す伝導電子のトンネル電流１１０２が前記第１の容量に流れる。その結果電界蓄積用ゲート電極１００６に負電荷１１０３が蓄積される。なお第３の絶縁膜１０１５の種類によっては伝導ホールが電荷蓄積用ゲート電極１００６から第３の絶縁膜１０１５をトンネルし前記第１の容量を流れる電流となる場合もある。この場合も同様に負電荷が電荷蓄積用ゲート電極１００６に蓄積される。以下本願明細書では伝導電子がトンネルする場合についてのみ説明する。図１１Ｄは、負電荷１１０３を蓄積した後に正電圧１１０１の印加をやめた状態での伝導帯下端および価電子帯上端のエネルギーを示す図である。負電荷１１０３のため電荷蓄積用ゲート電極１００６内の伝導電子のポテンシャルエネルギーが上昇し、これに伴いＡｌＧａＮ層１００４およびＧａＮ層１００３の伝導帯下端および価電子帯上端のエネルギーが引き上げられるため、ＧａＮｓ層１００３の伝導帯下端のエネルギーがフェルミ準位１１０４より高くなり、ゲート電極部導電キャリア１０１３が消失する。即ち窒化物半導体ＨＥＭＴはノーマリオフ化する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２０－０９２１９３

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする第一の課題を説明する。図１０に示す窒化物半導体ＦＥＴにおいて、電荷注入用電極１００７も他の電極と同様に外部端子に接続され、常に外部回路に接続される場合を想定する。電荷注入用電極１００７に接続する外部端子の電位を完全に絶縁することは難しく、通常接地電位への漏洩電路が残存する。図１１Ｅは電荷注入用電極１００７及びゲート電極１０１２の電位が共にゼロの場合である。電荷蓄積用ゲート電極１００６にはＦＥＴをノーマリオフにするために負電荷１１０３が蓄積されているため、電荷蓄積用ゲート電極１００６と電荷注入用電極１００７との間に電位差が生じ、第３の絶縁膜１０１５中の伝導帯下端および価電子帯上端のエネルギーが傾斜し、電荷注入の際とは逆方向の電界が第３の絶縁膜１０１５内に生じる。すなわち前記第１の容量の電極間に負電荷蓄積時とは逆符号の電位差が生じる。さらに、例えばＦＥＴを電力用スイッチとして用いる際、オンオフ動作中にＦＥＴやスイッチ駆動回路の様々なリアクタンス成分により動的な電圧変動が生じ、図１１Ｆにおいて矢印で示す負電圧１１０４が電荷注入用電極１００７を基準にゲート電極１０１２に印加されることがある。その場合前記第２の容量による強い容量結合で電荷蓄積用ゲート電極１００６の電位がさらに低下し、電荷蓄積用ゲート電極１００６と電荷注入用電極１００７との間の電位差が大きくなる。その結果第３の絶縁膜１０１５中の強電界によりトンネル電流１１０５が発生し、蓄積した負電荷１１０３が電荷注入用電極１００７に逆流してしまう。その結果閾値電圧が負の方向に戻り、ノーマリオフ動作に必要な正の閾値電圧を保持する時間が短くなる。本発明の第一の目的は上記第一の課題を解決する新たな電界効果型トランジスタ装置を提供することにある。

【0007】

次に本発明が解決しようとする第二の課題を説明する。通常ＦＥＴは三端子素子であり、ソース電極、ドレイン電極、ゲート電極の合計三つの電極で動作するが、上記従来例では電荷注入用電極１００７が加えられ、電極は合計４つである。このため、外部端子から電圧を供給する場合４つの端子が必要となり、ＦＥＴを動作させるための外部回路が複雑になる。またＦＥＴ製造工程が複雑になり、さらにＦＥＴの基板上で占める面積が大きくなる。本発明の第二の目的は上記第二の課題を解決するあらたな電界効果型トランジスタ装置を提供することにある。

【0008】

次に本発明が解決しようとする第三の課題を説明する。図１０に示す従来例では、電荷蓄積用ゲート電極１００６を挟む第１の絶縁膜１００５や第２の絶縁膜１０１１、或いは第３の絶縁膜１０１５に局所的な欠陥が存在すると、欠陥を通して電荷蓄積用ゲート電極１００６に蓄積した負電荷が流出してしまう危険性がある。さらに、電荷蓄積用ゲート電極１００６の一部に局所的な電界集中が発生すると、その部分でトンネリングが起こり電荷蓄積用ゲート電極１００６に蓄積した負電荷が流出してしまう危険性もある。このためノーマリオフＦＥＴとしての寿命が短くなる。また動作中に蓄積電荷の漏洩が起こり瞬時にノーマリオンに変化した場合、装置の破損を引き起こす危険もある。本発明の第三の目的は上記第三の課題を解決するあらたな電界効果型トランジスタ装置を提供することにある。

【課題を解決するための手段】

【0009】

本発明の第一の目的を達成するための本願第一の発明による電界効果型トランジスタ装置は、半導体と、前記半導体内或いはその表面に設けられた導電チャネルと、前記導電チャネルに近接して設けられた第１の絶縁膜と、少なくともその一部が前記第１の絶縁膜の前記導電チャネルとは反対側に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極の前記第１の絶縁膜とは反対側に設けられた第２の絶縁膜と、少なくともその一部が前記第２の絶縁膜の前記電荷蓄積用ゲート電極とは反対側に設けられたゲート電極と、前記電荷蓄積用ゲート電極を挟んで前記半導体上に設けられ前記導電チャネルと電気的に接続するソース電極及びドレイン電極と、前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成する電荷注入用電極と、前記電荷注入用電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜とを有し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、前記第１の電流の少なくとも一部は前記積層膜を通して流れる。

【0010】

本願第一の発明の好ましい一形態において、前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記電荷注入用電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有する。

【0011】

本願第一の発明の好ましい一形態において、前記第３の絶縁膜は前記電荷注入用電極の側に設けられ、前記第１の半導体層は前記電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有する。

【0012】

本発明の第二の目的を達成するための本願第二の発明による電界効果型トランジスタ装置は、半導体と、前記半導体内或いはその表面に設けられた導電チャネルと、前記導電チャネルに近接して設けられた第１の絶縁膜と、少なくともその一部が前記第１の絶縁膜の前記導電チャネルとは反対側に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極の前記第１の絶縁膜とは反対側に設けられた第２の絶縁膜と、少なくともその一部が前記第２の絶縁膜の前記電荷蓄積用ゲート電極とは反対側に設けられたゲート電極と、前記電荷蓄積用ゲート電極を挟んで前記半導体上に設けられ前記導電チャネルと電気的に接続するソース電極及びドレイン電極とを有し、前記ソース電極もしくは前記ドレイン電極は前記電荷蓄積用ゲート電極との間の容量結合により第１の容量を形成し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積される。

【0013】

本願第二の発明の好ましい一形態において、前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れる。

【0014】

本願第二の発明の好ましい一形態において、前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有する。

【0015】

本願第二の発明の好ましい一形態において、前記第３の絶縁膜は前記第１の容量を形成する前記ソース電極もしくはドレイン電極の側に設けられ、前記第１の半導体層は前記電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有する。

【0016】

本発明の第三の目的を達成するため、本願第三の発明による電界効果型トランジスタ装置は、半導体と、前記半導体内或いはその表面に設けられた導電チャネルと、前記導電チャネルに近接して設けられた第１の絶縁膜と、少なくともその一部が前記第１の絶縁膜の前記導電チャネルとは反対側に設けられた電荷蓄積用ゲート電極と、前記電荷蓄積用ゲート電極の前記第１の絶縁膜とは反対側に設けられた第２の絶縁膜と、少なくともその一部が前記第２の絶縁膜の前記電荷蓄積用ゲート電極とは反対側に設けられたゲート電極と、前記電荷蓄積用ゲート電極を挟んで前記半導体上に設けられ前記導電チャネルと電気的に接続するソース電極及びドレイン電極とを有し、前記電荷蓄積用ゲート電極は分離された複数の電極からなる。

【0017】

本願第三の発明の好ましい一形態において、前記電荷蓄積用ゲート電極の前記複数の電極はいずれも前記導電チャネルの電流方向に交差するように配置される。

【0018】

本願第三の発明の好ましい一形態において、前記電荷蓄積用ゲート電極の前記複数の電極はいずれも前記導電チャネルの電流方向に沿うように配置される。

【0019】

本願第三の発明の好ましい一形態において、前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成する電荷注入用電極を有し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積される。

【0020】

本願第三の発明の好ましい一形態において、前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成する電荷注入用電極を有し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、前記電荷注入用電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、且つ前記第１の電流の少なくとも一部は前記積層膜を通して流れる。

【0021】

本願第三の発明の好ましい一形態において、前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成する電荷注入用電極を有し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、前記電荷注入用電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れ、前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記電荷注入用電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有する。

【0022】

本願第三の発明の好ましい一形態において、前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成する電荷注入用電極を有し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、前記電荷注入用電極と前記電荷蓄積用ゲート電極との間に設けられた第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れ、前記第３の絶縁膜は前記電荷注入用電極の側に設けられ、前記第１の半導体層は前記電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有する。

【0023】

本願第三の発明の好ましい一形態において、前記ソース電極もしくは前記ドレイン電極は前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積される。

【0024】

本願第三の発明の好ましい一形態において、前記ソース電極もしくは前記ドレイン電極は前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成し、前記第１の容量を流れる第１電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、且つ前記第１の電流の少なくとも一部は前記積層膜を通して流れる。

【0025】

本願第三の発明の好ましい一形態において、前記ソース電極もしくはドレイン電極は前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れ、前記第３の絶縁膜は前記電荷蓄積用ゲート電極の側に設けられ、前記第１の半導体層は前記第１の容量を形成する前記ソース電極もしくはドレイン電極の側に設けられ、且つ前記第１の半導体層はｎ型不純物を含有する。

【0026】

本願第三の発明の好ましい一形態において、前記ソース電極もしくは前記ドレイン電極は前記電荷蓄積用ゲート電極との容量結合により第１の容量を形成し、前記第１の容量を流れる第１の電流により前記電荷蓄積用ゲート電極に電荷が蓄積され、前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極と前記電荷蓄積用ゲート電極との間に設けられ第３の絶縁膜と第１の半導体層からなる積層膜を有し、前記第１の電流の少なくとも一部は前記積層膜を通して流れ、前記第３の絶縁膜は前記第１の容量を形成する前記ソース電極もしくは前記ドレイン電極の側に設けられ、前記第１の半導体層は電荷蓄積用ゲート電極の側に設けられ、且つ前記第１の半導体層はｐ型不純物を含有する。

【発明の効果】

【0027】

本願第一の発明によれば、電荷蓄積用ゲート電極の電位が電荷注入用電極の電位に比べ低い場合と高い場合とで第１の容量を流れる電流の大きさを非対称にすることができる。例えば、電荷蓄積用ゲート電極の電位を電荷注入用電極に比べ高くすることにより電荷蓄積用ゲート電極に負電荷を蓄積することができるが、逆の電位差が生じた場合の負電荷の流出を抑えることができる。ＦＥＴを電力用スイッチとして使用しノーマリオフ化のため電荷蓄積用ゲート電極に負電荷を蓄積した場合、ＦＥＴやスイッチ駆動回路の様々なリアクタンス成分により動的な電圧変動が生じゲート電極の動的電圧が負となり、ゲート電極との容量結合により電荷蓄積用ゲート電極の電位が電荷注入用電極に比べ低くなることがあるが、その際の電荷蓄積用ゲート電極に蓄積した負電荷の電荷注入用電極への流出を抑えることができる。その結果ノーマリオフ動作に必要な正の閾値電圧を長時間保持することができる。

【0028】

本願第一の発明の効果を、図面を用いてさらに詳しく説明する。図１２Ａは本願第一の発明によるＦＥＴの一部を模式的に表した図である。図１１Ａに示した従来のＦＥＴとの違いは、第３の絶縁膜１２１５と電荷注入用電極１２０７との間に第１の半導体層１２１６を設けたことである。従来のＦＥＴの説明と同様に、電荷注入用電極１２０７と電荷蓄積用ゲート電極１００６との間の結合容量を第１の容量、ゲート電極１０１２と電荷蓄積用ゲート電極１００６との間の結合容量を第２の容量、電荷蓄積用ゲート電極１００６とゲート電極部導電キャリア１０１３との間の結合容量を第３の容量と呼ぶ。図１２Ｂよび図１２Ｃは図１２Ａ中に記号で示すゲート電極１０１２の内部Ａ、電荷蓄積用ゲート電極１００６の内部Ｂ、電荷注入用電極１２０７の内部Ｄを繋ぐ断面に沿った電子の伝導帯下端（Ｅｃ）および価電子帯上端（Ｅｖ）のエネルギーを示す図である。図１２Ｂは電荷注入用電極１２０７から伝導電子を電荷蓄積用ゲート電極１００６に注入する場合の図であり、正電圧１２０１が電荷注入用電極１２０７を基準にしてゲート電極１０１２に印加される。これは従来のＦＥＴの場合の図１１Ｃに相当する。ここで、前記第１の容量は前記第２の容量に比べ十分小さくなるようにそれぞれの電極面積や第２の絶縁膜１０１１，第３の絶縁膜１２１５の誘電率や厚さを選ぶ。すると前記第２の容量によるゲート電極１０１２との強い容量結合により電荷蓄積用ゲート電極１００６の電位も大きく上昇する。一方第１の半導体層１２１６は導電性をｎ型とし、電荷注入用電極１２０７との電気的接触が伝導電子に対してオーム性或いはそれに近い低抵抗の接触となるように形成する。この場合、正電圧１２０１印加時の第１の半導体層１２１６の伝導帯下端のエネルギーはほぼ平坦になり、第３の絶縁膜１２１５との界面における伝導電子の電位は電荷注入用電極１２０７とほぼ同じになる。その結果、電荷蓄積用ゲート電極１００６と第１の半導体層１２１６との間の電位差が大きくなり、第３の絶縁膜１２１５に高電界が発生し、図１２Ｂ中に矢印で示す伝導電子のトンネル電流１２０２が流れる。トンネルした伝導電子は電界蓄積用ゲート電極１００６に負電荷１２０３として蓄積される。一方図１２Ｃは図中矢印で示す負電圧１２０４が電荷蓄積用電極１００７を基準にゲート電極１０１２に印加された場合を示す。ＦＥＴを電力スイッチとして使用する際のオンオフ動作中の電圧の動的変動などにより起こる。前記第２の容量による強い容量結合で電荷蓄積用ゲート電極１００６の電位が大きく低下する。しかし第１の半導体層１２１６がｎ型であるためキャリアの空乏化が起こり、電荷蓄積用ゲート電極１００６と電荷注入用電極１２０７との間の電位差の一部が第１の半導体層１２１６内に生じる電位差で賄われる。このため第３の絶縁膜内の電界強度が図１１Ｆに示した従来のＦＥＴの場合より小さくなり、トンネル電流の発生が抑えられる。負電荷１２０３の流出が抑えられることにより閾値電圧が負の方向に戻りにくくなり、ノーマリオフ動作に必要な正の閾値電圧が保持され易くなる。

【0029】

本願第一の発明の効果を、前記第１の容量について行ったデバイスシミュレーションの結果をもとにさらに詳しく説明する。シミュレーションは図１２ＡのＢ－Ｄ断面に相当する平行平板容量について行った。第３の絶縁膜１２１５は厚さ８ｎｍの酸化シリコン（ＳｉＯ２）とした。また第１の半導体層１２１６は厚さ４０ｎｍの炭化シリコン（ＳｉＣ）とし、導電型はｎ型で不純物濃度を１Ｘ１０^１７ｃｍ^－３とした。図１３は第１の容量の電流電圧特性のシミュレーション結果である。横軸に示す第１の容量の電極間電圧は電荷注入用電極１２０７を基準とする電荷蓄積用ゲート電極１２０６の電圧に相当する。縦軸は電流の絶対値を対数表示したものである。電流電圧特性は負電圧と正電圧で非対称であり、負電圧領域では正電圧領域に比べ電流が大幅に低くなる。例えば、＋１２Ｖと比べ―１２Ｖでは図１３中に矢印で示した電流低下１３０１は９桁に上る。その結果、ＦＥＴをスイッチとして使用する際のオンオフ動作における電圧の動的変動で負電荷蓄積の際と逆方向の電圧が前記第１の容量に印加されても蓄積電荷の流出はほとんど起こらない。

【0030】

上述の方法では、第１の半導体層１２１６を電荷注入用電極１２０７の側に設け、第３の絶縁膜１２１５を電荷蓄積用ゲート電極１００６の側に設けた。次に本願第一の発明の別の方法を図１４Ａ、図１４Ｂ、図１４Ｃを用いて説明する。図１４Ａは図１２Ａと同様に本願第一の発明によるＦＥＴの一部を模式的に表した図である。本方法では第１の半導体層１４１６は電荷蓄積用ゲート電極１００６の側に設けられ、第３の絶縁膜１４１５は電荷注入用電極１４０７の側に設けられる。また第１の半導体層１４１６の導電型をｐ型とし、伝導ホールに対してオーム性或いはそれに近い低抵抗で電荷蓄積用ゲート電極１００６と電気的に接触する。図１４Ｂは電荷注入用電極１４０７を基準にして正電圧１４０１をゲート電極１０１２に印加した場合の図である。ｐ型である第１の半導体層１４１６の伝導帯下端（Ｅｃ）および価電子帯上端（Ｅｖ）のエネルギーはほぼ平坦になり、第１の半導体層１４１６と第３の絶縁膜１４１５との界面における伝導ホール１４０５の電位は電荷蓄積用ゲート電極１００６とほぼ同電位となる。このため電荷注入用電極１４０７と第１の半導体層１４１６との間の電位差が大きくなり、第３の絶縁膜１４１５内に強電界が発生する。その結果、電荷注入用電極１４０７から第１の半導体層１４１６への伝導電子のトンネル電流１４０２が発生し、負電荷１４０３が電荷蓄積用ゲート電極１００６に蓄積される。一方図１４Ｃはスイッチ動作中の電圧の動的変動などにより電荷注入用電極１４０７を基準にして負電圧１４０４がゲート電極１０１２に印加された場合の図である。この場合、電荷注入用電極１４０７と電荷蓄積用ゲート電極１００６との間の電位差の一部はｐ型である第１の半導体層１４１６で賄われるため、第３の絶縁膜１４１５に印加される電圧が減少する。これによりトンネル電流の発生が抑えられ、電荷注入用電極１４０７への負電荷の逆流１４０６を抑えることができる。

【0031】

以上では第１の半導体層にＳｉＣを用いる場合について説明した。ＳｉＣはワイドバンドギャップ半導体として知られる。ワイドバンドギャップ半導体は衝突イオン化やツェナー降伏が起こりにくく、破壊電界強度が高い。このため第１の容量に電荷注入時と逆の電圧が印加された時に電圧の一部を担わせ絶縁膜中のトンネリングを抑えるという本願第一の発明に好適である。さらに図１２Ａに示す例では、ワイドバンドギャップ半導体の場合図１２Ｂ中にΔＥｃで示す第３の絶縁膜１２１５と第１の半導体層１２１６との間の伝導帯下端のエネルギー差が小さくなるため、トンネル電流１２０２が流れやすくなる。一方、逆方向の電圧が印加された場合のリーク電流は電荷蓄積用ゲート電極１００６のフェルミ準位から測った第３の絶縁膜１２１５の伝導帯下端のエネルギーで決まるため、図１２Ｃにからわかるように第１の半導体層１２１６のバンドギャップにほとんどよらない。従って第１の半導体層１２１６にワイドバンドギャップ半導体を用いれば負電荷注入時の電圧とその逆符号の電圧での電流差を大きくすることができ、本願第一の発明に好適である。ＳｉＣ以外のワイドバンドギャップ半導体としては、例えばＡｌＧａＮ、ＡｌＮなどの窒化物半導体を用いても良い。ただし第１の半導体の材料はワイドバンドギャップ半導体に限るものではなく、例えばＳｉのようなバンドギャップが比較的小さい半導体材料を用いても良い。厚さを十分に厚くすれば、第１の半導体層中の電界強度が小さくなり、電圧降伏を抑えることができる。Ｓｉ、特に多結晶Ｓｉは成膜が容易であり、また絶縁膜、特に酸化シリコンとの間で欠陥の少ない電気的特性の良好な界面を形成する。図１２Ａに示す例において、界面の欠陥準位に負電荷がトラップされると界面のＥｃが上昇し図１２Ｂ中に示す負電荷注入時のトンネル電流１２０２が流れにくくなるが、Ｓｉのように界面特性に優れる半導体を用いることによりこの問題を回避することができる。第１の半導体層は複数の異なる半導体材料の積層膜としてもよく、例えば第３の絶縁膜と接触する部分にＳｉのような界面特性の良好な薄い半導体層を挿入し、その他の部分をＳｉＣなどのワイドバンドギャップ半導体としてもよい。これにより、良好な界面特性と高い破壊電界強度の両方を得ることができる。

【0032】

次に本願第二の発明の効果を説明する。本願第二の発明によれば、電荷蓄積用ゲート電極への電荷蓄積に用いられる第１の容量が電荷蓄積用ゲート電極とソース電極もしくはドレイン電極との間に形成されるため、電荷注入のための個別の電極が不要となり、従来技術においてＦＥＴを動作させるために必要であった４つの電極を３つに減らすことが出来る。その結果、ＦＥＴを動作させるための外部回路を簡略化することができ、またＦＥＴの製造工程を簡素にし、さらにＦＥＴが基板上で占める面積を減らすことができる。

【0033】

本願第三の発明によれば、複数の分離された電荷蓄積用ゲート電極のうちの一つから蓄積電荷が流出しても、残りの電荷蓄積用ゲート電極の部分的な閾値電圧は変わらないため、ノーマリオフが維持され易くなる。その結果ノーマリオフＦＥＴとしての寿命を長くすることができ、またスイッチとして使用中にノーマリオン化することによる装置の故障を最小限に抑えることができる。

【図面の簡単な説明】

【0034】

【図1】本願第一の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図2】本願第一の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図3】本願第二の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図4】本願第二の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図5】本願第二の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図6】本願第二の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図7】本願第二の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図8】本願第三の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図9】本願第三の発明による電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図10】従来の電界効果型トランジスタ装置の構造を示す平面図および断面図である。

【図11A】従来の電界効果型トランジスタ装置の一部を模式的に示す図である。

【図11B】図１１Ａに示す従来の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｃに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図11C】図１１Ａに示す従来の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｄに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図11D】図１１Ａに示す従来の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｃに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図11E】図１１Ａに示す従来の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｄに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図11F】図１１Ａに示す従来の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｄに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図12A】本願第一の発明における電界効果型トランジスタ装置の一部を模式的に示す図である。

【図12B】図１２Ａに示す本願第一の発明の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｄに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図12C】図１２Ａに示す本願第一の発明の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｄに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図13】本願第一の発明における第１の容量の電流電圧特性を示す図である。

【図14A】本願第一の発明における電界効果型トランジスタ装置の一部を模式的に示す図である。

【図14B】図１４Ａに示す本願第一の発明の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｄに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【図14C】図１４Ａに示す本願第一の発明の電界効果型トランジスタ装置の内部の点Ａ、Ｂ，Ｄに沿った伝導帯下端および価電子帯上端のエネルギーを示す図である。

【発明を実施するための形態】

【0035】

以下、本願発明にかかる実施形態について、図面を参照しながら説明する。図１は、本願第一の発明の一実施例である電界効果型トランジスタ装置の構造を示す図である。基板１０１上にバッファ層１０２、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４が順次堆積される。基板としてはＳｉ、ＧａＮ、サファイア、ＳｉＣなどが用いられる。また第２の窒化物半導体層１０４の少なくとも一部のバンドギャップは第１の窒化物半導体層１０３の少なくとも一部のバンドギャップより大きい。これにより、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面の第１の窒化物半導体層１０３側に導電チャネル１１０が形成される。例えば第１の窒化物半導体層１０３にＧａＮ、第２の窒化物半導体層１０４にＡｌＧａＮを用いる。ここでＡｌＧａＮの組成をＡｌｘＧａ１－ｘＮと記述した場合のｘは０＜ｘ≦１の関係を満たす。窒化物半導体材料としては、この他にＩｎＮ、ＳｃＮ、或いはこれらの窒化物半導体の混晶半導体をもちいてもよい。さらに第１の窒化物半導体層１０４上に第１の絶縁膜１０５を挟んで電荷蓄積用ゲート電極１０６が形成される。電荷蓄積用ゲート電極１０６下部の導電チャネル１１０に形成されるゲート電極下部導電キャリア１１３と電荷蓄積用ゲート電極１０６との間の結合容量を第３の容量と呼ぶ。さらに電荷蓄積用ゲート電極１０６上に第２の絶縁膜１１１を挟んでゲート電極１１２が形成される。ゲート電極１１２と電荷蓄積用ゲート電極１０６との間の結合容量を第２の容量と呼ぶ。また、電荷蓄積用ゲート電極１０６を水平方向に挟んでソース電極１０８，ドレイン電極１０９が形成される。ソース電極１０８，ドレイン電極１０９はいずれも素子分離領域１１４に囲まれた内側の領域で導電チャネル１１０に電気的に接続される。ゲート電極１１２は直列に繋がれた前記第２の容量と前記第３の容量を介してゲート電極部導電キャリア１１３と容量結合する。ゲート電極１１２に印加される電圧でゲート電極部導電キャリア１１３のキャリア数を変化させることによりソース電極１０８とドレイン電極１０９との間に流れる電流を調節することができ、電界効果型トランジスタ（ＦＥＴ）としての動作が得られる。電荷蓄積用ゲート電極１０６、ゲート電極１１２、ソース電極１０８、ドレイン電極１０９はいずれも基板１００上において金属的に接続された部分をすべて含むものとする。従って、これら電極はそれぞれ１回の工程で形成される必要はなく、複数の工程で作成される膜を金属接触させて形成してもよい。これは本願第一の発明の他の実施例においても同様である。また膜の材料としては従来知られる単体金属、合金、化合物金属、ポリシリコンのような不純物を高濃度にドープし低抵抗化した半導体、或いはこれらの材料の組み合わせた材料を用いればよい。これも本願第一の発明の他の実施例においても同様である。ここで、電荷蓄積用ゲート電極１０６上に第３の絶縁膜１１５、第１の半導体層１１６、電荷注入用電極１０７を順次形成する。この部分が本実施例における本願第一の発明としての特徴部分である。電荷注入用電極１０７と電荷蓄積用ゲート電極１０６との間の結合容量を第１の容量と呼ぶ。前記第１の容量、前記第２の容量、および前記第３の容量の周辺部分は保護絶縁膜１１７で保護される。保護絶縁膜１１７は前記第１の容量、前記第２の容量、前記第３の容量を形成する絶縁膜を用いても良いし、別の絶縁膜を用いてもよい。前記第１の容量は、電荷蓄積用ゲート電極１０６に電荷を蓄積させる際に用いられる。その方法は［００３６］で述べる。なお、第１の絶縁膜１０５、第２の絶縁膜１１１，及び第３の絶縁膜１１５の材料としては、従来知られる絶縁膜材料、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、アルミナ、ハフニア、ジルコニア、或いはこれらの材料の積層膜や混合膜を用いればよい。また第１の半導体層１１６の材料としては、従来知られる半導体材料、例えばシリコン、炭化シリコン、窒化物、あるいはそれらの積層膜や混合膜を用いればよい。半導体層は単結晶、多結晶の何れでもよい。［００３１］でも述べたように、炭化シリコンはバンドギャップが大きく、破壊電界強度が高いため、電荷蓄積用ゲート電極１０６に蓄積した電荷の逆流を防ぐという目的に適している。一方多結晶シリコンは薄膜としての形成が容易であり、また第３の絶縁膜１１５に酸化シリコンを用いた場合トラップ準位の少ない良好な界面が得られる点で好ましい。シリコンはバンドギャップが小さく破壊電界強度が低いが、十分厚くすることにより所望の耐圧を得ることができる。或いは絶縁膜１１５の接する部分に薄いシリコンを用い、他の部分を例えば炭化シリコンのようなバンドギャップの大きい材料を用いれば、界面特性と耐圧の両方に優れる構造が得られる。第１の半導体層１１６の導電型はｎ型とし、電荷注入用電極１０７に対しオーム性或いはそれに近い低抵抗の電気的接触が得られるように形成する。なお第１の半導体層１１６のｎ型不純物の濃度は均一とするか、或いは濃度に傾斜を付け、第３の絶縁膜１１５側で低濃度、その反対側で高濃度としてもよい。傾斜をつけた場合、耐圧を確保しつつ電荷注入用電極１０７との間に低抵抗の電気的接触が得られる。或いは第１の半導体層１１６に分極電荷を発生する材料を用いた場合、分極電荷を相殺する目的で薄い高濃度の不純物層を導入してもよい。また電荷注入用電極１０７の材料には通常知られる単体金属、合金、化合物金属、或いはｎ型ポリシリコンなどの不純物が高濃度にドープされた半導体、或いはこれらの材料を組み合わせた材料を用いてもよい。第３の絶縁膜１１５、第１の半導体層１１６、電荷注入用電極１０７の材料については、本願第一の発明の他の実施例においても同様である。

【0036】

図１に示す本願第一の発明の実施例における閾値電圧調節方法を説明する。以下の方法はＦＥＴのノーマリオフ化を想定し、閾値電圧を正の方向にシフトさせる場合である。電荷注入用電極１０７を一方の電極とする第１の容量を流れる微小電流により電荷蓄積用ゲート電極１０６に負電荷が蓄積される。電荷蓄積用ゲート電極１０６は浮遊電極であり、蓄えられた負電荷により電子のポテンシャルエネルギーが引き上げられ、ゲート電極部導電キャリア１１３のキャリア数を減少させる。ソース電極１０８を基準に測ったゲート電極１１２の電圧がゼロ以上の正の値においてゲート電極部導電キャリア１１３のキャリアが実質的になくなるまで電荷蓄積用ゲート電極１０６に負電荷を蓄積することにより、閾値電圧は正の値となりノーマリオフ動作が実現される。前記第１の容量を用いて電荷蓄積用ゲート電極１０６に負電荷を蓄積する場合、電荷注入用電極１０７を基準にして正の電圧をゲート電極１１２に印加すればよい。例えば電荷注入用電極１０７の電圧をゼロとし、ゲート電極１１２の電圧を正とする。すると電荷蓄積用ゲート電極１０６の電位も前記第２の容量による容量結合でゲート電極１１２の電圧に従って変化し、電荷注入用電極１０７の電位より高くなる。言い換えると、伝導電子に対するポテンシャルエネルギーが電荷蓄積用ゲート電極１０６において電荷注入用電極１０７より低くなる。その結果伝導電子が第３の絶縁膜１１５をトンネルして第１の半導体層１１６に流入し、電荷蓄積用ゲート電極１０６に到達して負電荷が蓄積される。本願第一の発明の原理を説明する図１２Ａにおける電荷注入用電極１２０７は本実施例における電荷注入用電極１０７に相当し、伝導帯下端と価電子帯上端のエネルギーは図１２Ｂに示す通りである。電荷注入時の電流は図１３の正電圧領域の電流に相当する。ここで、前記第１の容量が前記第２の容量に比べ十分小さくなるようにゲート電極１１２と電荷注入用電極１０７の面積や、第２の絶縁膜１１１と第３の絶縁膜１１５の誘電率や厚さを選ぶ。直列に接続された二つの容量に印加される電圧はそれぞれの容量値に逆比例して配分されるため、前記第２の容量に比べより大きな電圧を前記第１の容量に印加することができる。その結果、第３の絶縁膜１１５のトンネリングが起こりやすくなり、効率よく負電荷を電荷蓄積用ゲート電極１０６に注入することができる。一方ＦＥＴが電力スイッチとして使用される際、スイッチオフ時におけるゲート電極１１２の静的電圧はゼロボルトであり、さらにＦＥＴやスイッチ駆動回路の様々なリアクタンス成分により動的な電圧変動が生じ、ゲート電極１１２の動的電圧が負となる場合がある。電荷注入用電極１０７が外部端子を通じてゲート駆動回路に繋がっている場合、電荷注入用電極１０７を完全に絶縁させることは難しく、スイッチ動作中に接地電位への漏洩電路が残存する。そのため、ゲート電極１１２の電圧が負になった時、第２の容量による容量結合で電荷蓄積用ゲート電極１０６の電圧も負となり、前記第１の容量に負電荷蓄積時とは逆の電圧がかかる。このため従来のＦＥＴにおいては蓄積した負電荷のトンネリングによる逆流が起こり、ノーマリオフ動作に必要な正の閾値電圧の保持時間が短くなる問題があった。しかし本願第一の発明の本実施例においては、第３の絶縁膜と電荷注入用電極１０７との間に第１の半導体層１１６が挿入することにより、図１２Ｃと同様に電圧が第３の絶縁膜１１５と第１の半導体層１１６に分配され第３の絶縁膜１１５にかかる電圧が小さくなる。図１３に示すように負電圧領域の電流は正電圧領域より小さいため、電荷蓄積用ゲート電極１０６に蓄えられた負電荷の逆流を抑えることができる。その結果ノーマリオフ動作に必要な正の閾値電圧の保持時間を長くすることができる。

【0037】

図１に示す実施例では第１の容量を構成する部分において第３の絶縁膜１１５を電荷蓄積用ゲート電極１０６の側、第１の半導体層１１６を電荷注入用電極１０７の側に設け、第１の半導体層１１６はｎ型とした。これは図１２Ａに示した層構造と同じであるが、図１５Ａに示す構造と同様に第３の絶縁膜１１５を電荷注入用電極１０７の側、第１の半導体層１１６を電荷蓄積用ゲート電極１０６の側に設け、第１の半導体層１１６をｐ型としてもよい。図１５Ａ、図１５Ｂ、図１５Ｃの説明で述べたように、この場合も図１に示す構造の場合と同様の効果が得られる。

【0038】

以上の本願第一の発明の実施例においては、窒化物半導体層が第１の窒化物半導体層１０３と第２の窒化物半導体層１０４にから成り、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面の第１の窒化物半導体層１０３側に形成される導電チャネル１１０がソース電極１０８とドレイン電極１０９との間を流れる電流の経路となる。本実施例のＦＥＴでは、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４の組成が異なることにより発生する分極電荷を利用して導電チャネル１１０に導電キャリアを誘起させているため、外部から印加される電圧がない状態においても自発的に多数の導電キャリアが発生する。そのためＦＥＴは非常に大きな負の閾値電圧を有するノーマリオンＦＥＴとなる。従ってＦＥＴをノーマリオフにするには非常に多くの負電荷を電荷蓄積用ゲート電極１０６に蓄積する必要があり、蓄積した負電荷の電荷注入用電極１０７への逆流も深刻な問題となる。本願第一の発明ではこの逆流を抑えることができ、特に本実施例のＦＥＴのように第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面に形成される導電チャネル１１０を用いる窒化物半導体ＦＥＴ、すなわちＨＥＭＴにおいて有効である。ただし、本願第一の発明はＨＥＭＴに限るものではない。例えば本実施例において第２の窒化物半導体層１１４をなくし、第１の窒化物半導体層１０３直上に第１の絶縁膜１０５を形成し、第１の窒化物半導体層１０３と第１の絶縁膜１０５との界面の第１の窒化物半導体層１０３側に発生する導電チャネルをソース電極１０８とドレイン電極１０９との間を流れる電流の経路に用いるＦＥＴにおいても、同様の効果が得られる。以上の点は本願の他の実施例についても同様である。

【0039】

図２は本願第一の発明の別の実施例を示す図である。本実施例の図１に示す実施例との違いは、第１の容量を形成する電荷注入用電極２０７を電荷蓄積用ゲート電極２０６より基板１０１側に配置したことにある。第３の絶縁膜２１５は電荷蓄積用ゲート電極２０６側、第１の半導体層２１６は電荷注入用電極２０７側に設けられたことは図１の実施例と同様である。第１の半導体層２１６の導電型はｎ型とする。本実施例の構造は、例えば電荷注入用電極２０７を先に形成し、その上に第１の半導体層２１６，第３の絶縁膜２１５を順次形成した後、電荷蓄積用ゲート電極２０６を形成すれば得られる。図１に示す実施例と同様に、ゲート電極１１２に負の電圧がかかった場合に電荷蓄積用ゲート電極２０６と電荷注入用電極２０７との間にかかる電圧が第３の絶縁膜２１５と第１の半導体層２１６に分配され第３の絶縁膜２１５にかかる電圧が小さくなる。このため電荷蓄積用ゲート電極２０６に蓄積された負電荷の逆流が起こりにくくなり、ノーマリオフ動作に必要な正の閾値電圧の保持時間を長くすることができる。また本実施例では前記第１の容量は電荷注入用電極２０７の上部エッジ部を含むように形成されている。エッジ部では電界が集中するため、より小さな電位差でトンネル電流を発生させることができ、電荷蓄積用ゲート電極２０６への負電荷の注入が容易になる。

【0040】

図２に示す実施例においても、図１に示した実施例と同様に第３の絶縁膜２１６を電荷注入用電極２０７の側、第１の半導体層２１６を電荷蓄積用ゲート電極２０６の側に設け、第１の半導体層２１６をｐ型としてもよい。この場合も図２に示す構造と同様の効果が得られる。

【0041】

図３は本願第二の発明の一実施例である電界効果型トランジスタ装置の構造を示す図である。基板１０１上にバッファ層１０２、第１の窒化物第１の半導体層１０３、第２の窒化物半導体層１０４が順次堆積される。基板としてはＳｉ、ＧａＮ、サファイア、ＳｉＣなどが用いられる。また第２の窒化物半導体層１０４の少なくとも一部のバンドギャップは第１の窒化物半導体層１０３の少なくとも一部のバンドギャップより大きい。これにより、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面の第１の窒化物半導体層１０３側に導電チャネル１１０が形成される。例えば第１の窒化物半導体層１０３にＧａＮ、第２の窒化物半導体層１０４にＡｌＧａＮを用いる。ここでＡｌＧａＮの組成をＡｌｘＧａ１－ｘＮと記述した場合のｘは０＜ｘ≦１の関係を満たす。窒化物半導体材料としては、この他にＩｎＮ、ＳｃＮ、或いはこれらの窒化物半導体の混晶半導体をもちいてもよい。さらに第１の窒化物半導体層１０４上に第１の絶縁膜１０５を挟んで電荷蓄積用ゲート電極３０６が形成される。電荷蓄積用ゲート電極３０６下部の導電チャネル１１０に形成されるゲート電極下部導電キャリア１１３と電荷蓄積用ゲート電極３０６との間の結合容量を第３の容量と呼ぶ。さらに電荷蓄積用ゲート電極３０６上に第２の絶縁膜１１１を挟んでゲート電極１１２が形成される。ゲート電極１１２と電荷蓄積用ゲート電極３０６との間の結合容量を第２の容量と呼ぶ。また、電荷蓄積用ゲート電極３０６を水平方向に挟んでソース電極３０８，ドレイン電極１０９が形成される。ソース電極３０８，ドレイン電極１０９はいずれも素子分離領域１１４に囲まれた内部領域で導電チャネル１１０に電気的に接続される。ゲート電極１１２は直列に繋がれた前記第２の容量と前記第３の容量を介してゲート電極部導電キャリア１１３と容量結合する。ゲート電極１１２に印加される電圧でゲート電極部導電キャリア１１３のキャリア数を変化させることによりソース電極３０８とドレイン電極１０９との間に流れる電流を調節することができ、電界効果型トランジスタ（ＦＥＴ）としての動作が得られる。電荷蓄積用ゲート電極３０６、ゲート電極１１２、ソース電極３０８、ドレイン電極１０９はいずれも基板１００上に於いて金属的に接続された部分をすべて含むものとする。従って、これら電極はそれぞれ１回の工程で形成される必要はなく、複数の工程で作成される膜を金属接触させて形成してもよい。これは本願第二の発明の他の実施例についても同様である。また膜の材料としては従来知られる単体金属、合金、化合物金属、ポリシリコンのような不純物を高濃度にドープし低抵抗化した半導体、或いはこれらの材料を組み合わせた材料を用いてもよい。これも本願第二の発明の他の実施例においても同様である。ここで本願第二の発明の特徴部分を形成する方法の一例として、ソース電極３０８の一部が電荷蓄積用ゲート電極３０６の基板１０１とは反対側に重なるように延在し、電荷蓄積用ゲート電極３０６との間の容量結合により第１の容量が形成される。また本実施例では、前記第１の容量が形成される部分において電荷蓄積用ゲート電極３０６側に第３の絶縁膜３１５、ソース電極３０８側に第１の半導体層３１６が設けられる。前記第１の容量、前記第２の容量、および前記第３の容量の周辺部分は保護絶縁膜１１７で保護される。保護絶縁膜１１７は前記第１の容量、前記第２の容量、前記第３の容量を形成する絶縁膜を用いても良いし、別の絶縁膜を用いてもよい。前記第１の容量は、電荷蓄積用ゲート電極３０６に電荷を蓄積させる際に用いられる。その方法は［００４２］で述べる。なお、第１の絶縁膜１０５、第２の絶縁膜１１１，及び第３の絶縁膜３１５の材料としては、従来知られる絶縁膜材料、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、アルミナ、ハフニア、ジルコニア、或いはこれらの材料の積層膜や混合膜を用いればよい。また第１の半導体層３１６の材料としては、従来知られる半導体材料、例えばシリコン、炭化シリコン、窒化物、あるいはそれらの積層膜や混合膜を用いればよい。半導体は単結晶、多結晶の何れでもよい。［００３１］でも述べたように、炭化シリコンはバンドギャップが大きく、破壊電界強度が高いため、電荷蓄積用ゲート電極３０６に蓄積した電荷の逆流を防ぐという目的に適している。一方多結晶シリコンは薄膜としての形成が容易であり、また第３の絶縁膜３１５に酸化シリコンを用いた場合トラップ準位の少ない良好な界面が得られる点で好ましい。シリコンはバンドギャップが小さく破壊電界強度が低いが、十分厚くすることにより所望の耐圧を得ることができる。或いは絶縁膜３１５と接する部分に薄いシリコンを用い、他の部分を例えば炭化シリコンのようなバンドギャップの大きい材料を用いれば、界面特性と耐圧の両方に優れる構造が得られる。第１の半導体層３１６の導電型はｎ型とし、ソース電極３０８に対しオーム性或いはそれに近い低抵抗の電気的接触が得られるように形成する。なお第１の半導体層３１６のｎ型不純物濃度は均一とするか、または不純物濃度に傾斜を付け、第３の絶縁膜３１５側で低濃度、その反対側で高濃度としてもよい。傾斜をつけた場合、耐圧を確保しつつソース電極３０８との間に低抵抗の電気的接触が得られる。或いは第１の半導体層３１６に分極電荷を発生する材料を用いた場合、分極電荷を相殺する目的で薄い高濃度の不純物層を導入してもよい。第３の絶縁膜３１５、第１の半導体層３１６の材料については、本願第二の発明の他の実施例においても同様である。

【0042】

図３に示す本願第二の発明の実施例における閾値電圧調節方法を説明する。以下の方法はＦＥＴのノーマリオフ化を想定し、閾値電圧を正の方向にシフトさせる場合である。ソース電極３０８を一方の電極とする第１の容量を流れる微小電流により電荷蓄積用ゲート電極３０６に負電荷が蓄積される。電荷蓄積用ゲート電極３０６は浮遊電極であり、蓄えられた負電荷により電子のポテンシャルエネルギーが引き上げられ、ゲート電極部導電キャリア１１３のキャリア数を減少させる。ソース電極３０８を基準に測ったゲート電極１１２の電圧がゼロ或いは正の値においてもゲート電極部導電キャリア１１３のキャリア数が実質的にゼロになるまで電荷蓄積用ゲート電極３０６に負電荷を蓄積することにより、閾値電圧は正の値となりノーマリオフ動作が実現される。前記第１の容量を用いて電荷蓄積用ゲート電極３０６に負電荷を蓄積する場合、ソース電極３０８に比べ正の電圧をゲート電極１１２に印加すればよい。例えばソース電極３０８の電圧をゼロとし、ゲート電極１１２の電圧を正とする。この場合、電荷蓄積用ゲート電極３０６の電位も前記第２の容量による容量結合でソース電極３０８より高くなる。言い換えると、電子に対するポテンシャルエネルギーが電荷蓄積用ゲート電極３０６においてソース電極３０８より低くなる。その結果伝導電子が第３の絶縁膜３１５をトンネルして第１の半導体３１６に流入し、電荷蓄積用ゲート電極３０６に到達して負電荷が蓄積される。従来のＦＥＴでは、電荷蓄積用ゲート電極３０６への負電荷の蓄積のために個別の電極を必要とした。しかし本願第二の発明の本実施例においては、電荷蓄積用ゲート電極３０６への負電荷の蓄積はソース電極３０８から行われる。そのため従来技術でＦＥＴを動作させるために必要であった４つの電極を３つに減らすことが出来る。その結果、ＦＥＴを動作させるための外部回路を簡略化することができ、またＦＥＴの製造工程を簡素にし、さらにＦＥＴが基板上で占める面積を減らすことができる。なお、前記第１の容量が前記第２の容量に比べ十分小さくなるようにゲート電極１１２の面積、ソース電極３０８と電荷蓄積用ゲート電極３０６との重なり部分の面積、第２の絶縁膜１１１や第３の絶縁膜３１５の誘電率や厚さを選ぶ。直列に接続された二つの容量に印加される電圧はそれぞれの容量値に逆比例して配分されるため、前記第２の容量に比べより大きな電圧を前記第１の容量に印加することができる。その結果、第３の絶縁膜３１５のトンネリングが起こりやすくなり、効率よく負電荷を電荷蓄積用ゲート電極３０６に注入することができる。

【0043】

図３に示した本願第二の発明の実施例では、前記第１の容量を形成するソース電極３０８と電荷蓄積用ゲート電極３０６との重なり部分において、電荷蓄積用ゲート電極３０６側に第３の絶縁膜３１５、ソース電極３０８側に第１の半導体層３１６が設けられている。この構造は本願第一の発明における第１の容量と同様であり、図１２Ａ、図１２Ｂ、図１２Ｃにおいて電荷注入用電極１２０７をソース電極に置き換えた場合に相当する。負電荷注入時の伝導帯下端と価電子帯上端は図１２Ｂと同様であり、ソース電極３０８と電荷蓄積用ゲート電極３０６との間の電圧の殆どすべてが第３の絶縁膜３１５に印加されるため、第３の絶縁膜３１５中のトンネリングで負電荷が蓄積される。一方、本実施例のＦＥＴをスイッチとして使用する際、ゲート電極１１２の静的電圧はスイッチオフ時にソース電極３０８を基準にしてほぼゼロとなる。さらにＦＥＴやスイッチ駆動回路の様々なリアクタンス成分により動的な電圧変動が生じゲート電極１１２の動的電圧が負となる場合もあり、ゲート電極１１２と電荷蓄積用ゲート電極３０６との前記第２の容量による容量結合で電荷蓄積用ゲート電極３０６の電位も負となる。この場合、前記第１の容量の電荷蓄積用ゲート電極３０６と反対側の電極はソース電極３０８であるため、前記第１の容量に電荷蓄積用ゲート電極３０６への負電荷蓄積時とは逆方向の電圧が印加されることになる。しかし本実施例では、本願第一の発明における第１の容量と同様に、電圧が第３の絶縁膜３１５と第１の半導体層３１６に分配されるため、第３の絶縁膜３１５にかかる電圧が小さくなる。これは本願第一の発明における図１２Ｃに示す状況と同様である。その結果電荷蓄積用ゲート電極３０６に蓄えられた負電荷のトンネリングによる逆流を抑えることができ、ノーマリオフ動作に必要な正の閾値電圧が保持される時間を長くすることができる。

【0044】

図３に示した実施例の別の形態として、第３の絶縁膜３１５をソース電極３０８の側、第１の半導体層３１６を電荷蓄積用ゲート電極３０６の側に設け、第１の半導体層３１６をｐ型としてもよい。これは図１４Ａ、図１４Ｂ、図１４Ｃにおいて電荷注入用電極１４０７をソース電極に置き換えた場合に相当し、この場合も図３に示す構造と同様の効果が得られる。或いは第１の半導体層３１６をなくし第３の絶縁膜３１５のみにより第１の容量を形成してもよい。この場合は電荷蓄積用ゲート電極３０６に蓄積された負電荷の漏洩が増えるが、電極数の低減という本願第二の発明の効果は同様に得られる。

【0045】

本願第二の発明においては、第１の容量はソース電極もしくはドレイン電極と電荷蓄積用ゲート電極との間に形成すればよい。図３に示す実施例では、第１の容量をソース電極と電荷蓄積用ゲート電極との間に形成している。電荷蓄積用ゲート電極に負電荷を蓄積するには、電荷蓄積用ゲート電極に第１の容量の反対側の電極を基準にして正の電圧を印加する必要があり、そのためゲート電極に電荷蓄積用ゲート電極とは反対側の電極を基準にして正の電圧を印加しなければならない。第１の容量の電荷蓄積用ゲート電極とは反対側の電極をソース電極とすれば、電力用スイッチにおける通常の使用方法ではゲート電極にはソース電極を基準にして正の電圧が印加されるため、負電荷の蓄積するための駆動回路の設計が容易になる。ただし第１に容量をドレイン電極と電荷蓄積用ゲート電極との間に形成する場合も、それに合わせて駆動回路等を設計すれば同様の効果を得ることができる。以上の点は本願第二の発明の他の実施例、および後述する本願第三の発明において該当する実施形態についても同様である。

【0046】

図４は本願第二の発明の別の実施例を示す図である。本実施例の図３に示す実施例との違いは、第１の容量を形成する部分において、ソース電極４０８が電荷蓄積用ゲート電極４０６の上面ではなく基板１０１側に延在している点である。前記第１の容量を形成する部分のソース電極４０８側に第１の半導体層４１６、電荷蓄積用ゲート電極４０６側に第３の絶縁膜４１５を設け、第１の半導体層４１６はｎ型とする。ＦＥＴのその他の部分の構造やＦＥＴをノーマリオフ化する方法、ＦＥＴをスイッチとしての使用する場合の効果、類似の別形態は［００４２］、［００４３］、［００４４］、および［００４５］で説明した図３に示す実施例の場合と同様である。なお本実施例では電荷蓄積用ゲート電極４０６がソース電極４０８に乗り上げる形で第１の容量を形成しており、ソース電極４０８を形成する膜の上端のエッジ部が第１の容量内の構造に含まれる。電極エッジ部では電界が集中しトンネリングが起こりやすくなるため、電荷蓄積用ゲート電極４０６への負電荷の蓄積をより効率よく行うことができる。

【0047】

図５は本願第二の発明の別の実施例を示す図である。本実施例の図３に示す実施例との違いは、ソース電極５０８が電荷蓄積用ゲート電極５０６に延在するのではなく、電荷蓄積用ゲート電極５０６がソース電極５０８に延在し、第１の容量を形成している点である。前記第１の容量を形成する部分のソース電極５０８側に第１の半導体層５１６、電荷蓄積用ゲート電極５０６側に第３の絶縁膜５１５を設け、第１の半導体層５１６はｎ型とする。ＦＥＴのその他の部分の構造やＦＥＴをノーマリオフ化する方法、ＦＥＴをスイッチとしての使用する場合の効果、類似の別形態は［００４２］、［００４３］、［００４４］、および［００４５］で説明した図３に示す実施例の場合と同様である。

【0048】

図６は本願第二の発明の別の実施例を示す図である。本実施例の図３に示す実施例との違いは、ソース電極６０８が電荷蓄積用ゲート電極６０６に延在するのではなく、電荷蓄積用ゲート電極６０６がソース電極６０８に延在し、第１の容量を形成している点である。また図５に示す実施例との違いは、電荷蓄積用ゲート電極６０６がソース電極６０８に乗り上げるようにして延在している点である。前記第１の容量を形成する部分のソース電極６０８側に第１の半導体層６１６、電荷蓄積用ゲート電極６０６側に第３の絶縁膜６１５が設けられる。ＦＥＴのその他の部分の構造やＦＥＴをノーマリオフ化する方法、ＦＥＴをスイッチとして使用する場合の効果、類似の別形態は［００４２］、［００４３］、［００４４］、および［００４５］で説明した図３に示す実施例の場合と同様である。

【0049】

図７は本願第二の発明の別の実施例を示す図である。本実施例の図３に示す実施例との違いは、ソース電極７０８がゲート電極７１２よりさらにドレイン電極１０９側まで延在し、電荷蓄積用ゲート電極７０６と第１の容量を形成している点である。前記第１の容量を形成する部分のソース電極７０８側に第１の半導体層７１６、電荷蓄積用ゲート電極７０６側に第３の絶縁膜７１５を設ける。ＦＥＴのその他の部分の構造やＦＥＴをノーマリオフ化する方法、ＦＥＴをスイッチとして使用する場合の効果、類似の別形態は［００４２］、［００４３］、［００４４］、および［００４５］で説明した図３に示す実施例の場合と同様である。本実施例では電荷蓄積用ゲート電極７０６よりさらにドレイン電極１０９側に延在するソース電極７０８がいわゆるフィールドプレートとしても機能し、ドレイン電極１０９が高電圧となった際、その電圧の大部分が延在するソース電極７０８とドレイン電極１０９との間に印加されるため、電荷蓄積用ゲート電極７０６のドレイン電極１０９側の端部における電界集中を抑えることができる。これにより、電界集中部で起こりやすい電荷蓄積用ゲート電極７０６中の蓄積電荷の流出と、それによるノーマリオフＦＥＴとしても寿命の短縮を防止することができる。なお、図７に示す実施例ではソース電極７０８は電荷蓄積用ゲート電極７０６のドレイン電極１０９側端部においてＡ－Ａ’に直行する方向全体に渡って容量結合し第３の容量を形成しているが、容量結合部分をＡ－Ａ’に直行する方向の一部分に限定してもよく、さらには容量結合部分を素子分離領域１１４上に形成しても良い。第１の容量が低容量化されるため、負電荷注入の際により大きな電圧を第１の容量に印加することができ、効率良く負電荷を注入することができる。

【0050】

図８は本願第三の発明の一実施例である電界効果型トランジスタ装置の構造を示す図である。基板１０１上にバッファ層１０２、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４が順次堆積される。基板としてはＳｉ、ＧａＮ、サファイア、ＳｉＣなどが用いられる。また第２の窒化物半導体層１０４の少なくとも一部のバンドギャップは第１の窒化物半導体層１０３の少なくとも一部のバンドギャップより大きい。これにより、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面の第１の窒化物半導体層１０３側に導電チャネル１１０が形成される。例えば第１の窒化物半導体層１０３にＧａＮ、第２の窒化物半導体層１０４にＡｌＧａＮを用いる。ここでＡｌＧａＮの組成をＡｌｘＧａ１－ｘＮと記述した場合のｘは０＜ｘ≦１の関係を満たす。窒化物半導体材料としては、この他にＩｎＮ、ＳｃＮ、或いはこれらの窒化物半導体の混晶半導体をもちいてもよい。本願第三の発明の特徴部分として、複数本に分かれた電荷蓄積用ゲート電極８０６が第１の窒化物半導体層１０４上に第１の絶縁膜８０５を挟んで設けられる。電荷蓄積用ゲート電極８０６下部の導電チャネル１１０に形成されるゲート電極下部導電キャリア８１３と電荷蓄積用ゲート電極８０６との間の結合容量を第３の容量と呼ぶ。さらに電荷蓄積用ゲート電極８０６上に第２の絶縁膜８１１を挟んでゲート電極８１２が形成される。ゲート電極８１２と電荷蓄積用ゲート電極８０６との間の結合容量を第２の容量と呼ぶ。また、電荷蓄積用ゲート電極８０６を水平方向に挟んでソース電極８０８，ドレイン電極１０９が形成される。ソース電極８０８，ドレイン電極１０９はいずれも素子分離領域１１４に囲まれた内部領域で導電チャネル１１０に電気的に接続される。本実施例では、複数本に分かれた電荷蓄積用ゲート電極８０６は何れもソース電極８０８とドレイン電極１０９との間を流れる電流と交差するように配置される。ゲート電極８１２は直列に繋がれた前記第２の容量と前記第３の容量を介してゲート電極部導電キャリア８１３と容量結合する。ゲート電極８１２に印加される電圧でゲート電極部導電キャリア８１３のキャリア数を変化させることによりソース電極８０８とドレイン電極１０９との間に流れる電流を調節することができ、電界効果型トランジスタ（ＦＥＴ）としての動作が得られる。電荷蓄積用ゲート電極８０６、ゲート電極８１２、ソース電極８０８、ドレイン電極１０９はいずれも基板１００上に於いて金属的に接続された部分をすべて含むものとする。従って、これら電極はそれぞれ１回の工程で形成される必要はなく、複数の工程で作成される膜を金属接触させて形成してもよい。これは本願第三の発明の他の実施例においても同様である。また膜の材料としては従来知られる単体金属、合金、化合物金属、ポリシリコンのような不純物を高濃度にドープし低抵抗化した半導体、或いはこれらの材料の組み合わせた材料を用いてもよい。これも本願第三の発明の他の実施例においても同様である。ソース電極８０８の一部は複数本に分かれた電荷蓄積用ゲート電極８０６のいずれとも重なるように延在し、ソース電極８０８と電荷蓄積用ゲート電極８０６との間の容量結合により第１の容量が形成される。また、前記第１の容量が形成される部分において電荷蓄積用ゲート電極８０６側に第３の絶縁膜８１５、ソース電極８０８側に第１の半導体層８１６が設けられる。前記第１の容量、前記第２の容量、および前記第３の容量の周辺部分は保護絶縁膜１１７で保護される。保護絶縁膜１１７は前記第１の容量、前記第２の容量、前記第３の容量を形成する絶縁膜を用いても良いし、別の絶縁膜を用いても良い。前記第１の容量は、電荷蓄積用ゲート電極８０６に電荷を蓄積させる際に用いられる。なお、第１の絶縁膜８０５、第２の絶縁膜８１１，及び第３の絶縁膜８１５の材料としては、従来知られる絶縁膜材料、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、アルミナ、ハフニア、ジルコニア、或いはこれらの材料の積層膜や混合膜を用いればよい。また第１の半導体層８１６の材料としては、従来知られる半導体材料、例えばシリコン、炭化シリコン、窒化物、あるいはそれらの積層膜や混合膜を用いればよい。半導体層は単結晶、多結晶の何れでもよい。［００３１］でも述べたように、炭化シリコンはバンドギャップが大きく、破壊電界強度が高いため好ましい。一方多結晶シリコンは薄膜としての形成が容易であり、また第３の絶縁膜８１５に酸化シリコンを用いた場合トラップ準位の少ない良好な界面が得られる点で好ましい。シリコンはバンドギャップが小さく破壊電界強度が低いが、十分厚くすることにより所望の耐圧を得ることができる。或いは絶縁膜８１５に接する部分に薄いシリコンを用い、他の部分を例えば炭化シリコンのようなバンドギャップの大きい材料を用いれば、界面特性と耐圧の両方に優れる構造が得られる。また第１の半導体層８１６の導電型はｎ型とし、ソース電極８０８に対しオーム性或いはそれに近い低抵抗の電気的接触が得られるように形成する。ｎ型不純物濃度は均一とするか、或いは濃度に傾斜を付け、第３の絶縁膜８１５側で低濃度、その反対側で高濃度としてもよい。傾斜をつけた場合、耐圧を確保しつつソース電極８０８との間に低抵抗の電気的接触が得られる。或いは第１の半導体層８１６に分極電荷を発生する材料を用いる場合、分極電荷を相殺する目的で薄い高濃度の不純物層を導入してもよい。第三の発明による本実施例では、電荷蓄積用ゲート電極８０６がソース電極８０８とドレイン電極１０９との間に流れる電流の方向に交差する複数の電極から構成されているため、電荷蓄積用ゲート電極８０６のどれか一本に接続されている前記第１の容量、前記第２の容量、或いは前記第３の容量に欠陥等に起因する電流漏洩が生じ蓄積電荷が流出しても、或いはどこか一か所に電界集中が起こりトンネリングによる電流漏洩が生じて蓄積電荷が流出しても、残りの電荷蓄積用ゲート電極８０６は影響を受けないため、ＦＥＴ全体としての閾値電圧は殆ど影響を受けない。これにより、閾値電圧を正の値に調節しノーマリオフ化したＦＥＴのノーマリオフＦＥＴとしての寿命を長くすることができる。また動作中にノーマリオンになることによる装置の故障を防ぐことができる。

【0051】

図８に示すＦＥＴは電荷蓄積用ゲート電極８０６が複数本で構成されている以外は図４に示すＦＥＴと同等であり、さらに図３に示すＦＥＴとも機能的に同等である。従ってＦＥＴのその他の部分の構造やＦＥＴをノーマリオフ化する方法、ＦＥＴをスイッチとしての使用する場合の効果、類似の別形態は［００４２］、［００４３］、［００４４］、および［００４５］で説明した図３に示す実施例の場合と同様である。また前記第１の容量は電荷蓄積用ゲート電極８０６とソース電極８０８との間の容量結合により構成されるため、前記第１の容量による電荷蓄積用ゲート電極８０８への負電荷蓄積のために個別の電極を必要としない。即ち図３や図４に示すＦＥＴと同様に本願第二の発明が用いられている。そのため、ＦＥＴを動作させる際の外部回路を簡略化することができ、またＦＥＴの製造工程を簡素にし、さらにＦＥＴが基板上で占める面積を減らすことができる。ただし別の形態として、第１の容量を個別に設けた電荷注入用電極との間に形成してもよい。この場合、複数に分かれた電荷蓄積用ゲート電極８０６に対し纏めて一つの電荷注入用電極を設けてもよいし、あるいは複数に分けて設けてもよい。

【0052】

図９は本願第三の発明の別の実施例である電界効果型トランジスタ装置の構造を示す図である。本実施例では、複数の電荷蓄積用ゲート電極９０６が第１の絶縁膜９０５を挟んで第２の窒化物半導体層１０４上に形成されており、またゲート電極９１２が第２の絶縁膜９１１を挟んで電荷蓄積用ゲート電極９０６上に形成されている。本実施例の図８に示した実施例との違いは、複数本の電荷蓄積用ゲート電極９０６がソース電極９０８とドレイン電極１０９との間に流れる電流の方向に沿うように配置されている点である。第１の容量は、電荷蓄積用ゲート電極９０６がソース電極９０８に延在し乗り上げる形で形成される。図８に示す実施例は図４に示す本願第二の発明の実施例に類似していたのに対し、本実施例は図６に示す本願第二の発明の実施例と類似している。その他の部分は図８に示した実施例と同様である。従って、他の詳細については図８に示す実施例に関する説明がほぼ同様に当てはまる。本実施例では図８に示す実施例と異なり複数に分かれた電荷蓄積用ゲート電極９０６がソース電極９０８とドレイン電極１０９とを結ぶ方向を完全に遮っていない。しかしこの場合においても、ゲート電極９１２との容量結合によるゲート電極下部導電キャリア９１３中のキャリアの空乏化は横方向にも起こるため、電荷蓄積用ゲート電極９０６の電極間部分も含めてキャリアを消失させることができ、オフ状態が実現できる。ただし、複数の電荷蓄積用ゲート電極９０６のうちの一本から蓄積された負電荷が流出した場合、その部分では電流を遮断できなくなり、オフ状態で漏洩電流が発生する。しかし残りの部分はオフ状態が維持されるため、ＦＥＴをスイッチとして用いる場合も装置全体への影響を最小限に抑えることができる。

【0053】

以上本明細書では、実施例として電荷蓄積用ゲート電極に負電荷を蓄積する場合について説明した。これにより導電チャネルがｎ型導電キャリア（伝導電子）からなるＦＥＴにおいて閾値電圧を正方向に変化させ、ノーマリオフ特性を得ることができる。一方本願発明は電荷蓄積層に正電荷を蓄積する場合に適用することもでき、この場合、第１の半導体層と第３の絶縁膜からなる積層膜において第１の半導体層と第３の絶縁膜の積層位置を入れ替えれば、正電荷蓄積時と逆方向の電圧が第１の容量に印加された時の蓄積された正電荷の流出を抑えることができる。例えば導電チャネルがｐ型導電キャリア（伝導ホール）からなるＦＥＴに適用した場合、ノーマリオフ特性を得ることができる。

【0054】

以上では本願発明を窒化物半導体ＦＥＴに適用した場合について説明した。窒化物半導体ＦＥＴ、特に窒化物半導体ＨＥＭＴは通常非常に大きな負の閾値電圧も持っており、ＦＥＴのノーマリオフ化に関する本願発明は特に有効である。ただし、本願発明は窒化物半導体ＦＥＴに限るものではなく、他の半導体材料を用いたＦＥＴにも適用できる。例えば炭化シリコン（ＳｉＣ）は窒化物半導体と同様に電力スイッチ用ＦＥＴの材料として用いられるが、本願発明はＳｉＣを用いて作成されたＦＥＴについても同様に適用可能である。さらに、以上の発明ではソース電極とドレイン電極が同一平面上に作成されるいわゆる横型ＦＥＴについて説明したが、ソース電極とドレイン電極との間の電流がいわゆるドリフト層を通過し縦方向に流れる縦型ＦＥＴについても同様に適用可能である。

【産業上の利用可能性】

【0055】

本願第１の発明乃至第３の発明による電界効果型トランジスタ装置は、本明細書で主として説明した電力用スイッチの他にも広く応用可能であり、例えば無線通信用電力増幅器を始めとする高周波装置におけるトランジスタとして応用可能である。

【符号の説明】

【0056】

１０１、１００１・・・基板
１０２、１００２・・・バッファ層
１０３、１００３・・・第１の窒化物半導体層
１０４、１００４・・・第２の窒化物半導体層
１０５、５０５、６０５、７０５、８０５、９０５、１００５・・・第１の絶縁膜
１０６、２０６、３０６、４０６、５０６、６０６、７０６、８０６、９０６、１００６・・・電荷蓄積用ゲート電極
１０７、２０７、１００７、１２０７、１４０７・・・電荷注入用電極
１０８、３０８、４０８、５０８、６０８、７０８、８０８、９０８、１００８・・・ソース電極
１０９、１００９・・・ドレイン電極
１１０、１０１０・・・導電チャネル
１１１、５１１、６１１、７１１、８１１、９１１、１０１１・・・第２の絶縁膜
１１２、５１２、６１２、７１２、８１２、９１２、１０１２・・・ゲート電極
１１３、８１３、９１３、１０１３・・・ゲート電極部導電キャリア
１１４、１０１４・・・素子分離領域
１１５、２１５、３１５、４１５、６１５、７１５、８１５、９１５，１０１５、１２１５、１４１５・・・第３の絶縁膜
１１６、２１６、３１６、４１６、５１６、６１６、７１６、８１６、９１６、１２１６、１４１６・・・第１の半導体層
１１７・・・保護絶縁膜
１１０１、１２０１、１４０１・・・正電圧
１１０２、１１０５、１２０２、１４０２・・・トンネル電流
１１０３、１２０３、１４０３・・・負電荷
１１０４、１２０４、１４０４・・・負電圧
１３０１・・・電流低下
１４０５・・・界面における伝導ホール
１４０６・・・負電荷の逆流

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図11E】

【図11F】

【図12A】

【図12B】

【図12C】

【図13】

【図14A】

【図14B】

【図14C】