特開 2023-94903 強誘電体メモリの読み出し回路、強誘電体メモリ及び強誘電体メモリの読み出し方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023094903

(43)【公開日】2023-07-06

(54)【発明の名称】強誘電体メモリの読み出し回路、強誘電体メモリ及び強誘電体メモリの読み出し方法

(51)【国際特許分類】

   G11C 11/22 20060101AFI20230629BHJP

   G11C 7/06 20060101ALI20230629BHJP

【ＦＩ】

G11C11/22 230

G11C7/06 110

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021210496

(22)【出願日】2021-12-24

(71)【出願人】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】田村 哲朗

(57)【要約】

【課題】強誘電体メモリの読み出し時に、ノイズの影響を受けにくくする。
【解決手段】読み出し回路１０の制御回路１１が、メモリセル１３からのデータの読み出し時に、強誘電体キャパシタ１３ａの一方の端子に電気的に接続されるビット線（ＢＬ）の電位であるビット線電位と、第１の参照電位（Ｖ_ＲＥＦ１）との比較結果に基づいて、強誘電体キャパシタ１３ａの他方の端子に電気的に接続されるプレート線（ＰＬ）と、ビット線との間の電圧であるメモリセル１３の入力電圧が固定されるように入力電圧を制御し、センスアンプ１２が、入力電圧が固定されたときの、ビット線電位と第２の参照電位（Ｖ_ＲＥＦ２）との比較結果に基づいて、データの値を判定する。
【選択図】図１

【特許請求の範囲】

【請求項1】

強誘電体キャパシタを含むメモリセルを備えた強誘電体メモリの読み出し回路において、
前記メモリセルからのデータの読み出し時に、前記強誘電体キャパシタの一方の端子に電気的に接続されるビット線の電位であるビット線電位と、第１の参照電位との比較結果に基づいて、前記強誘電体キャパシタの他方の端子に電気的に接続されるプレート線と、前記ビット線との間の電圧である前記メモリセルの入力電圧が固定されるように前記入力電圧を制御する制御回路と、
前記入力電圧が固定されたときの、前記ビット線電位または前記プレート線の電位であるプレート線電位と、第２の参照電位との比較結果に基づいて、前記データの値を判定するセンスアンプと、
を有する強誘電体メモリの読み出し回路。

【請求項2】

前記制御回路は、第１の入力端子が前記ビット線電位となり、第２の入力端子が前記第１の参照電位となる差動増幅器を含む、請求項１に記載の強誘電体メモリの読み出し回路。

【請求項3】

前記第１の参照電位は一定の電位であり、
前記制御回路は、前記ビット線電位が前記第１の参照電位に達したときに、前記プレート線電位の上昇を止めることで、前記入力電圧を固定する、請求項１または２に記載の強誘電体メモリの読み出し回路。

【請求項4】

一端が前記プレート線に電気的に接続され、他端が参照ビット線に電気的に接続されるキャパシタを有し、
前記第１の参照電位は、前記参照ビット線の電位である、
請求項１または２に記載の強誘電体メモリの読み出し回路。

【請求項5】

前記制御回路は、前記メモリセルに第１の値が記憶されている場合、前記ビット線電位が、前記参照ビット線の電位に達したときに、前記プレート線電位を固定し、
前記メモリセルに前記第１の値とは異なる第２の値が記憶されている場合、前記プレート線電位は、最大値に到達するまで上昇し、前記最大値に到達したときに、前記ビット線電位が固定される、
請求項４に記載の強誘電体メモリの読み出し回路。

【請求項6】

一端が接地され、他端が参照ビット線に電気的に接続されるキャパシタを有し、
前記第１の参照電位は、前記参照ビット線の電位である、
請求項１または２に記載の強誘電体メモリの読み出し回路。

【請求項7】

前記制御回路は、前記ビット線電位が前記参照ビット線の電位を下回ったときに、前記ビット線電位を固定する、請求項６に記載の強誘電体メモリの読み出し回路。

【請求項8】

強誘電体キャパシタを含むメモリセルと、
前記メモリセルからのデータの読み出し時に、前記強誘電体キャパシタの一方の端子に電気的に接続されるビット線の電位であるビット線電位と、第１の参照電位との比較結果に基づいて、前記強誘電体キャパシタの他方の端子に電気的に接続されるプレート線と、前記ビット線との間の電圧である前記メモリセルの入力電圧が固定されるように前記入力電圧を制御する制御回路と、前記入力電圧が固定されたときの、前記ビット線電位または前記プレート線の電位であるプレート線電位と、第２の参照電位との比較結果に基づいて、前記データの値を判定するセンスアンプと、を備えた読み出し回路と、
を有する強誘電体メモリ。

【請求項9】

強誘電体キャパシタを含むメモリセルを備えた強誘電体メモリの読み出し方法において、
制御回路が、前記メモリセルからのデータの読み出し時に、前記強誘電体キャパシタの一方の端子に電気的に接続されるビット線の電位であるビット線電位と、第１の参照電位との比較結果に基づいて、前記強誘電体キャパシタの他方の端子に電気的に接続されるプレート線と、前記ビット線との間の電圧である前記メモリセルの入力電圧が固定されるように前記入力電圧を制御し、
センスアンプが、前記入力電圧が固定されたときの、前記ビット線電位または前記プレート線の電位であるプレート線電位と、第２の参照電位との比較結果に基づいて、前記データの値を判定する、
強誘電体メモリの読み出し方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、強誘電体メモリの読み出し回路、強誘電体メモリ及び強誘電体メモリの読み出し方法に関する。

【背景技術】

【0002】

強誘電体メモリにおいて、強誘電体キャパシタを含むメモリセルは、強誘電体の分極状態によって“０”または“１”のデータを記憶する。
読み出し時には、たとえば、強誘電体キャパシタの一方の端子に接続されるプレート線の電位（以下プレート線電位という）が上げられる。このとき、強誘電体キャパシタの他方の端子に電気的に接続されるビット線の電位（以下ビット線電位という）は、メモリセルに“０”が記憶されているか“１”が記憶されているかによって異なる。このようなビット線電位の相違は、強誘電体の分極反転の有無によって生じる。

【0003】

たとえば、上記のようにプレート線電位を上げた場合、メモリセルに“１”が記憶されているときには、強誘電体の分極反転が生じ、ビット線に大きな電流が流れる。これに対して、メモリセルに“０”が記憶されているとき、プレート線電位を上げても分極反転が生じず、ビット線にあまり電流が流れない。ビット線に接続されるセンスアンプは、ビット線電位と参照電位との比較結果に応じて、データを判定する。

【0004】

なお、上記のような強誘電体の分極の反転を伴う読み出しは、破壊読出しと呼ばれる。
また、強誘電体メモリでは、読み出し後にも同じデータを同じメモリセルに保持させるために、再書き込みが行われる。

【0005】

ところで、従来、プレート線電位を上げたときのビット線電位と参照電位との比較結果に応じ、ビット線電位が変化しないようにビット線に対し電荷の供給を行うとともに、供給した電荷量に基づいてデータを判別する技術があった（たとえば、特許文献１参照）。

【0006】

また、従来、参照電位を生成するためのメモリセルの劣化による参照電位の不安定化を防ぐため、分極反転が生じない“０”を記憶したメモリセルからの読み出し電位を上昇させて参照電位を得る技術があった（たとえば、特許文献２参照）。

【0007】

さらに、従来、抵抗体を介してビット線を充電し、メモリセルにおける分極反転の有無によりビット線電位の上昇速度を顕著に異ならせ、十分な読み出しマージンが得られるタイミングでデータ判別を行う技術があった（たとえば、特許文献３参照）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００１－３５１３７４号公報

【特許文献2】特開２００１－５７０７１号公報

【特許文献3】特開２００６－３１８００号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

強誘電体メモリにおいて、メモリセルの疲労劣化などにより、“０”と“１”の読み出しマージンが小さくなった場合、ノイズの影響を受けやすくなり、動作不良が発生する可能性がある。

【0010】

１つの側面では、本発明は、ノイズの影響を受けにくい読み出し回路、そのような読み出し回路を有する強誘電体メモリ及び強誘電体メモリの読み出し方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

１つの実施態様では、強誘電体キャパシタを含むメモリセルを備えた強誘電体メモリの読み出し回路において、前記メモリセルからのデータの読み出し時に、前記強誘電体キャパシタの一方の端子に電気的に接続されるビット線の電位であるビット線電位と、第１の参照電位との比較結果に基づいて、前記強誘電体キャパシタの他方の端子に電気的に接続されるプレート線と、前記ビット線との間の電圧である前記メモリセルの入力電圧が固定されるように前記入力電圧を制御する制御回路と、前記入力電圧が固定されたときの、前記ビット線電位または前記プレート線の電位であるプレート線電位と、第２の参照電位との比較結果に基づいて、前記データの値を判定するセンスアンプと、を有する強誘電体メモリの読み出し回路が提供される。

【0012】

また、１つの実施態様では、強誘電体メモリが提供される。
また、１つの実施態様では、強誘電体メモリの読み出し方法が提供される。

【発明の効果】

【0013】

１つの側面では、本発明によれば、強誘電体メモリのメモリセルからのデータの読み出し時に、ノイズの影響を受けにくくなる。

【図面の簡単な説明】

【0014】

【図1】第１の実施の形態の強誘電体メモリの読み出し回路の一例を示す図である。

【図2】強誘電体キャパシタのヒステリシス・ループ特性を示す図である。

【図3】第１の実施の形態の強誘電体メモリの読み出し回路の動作の一例を示すタイミングチャートである。

【図4】Ｖ_ＰＬとＢＬに供給される電荷量との関係を示す図である。

【図5】比較例の強誘電体メモリの一部を示す図である。

【図6】比較例の強誘電体メモリの読み出し動作の一例を示すタイミングチャートである。

【図7】強誘電体メモリの一例を示す図である。

【図8】メモリセルアレイの一部とコラム関連回路部の一部の一例を示す図である。

【図9】第２の実施の形態の強誘電体メモリの読み出し回路の一例を示す図である。

【図10】第２の実施の形態の強誘電体メモリの読み出し回路の動作の一例を示すタイミングチャートである。

【図11】Ｖ_ＰＬとＢＬに供給される電荷量との関係を示す図である。

【図12】第３の実施の形態の強誘電体メモリの読み出し回路の一例を示す図である。

【図13】第３の実施の形態の強誘電体メモリの読み出し回路の動作の一例を示すタイミングチャートである。

【図14】Ｖ_ＢＬ及びＶ_ＲＢＬと強誘電体キャパシタに供給される電荷量との関係を示す図である。

【図15】比較例の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。

【図16】第１の実施の形態の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。

【図17】第２の実施の形態の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。

【図18】第３の実施の形態の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。

【発明を実施するための形態】

【0015】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の強誘電体メモリの読み出し回路の一例を示す図である。なお、図１においてＷＬはワード線、ＢＬはビット線、ＰＬはプレート線を表す。

【0016】

第１の実施の形態の強誘電体メモリの読み出し回路１０は、ＷＬ、ＰＬ及びＢＬに接続されたメモリセル１３に記憶されているデータを読み出す回路である。
メモリセル１３は、強誘電体キャパシタ１３ａと、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下ｎＭＯＳと略す）１３ｂとを有する。強誘電体キャパシタ１３ａの一端はＰＬに接続されており、他端はｎＭＯＳ１３ｂのドレインに接続されている。ｎＭＯＳ１３ｂのソースはＢＬに接続されており、ｎＭＯＳ１３ｂのゲートはＷＬに接続されている。

【0017】

このようなメモリセル１３では、読み出し時や書き込み時に、ＷＬの電位が引き上げられると、ｎＭＯＳ１３ｂがオン状態となり、強誘電体キャパシタ１３ａの上記他端とＢＬとが電気的に接続される。なお、ｎＭＯＳ１３ｂは、アクセストランジスタ、またはアクセスゲートなどと呼ばれる場合もある。

【0018】

読み出し回路１０は、制御回路１１とセンスアンプ（図１では“ＳＡ”と表記されている）１２を有する。
制御回路１１は、ＢＬの電位であるビット線電位と、参照電位（Ｖ_ＲＥＦ１）との比較結果に基づいて、ＰＬとＢＬとの間の電圧であるメモリセル１３の入力電圧が固定されるように入力電圧を制御する。

【0019】

第１の実施の形態の強誘電体メモリの読み出し回路１０では、制御回路１１は、差動増幅器１１ａを有する。差動増幅器１１ａは反転入力端子（図１では“－”と表記されている）と非反転入力端子（図１では“＋”と表記されている）とを有し、反転入力端子はＢＬに接続されており、非反転入力端子の電位は、Ｖ_ＲＥＦ１となっている。また、差動増幅器１１ａの出力端子は、ＰＬに接続されている。ここで、Ｖ_ＲＥＦ１は一定の電位であり、後述の参照電位生成回路２４（図７参照）によって差動増幅器１１ａの非反転入力端子に印加される。Ｖ_ＲＥＦ１は読み出しマージンが適切な大きさになるように、適宜設定される。

【0020】

差動増幅器１１ａは、メモリセル１３からデータを読み出す際に有効となり、ビット線電位とＶ_ＲＥＦ１との差を増幅した信号を出力してプレート線電位を上昇させる。増幅率は、たとえば、１００倍、１０００倍などである。

【0021】

このような差動増幅器１１ａは、ビット線電位がＶ_ＲＥＦ１に達したときに、プレート線電位の上昇を止めることで、メモリセル１３の入力電圧を固定する。
センスアンプ１２は、ＰＬに接続されている。センスアンプ１２は、入力電圧が固定されたときの、プレート線電位と、参照電位（Ｖ_ＲＥＦ２）との比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。ここで、Ｖ_ＲＥＦ２は一定の電位であり、後述の参照電位生成回路２４（図７参照）によってセンスアンプ１２に印加される。Ｖ_ＲＥＦ２は、たとえば、メモリセル１３から“０”が読み出される場合のプレート線電位と、メモリセル１３から“１”が読み出される場合のプレート線電位との、中間電位になるように設定されている。

【0022】

なお、図１には、さらに、ｎＭＯＳ１４が示されている。ｎＭＯＳ１４のドレインはＢＬに接続されており、ソースは接地されている。また、ｎＭＯＳ１４のゲートにはプリチャージ信号であるＰＲＥＣＨＧが入力される。ＰＲＥＣＨＧは、後述のコントローラ２３（図７参照）によって供給される。さらに、図１には、ビット線容量（ＢＬの寄生容量）１５が示されている。

【0023】

このような読み出し回路１０では、矢印で示されているように、ＰＬから強誘電体キャパシタ１３ａに電荷が供給される。
図２は、強誘電体キャパシタのヒステリシス・ループ特性を示す図である。横軸はＰＬとＢＬ間の電位差（Ｖ_ＰＬ－Ｖ_ＢＬ）（上記のメモリセル１３の入力電圧に相当する）、縦軸は分極量Ｑを表す。

【0024】

図２に示すように、強誘電体キャパシタ１３ａは、Ｖ_ＰＬ－Ｖ_ＢＬが０Ｖのときに分極量Ｑが異なる２つの安定点をもち、正側の安定点が“０”、負側の安定点が“１”に対応する。なお、正側の安定点を“１”、負側の安定点を“０”としてもよい。

【0025】

Ｖ_ＰＬ－Ｖ_ＢＬが上昇すると、分極量Ｑがヒステリシス・ループ特性に沿って矢印方向に変化する。このときの分極量Ｑの変化量ΔＱは、正側の安定点から変化する場合よりも、負側の安定点から変化する場合の方が大きい。負側の安定点から変化する場合には、強誘電体の分極反転が生じるためである。

【0026】

したがって、たとえば、メモリセル１３に“１”が記憶されていた場合、ＢＬに大きな電流が流れ、メモリセル１３に“０”が記憶されていた場合、分極反転が生じず、ＢＬにあまり電流が流れない。

【0027】

図３は、第１の実施の形態の強誘電体メモリの読み出し回路の動作の一例を示すタイミングチャートである。図３には、ＰＲＥＣＨＧ、差動増幅器１１ａのイネーブル信号であるＯＡＥＮ及びセンスアンプ１２のイネーブル信号であるＳＡＥＮの電位（Ｖ）の時間変化が示されている。さらに、図３には、ＷＬの電位であるＶ_ＷＬ、ＰＬの電位であるＶ_ＰＬ、ＢＬの電位であるＶ_ＢＬ及びセンスアンプ１２の出力であるＤＡＴＡの電位（Ｖ）の時間変化が示されている。

【0028】

ＰＲＥＣＨＧの電位が、たとえば、電源電位から接地電位（たとえば０Ｖ）に立ち下がると（タイミングｔ１）、ｎＭＯＳ１４がオフ状態となり、ＢＬはフローティング状態となる。

【0029】

Ｖ_ＷＬが立ち上がり（タイミングｔ２）、ＯＡＥＮの電位が立ち上がると、差動増幅器１１ａが動作を開始し、Ｖ_ＰＬとＶ_ＢＬが上昇を開始する。これによりｎＭＯＳ１３ｂがオン状態となり、メモリセル１３からのデータの読み出しが始まる。このとき、前述の分極反転の有無により、メモリセル１３に“１”が記憶されている場合よりも、“０”が記憶されている場合の方が、単位時間当たりの上昇幅が小さい（つまり、上昇速度が遅い）。

【0030】

このため、Ｖ_ＢＬは、メモリセル１３に“１”が記憶されている場合、メモリセル１３に“０”が記憶されている場合より早くＶ_ＲＥＦ１に達し（タイミングｔ３）、差動増幅器１１ａは、Ｖ_ＰＬの上昇を止める。これによりＶ_ＢＬの上昇も止まり、メモリセル１３の入力電圧（Ｖ_ＰＬ－Ｖ_ＢＬ）が固定される。

【0031】

一方、Ｖ_ＢＬは、メモリセル１３に“０”が記憶されている場合、メモリセル１３に“１”が記憶されている場合より遅くＶ_ＲＥＦ１に達し（タイミングｔ４）、差動増幅器１１ａは、Ｖ_ＰＬの上昇を止める。これによりＶ_ＢＬの上昇も止まり、メモリセル１３の入力電圧（Ｖ_ＰＬ－Ｖ_ＢＬ）が固定される。

【0032】

その後、ＯＡＥＮの電位が立ち下がることで差動増幅器１１ａが動作を停止し（タイミングｔ５）、ＳＡＥＮの電位が立ち上がると、センスアンプ１２は、Ｖ_ＰＬと、Ｖ_ＲＥＦ２との比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。Ｖ_ＰＬ≧Ｖ_ＲＥＦ２の場合、ＤＡＴＡ＝“０”（たとえば、接地電位）となり、Ｖ_ＰＬ＜Ｖ_ＲＥＦ２の場合、ＤＡＴＡ＝“１”（たとえば、電源電位）となる。

【0033】

その後、判定結果に基づいて、Ｖ_ＰＬとＶ_ＢＬが設定され（タイミングｔ６）、Ｖ_ＷＬがさらに上昇され、メモリセル１３への再書き込みが行われる。“０”が再書き込みされる場合、Ｖ_ＰＬはさらに引き上げられ、Ｖ_ＢＬは、接地電位に引き下げられる。“１”が再書き込みされる場合、Ｖ_ＰＬは、接地電位に引き下げられ、Ｖ_ＢＬはさらに引き上げられる。

【0034】

同じＷＬにメモリセル１３が複数接続されている場合（図８参照）、上記の読み出し方法によれば、Ｖ_ＰＬが各メモリセルについて制御される。このため、同じＷＬに接続される複数のメモリセルに対する再書き込み時には、“０”を書き込む処理と“１”を書き込む処理を、後述の比較例（図６参照）のように別々のタイミングで行わなくてよい。

【0035】

ＰＲＥＣＨＧの電位が、電源電位に立ち上がると（タイミングｔ７）、ｎＭＯＳ１４がオン状態となり、Ｖ_ＢＬは接地電位で固定される。
図４は、Ｖ_ＰＬとＢＬに供給される電荷量との関係を示す図である。横軸はＶ_ＰＬを表し、縦軸はＢＬに供給される電荷量（Ｑ）を表す。

【0036】

図４には、メモリセル１３に“０”が記憶されている場合と、メモリセル１３に“１”が記憶されている場合のＶ_ＰＬとＢＬに供給される電荷量との関係が示されている。Ｑ_{ＶＲＥＦ１}は、Ｖ_ＢＬ＝Ｖ_ＲＥＦ１の場合にＢＬに供給される電荷量を表している。また、Ｖ_ＰＬ１は、メモリセル１３に“１”が記憶されている場合において、Ｑ＝Ｑ_{ＶＲＥＦ１}となるときの、Ｖ_ＰＬである。Ｖ_ＰＬ０は、メモリセル１３に“０”が記憶されている場合において、Ｑ＝Ｑ_{ＶＲＥＦ１}となるときの、Ｖ_ＰＬである。

【0037】

したがって、第１の実施の形態の強誘電体メモリの読み出し回路１０において、読み出しマージンは、Ｖ_ＰＬ０－Ｖ_ＰＬ１である。読み出しマージンは、Ｑ_{ＶＲＥＦ１}の値によって決まるため、ビット線容量１５の影響を受ける。ビット線容量１５の大きさと読み出しマージンの大きさとの関係については後述する（図１６参照）。

【0038】

上記のような第１の実施の形態の強誘電体メモリの読み出し回路１０では、制御回路１１が、Ｖ_ＢＬとＶ_ＲＥＦ１との比較結果に基づいて、メモリセル１３の入力電圧が固定されるように入力電圧を制御する。

【0039】

たとえば、Ｖ_ＰＬが上昇する過程でノイズによりＶ_ＢＬが一時的にＶ_ＲＥＦ１を超え、Ｖ_ＰＬの上昇が止まっても、Ｖ_ＢＬが元に戻ると再びＶ_ＰＬは上昇を続け、Ｖ_ＢＬがＶ_ＲＥＦ１に達したときに、Ｖ_ＰＬの上昇が止まりメモリセル１３の入力電圧が固定される。

【0040】

そして、センスアンプ１２が、入力電圧が固定されたときの、Ｖ_ＰＬとＶ_ＲＥＦ２との比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定するため、ノイズの影響を受けにくい。

【0041】

また、読み出し回路１０は、制御回路１１が差動増幅器１１ａを含んでおり、差動増幅器１１ａにより、Ｖ_ＢＬとＶ_ＲＥＦ１の差が検出されている。差動増幅器１１ａのゲインは大きくすることが容易であり、ゲインが大きければ差動増幅器１１ａの入力オフセットやＶ_ＲＥＦ１のばらつきがあっても正しく動作させることが可能である。

【0042】

（比較例）
図５は、比較例の強誘電体メモリの一部を示す図である。図１に示した要素と同じ要素については同一符号が付されている。

【0043】

図５では、センスアンプ１２は、ＢＬに接続されており、Ｖ_ＢＬとＶ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。

【0044】

図６は、比較例の強誘電体メモリの読み出し動作の一例を示すタイミングチャートである。図６には、ＰＲＥＣＨＧ、センスアンプ１２のイネーブル信号であるＳＡＥＮの電位（Ｖ）の時間変化が示されている。さらに、図６には、ＷＬの電位であるＶ_ＷＬ、ＰＬの電位であるＶ_ＰＬ、ＢＬの電位であるＶ_ＢＬ及びセンスアンプ１２の出力であるＤＡＴＡの電位（Ｖ）の時間変化が示されている。

【0045】

ＰＲＥＣＨＧの電位が、たとえば、電源電位から接地電位（たとえば０Ｖ）に立ち下がると（タイミングｔ１０）、ｎＭＯＳ１４がオフ状態となり、ＢＬはフローティング状態となる。

【0046】

Ｖ_ＷＬが立ち上がり（タイミングｔ１１）、ＰＬに所定のＶ_ＰＬが印加されると、Ｖ_ＢＬも上昇を開始する。これによりメモリセル１３からのデータの読み出しが始まる。このとき、前述の分極反転の有無により、メモリセル１３に“１”が記憶されている場合よりも、“０”が記憶されている場合の方が、Ｖ_ＢＬの単位時間当たりの上昇幅が小さい（つまり、上昇速度が遅い）。

【0047】

ＳＡＥＮの電位が立ち上がると（タイミングｔ１２）、センスアンプ１２は、Ｖ_ＢＬと、Ｖ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。Ｖ_ＢＬ≧Ｖ_ＲＥＦの場合、ＤＡＴＡ＝“１”（たとえば、電源電位）となり、Ｖ_ＢＬ＜Ｖ_ＲＥＦの場合、ＤＡＴＡ＝“０”（たとえば、接地電位）となる。

【0048】

その後、“０”の再書き込みを行うために、Ｖ_ＰＬがそのまま維持された状態でＶ_ＢＬが、接地電位に引き下げられる（タイミングｔ１３）。次に、“１”の再書き込みを行うために、Ｖ_ＢＬがそのまま維持された状態でＶ_ＰＬが、接地電位に引き下げられる（タイミングｔ１４）。

【0049】

ＰＲＥＣＨＧの電位が、電源電位に立ち上がると（タイミングｔ１５）、ｎＭＯＳ１４がオン状態となり、Ｖ_ＢＬは接地電位で固定される。
このような、比較例の強誘電体メモリでは、強誘電体キャパシタ１３ａの劣化などにより、読み出しマージンが小さくなると、ノイズの影響を受けやすくなる。

【0050】

これに対して、第１の実施の形態の強誘電体メモリでは、読み出し回路１０を有することで、前述の理由からノイズの影響を受けにくい。
（読み出し回路１０が適用される強誘電体メモリの例）
図７は、強誘電体メモリの一例を示す図である。

【0051】

強誘電体メモリ２０は、メモリセルアレイ２１、アドレスバッファ２２、コントローラ２３、参照電位生成回路２４、ロウ関連回路部２５、コラム関連回路部２６を有する。
メモリセルアレイ２１は、マトリクス状に配置された複数のメモリセルと、複数のビット線、複数のワード線及び複数のプレート線を有する（後述の図８参照）。

【0052】

アドレスバッファ２２は、強誘電体メモリ２０の外部からアドレスを受信し、受信したアドレスを、ロウ関連回路部２５とコラム関連回路部２６に供給する。
コントローラ２３は、強誘電体メモリ２０の外部からコマンド（チップセレクト信号、ライトイネーブル信号、出力イネーブル信号など）を受信する。そして、コントローラ２３は、受信したコマンドに基づいて、ロウ関連回路部２５やコラム関連回路部２６に各種の制御信号（前述のＰＲＥＣＨＧ、ＳＡＥＮなど）を供給する。

【0053】

参照電位生成回路２４は、前述の参照電位（Ｖ_ＲＥＦ１やＶ_ＲＥＦ２）を生成する。
ロウ関連回路部２５は、図示を省略しているが、たとえば、ロウデコーダやドライバ回路を含む。ロウデコーダは、アドレスに含まれるロウアドレス（たとえば、アドレス信号の上位側のビット）をデコードすることでロウデコード信号を生成し、生成したロウデコード信号をドライバ回路に供給する。ドライバ回路は、複数のワード線のうち、ロウデコード信号により指定されるワード線に、コントローラ２３から供給される制御信号に応じて、所定期間、所定の電圧を印加する。

【0054】

コラム関連回路部２６は、図示を省略しているが、コラムデコーダやライトアンプ、入出力回路の他、図１に示したような読み出し回路１０を含む。
図８は、メモリセルアレイの一部とコラム関連回路部の一部の一例を示す図である。

【0055】

図８に示すように、メモリセルアレイ２１は、図１に示したメモリセル１３を含む。読み出し回路１０が用いられる場合、同一ＷＬに接続される複数のメモリセルは、それぞれＶ_ＰＬが異なるため、ＰＬはＷＬに対して直交に配置されている。

【0056】

また、コラム関連回路部２６は、図１に示したｎＭＯＳ１４や、読み出し回路１０を含む。さらに、コラム関連回路部２６は、コラムデコーダ・ライトアンプ部２６ａ、入出力回路２６ｂを含む。ｎＭＯＳ１４や読み出し回路１０と同様の構成は、ＢＬとＰＬによるペアごとに設けられている。

【0057】

コラムデコーダ・ライトアンプ部２６ａは、たとえば、コラムデコーダ、ライトアンプ、コラムスイッチを含む。コラムデコーダはアドレスに含まれるコラムアドレス（たとえば、アドレス信号の下位側のビット）をデコードすることでコラムデコード信号を生成する。生成されたコラムデコード信号はコラムスイッチに供給され、コラムスイッチは、コラムデコード信号に基づいて、複数のＢＬや複数のＰＬのうち、ライトアンプや入出力回路２６ｂに接続するものを選択する。

【0058】

入出力回路２６ｂは、たとえば、強誘電体メモリ２０の外部から供給されるライトデータを保持するライトバッファを含む。ライトバッファは、書き戻しのため、センスアンプ１２が読み出したデータを保持する機能を有していてもよい。

【0059】

また、入出力回路２６ｂは、センスアンプ１２により判定されたデータの値を保持し、出力する。
読み出し回路１０は、以上のような強誘電体メモリ２０に適用可能である。

【0060】

（第２の実施の形態）
図９は、第２の実施の形態の強誘電体メモリの読み出し回路の一例を示す図である。図９において、図１に示した要素と同じ要素については同一符号が付されている。なお、図１においてＷＬはワード線、ＢＬはビット線、ＰＬはプレート線、ＲＷＬは参照ワード線、ＲＢＬは参照ビット線を表す。

【0061】

第２の実施の形態の強誘電体メモリの読み出し回路３０は、第１の実施の形態の強誘電体メモリの読み出し回路１０と同様に、センスアンプ１２と制御回路３１とを有する。さらに、読み出し回路３０は、キャパシタ３２と、ｎＭＯＳ３３とを有する。

【0062】

キャパシタ３２は、一端がＰＬに電気的に接続され、他端はｎＭＯＳ３３のドレインに接続されている。ｎＭＯＳ３３のソースはＲＢＬに接続されており、ｎＭＯＳ３３のゲートはＲＷＬに接続されている。なお、キャパシタ３２は、強誘電体キャパシタではなく、印加電圧の増加に比例して保持電荷量が上昇する線形キャパシタである。メモリセル１３の読み出し時には、ＲＷＬの電位が引き上げられ、ｎＭＯＳ３３がオン状態となり、キャパシタ３２の上記他端とＢＬとが電気的に接続される。

【0063】

読み出し回路３０の制御回路３１は、ＢＬの電位であるＶ_ＢＬとＲＢＬの電位であるＶ_ＲＢＬとの比較結果に基づいて、ＰＬとＢＬとの間の電圧であるメモリセル１３の入力電圧が固定されるように入力電圧を制御する。

【0064】

制御回路３１は、読み出し回路１０の制御回路１１と同様に、差動増幅器３１ａを有しており、差動増幅器３１ａの反転入力端子はＢＬに接続されている。一方、差動増幅器３１ａの非反転入力端子はＲＢＬに接続されている。差動増幅器３１ａの出力端子は、ＰＬに接続されている。

【0065】

差動増幅器３１ａは、メモリセル１３からデータを読み出す際に有効となり、Ｖ_ＢＬとＶ_ＲＢＬとの差を増幅した信号を出力してＰＬの電位であるＶ_ＰＬを上昇させる。差動増幅器３１ａは、Ｖ_ＢＬがＶ_ＲＢＬに達したときは、Ｖ_ＰＬの上昇を止めることで、メモリセル１３の入力電圧を固定する。

【0066】

センスアンプ１２は、ＰＬに接続されている。センスアンプ１２は、入力電圧が固定されたときの、Ｖ_ＰＬと、Ｖ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。ここで、Ｖ_ＲＥＦは一定の電位であり、図７に示した参照電位生成回路２４によってセンスアンプ１２に印加される。Ｖ_ＲＥＦは、たとえば、図１のＶ_ＲＥＦ２と同様に設定される。

【0067】

なお、図９には、さらに、ｎＭＯＳ３４が示されている。ｎＭＯＳ３４のドレインはＲＢＬに接続されており、ソースは接地されている。また、ｎＭＯＳ３４のゲートにはＰＲＥＣＨＧが入力される。さらに、図９は、ＲＢＬのビット線容量３５が示されている。

【0068】

このような読み出し回路３０では、２つの矢印で示されているように、ＰＬから強誘電体キャパシタ１３ａとキャパシタ３２に電荷が供給される。
図１０は、第２の実施の形態の強誘電体メモリの読み出し回路の動作の一例を示すタイミングチャートである。図１０には、ＰＲＥＣＨＧ、差動増幅器３１ａのイネーブル信号であるＯＡＥＮ及びセンスアンプ１２のイネーブル信号であるＳＡＥＮの電位（Ｖ）の時間変化が示されている。さらに、図１０には、ＷＬの電位であるＶ_ＷＬ、ＰＬの電位であるＶ_ＰＬ、ＢＬの電位であるＶ_ＢＬ、ＲＢＬの電位であるＶ_ＲＢＬ及びセンスアンプ１２の出力であるＤＡＴＡの電位（Ｖ）の時間変化が示されている。

【0069】

ＰＲＥＣＨＧの電位が、たとえば、電源電位から接地電位（たとえば０Ｖ）に立ち下がると（タイミングｔ２０）、ｎＭＯＳ１４，３４がオフ状態となり、ＢＬとＲＢＬはフローティング状態となる。

【0070】

Ｖ_ＷＬが立ち上がり（タイミングｔ２１）、ＯＡＥＮの電位が立ち上がると、差動増幅器３１ａが動作を開始し、Ｖ_ＰＬとＶ_ＢＬとが上昇を開始する。これにより、ｎＭＯＳ１３ｂがオン状態となり、メモリセル１３からのデータの読み出しが始まる。このとき、前述の分極反転の有無により、メモリセル１３に“１”が記憶されている場合よりも、“０”が記憶されている場合の方が、Ｖ_ＢＬの単位時間当たりの上昇幅が小さい（つまり、上昇速度が遅い）。一方、図示が省略されているが、タイミングｔ２１において、ＲＷＬの電位も立ち上がり、ｎＭＯＳ３３がオン状態となる。これにより、Ｖ_ＲＢＬは、時間に比例して上昇する。

【0071】

図１０には、Ｖ_ＢＬとＶ_ＲＢＬの立ち上がり部分の拡大図が示されている。メモリセル１３に“０”が記憶されている場合と、“１”が記憶されている場合のそれぞれについてのＶ_ＢＬが実線で示されている。一方、Ｖ_ＲＢＬは、拡大図では破線で示されているが、タイミングｔ２２以降は、メモリセル１３に“０”が記憶されている場合について示されている。Ｖ_ＲＢＬは、タイミングｔ２２までは、メモリセル１３に“０”が記憶されている場合も、“１”が記憶されている場合も同様に変化する。

【0072】

図１０の拡大図に示されているように、メモリセル１３に“１”が記憶されている場合、Ｖ_ＢＬは、タイミングｔ２２においてＶ_ＲＢＬに達する。このため、差動増幅器３１ａは、Ｖ_ＰＬの上昇を止める。これによりＶ_ＢＬとＶ_ＲＢＬも上昇が止まり、メモリセル１３の入力電圧（Ｖ_ＰＬ－Ｖ_ＢＬ）が固定される。

【0073】

一方、メモリセル１３に“０”が記憶されている場合、Ｖ_ＢＬは、Ｖ_ＲＢＬに達しない。このため、Ｖ_ＰＬは最大値（たとえば、電源電位）になるため上昇を続ける。Ｖ_ＰＬが最大値に到達すると（タイミングｔ２３）、Ｖ_ＢＬとＶ_ＲＢＬも上昇が止まり、メモリセル１３の入力電圧（Ｖ_ＰＬ－Ｖ_ＢＬ）が固定される。

【0074】

その後、ＯＡＥＮの電位が立ち下がることで差動増幅器３１ａが動作を停止し（タイミングｔ２４）、ＳＡＥＮの電位が立ち上がると、センスアンプ１２は、Ｖ_ＰＬと、Ｖ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。Ｖ_ＰＬ≧Ｖ_ＲＥＦの場合、ＤＡＴＡ＝“０”（たとえば、接地電位）となり、Ｖ_ＰＬ＜Ｖ_ＲＥＦの場合、ＤＡＴＡ＝“１”（たとえば、電源電位）となる。

【0075】

その後、判定結果に基づいて、Ｖ_ＰＬとＶ_ＢＬが設定され（タイミングｔ２５）、Ｖ_ＷＬがさらに上昇され、メモリセル１３への再書き込みが行われる。“０”が再書き込みされる場合、Ｖ_ＰＬが維持された状態で、Ｖ_ＢＬは、接地電位に引き下げられる。“１”が再書き込みされる場合、Ｖ_ＰＬは、接地電位に引き下げられ、Ｖ_ＢＬはさらに引き上げられる。

【0076】

同じＷＬにメモリセル１３が複数接続されている場合（図８参照）、上記の読み出し方法によれば、Ｖ_ＰＬが各メモリセルについて制御される。このため、同じＷＬに接続される複数のメモリセルに対する再書き込み時には、“０”を書き込む場合と“１”を書き込む場合とで、前述の比較例（図６参照）のように別々のタイミングで行わなくてよい。

【0077】

ＰＲＥＣＨＧの電位が、電源電位に立ち上がると（タイミングｔ２６）、ｎＭＯＳ１４，３４がオン状態となり、Ｖ_ＢＬとＶ_ＲＢＬは接地電位で固定される。
図１１は、Ｖ_ＰＬとＢＬに供給される電荷量との関係を示す図である。横軸はＶ_ＰＬを表し、縦軸はＢＬに供給される電荷量（Ｑ）を表す。

【0078】

図１１には、メモリセル１３に“０”が記憶されている場合と、メモリセル１３に“１”が記憶されている場合のＶ_ＰＬとＢＬに供給される電荷量との関係が示されている。なお、図１１には、Ｖ_ＰＬとＲＢＬに供給される電荷量との関係が破線で示されている。破線の傾きは、キャパシタ３２の大きさ（Ｃ_ＲＥＦ）によって決まる。

【0079】

Ｖ_ＰＬ０は、メモリセル１３に“０”が記憶されている場合に得られる、Ｖ_ＰＬの最大値である。Ｖ_ＰＬ１は、メモリセル１３に“１”が記憶されている場合において、Ｖ_ＢＬ＝Ｖ_ＲＢＬとなるときの、Ｖ_ＰＬである。

【0080】

したがって、第２の実施の形態の強誘電体メモリの読み出し回路３０において、読み出しマージンは、Ｖ_ＰＬ０－Ｖ_ＰＬ１である。
上記のような第２の実施の形態の強誘電体メモリの読み出し回路３０では、制御回路３１が、Ｖ_ＢＬとＶ_ＲＢＬとの比較結果に基づいて、メモリセル１３の入力電圧が固定されるように入力電圧を制御する。

【0081】

たとえば、Ｖ_ＰＬが上昇する過程でノイズによりＶ_ＢＬが一時的にＶ_ＲＢＬを超え、Ｖ_ＰＬの上昇が止まっても、Ｖ_ＢＬが元に戻ると再びＶ_ＰＬは上昇を続け、Ｖ_ＢＬがＶ_ＲＢＬに達したときに、Ｖ_ＰＬの上昇が止まりメモリセル１３の入力電圧が固定される。

【0082】

そして、センスアンプ１２が、入力電圧が固定されたときの、Ｖ_ＰＬとＶ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定するため、ノイズの影響を受けにくい。

【0083】

また、読み出し回路３０は、制御回路３１が差動増幅器３１ａを含んでおり、差動増幅器３１ａにより、Ｖ_ＢＬとＶ_ＲＢＬの差が検出されている。差動増幅器３１ａのゲインは大きくすることが容易であり、ゲインが大きければ差動増幅器３１ａの入力オフセットやＶ_ＲＢＬのばらつきがあっても正しく動作させることが可能である。

【0084】

さらに、読み出し回路３０は、メモリセル１３に“０”が記憶されている場合、Ｖ_ＰＬは、最大値に到達するまで上昇し、最大値に到達したときに、Ｖ_ＢＬが固定される。これにより、読み出しマージンを比較的大きくとることができ、さらにノイズの影響を受けにくくすることができる。

【0085】

上記のような読み出し回路３０も、図７に示したような強誘電体メモリ２０に適用可能である。図８に示したようなコラム関連回路部２６の構成を、読み出し回路３０の回路構成に合わせて変更すればよい。読み出し回路３０が用いられる場合、同一ＷＬに接続される複数のメモリセルは、それぞれＶ_ＰＬが異なるため、ＰＬはＷＬに対して直交に配置される。

【0086】

（第３の実施の形態）
図１２は、第３の実施の形態の強誘電体メモリの読み出し回路の一例を示す図である。図１２において図１に示した要素と同じ要素については同一符号が付されている。なお、図１２においてＷＬはワード線、ＢＬはビット線、ＰＬはプレート線、ＲＷＬは参照ワード線、ＲＢＬは参照ビット線を表す。

【0087】

第３の実施の形態の強誘電体メモリの読み出し回路４０は、第１の実施の形態の強誘電体メモリの読み出し回路１０と同様に、センスアンプ１２と制御回路４１とを有する。さらに、読み出し回路４０は、キャパシタ４２と、ｎＭＯＳ４３とを有する。

【0088】

キャパシタ４２は、一端が接地され、他端はｎＭＯＳ４３のソースに接続されている。ｎＭＯＳ４３のドレインはＲＢＬに接続されており、ｎＭＯＳ４３のゲートはＲＷＬに接続されている。なお、キャパシタ４２は、強誘電体キャパシタではなく、印加電圧の増加に比例して保持電荷量が上昇する線形キャパシタである。メモリセル１３の読み出し時には、ＲＷＬの電位が引き上げられ、ｎＭＯＳ４３がオン状態となり、キャパシタ４２の上記他端とＢＬとが電気的に接続される。

【0089】

読み出し回路４０の制御回路４１は、ＢＬの電位であるＶ_ＢＬとＲＢＬの電位であるＶ_ＲＢＬとの比較結果に基づいて、ＰＬとＢＬとの間の電圧であるメモリセル１３の入力電圧が固定されるように入力電圧を制御する。

【0090】

制御回路４１は、読み出し回路１０の制御回路１１と同様に、差動増幅器４１ａを有している。さらに、制御回路４１は、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）４１ｂ，４１ｃとを含む。

【0091】

差動増幅器４１ａにおいて、反転入力端子はＢＬに接続されており、非反転入力端子はＲＢＬに接続されている。また、差動増幅器４１ａの出力端子は、ｐＭＯＳ４１ｂ，４１ｃのゲートに接続されている。ｐＭＯＳ４１ｂのドレインには、ＲＢＬが接続されており、ｐＭＯＳ４１ｃのドレインには、ＢＬが接続されている。ｐＭＯＳ４１ｂ，４１ｃのソースには、電源電圧（ＶＤＤ）が印加される。

【0092】

差動増幅器４１ａは、メモリセル１３からデータを読み出す際に有効となり、出力信号により、ＢＬとＲＢＬの電流量を制御するような機能を有する。差動増幅器４１ａは、後述のようにＶ_ＢＬがＶ_ＲＢＬを下回ったときに、ｐＭＯＳ４１ｂ，４１ｃをオフ状態とする出力信号を出力する。これによりＶ_ＢＬの上昇が止まり、Ｖ_ＢＬは固定される。

【0093】

第３の実施の形態の強誘電体メモリにおいて、メモリセル１３の読み出し時には、Ｖ_ＰＬは接地電位（たとえば、０Ｖ）で固定される。このため、Ｖ_ＢＬの上昇が止まり、Ｖ_ＢＬが固定されると、メモリセル１３の入力電圧も固定される。

【0094】

読み出し回路４０において、センスアンプ１２は、ＢＬに接続されている。センスアンプ１２は、入力電圧が固定されたときの、Ｖ_ＢＬと、Ｖ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。ここで、Ｖ_ＲＥＦは一定の電位であり、図７に示した参照電位生成回路２４によってセンスアンプ１２に印加される。Ｖ_ＲＥＦは、たとえば、図１のＶ_ＲＥＦ２と同様に設定される。

【0095】

なお、図１２には、さらに、ｎＭＯＳ４４が示されている。ｎＭＯＳ４４のドレインはＲＢＬに接続されており、ソースは接地されている。また、ｎＭＯＳ３４のゲートにはＰＲＥＣＨＧが入力される。さらに、図１２は、ＲＢＬのビット線容量４５が示されている。

【0096】

このような読み出し回路４０では、２つの矢印で示されているように、ＲＢＬからキャパシタ４２に電荷が供給され、ＢＬから強誘電体キャパシタ１３ａに電荷が供給される。
図１３は、第３の実施の形態の強誘電体メモリの読み出し回路の動作の一例を示すタイミングチャートである。

【0097】

図１３には、ＰＲＥＣＨＧ、差動増幅器４１ａのイネーブル信号であるＯＡＥＮ、センスアンプ１２のイネーブル信号であるＳＡＥＮ、及び差動増幅器４１ａの出力信号であるＡＭＰＯＵＴの電位（Ｖ）の時間変化が示されている。さらに、図１３には、ＷＬの電位であるＶ_ＷＬ、ＰＬの電位であるＶ_ＰＬ、ＢＬの電位であるＶ_ＢＬ、ＲＢＬの電位であるＶ_ＲＢＬ及びセンスアンプ１２の出力であるＤＡＴＡの電位（Ｖ）の時間変化が示されている。なお、Ｖ_ＲＢＬの時間変化は、破線で示されている。

【0098】

ＯＡＥＮの電位が接地電位の場合、差動増幅器４１ａは動作せず、差動増幅器４１ａの出力信号であるＡＭＰＯＵＴは、電源電位となっている。つまり、ＡＭＰＯＵＴの初期電位は、電源電位である。このため、ｐＭＯＳ４１ｂ，４１ｃはオフ状態である。

【0099】

ＰＲＥＣＨＧの電位が、たとえば、電源電位から接地電位（たとえば０Ｖ）に立ち下がると（タイミングｔ３０）、ｎＭＯＳ１４，４４はオフ状態となり、ＢＬとＲＢＬはフローティング状態となる。

【0100】

Ｖ_ＷＬが立ち上がり（タイミングｔ３１）、ＯＡＥＮの電位が立ち上がると、ｎＭＯＳ１３ｂがオン状態となり、差動増幅器４１ａが動作を開始し、Ｖ_ＢＬが上昇を開始する。これに伴い、ＡＭＰＯＵＴの電位も下降を始め、ｐＭＯＳ４１ｂ，４１ｃがオン状態となり、ＶＤＤにより、ＢＬとＲＢＬが充電される。なお、Ｖ_ＰＬは、接地電位のままである。

【0101】

これにより、メモリセル１３からのデータの読み出しが始まる。第３の実施の形態の強誘電体メモリの読み出し回路４０を用いた場合、図２に示した場合と異なり、メモリセル１３に“０”が記憶されている場合に、分極反転が生じる。このため、メモリセル１３に“１”が記憶されている場合よりも、ＢＬから図１２の強誘電体キャパシタ１３ａに引き抜かれる電荷量が増え、Ｖ_ＢＬの単位時間当たりの上昇幅が小さい（つまり、上昇速度が遅い）。

【0102】

一方、図示が省略されているが、タイミングｔ３１において、ＲＷＬの電位も立ち上がり、ｎＭＯＳ４３がオン状態となる。これにより、Ｖ_ＲＢＬは、時間に比例して上昇する。

【0103】

図１３には、Ｖ_ＢＬとＶ_ＲＢＬの立ち上がり部分の拡大図が示されている。メモリセル１３に“０”が記憶されている場合と、“１”が記憶されている場合のそれぞれについてのＶ_ＢＬが実線で示されている。一方、Ｖ_ＲＢＬは、拡大図では破線で示されている。Ｖ_ＲＢＬは、タイミングｔ３２までは、メモリセル１３に“０”が記憶されている場合も、“１”が記憶されている場合も同様に変化する。

【0104】

図１３の拡大図に示されているように、Ｖ_ＢＬは、メモリセル１３に“０”が記憶されている場合も、メモリセル１３に“１”が記憶されている場合も、Ｖ_ＲＢＬの上昇速度より速い。ただ、メモリセル１３に“０”が記憶されている場合、しだいに上昇速度が遅くなり、タイミングｔ３２において、Ｖ_ＢＬはＶ_ＲＢＬを下回る。このとき、ＡＭＰＯＵＴの電位は上昇に転じ、ｐＭＯＳ４１ｂ，４１ｃがオフ状態となり、Ｖ_ＢＬとＶ_ＲＢＬが固定される。

【0105】

一方、メモリセル１３に“１”が記憶されている場合、Ｖ_ＢＬは電源電位（たとえば、ＶＤＤ）に達し固定され、その後、Ｖ_ＲＢＬも電源電位に達し固定される。
Ｖ_ＰＬは接地電位で固定されているため、上記のようにＶ_ＢＬが固定されることで、メモリセル１３の入力電圧（Ｖ_ＰＬ－Ｖ_ＢＬ）が固定される。

【0106】

その後、信号ＯＡＥＮの電位が立ち下がることで差動増幅器４１ａが動作を停止し（タイミングｔ３３）、信号ＳＡＥＮの電位が立ち上がる（タイミングｔ３４）。これにより、センスアンプ１２は、Ｖ_ＢＬと、Ｖ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定し、判定結果であるＤＡＴＡを出力する。Ｖ_ＢＬ≧Ｖ_ＲＥＦの場合、ＤＡＴＡ＝“１”（たとえば、電源電位）となり、Ｖ_ＢＬ＜Ｖ_ＲＥＦの場合、ＤＡＴＡ＝“０”（たとえば、接地電位）となる。

【0107】

その後、Ｖ_ＷＬがさらに上昇され、メモリセル１３への再書き込みが行われる（タイミングｔ３５）。まずは、Ｖ_ＢＬとＶ_ＰＬがそのまま維持された状態で、“１”の再書き込みが行われ、次に、“１”の再書き込みを行うために、Ｖ_ＢＬがそのまま維持された状態でＶ_ＰＬが、所定の電位に引き上げられる（タイミングｔ３６）。

【0108】

信号ＰＲＥＣＨＧの電位が、電源電位に立ち上がると（タイミングｔ３７）、ｎＭＯＳ１４，４４がオン状態となり、Ｖ_ＢＬとＶ_ＲＢＬは接地電位で固定される。
図１４は、Ｖ_ＢＬ及びＶ_ＲＢＬと強誘電体キャパシタに供給される電荷量との関係を示す図である。横軸はＶ_ＰＬを表し、縦軸は強誘電体キャパシタ１３ａに供給される電荷量（Ｑ）を表す。

【0109】

図１４には、メモリセル１３に“０”が記憶されている場合と、メモリセル１３に“１”が記憶されている場合のＶ_ＢＬ及びＶ_ＲＢＬとＢＬに供給される電荷量との関係が示されている。なお、図１４には、Ｖ_ＢＬと電荷量との関係が実線で示され、Ｖ_ＲＢＬと電荷量との関係が破線で示されている。破線の傾きは、キャパシタ３２の大きさ（Ｃ_ＲＥＦ）によって決まる。

【0110】

Ｖ_ＢＬ０は、メモリセル１３に“０”が記憶されている場合において、Ｖ_ＢＬ＝Ｖ_ＲＢＬとなるときの、Ｖ_ＢＬである。Ｖ_ＢＬ１は、メモリセル１３に“１”が記憶されている場合に得られる、Ｖ_ＢＬの最大値である。

【0111】

したがって、第３の実施の形態の強誘電体メモリの読み出し回路４０において、読み出しマージンは、Ｖ_ＢＬ１－Ｖ_ＢＬ０である。
上記のような第３の実施の形態の強誘電体メモリの読み出し回路４０では、制御回路４１が、Ｖ_ＢＬとＶ_ＲＢＬの比較結果に基づいて、メモリセル１３の入力電圧が固定されるように入力電圧を制御する。

【0112】

そして、センスアンプ１２が、入力電圧が固定されたときの、Ｖ_ＢＬとＶ_ＲＥＦとの比較結果に基づいて、メモリセル１３に記憶されているデータの値を判定するため、ノイズの影響を受けにくい。

【0113】

また、読み出し回路４０は、制御回路４１が差動増幅器４１ａを含んでおり、差動増幅器４１ａにより、Ｖ_ＢＬとＶ_ＲＢＬの差が検出されている。差動増幅器４１ａのゲインは大きくすることが容易であり、ゲインが大きければ差動増幅器４１ａの入力オフセットやＶ_ＲＢＬのばらつきがあっても正しく動作させることが可能である。

【0114】

上記のような読み出し回路４０も、図７に示したような強誘電体メモリ２０に適用可能である。図８に示したようなコラム関連回路部２６の構成を、読み出し回路４０の回路構成に合わせて変更すればよい。

【0115】

なお、読み出し回路４０が用いられる場合、同一ＷＬに接続される複数のメモリセルは、それぞれＶ_ＰＬが同じでよいため、ＰＬは、ＷＬに対して平行に配置されていてもよいし、直交に配置されていてもよい。

【0116】

（ビット線容量の大きさと読み出しマージンの大きさとの関係）
以下、上記各実施の形態の強誘電体メモリの読み出し回路１０，３０，４０を用いた場合の、ビット線容量１５の大きさと読み出しマージンの大きさとの関係を説明する。まず、図５に示した比較例の強誘電体メモリにおけるビット線容量１５の大きさと読み出しマージンの大きさとの関係について説明する。

【0117】

図１５は、比較例の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。図１５には、横軸がＶ_ＰＬ、縦軸がΔＱ（ＢＬに供給される電荷の変化量）を表すＶ_ＰＬ－ΔＱ特性のグラフと、横軸がビット線容量１５の大きさ（Ｃ_ＢＬ）を表し、縦軸がＶ_ＢＬを表すＣ_ＢＬ－Ｖ_ＢＬ特性を示すグラフが示されている。

【0118】

Ｖ_ＰＬ－ΔＱ特性を示すグラフにおいて、傾きがＣ_ＢＬであり、ΔＱ＝Ｃ_ＢＬ×Ｖ_ＢＬという式で表される直線が示されている。Ｖ_ＢＬは、強誘電体キャパシタ１３ａとビット線容量１５との容量分割により決まる。

【0119】

上記式で表される直線と、メモリセル１３に“０”が記憶されている場合及び“１”が記憶されている場合のそれぞれのＶ_ＰＬ－ΔＱ特性の線との交点間の電位差が、読み出しマージン（比較例ではΔＶ_ＢＬ）に相当する。

【0120】

比較例の強誘電体メモリでは、Ｃ_ＢＬ－Ｖ_ＢＬ特性を示すグラフに示されているように、ΔＶ_ＢＬは、Ｃ_ＢＬ＝Ｃ_ＢＬ１では小さく、Ｃ_ＢＬ＝Ｃ_ＢＬ２に増加すると大きくなるが、Ｃ_ＢＬ＝Ｃ_ＢＬ３にさらに増加すると小さくなる。

【0121】

図１６は、第１の実施の形態の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。図１６には、横軸がＶ_ＰＬ、縦軸がΔＱ（ＢＬに供給される電荷の変化量）を表すＶ_ＰＬ－ΔＱ特性のグラフと、横軸がビット線容量１５の大きさ（Ｃ_ＢＬ）を表し、縦軸がＶ_ＰＬを表すＣ_ＢＬ－Ｖ_ＰＬ特性を示すグラフが示されている。

【0122】

Ｖ_ＰＬ－ΔＱ特性を示すグラフにおいて、Ｖ_ＢＬ＝ΔＱ／Ｃ_ＢＬ＝Ｖ_ＲＥＦ１となるときのＶ_ＰＬが、メモリセル１３に“０”が記憶されている場合及び“１”が記憶されている場合のそれぞれについて決まる。

【0123】

図１６では、メモリセル１３に“０”が記憶されている場合に、Ｖ_ＢＬ０＝ΔＱ／Ｃ_ＢＬ２＝Ｖ_ＲＥＦ１となるときのＶ_ＰＬ０と、メモリセル１３に“１”が記憶されている場合に、Ｖ_ＢＬ１＝ΔＱ／Ｃ_ＢＬ２＝Ｖ_ＲＥＦ１となるときのＶ_ＰＬ１とが示されている。Ｖ_ＰＬ０とＶ_ＰＬ１との差（ΔＶ_ＰＬ）が、Ｃ_ＢＬ＝Ｃ_ＢＬ２のときの読み出しマージンに相当する。

【0124】

第１の実施の形態の強誘電体メモリでは、Ｃ_ＢＬ－Ｖ_ＰＬ特性を示すグラフに示されているように、ΔＶ_ＰＬは、Ｃ_ＢＬ＝Ｃ_ＢＬ１では小さく、Ｃ_ＢＬ＝Ｃ_ＢＬ２に増加すると大きくなるが、Ｃ_ＢＬ＝Ｃ_ＢＬ３にさらに増加すると小さくなる。

【0125】

このように、比較例と第１の実施の形態の強誘電体メモリでは、読み出しマージンを大きくするためには、ビット線容量１５のＣ_ＢＬを適切な値にすることが望ましい。
図１７は、第２の実施の形態の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。図１７には、横軸がＶ_ＰＬ、縦軸がΔＱ（ＢＬに供給される電荷の変化量）を表すＶ_ＰＬ－ΔＱ特性のグラフと、横軸がビット線容量１５の大きさ（Ｃ_ＢＬ）を表し、縦軸がＶ_ＰＬを表すＣ_ＢＬ－Ｖ_ＰＬ特性を示すグラフが示されている。

【0126】

なお、Ｖ_ＰＬ－ΔＱ特性のグラフにおいて、Ｖ_ＰＬとＲＢＬに供給される電荷の変化量との関係が破線で示されている。破線の傾きは、キャパシタ３２の大きさ（Ｃ_ＲＥＦ）によって決まる。

【0127】

第２の実施の形態の強誘電体メモリでは、前述のように、メモリセル１３に“０”が記憶されている場合の読み出し時には、Ｖ_ＰＬは最大値（Ｖ_ＰＬ０）に固定される。一方、メモリセル１３に“１”が記憶されている場合の読み出し時のΔＱは、図１７の破線と、Ｖ_ＰＬ－ΔＱ特性の線との交点であり、Ｃ_ＢＬによらず一定である。

【0128】

図１７では、メモリセル１３に“１”が記憶されている場合に、Ｃ_ＢＬ＝Ｃ_ＢＬ２のときのＶ_ＰＬ１が示されている。このＶ_ＰＬ０とＶ_ＰＬ１との差（ΔＶ_ＰＬ）が、Ｃ_ＢＬ＝Ｃ_ＢＬ２のときの読み出しマージンに相当する。

【0129】

第２の実施の形態の強誘電体メモリでは、Ｃ_ＢＬ－Ｖ_ＰＬ特性を示すグラフに示されているように、ΔＶ_ＰＬは、Ｃ_ＢＬが増加するほど大きくなる。
このように、第２の実施の形態の強誘電体メモリでは、Ｃ_ＢＬを大きくすれば、読み出しマージンを大きくすることができる。ただ、Ｃ_ＢＬが大きくなると、差動増幅器３１ａの入力信号が小さくなるため、どれだけＣ_ＢＬを大きくできるかについては、差動増幅器３１ａの能力による。

【0130】

図１８は、第３の実施の形態の強誘電体メモリについてのビット線容量の大きさと読み出しマージンの大きさとの関係を示す図である。図１８には、横軸がＶ_ＢＬ、縦軸がΔＱ（強誘電体キャパシタ１３ａに供給される電荷の変化量）を表すＶ_ＢＬ－ΔＱ特性のグラフと、横軸がビット線容量１５の大きさ（Ｃ_ＢＬ）を表し、縦軸がＶ_ＢＬを表すＣ_ＢＬ－Ｖ_ＢＬ特性を示すグラフが示されている。

【0131】

なお、Ｖ_ＢＬ－ΔＱ特性のグラフにおいて、Ｖ_ＲＢＬとＲＢＬに供給される電荷の変化量との関係が破線で示されている。破線の傾きは、キャパシタ４２の大きさ（Ｃ_ＲＥＦ）によって決まる。

【0132】

第３の実施の形態の強誘電体メモリでは、前述のように、メモリセル１３に“１”が記憶されている場合の読み出し時には、Ｖ_ＢＬは最大値（Ｖ_ＢＬ１）に固定される。一方、メモリセル１３に“１”が記憶されている場合の読み出し時のΔＱは、図１８の破線と、Ｖ_ＢＬ－ΔＱ特性の線との交点であり、Ｃ_ＢＬによらず一定である。この交点におけるＶ_ＢＬ１と、Ｖ_ＢＬ０との差、すなわち、Ｖ_ＢＬ０－Ｖ_ＢＬ１が、読み出しマージンに相当する。

【0133】

第３の実施の形態の強誘電体メモリでは、Ｃ_ＢＬ－Ｖ_ＢＬ特性を示すグラフに示されているように、ΔＶ_ＢＬは、Ｃ_ＢＬにかかわらず、一定である。
このように、第３の実施の形態の強誘電体メモリでは、Ｃ_ＢＬによらず、読み出しマージンを一定の大きさとすることができる。ただ、Ｃ_ＢＬが大きくなると、差動増幅器４１ａの入力信号が小さくなるため、どれだけＣ_ＢＬを大きくできるかについては、差動増幅器４１ａの能力による。

【0134】

以上、実施の形態に基づき、本発明の強誘電体メモリの読み出し回路、強誘電体メモリ及び強誘電体メモリの読み出し方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【0135】

たとえば、ｎＭＯＳの代わりにｐＭＯＳを用いるなど、適宜回路構成を変更可能である。

【符号の説明】

【0136】

１０ 読み出し回路
１１ 制御回路
１１ａ 差動増幅器
１２ センスアンプ
１３ メモリセル
１３ａ 強誘電体キャパシタ
１３ｂ，１４ ｎＭＯＳ
１５ ビット線容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】