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特開2023-95789複数の領域を有するゲート電極を備えた半導体デバイスおよびその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023095789
(43)【公開日】2023-07-06
(54)【発明の名称】複数の領域を有するゲート電極を備えた半導体デバイスおよびその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20230629BHJP
H01L 29/41 20060101ALI20230629BHJP
H01L 29/423 20060101ALI20230629BHJP
H01L 21/283 20060101ALI20230629BHJP
H01L 21/28 20060101ALI20230629BHJP
【ＦＩ】
H01L29/80 F
H01L29/44 Y
H01L29/58 Z
H01L29/44 S
H01L29/80 H
H01L21/283 C
H01L21/28 E
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022189712
(22)【出願日】2022-11-29
(31)【優先権主張番号】17/561,793
(32)【優先日】2021-12-24
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】504199127
【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド
【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．
(74)【代理人】
【識別番号】100142907
【弁理士】
【氏名又は名称】本田 淳
(72)【発明者】
【氏名】ベルンハルト グロート
(72)【発明者】
【氏名】フマユーン カビール
(72)【発明者】
【氏名】ブルース マクレー グリーン
(72)【発明者】
【氏名】イブラヒム カリル
【テーマコード（参考）】
4M104
5F102
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB01
4M104BB02
4M104BB04
4M104BB05
4M104BB06
4M104BB07
4M104BB08
4M104BB09
4M104BB13
4M104BB14
4M104BB16
4M104BB17
4M104BB18
4M104BB36
4M104CC01
4M104CC03
4M104CC05
4M104DD03
4M104DD08
4M104DD09
4M104DD16
4M104DD17
4M104DD18
4M104DD33
4M104DD34
4M104DD37
4M104DD68
4M104DD78
4M104EE03
4M104EE06
4M104EE12
4M104EE14
4M104EE16
4M104EE17
4M104FF07
4M104FF10
4M104FF17
4M104HH20
5F102GB01
5F102GC01
5F102GD10
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ05
5F102GJ06
5F102GJ10
5F102GK04
5F102GL04
5F102GL05
5F102GM04
5F102GM05
5F102GM06
5F102GM08
5F102GQ01
5F102GQ02
5F102GR07
5F102GS01
5F102GS04
5F102GT01
5F102GT02
5F102GT07
5F102GV05
5F102GV07
5F102GV08
5F102HA01
5F102HC01
5F102HC07
5F102HC10
5F102HC19
5F102HC24
(57)【要約】 （修正有）
【課題】所与の用途に対するデバイス性能要件を満たすように調整されたゲート電極を有するＧａＮデバイスを提供する。
【解決手段】ＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）デバイス１００は、半導体基板１１０と、半導体基板の上面の上に配置された第１誘電体層１３０と、第１誘電体層の上に配置された第２誘電体層１５０と、第２誘電体層の上に配置された第３誘電体層１５５と、第１誘電体層に形成された下部開口部１３６と、第２誘電体層及び第３誘電体層に形成され、その少なくとも一部が下部開口部の一部と重なる上部開口部１５８と、下部開口部の少なくとも一部内及び上部開口部の一部内に形成され、その一部が第３誘電体層の上に形成されるゲート電極（制御電極）１６０と、を備える。
【選択図】図１
【解決手段】ＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）デバイス１００は、半導体基板１１０と、半導体基板の上面の上に配置された第１誘電体層１３０と、第１誘電体層の上に配置された第２誘電体層１５０と、第２誘電体層の上に配置された第３誘電体層１５５と、第１誘電体層に形成された下部開口部１３６と、第２誘電体層及び第３誘電体層に形成され、その少なくとも一部が下部開口部の一部と重なる上部開口部１５８と、下部開口部の少なくとも一部内及び上部開口部の一部内に形成され、その一部が第３誘電体層の上に形成されるゲート電極（制御電極）１６０と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
上面およびチャネルを有する半導体基板と、
前記半導体基板の前記上面の上に配置された第１誘電体層と、
前記第１誘電体層の上に配置された第２誘電体層と、
前記第２誘電体層の上に配置された第３誘電体層と、
前記第１誘電体層に形成された下部開口部と、
前記第２誘電体層および前記第３誘電体層に形成された上部開口部であって、前記上部開口部の少なくとも一部は前記下部開口部の一部と重なる、上部開口部と、
前記下部開口部の少なくとも一部内および前記上部開口部の一部内に形成された制御電極であって、前記制御電極の一部は前記第３誘電体層の上に形成される、制御電極と、を備える半導体デバイス。
上面およびチャネルを有する半導体基板と、
前記半導体基板の前記上面の上に配置された第１誘電体層と、
前記第１誘電体層の上に配置された第２誘電体層と、
前記第２誘電体層の上に配置された第３誘電体層と、
前記第１誘電体層に形成された下部開口部と、
前記第２誘電体層および前記第３誘電体層に形成された上部開口部であって、前記上部開口部の少なくとも一部は前記下部開口部の一部と重なる、上部開口部と、
前記下部開口部の少なくとも一部内および前記上部開口部の一部内に形成された制御電極であって、前記制御電極の一部は前記第３誘電体層の上に形成される、制御電極と、を備える半導体デバイス。
【請求項2】
前記半導体基板上に形成されるとともに、前記第１誘電体層の第１通電開口部内で前記チャネルに電気的に結合された第１通電電極と、前記第１誘電体層の第２通電開口部内に形成されるとともに、前記チャネルに電気的に結合された第２通電電極と、をさらに備え、前記制御電極は、前記第１通電電極と前記第２通電電極との間に形成され、前記第１通電電極および前記第２通電電極は、前記チャネルを通る電流の流れをサポートするよう構成されている、請求項１に記載の半導体デバイス。
【請求項3】
前記制御電極はゲート電極として構成され、前記第１通電電極はソース電極として構成され、前記第２通電電極はドレイン電極として構成される、請求項２に記載の半導体デバイス。
【請求項4】
第４誘電体層は、前記ゲート電極の上に形成され、フィールドプレートは、前記ゲート電極に隣接しかつ前記第４誘電体層の少なくとも一部の上に形成される、請求項３に記載の半導体デバイス。
【請求項5】
前記制御電極は、
前記下部開口部内に形成された第１領域と、
前記第１領域の上方に形成されるとともに、前記下部開口部と前記第１通電電極との間で前記第１誘電体層上に延在する第１突出領域と、前記下部開口部と前記第２通電電極との間で前記第１誘電体層上に延在する第２突出領域と、を含む第２領域と、
前記第２領域の上方に形成されるとともに、前記上部開口部と前記第１通電電極との間で前記第３誘電体層上に延在する第３突出領域を含む、第３領域と、を含む請求項２に記載の半導体デバイス。
前記下部開口部内に形成された第１領域と、
前記第１領域の上方に形成されるとともに、前記下部開口部と前記第１通電電極との間で前記第１誘電体層上に延在する第１突出領域と、前記下部開口部と前記第２通電電極との間で前記第１誘電体層上に延在する第２突出領域と、を含む第２領域と、
前記第２領域の上方に形成されるとともに、前記上部開口部と前記第１通電電極との間で前記第３誘電体層上に延在する第３突出領域を含む、第３領域と、を含む請求項２に記載の半導体デバイス。
【請求項6】
前記制御電極の前記第３領域は、前記上部開口部と前記第２通電電極との間で前記第３誘電体層上に延在する第４突出領域を含む、請求項５に記載の半導体デバイス。
【請求項7】
前記第３突出領域の横方向長さは、前記第４突出領域の横方向長さよりも長い、請求項６に記載の半導体デバイス。
【請求項8】
前記第２突出領域の横方向長さは、前記第４突出領域の横方向長さよりも短い、請求項６に記載の半導体デバイス。
【請求項9】
前記第１誘電体層の誘電率は、前記第２誘電体層の誘電率を超える、請求項１に記載の半導体デバイス。
【請求項10】
前記第１誘電体層は窒化ケイ素を含み、前記第２誘電体層は、二酸化ケイ素、オルトケイ酸テトラエチル、有機ケイ酸塩ガラス、および多孔質二酸化ケイ素からなる群から選択される材料を含む、請求項１に記載の半導体デバイス。
【請求項11】
窒化ガリウムトランジスタデバイスであって、
窒化ガリウムを含むとともに、上面およびチャネルをさらに含む半導体基板と、
前記半導体基板の前記上面の上に配置された第１誘電体層と、
前記第１誘電体層の上に配置された第２誘電体層と、
前記第２誘電体層の上に配置された第３誘電体層と、
前記チャネルを通る電流の流れをサポートするよう構成され、前記第１誘電体層に形成されたソース開口部およびドレイン開口部内で前記半導体基板上に形成されるとともに、前記チャネルに電気的に結合されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間で前記第１誘電体層に形成された下部開口部と、
前記第２誘電体層および前記第３誘電体層に形成された上部開口部であって、前記上部開口部の少なくとも一部は前記下部開口部の一部と重なる、上部開口部と、
前記ソース電極と前記ドレイン電極との間の前記半導体基板上で、前記下部開口部の少なくとも一部内および前記上部開口部の一部内に形成され、前記チャネルを通る電流の流れを制御するよう構成されたゲート電極と、を備える窒化ガリウムトランジスタデバイスであって、前記ゲート電極は、
前記下部開口部内に形成された第１ゲート領域と、
前記第１ゲート領域の上方に形成されるとともに、前記下部開口部と前記ソース電極との間で前記第１誘電体層上に横方向に延在する第１突出領域と、前記下部開口部と前記ドレイン電極との間で前記第１誘電体層上に横方向に延在する第２突出領域とを含む、第２ゲート領域と、
前記第２ゲート領域の上方に形成されるとともに、前記上部開口部と前記ソース電極との間で前記第３誘電体層上に延在する第３突出領域を含む、第３ゲート領域と、を含む、窒化ガリウムトランジスタデバイス。
窒化ガリウムを含むとともに、上面およびチャネルをさらに含む半導体基板と、
前記半導体基板の前記上面の上に配置された第１誘電体層と、
前記第１誘電体層の上に配置された第２誘電体層と、
前記第２誘電体層の上に配置された第３誘電体層と、
前記チャネルを通る電流の流れをサポートするよう構成され、前記第１誘電体層に形成されたソース開口部およびドレイン開口部内で前記半導体基板上に形成されるとともに、前記チャネルに電気的に結合されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間で前記第１誘電体層に形成された下部開口部と、
前記第２誘電体層および前記第３誘電体層に形成された上部開口部であって、前記上部開口部の少なくとも一部は前記下部開口部の一部と重なる、上部開口部と、
前記ソース電極と前記ドレイン電極との間の前記半導体基板上で、前記下部開口部の少なくとも一部内および前記上部開口部の一部内に形成され、前記チャネルを通る電流の流れを制御するよう構成されたゲート電極と、を備える窒化ガリウムトランジスタデバイスであって、前記ゲート電極は、
前記下部開口部内に形成された第１ゲート領域と、
前記第１ゲート領域の上方に形成されるとともに、前記下部開口部と前記ソース電極との間で前記第１誘電体層上に横方向に延在する第１突出領域と、前記下部開口部と前記ドレイン電極との間で前記第１誘電体層上に横方向に延在する第２突出領域とを含む、第２ゲート領域と、
前記第２ゲート領域の上方に形成されるとともに、前記上部開口部と前記ソース電極との間で前記第３誘電体層上に延在する第３突出領域を含む、第３ゲート領域と、を含む、窒化ガリウムトランジスタデバイス。
【請求項12】
前記第３ゲート領域は、前記上部開口部と前記ドレイン電極との間で前記第３誘電体層上に延在する第４突出領域を含む、請求項１１に記載の窒化ガリウムトランジスタデバイス。
【請求項13】
前記第２誘電体層および前記第３誘電体層は、前記第３突出領域の端部で終端する、請求項１１に記載の窒化ガリウムトランジスタデバイス。
【請求項14】
第４誘電体層は、前記ゲート電極の少なくとも一部の上に形成され、フィールドプレートは、前記ゲート電極に隣接しかつ前記ゲート電極と前記ドレイン電極との間で、前記第４誘電体層の上に形成される、請求項１１に記載の窒化ガリウムトランジスタデバイス。
【請求項15】
窒化ガリウムトランジスタデバイスを形成する方法であって、
窒化ガリウムを含むとともに、上面およびチャネルをさらに含む半導体基板を形成する工程と、
前記半導体基板の前記上面の上に第１誘電体層を形成する、第１誘電体層形成工程と、
前記第１誘電体層にソース－ドレイン開口部を形成する工程と、
前記ソース－ドレイン開口部内で前記半導体基板上にソース電極およびドレイン電極を形成する工程と、
前記第１誘電体層の上に第２誘電体層を形成する、第２誘電体層形成工程と、
前記第２誘電体層の上に第３誘電体層を形成する工程と、
前記ソース電極と前記ドレイン電極との間で前記第３誘電体層および前記第２誘電体層に上部開口部を形成する工程と、
前記第１誘電体層内に下部開口部を形成する工程であって、前記上部開口部の少なくとも一部は前記下部開口部の一部と重なる工程と、
ゲート電極を形成するゲート電極形成工程であって、前記ゲート電極形成工程は、
前記下部開口部内に第１ゲート領域を形成する工程と、
前記第１ゲート領域の上方に第２ゲート領域を形成する工程であって、前記下部開口部と前記ソース電極との間で前記第１誘電体層の上に延在する第１突出領域を形成するとともに、前記下部開口部と前記ドレイン電極との間で前記第１誘電体層の上に延在する第２突出領域を形成する工程と、
前記第２ゲート領域の上方に第３ゲート領域を形成する工程であって、前記上部開口部と前記ソース電極との間で前記第３誘電体層の上に延在する第３突出領域を形成する工程と、を備える方法。
窒化ガリウムを含むとともに、上面およびチャネルをさらに含む半導体基板を形成する工程と、
前記半導体基板の前記上面の上に第１誘電体層を形成する、第１誘電体層形成工程と、
前記第１誘電体層にソース－ドレイン開口部を形成する工程と、
前記ソース－ドレイン開口部内で前記半導体基板上にソース電極およびドレイン電極を形成する工程と、
前記第１誘電体層の上に第２誘電体層を形成する、第２誘電体層形成工程と、
前記第２誘電体層の上に第３誘電体層を形成する工程と、
前記ソース電極と前記ドレイン電極との間で前記第３誘電体層および前記第２誘電体層に上部開口部を形成する工程と、
前記第１誘電体層内に下部開口部を形成する工程であって、前記上部開口部の少なくとも一部は前記下部開口部の一部と重なる工程と、
ゲート電極を形成するゲート電極形成工程であって、前記ゲート電極形成工程は、
前記下部開口部内に第１ゲート領域を形成する工程と、
前記第１ゲート領域の上方に第２ゲート領域を形成する工程であって、前記下部開口部と前記ソース電極との間で前記第１誘電体層の上に延在する第１突出領域を形成するとともに、前記下部開口部と前記ドレイン電極との間で前記第１誘電体層の上に延在する第２突出領域を形成する工程と、
前記第２ゲート領域の上方に第３ゲート領域を形成する工程であって、前記上部開口部と前記ソース電極との間で前記第３誘電体層の上に延在する第３突出領域を形成する工程と、を備える方法。
【請求項16】
前記第１誘電体層形成工程は、窒化ケイ素を形成し、第２誘電体層形成工程は、二酸化ケイ素、オルトケイ酸テトラエチル、有機ケイ酸塩ガラス、および多孔質二酸化ケイ素からなる群から選択される材料を形成する、請求項１５に記載の方法。
【請求項17】
前記第２誘電体層および前記第３誘電体層は、前記第３突出領域の終端部で終端するようエッチングされる、請求項１５に記載の方法。
【請求項18】
前記上部開口部内にハードマスク層を形成する工程であって、前記ハードマスク層を使用して前記下部開口部を形成する工程を含む、請求項１５に記載の方法。
【請求項19】
前記ゲート電極の少なくとも一部の上に第４誘電体層を形成する工程を含む、請求項１５に記載の方法。
【請求項20】
フィールドプレートを、前記ゲート電極に隣接しかつ前記ゲート電極と前記ドレイン電極との間で、前記第４誘電体層の上に形成する工程を含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書で説明される発明の実施形態は一般的に、ゲート電極を有する半導体デバイスおよびそのデバイス製造する方法に関する。
【背景技術】
【0002】
半導体デバイスは、多種多様な電子部品およびシステムに利用されている。高出力かつ高周波数のトランジスタは、ＲＦ（無線周波数）システムおよびパワーエレクトロニクスシステムに利用されている。ＧａＮ（窒化ガリウム）デバイス技術は、その優れた電子および熱特性のために、これらのＲＦ電力およびパワーエレクトロニクス用途に特に適している。特に、ＧａＮの高い電子速度および高い破壊電界強度によって、この材料から製造されたデバイスは、ＲＦ電力増幅器および高出力スイッチング用途において理想的である。ＧａＮデバイスにおけるゲート電極の設計は、様々なＲＦおよび電力用途に必要なデバイス性能を達成する際に重要な役割を果たす。したがって、所与の用途に対するデバイス性能要件を満たすように調整されたゲート電極を有するＧａＮデバイスが必要とされている。
【0003】
発明のより完全な理解は、図面全体を通して同様の参照番号は同様の要素を指す以下の図面を用いて考慮される際に、詳細な説明および特許請求の範囲を参照することで導出され得る。
【図面の簡単な説明】
【0004】
【図1】一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）の側断面図。
【図2】一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）の側断面図。
【図4】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5C】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5D】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図6】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図7A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図7B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図7C】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図8】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図9】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図10】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11C】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11D】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図12A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図12B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図13A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図13B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図14A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図14B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図15A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図15B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図16A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図16B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図17A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図17B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【発明を実施するための形態】
【0005】
以下の詳細な説明は、本質的には単なる例示に過ぎないので、発明の実施形態および、そのような実施形態の用途ならびに使用を限定することを意図しない。本明細書で使用される「例示的」および「例」という単語は、「例、事例、または例示としての役割を果たす」ことを意味する。例示的または例として本明細書で説明される任意の実装形態は、必ずしも他の実装形態よりも好ましいまたは有利であると解釈されるべきではない。さらに、前述の技術分野、背景技術、または以下の詳細な説明において提示されるいかなる明示または暗示される理論によっても拘束される意図は存在しない。
【0006】
１つの態様では、実施形態は、半導体デバイスを含んでよい。半導体デバイスは、上面およびチャネルを有する半導体基板を含んでよい。一実施形態によれば、第１誘電体層は、半導体基板の上面の上に配置されてよく、第２誘電体層は、第１誘電体層の上に配置されてよく、第３誘電体層は、第２誘電体層の上に配置されてよい。一実施形態では、下部開口部は、第１誘電体層に形成されてよい。一実施形態によれば、上部開口部は、第２誘電体層および第３誘電体層に形成されてよく、上部開口部の少なくとも一部は下部開口部の一部と重なってよい。一実施形態では、制御電極は、下部開口部の少なくとも一部内および上部開口部の一部内に形成されてよく、制御電極の一部は第３誘電体層の上に形成されてよい。
【0007】
他の態様では、実施形態は、窒化ガリウムを含む半導体基板を含み得るＧａＮ（窒化ガリウム）トランジスタデバイスを含んでよい。半導体基板は、上面およびチャネルを含んでよい。一実施形態によれば、第１誘電体層は、半導体基板の上面の上に配置されてよく、第２誘電体層は、第１誘電体層の上に配置されてよく、第３誘電体層は、第１誘電体層の上に配置されてよい。一実施形態では、ソース電極およびドレイン電極は、チャネルを通る電流の流れをサポートするよう構成されてよいとともに、第１誘電体層に形成されたソース－ドレイン開口部内で半導体基板上に形成されてよい。一実施形態によれば、下部開口部は、ソース電極とドレイン電極との間で第１誘電体層に形成されてよい。一実施形態では、上部開口部は、第２誘電体層および第３誘電体層に形成されてよく、上部開口部の少なくとも一部は下部開口部の一部と重なってよい。一実施形態によれば、ゲート電極は、ソース電極とドレイン電極との間の半導体基板上で、下部開口部の少なくとも一部内および上部開口部の一部内に形成されるとともに、チャネルを通る電流の流れを制御するよう構成されてよい。一実施形態では、ゲート電極は、下部開口部内に形成された第１ゲート領域と、第１ゲート領域の上方に形成された第２ゲート領域と、を含んでよい。一実施形態によれば、第２ゲート領域は、下部開口部とソース電極との間で第１誘電体層上に横方向に延在する第１突出領域と、下部開口部とドレイン電極との間で第１誘電体層上に延在する第２突出領域とを含んでよい。一実施形態では、第３ゲート領域は、第２ゲート領域の上方に形成されてよい。第３ゲート領域は、上部開口部とソース電極との間で第３誘電体層上に横方向に延在する第３突出領域を含む、第３ゲート領域を含んでよい。
【0008】
さらに他の態様では、実施形態は、窒化ガリウムトランジスタを形成する方法を含んでよい。一実施形態では、方法は、窒化ガリウムを含むとともに、上面およびチャネルをさらに含む半導体基板を形成する工程を含んでよい。一実施形態によれば、方法は、半導体基板の上面の上に第１誘電体層を形成する工程と、第１誘電体層にソース－ドレイン開口部を形成する工程と、を含んでよい。方法の実施形態は、ソース－ドレイン開口部内で半導体基板上にソース電極およびドレイン電極を形成する工程を含んでよい。一実施形態によれば、方法は、第１誘電体層の上に第２誘電体層を形成する工程と、第２誘電体層の上に第３誘電体層を形成する工程と、を含んでよい。方法の実施形態は、ソース電極とドレイン電極との間で第３誘電体層および第２誘電体層に上部開口部を形成する工程と、第１誘電体層内に下部開口部を形成する工程であって、上部開口部の少なくとも一部は下部開口部の一部と重なる工程と、を含んでよい。一実施形態によれば、方法はゲート電極を形成するゲート電極形成工程を含んでよい。一実施形態では、ゲート電極形成工程は、下部開口部内に第１ゲート領域を形成する工程と、第１ゲート領域の上方に第２ゲート領域を形成する第２ゲート領域形成工程と、を含んでよい。一実施形態によれば、第２ゲート領域形成工程は、下部開口部とソース電極との間で第１誘電体層の上に延在する第１突出領域を形成するとともに、下部開口部とドレイン電極との間で第１誘電体層の上に延在する第２突出領域を形成する工程と、を含んでよい。一実施形態によれば、ゲート電極形成工程は、第２ゲート領域の上方に第３ゲート領域を形成する第３ゲート領域形成工程をさらに含んでよい。一実施形態では、第３ゲート領域形成工程は、上部開口部とソース電極との間で第３誘電体層の上に延在する第３突出領域を形成する工程を含んでよい。
【0009】
図１は、一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）デバイス１００の側断面図である。一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、半導体基板１１０と、１つまたは複数の分離領域１２０と、活性領域１２５と、第１誘電体層１３０と、ソース電極（すなわち、「第１通電電極」）１４０と、ドレイン電極（すなわち、「第２通電電極」）１４５と、第２誘電体層１５０と、第３誘電体層１５５と、ゲート電極１６０（すなわち、「制御電極」）と、第４誘電体層１８０と、フィールドプレート１９０とを含んでよい。以下でより詳細に説明するように、ＧａＮ ＨＦＥＴデバイス１００は、分離領域１２０によって画定される活性領域１２５内に実質的に含まれてよい。第１誘電体層１３０、ソース電極１４０、ドレイン電極１４５、第２誘電体層１５０、第３誘電体層１５５、ゲート電極１６０、第４誘電体層１８０、およびフィールドプレート１９０は、半導体基板１１０の上に配置されてよい。
【0010】
一実施形態では、半導体基板１１０は、ホスト基板１０２と、ホスト基板１０２の上に配置されたバッファ層１０４と、バッファ層１０４の上に配置されたチャネル層１０６と、チャネル層１０６の上に配置されたバリア層１０８と、チャネル層１０６の上に配置されたキャップ層１０９とを含んでよい。一実施形態では、ホスト基板１０２はＳｉＣ（炭化ケイ素）を含んでよい。他の実施形態では、ホスト基板１０２は、サファイア、Ｓｉ（シリコン）、ＧａＮ、ＡｌＮ（窒化アルミニウム）、ダイヤモンド、ポリＳｉＣ、シリコンオンインシュレータ、ＧａＡｓ（ガリウムヒ素）、ＩｎＰ（リン化インジウム）、および他の実質的に絶縁性または高抵抗の材料などの他の材料を含んでよい。核形成層（図示せず）は、バッファ層１０４とホスト基板１０２との間でホスト基板１０２の上面１０３上に形成されてよい。一実施形態では、核形成層はＡｌＮを含んでよい。バッファ層１０４は、複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、ホスト基板１０２によって支持される。バッファ層１０４の各半導体層は、エピタキシャル成長したＩＩＩ族窒化物エピタキシャル層を含んでよい。バッファ層１０４を構成するＩＩＩ族窒化物エピタキシャル層は、例えば、Ｎ（窒素）面またはＧａ（ガリウム）面材料でよい。他の実施形態では、バッファ層１０４の半導体層はエピタキシャル成長でなくてもよい。さらに他の実施形態では、バッファ層１０４の半導体層は、Ｓｉ、ＧａＡｓ、ＩｎＰ、または他の適切な材料を含んでよい。
【0011】
一実施形態では、バッファ層１０４を、ホスト基板１０２上にエピタキシャル成長させてもよい。バッファ層１０４は、０から１の間の値を取り得るアルミニウムモル分率Ｘを有するＡｌＸＧａ１－ＸＮによって表される組成を有する１つ以上のＡｌＧａＮ混晶層を含んでよい。バッファ層１０４の全ての層の合計厚さは、約２００オングストローム（１オングストロームは０．１ナノメートル）から約１０００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。Ｘの極限値０は純粋なＧａＮを生成する一方、極限値１は純粋な窒化アルミニウム（ＡｌＮ）を生成する。一実施形態では、バッファ層１０４は、ホスト基板および核形成層（図示せず）の上に配置されてよい。バッファ層１０４は、追加的なＡｌＸＧａ１－ＸＮ層を含んでよい。追加的なＡｌＸＧａ１－ＸＮ層の厚さは、約２００オングストローム（１オングストロームは０．１ナノメートル）から約５００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。一実施形態では、追加的なＡｌＸＧａ１－ＸＮ層は、ＡｌＸＧａ１－ＸＮがＮＩＤ（意図的にドープされていない）である、ＧａＮ（Ｘ＝０）として構成されてよい。追加的なＡｌＸＧａ１－ＸＮ層はまた、１つまたは複数のＧａＮ層として構成されてもよい。１つまたは複数のＧａＮ層は、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃ（炭素）、またはバッファ層１０４を実質的に絶縁性または高抵抗にする他の適切なドーパントを含み得るドーパントで意図的にドープされる。ドーパント濃度は、約１０１７ｃｍ－３から１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。追加的なＡｌＸＧａ１－ＸＮ層は、ＡｌＸＧａ１－ＸＮがＮＩＤ、またはＡｌＸＧａ１－ＸＮがＦｅ、Ｃｒ、Ｃもしくは他の適切なドーパント種で意図的にドープされるとともに、Ｘ＝０．０１から０．１０で構成されてよい。他の実施形態（図示せず）では、追加層は、超格子として構成されてもよい。追加層は、一連の交互のＮＩＤまたはドープされたＡｌＸＧａ１－ＸＮ層を含む一方、Ｘの値は、０から１の間の値を取る。さらに他の実施形態では、バッファ層１０４は、ＩｎＹＧａ１－ＹＮで表される組成を有する１つまたは複数のＩｎＧａＮ（窒化インジウムガリウム）層も含んでよい。インジウムモル分率であるＹは、０から１の間の値を取り得る。ＩｎＧａＮ層の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。
【0012】
一実施形態では、バッファ層１０４の上にチャネル層１０６が形成されてよい。チャネル層１０６は、１つまたは複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、バッファ層１０４によって支持されてよい。チャネル層１０６は、ＡｌＸＧａ１－ＸＮ層を含んでよい。Ｘは０から１の間の値を取る。一実施形態では、チャネル層１０６は、ＧａＮ（Ｘ＝０）として構成されるが、本発明の主題の範囲から逸脱することなく、Ｘは他の値を取ってもよい。チャネル層１０６の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約１００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。チャネル層１０６は、ＮＩＤであってよく、またはＳｉ、Ｇｅ（ゲルマニウム）、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１５ｃｍ－３から約１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。他の実施形態では、チャネル層１０６は、ＮＩＤまたはドープされたＩｎＹＧａ１－ＹＮを含んでよい。インジウムモル分率であるＹは、０から１の間の値を取り得る。
【0013】
一実施形態によれば、チャネル層１０６の上にバリア層１０８が形成されてよい。バリア層１０８は、１つまたは複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、チャネル層１０６によって支持される。いくつかの実施形態では、バリア層１０８は、チャネル層１０６よりも大きいバンドギャップおよび大きい自発分極を有してよい。また、バリア層１０８がチャネル層１０６と直接接触している場合、チャネル層１０６とバリア層１０８との間の界面付近のチャネル層１０６内に２－ＤＥＧ（二次元電子ガス）の形態でチャネル１０７が生成される。加えて、バリア層１０８とチャネル層１０６との間の歪みによって、追加的な圧電電荷を２－ＤＥＧおよびチャネル１０７に導入してよい。バリア層１０８は、１つ以上のＮＩＤ ＡｌＸＧａ１－ＸＮ層を含んでよい。Ｘは０から１の間の値を取る。いくつかの実施形態では、Ｘは、０．１から０．３５の間の値を取り得るが、他の値でもよい。バリア層１０８の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約１０００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。バリア層１０８は、ＮＩＤであってよく、またはＳｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１６ｃｍ－３から１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。一実施形態によれば、追加的なＡｌＮインターバリア層（図示せず）が、一実施形態によるチャネル層１０６とバリア層１０８との間に形成されてよい。ＡｌＮインターバリア層は、チャネル電荷を増加させることで、得られた２－ＤＥＧの電子閉じ込めを改善し得る。他の実施形態では、バリア層１０８は、ＩｎＹＡｌ１－ＹＮで表されるＩｎＡｌＮ（窒化インジウムアルミニウム）層を含んでよい。インジウムモル分率であるＹは、約０．１から約０．２の値を取り得るが、他の値でもよい。ＩｎＡｌＮバリアの場合、バリア層１０８の厚さは、約３０オングストローム（１オングストロームは０．１ナノメートル）から約１０００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。ＩｎＡｌＮを用いてバリア層１０８を形成する場合、ＩｎＡｌＮはＮＩＤであってよく、またはＳｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１６ｃｍ－３から約１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。
【0014】
図１に示す実施形態では、バリア層１０８の上にキャップ層１０９が形成されてよい。キャップ層１０９は、半導体基板１１０に対して安定した表面を提供し得るとともに、半導体基板１１０の表面を、ウェハ処理に付随する化学的曝露および環境曝露から保護し得る。キャップ層１０９は、１つまたは複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、バリア層１０８によって支持される。一実施形態では、キャップ層１０９はＧａＮである。キャップ層１０９の厚さは、約５オングストローム（１オングストロームは０．１ナノメートル）から約１００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。キャップ層１０９は、ＮＩＤであってよく、またはＳｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１６ｃｍ－３から１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。半導体基板１１０を形成するための材料の選択および層の配置は、本発明の主題の範囲から逸脱することなく、例示的であることを理解されたい。ホスト基板１０２、バッファ層１０４、チャネル層１０６、バリア層１０８、およびキャップ層１０９を半導体基板１１０に含めることは例示的であり、様々な層の機能および作用が組み合わされ得るとともに、任意の特定の実施形態で使用される材料に応じて変更し得ることを理解されたい。例えば、いくつかの実施形態では、キャップ層１０９は省略されてよい（図示せず）。Ｎ極性材料を使用する他の実施形態では、チャネル層１０６をバリア層１０８の上に配置することで、キャップ層１０９およびゲート電極１６０（図示せず）の直下に２－ＤＥＧおよびチャネル１０７を作成してよい。さらなる実施形態では、ＧａＡｓ、Ｇａ２Ｏ３（酸化ガリウム）、ＡｌＧａＡｓ（ヒ化アルミニウムガリウム）、ＩｎＧａＡｓ（ヒ化インジウムガリウム）、およびＡｌＩｎＡｓ（ヒ化アルミニウムインジウム）を含む材料から形成された半導体層によって半導体基板１１０を形成してよい。
【0015】
一実施形態によれば、１つまたは複数の分離領域１２０が、半導体基板１１０に形成されることで、ホスト基板１０２の上面１０３に沿って上方に活性領域１２５を画定してよい。分離領域１２０は、エピタキシャル層および／または他の半導体層にダメージを与えることで半導体基板１１０に高抵抗領域１２２を生成するよう構成された注入手順によって形成されるので、半導体基板１１０を高抵抗にするか、または高抵抗領域１２２において半絶縁性にする一方で、活性領域１２５では結晶構造を維持してよい。他の実施形態では、分離領域１２０は、半導体基板１１０のエピタキシャル層および／または他の半導体層のうちの１つまたは複数を除去することで、半導体基板１１０の残りの層を半絶縁性にするとともに、高抵抗または半絶縁性分離領域１２０（図示せず）によって囲まれた活性領域１２５「メサ」を残すことで形成されてよい。さらに他の実施形態では、分離領域１２０は、半導体基板１１０のエピタキシャル層および／または他の半導体層のうちの１つまたは複数を除去して、次いでイオン注入を使用することで半導体基板１１０の残りの層の半絶縁特性にダメージを与えかつさらに強化するとともに、注入された高抵抗または半絶縁性分離領域１２０（図示せず）によって囲まれた活性領域１２５「メサ」を残すことで形成されてよい。
【0016】
一実施形態では、第１誘電体層１３０は、活性領域１２５および分離領域１２０の上に形成されてよい。一実施形態では、第１誘電体層１３０は、ＳｉＯ２（二酸化ケイ素）、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態では、第１誘電体層１３０は、２００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第１誘電体層１３０は、５０オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。
【0017】
一実施形態では、ソース電極１４０およびドレイン電極１４５は、活性領域１２５内の半導体基板１１０内に形成されたソース領域１４２およびドレイン領域１４７の上に接触して形成されてよい。ソース電極１４０およびドレイン電極１４５は、第１誘電体層１３０に形成されたソース開口部１３２（すなわち、「第１通電開口部」）およびドレイン開口部１３４（すなわち、「第２通電開口部」）内に形成されてもよいとともに、１つまたは複数の導電層から形成されてよい。いくつかの実施形態では、イオン注入を使用してチャネル１０７へのオーム接触を形成することで、ソース領域１４２およびドレイン領域１４７を作成してよい。一実施形態では、ソース電極１４０およびドレイン電極１４５を形成するために使用される１つまたは複数の導電層は、Ｔｉ（チタン）、Ａｕ（金）、Ａｌ、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ｓｉ、Ｇｅ、Ｐｔ（白金）、Ｔａ（タンタル）、または他の適切な材料を含んでよい。他の実施形態では、ソース電極１４０およびドレイン電極１４５を形成するために使用される１つまたは複数の導電層は、ＴｉＷ（チタンタングステン）、ＴｉＡｌ（チタンアルミニウム）、またはＴｉＷＮ（窒化チタンタングステン）を含んでよい。一実施形態では、ソース電極１４０およびドレイン電極１４５は、キャップ層１０９の上に接触して形成されてよい。他の実施形態（図示せず）では、ソース電極１４０およびドレイン電極１４５の一方または両方は、キャップ層１０９に凹設されるとともに、バリア層１０８中に部分的に延在してよい。一実施形態では、ソース電極１４０およびドレイン電極１４５は、多層スタックから形成されてもよい。一実施形態では、ソース電極１４０およびドレイン電極１４５を形成するために使用される多層スタックは、接着層と、アニールされた際にチャネル１０７とソース領域１４２およびドレイン領域１４７との間にオーム接触を形成する１つまたは複数の層とを含んでよい。一実施形態では、接着層は、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｓｉ（シリコン）、または他の適切な材料を含んでよい。一実施形態では、接着層は、４．５電子ボルト未満の仕事関数を有してよい。
【0018】
一実施形態によれば、第２誘電体層１５０は、第１誘電体層の上に配置されてよい。一実施形態では、第２誘電体層１５０は、ＳｉＯ２（二酸化ケイ素）、ＴＥＯＳ（オルトケイ酸テトラエチル）、有機ケイ酸塩ガラス、多孔質二酸化ケイ素、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態では、第２誘電体層１５０は、低ｋ誘電体層を含んでよい。本明細書および実施形態で使用される「低ｋ誘電体層」という用語は、約６未満の比誘電率を有する誘電体材料を指す。一実施形態では、第１誘電体層の誘電率は、第２誘電体層１５０の誘電率を超えてよい。低ｋ誘電体層を使用して実現され得る第２誘電体層１５０のより低い誘電率によって、例えば、ゲート電極１６０、ソース電極１４０、およびフィールドプレート１９０間の寄生容量を最小化してよい。例えば、一実施形態では、第１誘電体層１３０はＳｉＮを含んでよい一方、第２誘電体層１５０はＴＥＯＳを含んでよい。一実施形態では、第２誘電体層１５０は、１０００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第２誘電体層１５０は、５００オングストローム（１オングストロームは０．１ナノメートル）から２００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。
【0019】
ある実施形態によれば、第３誘電体層１５５は、第２誘電体層１５０の上に配置されてよい。一実施形態では、第３誘電体層１５５は、ＳｉＯ２（二酸化ケイ素）、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態では、第３誘電体層１５５は、２００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第３誘電体層１５５は、５０オングストローム（１オングストロームは０．１ナノメートル）から５０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。
【0020】
一実施形態では、ゲート電極１６０は、活性領域１２５内の半導体基板１１０の上に形成されてよい。一実施形態によれば、下部開口部１３６は、ソース電極１４０とドレイン電極１４５との間で第１誘電体層１３０に形成されてよい。一実施形態では、上部開口部１５８は、第２誘電体層１５０および第３誘電体層１５５に形成されてもよい。上部開口部１５８の少なくとも一部は、下部開口部１３６の一部と重なってよい。一実施形態によれば、ゲート電極１６０は、ソース電極１４０とドレイン電極１４５との間の半導体基板１１０上で、下部開口部１３６の少なくとも一部内および上部開口部１５８の一部内に形成されてもよいとともに、チャネル１０７を通る電流の流れを制御するよう構成されてよい。一実施形態では、ゲート電極１６０は、下部開口部１３６内に形成された第１ゲート領域（すなわち、「第１領域」）１６１と、第１ゲート領域１６１の上方で上部開口部１５８内に形成された第２ゲート領域（すなわち、「第２領域」）１６２とを含んでよい。一実施形態によれば、第２ゲート領域１６２は、下部開口部１３６とソース電極１４０との間で第１誘電体層１３０上に横方向に延在する第１突出領域１６３と、下部開口部１３６とドレイン電極との間で第１誘電体層１３０上に延在する第２突出領域１６４とを含んでよい。一実施形態では、第３ゲート領域１６５は第２ゲート領域１６２の上方に形成されてよい。第３ゲート領域１６５は、上部開口部１５８とソース電極１４０との間で第３誘電体層１５５上に横方向に延在し得る第３突出領域１６６を含んでよい。一実施形態によれば、第３ゲート領域１６５は、上部開口部１５８とドレイン電極１４７との間で第３誘電体層１５５上に延在する第４突出領域１６７を含んでよい。
【0021】
一実施形態では、ゲート電極１６０は、下部開口部１３６内のゲート長１７０と、第１および第２突出領域長１６３、１６４と、第３および第４突出領域長（すなわち、「横方向長さ」）１７６、１７８とを有してよい。第１および第２突出領域１６３、１６４は、第１誘電体層１３０を覆ってよい。第３および第４突出領域１６６、１６７は、第３誘電体層１５５を覆ってよい。一実施形態では、ゲート長１７０は、約０．０５ミクロンから約１ミクロンの間でよい。他の実施形態では、ゲート長１７０は、約０．０２ミクロンから約５ミクロンの間でよいが、他の適切な寸法でもよい。一実施形態では、第１および第２突出領域長１７２、１７４は、約０．０２ミクロンから約０．５ミクロンの間でよい。他の実施形態では、第１および第２突出領域長１７２、１７４は、約０．０１ミクロンから５ミクロンの間でよいが、他の好適な寸法でもよい。一実施形態では、第３および第４突出領域長１７６、１７８は、約０．０２ミクロンから約０．５ミクロンの間でよい。他の実施形態では、第３および第４突出領域長１７６、１７８は、約０．０１ミクロンから５ミクロンの間でよいが、他の好適な寸法でもよい。
【0022】
ゲート電極１６０に印加される電位の変化は、チャネル層１０６の擬フェルミ準位に関してバリア層１０８の擬フェルミ準位をシフトさせることで、ゲート電極１６０の下の半導体基板１１０内のチャネル１０７における電子濃度を変調し得る。一実施形態によれば、Ｎｉ、Ｐｄ（パラジウム）、Ｐｔ、Ｉｒ（イリジウム）、またはＣｕ（銅）などの１つまたは複数のショットキー材料を、Ａｕ、Ａｌ、Ｃｕ、ポリＳｉ、または他の適切な材料などの低応力導電性材料の１つまたは複数と金属スタック内で組み合わせることで、チャネル１０７に電気的に結合された低損失ショットキーゲート電極１６０用にゲート電極１６０を形成してよい。
【0023】
一実施形態では、第２および第３誘電体層１５０、１５５は、上部開口部１５８の縁部から第３および第４突出領域１６６、１６７の外縁部まで延在してよい。一実施形態によれば、第２および第３誘電体層１５０、１５５の外縁部は、第３および第４突出領域１６６、１６７の外縁部と自己整合されてよい。他の実施形態（図示せず）では、第２および第３誘電体層１５０、１５５は、第３および第４突出領域１６６、１６７の外縁部を越えて延在してよい。これらの他の実施形態では、第２および第３誘電体層１５０、１５５は、第１誘電体層１３０と、ソース電極１４０およびドレイン電極１４５とを覆ってよい。
【0024】
一実施形態では、ゲート電極１６０の垂直縁部にスペーサ層１６９が形成されてよい。一実施形態によれば、スペーサ層１６９は、第２および第３誘電体層１５０、１５５の外縁部に接触してよい。一実施形態では、スペーサ層１６９は、ＳｉＯ２（二酸化ケイ素）、ＴＥＯＳ（オルトケイ酸テトラエチル）、有機ケイ酸塩ガラス、多孔質二酸化ケイ素、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態によれば、１つまたは複数の低ｋ誘電体材料を使用することで、スペーサ層１６９を形成してよい。一実施形態では、スペーサ層１６９を形成する低ｋ誘電体層を使用することにより、例えば、ゲート電極１６０、ソース電極１４０、およびフィールドプレート１９０間の寄生容量を最小化してよい。例えば、一実施形態では、第１誘電体層１３０はＳｉＮを含んでよい一方、第２誘電体層１５０はＴＥＯＳを含んでよく、スペーサ層１６９はＴＥＯＳを含んでよい。一実施形態では、スペーサ層１６９は、１０００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有する。他の実施形態では、スペーサ層１６９は、５００オングストローム（１オングストロームは０．１ナノメートル）から２００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。別の実施形態（図示せず）では、スペーサ層１６９を形成する前または後に、ゲート電極１６０の上にエッチングストップ層を形成してよい。スペーサ層１６９を形成する前にエッチングストップ層がゲート電極１６０上に形成された場合、エッチングストップ層は、スペーサ層１６９を形成するために使用されるエッチャントのエッチングを阻止するように作用し得る。
【0025】
本発明の主題の範囲から逸脱することなく、複数の他の実施形態が実施されてよい。図１の例示的な実施形態では、ゲート電極１６０は半導体基板１１０の上に配置される。他の実施形態（図示せず）では、ゲート電極１６０は、キャップ層１０９に凹設されるとともに、バリア層１０８中に部分的に延在することで、バリア層１０８を介したチャネル１０７へのゲート電極１６０の電気的結合を増加させてよい。他の実施形態（図示せず）では、キャップ層１０９は省略されてよく、ゲート電極１６０はバリア層１０８に直接接触してよい（図示せず）。さらに他の実施形態では、ゲート電極１６０は、金属－絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）デバイス（図示せず）を形成するために、ゲート電極１６０と半導体基板１１０との間に形成され得るゲート誘電体の上に配置されてよい。
【0026】
一実施形態では、第４誘電体層１８０は、ゲート電極１６０の少なくとも一部の上に形成されてよい。一実施形態では、第４誘電体層１８０は、ＳｉＯ２（二酸化ケイ素）、ＴＥＯＳ（オルトケイ酸テトラエチル）、有機ケイ酸塩ガラス、多孔質二酸化ケイ素、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態によれば、１つまたは複数の低ｋ誘電体材料を使用することで、スペーサ層１６９を形成してよい。一実施形態では、スペーサ層１６９を形成する低ｋ誘電体層を使用することにより、例えば、ゲート電極１６０、ソース電極１４０、およびフィールドプレート１９０間の寄生容量を最小化してよい。例えば、一実施形態では、第１誘電体層１３０はＳｉＮを含んでよい一方、第２誘電体層１５０はＴＥＯＳを含んでよく、スペーサ層１６９はＴＥＯＳを含んでよい。一実施形態では、第２誘電体層１５０は、１０００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第２誘電体層１５０は、５００オングストローム（１オングストロームは０．１ナノメートル）から２００００オングストローム（１オングストロームは０．１ナノメートル）の厚さを有してよいが、他の厚さでもよい。
【0027】
フィールドプレート１９０は、ゲート電極１６０に隣接しかつゲート電極１６０とドレイン電極１４５との間で、第４誘電体層１８０の上に形成されてよい。一実施形態では、フィールドプレート１９０は、ゲート電極１６０に隣接しかつゲート電極１６０とドレイン電極１４５との間で、第１誘電体層１３０の上に形成されてよい。一実施形態では、フィールドプレート１９０は、ゲート電極１６０に横方向に隣接して形成されるとともに、第４誘電体層１８０に接触し得る第１フィールドプレート領域１９２と、ゲート電極１６０を取り囲む領域において第４誘電体層１８０に接触する第２フィールドプレート領域１９４とを含んでよい。一実施形態によれば、フィールドプレート１９０は、第１フィールドプレート領域１９２の横方向長さであるフィールドプレート長１９６を有してよい。一実施形態では、フィールドプレート長１９６は、約０．１ミクロンから約２ミクロンの間でよい。他の実施形態では、フィールドプレート長１９６は、０．０５ミクロンから１０ミクロンの間でよいが、他の適切な長さでもよい。一実施形態では、フィールドプレート１９０は、ゲート電極１６０とドレイン電極１４５との間で電界およびゲート－ドレイン帰還容量を低減してよい。
【0028】
他の実施形態では、フィールドプレート１９０は、第４誘電体層１８０および第４誘電体層１８０の下の誘電体層（図示せず）の１つまたは複数の開口部を通じて第１誘電体層１３０に接触して形成されてよい。これらの他の実施形態では、第４誘電体層１８０のエッチングを阻止するために、フィールドプレートエッチングストップ層が形成されてよい。フィールドプレートエッチングストップ層は、第１誘電体層１３０の一部（例えば、ＳｉＮ上に形成されたＡｌＮまたはＡｌ２Ｏ３層）として形成されてよいし、またはスペーサ層１６９を形成する前または後に、ゲート電極１６０上に堆積されてもよい。さらに他の実施形態では、フィールドプレート１９０は、ソース電極１４０およびドレイン電極１４５を形成するためにも使用される導電層を使用して形成されてよい。これらの実施形態では、第４誘電体層１８０およびフィールドプレート１９０の下の任意の他の介在する誘電体層を含む、開口部内の下にある誘電体層のエッチングは、フィールドプレート１９０を形成する前に達成されてよい。
【0029】
一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、トランジスタフィンガーとして構成されてよい。ソース電極１４０、ドレイン電極１４５、ゲート電極１６０、およびフィールドプレート１９０は、ゲートフィンガーを形成する長尺要素として構成されてよい。ＧａＮ ＨＦＥＴデバイス１００は、ゲートフィンガーのゲート幅（すなわち、図１のＧａＮ ＨＦＥＴデバイス１００の平面に対し垂直な軸に沿って延在する寸法）がゲート電極１６０のゲート長１７０（すなわち、幅に対し垂直な軸に沿って延在する寸法）よりも著しく大きい分離領域１２０によって部分的に画定されてよい。いくつかの実施形態では、ゲート幅は、約５０ミクロンから約５００ミクロンの間でよい。他の実施形態では、ゲート幅は、約１ミクロンから約１００００ミクロンの間でよい。一実施形態では、フィールドプレート１９０は、ソース電極１４０と同じ電位に電気的に結合されてよい。フィールドプレート１９０は、ソース電極１４０への分離領域１２０内のデバイスフィンガーの１つまたは複数の端部においてフィールドプレート１９０を形成するために使用される導電性材料の延長部から形成される接続（図示せず）を使用して、ソース電極１４０に接続されてよい。
【0030】
他の実施形態では、追加的な誘電体層および金属層が、ＧａＮ ＨＦＥＴデバイス１００の上に隣接して形成されてよい。これらの他の実施形態では、これらの追加の誘電体層および金属層は、パッシベーション層、相互接続メタライゼーション、追加的な能動デバイス（例えば、ソース電極、ドレイン電極、ゲート電極、および他の要素を有するデバイス）、および追加的な回路を含んでよいが、これに限定されるものではない。
【0031】
図２は、一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）デバイス２００の側断面図である。一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、半導体基板１１０と、１つまたは複数の分離領域１２０と、活性領域１２５と、第１誘電体層１３０と、ソース電極１４０と、ドレイン電極１４５と、第２誘電体層１５０と、第３誘電体層１５５と、ゲート電極２６０（すなわち、「制御電極」）と、第４誘電体層１８０と、フィールドプレート１９０とを含んでよい。図１のＧａＮ ＨＦＥＴデバイス１００と同様に、ＧａＮ ＨＦＥＴデバイス２００は、分離領域１２０によって画定される活性領域１２５内に実質的に含まれる。第１誘電体層１３０、ソース電極１４０、ドレイン電極１４５、第２誘電体層１５０、第３誘電体層１５５、ゲート電極２６０、第４誘電体層１８０、およびフィールドプレート１９０は、半導体基板１１０の上に配置されてよい。
【0032】
一実施形態では、ゲート電極２６０は、活性領域１２５内の半導体基板１１０の上に形成されてよい。一実施形態によれば、下部開口部１３６は、ソース電極１４０とドレイン電極１４５との間で第１誘電体層１３０に形成されてよい。一実施形態では、上部開口部１５８は、第２誘電体層１５０および第３誘電体層１５５に形成されてもよい。上部開口部１５８の少なくとも一部は、下部開口部１３６の一部と重なってよい。一実施形態によれば、ゲート電極２６０は、ソース電極１４０とドレイン電極１４５との間の半導体基板１１０上で、下部開口部１３６の少なくとも一部内および上部開口部１５８の一部内に形成されてもよいとともに、チャネル１０７を通る電流の流れを制御するよう構成されてよい。一実施形態では、ゲート電極２６０は、下部開口部１３６内に形成された第１ゲート領域２６１と、第１ゲート領域の上方で上部開口部１５８内に形成された第２ゲート領域２６２とを含んでよい。一実施形態によれば、第２ゲート領域２６２は、下部開口部１３６とソース電極１４０との間で第１誘電体層１３０上に横方向に延在する第１突出領域２６３と、下部開口部１３６とドレイン電極との間で第１誘電体層１３０上に延在する第２突出領域２６４とを含んでよい。一実施形態では、第３ゲート領域２６５は第２ゲート領域２６２の上方に形成されてよい。一実施形態によれば、第３ゲート領域２６５は、上部開口部１５８とソース電極１４０との間で第３誘電体層１５５上に横方向に延在し得る第３突出領域２６６を含んでよい。
【0033】
一実施形態では、第３および第４突出領域長２７６、２７８は、等しくなくてよい。例えば、一実施形態によれば、第３突出領域長２７６は、第４突出領域長２７８より長くてよい。他の実施形態（図示せず）では、第３突出領域長２７６は、第４突出領域長２７８より短くてよい。
【0034】
他の実施形態（図示せず）では、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００とは対照的に、第３ゲート領域２６５は、第３ゲート領域２６５のドレインに近い側には突出領域を含まなくてよい。したがって、第１ゲート領域２６１および第２ゲート領域２６２のドレイン電極１４５に近い側の面（図示せず）は連続してよい。この突出領域がないことによって、これらの実施形態では、ゲート－ドレイン間容量を減少させてよい。
【0035】
図３のフローチャート３００は、半導体デバイス（例えば、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００）を製造する方法の実施形態を説明する。図３は、例示的な実施形態による、図１および図２の半導体デバイスを製造するための一連の製造工程の側断面図を示す図４、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図６、図７Ａ、図７Ｂ、図７Ｃ、図８、図９、図１０、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、および図１８Ｂと合わせて参照することが望ましい。
【0036】
図３のブロック３０２において、また図４の工程４００に示すように、方法の一実施形態は、半導体基板１１０を形成する工程を含んでよい。一実施形態では、工程４００は、ホスト基板１０２を提供する工程と、ホスト基板１０２上にまたはそれを覆って複数の半導体層を形成する工程とを含んでよい。一実施形態では、ホスト基板１０２は、ＳｉＣを含んでよい、またはサファイア、Ｓｉ、ＧａＮ、ＡｌＮ、ダイヤモンド、ポリＳｉＣ、シリコンオンインシュレータ、ＧａＡｓ、ＩｎＰ、もしくは他の実質的に絶縁性もしくは高抵抗の材料などの他の材料を含んでよい。半導体層を形成する工程は、ホスト基板１０２の上面１０３上にまたはそれを覆って核形成層（図示せず）を形成する工程と、核形成層上にまたはそれを覆ってバッファ層１０４を形成する工程と、バッファ層１０４上にまたはそれを覆ってチャネル層１０６を形成する工程と、チャネル層１０６上にまたはそれを覆ってバリア層１０８を形成する工程と、バリア層１０８上にまたはそれを覆ってキャップ層１０９を形成する工程とを含んでよい。上記のように、バッファ層１０４、チャネル層１０６、バリア層１０８、およびキャップ層１０９の実施形態は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、およびＩｎＧａＮから選択された材料、または他の適切な材料を含んでよい。半導体層１０４、１０６、１０８、および１０９は、ＭＯＣＶＤ（有機金属化学気相成長）、ＭＢＥ（分子線エピタキシ）、ＨＶＰＥ（水素化物気相エピタキシ）、またはこれらの技法の組合せのうちの１つを使用して成長させてよいが、他の適切な技法を代替的に使用してもよい。半導体基板１１０が得られる。
【0037】
図３のブロック３０４において、また図５Ａ、図５Ｂ、図５Ｃ、および図５Ｄの工程５００、工程５０２、工程５０４、および工程５０６に示すように、方法の一実施形態は、ドープされた（例えば、イオン注入された）ソース領域１４２およびドレイン領域１４７を形成する工程を任意選択的に含んでよい。図５Ａの工程５００に示されているように、ソース領域１４２およびドレイン領域１４７を形成する工程は、半導体基板１１０上にまたはそれを覆って犠牲誘電体層５１０を形成する工程を含んでよい。上記のように、一実施形態では、犠牲誘電体層５１０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、およびＨｆＯ２から選択される材料を含んでよい。犠牲誘電体層５１０は、ＬＰＣＶＤ（低圧化学気相堆積）、ＡＬＤ（原子層堆積）、スパッタリング、ＰＶＤ（物理気相堆積）、ＰＥＣＶＤ（プラズマ強化化学気相堆積）、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ（誘導結合プラズマ）堆積、ＥＣＲ（電子サイクロトロン共鳴）堆積、または他の適切な技法のうちの１つまたは複数を使用して形成されてよい。他の実施形態では、犠牲誘電体層５１０は、インサイチュで、直後に、半導体基板１１０の半導体層の成長と同じチャンバまたは堆積システム（例えば、ＭＯＣＶＤまたはＭＢＥ）内で形成されてよい。構造５０１が得られる。
【0038】
再び図３のブロック３０４、および図５Ｂの工程５０２を参照すると、方法の一実施形態は、注入マスク５１２をパターニングする工程と、半導体基板１１０内に注入領域５３０を形成するために、注入マスク５１２の開口部５１５を通して半導体基板内にドーパント種５２０を注入する工程とを含んでよい。注入マスク５１２がパターニングされると、ドーパント種５２０は、犠牲誘電体層５１０を通して半導体基板１１０内に注入されてよい。一実施形態では、Ｓｉ、Ｇｅ、Ｏ、または他の適切なｎ型ドーパントのうちの１つまたは複数が、注入領域５３０を形成するために、注入マスクを通して半導体基板に注入されてよい。構造５０３が得られる。
【0039】
引き続き図３のブロック３０４を参照し、今度は図５Ｃの工程５０４を参照すると、方法の一実施形態は、注入領域５３０内のドーパント種を活性化する前に注入マスク５１２を除去することで、半導体基板１１０内のソース領域１４２およびドレイン領域１４７の形成を完了する工程を含んでよい。注入マスク５１２は、１つまたは複数の従来のウェットケミカルおよびプラズマアッシング技法を使用して除去されてよい。構造５０５が得られる。
【0040】
再び図３のブロック３０４を参照し、今度は図５Ｄの工程５０６を参照すると、方法の一実施形態は、図５Ｃの構造５０５の注入領域５３０を活性化することでソース領域１４２およびドレイン領域１４７を形成する工程と、犠牲誘電体層５１０を除去する工程とを含んでよい。一実施形態によれば、注入領域５３０は、約９００℃から約１５００℃の間の温度で活性化アニールを用いて半導体基板１１０をアニーリングすることで活性化されてよい。いくつかの実施形態では、活性化アニールの持続時間は、約６０秒から約６００秒の間でよい。他の実施形態では、活性化アニールの持続時間は、約１０秒から約２０００秒の間でよい。注入領域５３０を活性化することでソース領域１４２およびドレイン領域１４７を作成した後、犠牲誘電体層５１０は、ウェットエッチングおよび／またはドライエッチングを使用して除去されてよい。構造５０７が得られる。
【0041】
次に図３のブロック３０６、今度は図６の工程６００を参照すると、方法の一実施形態は、図５Ｄの構造５０７の半導体基板１１０上にまたはそれを覆って第１誘電体層１３０を形成する工程を含んでよい。注入されたオーム接触（図示せず）を含まない、方法の他の実施形態では、第１誘電体層１３０は、図３のブロック３０２および図４の工程４００における半導体基板１１０の上に形成されてよい。上記のように、一実施形態では、第１誘電体層１３０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、およびＨｆＯ２から選択される材料を含んでよい。第１誘電体層１３０は、ＬＰＣＶＤ、ＡＬＤ、スパッタリング、ＰＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ堆積、ＥＣＲ堆積、または他の適切な技法のうちの１つまたは複数を使用して形成されてよい。構造６０１が得られる。
【0042】
次に図３のブロック３０８を参照すると、また図７Ａ、図７Ｂ、および図７Ｃの工程７００、工程７０２、および工程７０４に示されるように、方法の一実施形態は、ソース電極１４０およびドレイン電極１４５を形成する工程を含んでよい。一実施形態では、図７Ａを参照すると、ソース開口部１３２およびドレイン開口部１３４を形成する工程は、第１誘電体層１３０の上にレジスト層７４０を塗布する工程と、レジスト層７４０をパターニングすることでレジスト開口部７５０を形成する工程とを含んでよい。一実施形態では、ソース電極１４０およびドレイン電極１４５は、ソース開口部１３２およびドレイン開口部１３４を形成するようレジスト開口部７５０によって露出された領域内の第１誘電体層１３０をエッチングすることによって作成されてよい。一実施形態によれば、第１誘電体層１３０（例えば、ＳｉＮ）をエッチングする工程は、ＲＩＥ（反応性イオンエッチング）、ＩＣＰエッチング、ＥＣＲエッチング、およびウェットケミカルエッチングなどの１つまたは複数のドライおよび／またはウェットエッチング技法を使用するエッチングを含んでよい。ある実施形態によれば、適切なウェットエッチ化学物質は、ＨＦ（フッ化水素酸）、バッファードＨＦ、ＢＯＥ（バッファード酸化物エッチ）、Ｈ３ＰＯ４（リン酸）、または他の適切なウェットエッチャントを含んでよい。これらのドライエッチング技法は、一実施形態によれば、ＳＦ６（六フッ化硫黄）、Ｃ２Ｆ６（六フッ化二炭素）、ＣＦ４（四フッ化炭素）、ＣＨＦ３（トリフルオロメタン）または他の適切な化学物質のうちの１つまたは複数を使用することで、ＳｉＮを除去してよい。一実施形態では、第１誘電体１３０をエッチングするために使用されるエッチャントは、第１誘電体層１３０の一部を選択的にエッチングし、次いで、第１誘電体層１３０と半導体基板１１０との間に形成されたエッチングストップ層（図示せず、例えばＡｌ２Ｏ３またはＡｌＮ）上で停止してよい。一実施形態では、エッチングストップ層（例えば、Ａｌ２Ｏ３またはＡｌＮエッチングストップ層）のエッチングは、ウェットおよび／またはドライエッチング技法を含んでよい。他の実施形態では、エッチングストップ層（例えば、ＡｌＮまたはＡｌ２Ｏ３エッチングストップ）のドライエッチングは、Ｃｌ２、ＢＣｌ３（三塩化ホウ素）などの塩素系化学物質、または他の適切なドライエッチング化学物質と併せて、適切な技法（例えば、ＲＩＥ、ＩＣＰ、またはＥＣＲ）を使用するドライエッチングを含んでよい。構造７０１が得られる。
【0043】
次に図３のブロック３０８および図７Ｂの工程７０２を参照すると、方法の一実施形態は、第１誘電体層１３０の上のソース開口部１３２およびドレイン開口部１３４内にソース電極１４０およびドレイン電極１４５を形成する工程を含んでよい。一実施形態では、方法は、レジスト層７４０の上ならびにソース開口部１３２およびドレイン開口部１３４の中にオーム接触金属７６０を堆積する工程を含んでよい。一実施形態では、オーム接触金属７６０は、Ｔｉ、Ｔａ、Ａｌ、Ｍｏ、Ａｕ、Ｎｉ、Ｓｉ、Ｇｅ、Ｐｔ（白金）、Ｗ（タングステン）、および／またはアニールされたときにソース領域１４２およびドレイン領域１４７とオーム接触を形成し得る他の高融点金属を含む１つまたは複数の導電層を含んでよい。一実施形態では、オーム接触金属７６０は、Ｔｉ、Ａｌ、およびＡｕを含む基板上に堆積されたスタックを含んでよい。一実施形態では、オーム接触金属７６０を形成するために、Ｔｉ層を開口１３２、１３４内の半導体基板１１０上に配置してよい、Ａｌ層をＴｉ層上に配置してよい、ＭｏまたはＮｉもしくはタングステンなどの他の適切なバリア金属から形成されたバリア層をＡｌ層上に配置してよい、およびＡｕ層をバリア層上に配置してよい。一実施形態では、オーム接触金属７６０は、蒸着によって堆積されてよい。他の実施形態では、オーム接触金属７６０は、スパッタリング、ＰＶＤ、または他の適切な堆積技法によって堆積されてよい。一実施形態では、Ｔｉ層は約１００オングストローム（１オングストロームは０．１ナノメートル）から２００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよく、Ａｌ層は約６００オングストローム（１オングストロームは０．１ナノメートル）から１５００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよく、Ｍｏ層は約２００オングストローム（１オングストロームは０．１ナノメートル）から７００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよく、Ａｕ層は約３００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよい。他の実施形態では、他の金属で置換されてよい（例えば、ＮｉまたはＰｔでＭｏを置換してもよく、またはＴａをＴｉに加えて使用する、ＴａをＴｉの上または下に使用する、もしくはＴａでＴｉを置換してよい）とともに、他の厚さが使用されてもよい。一実施形態では、レジスト層７４０はリフトオフプロファイルに構成されてよい。レジスト層７４０の開口部はレトログレードプロファイルを有することで、レジスト開口部７５０内に堆積されていない金属が溶媒に溶解された際に「リフトオフ」することを可能にする。他の実施形態では、ソース電極１４０およびドレイン電極１４５は、ドライエッチング（図示せず）によってパターニングされてよい。構造７０３が得られる。
【0044】
再び図３のブロック３０８を参照すると、また図７Ｃの工程７０４に示されるように、方法の一実施形態は、ソース電極１４０およびドレイン電極１４５をアニーリングする工程を含んでよい。一実施形態では、ソース電極１４０およびドレイン電極１４５をアニーリングする工程は、図７Ｂのオーム接触金属７６０を合金化するために使用されるアニーリング工程を含んでよい。その結果、ソース電極１４０およびドレイン電極１４５を形成する半導体基板１１０内に形成されたソース領域１４２およびドレイン領域１４７へのオーム接触をもたらす。一実施形態では、アニーリングする工程は、急速熱アニーリングによって達成されてよい。一実施形態では、図７Ｂのソース開口部１３２およびドレイン開口部１３４内に残る図７Ｂのオーミック金属７６０は、約４００℃から約７００℃の間の温度で約１５秒から約６０秒の間合金化されてよい。他の実施形態では、図７Ｂのオーミック金属７６０は、約３００℃から約８００℃の間で約１０秒から約６００秒の間アニールされてよいが、他のより高いまたはより低い温度および時間でもよい。一実施形態では、オーミック金属７６０（例えば、Ｔｉ、Ａｌ、Ｍｏ、およびＡｕ）を形成するために使用される金属スタックは、ソース電極１４０およびドレイン電極１４５を形成してよい。構造７０５が得られる。
【0045】
本発明の主題の範囲から逸脱することなく、ソース電極１４０およびドレイン電極１４５は、合金オーム接触（図示せず）を使用して形成されてよい。これらの実施形態では、ソースおよびドレイン領域は形成されなくてよい。むしろ、半導体基板１１０へのオーム接触は、オーミック金属の高温アニーリングによって達成される（例えば、上述したように、Ｔｉ、Ａｌ、Ｍｏ、Ａｕを使用することでチャネル１０７へのオーム接触を形成してよい）。
【0046】
引き続きブロック３０８を参照し、今度は図８の工程８００を参照すると、一実施形態では、方法は、分離領域１２０を作成する工程を含んでよい。分離領域１２０を形成する工程は、第１誘電体層１３０の上にレジストマスク８１０を分配およびパターニングする工程と、次いでレジストマスク８１０に開口部８２０を画定する工程とを含んでよい。イオン注入を使用して、ドーパント種８２５（例えば、酸素、窒素、ホウ素、ヒ素、およびヘリウムのうちの１つまたは複数）を半導体基板１１０内に注入することで、高抵抗領域１２２を作成してよい。一実施形態では、注入のエネルギーおよび投与量は、半導体基板が分離領域１２０の高抵抗領域１２２内で実質的に高抵抗または半絶縁性であるように、半導体基板１１０の結晶構造内に十分な量のダメージを生成するように構成されてよい。他の実施形態（図示せず）では、分離領域１２０を形成する工程は、最初に、半導体基板１１０内の半導体層の一部または全部をエッチングする工程と、次いで、残りの半導体層および／またはホスト基板１０２内の抵抗率を高めるためにイオン注入する工程とを含んでよい。いくつかの実施形態では、分離領域１２０は、ソース電極１４０およびドレイン電極１４５の形成後に形成されてよい。他の実施形態では、分離領域１２０は、ソース電極１４０およびドレイン電極１４５の形成前に形成されてよい。構造８０１が得られる。
【0047】
次に図３のブロック３１０、今度は図９の工程９００を参照すると、方法の一実施形態は、図８の構造８０１の半導体基板１１０上にまたはそれを覆って第２誘電体層１５０および第３誘電体層１５５を形成する工程を含んでよい。上記のように、方法の一実施形態では、第２および第３誘電体層１５０、１５５は、ＳｉＯ２、ＴＥＯＳ、有機ケイ酸塩ガラス、多孔質ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＨｆＯ２から選択される材料を含んでよい。第２および第３誘電体層１５０、１５５は、ＬＰＣＶＤ、ＡＬＤ、スパッタリング、ＰＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ堆積、ＥＣＲ堆積、または他の適切な技法のうちの１つまたは複数を使用して、第１誘電体層１３０の上に形成されてよい。構造６０１が得られる。
【0048】
次に図３のブロック３１２、３１４、３１６、および図１０、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１２Ａ、図１２Ｂの工程１０００、１１００、１１０２、１１０４、１１０６、１２００、１２０２を参照すると、一実施形態では、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００のゲート電極１６０、２６０を形成する工程は、第３誘電体層１５５および第２誘電体層１５０に上部開口部１５８を形成する工程と、上部開口部１５８内に下部開口部１３６を形成する工程と、下部開口部１３６内、上部開口部１５８内、および上部開口部１５８に隣接する第３誘電体層１５５の一部の上にゲート電極１６０を形成する工程と、を含んでよい。
【0049】
次に図３のブロック３１２、および図１０の工程１０００を参照すると、方法の一実施形態によれば、ソース電極１４０とドレイン電極１４５との間で第２誘電体層１５０および第３誘電体層１５５に上部開口部１５８が形成されてよい。方法の一実施形態では、レジスト層（例えば、フォトレジストまたは電子ビームレジスト、図示せず）をパターニングすることでして、レジスト層に開口部を形成してよい。一実施形態によれば、レジスト層に形成された開口部を使用して、第３誘電体層１５５および第２誘電体層１５０を、図７Ａの工程７００に関して記載したものと同様なドライおよび／またはウェットケミカルエッチでエッチングして上部開口部１５８を形成することで、第１誘電体層１３０を露出させてよい。一実施形態では、第３誘電体層１５５（例えば、ＳｉＮ）および第２誘電体層１５０（例えば、ＴＥＯＳ）をエッチングするために、別個のエッチング工程を使用してよい。いくつかの実施形態では、第２誘電体層１５０（例えば、ＴＥＯＳ）のエッチングは、第１誘電体層１３０（例えば、ＳｉＮ）に対して選択的であってよい。他の実施形態では、エッチングストップ層（例えば、ＡｌＮまたはＡｌ２Ｏ３）が、第２誘電体層１５０と第１誘電体層１３０との間（図示せず）、および／または第２誘電体層１５０と第３誘電体層１５５との間（図示せず）に形成されてよい。図７Ａ、工程７００に関連して説明したエッチングストップと同様に、これらのエッチングストップを使用して、第３誘電体層１５５および／または第１誘電体層１５０のエッチングを選択的に阻止してよい。その結果、（例えば、下の層をエッチングしないウェット化学を用いて）エッチングストップ層が除去された後に、下の誘電体層（例えば、第１誘電体層１３０および／または第２誘電体層１５０）がエッチングされずに残る。レジスト層は、次いで、一実施形態（図示せず）によれば、ウェットストリッピングおよび／またはプラズマアッシングを使用して除去されてよい。構造１００１が得られる。
【0050】
次に図３のブロック３１４、および図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄの工程１１００、１１０２、１１０４、１１０６を参照すると、方法の一実施形態によれば、下部開口部１３６は、上部開口部１５８内で第１誘電体層１３０に形成されてよい。一実施形態では、犠牲マスキング層１１１０を形成し、犠牲マスキング層１１１０をパターニングし、次いで下部開口部１３６を形成するために下にある第１誘電体層１３０をエッチングすることによって、下部開口部１３６が形成されてよい。
【0051】
次に図１１Ａの工程１１００を参照すると、方法の一実施形態では、犠牲マスキング層１１１０は、例えばＴＥＯＳ又は他の適切な誘電体材料を使用して形成されてよい。犠牲マスキング層１１１０は、上部開口部１５８の外側の第３誘電体層１５５の上、ならびに上部開口部１５８内で第２誘電体層１５０の縁部の上および第１誘電体層１３０の上に形成されてよい。犠牲マスキング層１１１０は、ＬＰＣＶＤ、ＡＬＤ、スパッタリング、ＰＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ堆積、ＥＣＲ堆積、または他の適切な技法のうちの１つまたは複数を使用して形成されてよい。犠牲マスキング層は、約５００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。構造１１０１が得られる。
【0052】
次に図１１Ｂの工程１１００を参照すると、方法の一実施形態では、犠牲マスキング層１１１０は、異方性エッチング１１２０を使用してパターニングされることで、下部開口部ハードマスク（すなわち、「ハードマスク層」）１１３０を形成するとともに、ハードマスク開口部１１４０内で第１誘電体層１３０を露出してよい。一実施形態によれば、犠牲マスキング層１１１０を異方性エッチングする工程は、ＲＩＥ、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチング技法を使用するエッチングを含んでよい。一実施形態によれば、これらのドライエッチング技法は、ＳＦ６、Ｃ２Ｆ６、ＣＦ４、ＣＨＦ３または他の適切な化学物質のうちの１つまたは複数を使用することで、犠牲マスキング層１１１０を異方性エッチングするとともに、ハードマスク開口部１１４０を作成してよい。構造１１０３が得られる。
【0053】
次に図１１Ｃの工程１１０４を参照すると、方法の一実施形態では、第１誘電体層１３０は、上部開口部１５８内に下部開口部１３６を形成するために、適切なエッチャント１１５０を用いてエッチングされてよい。一実施形態によれば、第１誘電体層１３０をエッチングして下部開口部１３６を形成する工程は、ＲＩＥ（反応性イオンエッチング）、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチング技法を使用するエッチングを含んでよい。これらのドライエッチング技法は、一実施形態によれば、ＳＦ６（六フッ化硫黄）、Ｃ２Ｆ６（六フッ化二炭素）、ＣＦ４（四フッ化炭素）、ＣＨＦ３（トリフルオロメタン）または他の適切な化学物質のうちの１つまたは複数を使用することで、第１誘電体層１３０をエッチングするとともに、下部開口部１３６を作成してよい。他の実施形態では、ウェットエッチングを用いて下部開口部１３６を形成してよい。構造１１０５が得られる。
【0054】
次に図１１Ｄの工程１１０６を参照すると、方法の一実施形態では、図１１Ｃのハードマスク１１３０は、上部開口部１５８内で除去されてよい。一実施形態によれば、ハードマスク１１３０を除去する工程は、ＲＩＥ（反応性イオンエッチング）、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチング技法を使用するエッチングを含んでよい。これらのドライエッチング技法は、一実施形態によれば、ＳＦ６（六フッ化硫黄）、Ｃ２Ｆ６（六フッ化二炭素）、ＣＦ４（四フッ化炭素）、ＣＨＦ３（トリフルオロメタン）または他の適切な化学物質のうちの１つまたは複数を使用することで、ハードマスク１１４０を除去してよい。他の実施形態では、ウェットエッチングを使用してハードマスク１１３０を除去してよい。構造１１０７が得られる。
【0055】
次に図３のブロック３１６、ならびに図１２Ａおよび図１２Ｂの工程１２００および１２０２を参照すると、一実施形態では、ゲート金属の１つまたは複数の層が次に堆積およびパターニングされることで、図１および図２のゲート電極１６０、２６０を、下部開口部１３６を有する半導体基板１１０の上部基板表面１１２の上、上部開口部１５８内の第１誘電体層１３０の上、および第３誘電体１５５の上に形成してよい。一実施形態では、ゲート電極１６０、２６０を形成する工程は、下部開口部１３６内に第１ゲート領域１６１、２６１を形成する工程と、第１ゲート領域１６１、２６１の上に第２ゲート領域１６２、２６２を形成する工程とを含んでよい。第２ゲート領域１６２、２６２を形成する工程は、下部開口部１３６とソース電極１４０との間で第１誘電体層１３０上に延在する第１突出領域１６３、２６３を形成する工程と、下部開口部１３６とドレイン電極１４５との間で第１誘電体層１３０上に延在する第２突出領域１６４、２６４を形成する工程とを含んでよい。ゲート電極１６０、２６０を形成する工程はまた、第２ゲート領域１６２の上方に第３ゲート領域１６５、２６５を形成する工程を含んでよい。第３ゲート領域１６５、２６５を形成する工程は、上部開口部１５８とソース電極１４０との間で第３誘電体層１５５の上に延在する第３突出領域１６６、２６６を形成する工程を含んでよい。図１のゲート電極１６０を形成する工程はまた、上部開口部１５８とドレイン電極１４５との間で第３誘電体層１５５の上に延在する第４突出領域１６７を形成する工程を含んでよい。
【0056】
一実施形態では、ゲート電極１６０、２６０は、図７Ｂの工程７０２についての記載と同様に、例えばリフトオフレジスト技法を使用して形成されてよい。方法の一実施形態によれば、ゲート金属を堆積させることでゲート電極１６０、２６０を形成する工程は、１つまたは複数の金属層および／または他の適切な材料を含む多層スタックを堆積させる工程を含んでよい。一実施形態では、ゲート電極１６０を形成するために使用されるマルチスタック内の第１層は、Ｔｉ、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ、Ｉｒ、ポリシリコン、または他の適切な材料を含んでよい。一実施形態によれば、第１層は、下部開口部１５５内で半導体基板１１０（または後述するように半導体基板１１０上の任意選択的なゲート誘電体）および第１誘電体層１３０に接触してよく、上部開口部１５８内で第２および第３誘電体層１５０、１５５の縁部に接触してよく、上部開口部１５８の外側で第３誘電体層１５５に接触してよい。一実施形態では、第１層は、約３０から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。一実施形態によれば、導電層としての１つまたは複数の層を第１層の上に堆積させることで、ゲート電極１６０、２６０を形成してよい。一実施形態では、導電層は、Ａｕ、Ａｇ、Ａｌ、Ｃｕ、Ｔｉ、または他の実質的に導電性の材料を含んでよい。一実施形態によれば、導電層は、約５０から約２００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。任意選択的にいくつかの実施形態では、第１層と導電層との間に１つまたは複数のバリア金属層が配置されてよい。バリア金属層は、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ、Ｉｒなどの材料、または第１層の一部と導電層との間でバリアとして働く他の実質的に屈折性の材料を含んでよい。一実施形態によれば、バリア金属層は、約５０から約１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。一実施形態では、ゲート電極１６０、２６０を形成するために使用される様々な層は、蒸着、スパッタリング、ＰＶＤ、ＡＬＤ、または他の適切な堆積技法によって堆積されてよい。構造１２０１、１２０３が得られる。
【0057】
本発明の主題の範囲から逸脱することなく、ゲート電極１６０、２６０を形成するために他の方法が使用されてよいことを理解されたい。他の実施形態では、ゲート金属は、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、または同様の材料（図示せず）などのゲート誘電体の上に配置されてよい。ゲート誘電体は、一実施形態によれば、上部基板表面１１２の上および上方に堆積されてよい。さらに他の実施形態では、半導体基板１１０の上に堆積され、次いでフォトレジストをパターニングした後にゲート金属（図示せず）をエッチングすることによって画定されるゲート金属を使用することで、ゲート電極１６０、２６０が形成されてよい。ゲート電極１６０、２６０を形成するためにいずれの実施形態または方法が選択されても、図１２Ａおよび図１２Ｂに示すゲート電極１６０、２６０の形成に関連して説明した方法を使用して、その後にゲート金属が堆積されてよい。
【0058】
次に図３のブロック３１８ならびに図１３Ａおよび図１３Ｂの工程１３００、１３０２を参照すると、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００を形成する方法の一実施形態は、ゲート電極１６０、２６０の側面において第２および第３誘電体層１５０、１５５をエッチングする工程を含んでよい。一実施形態では、第２および第３誘電体層のエッチングは、ゲート電極１６０、２６０の第３および第４突出領域１６６、１６７、２６６、２６７によってマスクされてよい。一実施形態によれば、第２および第３誘電体層１５０、１５５のエッチングは、ＲＩＥ、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチングを使用する異方性エッチング１３１０を含んでよい。一実施形態では、第２および第３誘電体層の異方性エッチング１３１０は、第２および第３誘電体層１５０、１５５のエッチングを完了した後に第１誘電体層１３０をエッチングしないように、または最小限にエッチングするように、第１誘電体層１３０（または、いくつかの実施形態では、第１誘電体層１３０の上にまたはその一部として形成されるエッチングストップ（例えば、Ａｌ２Ｏ３またはＡｌＮ））に対して選択的であってよい。一実施形態によれば、これらのドライエッチング技法は、ＳＦ６、Ｃ２Ｆ６、ＣＦ４、ＣＨＦ３または他の適切な化学物質のうちの１つまたは複数を使用することで、第２および第３誘電体層１５０、１５５の部分を異方性エッチングしてよい。構造１３０１、１３０３が得られる。
【0059】
次に図３のブロック３２０、および図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂの工程１４００、１４０２、１４０４、１４０６、１５００、１５０２、１６００、１６０２を参照すると、方法の一実施形態は、任意選択的なスペーサ層１６９、２６９を形成する工程と、スペーサ層１６９、２６９の上に第４誘電体層１８０を形成する工程と、第４誘電体層１８０の上およびゲート電極１６０の一部の上にフィールドプレート１９０を形成する工程とを含んでよい。
【0060】
次に図１４Ａおよび１４Ｂの工程１４００および１４０２を参照すると、方法の一実施形態は、スペーサ層１６９、２６９を形成する工程を含んでよい。一実施形態では、図１４Ａおよび図１４Ｂに示すように、スペーサ層１６９、２６９を形成する工程は、ゲート電極１６０、ソース電極１４０およびドレイン電極１４５の上、ならびに第１誘電体層１３０の上にブランケット誘電体層１４１０をコンフォーマルに堆積することを含んでよい。構造１４０１、１４０３が得られる。
【0061】
次に図１５Ａおよび図１５Ｂを参照すると、方法の一実施形態では、ブランケット誘電体層１４１０を堆積させる工程の後に、構造１４０１、１４０３のブランケット誘電体層１４１０を異方性エッチングする工程１４０４および１４０６が続いてよい。ブランケット誘電体層１４１０を異方性エッチングする工程は、ドライエッチング１５１０を使用して、第２および第３ゲート領域１６２、１６５、２６２、２６５の垂直側壁ならびに第２ゲート領域１６２、２６２に隣接する第２および第３誘電体層１５０、１５５の部分に沿ってスペーサ層１６９、２６９を形成することによって達成されてよい。誘電体層１４１０を異方性エッチングすることでスペーサ層１６９、２６９を作成するために使用される方法は、図１１Ｃの工程１１０４に関連して説明した下部開口部ハードマスク１１３０を形成するために使用される方法と同様なので、説明の便宜上ここでは繰り返さない。構造１５０１、１５０３が得られる。
【0062】
次に図１６Ａおよび図１６Ｂの工程１６００、１６０２を参照すると、方法の一実施形態は、図１４Ｃおよび１４Ｄの構造１４０５および１４０７のソース電極およびドレイン電極１４０，１４５、ゲート電極１６０、２６０、第２誘電体層１５０および誘電体層１５５の露出した縁部、スペーサ層１６９、２６９、および第１誘電体層１３０の上に第４誘電体層１８０を形成する工程を含んでよい。一実施形態では、第４誘電体層１８０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＩＴＯ、ダイヤモンド、ポリダイヤモンド、ＡｌＮ、ＢＮ、ＳｉＣ、またはこれらもしくは他の絶縁性の材料の組合せのうちの１つを含んでよい。第４誘電体層１８０を形成するために使用される層の合計厚さは、約１００オングストローム（１オングストロームは０．１ナノメートル）から約１００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さ値でもよい。第４誘電体層１８０は、ＬＰＣＶＤ、ＰＥＣＶＤ、スパッタリング、ＰＶＤ、ＡＬＤ、Ｃａｔ－ＣＶＤ、ＨＷＣＶＤ、ＥＣＲ ＣＶＤ、ＣＶＤ、ＩＣＰ－ＣＶＤ、これらの組合せ、または他の適切な誘電体堆積技法を使用して堆積されてよい。構造１６０１、１６０３が得られる。
【0063】
次に図１７Ａおよび図１７Ｂの工程１７００、１７０２を参照すると、一実施形態では、フィールドプレート１９０を形成およびパターニングする工程は、レジスト層（図示せず）を塗布およびパターニングし、フィールドプレート１９０を堆積させ、レジスト層を除去しかつ、図７Ｂの工程７０２と同様に、フィールドプレート１９０の外側の上にある金属をリフトオフ構成で覆うことによって達成されてよい。一実施形態では、フィールドプレート金属は、上述のように部分的に形成されたデバイスに塗布されるレジスト層にパターニングされた開口部（図示せず）内に１つまたは複数の接着および導電性金属層を堆積させることによって形成される。一実施形態では、初めに接着層が堆積された後に導電層が堆積されてよい。一実施形態では、接着層および導電層は、同じ堆積工程で堆積されてよい。接着層は、Ｔｉ、Ｎｉ、Ｃｒ、または他の適切な接着層材料のうちの１つを含んでよい。接着層は、約５０から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。導電層は、Ｃｕ、Ａｕ、Ａｌ、またはＡｇを含んでよいが、他の適切な材料が使用されてもよい。導電層は、約２００から約４００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。一実施形態によれば、フィールドプレート１９０を形成するために使用される接着層および導電層は、第４誘電体層１８０の上に接触して堆積されてよい。一実施形態では、接着層および導電層は、スパッタリング、蒸着、または電気めっきによって形成されてよい。一実施形態では、レジスト層を塗布およびパターニングするとともにフィールドプレート１９０を堆積させた後、レジスト層と、レジスト層の上に堆積されかつ第４誘電体層１８０およびフィールドプレート１９０に接触する金属の部分に含まれない金属とを、図７Ｂの工程７０２に関連して説明したものと類似の溶媒を使用して除去してよい。他の実施形態では、フィールドプレート１９０は、接着層および導電層を堆積させ、その後、適切なドライまたはウェットケミカルエッチング技法でパターニングすることによって形成されてよい。他の実施形態（図示せず）では、第４誘電体層１８０、第３誘電体層１５５、および第２誘電体層は、第１フィールドプレート領域１９２が第１誘電体層１３０、第２誘電体層１５０、および第３誘電体層１５５のうちの１つまたは複数に接触することができるよう、ゲート電極１６０に隣接してエッチングされた１つまたは複数の開口部を有してよい。
【0064】
図１７Ａは、図１のＧａＮ ＨＦＥＴデバイス１００を実現する上記の工程１７００の実行を示す。図１７Ｂは、図２のＧａＮ ＨＦＥＴデバイス２００を実現する工程１７０２の実行を示す。追加的なプロセス層および特徴（図示せず）が、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００に追加されてよいことを理解されたい。
【0065】
上記の詳細な説明において１つ以上の例示的な実施形態を提示してきたが、膨大な数の変更例が存在することを理解されたい。本明細書で説明された例示的な実施形態は、特許請求される主題の範囲、適用性、または構成をいかなる形であれ限定することを意図していないことも理解されたい。むしろ、上記の詳細な説明は、当業者に、説明された１つまたは複数の実施形態を実施するための便利なロードマップを提供するであろう。特許請求の範囲によって定義される範囲から逸脱することなく、要素の機能および配置において様々な変更を行うことができるとともに、その範囲は、本特許出願の出願時における既知の均等物および予測可能な均等物を含むことを理解されたい。
【0066】
便宜上、従来の半導体製造技法は、本明細書では詳細に説明されないことがある。加えて、特定の専門用語も単に参照のために本明細書で使用されることがあるので、限定的であることを意図しない。構造を指す用語「第１」、「第２」、および他のそのような数値用語は、文脈によって明確に示されない限り、連続や順序を暗示するものではない。
【0067】
上記の説明は、共に「接続」または「結合」されている要素またはノードまたは特徴に言及している。本明細書において使用されるように、特に明記しない限り、「接続された」とは、ある要素が別の要素に直接的に接合されている（または直接的に連通する）ことを意味し、必ずしも機械的にというわけではない。同様に、特に明記しない限り、「結合された」とは、ある要素が別の要素に直接的または間接的に接合されている（または直接的または間接的に連通する）ことを意味し、必ずしも機械的にというわけではない。したがって、図に示される概略図は、要素の１つの例示的な配置を示すが、追加的な介在要素、デバイス、特徴、または構成要素が、記載された主題の実施形態に存在してもよい。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【手続補正書】
【提出日】2022-12-13
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【0001】
本明細書で説明される発明の実施形態は一般的に、ゲート電極を有する半導体デバイスおよびそのデバイス製造する方法に関する。
【背景技術】
【0002】
半導体デバイスは、多種多様な電子部品およびシステムに利用されている。高出力かつ高周波数のトランジスタは、ＲＦ（無線周波数）システムおよびパワーエレクトロニクスシステムに利用されている。ＧａＮ（窒化ガリウム）デバイス技術は、その優れた電子および熱特性のために、これらのＲＦ電力およびパワーエレクトロニクス用途に特に適している。特に、ＧａＮの高い電子速度および高い破壊電界強度によって、この材料から製造されたデバイスは、ＲＦ電力増幅器および高出力スイッチング用途において理想的である。ＧａＮデバイスにおけるゲート電極の設計は、様々なＲＦおよび電力用途に必要なデバイス性能を達成する際に重要な役割を果たす。したがって、所与の用途に対するデバイス性能要件を満たすように調整されたゲート電極を有するＧａＮデバイスが必要とされている。発明のより完全な理解は、図面全体を通して同様の参照番号は同様の要素を指す以下の図面を用いて考慮される際に、詳細な説明および特許請求の範囲を参照することで導出され得る。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第７５９２２１１号明細書
【特許文献2】米国特許第８０４９２５２号明細書
【図面の簡単な説明】
【0004】
【図1】一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）の側断面図。
【図2】一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）の側断面図。
【図4】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5C】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図5D】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図6】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図7A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図7B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図7C】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図8】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図9】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図10】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11C】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図11D】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図12A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図12B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図13A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図13B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図14A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図14B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図15A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図15B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図16A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図16B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図17A】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【図17B】製造方法の実施形態による、ＧａＮ ＨＦＥＴデバイスを生産する製造工程の側断面図。
【発明を実施するための形態】
【0005】
以下の詳細な説明は、本質的には単なる例示に過ぎないので、発明の実施形態および、そのような実施形態の用途ならびに使用を限定することを意図しない。本明細書で使用される「例示的」および「例」という単語は、「例、事例、または例示としての役割を果たす」ことを意味する。例示的または例として本明細書で説明される任意の実装形態は、必ずしも他の実装形態よりも好ましいまたは有利であると解釈されるべきではない。さらに、前述の技術分野、背景技術、または以下の詳細な説明において提示されるいかなる明示または暗示される理論によっても拘束される意図は存在しない。
【0006】
１つの態様では、実施形態は、半導体デバイスを含んでよい。半導体デバイスは、上面およびチャネルを有する半導体基板を含んでよい。一実施形態によれば、第１誘電体層は、半導体基板の上面の上に配置されてよく、第２誘電体層は、第１誘電体層の上に配置されてよく、第３誘電体層は、第２誘電体層の上に配置されてよい。一実施形態では、下部開口部は、第１誘電体層に形成されてよい。一実施形態によれば、上部開口部は、第２誘電体層および第３誘電体層に形成されてよく、上部開口部の少なくとも一部は下部開口部の一部と重なってよい。一実施形態では、制御電極は、下部開口部の少なくとも一部内および上部開口部の一部内に形成されてよく、制御電極の一部は第３誘電体層の上に形成されてよい。
【0007】
他の態様では、実施形態は、窒化ガリウムを含む半導体基板を含み得るＧａＮ（窒化ガリウム）トランジスタデバイスを含んでよい。半導体基板は、上面およびチャネルを含んでよい。一実施形態によれば、第１誘電体層は、半導体基板の上面の上に配置されてよく、第２誘電体層は、第１誘電体層の上に配置されてよく、第３誘電体層は、第１誘電体層の上に配置されてよい。一実施形態では、ソース電極およびドレイン電極は、チャネルを通る電流の流れをサポートするよう構成されてよいとともに、第１誘電体層に形成されたソース－ドレイン開口部内で半導体基板上に形成されてよい。一実施形態によれば、下部開口部は、ソース電極とドレイン電極との間で第１誘電体層に形成されてよい。一実施形態では、上部開口部は、第２誘電体層および第３誘電体層に形成されてよく、上部開口部の少なくとも一部は下部開口部の一部と重なってよい。一実施形態によれば、ゲート電極は、ソース電極とドレイン電極との間の半導体基板上で、下部開口部の少なくとも一部内および上部開口部の一部内に形成されるとともに、チャネルを通る電流の流れを制御するよう構成されてよい。一実施形態では、ゲート電極は、下部開口部内に形成された第１ゲート領域と、第１ゲート領域の上方に形成された第２ゲート領域と、を含んでよい。一実施形態によれば、第２ゲート領域は、下部開口部とソース電極との間で第１誘電体層上に横方向に延在する第１突出領域と、下部開口部とドレイン電極との間で第１誘電体層上に延在する第２突出領域とを含んでよい。一実施形態では、第３ゲート領域は、第２ゲート領域の上方に形成されてよい。第３ゲート領域は、上部開口部とソース電極との間で第３誘電体層上に横方向に延在する第３突出領域を含む、第３ゲート領域を含んでよい。
【0008】
さらに他の態様では、実施形態は、窒化ガリウムトランジスタを形成する方法を含んでよい。一実施形態では、方法は、窒化ガリウムを含むとともに、上面およびチャネルをさらに含む半導体基板を形成する工程を含んでよい。一実施形態によれば、方法は、半導体基板の上面の上に第１誘電体層を形成する工程と、第１誘電体層にソース－ドレイン開口部を形成する工程と、を含んでよい。方法の実施形態は、ソース－ドレイン開口部内で半導体基板上にソース電極およびドレイン電極を形成する工程を含んでよい。一実施形態によれば、方法は、第１誘電体層の上に第２誘電体層を形成する工程と、第２誘電体層の上に第３誘電体層を形成する工程と、を含んでよい。方法の実施形態は、ソース電極とドレイン電極との間で第３誘電体層および第２誘電体層に上部開口部を形成する工程と、第１誘電体層内に下部開口部を形成する工程であって、上部開口部の少なくとも一部は下部開口部の一部と重なる工程と、を含んでよい。一実施形態によれば、方法はゲート電極を形成するゲート電極形成工程を含んでよい。一実施形態では、ゲート電極形成工程は、下部開口部内に第１ゲート領域を形成する工程と、第１ゲート領域の上方に第２ゲート領域を形成する第２ゲート領域形成工程と、を含んでよい。一実施形態によれば、第２ゲート領域形成工程は、下部開口部とソース電極との間で第１誘電体層の上に延在する第１突出領域を形成するとともに、下部開口部とドレイン電極との間で第１誘電体層の上に延在する第２突出領域を形成する工程と、を含んでよい。一実施形態によれば、ゲート電極形成工程は、第２ゲート領域の上方に第３ゲート領域を形成する第３ゲート領域形成工程をさらに含んでよい。一実施形態では、第３ゲート領域形成工程は、上部開口部とソース電極との間で第３誘電体層の上に延在する第３突出領域を形成する工程を含んでよい。
【0009】
図１は、一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）デバイス１００の側断面図である。一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、半導体基板１１０と、１つまたは複数の分離領域１２０と、活性領域１２５と、第１誘電体層１３０と、ソース電極（すなわち、「第１通電電極」）１４０と、ドレイン電極（すなわち、「第２通電電極」）１４５と、第２誘電体層１５０と、第３誘電体層１５５と、ゲート電極１６０（すなわち、「制御電極」）と、第４誘電体層１８０と、フィールドプレート１９０とを含んでよい。以下でより詳細に説明するように、ＧａＮ ＨＦＥＴデバイス１００は、分離領域１２０によって画定される活性領域１２５内に実質的に含まれてよい。第１誘電体層１３０、ソース電極１４０、ドレイン電極１４５、第２誘電体層１５０、第３誘電体層１５５、ゲート電極１６０、第４誘電体層１８０、およびフィールドプレート１９０は、半導体基板１１０の上に配置されてよい。
【0010】
一実施形態では、半導体基板１１０は、ホスト基板１０２と、ホスト基板１０２の上に配置されたバッファ層１０４と、バッファ層１０４の上に配置されたチャネル層１０６と、チャネル層１０６の上に配置されたバリア層１０８と、チャネル層１０６の上に配置されたキャップ層１０９とを含んでよい。一実施形態では、ホスト基板１０２はＳｉＣ（炭化ケイ素）を含んでよい。他の実施形態では、ホスト基板１０２は、サファイア、Ｓｉ（シリコン）、ＧａＮ、ＡｌＮ（窒化アルミニウム）、ダイヤモンド、ポリＳｉＣ、シリコンオンインシュレータ、ＧａＡｓ（ガリウムヒ素）、ＩｎＰ（リン化インジウム）、および他の実質的に絶縁性または高抵抗の材料などの他の材料を含んでよい。核形成層（図示せず）は、バッファ層１０４とホスト基板１０２との間でホスト基板１０２の上面１０３上に形成されてよい。一実施形態では、核形成層はＡｌＮを含んでよい。バッファ層１０４は、複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、ホスト基板１０２によって支持される。バッファ層１０４の各半導体層は、エピタキシャル成長したＩＩＩ族窒化物エピタキシャル層を含んでよい。バッファ層１０４を構成するＩＩＩ族窒化物エピタキシャル層は、例えば、Ｎ（窒素）面またはＧａ（ガリウム）面材料でよい。他の実施形態では、バッファ層１０４の半導体層はエピタキシャル成長でなくてもよい。さらに他の実施形態では、バッファ層１０４の半導体層は、Ｓｉ、ＧａＡｓ、ＩｎＰ、または他の適切な材料を含んでよい。
【0011】
一実施形態では、バッファ層１０４を、ホスト基板１０２上にエピタキシャル成長させてもよい。バッファ層１０４は、０から１の間の値を取り得るアルミニウムモル分率Ｘを有するＡｌＸＧａ１－ＸＮによって表される組成を有する１つ以上のＡｌＧａＮ混晶層を含んでよい。バッファ層１０４の全ての層の合計厚さは、約２００オングストローム（１オングストロームは０．１ナノメートル）から約１０００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。Ｘの極限値０は純粋なＧａＮを生成する一方、極限値１は純粋な窒化アルミニウム（ＡｌＮ）を生成する。一実施形態では、バッファ層１０４は、ホスト基板および核形成層（図示せず）の上に配置されてよい。バッファ層１０４は、追加的なＡｌＸＧａ１－ＸＮ層を含んでよい。追加的なＡｌＸＧａ１－ＸＮ層の厚さは、約２００オングストローム（１オングストロームは０．１ナノメートル）から約５００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。一実施形態では、追加的なＡｌＸＧａ１－ＸＮ層は、ＡｌＸＧａ１－ＸＮがＮＩＤ（意図的にドープされていない）である、ＧａＮ（Ｘ＝０）として構成されてよい。追加的なＡｌＸＧａ１－ＸＮ層はまた、１つまたは複数のＧａＮ層として構成されてもよい。１つまたは複数のＧａＮ層は、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃ（炭素）、またはバッファ層１０４を実質的に絶縁性または高抵抗にする他の適切なドーパントを含み得るドーパントで意図的にドープされる。ドーパント濃度は、約１０１７ｃｍ－３から１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。追加的なＡｌＸＧａ１－ＸＮ層は、ＡｌＸＧａ１－ＸＮがＮＩＤ、またはＡｌＸＧａ１－ＸＮがＦｅ、Ｃｒ、Ｃもしくは他の適切なドーパント種で意図的にドープされるとともに、Ｘ＝０．０１から０．１０で構成されてよい。他の実施形態（図示せず）では、追加層は、超格子として構成されてもよい。追加層は、一連の交互のＮＩＤまたはドープされたＡｌＸＧａ１－ＸＮ層を含む一方、Ｘの値は、０から１の間の値を取る。さらに他の実施形態では、バッファ層１０４は、ＩｎＹＧａ１－ＹＮで表される組成を有する１つまたは複数のＩｎＧａＮ（窒化インジウムガリウム）層も含んでよい。インジウムモル分率であるＹは、０から１の間の値を取り得る。ＩｎＧａＮ層の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。
【0012】
一実施形態では、バッファ層１０４の上にチャネル層１０６が形成されてよい。チャネル層１０６は、１つまたは複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、バッファ層１０４によって支持されてよい。チャネル層１０６は、ＡｌＸＧａ１－ＸＮ層を含んでよい。Ｘは０から１の間の値を取る。一実施形態では、チャネル層１０６は、ＧａＮ（Ｘ＝０）として構成されるが、本発明の主題の範囲から逸脱することなく、Ｘは他の値を取ってもよい。チャネル層１０６の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約１００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。チャネル層１０６は、ＮＩＤであってよく、またはＳｉ、Ｇｅ（ゲルマニウム）、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１５ｃｍ－３から約１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。他の実施形態では、チャネル層１０６は、ＮＩＤまたはドープされたＩｎＹＧａ１－ＹＮを含んでよい。インジウムモル分率であるＹは、０から１の間の値を取り得る。
【0013】
一実施形態によれば、チャネル層１０６の上にバリア層１０８が形成されてよい。バリア層１０８は、１つまたは複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、チャネル層１０６によって支持される。いくつかの実施形態では、バリア層１０８は、チャネル層１０６よりも大きいバンドギャップおよび大きい自発分極を有してよい。また、バリア層１０８がチャネル層１０６と直接接触している場合、チャネル層１０６とバリア層１０８との間の界面付近のチャネル層１０６内に２－ＤＥＧ（二次元電子ガス）の形態でチャネル１０７が生成される。加えて、バリア層１０８とチャネル層１０６との間の歪みによって、追加的な圧電電荷を２－ＤＥＧおよびチャネル１０７に導入してよい。バリア層１０８は、１つ以上のＮＩＤ ＡｌＸＧａ１－ＸＮ層を含んでよい。Ｘは０から１の間の値を取る。いくつかの実施形態では、Ｘは、０．１から０．３５の間の値を取り得るが、他の値でもよい。バリア層１０８の厚さは、約５０オングストローム（１オングストロームは０．１ナノメートル）から約１０００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。バリア層１０８は、ＮＩＤであってよく、またはＳｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１６ｃｍ－３から１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。一実施形態によれば、追加的なＡｌＮインターバリア層（図示せず）が、一実施形態によるチャネル層１０６とバリア層１０８との間に形成されてよい。ＡｌＮインターバリア層は、チャネル電荷を増加させることで、得られた２－ＤＥＧの電子閉じ込めを改善し得る。他の実施形態では、バリア層１０８は、ＩｎＹＡｌ１－ＹＮで表されるＩｎＡｌＮ（窒化インジウムアルミニウム）層を含んでよい。インジウムモル分率であるＹは、約０．１から約０．２の値を取り得るが、他の値でもよい。ＩｎＡｌＮバリアの場合、バリア層１０８の厚さは、約３０オングストローム（１オングストロームは０．１ナノメートル）から約１０００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。ＩｎＡｌＮを用いてバリア層１０８を形成する場合、ＩｎＡｌＮはＮＩＤであってよく、またはＳｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１６ｃｍ－３から約１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。
【0014】
図１に示す実施形態では、バリア層１０８の上にキャップ層１０９が形成されてよい。キャップ層１０９は、半導体基板１１０に対して安定した表面を提供し得るとともに、半導体基板１１０の表面を、ウェハ処理に付随する化学的曝露および環境曝露から保護し得る。キャップ層１０９は、１つまたは複数のＩＩＩ－Ｎ族半導体層を含んでよいとともに、バリア層１０８によって支持される。一実施形態では、キャップ層１０９はＧａＮである。キャップ層１０９の厚さは、約５オングストローム（１オングストロームは０．１ナノメートル）から約１００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さでもよい。キャップ層１０９は、ＮＩＤであってよく、またはＳｉ、Ｇｅ、Ｃ、Ｆｅ、Ｃｒもしくは他の適切なドーパントを含んでもよい。ドーパント濃度は、約１０１６ｃｍ－３から１０１９ｃｍ－３の間でよいが、他のより高いまたはより低い濃度でもよい。半導体基板１１０を形成するための材料の選択および層の配置は、本発明の主題の範囲から逸脱することなく、例示的であることを理解されたい。ホスト基板１０２、バッファ層１０４、チャネル層１０６、バリア層１０８、およびキャップ層１０９を半導体基板１１０に含めることは例示的であり、様々な層の機能および作用が組み合わされ得るとともに、任意の特定の実施形態で使用される材料に応じて変更し得ることを理解されたい。例えば、いくつかの実施形態では、キャップ層１０９は省略されてよい（図示せず）。Ｎ極性材料を使用する他の実施形態では、チャネル層１０６をバリア層１０８の上に配置することで、キャップ層１０９およびゲート電極１６０（図示せず）の直下に２－ＤＥＧおよびチャネル１０７を作成してよい。さらなる実施形態では、ＧａＡｓ、Ｇａ２Ｏ３（酸化ガリウム）、ＡｌＧａＡｓ（ヒ化アルミニウムガリウム）、ＩｎＧａＡｓ（ヒ化インジウムガリウム）、およびＡｌＩｎＡｓ（ヒ化アルミニウムインジウム）を含む材料から形成された半導体層によって半導体基板１１０を形成してよい。
【0015】
一実施形態によれば、１つまたは複数の分離領域１２０が、半導体基板１１０に形成されることで、ホスト基板１０２の上面１０３に沿って上方に活性領域１２５を画定してよい。分離領域１２０は、エピタキシャル層および／または他の半導体層にダメージを与えることで半導体基板１１０に高抵抗領域１２２を生成するよう構成された注入手順によって形成されるので、半導体基板１１０を高抵抗にするか、または高抵抗領域１２２において半絶縁性にする一方で、活性領域１２５では結晶構造を維持してよい。他の実施形態では、分離領域１２０は、半導体基板１１０のエピタキシャル層および／または他の半導体層のうちの１つまたは複数を除去することで、半導体基板１１０の残りの層を半絶縁性にするとともに、高抵抗または半絶縁性分離領域１２０（図示せず）によって囲まれた活性領域１２５「メサ」を残すことで形成されてよい。さらに他の実施形態では、分離領域１２０は、半導体基板１１０のエピタキシャル層および／または他の半導体層のうちの１つまたは複数を除去して、次いでイオン注入を使用することで半導体基板１１０の残りの層の半絶縁特性にダメージを与えかつさらに強化するとともに、注入された高抵抗または半絶縁性分離領域１２０（図示せず）によって囲まれた活性領域１２５「メサ」を残すことで形成されてよい。
【0016】
一実施形態では、第１誘電体層１３０は、活性領域１２５および分離領域１２０の上に形成されてよい。一実施形態では、第１誘電体層１３０は、ＳｉＯ２（二酸化ケイ素）、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態では、第１誘電体層１３０は、２００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第１誘電体層１３０は、５０オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。
【0017】
一実施形態では、ソース電極１４０およびドレイン電極１４５は、活性領域１２５内の半導体基板１１０内に形成されたソース領域１４２およびドレイン領域１４７の上に接触して形成されてよい。ソース電極１４０およびドレイン電極１４５は、第１誘電体層１３０に形成されたソース開口部１３２（すなわち、「第１通電開口部」）およびドレイン開口部１３４（すなわち、「第２通電開口部」）内に形成されてもよいとともに、１つまたは複数の導電層から形成されてよい。いくつかの実施形態では、イオン注入を使用してチャネル１０７へのオーム接触を形成することで、ソース領域１４２およびドレイン領域１４７を作成してよい。一実施形態では、ソース電極１４０およびドレイン電極１４５を形成するために使用される１つまたは複数の導電層は、Ｔｉ（チタン）、Ａｕ（金）、Ａｌ、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ｓｉ、Ｇｅ、Ｐｔ（白金）、Ｔａ（タンタル）、または他の適切な材料を含んでよい。他の実施形態では、ソース電極１４０およびドレイン電極１４５を形成するために使用される１つまたは複数の導電層は、ＴｉＷ（チタンタングステン）、ＴｉＡｌ（チタンアルミニウム）、またはＴｉＷＮ（窒化チタンタングステン）を含んでよい。一実施形態では、ソース電極１４０およびドレイン電極１４５は、キャップ層１０９の上に接触して形成されてよい。他の実施形態（図示せず）では、ソース電極１４０およびドレイン電極１４５の一方または両方は、キャップ層１０９に凹設されるとともに、バリア層１０８中に部分的に延在してよい。一実施形態では、ソース電極１４０およびドレイン電極１４５は、多層スタックから形成されてもよい。一実施形態では、ソース電極１４０およびドレイン電極１４５を形成するために使用される多層スタックは、接着層と、アニールされた際にチャネル１０７とソース領域１４２およびドレイン領域１４７との間にオーム接触を形成する１つまたは複数の層とを含んでよい。一実施形態では、接着層は、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｓｉ（シリコン）、または他の適切な材料を含んでよい。一実施形態では、接着層は、４．５電子ボルト未満の仕事関数を有してよい。
【0018】
一実施形態によれば、第２誘電体層１５０は、第１誘電体層の上に配置されてよい。一実施形態では、第２誘電体層１５０は、ＳｉＯ２（二酸化ケイ素）、ＴＥＯＳ（オルトケイ酸テトラエチル）、有機ケイ酸塩ガラス、多孔質二酸化ケイ素、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態では、第２誘電体層１５０は、低ｋ誘電体層を含んでよい。本明細書および実施形態で使用される「低ｋ誘電体層」という用語は、約６未満の比誘電率を有する誘電体材料を指す。一実施形態では、第１誘電体層の誘電率は、第２誘電体層１５０の誘電率を超えてよい。低ｋ誘電体層を使用して実現され得る第２誘電体層１５０のより低い誘電率によって、例えば、ゲート電極１６０、ソース電極１４０、およびフィールドプレート１９０間の寄生容量を最小化してよい。例えば、一実施形態では、第１誘電体層１３０はＳｉＮを含んでよい一方、第２誘電体層１５０はＴＥＯＳを含んでよい。一実施形態では、第２誘電体層１５０は、１０００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第２誘電体層１５０は、５００オングストローム（１オングストロームは０．１ナノメートル）から２００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。
【0019】
ある実施形態によれば、第３誘電体層１５５は、第２誘電体層１５０の上に配置されてよい。一実施形態では、第３誘電体層１５５は、ＳｉＯ２（二酸化ケイ素）、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態では、第３誘電体層１５５は、２００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第３誘電体層１５５は、５０オングストローム（１オングストロームは０．１ナノメートル）から５０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。
【0020】
一実施形態では、ゲート電極１６０は、活性領域１２５内の半導体基板１１０の上に形成されてよい。一実施形態によれば、下部開口部１３６は、ソース電極１４０とドレイン電極１４５との間で第１誘電体層１３０に形成されてよい。一実施形態では、上部開口部１５８は、第２誘電体層１５０および第３誘電体層１５５に形成されてもよい。上部開口部１５８の少なくとも一部は、下部開口部１３６の一部と重なってよい。一実施形態によれば、ゲート電極１６０は、ソース電極１４０とドレイン電極１４５との間の半導体基板１１０上で、下部開口部１３６の少なくとも一部内および上部開口部１５８の一部内に形成されてもよいとともに、チャネル１０７を通る電流の流れを制御するよう構成されてよい。一実施形態では、ゲート電極１６０は、下部開口部１３６内に形成された第１ゲート領域（すなわち、「第１領域」）１６１と、第１ゲート領域１６１の上方で上部開口部１５８内に形成された第２ゲート領域（すなわち、「第２領域」）１６２とを含んでよい。一実施形態によれば、第２ゲート領域１６２は、下部開口部１３６とソース電極１４０との間で第１誘電体層１３０上に横方向に延在する第１突出領域１６３と、下部開口部１３６とドレイン電極との間で第１誘電体層１３０上に延在する第２突出領域１６４とを含んでよい。一実施形態では、第３ゲート領域１６５は第２ゲート領域１６２の上方に形成されてよい。第３ゲート領域１６５は、上部開口部１５８とソース電極１４０との間で第３誘電体層１５５上に横方向に延在し得る第３突出領域１６６を含んでよい。一実施形態によれば、第３ゲート領域１６５は、上部開口部１５８とドレイン電極１４７との間で第３誘電体層１５５上に延在する第４突出領域１６７を含んでよい。
【0021】
一実施形態では、ゲート電極１６０は、下部開口部１３６内のゲート長１７０と、第１および第２突出領域長１６３、１６４と、第３および第４突出領域長（すなわち、「横方向長さ」）１７６、１７８とを有してよい。第１および第２突出領域１６３、１６４は、第１誘電体層１３０を覆ってよい。第３および第４突出領域１６６、１６７は、第３誘電体層１５５を覆ってよい。一実施形態では、ゲート長１７０は、約０．０５ミクロンから約１ミクロンの間でよい。他の実施形態では、ゲート長１７０は、約０．０２ミクロンから約５ミクロンの間でよいが、他の適切な寸法でもよい。一実施形態では、第１および第２突出領域長１７２、１７４は、約０．０２ミクロンから約０．５ミクロンの間でよい。他の実施形態では、第１および第２突出領域長１７２、１７４は、約０．０１ミクロンから５ミクロンの間でよいが、他の好適な寸法でもよい。一実施形態では、第３および第４突出領域長１７６、１７８は、約０．０２ミクロンから約０．５ミクロンの間でよい。他の実施形態では、第３および第４突出領域長１７６、１７８は、約０．０１ミクロンから５ミクロンの間でよいが、他の好適な寸法でもよい。
【0022】
ゲート電極１６０に印加される電位の変化は、チャネル層１０６の擬フェルミ準位に関してバリア層１０８の擬フェルミ準位をシフトさせることで、ゲート電極１６０の下の半導体基板１１０内のチャネル１０７における電子濃度を変調し得る。一実施形態によれば、Ｎｉ、Ｐｄ（パラジウム）、Ｐｔ、Ｉｒ（イリジウム）、またはＣｕ（銅）などの１つまたは複数のショットキー材料を、Ａｕ、Ａｌ、Ｃｕ、ポリＳｉ、または他の適切な材料などの低応力導電性材料の１つまたは複数と金属スタック内で組み合わせることで、チャネル１０７に電気的に結合された低損失ショットキーゲート電極１６０用にゲート電極１６０を形成してよい。
【0023】
一実施形態では、第２および第３誘電体層１５０、１５５は、上部開口部１５８の縁部から第３および第４突出領域１６６、１６７の外縁部まで延在してよい。一実施形態によれば、第２および第３誘電体層１５０、１５５の外縁部は、第３および第４突出領域１６６、１６７の外縁部と自己整合されてよい。他の実施形態（図示せず）では、第２および第３誘電体層１５０、１５５は、第３および第４突出領域１６６、１６７の外縁部を越えて延在してよい。これらの他の実施形態では、第２および第３誘電体層１５０、１５５は、第１誘電体層１３０と、ソース電極１４０およびドレイン電極１４５とを覆ってよい。
【0024】
一実施形態では、ゲート電極１６０の垂直縁部にスペーサ層１６９が形成されてよい。一実施形態によれば、スペーサ層１６９は、第２および第３誘電体層１５０、１５５の外縁部に接触してよい。一実施形態では、スペーサ層１６９は、ＳｉＯ２（二酸化ケイ素）、ＴＥＯＳ（オルトケイ酸テトラエチル）、有機ケイ酸塩ガラス、多孔質二酸化ケイ素、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態によれば、１つまたは複数の低ｋ誘電体材料を使用することで、スペーサ層１６９を形成してよい。一実施形態では、スペーサ層１６９を形成する低ｋ誘電体層を使用することにより、例えば、ゲート電極１６０、ソース電極１４０、およびフィールドプレート１９０間の寄生容量を最小化してよい。例えば、一実施形態では、第１誘電体層１３０はＳｉＮを含んでよい一方、第２誘電体層１５０はＴＥＯＳを含んでよく、スペーサ層１６９はＴＥＯＳを含んでよい。一実施形態では、スペーサ層１６９は、１０００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有する。他の実施形態では、スペーサ層１６９は、５００オングストローム（１オングストロームは０．１ナノメートル）から２００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。別の実施形態（図示せず）では、スペーサ層１６９を形成する前または後に、ゲート電極１６０の上にエッチングストップ層を形成してよい。スペーサ層１６９を形成する前にエッチングストップ層がゲート電極１６０上に形成された場合、エッチングストップ層は、スペーサ層１６９を形成するために使用されるエッチャントのエッチングを阻止するように作用し得る。
【0025】
本発明の主題の範囲から逸脱することなく、複数の他の実施形態が実施されてよい。図１の例示的な実施形態では、ゲート電極１６０は半導体基板１１０の上に配置される。他の実施形態（図示せず）では、ゲート電極１６０は、キャップ層１０９に凹設されるとともに、バリア層１０８中に部分的に延在することで、バリア層１０８を介したチャネル１０７へのゲート電極１６０の電気的結合を増加させてよい。他の実施形態（図示せず）では、キャップ層１０９は省略されてよく、ゲート電極１６０はバリア層１０８に直接接触してよい（図示せず）。さらに他の実施形態では、ゲート電極１６０は、金属－絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）デバイス（図示せず）を形成するために、ゲート電極１６０と半導体基板１１０との間に形成され得るゲート誘電体の上に配置されてよい。
【0026】
一実施形態では、第４誘電体層１８０は、ゲート電極１６０の少なくとも一部の上に形成されてよい。一実施形態では、第４誘電体層１８０は、ＳｉＯ２（二酸化ケイ素）、ＴＥＯＳ（オルトケイ酸テトラエチル）、有機ケイ酸塩ガラス、多孔質二酸化ケイ素、ＳｉＮ（窒化ケイ素）、ＳｉＯＮ（酸窒化ケイ素）、Ａｌ２Ｏ３（酸化アルミニウム）、ＡｌＮ（窒化アルミニウム）、およびＨｆＯ２（酸化ハフニウム）を含む１つまたは複数の適切な材料から形成されてよいが、他の実質的に絶縁性の材料から形成されてもよい。一実施形態によれば、１つまたは複数の低ｋ誘電体材料を使用することで、スペーサ層１６９を形成してよい。一実施形態では、スペーサ層１６９を形成する低ｋ誘電体層を使用することにより、例えば、ゲート電極１６０、ソース電極１４０、およびフィールドプレート１９０間の寄生容量を最小化してよい。例えば、一実施形態では、第１誘電体層１３０はＳｉＮを含んでよい一方、第２誘電体層１５０はＴＥＯＳを含んでよく、スペーサ層１６９はＴＥＯＳを含んでよい。一実施形態では、第２誘電体層１５０は、１０００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよい。他の実施形態では、第２誘電体層１５０は、５００オングストローム（１オングストロームは０．１ナノメートル）から２００００オングストローム（１オングストロームは０．１ナノメートル）の厚さを有してよいが、他の厚さでもよい。
【0027】
フィールドプレート１９０は、ゲート電極１６０に隣接しかつゲート電極１６０とドレイン電極１４５との間で、第４誘電体層１８０の上に形成されてよい。一実施形態では、フィールドプレート１９０は、ゲート電極１６０に隣接しかつゲート電極１６０とドレイン電極１４５との間で、第１誘電体層１３０の上に形成されてよい。一実施形態では、フィールドプレート１９０は、ゲート電極１６０に横方向に隣接して形成されるとともに、第４誘電体層１８０に接触し得る第１フィールドプレート領域１９２と、ゲート電極１６０を取り囲む領域において第４誘電体層１８０に接触する第２フィールドプレート領域１９４とを含んでよい。一実施形態によれば、フィールドプレート１９０は、第１フィールドプレート領域１９２の横方向長さであるフィールドプレート長１９６を有してよい。一実施形態では、フィールドプレート長１９６は、約０．１ミクロンから約２ミクロンの間でよい。他の実施形態では、フィールドプレート長１９６は、０．０５ミクロンから１０ミクロンの間でよいが、他の適切な長さでもよい。一実施形態では、フィールドプレート１９０は、ゲート電極１６０とドレイン電極１４５との間で電界およびゲート－ドレイン帰還容量を低減してよい。
【0028】
他の実施形態では、フィールドプレート１９０は、第４誘電体層１８０および第４誘電体層１８０の下の誘電体層（図示せず）の１つまたは複数の開口部を通じて第１誘電体層１３０に接触して形成されてよい。これらの他の実施形態では、第４誘電体層１８０のエッチングを阻止するために、フィールドプレートエッチングストップ層が形成されてよい。フィールドプレートエッチングストップ層は、第１誘電体層１３０の一部（例えば、ＳｉＮ上に形成されたＡｌＮまたはＡｌ２Ｏ３層）として形成されてよいし、またはスペーサ層１６９を形成する前または後に、ゲート電極１６０上に堆積されてもよい。さらに他の実施形態では、フィールドプレート１９０は、ソース電極１４０およびドレイン電極１４５を形成するためにも使用される導電層を使用して形成されてよい。これらの実施形態では、第４誘電体層１８０およびフィールドプレート１９０の下の任意の他の介在する誘電体層を含む、開口部内の下にある誘電体層のエッチングは、フィールドプレート１９０を形成する前に達成されてよい。
【0029】
一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、トランジスタフィンガーとして構成されてよい。ソース電極１４０、ドレイン電極１４５、ゲート電極１６０、およびフィールドプレート１９０は、ゲートフィンガーを形成する長尺要素として構成されてよい。ＧａＮ ＨＦＥＴデバイス１００は、ゲートフィンガーのゲート幅（すなわち、図１のＧａＮ ＨＦＥＴデバイス１００の平面に対し垂直な軸に沿って延在する寸法）がゲート電極１６０のゲート長１７０（すなわち、幅に対し垂直な軸に沿って延在する寸法）よりも著しく大きい分離領域１２０によって部分的に画定されてよい。いくつかの実施形態では、ゲート幅は、約５０ミクロンから約５００ミクロンの間でよい。他の実施形態では、ゲート幅は、約１ミクロンから約１００００ミクロンの間でよい。一実施形態では、フィールドプレート１９０は、ソース電極１４０と同じ電位に電気的に結合されてよい。フィールドプレート１９０は、ソース電極１４０への分離領域１２０内のデバイスフィンガーの１つまたは複数の端部においてフィールドプレート１９０を形成するために使用される導電性材料の延長部から形成される接続（図示せず）を使用して、ソース電極１４０に接続されてよい。
【0030】
他の実施形態では、追加的な誘電体層および金属層が、ＧａＮ ＨＦＥＴデバイス１００の上に隣接して形成されてよい。これらの他の実施形態では、これらの追加の誘電体層および金属層は、パッシベーション層、相互接続メタライゼーション、追加的な能動デバイス（例えば、ソース電極、ドレイン電極、ゲート電極、および他の要素を有するデバイス）、および追加的な回路を含んでよいが、これに限定されるものではない。
【0031】
図２は、一実施形態による例示的なＧａＮ ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）デバイス２００の側断面図である。一実施形態では、ＧａＮ ＨＦＥＴデバイス１００は、半導体基板１１０と、１つまたは複数の分離領域１２０と、活性領域１２５と、第１誘電体層１３０と、ソース電極１４０と、ドレイン電極１４５と、第２誘電体層１５０と、第３誘電体層１５５と、ゲート電極２６０（すなわち、「制御電極」）と、第４誘電体層１８０と、フィールドプレート１９０とを含んでよい。図１のＧａＮ ＨＦＥＴデバイス１００と同様に、ＧａＮ ＨＦＥＴデバイス２００は、分離領域１２０によって画定される活性領域１２５内に実質的に含まれる。第１誘電体層１３０、ソース電極１４０、ドレイン電極１４５、第２誘電体層１５０、第３誘電体層１５５、ゲート電極２６０、第４誘電体層１８０、およびフィールドプレート１９０は、半導体基板１１０の上に配置されてよい。
【0032】
一実施形態では、ゲート電極２６０は、活性領域１２５内の半導体基板１１０の上に形成されてよい。一実施形態によれば、下部開口部１３６は、ソース電極１４０とドレイン電極１４５との間で第１誘電体層１３０に形成されてよい。一実施形態では、上部開口部１５８は、第２誘電体層１５０および第３誘電体層１５５に形成されてもよい。上部開口部１５８の少なくとも一部は、下部開口部１３６の一部と重なってよい。一実施形態によれば、ゲート電極２６０は、ソース電極１４０とドレイン電極１４５との間の半導体基板１１０上で、下部開口部１３６の少なくとも一部内および上部開口部１５８の一部内に形成されてもよいとともに、チャネル１０７を通る電流の流れを制御するよう構成されてよい。一実施形態では、ゲート電極２６０は、下部開口部１３６内に形成された第１ゲート領域２６１と、第１ゲート領域の上方で上部開口部１５８内に形成された第２ゲート領域２６２とを含んでよい。一実施形態によれば、第２ゲート領域２６２は、下部開口部１３６とソース電極１４０との間で第１誘電体層１３０上に横方向に延在する第１突出領域２６３と、下部開口部１３６とドレイン電極との間で第１誘電体層１３０上に延在する第２突出領域２６４とを含んでよい。一実施形態では、第３ゲート領域２６５は第２ゲート領域２６２の上方に形成されてよい。一実施形態によれば、第３ゲート領域２６５は、上部開口部１５８とソース電極１４０との間で第３誘電体層１５５上に横方向に延在し得る第３突出領域２６６を含んでよい。
【0033】
一実施形態では、第３および第４突出領域長２７６、２７８は、等しくなくてよい。例えば、一実施形態によれば、第３突出領域長２７６は、第４突出領域長２７８より長くてよい。他の実施形態（図示せず）では、第３突出領域長２７６は、第４突出領域長２７８より短くてよい。
【0034】
他の実施形態（図示せず）では、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００とは対照的に、第３ゲート領域２６５は、第３ゲート領域２６５のドレインに近い側には突出領域を含まなくてよい。したがって、第１ゲート領域２６１および第２ゲート領域２６２のドレイン電極１４５に近い側の面（図示せず）は連続してよい。この突出領域がないことによって、これらの実施形態では、ゲート－ドレイン間容量を減少させてよい。
【0035】
図３のフローチャート３００は、半導体デバイス（例えば、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００）を製造する方法の実施形態を説明する。図３は、例示的な実施形態による、図１および図２の半導体デバイスを製造するための一連の製造工程の側断面図を示す図４、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図６、図７Ａ、図７Ｂ、図７Ｃ、図８、図９、図１０、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、および図１８Ｂと合わせて参照することが望ましい。
【0036】
図３のブロック３０２において、また図４の工程４００に示すように、方法の一実施形態は、半導体基板１１０を形成する工程を含んでよい。一実施形態では、工程４００は、ホスト基板１０２を提供する工程と、ホスト基板１０２上にまたはそれを覆って複数の半導体層を形成する工程とを含んでよい。一実施形態では、ホスト基板１０２は、ＳｉＣを含んでよい、またはサファイア、Ｓｉ、ＧａＮ、ＡｌＮ、ダイヤモンド、ポリＳｉＣ、シリコンオンインシュレータ、ＧａＡｓ、ＩｎＰ、もしくは他の実質的に絶縁性もしくは高抵抗の材料などの他の材料を含んでよい。半導体層を形成する工程は、ホスト基板１０２の上面１０３上にまたはそれを覆って核形成層（図示せず）を形成する工程と、核形成層上にまたはそれを覆ってバッファ層１０４を形成する工程と、バッファ層１０４上にまたはそれを覆ってチャネル層１０６を形成する工程と、チャネル層１０６上にまたはそれを覆ってバリア層１０８を形成する工程と、バリア層１０８上にまたはそれを覆ってキャップ層１０９を形成する工程とを含んでよい。上記のように、バッファ層１０４、チャネル層１０６、バリア層１０８、およびキャップ層１０９の実施形態は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、およびＩｎＧａＮから選択された材料、または他の適切な材料を含んでよい。半導体層１０４、１０６、１０８、および１０９は、ＭＯＣＶＤ（有機金属化学気相成長）、ＭＢＥ（分子線エピタキシ）、ＨＶＰＥ（水素化物気相エピタキシ）、またはこれらの技法の組合せのうちの１つを使用して成長させてよいが、他の適切な技法を代替的に使用してもよい。半導体基板１１０が得られる。
【0037】
図３のブロック３０４において、また図５Ａ、図５Ｂ、図５Ｃ、および図５Ｄの工程５００、工程５０２、工程５０４、および工程５０６に示すように、方法の一実施形態は、ドープされた（例えば、イオン注入された）ソース領域１４２およびドレイン領域１４７を形成する工程を任意選択的に含んでよい。図５Ａの工程５００に示されているように、ソース領域１４２およびドレイン領域１４７を形成する工程は、半導体基板１１０上にまたはそれを覆って犠牲誘電体層５１０を形成する工程を含んでよい。上記のように、一実施形態では、犠牲誘電体層５１０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、およびＨｆＯ２から選択される材料を含んでよい。犠牲誘電体層５１０は、ＬＰＣＶＤ（低圧化学気相堆積）、ＡＬＤ（原子層堆積）、スパッタリング、ＰＶＤ（物理気相堆積）、ＰＥＣＶＤ（プラズマ強化化学気相堆積）、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ（誘導結合プラズマ）堆積、ＥＣＲ（電子サイクロトロン共鳴）堆積、または他の適切な技法のうちの１つまたは複数を使用して形成されてよい。他の実施形態では、犠牲誘電体層５１０は、インサイチュで、直後に、半導体基板１１０の半導体層の成長と同じチャンバまたは堆積システム（例えば、ＭＯＣＶＤまたはＭＢＥ）内で形成されてよい。構造５０１が得られる。
【0038】
再び図３のブロック３０４、および図５Ｂの工程５０２を参照すると、方法の一実施形態は、注入マスク５１２をパターニングする工程と、半導体基板１１０内に注入領域５３０を形成するために、注入マスク５１２の開口部５１５を通して半導体基板内にドーパント種５２０を注入する工程とを含んでよい。注入マスク５１２がパターニングされると、ドーパント種５２０は、犠牲誘電体層５１０を通して半導体基板１１０内に注入されてよい。一実施形態では、Ｓｉ、Ｇｅ、Ｏ、または他の適切なｎ型ドーパントのうちの１つまたは複数が、注入領域５３０を形成するために、注入マスクを通して半導体基板に注入されてよい。構造５０３が得られる。
【0039】
引き続き図３のブロック３０４を参照し、今度は図５Ｃの工程５０４を参照すると、方法の一実施形態は、注入領域５３０内のドーパント種を活性化する前に注入マスク５１２を除去することで、半導体基板１１０内のソース領域１４２およびドレイン領域１４７の形成を完了する工程を含んでよい。注入マスク５１２は、１つまたは複数の従来のウェットケミカルおよびプラズマアッシング技法を使用して除去されてよい。構造５０５が得られる。
【0040】
再び図３のブロック３０４を参照し、今度は図５Ｄの工程５０６を参照すると、方法の一実施形態は、図５Ｃの構造５０５の注入領域５３０を活性化することでソース領域１４２およびドレイン領域１４７を形成する工程と、犠牲誘電体層５１０を除去する工程とを含んでよい。一実施形態によれば、注入領域５３０は、約９００℃から約１５００℃の間の温度で活性化アニールを用いて半導体基板１１０をアニーリングすることで活性化されてよい。いくつかの実施形態では、活性化アニールの持続時間は、約６０秒から約６００秒の間でよい。他の実施形態では、活性化アニールの持続時間は、約１０秒から約２０００秒の間でよい。注入領域５３０を活性化することでソース領域１４２およびドレイン領域１４７を作成した後、犠牲誘電体層５１０は、ウェットエッチングおよび／またはドライエッチングを使用して除去されてよい。構造５０７が得られる。
【0041】
次に図３のブロック３０６、今度は図６の工程６００を参照すると、方法の一実施形態は、図５Ｄの構造５０７の半導体基板１１０上にまたはそれを覆って第１誘電体層１３０を形成する工程を含んでよい。注入されたオーム接触（図示せず）を含まない、方法の他の実施形態では、第１誘電体層１３０は、図３のブロック３０２および図４の工程４００における半導体基板１１０の上に形成されてよい。上記のように、一実施形態では、第１誘電体層１３０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、およびＨｆＯ２から選択される材料を含んでよい。第１誘電体層１３０は、ＬＰＣＶＤ、ＡＬＤ、スパッタリング、ＰＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ堆積、ＥＣＲ堆積、または他の適切な技法のうちの１つまたは複数を使用して形成されてよい。構造６０１が得られる。
【0042】
次に図３のブロック３０８を参照すると、また図７Ａ、図７Ｂ、および図７Ｃの工程７００、工程７０２、および工程７０４に示されるように、方法の一実施形態は、ソース電極１４０およびドレイン電極１４５を形成する工程を含んでよい。一実施形態では、図７Ａを参照すると、ソース開口部１３２およびドレイン開口部１３４を形成する工程は、第１誘電体層１３０の上にレジスト層７４０を塗布する工程と、レジスト層７４０をパターニングすることでレジスト開口部７５０を形成する工程とを含んでよい。一実施形態では、ソース電極１４０およびドレイン電極１４５は、ソース開口部１３２およびドレイン開口部１３４を形成するようレジスト開口部７５０によって露出された領域内の第１誘電体層１３０をエッチングすることによって作成されてよい。一実施形態によれば、第１誘電体層１３０（例えば、ＳｉＮ）をエッチングする工程は、ＲＩＥ（反応性イオンエッチング）、ＩＣＰエッチング、ＥＣＲエッチング、およびウェットケミカルエッチングなどの１つまたは複数のドライおよび／またはウェットエッチング技法を使用するエッチングを含んでよい。ある実施形態によれば、適切なウェットエッチ化学物質は、ＨＦ（フッ化水素酸）、バッファードＨＦ、ＢＯＥ（バッファード酸化物エッチ）、Ｈ３ＰＯ４（リン酸）、または他の適切なウェットエッチャントを含んでよい。これらのドライエッチング技法は、一実施形態によれば、ＳＦ６（六フッ化硫黄）、Ｃ２Ｆ６（六フッ化二炭素）、ＣＦ４（四フッ化炭素）、ＣＨＦ３（トリフルオロメタン）または他の適切な化学物質のうちの１つまたは複数を使用することで、ＳｉＮを除去してよい。一実施形態では、第１誘電体１３０をエッチングするために使用されるエッチャントは、第１誘電体層１３０の一部を選択的にエッチングし、次いで、第１誘電体層１３０と半導体基板１１０との間に形成されたエッチングストップ層（図示せず、例えばＡｌ２Ｏ３またはＡｌＮ）上で停止してよい。一実施形態では、エッチングストップ層（例えば、Ａｌ２Ｏ３またはＡｌＮエッチングストップ層）のエッチングは、ウェットおよび／またはドライエッチング技法を含んでよい。他の実施形態では、エッチングストップ層（例えば、ＡｌＮまたはＡｌ２Ｏ３エッチングストップ）のドライエッチングは、Ｃｌ２、ＢＣｌ３（三塩化ホウ素）などの塩素系化学物質、または他の適切なドライエッチング化学物質と併せて、適切な技法（例えば、ＲＩＥ、ＩＣＰ、またはＥＣＲ）を使用するドライエッチングを含んでよい。構造７０１が得られる。
【0043】
次に図３のブロック３０８および図７Ｂの工程７０２を参照すると、方法の一実施形態は、第１誘電体層１３０の上のソース開口部１３２およびドレイン開口部１３４内にソース電極１４０およびドレイン電極１４５を形成する工程を含んでよい。一実施形態では、方法は、レジスト層７４０の上ならびにソース開口部１３２およびドレイン開口部１３４の中にオーム接触金属７６０を堆積する工程を含んでよい。一実施形態では、オーム接触金属７６０は、Ｔｉ、Ｔａ、Ａｌ、Ｍｏ、Ａｕ、Ｎｉ、Ｓｉ、Ｇｅ、Ｐｔ（白金）、Ｗ（タングステン）、および／またはアニールされたときにソース領域１４２およびドレイン領域１４７とオーム接触を形成し得る他の高融点金属を含む１つまたは複数の導電層を含んでよい。一実施形態では、オーム接触金属７６０は、Ｔｉ、Ａｌ、およびＡｕを含む基板上に堆積されたスタックを含んでよい。一実施形態では、オーム接触金属７６０を形成するために、Ｔｉ層を開口１３２、１３４内の半導体基板１１０上に配置してよい、Ａｌ層をＴｉ層上に配置してよい、ＭｏまたはＮｉもしくはタングステンなどの他の適切なバリア金属から形成されたバリア層をＡｌ層上に配置してよい、およびＡｕ層をバリア層上に配置してよい。一実施形態では、オーム接触金属７６０は、蒸着によって堆積されてよい。他の実施形態では、オーム接触金属７６０は、スパッタリング、ＰＶＤ、または他の適切な堆積技法によって堆積されてよい。一実施形態では、Ｔｉ層は約１００オングストローム（１オングストロームは０．１ナノメートル）から２００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよく、Ａｌ層は約６００オングストローム（１オングストロームは０．１ナノメートル）から１５００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよく、Ｍｏ層は約２００オングストローム（１オングストロームは０．１ナノメートル）から７００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよく、Ａｕ層は約３００オングストローム（１オングストロームは０．１ナノメートル）から１０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよい。他の実施形態では、他の金属で置換されてよい（例えば、ＮｉまたはＰｔでＭｏを置換してもよく、またはＴａをＴｉに加えて使用する、ＴａをＴｉの上または下に使用する、もしくはＴａでＴｉを置換してよい）とともに、他の厚さが使用されてもよい。一実施形態では、レジスト層７４０はリフトオフプロファイルに構成されてよい。レジスト層７４０の開口部はレトログレードプロファイルを有することで、レジスト開口部７５０内に堆積されていない金属が溶媒に溶解された際に「リフトオフ」することを可能にする。他の実施形態では、ソース電極１４０およびドレイン電極１４５は、ドライエッチング（図示せず）によってパターニングされてよい。構造７０３が得られる。
【0044】
再び図３のブロック３０８を参照すると、また図７Ｃの工程７０４に示されるように、方法の一実施形態は、ソース電極１４０およびドレイン電極１４５をアニーリングする工程を含んでよい。一実施形態では、ソース電極１４０およびドレイン電極１４５をアニーリングする工程は、図７Ｂのオーム接触金属７６０を合金化するために使用されるアニーリング工程を含んでよい。その結果、ソース電極１４０およびドレイン電極１４５を形成する半導体基板１１０内に形成されたソース領域１４２およびドレイン領域１４７へのオーム接触をもたらす。一実施形態では、アニーリングする工程は、急速熱アニーリングによって達成されてよい。一実施形態では、図７Ｂのソース開口部１３２およびドレイン開口部１３４内に残る図７Ｂのオーミック金属７６０は、約４００℃から約７００℃の間の温度で約１５秒から約６０秒の間合金化されてよい。他の実施形態では、図７Ｂのオーミック金属７６０は、約３００℃から約８００℃の間で約１０秒から約６００秒の間アニールされてよいが、他のより高いまたはより低い温度および時間でもよい。一実施形態では、オーミック金属７６０（例えば、Ｔｉ、Ａｌ、Ｍｏ、およびＡｕ）を形成するために使用される金属スタックは、ソース電極１４０およびドレイン電極１４５を形成してよい。構造７０５が得られる。
【0045】
本発明の主題の範囲から逸脱することなく、ソース電極１４０およびドレイン電極１４５は、合金オーム接触（図示せず）を使用して形成されてよい。これらの実施形態では、ソースおよびドレイン領域は形成されなくてよい。むしろ、半導体基板１１０へのオーム接触は、オーミック金属の高温アニーリングによって達成される（例えば、上述したように、Ｔｉ、Ａｌ、Ｍｏ、Ａｕを使用することでチャネル１０７へのオーム接触を形成してよい）。
【0046】
引き続きブロック３０８を参照し、今度は図８の工程８００を参照すると、一実施形態では、方法は、分離領域１２０を作成する工程を含んでよい。分離領域１２０を形成する工程は、第１誘電体層１３０の上にレジストマスク８１０を分配およびパターニングする工程と、次いでレジストマスク８１０に開口部８２０を画定する工程とを含んでよい。イオン注入を使用して、ドーパント種８２５（例えば、酸素、窒素、ホウ素、ヒ素、およびヘリウムのうちの１つまたは複数）を半導体基板１１０内に注入することで、高抵抗領域１２２を作成してよい。一実施形態では、注入のエネルギーおよび投与量は、半導体基板が分離領域１２０の高抵抗領域１２２内で実質的に高抵抗または半絶縁性であるように、半導体基板１１０の結晶構造内に十分な量のダメージを生成するように構成されてよい。他の実施形態（図示せず）では、分離領域１２０を形成する工程は、最初に、半導体基板１１０内の半導体層の一部または全部をエッチングする工程と、次いで、残りの半導体層および／またはホスト基板１０２内の抵抗率を高めるためにイオン注入する工程とを含んでよい。いくつかの実施形態では、分離領域１２０は、ソース電極１４０およびドレイン電極１４５の形成後に形成されてよい。他の実施形態では、分離領域１２０は、ソース電極１４０およびドレイン電極１４５の形成前に形成されてよい。構造８０１が得られる。
【0047】
次に図３のブロック３１０、今度は図９の工程９００を参照すると、方法の一実施形態は、図８の構造８０１の半導体基板１１０上にまたはそれを覆って第２誘電体層１５０および第３誘電体層１５５を形成する工程を含んでよい。上記のように、方法の一実施形態では、第２および第３誘電体層１５０、１５５は、ＳｉＯ２、ＴＥＯＳ、有機ケイ酸塩ガラス、多孔質ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＨｆＯ２から選択される材料を含んでよい。第２および第３誘電体層１５０、１５５は、ＬＰＣＶＤ、ＡＬＤ、スパッタリング、ＰＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ堆積、ＥＣＲ堆積、または他の適切な技法のうちの１つまたは複数を使用して、第１誘電体層１３０の上に形成されてよい。構造６０１が得られる。
【0048】
次に図３のブロック３１２、３１４、３１６、および図１０、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１２Ａ、図１２Ｂの工程１０００、１１００、１１０２、１１０４、１１０６、１２００、１２０２を参照すると、一実施形態では、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００のゲート電極１６０、２６０を形成する工程は、第３誘電体層１５５および第２誘電体層１５０に上部開口部１５８を形成する工程と、上部開口部１５８内に下部開口部１３６を形成する工程と、下部開口部１３６内、上部開口部１５８内、および上部開口部１５８に隣接する第３誘電体層１５５の一部の上にゲート電極１６０を形成する工程と、を含んでよい。
【0049】
次に図３のブロック３１２、および図１０の工程１０００を参照すると、方法の一実施形態によれば、ソース電極１４０とドレイン電極１４５との間で第２誘電体層１５０および第３誘電体層１５５に上部開口部１５８が形成されてよい。方法の一実施形態では、レジスト層（例えば、フォトレジストまたは電子ビームレジスト、図示せず）をパターニングすることでして、レジスト層に開口部を形成してよい。一実施形態によれば、レジスト層に形成された開口部を使用して、第３誘電体層１５５および第２誘電体層１５０を、図７Ａの工程７００に関して記載したものと同様なドライおよび／またはウェットケミカルエッチでエッチングして上部開口部１５８を形成することで、第１誘電体層１３０を露出させてよい。一実施形態では、第３誘電体層１５５（例えば、ＳｉＮ）および第２誘電体層１５０（例えば、ＴＥＯＳ）をエッチングするために、別個のエッチング工程を使用してよい。いくつかの実施形態では、第２誘電体層１５０（例えば、ＴＥＯＳ）のエッチングは、第１誘電体層１３０（例えば、ＳｉＮ）に対して選択的であってよい。他の実施形態では、エッチングストップ層（例えば、ＡｌＮまたはＡｌ２Ｏ３）が、第２誘電体層１５０と第１誘電体層１３０との間（図示せず）、および／または第２誘電体層１５０と第３誘電体層１５５との間（図示せず）に形成されてよい。図７Ａ、工程７００に関連して説明したエッチングストップと同様に、これらのエッチングストップを使用して、第３誘電体層１５５および／または第１誘電体層１５０のエッチングを選択的に阻止してよい。その結果、（例えば、下の層をエッチングしないウェット化学を用いて）エッチングストップ層が除去された後に、下の誘電体層（例えば、第１誘電体層１３０および／または第２誘電体層１５０）がエッチングされずに残る。レジスト層は、次いで、一実施形態（図示せず）によれば、ウェットストリッピングおよび／またはプラズマアッシングを使用して除去されてよい。構造１００１が得られる。
【0050】
次に図３のブロック３１４、および図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄの工程１１００、１１０２、１１０４、１１０６を参照すると、方法の一実施形態によれば、下部開口部１３６は、上部開口部１５８内で第１誘電体層１３０に形成されてよい。一実施形態では、犠牲マスキング層１１１０を形成し、犠牲マスキング層１１１０をパターニングし、次いで下部開口部１３６を形成するために下にある第１誘電体層１３０をエッチングすることによって、下部開口部１３６が形成されてよい。
【0051】
次に図１１Ａの工程１１００を参照すると、方法の一実施形態では、犠牲マスキング層１１１０は、例えばＴＥＯＳ又は他の適切な誘電体材料を使用して形成されてよい。犠牲マスキング層１１１０は、上部開口部１５８の外側の第３誘電体層１５５の上、ならびに上部開口部１５８内で第２誘電体層１５０の縁部の上および第１誘電体層１３０の上に形成されてよい。犠牲マスキング層１１１０は、ＬＰＣＶＤ、ＡＬＤ、スパッタリング、ＰＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＭＢＥ、ＩＣＰ堆積、ＥＣＲ堆積、または他の適切な技法のうちの１つまたは複数を使用して形成されてよい。犠牲マスキング層は、約５００オングストローム（１オングストロームは０．１ナノメートル）から１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さを有してよいが、他の厚さでもよい。構造１１０１が得られる。
【0052】
次に図１１Ｂの工程１１００を参照すると、方法の一実施形態では、犠牲マスキング層１１１０は、異方性エッチング１１２０を使用してパターニングされることで、下部開口部ハードマスク（すなわち、「ハードマスク層」）１１３０を形成するとともに、ハードマスク開口部１１４０内で第１誘電体層１３０を露出してよい。一実施形態によれば、犠牲マスキング層１１１０を異方性エッチングする工程は、ＲＩＥ、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチング技法を使用するエッチングを含んでよい。一実施形態によれば、これらのドライエッチング技法は、ＳＦ６、Ｃ２Ｆ６、ＣＦ４、ＣＨＦ３または他の適切な化学物質のうちの１つまたは複数を使用することで、犠牲マスキング層１１１０を異方性エッチングするとともに、ハードマスク開口部１１４０を作成してよい。構造１１０３が得られる。
【0053】
次に図１１Ｃの工程１１０４を参照すると、方法の一実施形態では、第１誘電体層１３０は、上部開口部１５８内に下部開口部１３６を形成するために、適切なエッチャント１１５０を用いてエッチングされてよい。一実施形態によれば、第１誘電体層１３０をエッチングして下部開口部１３６を形成する工程は、ＲＩＥ（反応性イオンエッチング）、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチング技法を使用するエッチングを含んでよい。これらのドライエッチング技法は、一実施形態によれば、ＳＦ６（六フッ化硫黄）、Ｃ２Ｆ６（六フッ化二炭素）、ＣＦ４（四フッ化炭素）、ＣＨＦ３（トリフルオロメタン）または他の適切な化学物質のうちの１つまたは複数を使用することで、第１誘電体層１３０をエッチングするとともに、下部開口部１３６を作成してよい。他の実施形態では、ウェットエッチングを用いて下部開口部１３６を形成してよい。構造１１０５が得られる。
【0054】
次に図１１Ｄの工程１１０６を参照すると、方法の一実施形態では、図１１Ｃのハードマスク１１３０は、上部開口部１５８内で除去されてよい。一実施形態によれば、ハードマスク１１３０を除去する工程は、ＲＩＥ（反応性イオンエッチング）、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチング技法を使用するエッチングを含んでよい。これらのドライエッチング技法は、一実施形態によれば、ＳＦ６（六フッ化硫黄）、Ｃ２Ｆ６（六フッ化二炭素）、ＣＦ４（四フッ化炭素）、ＣＨＦ３（トリフルオロメタン）または他の適切な化学物質のうちの１つまたは複数を使用することで、ハードマスク１１４０を除去してよい。他の実施形態では、ウェットエッチングを使用してハードマスク１１３０を除去してよい。構造１１０７が得られる。
【0055】
次に図３のブロック３１６、ならびに図１２Ａおよび図１２Ｂの工程１２００および１２０２を参照すると、一実施形態では、ゲート金属の１つまたは複数の層が次に堆積およびパターニングされることで、図１および図２のゲート電極１６０、２６０を、下部開口部１３６を有する半導体基板１１０の上部基板表面１１２の上、上部開口部１５８内の第１誘電体層１３０の上、および第３誘電体１５５の上に形成してよい。一実施形態では、ゲート電極１６０、２６０を形成する工程は、下部開口部１３６内に第１ゲート領域１６１、２６１を形成する工程と、第１ゲート領域１６１、２６１の上に第２ゲート領域１６２、２６２を形成する工程とを含んでよい。第２ゲート領域１６２、２６２を形成する工程は、下部開口部１３６とソース電極１４０との間で第１誘電体層１３０上に延在する第１突出領域１６３、２６３を形成する工程と、下部開口部１３６とドレイン電極１４５との間で第１誘電体層１３０上に延在する第２突出領域１６４、２６４を形成する工程とを含んでよい。ゲート電極１６０、２６０を形成する工程はまた、第２ゲート領域１６２の上方に第３ゲート領域１６５、２６５を形成する工程を含んでよい。第３ゲート領域１６５、２６５を形成する工程は、上部開口部１５８とソース電極１４０との間で第３誘電体層１５５の上に延在する第３突出領域１６６、２６６を形成する工程を含んでよい。図１のゲート電極１６０を形成する工程はまた、上部開口部１５８とドレイン電極１４５との間で第３誘電体層１５５の上に延在する第４突出領域１６７を形成する工程を含んでよい。
【0056】
一実施形態では、ゲート電極１６０、２６０は、図７Ｂの工程７０２についての記載と同様に、例えばリフトオフレジスト技法を使用して形成されてよい。方法の一実施形態によれば、ゲート金属を堆積させることでゲート電極１６０、２６０を形成する工程は、１つまたは複数の金属層および／または他の適切な材料を含む多層スタックを堆積させる工程を含んでよい。一実施形態では、ゲート電極１６０を形成するために使用されるマルチスタック内の第１層は、Ｔｉ、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ、Ｉｒ、ポリシリコン、または他の適切な材料を含んでよい。一実施形態によれば、第１層は、下部開口部１５５内で半導体基板１１０（または後述するように半導体基板１１０上の任意選択的なゲート誘電体）および第１誘電体層１３０に接触してよく、上部開口部１５８内で第２および第３誘電体層１５０、１５５の縁部に接触してよく、上部開口部１５８の外側で第３誘電体層１５５に接触してよい。一実施形態では、第１層は、約３０から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。一実施形態によれば、導電層としての１つまたは複数の層を第１層の上に堆積させることで、ゲート電極１６０、２６０を形成してよい。一実施形態では、導電層は、Ａｕ、Ａｇ、Ａｌ、Ｃｕ、Ｔｉ、または他の実質的に導電性の材料を含んでよい。一実施形態によれば、導電層は、約５０から約２００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。任意選択的にいくつかの実施形態では、第１層と導電層との間に１つまたは複数のバリア金属層が配置されてよい。バリア金属層は、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ、Ｉｒなどの材料、または第１層の一部と導電層との間でバリアとして働く他の実質的に屈折性の材料を含んでよい。一実施形態によれば、バリア金属層は、約５０から約１００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。一実施形態では、ゲート電極１６０、２６０を形成するために使用される様々な層は、蒸着、スパッタリング、ＰＶＤ、ＡＬＤ、または他の適切な堆積技法によって堆積されてよい。構造１２０１、１２０３が得られる。
【0057】
本発明の主題の範囲から逸脱することなく、ゲート電極１６０、２６０を形成するために他の方法が使用されてよいことを理解されたい。他の実施形態では、ゲート金属は、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、または同様の材料（図示せず）などのゲート誘電体の上に配置されてよい。ゲート誘電体は、一実施形態によれば、上部基板表面１１２の上および上方に堆積されてよい。さらに他の実施形態では、半導体基板１１０の上に堆積され、次いでフォトレジストをパターニングした後にゲート金属（図示せず）をエッチングすることによって画定されるゲート金属を使用することで、ゲート電極１６０、２６０が形成されてよい。ゲート電極１６０、２６０を形成するためにいずれの実施形態または方法が選択されても、図１２Ａおよび図１２Ｂに示すゲート電極１６０、２６０の形成に関連して説明した方法を使用して、その後にゲート金属が堆積されてよい。
【0058】
次に図３のブロック３１８ならびに図１３Ａおよび図１３Ｂの工程１３００、１３０２を参照すると、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００を形成する方法の一実施形態は、ゲート電極１６０、２６０の側面において第２および第３誘電体層１５０、１５５をエッチングする工程を含んでよい。一実施形態では、第２および第３誘電体層のエッチングは、ゲート電極１６０、２６０の第３および第４突出領域１６６、１６７、２６６、２６７によってマスクされてよい。一実施形態によれば、第２および第３誘電体層１５０、１５５のエッチングは、ＲＩＥ、ＩＣＰエッチング、ＥＣＲエッチングなどの１つまたは複数のドライエッチングを使用する異方性エッチング１３１０を含んでよい。一実施形態では、第２および第３誘電体層の異方性エッチング１３１０は、第２および第３誘電体層１５０、１５５のエッチングを完了した後に第１誘電体層１３０をエッチングしないように、または最小限にエッチングするように、第１誘電体層１３０（または、いくつかの実施形態では、第１誘電体層１３０の上にまたはその一部として形成されるエッチングストップ（例えば、Ａｌ２Ｏ３またはＡｌＮ））に対して選択的であってよい。一実施形態によれば、これらのドライエッチング技法は、ＳＦ６、Ｃ２Ｆ６、ＣＦ４、ＣＨＦ３または他の適切な化学物質のうちの１つまたは複数を使用することで、第２および第３誘電体層１５０、１５５の部分を異方性エッチングしてよい。構造１３０１、１３０３が得られる。
【0059】
次に図３のブロック３２０、および図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂの工程１４００、１４０２、１４０４、１４０６、１５００、１５０２、１６００、１６０２を参照すると、方法の一実施形態は、任意選択的なスペーサ層１６９、２６９を形成する工程と、スペーサ層１６９、２６９の上に第４誘電体層１８０を形成する工程と、第４誘電体層１８０の上およびゲート電極１６０の一部の上にフィールドプレート１９０を形成する工程とを含んでよい。
【0060】
次に図１４Ａおよび１４Ｂの工程１４００および１４０２を参照すると、方法の一実施形態は、スペーサ層１６９、２６９を形成する工程を含んでよい。一実施形態では、図１４Ａおよび図１４Ｂに示すように、スペーサ層１６９、２６９を形成する工程は、ゲート電極１６０、ソース電極１４０およびドレイン電極１４５の上、ならびに第１誘電体層１３０の上にブランケット誘電体層１４１０をコンフォーマルに堆積することを含んでよい。構造１４０１、１４０３が得られる。
【0061】
次に図１５Ａおよび図１５Ｂを参照すると、方法の一実施形態では、ブランケット誘電体層１４１０を堆積させる工程の後に、構造１４０１、１４０３のブランケット誘電体層１４１０を異方性エッチングする工程１４０４および１４０６が続いてよい。ブランケット誘電体層１４１０を異方性エッチングする工程は、ドライエッチング１５１０を使用して、第２および第３ゲート領域１６２、１６５、２６２、２６５の垂直側壁ならびに第２ゲート領域１６２、２６２に隣接する第２および第３誘電体層１５０、１５５の部分に沿ってスペーサ層１６９、２６９を形成することによって達成されてよい。誘電体層１４１０を異方性エッチングすることでスペーサ層１６９、２６９を作成するために使用される方法は、図１１Ｃの工程１１０４に関連して説明した下部開口部ハードマスク１１３０を形成するために使用される方法と同様なので、説明の便宜上ここでは繰り返さない。構造１５０１、１５０３が得られる。
【0062】
次に図１６Ａおよび図１６Ｂの工程１６００、１６０２を参照すると、方法の一実施形態は、図１４Ｃおよび１４Ｄの構造１４０５および１４０７のソース電極およびドレイン電極１４０，１４５、ゲート電極１６０、２６０、第２誘電体層１５０および誘電体層１５５の露出した縁部、スペーサ層１６９、２６９、および第１誘電体層１３０の上に第４誘電体層１８０を形成する工程を含んでよい。一実施形態では、第４誘電体層１８０は、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＩＴＯ、ダイヤモンド、ポリダイヤモンド、ＡｌＮ、ＢＮ、ＳｉＣ、またはこれらもしくは他の絶縁性の材料の組合せのうちの１つを含んでよい。第４誘電体層１８０を形成するために使用される層の合計厚さは、約１００オングストローム（１オングストロームは０．１ナノメートル）から約１００００オングストローム（１オングストロームは０．１ナノメートル）の間でよいが、他の厚さ値でもよい。第４誘電体層１８０は、ＬＰＣＶＤ、ＰＥＣＶＤ、スパッタリング、ＰＶＤ、ＡＬＤ、Ｃａｔ－ＣＶＤ、ＨＷＣＶＤ、ＥＣＲ ＣＶＤ、ＣＶＤ、ＩＣＰ－ＣＶＤ、これらの組合せ、または他の適切な誘電体堆積技法を使用して堆積されてよい。構造１６０１、１６０３が得られる。
【0063】
次に図１７Ａおよび図１７Ｂの工程１７００、１７０２を参照すると、一実施形態では、フィールドプレート１９０を形成およびパターニングする工程は、レジスト層（図示せず）を塗布およびパターニングし、フィールドプレート１９０を堆積させ、レジスト層を除去しかつ、図７Ｂの工程７０２と同様に、フィールドプレート１９０の外側の上にある金属をリフトオフ構成で覆うことによって達成されてよい。一実施形態では、フィールドプレート金属は、上述のように部分的に形成されたデバイスに塗布されるレジスト層にパターニングされた開口部（図示せず）内に１つまたは複数の接着および導電性金属層を堆積させることによって形成される。一実施形態では、初めに接着層が堆積された後に導電層が堆積されてよい。一実施形態では、接着層および導電層は、同じ堆積工程で堆積されてよい。接着層は、Ｔｉ、Ｎｉ、Ｃｒ、または他の適切な接着層材料のうちの１つを含んでよい。接着層は、約５０から約２０００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。導電層は、Ｃｕ、Ａｕ、Ａｌ、またはＡｇを含んでよいが、他の適切な材料が使用されてもよい。導電層は、約２００から約４００００オングストローム（１オングストロームは０．１ナノメートル）の間の厚さでよいが、他の厚さ値でもよい。一実施形態によれば、フィールドプレート１９０を形成するために使用される接着層および導電層は、第４誘電体層１８０の上に接触して堆積されてよい。一実施形態では、接着層および導電層は、スパッタリング、蒸着、または電気めっきによって形成されてよい。一実施形態では、レジスト層を塗布およびパターニングするとともにフィールドプレート１９０を堆積させた後、レジスト層と、レジスト層の上に堆積されかつ第４誘電体層１８０およびフィールドプレート１９０に接触する金属の部分に含まれない金属とを、図７Ｂの工程７０２に関連して説明したものと類似の溶媒を使用して除去してよい。他の実施形態では、フィールドプレート１９０は、接着層および導電層を堆積させ、その後、適切なドライまたはウェットケミカルエッチング技法でパターニングすることによって形成されてよい。他の実施形態（図示せず）では、第４誘電体層１８０、第３誘電体層１５５、および第２誘電体層は、第１フィールドプレート領域１９２が第１誘電体層１３０、第２誘電体層１５０、および第３誘電体層１５５のうちの１つまたは複数に接触することができるよう、ゲート電極１６０に隣接してエッチングされた１つまたは複数の開口部を有してよい。
【0064】
図１７Ａは、図１のＧａＮ ＨＦＥＴデバイス１００を実現する上記の工程１７００の実行を示す。図１７Ｂは、図２のＧａＮ ＨＦＥＴデバイス２００を実現する工程１７０２の実行を示す。追加的なプロセス層および特徴（図示せず）が、図１および図２のＧａＮ ＨＦＥＴデバイス１００、２００に追加されてよいことを理解されたい。
【0065】
上記の詳細な説明において１つ以上の例示的な実施形態を提示してきたが、膨大な数の変更例が存在することを理解されたい。本明細書で説明された例示的な実施形態は、特許請求される主題の範囲、適用性、または構成をいかなる形であれ限定することを意図していないことも理解されたい。むしろ、上記の詳細な説明は、当業者に、説明された１つまたは複数の実施形態を実施するための便利なロードマップを提供するであろう。特許請求の範囲によって定義される範囲から逸脱することなく、要素の機能および配置において様々な変更を行うことができるとともに、その範囲は、本特許出願の出願時における既知の均等物および予測可能な均等物を含むことを理解されたい。
【0066】
便宜上、従来の半導体製造技法は、本明細書では詳細に説明されないことがある。加えて、特定の専門用語も単に参照のために本明細書で使用されることがあるので、限定的であることを意図しない。構造を指す用語「第１」、「第２」、および他のそのような数値用語は、文脈によって明確に示されない限り、連続や順序を暗示するものではない。
【0067】
上記の説明は、共に「接続」または「結合」されている要素またはノードまたは特徴に言及している。本明細書において使用されるように、特に明記しない限り、「接続された」とは、ある要素が別の要素に直接的に接合されている（または直接的に連通する）ことを意味し、必ずしも機械的にというわけではない。同様に、特に明記しない限り、「結合された」とは、ある要素が別の要素に直接的または間接的に接合されている（または直接的または間接的に連通する）ことを意味し、必ずしも機械的にというわけではない。したがって、図に示される概略図は、要素の１つの例示的な配置を示すが、追加的な介在要素、デバイス、特徴、または構成要素が、記載された主題の実施形態に存在してもよい。
【外国語明細書】