特開 2023-96404 半導体装置およびＳＲＡＭ回路のテスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023096404

(43)【公開日】2023-07-07

(54)【発明の名称】半導体装置およびＳＲＡＭ回路のテスト方法

(51)【国際特許分類】

   G11C 29/50 20060101AFI20230630BHJP

   G11C 11/417 20060101ALI20230630BHJP

   G11C 29/12 20060101ALI20230630BHJP

   G11C 5/14 20060101ALI20230630BHJP

【ＦＩ】

G11C29/50 150

G11C11/417 100

G11C29/12

G11C5/14

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021212146

(22)【出願日】2021-12-27

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】長田 俊哉

(72)【発明者】

【氏名】松嶋 潤

【テーマコード（参考）】

5B015

5L206

【Ｆターム（参考）】

5B015HH01

5B015HH03

5B015KA06

5B015KA23

5B015KB64

5B015MM07

5B015RR01

5L206AA02

5L206DD36

5L206DD50

5L206EE02

5L206FF04

5L206FF05

5L206HH04

(57)【要約】

【課題】ユーザの使用中に半導体装置に搭載されたＳＲＡＭ回路の劣化度をテストする。
【解決手段】半導体装置に搭載されたＳＲＡＭ回路１００において、電源電圧低減回路３０～３２は、外部電源電圧ＶＤＤを低減させた低減電圧を生成する。第１電源電圧選択回路３５は、ワード線ドライバＷＤに供給する駆動電圧として外部電源電圧および低減電圧の一方を選択する。第２電源電圧選択回路３４は、メモリセルＭＣに動作電圧を供給する電源線ＰＬの電圧として外部電源電圧および低減電圧の一方を選択する。
【選択図】図１

【特許請求の範囲】

【請求項1】

外部電源電圧に基づいて動作するＳＲＡＭ（Static Random Access Memory）回路を備えた半導体装置であって、
前記ＳＲＡＭ回路は、
第１方向に延在する第１ビット線対と、
前記第１方向と交差する第２方向に延在する第１ワード線と、
前記第１ワード線を駆動する第１ワード線ドライバと、
前記第１ビット線対および前記第１ワード線と電気的に接続される第１メモリセルと、
前記第１メモリセルに動作電圧を供給する第１電源線と、
前記外部電源電圧を低減させた低減電圧を生成する電源電圧低減回路と、
前記第１ワード線ドライバの駆動電圧として、前記外部電源電圧または前記低減電圧の一方を選択する第１電源電圧選択回路と、
前記第１電源線に供給する前記動作電圧として、前記外部電源電圧または前記低減電圧の一方を選択する第２電源電圧選択回路とを含む、半導体装置。

【請求項2】

前記ＳＲＡＭ回路は、前記ＳＲＡＭ回路の動作を制御する内部コントローラをさらに含み、
前記内部コントローラは、テストモード時に前記第１メモリセルにテストデータを書き込む場合に、前記第１ワード線ドライバの駆動電圧として前記第１電源電圧選択回路に前記低減電圧を選択させ、前記第１電源線に供給する電圧として前記外部電源電圧を選択させ、
前記内部コントローラは、前記テストモード時に前記第１メモリセルから前記テストデータを読み出す場合に、前記第１ワード線ドライバの駆動電圧として前記第１電源電圧選択回路に前記外部電源電圧を選択させ、前記第１電源線に供給する電圧として前記第２電源電圧選択回路に前記低減電圧を選択させる、請求項１に記載の半導体装置。

【請求項3】

前記ＳＲＡＭ回路は、
前記第１方向に延在する第２ビット線対と、
前記第２ビット線対および前記第１ワード線と電気的に接続される第２メモリセルと、
前記第２メモリセルに動作電圧を供給する第２電源線と、
前記第２電源線に供給する前記動作電圧として、前記外部電源電圧または前記低減電圧の一方を選択する第３電源電圧選択回路とを含み、
前記内部コントローラは、前記テストモード時に前記第１メモリセルから前記テストデータを読み出す場合に、前記第２電源線に供給する電圧として前記第３電源電圧選択回路に前記低減電圧を選択させる、請求項２に記載の半導体装置。

【請求項4】

前記電源電圧低減回路は、前記低減電圧として、第１の低減電圧と、前記第１の低減電圧よりも低電圧の第２の低減電圧とを選択可能である、請求項２に記載の半導体装置。

【請求項5】

前記半導体装置は、ＢＩＳＴ（Built-In Self-Test）回路をさらに備え、
前記ＢＩＳＴ回路は、前記テストモード時に前記第１メモリセルに書き込まれたテストデータと、前記テストモード時に前記テストデータの書き込み後に前記第１メモリセルから読み出された前記テストデータとが一致するか否かを判定し、判定結果を出力する、請求項４に記載の半導体装置。

【請求項6】

前記半導体装置は、前記ＢＩＳＴ回路から前記判定結果を受信する主コントローラをさらに備え、
前記主コントローラは、前記半導体装置の使用開始から前記書き込まれたテストデータと前記読み出したテストデータとの間に不一致が生じるまでの経過時間を記録する、請求項５に記載の半導体装置。

【請求項7】

前記主コントローラは、前記低減電圧として前記第１の低減電圧が選択された場合の前記経過時間と、前記低減電圧として前記第２の低減電圧が選択された場合の前記経過時間との違いに基づいて、前記半導体装置の前記ＳＲＡＭ回路の故障時期を予測する、請求項６に記載の半導体装置。

【請求項8】

前記主コントローラは、前記予測した故障時期を前記半導体装置の外部に出力する、請求項７に記載の半導体装置。

【請求項9】

前記電源電圧低減回路は、
前記外部電源電圧を受ける電源ノードと前記低減電圧を出力する出力ノードとの間に接続された第１トランジスタと、
基準電圧を受けるグランドノードと前記出力ノードとの間に接続された第２トランジスタとを含み、
前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも大きい、請求項１に記載の半導体装置。

【請求項10】

前記電源電圧低減回路は、
前記外部電源電圧を受ける電源ノードと前記低減電圧を出力する出力ノードとの間に接続された第１トランジスタと、
基準電圧を受けるグランドノードと前記出力ノードとの間に接続された第２トランジスタと、
前記第２トランジスタと並列に接続された第３トランジスタとを含み、
前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも大きく、前記第３トランジスタの電流駆動能力よりも大きく、
前記第３トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも大きい、請求項４に記載の半導体装置。

【請求項11】

ＳＲＡＭ回路の第１メモリセルに接続された第１ワード線を駆動する第１ワード線ドライバに、駆動電圧として外部電源電圧を低減した第１低減電圧を供給し、前記第１メモリセルに動作電圧を供給する第１電源線に前記外部電源電圧を供給した状態で、前記第１メモリセルに第１テストデータを書き込むステップと、
前記第１ワード線ドライバに駆動電圧として前記外部電源電圧を供給し、前記第１電源線に前記第１低減電圧を供給した状態で、前記書き込んだ第１テストデータを前記第１メモリセルから読み出すステップと、
前記書き込んだ第１テストデータと前記読み込んだ第１テストデータとが一致するか否かを判定するステップとを備える、ＳＲＡＭ回路のテスト方法。

【請求項12】

前記第１ワード線ドライバに駆動電圧として前記外部電源電圧を低減した前記第１低減電圧よりも低い第２低減電圧を供給し、前記第１電源線に前記外部電源電圧を供給した状態で、前記第１メモリセルに第２テストデータを書き込むステップと、
前記第１ワード線ドライバに駆動電圧として前記外部電源電圧を供給し、前記第１電源線に前記第２低減電圧を供給した状態で、前記書き込んだ第２テストデータを前記第１メモリセルから読み出すステップと、
前記書き込んだ第２テストデータと前記読み込んだ第２テストデータとが一致するか否かを判定するステップと、
前記ＳＲＡＭ回路の使用開始から前記第１テストデータおよび前記第２テストデータの各々に不一致が生じるまでの経過時間を計測するステップと、
前記計測した経過時間に基づいて、前記ＳＲＡＭ回路の故障時期を予測するステップとを備える、請求項１１に記載のＳＲＡＭ回路のテスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置およびＳＲＡＭ回路のテスト方法に関し、たとえば、ＳＲＡＭ（Static Random Access Memory）の寿命を予測する技術に関する。

【背景技術】

【0002】

半導体装置が故障する前に、半導体装置が故障する可能性があることをユーザに通知する技術に関して、たとえば、特開２０１７－１７３２４２号公報（特許文献１）が知られている。

【0003】

具体的に、この文献に開示された半導体装置は、機能ユニットと、寿命予測回路とを備える。機能ユニットの１つは、中央処理回路である。寿命予測回路は、半導体装置の電源電圧を低下させて機能ユニットについてのテストを実行することによって、機能ユニットの劣化度を取得する。寿命予測回路は、劣化度が予め定められた閾値を超える場合に、半導体装置の寿命が近いことをユーザに通知する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１７－１７３２４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記の特開２０１７－１７３２４２号公報（特許文献１）に開示された技術の場合、劣化予測テストを実行するときには半導体装置全体の電源電圧を低下する必要がある。このため、劣化予測テストは半導体装置のパワーオン時のみしか実行できず、ユーザの使用中に半導体装置の劣化度をテストできない。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施形態の半導体装置に搭載されたＳＲＡＭ回路は、電源電圧低減回路と、第１電源電圧選択回路と、第２電源電圧選択回路とを備える。電源電圧低減回路は、外部電源電圧を低減させた低減電圧を生成する。第１電源電圧選択回路は、ワード線ドライバに供給する駆動電圧として外部電源電圧および低減電圧の一方を選択する。第２電源電圧選択回路は、メモリセルに動作電圧を供給する電源線の電圧として外部電源電圧および低減電圧の一方を選択する。

【発明の効果】

【0008】

上記の実施形態によれば、ユーザの使用中に半導体装置に搭載されたＳＲＡＭ回路の劣化度をテストできる。

【図面の簡単な説明】

【0009】

【図1】ＳＲＡＭ回路の全体構成を概略的に示す図である。

【図2】動作モードに応じたワード線ＷＬおよび電源線ＰＬの電位を表形式でまとめた図である。

【図3】データ読み出し時に電源線に低減電圧を与える効果について説明するための図である。

【図4】データ書き込み時にワード線に低減電圧を与える効果について説明するための図である。

【図5】図１の電源電圧低減回路および電源電圧選択回路の回路構成の一例を示す回路図である。

【図6】第１の実施形態の半導体装置の全体構成を示すブロック図である。

【図7】パワーオン診断の手順を示すフローチャートである。

【図8】ランタイム診断の手順を示すフローチャートである。

【図9A】図８の劣化予測テストの実施手順の一例を説明するための図である。

【図9B】図８の劣化予測テストの実施手順の一例を説明するための図である。

【図9C】図８の劣化予測テストの実施手順の一例を説明するための図である。

【図9D】図８の劣化予測テストの実施手順の一例を説明するための図である。

【図10】第１の実施形態の効果を説明するための図である。

【図11】第２の実施形態のＳＲＡＭ回路１００Ａにおいて、電源電圧低減回路の構成の一例を示す図である。

【図12】テストモード信号ＴＭ１，ＴＭ２に応じた低減電圧大きさを説明するための図である。

【図13】第２の実施形態の半導体装置の全体構成を示すブロック図である。

【図14】第２の実施形態において、ランタイム診断の手順を示すフローチャートである。

【図15】ＳＲＡＭ回路の故障時期の予測方法について説明するための図である。

【図16】図１３の半導体装置において、主コントローラが故障時刻を予測する手順を示すフローチャートである。

【発明を実施するための形態】

【0010】

以下、ＳＲＡＭの劣化予測に関する各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。

【0011】

＜第１の実施形態＞
［ＳＲＡＭの概略構成］
図１は、ＳＲＡＭ回路の全体構成を概略的に示す図である。本明細書では、ＳＲＡＭ回路をＳＲＡＭマクロ（MACRO）とも称する。

【0012】

図１に示すように、ＳＲＡＭ回路１００は、メモリセルＭＣが行列状に配列されたメモリセルアレイ１０を備える。図１の例では、（ｎ＋１）行、（ｍ＋１）列のメモリセルＭＣが設けられている。以下、メモリセルアレイ１０の行方向をＸ方向とも称し、メモリセルアレイ１０の列方向をＹ方向とも称する。各メモリセルＭＣの詳細な構成については、図３を参照して後述する。

【0013】

メモリセルアレイ１０の行に対応してワード線ＷＬ０～ＷＬｎが設けられる。ワード線ＷＬ０～ＷＬｎは、対応する行の各メモリセルＭＣに電気的に接続される。メモリセルアレイ１０の列に対応してビット線対ＢＬ０，／ＢＬ０～ＢＬｍ，／ＢＬｍが設けられる。ビット線対ＢＬ０，／ＢＬ０～ＢＬｍ，／ＢＬｍの各々は、対応する列の各メモリセルＭＣに電気的に接続される。さらに、メモリセルアレイ１０の列に対応して電源線ＰＬ０～ＰＬｍが設けられる。電源線ＰＬ０～ＰＬｍの各々は、対応する列の各メモリセルＭＣに動作電圧を供給する。なお、後述するように、動作電圧として、外部電源電圧ＶＤＤと、外部電源電圧ＶＤＤを低下させた低減電圧ＶＤＤ－αとを選択的に供給できる。

【0014】

以下の説明において、ワード線ＷＬ０～ＷＬｎについて、総称する場合または任意の１つを示す場合にワード線ＷＬと記載する。ビット線対ＢＬ０，／ＢＬ０～ＢＬｍ，／ＢＬｍについて、総称する場合または任意の１対を示す場合にビット線対ＢＬ，／ＢＬと記載する。電源線ＰＬ０～ＰＬｍについて、総称する場合または任意の１つを示す場合に電源線ＰＬと記載する。

【0015】

ＳＲＡＭ回路１００は、上記のワード線ＷＬを制御するために、行デコーダ（ROW DECODER）２１と、ワード線ドライバＷＤ０～ＷＤｎとを備える。行デコーダ２１は、行アドレス信号ＲＡに従って行選択信号を生成する。ワード線ドライバＷＤ０～ＷＤｎの各々は、行選択信号に従って、ワード線ＷＬ０～ＷＬｎのうちそれぞれ対応するワード線を電源電圧に駆動する。ワード線ドライバＷＤ０～ＷＤｎは、電源線２５に接続されることによって電源電圧の供給を受ける。後述するように、ワード線ドライバＷＤ０～ＷＤｎに供給される電源電圧も、外部電源電圧ＶＤＤと、外部電源電圧ＶＤＤを低下させた低減電圧ＶＤＤ－αとを選択できる。なお、以下の説明において、ワード線ドライバＷＤ０～ＷＤｎについて、総称する場合または任意の１つを示す場合にワード線ドライバＷＤと記載する。

【0016】

さらに、ＳＲＡＭ回路１００は、列デコーダ（COLUMN DECODER）２２と、書き込み回路（WRITE CIRCUIT）２３と、読み出し回路（READ CIRCUIT）２４とを備える。これらは、上記のビット線対ＢＬ，／ＢＬの電圧を制御するために設けられる。具体的に、列デコーダ２２は、列アドレス信号ＣＡに従ってメモリセルアレイ１０の列を選択する。通常、複数列が一度に選択される。そして、列デコーダ２２は、データ書き込み時に選択列のビット線対ＢＬ，／ＢＬと書き込み回路２３とを電気的に接続する。列デコーダ２２は、データ読み出し時に選択列のビット線対ＢＬ，／ＢＬと読み出し回路２４とを電気的に接続する。

【0017】

書き込み回路２３は、入力バッファおよび書き込みドライブ回路を含み、データ書き込み時、外部からの書き込みデータＤＩに従って内部書き込みデータを生成する。書き込みドライブ回路は、内部書き込みデータに従って、選択列のビット線対ＢＬ，／ＢＬの一方をＨ（High）レベルに駆動し、他方をＬ（Low）レベルに駆動する。読み出し回路２４は、センスアンプ回路および出力バッファを含む。データ読み出し時、センスアンプは、選択列のビット線対ＢＬ，／ＢＬに生じた電位差を検知して増幅する。出力バッファは、センスアンプによって検知し増幅された電位差に基づいて外部読み出しデータＤＯを生成する。

【0018】

さらに、ＳＲＡＭ回路１００は、電源電圧低減回路（VDD REDN.）３０～３２と、電源電圧選択回路（VDD SELECT）３４＿０～３４＿ｍおよび３５とを備える。これらの回路はテストモード時に使用される。

【0019】

電源電圧低減回路３０～３２の各々は、外部から供給された外部電源電圧ＶＤＤを低減させた低減電圧ＶＤＤ－αを生成し、生成した低減電圧ＶＤＤ－αを電圧供給線３３に出力する。図１の例では、電源電圧低減回路３０～３２および電圧供給線３３は、メモリセルアレイ１０と行デコーダ２１との間にＹ方向に沿って配置される。電圧供給線３３は、さらに、メモリセルアレイ１０と列デコーダ２２との間にＸ方向に沿って配置される。Ｙ方向の両端の電源電圧低減回路３０，３２は、テストモード時に常に動作する。電源電圧低減回路３１は、テストモード時に選択的に動作する。電源電圧低減回路３１は、図１では代表的に１個のみ示されているが、実際には電源電圧低減回路３０と３２との間に複数個設けられている。

【0020】

電源電圧選択回路３４＿１～３４＿ｍは、メモリセルアレイ１０と列デコーダ２２との間に、メモリセルアレイ１０の列ごとに個別に配置される。以下の説明において、電源電圧選択回路３４＿１～３４＿ｍを総称する場合または任意の１つを示す場合に、電源電圧選択回路３４と記載する。各電源電圧選択回路３４は、外部電源電圧ＶＤＤと電圧供給線３３から供給された低減電圧ＶＤＤ－αとのうち一方を電源電圧として選択する。各電源電圧選択回路３４の各々は、選択した電源電圧を対応する電源線ＰＬに供給する。ここで、各電源電圧選択回路３４は、テストモードかつデータ読み出しモード時に、対応する列のメモリセルＭＣに対して低減電圧ＶＤＤ－αを選択する。電源電圧選択回路３４は、その他の場合に外部電源電圧ＶＤＤを選択する。

【0021】

電源電圧選択回路３５は、メモリセルアレイ１０と行デコーダ２１との間に配置される。図１では、代表的に１個のみ示されているが、実際にはＹ方向に複数個配列される。また、図１に示すように、電源電圧選択回路３５は、電源電圧選択回路３４に対してＸ方向に隣接して配置される。電源電圧選択回路３５は、外部電源電圧ＶＤＤと電圧供給線３３から供給された低減電圧ＶＤＤ－αとのうち一方を電源電圧として選択する。電源電圧選択回路３５は、選択した電源電圧をワード線ドライバＷＤ用の電源線２５に供給する。これにより、行デコーダ２１によって選択された行のワード線ＷＬには選択された電源電圧（すなわち、ＶＤＤまたはＶＤＤ－α）が供給される。ここで、電源電圧選択回路３５は、テストモードかつデータ書き込みモード時に、電源電圧として低減電圧ＶＤＤ－αを選択する。電源電圧選択回路３５は、その他の場合に外部電源電圧ＶＤＤを選択する。

【0022】

さらに、ＳＲＡＭ回路１００は、上記の各構成要素を全体的に制御するコントローラ（）２０を備える。コントローラ２０は、ＳＲＡＭ回路１００の外部から制御信号としてアドレス信号ＡＤ、書き込みイネーブル信号ＷＥ、およびテストモード信号ＴＭとを受ける。コントローラ２０は、アドレス信号ＡＤから行アドレス信号ＲＡおよび列アドレス信号ＣＡを生成する。書き込みイネーブル信号ＷＥがアサートされているときデータ書き込みモードであり、書き込みイネーブル信号ＷＥがネゲートされているときデータ読み出しモードである。また、テストモード信号ＴＭがアサートされているときテストモードであり、テストモード信号ＴＭがネゲートされているとき通常モードである。

【0023】

図２は、動作モードに応じたワード線ＷＬおよび電源線ＰＬの電位を表形式でまとめた図である。図１を参照して説明したように、モード（MODE）には、ノーマル（NORMAL）モードとテスト（TEST）モードとがある。また、ＲＡＭの動作（OPERATION）にはデータ書き込み（WRITE）とデータ読み出し（READ）とがある。

【0024】

図２に示すように、ノーマルモードでは、ワード線電位（WL POTENTIAL）および電源線電位（PL POTENTIAL）のいずれも外部電源電位ＶＤＤである。テストモードかつデータ書き込み動作時には、選択行のワード線電位が低減電位ＶＤＤ－αに設定される。この場合、メモリセルＭＣ用の電源線電位は外部電源電位ＶＤＤのままである。テストモードかつデータ読み出し動作時には、メモリセルＭＣ用の電源線電位が低減電位ＶＤＤ－αに設定される。この場合、ワード線電位は外部電源電位ＶＤＤのままである。なお、以下の説明では、特に区別を要しない場合には、電位と電圧（基準電位に対する電位差）とを同一視する。

【0025】

次に、上記の低減電圧ＶＤＤ－αを電源線ＰＬおよびワード線ＷＬに与えることによる効果について説明する。以下では、まず図３を参照して、ＳＲＡＭのメモリセルの構成と基本的な動作について簡単に説明し、その後、低減電圧ＶＤＤ－αを与える効果について説明する。以下に詳しく説明するように、低減電圧ＶＤＤ－αを与えることによって、ＳＲＭＭのメモリセルＭＣの動作マージンを厳しく（すなわち、小さく）する効果がある。

【0026】

［ＳＲＡＭのメモリセルの構成および基本的な動作］
図３を参照して、メモリセルＭＣ０は、２個のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータからなるラッチ回路を基本構成とする。さらに、メモリセルＭＣ０は、ラッチ回路に接続される２個のＮＭＯＳ（N-channel MOS）のアクセストランジスタ４５，４６を含む。他のメモリセルＭＣも同じ構成を有している。

【0027】

ラッチ回路は、第１のＣＭＯＳインバータおよび第２のＣＭＯＳインバータによって構成される。第１のＣＭＯＳインバータは、電源線ＰＬ０とグランドＶＳＳとの間に直列に接続されたＰＭＯＳ（P-channel MOS）の負荷トランジスタ４１およびＮＭＯＳの駆動トランジスタ４３を含む。第２のＣＭＯＳインバータは、電源線ＰＬ０とグランドＶＳＳとの間に直列に接続されたＰＭＯＳの負荷トランジスタ４２およびＮＭＯＳの駆動トランジスタ４４を含む。負荷トランジスタ４１および駆動トランジスタ４３の接続ノード４７は、負荷トランジスタ４２および駆動トランジスタ４４のゲートに接続される。負荷トランジスタ４２および駆動トランジスタ４４の接続ノード４８は、負荷トランジスタ４１および駆動トランジスタ４３のゲートに接続される。

【0028】

アクセストランジスタ４５は、接続ノード４７とビット線ＢＬ０（TRUE）との間に接続される。アクセストランジスタ４６は、接続ノード４８とビット線／ＢＬ０（BAR）との間に接続される。アクセストランジスタ４５，４６のゲートは、共通のワード線ＷＬに接続される。

【0029】

メモリセルＭＣ０は、接続ノード４７，４８に相補となる電圧（一方がＨレベルで他方がＬレベルとなる電圧）を保持する。以下、書き込み動作の手順を簡単に説明する。たとえば、接続ノード４７にＨレベルの電圧を保持させ、接続ノード４８にＬレベルの電圧を保持させる場合について説明する。この場合、最初に、ビット線ＢＬ０の電圧をＨレベルに設定し、ビット線／ＢＬ０の電圧をＬレベルに設定する。次に、ワード線ＷＬの電圧をＬレベルからＨレベルに変化させた状態を所定時間保持することによって、接続ノード４７の電圧はＨレベルに変化し、接続ノード４８の電圧はＬレベルに変化する。

【0030】

次に、読み出し動作の手順を簡単に説明する。接続ノード４７の電圧はＨレベルに予め設定され、接続ノード４８の電圧はＬレベルに予め設定されているとする。最初に、ビット線対ＢＬ０，／ＢＬ０を電源電圧にプリチャージ（VDD PRECHARGED）する。その後、ワード線ＷＬの電圧をＬレベルからＨレベルに変化させると、Ｈレベルの電圧を保持している接続ノード４７に接続されたビット線ＢＬの電圧は変化しないのに対して、Ｌレベルの電圧を保持している接続ノード４８に接続されたビット線／ＢＬ０の電圧は低下する。このビット線ＢＬ０，／ＢＬ０間の電圧差を読み出し回路２４に設けられた図示しないセンスアンプによって増幅することによって、メモリセルＭＣに保持されたデータを読み出すことができる。

【0031】

［データ読み出し時に電源線に低減電圧ＶＤＤ－αを与える効果］
次に、テストモード（テストモード信号ＴＭ＝Ｈレベル）かつデータ読み出し時（書き込みイネーブル信号ＷＥ＝Ｌレベル）に、電源線ＰＬに低減電圧ＶＤＤ－αを与える効果について説明する。ワード線ＷＬの電圧は外部電源電圧ＶＤＤから下げない。

【0032】

図３は、データ読み出し時に電源線に低減電圧を与える効果について説明するための図である。図３には、選択行である同一のワード線ＷＬに接続された２個のメモリセルＭＣ０，ＭＣ１が示されている。メモリセルＭＣ０は選択列（SELECTED COLUMN）のメモリセルであり、メモリセルＭＣ１は非選択列（DESELECTED COLUMN）のメモリセルである。メモリセルＭＣ０，ＭＣ１の各々において、接続ノード４７にＨレベルの電圧が保持され、接続ノード４８にＬレベルの電圧が保持されている。

【0033】

テストモード（ＴＭ＝Ｈ）かつデータ読み出し時（ＷＥ＝Ｌ）の場合、電源線ＰＬ０，ＰＬ１の電圧が外部電源電圧ＶＤＤから低減電圧ＶＤＤ－αに低減される。この場合、メモリセルＭＣ０，ＭＣ１において、接続ノード４８がＬレベルであるために、負荷トランジスタ４１がオン状態になる。この結果、図３において太線で示す接続ノード４７を含む配線部分の電圧が低減電圧ＶＤＤ－αになる。

【0034】

データ読み出し時には、まず、ビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１が外部電源電圧ＶＤＤにプリチャージされる。その後、ワード線ＷＬに外部電源電圧ＶＤＤが印加される。これにより、メモリセルＭＣ０，ＭＣ１の各々において、アクセストランジスタ４５，４６が導通状態に切り替わる。

【0035】

このとき、選択列のメモリセルＭＣ０では、接続ノード４７の電圧が低減電圧ＶＤＤ－αであるために駆動トランジスタ４４が十分にオン状態にならない場合がある。この場合、ビット線／ＢＬ０から駆動トランジスタ４４を通ってグランドＶＳＳに流れる放電電流４９が制限される。この結果、ビット線／ＢＬ０の放電（DISCHARGED）が不十分になり、ビット線対ＢＬ０，／ＢＬ０の電圧差が十分でない場合には、読み出し回路２４による検出に誤りが生じる可能性がある。すなわち、低減電圧ＶＤＤ－αを電源線ＰＬ０に与えることによって、選択列のメモリセルＭＣ０の読み出しマージンを若干厳しくできる。

【0036】

非選択列のメモリセルＭＣ１においても同様である。具体的に、接続ノード４７の電圧が低減電圧ＶＤＤ－αであるために駆動トランジスタ４４が十分にオン状態にならずに、ビット線／ＢＬ０の放電が制限される場合がある。この場合、接続ノード４８の電圧はプリチャージ電圧ＶＤＤからほとんど低下しない。結果として、負荷トランジスタ４１が非導通状態に切り替わり、駆動トランジスタ４３が導通状態に切り替わることにより、非選択列のメモリセルＭＣ１の記憶データが反転する。すなわち、低減電圧ＶＤＤ－αを電源線ＰＬ０に与えることによって、非選択列のメモリセルＭＣ１のスタティックノイズマージンを若干厳しくできる。

【0037】

詳しくは後述するように、上記のように動作マージンを厳しくした状態で読み出しテストを行う。読み出しテストでは、既に書き込まれたデータが正しく読み出されるか、さらに非選択列のメモリセルＭＣにおいてデータ反転が起こらないかがテストされる。これにより、現時点で正常なメモリセルであっても、将来的に故障が起こるか否かの劣化予測テストが実施できる。

【0038】

［データ書き込み時にワード線に低減電圧ＶＤＤ－αを与える効果］
次に、テストモード（テストモード信号ＴＭ＝Ｈレベル）かつデータ書き込み時（書き込みイネーブル信号ＷＥ＝Ｈレベル）に、ワード線ＷＬに低減電圧ＶＤＤ－αを与える効果について説明する。電源線ＰＬの電圧は外部電源電圧ＶＤＤから下げない。

【0039】

図４は、データ書き込み時にワード線に低減電圧を与える効果について説明するための図である。図４には、選択行であるワード線ＷＬに接続されたメモリセルＭＣ０が示されている。メモリセルＭＣ０は選択列のメモリセルである。非選択列のメモリセルはテストには関係しない。

【0040】

データ書き込み前のメモリセルＭＣ０において、接続ノード４７にＨレベルの電圧が保持され、接続ノード４８にＬレベルの電圧が保持されている。保持データの論理値と逆の論理値をメモリセルＭＣ０に書き込むために、ビット線ＢＬ０がＬレベル（ＶＳＳ）に設定され、ビット線／ＢＬ０がＨレベル（ＶＤＤ）に設定される。この状態で、ワード線ＷＬにＨレベルの電圧が供給される。テストモード（ＴＭ＝Ｈ）かつデータ書き込み時（ＷＥ＝Ｈ）の場合、ワード線ＷＬの電圧は低減電圧ＶＤＤ－αであるので、アクセストランジスタ４５が十分にオン状態にならない場合がある。この場合、接続ノード４７からアクセストランジスタ４５を通ってビット線ＢＬ０に流れ込む放電電流５０が制限される。結果として、接続ノード４８の電圧が電源電圧ＶＤＤからほとんど変化せず、記憶データの反転が生じない。すなわち、低減電圧ＶＤＤ－αをワード線ＷＬに与えることによって、選択列のメモリセルＭＣ０の書き込みマージンを若干厳しくできる。

【0041】

詳しくは後述するように、上記のように書き込みマージンを厳しくした状態で書き込みテストを行う。書き込みテストでは、メモリセルＭＣ書き込んだデータを読み出すことによってデータが正しく書き込まれているか否かがテストされる。これにより、現時点で正常なメモリセルであっても、将来的に故障が起こるか否かの劣化予測テストが実施できる。

【0042】

［電源電圧低減回路および電源電圧選択回路の一例］
図５は、図１の電源電圧低減回路および電源電圧選択回路の回路構成の一例を示す回路図である。以下、図５を参照して、図１の電源電圧低減回路３０～３２および電源電圧選択回路３４，３５の回路構成の一例について説明する。

【0043】

なお、図５では、電源線ＰＬ０に接続される電源電圧選択回路３４を代表的に示しているが、他の電源線ＰＬに接続される電源電圧選択回路３４の構成も同様である。また、図５では、図１のコントローラ２０のうち、電源電圧低減回路３０～３２および電源電圧選択回路３４，３５の制御に関係する部分の回路構成が示されている。具体的に、コントローラ２０は、フリップフロップ（ＦＦ）８０、インバータ８１～８７、ＮＯＲ回路８８，８９、およびＮＡＮＤ回路９０を含む。これらの論理回路の構成は一例であって、同様の機能を奏する他の構成であってもよい。

【0044】

図５に示すように、電源電圧低減回路３０～３２の各々は、互いに直列に接続されたＰＭＯＳトランジスタ６０，６１を含む。ＰＭＯＳトランジスタ６０は、外部電源電圧ＶＤＤが与えられる電源ノード（以下、ＶＤＤノードと称する）と電圧供給線３３との間に接続される。ＰＭＯＳトランジスタ６１は、基準電圧ＶＳＳが与えられるグランドと電圧供給線３３との間に接続される。

【0045】

ここで、ＰＭＯＳトランジスタ６０の電流供給能力は大きく、ＰＭＯＳトランジスタ６１の電流供給能力は小さい。たとえば、ＰＭＯＳトランジスタ６０のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ幅は、ＰＭＯＳトランジスタ６１の比Ｗ／Ｌよりも大きく形成される。この電流供給能力の違いにより、ＰＭＯＳトランジスタ６０，６１が両方ともオンのとき、電圧供給線３３には外部電源電圧ＶＤＤよりも低い電圧である低減電圧ＶＤＤ－αが供給される。

【0046】

電源電圧低減回路３０，３２の場合、ＰＭＯＳトランジスタ６０のゲートには基準電圧ＶＳＳが入力され、ＰＭＯＳトランジスタ６１のゲートは信号線６６に接続される。信号線６６には、インバータ８２，８３，８４を介してテストモード信号ＴＭが供給される。したがって、非テストモード時（ＴＭ＝Ｌレベル）には、ＰＭＯＳトランジスタ６０はオン状態になり、ＰＭＯＳトランジスタ６１はオフ状態になる。この場合、電源電圧低減回路３０，３２は、外部電源電圧ＶＤＤを電圧供給線３３に供給する。一方、テストモード時（ＴＭ＝Ｈレベル）には、ＰＭＯＳトランジスタ６０，６１は共にオン状態になる。この場合、電源電圧低減回路３０，３２は、低減電圧ＶＤＤ－αを電圧供給線３３に供給する。

【0047】

電源電圧低減回路３１の場合、ＰＭＯＳトランジスタ６０，６１の各ゲートは信号線６７に接続される。信号線６７には、テストモード信号ＴＭをインバータ８２により反転した信号と、制御信号ＣＮＴＬ１をインバータ８５により反転した信号とのＯＲ演算結果が入力される。図５の場合、ＯＲ演算はＮＯＲ回路８９とインバータ８７との直列接続によって実現される。したがって、テストモード（ＴＭ＝Ｈレベル）かつ制御信号ＣＮＴＬ１がＨレベルのとき、ＰＭＯＳトランジスタ６０，６１はオン状態になる。このように、電源電圧低減回路３１は、テストモード時（ＴＭ＝Ｈレベル）に、制御信号ＣＮＴＬ１に応じて一時的に低減電圧ＶＤＤ－αを生成するように制御される。その他の場合、電源電圧低減回路３１は電圧供給を行わない。

【0048】

電源電圧選択回路３４は、ＰＭＯＳトランジスタ７５，７６と、インバータ７７とを含む。ＰＭＯＳトランジスタ７５は、ＶＤＤノードと電源線ＰＬ０との間に接続される。ＰＭＯＳトランジスタ７６は、電圧供給線３３と電源線ＰＬ０との間に接続される。ＰＭＯＳトランジスタ７５のゲートには、フリップフロップ（ＦＦ）８０およびインバータ８１を介して書き込みイネーブル信号ＷＥが入力される。ＰＭＯＳトランジスタ７６のゲートには、フリップフロップ８０およびインバータ８１，７７を介して書き込みイネーブル信号ＷＥが入力される。

【0049】

上記の接続によれば、書き込み動作時（ＷＥ＝Ｈレベル）には、ＰＭＯＳトランジスタ７５がオン状態になり、ＰＭＯＳトランジスタ７６がオフ状態になる。したがって、電源線ＰＬ０には、外部電源電圧ＶＤＤが供給される。一方、読み出し動作時（ＷＥ＝Ｌレベル）には、ＰＭＯＳトランジスタ７５がオフ状態になり、ＰＭＯＳトランジスタ７６がオン状態になる。したがって、電源線ＰＬ０には電圧供給線３３の電圧が供給される。電圧供給線３３の電圧は、テストモード時（ＴＭ＝Ｈレベル）には低減電圧ＶＤＤ－αであり、非テストモード時（ＴＭ＝Ｌレベル）には外部電源電圧ＶＤＤである。

【0050】

電源電圧選択回路３５は、ＰＭＯＳトランジスタ７０，７１と、ＮＡＮＤ回路７２，７３と、インバータ７４とを含む。ＰＭＯＳトランジスタ７０は、ＶＤＤノードとワード線ドライバＷＤ０用の電源線２５との間に接続される。ＰＭＯＳトランジスタ７１は、電圧供給線３３と電源線２５との間に接続される。ＰＭＯＳトランジスタ７０のゲートには、信号線６８の論理レベルと信号線６９の論理レベルとのＮＡＮＤ演算結果が入力される。ＰＭＯＳトランジスタ７１のゲートには、信号線６８の論理レベルをインバータ７４で反転させた値と、信号線６９の論理レベルとのＮＡＮＤ演算結果が入力される。信号線６８には、テストモード信号ＴＭと書き込みイネーブル信号ＷＥとのＮＡＮＤ演算結果と、制御信号ＣＮＴＬ１をインバータ８５で反転させた値とのＯＲ演算結果が入力される。この場合のＯＲ演算は、ＮＯＲ回路８８とインバータ８６との直列接続によって実現される。信号線６９には、制御信号ＣＮＴＬ２が入力される。

【0051】

上記の接続によれば、制御信号ＣＮＴＬ２がＬレベルのときには、ＰＭＯＳトランジスタ７０，７１は共にオフ状態になるので、電源線２５には電源電圧が供給されない。一方、制御信号ＣＮＴＬ２がＨレベルのときには、次のように制御される。

【0052】

(i)制御信号ＣＮＴＬ１、テストモード信号ＴＭ、および書き込みイネーブル信号ＷＥがいずれもＨレベルの場合について。この場合、ＰＭＯＳトランジスタ７０はオフ状態になり、ＰＭＯＳトランジスタ７１はオン状態になる。したがって、ワード線ドライバＷＤ０用の電源線２５には、電圧供給線３３から低減電圧ＶＤＤ－αが供給される。

【0053】

(ii)制御信号ＣＮＴＬ１がＨレベルであり、テストモード信号ＴＭおよび書き込みイネーブル信号ＷＥの少なくとも一方がＬレベルの場合について。この場合、ＰＭＯＳトランジスタ７０はオン状態になり、ＰＭＯＳトランジスタ７１はオフ状態になる。したがって、ワード線ドライバＷＤ０用の電源線２５には、外部電源電圧ＶＤＤが供給される。

【0054】

(iii)制御信号ＣＮＴＬ１がＬレベルの場合について。この場合、ＰＭＯＳトランジスタ７０はオン状態になり、ＰＭＯＳトランジスタ７１はオフ状態になる。したがって、ワード線ドライバＷＤ０用の電源線２５には、外部電源電圧ＶＤＤが供給される。

【0055】

上記では簡単のために１個のテストモード信号ＴＭを用いているが、メモリセルアレイ１０の領域ごとに異なるテストモード信号ＴＭを用いてもよい。これにより、ＳＲＡＭ回路１００を動作させながら、特定の領域だけ低減電圧ＶＤＤ－αを与えることができる。

【0056】

［劣化予測テスト］
次に、上述した電源電圧低減回路３０～３２および電源電圧選択回路３４，３５を用いて、ＳＲＡＭ回路の劣化予測テストを行う方法について説明する。

【0057】

図６は、第１の実施形態の半導体装置の全体構成を示すブロック図である。図６を参照して、半導体装置（SEMICONDUCTOR DEVICE）１１０は、ＳＲＡＭ回路１００と、フィールド・メモリＢＩＳＴ（FIELD MEMORY BIST）回路１０２とを備える。

【0058】

ＳＲＡＭ回路１００は、図１～図５を参照して説明したように、動作マージンをより厳しくするための電源電圧低減回路３０～３２および電源電圧選択回路３４，３５を含む。以下、これらの回路をテスト回路（TEST CIRCUIT）１０１と総称する。ＳＲＡＭ回路１００は、従来のＳＲＡＭ回路にテスト回路１０１を追加したものであるが、テスト回路１０１の内蔵による面積オーバーヘッドの増加は殆ど無い。また、劣化予測テストのために、ＳＲＡＭ回路１００に供給する電源電圧を低減する必要はなく、モード変更のみで局所的に電源電圧を低減できる。

【0059】

ＢＩＳＴとは、組み込み自己テスト（Built-In Self-Test）の頭字語である。ＢＩＳＴ回路は、テストパターン発生回路とテスト結果の評価回路とを内部に含む。特に、フィールド・メモリＢＩＳＴ回路１０２は、メモリのパワーオン診断（POWER-ON DIAGNOSTICS）に加えてランタイム診断（RUNTIME DIAGNOSTICS）も可能である。パワーオン診断は、ユーザによる半導体装置１１０の使用開始時に異常をその場で検知するものである。ランタイム診断は、半導体装置１１０を動作させたまま異常をその場で検知するものである。

【0060】

図７は、パワーオン診断の手順を示すフローチャートである。まず、フィールド・メモリＢＩＳＴ回路１０２は、たとえば、マーチングテスト（MARCHING TEST）などの既存の通常テスト（NORMAL TEST）を実施する（Ｓ１０１）。通常テストの場合、フィールド・メモリＢＩＳＴ回路１０２は、テストモード信号ＴＭをＬレベル（ネゲート）に設定する。これにより、各電源線ＰＬおよびワード線ＷＬには、ユーザが通常使用する外部電源電圧ＶＤＤが供給される。アドレスの総数をＮとすると、マーチングテストでは、１２Ｎのメモリアクセス回数（書き込みおよび読み出しの回数）が必要になる。

【0061】

次に、フィールド・メモリＢＩＳＴ回路１０２は、通常テストの結果が合格（PASS）か不合格（FAIL）かを判定する（Ｓ１０２）。通常テスト結果が不合格の場合（Ｓ１０２でＦＡＩＬ）、フィールド・メモリＢＩＳＴ回路１０２は、ユーザに警告（WARNING）を通知する（Ｓ１０３）。この場合、半導体装置１１０のＳＲＡＭ回路１００は故障しているために使用できない。

【0062】

図８は、ランタイム診断の手順を示すフローチャートである。まず、フィールド・メモリＢＩＳＴ回路１０２は、たとえば、マーチングテストなどの既存の通常テストを実施する（Ｓ２０１）。通常テストの場合、フィールド・メモリＢＩＳＴ回路１０２は、テストモード信号ＴＭをＬレベル（ネゲート）に設定する。

【0063】

次に、フィールド・メモリＢＩＳＴ回路１０２は、通常テストの結果が合格か不合格かを判定する（Ｓ２０２）。通常テストの結果が不合格の場合（Ｓ２０２でＦＡＩＬ）、フィールド・メモリＢＩＳＴ回路１０２は、ユーザに警告を通知し（Ｓ２０３）、処理を終了する。この場合、半導体装置１１０のＳＲＡＭ回路１００は故障しているので、これ以上半導体装置１１０を動作させることはできない。

【0064】

一方、通常テストの結果が合格の場合（Ｓ２０２でＰＡＳＳ）、フィールド・メモリＢＩＳＴ回路１０２は、劣化予測テスト（DETERIORATION PREDICTION TEST）を実施する（Ｓ２０４）。劣化予測テストの場合、フィールド・メモリＢＩＳＴ回路１０２は、テストモード信号ＴＭをＨレベル（アサート）に設定する。これにより、テスト領域のワード線ＷＬまたは電源線ＰＬに低減電圧ＶＤＤ－αが供給される。劣化予測テストでは、たとえば、チェッカーボード（CHECKER BOARD）テストが実施される。劣化予測テストの詳細な手順については、図９Ａ～図９Ｄを参照して後述する。

【0065】

その次に、フィールド・メモリＢＩＳＴ回路１０２は、劣化予測テストの結果が合格か不合格かを判定する（Ｓ２０５）。劣化予測テストの結果が不合格の場合（Ｓ２０５でＦＡＩＬ）、フィールド・メモリＢＩＳＴ回路１０２は、ユーザに警告を通知する（Ｓ２０６）。この場合、現時点で半導体装置１１０のＳＲＡＭ回路１００が故障しているわけではないので、半導体装置１１０の動作を停止させる必要はない。

【0066】

その後、フィールド・メモリＢＩＳＴ回路１０２は、処理を最初のステップＳ２０１に戻し、上記の各ステップを定期的に又は上位システムの要求に応じて繰り返す。

【0067】

図９Ａ～図９Ｄは、図８の劣化予測テストの実施手順の一例を説明するための図である。各図において、列アドレスＣＡ、行アドレスＲＡ、ＳＲＡＭの動作（OPERATION）、書き込みデータ、読み出しデータ、およびテストモードＴＭであるか否かが記載されている。列アドレスＣＡは０から７まであり、行アドレスＲＡは０から２５５まである。したがって、全アドレスの個数Ｎは２０４８である。ＳＲＡＭの動作には、書き込み（WRITE）と読み出し（READ）とがある。書き込みデータ（WRITE DATA）には、“００００”と“１１１１”とが交互に選択される。読み出しデータ（READ DATA）は、ＳＲＡＭ回路１００が正常な場合の期待値（EXPECTATION）である。劣化予測テストの間、テストモード信号ＴＭはＨレベルにアサートされる。

【0068】

まず、図９Ａを参照して、フィールド・メモリＢＩＳＴ回路１０２は、アドレスの順に“００００”と“１１１１”とを交互にメモリセルＭＣに書き込む。次に、図９Ｂを参照して、フィールド・メモリＢＩＳＴ回路１０２は、アドレスの順に各メモリセルＭＣに格納されているデータを読み出す。ここで、列アドレスＣＡ＝０の各行のデータを最後にもう一度読み出している理由は、非選択列の場合の読み出しテストを実行するためである。

【0069】

その次に、図９Ｃを参照して、フィールド・メモリＢＩＳＴ回路１０２は、アドレスの順に“１１１１”と“００００”とを交互にメモリセルＭＣに書き込む。次に、図９Ｄを参照して、フィールド・メモリＢＩＳＴ回路１０２は、アドレスの順に各メモリセルＭＣに格納されているデータを読み出す。ここで、列アドレスＣＡ＝０の各行のデータを最後にもう一度読み出している理由は、非選択列の場合の読み出しテストを実行するためである。

【0070】

このように、劣化予測テストによるＳＲＡＭ回路１００のアクセス回数はほぼ４Ｎである（Ｎはアドレス総数）。したがって、メモリアクセス回数の大幅な増加にはならない。

【0071】

［第１の実施形態の効果］
上記のとおり、第１の実施形態の半導体装置１１０によれば、データ読み出し時に電源線ＰＬに低減電圧ＶＤＤ－αが与えられ、データ書き込み時にワード線ＷＬに低減電圧ＶＤＤ－αが与えられる。これにより、将来的なＳＲＡＭの動作マージンの劣化を予測したテストが可能になる。

【0072】

上記の低減電圧ＶＤＤ－αの供給は、電源電圧を変更するのでなく、局所的に電源電圧を低下させることにより実施される。これにより、製品チップ上での付加的なテスト用電源電圧制御システムの実装および構築が不要になる。また、パワーオン時のみならず、チップの実使用中に将来的なＳＲＡＭ回路の故障を事前に検知できる。

【0073】

図１０は、第１の実施形態の効果を説明するための図である。図１０の縦軸は、ＳＲＡＭ回路が動作可能な最小電源電圧ＶＤＤｍｉｎを表す。図１０の横軸は時間（TIME）を表す。図１０の実線はテストモード信号ＴＭ＝Ｌレベルの場合、すなわち、通常動作の場合を示す。図１０の破線は、テストモード（ＴＭ＝Ｈ）の場合を示す。

【0074】

図１０の実線で示すように、時間の経過とともに動作マージンが劣化するので、ＳＲＡＭ回路が動作可能な最小電源電圧ＶＤＤｍｉｎは上昇する。ユーザが使用する通常の電源電圧Ｖｏが最小電源電圧ＶＤＤｍｉｎに等しくなったとき（時刻Ｔ２）、ＳＲＡＭ回路１００が故障したことを示す。テストモード（ＴＭ＝Ｈ）の場合の特性（破線）は、通常使用（ＴＭ＝Ｌ）の場合の特性（実線）を上方にシフトしたものに相当する。したがって、テストモードでは、時刻Ｔ２の前の時刻Ｔ１に、ユーザが使用する通常の電源電圧Ｖｏが最小電源電圧ＶＤＤｍｉｎに等しくなるので、将来の故障の発生を予測できる。

【0075】

＜第２の実施形態＞
第２の実施形態では、ＳＲＡＭ回路の動作マージンを厳しくさせる度合いを調整する場合について説明する。具体的には、低減電圧ＶＤＤ－αのαを多段階に変化させる。これにより、ＳＲＡＭ回路の不良発生時期の具体的な予測が可能になる。以下、図面を参照して詳しく説明する。

【0076】

［ＳＲＡＭ回路の変更点］
図１１は、第２の実施形態のＳＲＡＭ回路１００Ａにおいて、電源電圧低減回路の構成の一例を示す図である。図１１のＳＲＡＭ回路１００Ａの回路図は、図５の第１の実施形態のＳＲＡＭ回路１００の回路図に対応するものである。

【0077】

具体的に、図１１のＳＲＡＭ回路１００Ａは、電源電圧低減回路３０～３２が電源電圧低減回路３０Ａ～３２Ａに置換されている点で、図５のＳＲＡＭ回路１００回路と異なる。図１１の電源電圧低減回路３０Ａ～３２Ａでは、ＰＭＯＳトランジスタ６１と並列にＰＭＯＳトランジスタ６２が設けられている。ＰＭＯＳトランジスタ６２の電流駆動能力は、ＰＭＯＳトランジスタ６０の電流駆動能力よりも小さいが、ＰＭＯＳトランジスタ６１の電流駆動能力よりも大きい。一例として、ＰＭＯＳトランジスタ６２の電流駆動能力は、ＰＭＯＳトランジスタ６１の電流駆動能力の２倍ある。

【0078】

ここで、電源電圧低減回路３０Ａ，３２Ａの場合、ＰＭＯＳトランジスタ６０のゲートには基準電圧ＶＳＳが入力される。したがって、ＰＭＯＳトランジスタ６０は常時オン状態である。また、ＰＭＯＳトランジスタ６１のゲートは信号線６６に接続される。信号線６６には、インバータ８２，８３，８４を介してテストモード信号ＴＭ１が供給される。また、ＰＭＯＳトランジスタ６２のゲートは信号線６６Ａに接続される。信号線６６Ａには、インバータ９１，９２，９３を介してテストモード信号ＴＭ２が供給される。したがって、テストモード信号ＴＭ１がＨレベルにアサートされているとき、ＰＭＯＳトランジスタ６１はオン状態になる。テストモード信号ＴＭ２がＨレベルにアサートされているとき、ＰＭＯＳトランジスタ６２はオン状態になる。

【0079】

電源電圧低減回路３１Ａの場合、ＰＭＯＳトランジスタ６１のゲートは信号線６７に接続され、ＰＭＯＳトランジスタ６２のゲートは信号線６７Ａに接続される。ＰＭＯＳトランジスタ６０のゲートは、ＰＭＯＳトランジスタ６１，６２のゲート信号のＡＮＤ演算結果が入力される。このＡＮＤ演算は、ＮＡＮＤ回路６３とインバータ６４との直列接続によって実現される。したがって、ＰＭＯＳトランジスタ６０は、ＰＭＯＳトランジスタ６１，６２の少なくとも一方のゲート信号がＬレベルのとき導通する。

【0080】

ここで、上記の信号線６７には、テストモード信号ＴＭ１をインバータ８２により反転した信号と、制御信号ＣＮＴＬ１をインバータ８５により反転した信号とのＯＲ演算結果が入力される。このＯＲ演算はＮＯＲ回路８９とインバータ８７との直列接続によって実現される。したがって、テストモード信号ＴＭ１がＨレベルかつ制御信号ＣＮＴＬ１がＨレベルのとき、ＰＭＯＳトランジスタ６０，６１はオン状態になる。

【0081】

同様に上記の信号線６７Ａには、テストモード信号ＴＭ２をインバータ９１により反転した信号と、制御信号ＣＮＴＬ１をインバータ８５により反転した信号とのＯＲ演算結果が入力される。このＯＲ演算はＮＯＲ回路９５とインバータ９４との直列接続によって実現される。したがって、テストモード信号ＴＭ２がＨレベルかつ制御信号ＣＮＴＬ１がＨレベルのとき、ＰＭＯＳトランジスタ６０，６２はオン状態になる。テストモード信号ＴＭ１，ＴＭ２が両方ともＨレベルかつ制御信号ＣＮＴＬ１がＨレベルのとき、ＰＭＯＳトランジスタ６０，６１，６２は全てオン状態になる。

【0082】

図１１のコントローラ２０Ａは、インバータ９１～９４，９６およびＮＯＲ回路９５，９７が追加されている点で図５のコントローラ２０と異なる。インバータ９１～９４およびＮＯＲ回路９５については既に説明したので、説明を繰り返さない。

【0083】

ＮＡＮＤ回路９０の第１の入力端子には書き込みイネーブル信号ＷＥが入力され、第２の入力端子にはテストモード信号ＴＭ１，ＴＭ２のＯＲ演算結果が入力される。このＯＲ演算は、ＮＯＲ回路９７とインバータ９６との直列接続によって実現される。したがって、制御信号ＣＮＴＬ１および書き込みイネーブル信号ＷＥがＨレベルでありかつテストモード信号ＴＭ１，ＴＭ２の少なくとも一方がＨレベルの場合に、電源線２５に低減電圧ＶＤＤ－αが供給される。この場合、電源電圧選択回路３５のＰＭＯＳトランジスタ７０はオフ状態になり、ＰＭＯＳトランジスタ７１はオン状態になるからである。一方、制御信号ＣＮＴＬ１がＨレベルであり、書き込みイネーブル信号ＷＥがＬレベルの場合又はテストモード信号ＴＭ１，ＴＭ２がいずれもＬレベルの場合、電源線２５に外部電源電圧ＶＤＤが供給される。この場合、電源電圧選択回路３５のＰＭＯＳトランジスタ７０はオン状態になり、ＰＭＯＳトランジスタ７１はオフ状態になるからである。なお、上記の説明において、制御信号ＣＮＴＬ２はＨレベルであると仮定した。

【0084】

図１１のその他の点は図５の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0085】

図１２は、テストモード信号ＴＭ１，ＴＭ２に応じた低減電圧大きさを説明するための図である。図１２を参照して、低減電圧ＶＤＤ－αにおいてαの電圧値はテストモード信号ＴＭ１，ＴＭ２がＨレベルにアサートされているか否かによって変化する。具体的には次のとおりである。

【0086】

(i)テストモード信号ＴＭ１，ＴＭ２が共にＬレベルの場合、図１１のＰＭＯＳトランジスタ６０はオン状態になるが、ＰＭＯＳトランジスタ６１，６２はオフ状態である。したがって、α＝０となり、電圧供給線３３には低減電圧でなく、外部電源電圧ＶＤＤが供給される。

【0087】

(ii)テストモード信号ＴＭ１がＨレベルであり、テストモード信号ＴＭ２がＬレベルの場合、ＰＭＯＳトランジスタ６０，６１はオン状態であるが、ＰＭＯＳトランジスタ６２はオフ状態である。したがって、αの値、すなわち動作マージンの低下量は小さい（SMALL）。

【0088】

(iii)テストモード信号ＴＭ１がＬレベルであり、テストモード信号ＴＭ２がＨレベルの場合、ＰＭＯＳトランジスタ６０，６２はオン状態であるが、ＰＭＯＳトランジスタ６１はオフ状態である。したがって、αの値、すなわち動作マージンの低下量は中程度（MEDIUM）になる。なお、ＰＭＯＳトランジスタ６２の電流駆動能力は、ＰＭＯＳトランジスタ６１の電流駆動能力の２倍あるものとする。

【0089】

(iv)テストモード信号ＴＭ１，ＴＭ２が共にＨレベルの場合、ＰＭＯＳトランジスタ６０，６１，６２はいずれもオン状態になる。したがって、αの値、すなわち動作マージンの低下量は最も大きい（LARGE）。

【0090】

［劣化予測テスト］
次に、上述した図１１の電源電圧低減回路３０Ａ～３２Ａおよび電源電圧選択回路３４，３５を用いて、ＳＲＡＭ回路の劣化予測テストを行う方法について説明する。

【0091】

図１３は、第２の実施形態の半導体装置の全体構成を示すブロック図である。図１３を参照して、半導体装置１１０Ａは、主コントローラ（MAIN CONTROLLER）１０３をさらに備える点で、図６の半導体装置１１０と異なる。主コントローラ１０３は、プロセッサと、メモリ（揮発性メモリおよび不揮発性メモリ）と、計時用のクロック回路（CLK）１０４とを含む。プロセッサは、マイクロコンピュータのＣＰＵ（Central Processing Unit）として実現されてもよいし、ＦＰＧＡ（Field Programmable Gate Array）によって実現されてもよい。もしくは、プロセッサは、その他の専用の回路によって実現されてもよいし、ＣＰＵおよびＦＰＧＡの組み合わせによって実現されてもよく、特に限定されない。

【0092】

主コントローラ１０３は、フィールド・メモリＢＩＳＴ回路１０２に対してテスト開始を要求する（TEST CALL)。これに応答して、フィールド・メモリＢＩＳＴ回路１０２は、ＳＲＡＭ回路１００Ａのテストを実施し、テスト結果（TEST RESULTS）を主コントローラ１０３に送信する。テスト結果には、通常テストの結果と劣化予測テストの結果とが含まれる。

【0093】

図１４は、第２の実施形態において、ランタイム診断の手順を示すフローチャートである。まず、フィールド・メモリＢＩＳＴ回路１０２は、たとえば、マーチングテストなどの既存の通常テストを実施する（Ｓ３０１）。通常テストの場合、フィールド・メモリＢＩＳＴ回路１０２は、テストモード信号ＴＭ１，ＴＭ２をＬレベル（ネゲート）に設定する。

【0094】

次に、フィールド・メモリＢＩＳＴ回路１０２は、通常テストの結果が合格か不合格かを判定する（Ｓ３０２）。通常テストの結果が不合格の場合（Ｓ３０２でＦＡＩＬ）、フィールド・メモリＢＩＳＴ回路１０２は、テスト結果を主コントローラ１０３に出力する（RESULTS OUTPUT）（Ｓ３０３）。この場合、半導体装置１１０ＡのＳＲＡＭ回路１００Ａは故障しているので、これ以上半導体装置１１０Ａを動作させることはできない。したがって、フィールド・メモリＢＩＳＴ回路１０２は処理を終了する。

【0095】

一方、通常テストの結果が合格の場合（Ｓ３０２でＰＡＳＳ）、フィールド・メモリＢＩＳＴ回路１０２は、電圧低減量αを最も小さくして劣化予測テストを実施する（Ｓ３０４）。具体的に、フィールド・メモリＢＩＳＴ回路１０２は、テストモード信号ＴＭ１をＨレベル（アサート）に設定し、テストモード信号ＴＭ２をＬレベルに設定する。劣化予測テストでは、たとえば、チェッカーボードテストが実施される。

【0096】

その次に、フィールド・メモリＢＩＳＴ回路１０２は、劣化予測テストの結果が合格か不合格かを判定する（Ｓ３０５）。劣化予測テストの結果が不合格の場合（Ｓ３０５でＦＡＩＬ）、フィールド・メモリＢＩＳＴ回路１０２は、テスト結果を主コントローラ１０３に出力する（Ｓ３０６）。この場合、現時点で半導体装置１１０ＡのＳＲＡＭ回路１００Ａが故障しているわけではないので、半導体装置１１０Ａの動作を停止させる必要はない。

【0097】

続いて、フィールド・メモリＢＩＳＴ回路１０２は、電圧低減量αを中程度にして劣化予測テストを実施する（Ｓ３０７）。具体的に、フィールド・メモリＢＩＳＴ回路１０２は、テストモード信号ＴＭ１をＬレベルに設定し、テストモード信号ＴＭ２をＨレベルに設定する。劣化予測テストでは、たとえば、チェッカーボードテストが実施される。

【0098】

その次に、フィールド・メモリＢＩＳＴ回路１０２は、劣化予測テストの結果が合格か不合格かを判定する（Ｓ３０８）。劣化予測テストの結果が不合格の場合（Ｓ３０８でＦＡＩＬ）、フィールド・メモリＢＩＳＴ回路１０２は、テスト結果を主コントローラ１０３に出力する（Ｓ３０９）。

【0099】

続いて、フィールド・メモリＢＩＳＴ回路１０２は、電圧低減量αを最も大きく設定して劣化予測テストを実施する（Ｓ３１０）。具体的に、フィールド・メモリＢＩＳＴ回路１０２は、テストモード信号ＴＭ１，ＴＭ２を両方ともＨレベルに設定する。劣化予測テストでは、たとえば、チェッカーボードテストが実施される。

【0100】

その次に、フィールド・メモリＢＩＳＴ回路１０２は、劣化予測テストの結果が合格か不合格かを判定する（Ｓ３１１）。劣化予測テストの結果が不合格の場合（Ｓ３１１でＦＡＩＬ）、フィールド・メモリＢＩＳＴ回路１０２は、テスト結果を主コントローラ１０３に出力する（Ｓ３１２）。

【0101】

その後、フィールド・メモリＢＩＳＴ回路１０２は、処理を最初のステップＳ３０１に戻し、上記の各ステップを定期的に又は主コントローラ１０３の要求に応じて繰り返す。なお、上記のステップＳ３０４，Ｓ３０７，Ｓ３１０の実行順序は、どのような実行順序であってもよい。

【0102】

図１３に戻って、主コントローラ１０３は、受信したテスト結果に基づいて、半導体装置１１０Ａの使用開始からテスト結果が不合格となるまでの時間を計測する。この計測結果に基づいて、主コントローラ１０３は、ＳＲＡＭ回路１００Ａに故障が生じる時期を予測し、予測結果を外部に出力する（OUTPUT）。

【0103】

図１５は、ＳＲＡＭ回路の故障時期の予測方法について説明するための図である。図１５の縦軸は、ＳＲＡＭ回路が動作可能な最小電源電圧ＶＤＤｍｉｎを表す。図１５の横軸は時間を表す。図１５の実線はテストモード信号ＴＭ１，ＴＭ２が共にＬレベルの場合、すなわち、通常動作の場合を示す。図１５の破線は、テストモード信号ＴＭ１，ＴＭ２の少なくとも一方がＨレベルの場合を示す。

【0104】

図１５の実線で示すように、時間の経過とともに動作マージンが劣化するので、ＳＲＡＭ回路が動作可能な最小電源電圧ＶＤＤｍｉｎは上昇する。ユーザが使用する通常の電源電圧Ｖｏが最小電源電圧ＶＤＤｍｉｎに等しくなったとき（時刻Ｔ４）、ＳＲＡＭ回路１００Ａが実際に故障したことを示す。

【0105】

破線で示すテストモードの経時変化特性は、実線で示す通常使用（ＴＭ１，ＴＭ２＝Ｌ）の場合の経時変化特性を上方にシフトした場合に相当する。具体的に図１５の場合、電源電圧の低減量αが最も大きい場合（すなわち、ＴＭ１＝ＴＭ２＝Ｈ）に時刻Ｔ１でテスト結果が不合格になる。電源電圧の低減量αが中程度の場合（すなわち、ＴＭ１＝Ｌ、ＴＭ２＝Ｈ）に時刻Ｔ２でテスト結果が不合格になる。電源電圧の低減量αが最も小さい場合（すなわち、ＴＭ１＝Ｈ、ＴＭ２＝Ｌ）に時刻Ｔ３でテスト結果が不合格になる。この場合、時刻Ｔ１，Ｔ２，Ｔ３の測定結果を用いて、実際に故障が生じる時刻Ｔ４を推定できる。

【0106】

図１６は、図１３の半導体装置において、主コントローラが故障時刻を予測する手順を示すフローチャートである。まず、主コントローラ１０３は、フィールド・メモリＢＩＳＴ回路１０２からのテスト結果出力に基づいて、電源電圧低減量αに応じてテスト結果が不合格になるまでの時間Ｔ１，Ｔ２，Ｔ３を測定する（Ｓ４０１）。主コントローラ１０３は、測定した時間Ｔ１，Ｔ２，Ｔ３をメモリに記憶する（MEASURE & STORE）。

【0107】

次に、主コントローラ１０３は、上記の測定結果に基づいて、実際にＳＲＡＭ回路１００Ａが故障するまでの時間Ｔ４を計算（CALCULATE）する（Ｓ４０２）。この場合、テスト結果が不合格となるまでの時間Ｔ１，Ｔ２，Ｔ３と電圧低減量αとの関係に基づいて実験的に故障時期を推定してもよいし、電圧低減量αから残存マージンを定量化してもよい。

【0108】

その次に、主コントローラ１０３は、推定した故障発生までの時間Ｔ４を外部に出力する（Ｓ４０３）。たとえば、半導体装置１１０Ａを搭載したシステムの表示装置に出力することにより、ユーザに基板交換等の処置を促すことができる。もしくは、主コントローラ１０３は、ネットワークを介してデータセンターに故障推定結果を出力してもよい。この場合、データセンターからシステムの管理者に基板交換等の処置を促すことができる。もしくは、半導体装置１１０Ａを搭載したシステムのメンテナンス時に、メンテナンス作業者が、主コントローラ１０３の不揮発性メモリに格納された故障推定結果の情報を取り出してもよい。

【0109】

［第２の実施形態の効果］
上記のとおり、第２の実施形態の半導体装置１１０Ａによれば、電源電圧の低減量αを変更することができる。これにより、動作マージンを低減させる度合いを変化させてメモリテストを実施できるので、メモリテストの結果が不合格となるまでの期間から不良発生時期を予測できる。また、この不良発生時期の予測は、半導体装置１１０Ａの内部の主コントローラ１０３によって実行されるので、別途処理システムを必要としない。さらに、実際の故障発生前に不良発生時期をある程度正確に予測できるので、故障発生を未然に回避するための行動をユーザに促すことができる。

【0110】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0111】

１０ メモリセルアレイ、２０ コントローラ、２１ 行デコーダ、２２ 列デコーダ、２３ 書き込み回路、２４ 読み出し回路、２５ ワード線ドライバの電源線、３０～３２ 電源電圧低減回路、３３ 電圧供給線、３４，３５ 電源電圧選択回路、４１，４２ 負荷トランジスタ、４３，４４ 駆動トランジスタ、４５，４６ アクセストランジスタ、４７，４８ 接続ノード、４９，５０ 放電電流、６０，６１，６２ ＰＭＯＳトランジスタ、１００ ＳＲＡＭ回路、１０１ テスト回路、１０２ フィールド・メモリＢＩＳＴ回路、１０３ 主コントローラ、１１０ 半導体装置、ＢＬ，／ＢＬ ビット線、ＣＡ 列アドレス信号、ＣＮＴＬ１，ＣＮＴＬ２ 制御信号、ＤＩ 書き込みデータ、ＤＯ 外部読み出しデータ、ＭＣ メモリセル、ＰＬ メモリセルの電源線、ＲＡ 行アドレス信号、ＴＭ テストモード信号、ＶＤＤ 外部電源電圧、ＶＤＤ－α 低減電圧、ＶＳＳ 基準電圧（グランド）、ＷＤ ワード線ドライバ、ＷＥ 書き込みイネーブル信号、ＷＬ ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】