(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023098083
(43)【公開日】2023-07-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20230703BHJP
H01L 21/336 20060101ALI20230703BHJP
【ＦＩ】
H01L27/04 H
H01L29/78 301D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2021214600
(22)【出願日】2021-12-28
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】島田 一貴
【テーマコード（参考）】
5F038
5F140
【Ｆターム（参考）】
5F038BH12
5F038BH13
5F038EZ20
5F140AA31
5F140AA38
5F140AC01
5F140AC21
5F140BH30
5F140BH43
5F140BH45
(57)【要約】
【課題】ノイズの測定精度を向上させることができる半導体装置を提供する。
【解決手段】一実施の形態によれば、半導体装置は、電位が供給される電位供給端子Ｔ３１と、外部と信号をやり取りするための端子Ｔ２１（Ｉ／Ｏ端子）と、電位供給端子Ｔ３１と端子Ｔ２１とに電気的に接続されたＩ／Ｏ電流検出負荷回路１１０と、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯを検出する電流センサ回路２１０と、を備え、電流センサ回路２１０は、Ｉ／Ｏ電流ＩＩＯに比例したセンサ電流ＩＯＵＴを取得し、取得したセンサ電流ＩＯＵＴを出力情報として出力し、Ｉ／Ｏ電流ＩＩＯは、静電気放電及び電磁感受性の少なくともいずれかによりＩ／Ｏ端子に流れる異常電流であって、異常状態となるような所定の電流よりも大きな電流である。
【選択図】図１１
【解決手段】一実施の形態によれば、半導体装置は、電位が供給される電位供給端子Ｔ３１と、外部と信号をやり取りするための端子Ｔ２１（Ｉ／Ｏ端子）と、電位供給端子Ｔ３１と端子Ｔ２１とに電気的に接続されたＩ／Ｏ電流検出負荷回路１１０と、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯを検出する電流センサ回路２１０と、を備え、電流センサ回路２１０は、Ｉ／Ｏ電流ＩＩＯに比例したセンサ電流ＩＯＵＴを取得し、取得したセンサ電流ＩＯＵＴを出力情報として出力し、Ｉ／Ｏ電流ＩＩＯは、静電気放電及び電磁感受性の少なくともいずれかによりＩ／Ｏ端子に流れる異常電流であって、異常状態となるような所定の電流よりも大きな電流である。
【選択図】図１１
【特許請求の範囲】
【請求項1】
電位が供給される電位供給端子と、
外部と信号をやり取りするためのＩ／Ｏ端子と、
前記電位供給端子と前記Ｉ／Ｏ端子とに電気的に接続されたＩ／Ｏ電流検出負荷回路と、
前記Ｉ／Ｏ電流検出負荷回路に流れるＩ／Ｏ電流を検出する電流センサ回路と、
を備え、
前記電流センサ回路は、前記Ｉ／Ｏ電流に比例したセンサ電流を取得し、取得した前記センサ電流を出力情報として出力し、
前記Ｉ／Ｏ電流は、静電気放電及び電磁感受性の少なくともいずれかにより前記Ｉ／Ｏ端子に流れる異常電流であって、異常状態となるような所定の電流よりも大きな電流である半導体装置。
外部と信号をやり取りするためのＩ／Ｏ端子と、
前記電位供給端子と前記Ｉ／Ｏ端子とに電気的に接続されたＩ／Ｏ電流検出負荷回路と、
前記Ｉ／Ｏ電流検出負荷回路に流れるＩ／Ｏ電流を検出する電流センサ回路と、
を備え、
前記電流センサ回路は、前記Ｉ／Ｏ電流に比例したセンサ電流を取得し、取得した前記センサ電流を出力情報として出力し、
前記Ｉ／Ｏ電流は、静電気放電及び電磁感受性の少なくともいずれかにより前記Ｉ／Ｏ端子に流れる異常電流であって、異常状態となるような所定の電流よりも大きな電流である半導体装置。
【請求項2】
前記Ｉ／Ｏ電流検出負荷回路は、前記Ｉ／Ｏ電流検出負荷回路に前記Ｉ／Ｏ電流が流れると、前記Ｉ／Ｏ電流検出負荷回路の前記Ｉ／Ｏ電流が流れ込む端子と、前記Ｉ／Ｏ電流検出負荷回路の前記Ｉ／Ｏ電流が流れ出る端子との間に、入力電圧を発生させ、
前記Ｉ／Ｏ電流検出負荷回路は、前記Ｉ／Ｏ電流と前記入力電圧との比である第１の係数を備えており、前記第１の係数は、前記Ｉ／Ｏ電流に対して、一定ではなく、前記Ｉ／Ｏ電流と前記入力電圧とが比例しない、請求項１に記載の半導体装置。
前記Ｉ／Ｏ電流検出負荷回路は、前記Ｉ／Ｏ電流と前記入力電圧との比である第１の係数を備えており、前記第１の係数は、前記Ｉ／Ｏ電流に対して、一定ではなく、前記Ｉ／Ｏ電流と前記入力電圧とが比例しない、請求項１に記載の半導体装置。
【請求項3】
前記電流センサ回路は、比例回路と、前記比例回路と電気的に接続された比例電流取得負荷回路と、を有し、
前記比例回路は、前記入力電圧を入力に持ち、前記入力電圧を略１倍にした電圧を出力電圧として出力し、前記出力電圧を前記比例電流取得負荷回路に入力させ、前記比例電流取得負荷回路に前記センサ電流を流し、
前記比例電流取得負荷回路は、前記センサ電流が流れ込む端子と、前記センサ電流が流れ出る端子との間に、前記出力電圧が入力され、
前記比例電流取得負荷回路は、前記センサ電流と前記出力電圧との比である第２の係数を備えており、前記第１の係数と前記第２の係数との比は、略１倍であり同等であり、
前記Ｉ／Ｏ電流は、前記第１の係数と前記入力電圧との積であり、前記センサ電流は、前記第２の係数と前記出力電圧との積であり、前記入力電圧と前記出力電圧との比が略１倍である事から前記入力電圧と前記出力電圧とは同等であり、前記第１の係数と前記第２の係数との比が略１倍である事から前記第１の係数と前記第２の係数とは同等であり、
前記Ｉ／Ｏ電流は、前記第２の係数と前記出力電圧との積であると置き換える事ができ、前記センサ電流は、前記第１の係数と前記入力電圧との積であると置き換える事ができ、前記Ｉ／Ｏ電流と前記センサ電流との比が略１倍となり、前記Ｉ／Ｏ電流と前記センサ電流とは比例する、請求項２に記載の半導体装置。
前記比例回路は、前記入力電圧を入力に持ち、前記入力電圧を略１倍にした電圧を出力電圧として出力し、前記出力電圧を前記比例電流取得負荷回路に入力させ、前記比例電流取得負荷回路に前記センサ電流を流し、
前記比例電流取得負荷回路は、前記センサ電流が流れ込む端子と、前記センサ電流が流れ出る端子との間に、前記出力電圧が入力され、
前記比例電流取得負荷回路は、前記センサ電流と前記出力電圧との比である第２の係数を備えており、前記第１の係数と前記第２の係数との比は、略１倍であり同等であり、
前記Ｉ／Ｏ電流は、前記第１の係数と前記入力電圧との積であり、前記センサ電流は、前記第２の係数と前記出力電圧との積であり、前記入力電圧と前記出力電圧との比が略１倍である事から前記入力電圧と前記出力電圧とは同等であり、前記第１の係数と前記第２の係数との比が略１倍である事から前記第１の係数と前記第２の係数とは同等であり、
前記Ｉ／Ｏ電流は、前記第２の係数と前記出力電圧との積であると置き換える事ができ、前記センサ電流は、前記第１の係数と前記入力電圧との積であると置き換える事ができ、前記Ｉ／Ｏ電流と前記センサ電流との比が略１倍となり、前記Ｉ／Ｏ電流と前記センサ電流とは比例する、請求項２に記載の半導体装置。
【請求項4】
前記電流センサ回路は、比例回路と、前記比例回路と電気的に接続された比例電流取得負荷回路と、を有し、
前記比例回路は、前記入力電圧を入力に持ち、前記入力電圧を略１倍にした電圧を出力電圧として出力し、前記出力電圧を前記比例電流取得負荷回路に入力させ、前記比例電流取得負荷回路に前記センサ電流を流し、
前記比例電流取得負荷回路は、前記センサ電流が流れ込む端子と、前記センサ電流が流れ出る端子との間に、前記出力電圧が入力され、
前記比例電流取得負荷回路は、前記センサ電流と前記出力電圧との比である第２の係数を備えており、前記第１の係数と前記第２の係数との比が略定数倍であり、
前記Ｉ／Ｏ電流は、前記第１の係数と前記入力電圧との積であり、前記センサ電流は、前記第２の係数と前記出力電圧との積であり、前記入力電圧と前記出力電圧との比が略１倍である事から前記入力電圧と前記出力電圧とは同等であり、前記第１の係数と前記第２の係数との比が略定数倍である事から前記第１の係数と前記第２の係数とは比例し、
前記Ｉ／Ｏ電流は、前記第２の係数と前記出力電圧との積に比例し、前記センサ電流は、前記第１の係数と前記入力電圧との積に比例し、前記Ｉ／Ｏ電流と前記センサ電流とは比例する、請求項２に記載の半導体装置。
前記比例回路は、前記入力電圧を入力に持ち、前記入力電圧を略１倍にした電圧を出力電圧として出力し、前記出力電圧を前記比例電流取得負荷回路に入力させ、前記比例電流取得負荷回路に前記センサ電流を流し、
前記比例電流取得負荷回路は、前記センサ電流が流れ込む端子と、前記センサ電流が流れ出る端子との間に、前記出力電圧が入力され、
前記比例電流取得負荷回路は、前記センサ電流と前記出力電圧との比である第２の係数を備えており、前記第１の係数と前記第２の係数との比が略定数倍であり、
前記Ｉ／Ｏ電流は、前記第１の係数と前記入力電圧との積であり、前記センサ電流は、前記第２の係数と前記出力電圧との積であり、前記入力電圧と前記出力電圧との比が略１倍である事から前記入力電圧と前記出力電圧とは同等であり、前記第１の係数と前記第２の係数との比が略定数倍である事から前記第１の係数と前記第２の係数とは比例し、
前記Ｉ／Ｏ電流は、前記第２の係数と前記出力電圧との積に比例し、前記センサ電流は、前記第１の係数と前記入力電圧との積に比例し、前記Ｉ／Ｏ電流と前記センサ電流とは比例する、請求項２に記載の半導体装置。
【請求項5】
前記Ｉ／Ｏ電流検出負荷回路及び前記比例電流取得負荷回路がダイオードであり、前記ダイオードは、同じ断面構造を持ち、
前記ダイオードは、ＰＮ接合ダイオード及びＭＯＳトランジスタのドレインとバックゲート間に生成される寄生ダイオードの少なくともいずれかを含む、請求項３に記載の半導体装置。
前記ダイオードは、ＰＮ接合ダイオード及びＭＯＳトランジスタのドレインとバックゲート間に生成される寄生ダイオードの少なくともいずれかを含む、請求項３に記載の半導体装置。
【請求項6】
前記Ｉ／Ｏ電流検出負荷回路及び前記比例電流取得負荷回路がダイオードであり、前記ダイオードは、同じ断面構造を持ち、
前記ダイオードは、ＰＮ接合ダイオード及びＭＯＳトランジスタのドレインとバックゲート間に生成される寄生ダイオードの少なくともいずれかを含む、請求項４に記載の半導体装置。
前記ダイオードは、ＰＮ接合ダイオード及びＭＯＳトランジスタのドレインとバックゲート間に生成される寄生ダイオードの少なくともいずれかを含む、請求項４に記載の半導体装置。
【請求項7】
前記電流センサ回路に電気的に接続され、前記電流センサ回路から出力された前記出力情報を処理する情報処理回路をさらに備えた、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項8】
前記情報処理回路は、前記出力情報が所定の閾値を超えた場合に、前記電位供給端子及び前記Ｉ／Ｏ端子の少なくともいずれかに前記異常電流が流れたことを示す異常信号を出力する、
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項9】
前記電位は、電源電位または接地電位である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項10】
前記比例回路は、トランジスタ及び抵抗を含む、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項11】
前記比例電流取得負荷回路は、前記Ｉ／Ｏ電流検出負荷回路と同じサイズまたは前記Ｉ／Ｏ電流検出負荷回路よりもサイズが小さい、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項12】
前記電流センサ回路は、前記センサ電流をセンサ電圧に変換する変換回路をさらに有しており、
前記変換回路は、変換した前記センサ電圧を前記出力情報として出力する、
請求項３に記載の半導体装置。
前記変換回路は、変換した前記センサ電圧を前記出力情報として出力する、
請求項３に記載の半導体装置。
【請求項13】
前記変換回路は、電流ミラー及び抵抗を含む、
請求項１２に記載の半導体装置。
請求項１２に記載の半導体装置。
【請求項14】
前記比例回路は、トランジスタ、抵抗及びバイアスを含む、
請求項１３に記載の半導体装置。
請求項１３に記載の半導体装置。
【請求項15】
前記比例回路は、トランジスタ、及び、トランジスタのダイオード接続多段積みを含む、
請求項１３に記載の半導体装置。
請求項１３に記載の半導体装置。
【請求項16】
前記センサ電流を基準値と比較する比較回路をさらに有しており、
前記比較回路は、前記センサ電流が前記基準値よりも大きい場合には、前記情報処理回路の誤動作耐量を大きくする、
請求項７に記載の半導体装置。
前記比較回路は、前記センサ電流が前記基準値よりも大きい場合には、前記情報処理回路の誤動作耐量を大きくする、
請求項７に記載の半導体装置。
【請求項17】
前記センサ電流を基準値と比較する比較回路をさらに有しており、
前記比較回路は、前記センサ電流が前記基準値よりも大きい場合には、前記情報処理回路で取り扱うデータを無効にする、
請求項７に記載の半導体装置。
前記比較回路は、前記センサ電流が前記基準値よりも大きい場合には、前記情報処理回路で取り扱うデータを無効にする、
請求項７に記載の半導体装置。
【請求項18】
前記Ｉ／Ｏ電流検出負荷回路及び前記比例電流取得負荷回路は、ＰＮ接合ダイオード、バイポーラトランジスタ及びＭＯＳトランジスタの少なくともいずれかを含む、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項19】
第１電位が供給される第１電位供給端子と、
外部と信号をやり取りするためのＩ／Ｏ端子と、
前記第１電位供給端子と前記Ｉ／Ｏ端子とに電気的に接続された第１Ｉ／Ｏ電流検出負荷回路と、
前記第１Ｉ／Ｏ電流検出負荷回路に流れる第１Ｉ／Ｏ電流を検出する第１電流センサ回路と、
前記第１電位とは電位が異なる第２電位が供給される第２電位供給端子と、
前記第２電位供給端子と前記Ｉ／Ｏ端子とに電気的に接続された第２Ｉ／Ｏ電流検出負荷回路と、
前記第２Ｉ／Ｏ電流検出負荷回路に流れる第２Ｉ／Ｏ電流を検出する第２電流センサ回路と、
を備え、
前記第１電流センサ回路は、前記第１Ｉ／Ｏ電流に比例した第１センサ電流を取得し、取得した前記第１センサ電流を第１出力情報として出力し、
前記第２電流センサ回路は、前記第２Ｉ／Ｏ電流に比例した第２センサ電流を取得し、取得した前記第２センサ電流を第２出力情報として出力し、
前記第１Ｉ／Ｏ電流及び前記第２Ｉ／Ｏ電流の少なくともいずれかは、静電気放電及び電磁感受性の少なくともいずれかにより前記Ｉ／Ｏ端子に流れる異常電流であって、異常状態となるような所定の電流よりも大きな電流である半導体装置。
外部と信号をやり取りするためのＩ／Ｏ端子と、
前記第１電位供給端子と前記Ｉ／Ｏ端子とに電気的に接続された第１Ｉ／Ｏ電流検出負荷回路と、
前記第１Ｉ／Ｏ電流検出負荷回路に流れる第１Ｉ／Ｏ電流を検出する第１電流センサ回路と、
前記第１電位とは電位が異なる第２電位が供給される第２電位供給端子と、
前記第２電位供給端子と前記Ｉ／Ｏ端子とに電気的に接続された第２Ｉ／Ｏ電流検出負荷回路と、
前記第２Ｉ／Ｏ電流検出負荷回路に流れる第２Ｉ／Ｏ電流を検出する第２電流センサ回路と、
を備え、
前記第１電流センサ回路は、前記第１Ｉ／Ｏ電流に比例した第１センサ電流を取得し、取得した前記第１センサ電流を第１出力情報として出力し、
前記第２電流センサ回路は、前記第２Ｉ／Ｏ電流に比例した第２センサ電流を取得し、取得した前記第２センサ電流を第２出力情報として出力し、
前記第１Ｉ／Ｏ電流及び前記第２Ｉ／Ｏ電流の少なくともいずれかは、静電気放電及び電磁感受性の少なくともいずれかにより前記Ｉ／Ｏ端子に流れる異常電流であって、異常状態となるような所定の電流よりも大きな電流である半導体装置。
【請求項20】
前記第１電流センサ回路及び前記第２電流センサ回路に電気的に接続され、前記第１出力情報及び前記第２出力情報の少なくともいずれかを処理する情報処理回路をさらに備えた、
請求項１９に記載の半導体装置。
請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
例えば、人体に直接触れる端子を持つヘルスケア製品や、ケーブルが長く大きなノイズが発生する産業用モータ製品及び産業用センサ製品、並びに、自動運転により今まで以上に安全性を重視する車載製品等は、機能安全やセイフティーの観点から、搭載されるＩＣに対して厳しいノイズ耐性を要求されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】欧州特許出願公開第３２４９４１７号明細書
【非特許文献】
【0004】
【非特許文献1】A. Patnaik; M. Suchak; R. Seva; K. Pamidimukkala; G. Edgington NXP Semiconductors, Austin, TX; R. Moseley; J. Feddeler; M. Stockinger; D. Beetner, ”On-Chip sensors to measure level of transient events”, [online], 2017, 39th Electrical Overstress / Electrostatic Discharge Symposium (EOS/ESD), [2021年11月17日検索], インターネット, <https://ieeexplore.ieee.org/document/8073459>
【発明の概要】
【発明が解決しようとする課題】
【0005】
これらのノイズは、静電気放電ＥＳＤ(Electro Static Discharge)や電磁感受性ＥＭＳ(Electromagnetic Susceptibility)と呼ばれ、ＩＣを搭載している基板の外部と信号をやり取りするための入出力端子(Ｉ／Ｏ端子)からノイズ電流をＩＣに流す。前記ノイズ電流をＩ／Ｏ電流とも呼ぶ。
前記ノイズ電流(Ｉ／Ｏ電流)はＩＣの通常動作時電流よりも大きく、ＩＣ破壊や誤動作といったＩＣが異常状態となるような電流であり、ＩＣを搭載する製品の安全性が大きく損なわれてしまう。従って、これらＥＳＤやＥＭＳによって発生するノイズ電流(Ｉ／Ｏ電流)をＩＣ内で検出する事により、ＩＣ破壊や誤動作といったＩＣの異常状態を検知し警告する、もしくは、その検出結果を元に、ＩＣ破壊や誤動作に対する堅牢性を向上させる機能を用いる事ができるようになり、ＥＳＤやＥＭＳのノイズ電流における製品の安全性が確保される。故に、このノイズ電流(Ｉ／Ｏ電流)の検出精度および測定精度の向上が所望されている。
前記ノイズ電流(Ｉ／Ｏ電流)はＩＣの通常動作時電流よりも大きく、ＩＣ破壊や誤動作といったＩＣが異常状態となるような電流であり、ＩＣを搭載する製品の安全性が大きく損なわれてしまう。従って、これらＥＳＤやＥＭＳによって発生するノイズ電流(Ｉ／Ｏ電流)をＩＣ内で検出する事により、ＩＣ破壊や誤動作といったＩＣの異常状態を検知し警告する、もしくは、その検出結果を元に、ＩＣ破壊や誤動作に対する堅牢性を向上させる機能を用いる事ができるようになり、ＥＳＤやＥＭＳのノイズ電流における製品の安全性が確保される。故に、このノイズ電流(Ｉ／Ｏ電流)の検出精度および測定精度の向上が所望されている。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、電位が供給される電位供給端子と、外部と信号をやり取りするためのＩ／Ｏ端子と、前記電位供給端子と前記Ｉ／Ｏ端子とに電気的に接続されたＩ／Ｏ電流検出負荷回路と、前記Ｉ／Ｏ電流検出負荷回路に流れる電流であるＩ／Ｏ電流を検出する電流センサ回路と、を備え、前記第１電流センサ回路は、前記Ｉ／Ｏ電流に比例したセンサ電流を取得し、取得した前記センサ電流を出力情報として出力する。前記Ｉ／Ｏ電流検出負荷回路に流れる電流は、前記ノイズ電流および前記Ｉ／Ｏ電流と同じものである。
【発明の効果】
【0008】
前記一実施の形態によれば、ノイズ電流の測定精度を向上させることができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1】比較例に係る半導体装置を例示した構成図である。
【図2】比較例に係る半導体装置を例示した構成図である。
【図3】比較例に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路及び電流センサ回路を例示した構成図である。
【図4】比較例に係る半導体装置において、電流センサ回路を例示した構成図である。
【図5】比較例に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路及び比例回路を例示した構成図である。
【図6】比較例に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路のＩ－Ｖ変換係数αを例示したグラフであり、横軸は、端子間の入力電圧を示し、縦軸は、Ｉ／Ｏ電流検出負荷回路に流れる電流を示す。
【図7】比較例に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路のＩ－Ｖ変換係数α及び比例回路の比例定数βの遷移を例示した図である。
【図8】比較例に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路のＩ－Ｖ変換係数αに付加される特性を例示したグラフであり、横軸は、端子間の入力電圧を示し、縦軸は、Ｉ／Ｏ電流検出負荷回路に流れる電流を示す。
【図9】比較例に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路のＩ－Ｖ変換係数α及び比例回路の比例定数βの遷移を例示した図である。
【図10】実施形態１に係る半導体装置を例示した構成図である。
【図11】実施形態１に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路及び電流センサ回路を例示した構成図である。
【図12】実施形態１に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路のＩ－Ｖ変換係数α及び比例回路の比例定数βの遷移を例示した図である。
【図13】実施形態１に係る半導体装置において、電流センサ回路を例示した回路図である。
【図14】実施形態１に係る半導体装置において、電流センサ回路を例示した回路図である。
【図15】実施形態１に係る半導体装置において、電流センサ回路を例示した回路図である。
【図16】実施形態１に係る半導体装置において、電流センサ回路を例示した回路図である。
【図17】実施形態２に係る半導体装置において、電流センサ回路を例示した回路図である。
【図18】実施形態２に係る半導体装置において、別の電流センサ回路を例示した回路図である。
【図19】実施形態２に係る半導体装置において、電流センサ回路を例示した回路図である。
【図20】実施形態２に係る半導体装置において、別の電流センサ回路を例示した回路図である。
【図21】実施形態２に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路及び電流センサ回路を例示した回路図である。
【図22】実施形態２に係る半導体装置において、電流センサ回路を例示した構成図である。
【図23】実施形態３に係る半導体装置を例示した構成図である。
【図24】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した図である。
【図25】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した図である。
【図26】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した断面図である。
【図27】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した断面図である。
【図28】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した断面図である。
【図29】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した断面図である。
【図30】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した断面図である。
【図31】実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路を例示した断面図である。
【発明を実施するための形態】
【0010】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0011】
実施形態に係る半導体装置を説明する前に、比較例に係る半導体装置及び課題を説明する。これにより、実施形態に係る半導体装置をより明確にする。なお、比較例に係る半導体装置も、実施形態の技術思想の範囲に含まれる。
【0012】
（比較例）
図１は、比較例に係る半導体装置を例示した構成図である。図１に示すように、比較例に係る半導体装置１００１は、基板１０を備えている。基板１０には、端子Ｔ１１及び端子Ｔ１２、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２０、電位供給配線ＬＳＵ、グランド配線ＬＧＲ、基板負荷回路１１及び基板負荷回路１２、信号線１３及び信号線１４が形成されている。なお、基板１０には、さらに、いくつかの配線、信号線及び回路が形成されてもよい。
図１は、比較例に係る半導体装置を例示した構成図である。図１に示すように、比較例に係る半導体装置１００１は、基板１０を備えている。基板１０には、端子Ｔ１１及び端子Ｔ１２、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２０、電位供給配線ＬＳＵ、グランド配線ＬＧＲ、基板負荷回路１１及び基板負荷回路１２、信号線１３及び信号線１４が形成されている。なお、基板１０には、さらに、いくつかの配線、信号線及び回路が形成されてもよい。
【0013】
端子Ｔ１１は、例えば、前述した入出力端子(Ｉ／Ｏ端子)であり、外部と信号をやり取りするためのものである。入出力端子を、Ｉ／Ｏ端子とも呼ぶ。端子Ｔ１１は、信号線１３に接続されている。端子Ｔ１２は、例えば、前述した入出力端子(Ｉ／Ｏ端子)であり、外部と信号をやり取りするためのものである。端子Ｔ１２は、信号線１４に接続されている。電位供給配線ＬＳＵは、電位供給源に接続されている。よって、電位供給配線ＬＳＵには、所定の電位が供給される。所定の電位を第１電位と呼ぶ。所定の電位は、例えば、電源電位である。グランド配線ＬＧＲは、グランドに接続されている。よって、グランド配線ＬＧＲには、第１電位とは電位が異なるグランド電位（接地電位）が供給される。グランド電位を第２電位と呼ぶ。グランド電位は、例えば、０Ｖとしてもよい。
【0014】
基板負荷回路１１は、電位供給配線ＬＳＵとグランド配線ＬＧＲとに電気的に接続されている。つまり、基板負荷回路１１の一方の端子は、電位供給配線ＬＳＵに接続され、他方の端子は、グランド配線ＬＧＲに接続されている。基板負荷回路１２は、信号線１４とグランド配線ＬＧＲとに電気的に接続されている。つまり、基板負荷回路１２の一方の端子は、信号線１４に接続され、他方の端子は、グランド配線ＬＧＲに接続されている。基板負荷回路１１及び基板負荷回路１２は、基板１０上に形成された所定の回路である。
【0015】
ＩＣ２０は、Ｉ／Ｏ電流検出負荷回路１１０、Ｉ／Ｏ電流検出負荷回路１２０、Ｉ／Ｏ電流検出負荷回路１３０、Ｉ／Ｏ電流検出負荷回路１４０、電流センサ回路１２１０、電流センサ回路１２２０、情報処理回路３１０、情報処理回路３２０、電源供給負荷回路２１、電源供給負荷回路２２、信号線２３、信号線２４、端子Ｔ２１、端子Ｔ２２、端子Ｔ３１、端子Ｔ３２、配線Ｌ１１、配線Ｌ１２、配線Ｌ２１及び配線Ｌ２２を備えている。なお、ＩＣ２０には、さらに、いくつかの配線、信号線及び回路が形成されてもよい。
【0016】
端子Ｔ２１には、基板１０に形成された信号線１３が接続されている。また、端子Ｔ２１には、ＩＣ２０に形成された信号線２３が接続されている。よって、端子Ｔ１１に入力された信号は、信号線１３及び端子Ｔ２１を介して信号線２３に入力される。端子Ｔ２１は、外部と信号をやり取りするための端子である。端子Ｔ２１を入出力端子（Ｉ／Ｏ端子）とも呼ぶ。端子Ｔ２２には、基板１０に形成された信号線１４が接続されている。また、端子Ｔ２２には、ＩＣ２０に形成された信号線２４が接続されている。よって、端子Ｔ１２に入力された信号は、信号線１４及び端子Ｔ２２を介して信号線２４に入力される。端子Ｔ２２は、外部と信号をやり取りするための端子である。端子Ｔ２２を入出力端子（Ｉ／Ｏ端子）とも呼ぶ。
【0017】
電位供給配線ＬＳＵは、端子Ｔ３１を介して、配線Ｌ１１に接続されている。よって、端子Ｔ３１及び配線Ｌ１１には、第１電位が供給されている。端子Ｔ３１を第１電位供給端子ＳＵとも呼ぶ。配線Ｌ１２は、図示しない電位供給配線に接続され、所定の電位ＳＵ３が供給されている。グランド配線ＬＧＲは、端子Ｔ３２を介して配線Ｌ２１に接続されている。よって、端子Ｔ３２及び配線Ｌ２１には、第２電位が供給されている。端子Ｔ３２を第２電位供給端子またはグランド端子ＧＲとも呼ぶ。配線Ｌ２２は、配線Ｌ２１に接続されている。よって、配線Ｌ２２には、配線Ｌ２１及び端子Ｔ３２を介して第２電位が供給されている。
【0018】
Ｉ／Ｏ電流検出負荷回路１１０は、配線Ｌ１１と信号線２３とに接続されている。配線Ｌ１１は、端子Ｔ３１に接続し、信号線２３は、端子Ｔ２１に接続しているので、Ｉ／Ｏ電流検出負荷回路１１０は、端子Ｔ３１と端子Ｔ２１とに電気的に接続されている。具体的には、Ｉ／Ｏ電流検出負荷回路１１０は、２つの端子１１１及び１１２を有し、一方の端子１１１は、配線Ｌ１１に接続され、他方の端子１１２は、信号線２３に接続されている。
【0019】
Ｉ／Ｏ電流検出負荷回路１２０は、配線Ｌ２２と信号線２３とに接続されている。配線Ｌ２２は、端子Ｔ３２に接続し、信号線２３は、端子Ｔ２１に接続しているので、Ｉ／Ｏ電流検出負荷回路１２０は、端子Ｔ３２と端子Ｔ２１とに電気的に接続されている。具体的には、Ｉ／Ｏ電流検出負荷回路１２０は、２つの端子１２１及び１２２を有し、一方の端子１２１は、信号線２３に接続され、他方の端子１２２は、配線Ｌ２２に接続されている。
【0020】
Ｉ／Ｏ電流検出負荷回路１３０は、配線Ｌ１２と信号線２４とに接続されている。配線Ｌ１２は、端子Ｔ３３（図２参照、電位供給端子ＳＵ３と呼ぶ）に接続し、信号線２４は、端子Ｔ２２に接続しているので、Ｉ／Ｏ電流検出負荷回路１３０は、端子Ｔ３３と端子Ｔ２２とに電気的に接続されている。具体的には、Ｉ／Ｏ電流検出負荷回路１３０は、２つの端子１３１及び１３２を有し、一方の端子１３１は、配線Ｌ１２に接続され、他方の端子１３２は、信号線２４に接続されている。
【0021】
Ｉ／Ｏ電流検出負荷回路１４０は、配線Ｌ２１と信号線２４とに接続されている。配線Ｌ２１は、端子Ｔ３２に接続し、信号線２４は、端子Ｔ２２に接続しているので、Ｉ／Ｏ電流検出負荷回路１４０は、端子Ｔ３２と端子Ｔ２２とに電気的に接続されている。具体的には、Ｉ／Ｏ電流検出負荷回路１４０は、２つの端子１４１及び１４２を有し、一方の端子１４１は、信号線２４に接続され、他方の端子１２２は、配線Ｌ２１に接続されている。
【0022】
電流センサ回路１２１０は、Ｉ／Ｏ電流検出負荷回路１１０に流れる電流であるＩ／Ｏ電流を検出する。具体的には、電流センサ回路１２１０は、２つの端子２１１及び２１２を有し、一方の端子２１１は、Ｉ／Ｏ電流検出負荷回路１１０の一方の端子１１１に接続し、他方の端子２１２は、Ｉ／Ｏ電流検出負荷回路１１０の他方の端子１１２に接続されている。電流センサ回路１２１０は、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流に比例したセンサ電流を取得し、取得したセンサ電流を出力情報として出力する。
【0023】
また、電流センサ回路１２１０は、Ｉ／Ｏ電流検出負荷回路１２０に流れる電流であるＩ／Ｏ電流を検出する。具体的には、電流センサ回路１２１０は、さらに２つの端子２１３及び２１４を有し、一方の端子２１３は、Ｉ／Ｏ電流検出負荷回路１２０の一方の端子１２１に接続し、他方の端子２１４は、Ｉ／Ｏ電流検出負荷回路１２０の他方の端子１２２に接続されている。電流センサ回路１２１０は、Ｉ／Ｏ電流検出負荷回路１２０に流れるＩ／Ｏ電流に比例したセンサ電流を取得し、取得したセンサ電流を出力情報として出力する。
【0024】
電流センサ回路１２２０は、Ｉ／Ｏ電流検出負荷回路１３０に流れる電流であるＩ／Ｏ電流を検出する。具体的には、電流センサ回路１２２０は、２つの端子２２１及び２２２を有し、一方の端子２２１は、Ｉ／Ｏ電流検出負荷回路１３０の一方の端子１３１に接続し、他方の端子２２２は、Ｉ／Ｏ電流検出負荷回路１３０の他方の端子１３２に接続されている。電流センサ回路１２２０は、Ｉ／Ｏ電流検出負荷回路１３０に流れるＩ／Ｏ電流に比例したセンサ電流を取得し、取得したセンサ電流を出力情報として出力する。
【0025】
また、電流センサ回路１２２０は、Ｉ／Ｏ電流検出負荷回路１４０に流れる電流であるＩ／Ｏ電流を検出する。具体的には、電流センサ回路１２２０は、さらに２つの端子２２３及び２２４を有し、一方の端子２２３は、Ｉ／Ｏ電流検出負荷回路１４０の一方の端子１４１に接続し、他方の端子２２４は、Ｉ／Ｏ電流検出負荷回路１４０の他方の端子１４２に接続されている。電流センサ回路１２２０は、Ｉ／Ｏ電流検出負荷回路１４０に流れるＩ／Ｏ電流に比例したセンサ電流を取得し、取得したセンサ電流を出力情報として出力する。
【0026】
Ｉ／Ｏ電流は、静電気放電及び電磁感受性の少なくともいずれかによりＩ／Ｏ端子に流れる異常電流であって、半導体装置１００１の異常状態となるような所定の電流よりも大きな電流である。
【0027】
情報処理回路３１０は、電流センサ回路１２１０に電気的に接続されている。情報処理回路３１０は、電流センサ回路１２１０から出力された出力情報を処理する。情報処理回路３２０は、電流センサ回路１２２０に接続されている。情報処理回路３２０は、電流センサ回路１２２０から出力された出力情報を処理する。情報処理回路３１０及び３２０は、電流センサ回路１２１０から出力された出力情報及び電流センサ回路１２２０から出力された出力情報の少なくともいずれかが所定の閾値を超えた場合に、端子Ｔ３１（電位供給端子ＳＵ）、端子Ｔ２１（入出力端子、Ｉ／Ｏ端子とも呼ぶ。）、端子Ｔ２２（入出力端子、Ｉ／Ｏ端子とも呼ぶ。）及び端子Ｔ３２（グランド端子ＧＲ）等の少なくともいずれかに異常電流が流れたことを示す異常信号を出力する。
【0028】
電源供給負荷回路２１は、例えば、２つの端子を有し、一方の端子は、配線Ｌ１１に接続し、他方の端子は、配線Ｌ２１に接続されている。電源供給負荷回路２２は、例えば、２つの端子を有し、一方の端子は、配線Ｌ１２に接続し、他方の端子は、配線Ｌ２１に接続されている。
【0029】
半導体装置１００１は、このような構成とすることで、基板１０の外に出る端子Ｔ１１及びＴ１２から、端子Ｔ２１及びＴ２２（入出力端子、Ｉ／Ｏ端子とも呼ぶ。）を介してＩＣ２０内に侵入してくるＥＳＤ／ＥＭＳ電流を電流センサ回路１２１０及び１２２０によって測定する。情報処理回路３１０及び３２０は、測定した電流量を処理することにより、各端子Ｔ１１及びＴ１２の電流ストレス量を把握する。そして、情報処理回路３１０及び３２０は、把握した情報を基に、ＩＣ破壊や誤動作の可能性があるかどうかを検出する。
【0030】
図２は、比較例に係る半導体装置１００１を例示した構成図である。図２に示すように、電流センサ回路１２１０は、電位供給配線ＬＳＵ２とグランド配線ＬＧＲとに電気的に接続されている。具体的には、電流センサ回路１２１０は、さらに２つの端子２１５及び２１６を有し、一方の端子２１５は、電位供給配線ＬＳＵ２に接続され、他方の端子２１６は、グランド配線ＬＧＲに接続されている。
【0031】
電流センサ回路１２２０は、電位供給配線ＬＳＵ２とグランド配線ＬＧＲとに電気的に接続されている。具体的には、電流センサ回路１２２０は、さらに２つの端子２２５及び２２６を有し、一方の端子２２５は、電位供給配線ＬＳＵ２に接続され、他方の端子２２６は、グランド配線ＬＧＲに接続されている。
【0032】
電流センサ回路１２１０及び１２２０が電位供給配線ＬＳＵ２を使用する理由は、他の電源（ＳＵ、ＳＵ３）が高耐圧端子であっても、低耐圧で構成されるＡ／Ｄ変換回路３５０、メモリ回路３６０及びＣＰＵ回路３７０の電源電圧との整合性を保つためである。
【0033】
電流センサ回路１２１０は、さらに２つの端子２１７及び２１８を有している。２つの端子２１７及び２１８は、情報処理回路３３０に接続されている。電流センサ回路１２１０は、２つの端子２１７及び２１８を介して情報処理回路３３０に出力情報を出力する。電流センサ回路１２２０は、さらに２つの端子２２７及び２２８を有している。２つの端子２２７及び２２８は、情報処理回路３３０に接続されている。電流センサ回路１２２０は、２つの端子２２７及び２２８を介して情報処理回路３３０に出力情報を出力する。
【0034】
情報処理回路３３０は、前述の情報処理回路３１０及び３２０を単体で示したものである。情報処理回路３３０は、一時保持回路３４０、Ａ／Ｄ変換回路３５０、メモリ回路３６０、ＣＰＵ回路３７０を有してもよい。情報処理回路３３０は、電位供給配線ＬＳＵ２とグランド配線ＬＧＲとに電気的に接続されている。具体的には、情報処理回路３３０の各構成は、電位供給配線ＬＳＵ２とグランド配線ＬＧＲとに電気的に接続されている。
【0035】
一時保持回路３４０は、２つの端子３４１及び３４２を有し、一方の端子３４１は、電位供給配線ＬＳＵ２に接続され、他方の端子３４２は、グランド配線ＬＧＲに接続されている。また、一時保持回路３４０は、端子２１７及び端子２１８により電流センサ回路１２１０に接続されている。一時保持回路３４０は、端子２２７及び端子２２８により電流センサ回路１２２０に接続されている。一時保持回路３４０は、電流センサ回路１２１０及び１２２０が測定した電流量を、一時的に保持する。一時保持回路３４０は、ＥＳＤのスピードに対してＡ／Ｄ変換回路３５０の応答スピードが間に合わないため、Ａ／Ｄ変換回路３５０の応答スピードが間に合う時間以上、電流センサ回路１２１０及び１２２０の測定した電流量を保持する。
【0036】
Ａ／Ｄ変換回路３５０は、２つの端子３５１及び３５２を有し、一方の端子３５１は、電位供給配線ＬＳＵ２に接続され、他方の端子３５２は、グランド配線ＬＧＲに接続されている。また、Ａ／Ｄ変換回路３５０は、一時保持回路３４０に接続されている。具体的には、Ａ／Ｄ変換回路３５０は、さらに２つの端子３５３及び３５４を有し、各端子３５３及び３５４は、一時保持回路３４０に接続されている。さらに、Ａ／Ｄ変換回路３５０は、２つの端子３５５及び３５６を有し、各端子３５５及び３５６は、一時保持回路３４０に接続されている。Ａ／Ｄ変換回路３５０は、電流センサ回路１２１０及び１２２０が測定した電流量をＡ／Ｄ変換する。
【0037】
メモリ回路３６０は、２つの端子３６１及び３６２を有し、一方の端子３６１は、電位供給配線ＬＳＵ２に接続され、他方の端子３６２は、グランド配線ＬＧＲに接続されている。また、メモリ回路３６０は、端子３６３を介して、Ａ／Ｄ変換回路３５０に接続されている。さらに、メモリ回路３６０は、端子３７３を介して、ＣＰＵ回路３７０に接続されている。メモリ回路３６０は、Ａ／Ｄ変換された電流量を保存する。メモリ回路３６０は、保存した電流量を必要に応じてＣＰＵ回路３７０に出力する。メモリ回路３６０は、長期的に電流量の保存が必要になる場合は、不揮発性メモリを使用する。
【0038】
ＣＰＵ回路３７０は、２つの端子３７１及び３７２を有し、一方の端子３７１は、電位供給配線ＬＳＵ２に接続され、他方の端子３７２は、グランド配線ＬＧＲに接続されている。ＣＰＵ回路３７０は、メモリ回路３６０に保存した電流量を読み取り、実用例に示した動作等を実行する。
【0039】
半導体装置１００１は、例えば、実用例として、産業用モータに設けられた場合には、電流センサ回路１２１０及び１２２０によって測定された電流量が一定値を超えた場合に、ＩＣ２０の破壊や誤動作の可能性ありと判断し、産業用モータにそれを知らせる。これにより、半導体装置１００１は、モータ停止や回転数低減などの安全動作を促すことができる。具体的には、半導体装置１００１において、情報処理回路３３０は、上述した構成とすることにより、電流センサ回路１２１０及び１２２０が測定した電流量を、一時保持回路３４０で一時的に保持し、Ａ／Ｄ変換回路３５０でＡ／Ｄ変換した後、メモリ回路３６０に保存する。そして、情報処理回路３３０は、メモリ回路３６０に保存した電流量をＣＰＵ回路３７０で読み取り、実用例に示した動作などを実行する。
【0040】
図３は、比較例に係る半導体装置１００１において、Ｉ／Ｏ電流検出負荷回路１１０及び１２０並びに電流センサ回路１２１０を例示した構成図である。図３に示すように、電流センサ回路１２１０は、Ｉ／Ｏ電流検出負荷回路１１０及び１２０に流れるＩ／Ｏ電流を検出する。具体的には、電流センサ回路１２１０は、以下の機能を有している。すなわち、電位供給端子ＳＵ側（電位供給配線ＬＳＵ側）のＩ／Ｏ電流検出負荷回路１１０にＩ／Ｏ電流が流れると、電流センサ回路１２１０の測定結果が端子２１７（ＯＵＴＰ）を介して情報処理回路３３０に出力される。グランド端子ＧＲ側（グランド配線ＬＧＲ側）のＩ／Ｏ電流検出負荷回路１２０にＩ／Ｏ電流が流れると、電流センサ回路１２１０の測定結果が端子２１８（ＯＵＴＮ）を介して情報処理回路３３０に出力される。
【0041】
図４は、比較例に係る半導体装置１００１において、電流センサ回路１２１０を例示した構成図である。図４に示すように、電流センサ回路１２１０は、比例回路４１０及び４２０を有している。電位供給端子ＳＵ側（電位供給配線ＬＳＵ側）のＩ／Ｏ電流検出負荷回路１１０にＩ／Ｏ電流が流れると、端子２１７（ＯＵＴＰ）に出力する比例回路４１０が応答する。具体的には、比例回路４１０の電流測定結果が端子２１７（ＯＵＴＰ）を介して情報処理回路３３０に出力される。グランド端子ＧＲ側（グランド配線ＬＧＲ側）のＩ／Ｏ電流検出負荷回路１２０に電流が流れると、端子２１８（ＯＵＴＮ）に出力する比例回路４２０が応答する。具体的には、比例回路４２０の電流測定結果が端子２１８（ＯＵＴＮ）を介して情報処理回路３３０に出力される。
【0042】
電位供給端子ＳＵ側（電位供給配線ＬＳＵ側）及びグランド端子ＧＲ側（グランド配線ＬＧＲ側）のどちらの場合も同じ課題が発生するため、以下では、例えば、電位供給端子ＳＵ側（電位供給配線ＬＳＵ側）に着目して説明する。
【0043】
図５は、比較例に係る半導体装置１００１において、Ｉ／Ｏ電流検出負荷回路１１０及び比例回路４１０を例示した構成図である。図５に示すように、Ｉ／Ｏ電流検出負荷回路１１０にＩ／Ｏ電流ＩＩＯが流れる場合に、比例回路４１０に入力される入力電圧をＶＩＯとする。入力電圧ＶＩＯは、Ｉ／Ｏ電流検出負荷回路１１０の端子１１１及び端子１１２間の電圧である。Ｉ／Ｏ電流検出負荷回路１１０は、Ｉ／Ｏ電流検出負荷回路１１０にＩ／Ｏ電流が流れると、Ｉ／Ｏ電流検出負荷回路１１０のＩ／Ｏ電流が流れ込む端子１１２と、Ｉ／Ｏ電流検出負荷回路１１０のＩ／Ｏ電流が流れ出る端子１１１との間に、入力電圧ＶＩＯを発生させる。入力電圧ＶＩＯは、端子２１１及び２１２によって比例回路４１０に入力される。この場合に、比例回路４１０が出力する出力電圧ＶＯＵＴを用いてＩ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯを類推することを試みる。
【0044】
図６は、比較例に係る半導体装置１００１において、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数αを例示したグラフであり、横軸は、端子１１１及び端子１１２間の入力電圧ＶＩＯを示し、縦軸は、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯを示す。図６に示すように、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数αは、グラフの傾きとして、ΔＩＩＯ／ΔＶＩＯで表される。すなわち、Ｉ－Ｖ変換係数αは、（１）式で表される。Ｉ－Ｖ変換係数αは、固定値である。
【0045】
α＝（ΔＩＩＯ／ΔＶＩＯ） （１）
【0046】
一方、比例回路４１０は、入力電圧ＶＩＯに対する出力電圧ＶＯＵＴの比例定数βを有している。すなわち、比例定数βは、（２）式で表される。比例定数βは、固定値である。
【0047】
β＝（ΔＶＩＯ／ΔＶＯＵＴ） （２）
【0048】
図７は、比較例に係る半導体装置１００１において、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数α及び比例回路４１０の比例定数βの遷移を例示した図である。図７に示すように、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯは、入力電圧ＶＩＯにＩ－Ｖ変換係数αをかけたものである。すなわち、Ｉ／Ｏ電流ＩＩＯは、（３）式で表される。
【0049】
ＩＩＯ＝α×ＶＩＯ （３）
【0050】
比例回路４１０に入力される入力電圧ＶＩＯは、比例回路４１０が出力する出力電圧ＶＯＵＴに比例定数βをかけたものである。すなわち、入力電圧ＶＩＯは、（４）式で表される。
【0051】
ＶＩＯ＝β×ＶＯＵＴ （４）
【0052】
したがって、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数α及び比例回路４１０の比例定数βを用いて、比例回路４１０の出力電圧ＶＯＵＴからＩ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯを以下の（５）式により求めることができる。
【0053】
ＩＩＯ＝α×β×ＶＯＵＴ （５）
【0054】
このようなＩ／Ｏ電流ＩＩＯを求めるためには、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数α及び比例回路４１０の比例定数βを特定する必要がある。しかしながら、Ｉ／Ｏ電流検出負荷回路１１０の特性は、ＩＩＯ電流のスピードや波形の形状によって大きく変化する。このため、一意にＩ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数αを特定することが困難である。
【0055】
図８は、比較例に係る半導体装置１００１において、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数αに付加される特性を例示したグラフであり、横軸は、端子１１１及び端子１１２間の入力電圧ＶＩＯを示し、縦軸は、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯを示す。図８に示すように、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯのスピードや形状に応じてＩ－Ｖ変換係数αに特性Ａ１及び特性Ａ２が付加される。よって、特定困難なオフセット分の電流測定誤差が発生し、比例回路４１０の電流測定精度が悪化する場合がある。
【0056】
図９は、比較例に係る半導体装置１００１において、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数α及び比例回路４１０の比例定数βの遷移を例示した図である。図９に示すように、Ｉ－Ｖ変換係数αにはオフセットＯｆｆｓｅｔ分が付加されるため、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯは、入力電圧ＶＩＯにＩ－Ｖ変換係数（Ｏｆｆｓｅｔ＋α）をかけたものである。すなわち、Ｉ／Ｏ電流ＩＩＯは、（６）式で表される。
【0057】
ＩＩＯ＝（Ｏｆｆｓｅｔ＋α）×ＶＩＯ （６）
【0058】
比例回路４１０に入力される入力電圧ＶＩＯは、比例回路４１０が出力する出力電圧ＶＯＵＴに比例定数βをかけたものである。すなわち、入力電圧ＶＩＯは、（７）式で表される。
【0059】
ＶＩＯ＝β×ＶＯＵＴ （７）
【0060】
したがって、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数（Ｏｆｆｓｅｔ＋α）及び比例回路４１０の比例定数βを用いて、比例回路４１０の出力電圧ＶＯＵＴからＩ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯを以下の（８）式により求めることができる。
【0061】
ＩＩＯ＝（Ｏｆｆｓｅｔ＋α）×β×ＶＯＵＴ （８）
【0062】
オフセットＯｆｆｓｅｔが含まれ、比例回路４１０の電流測定精度が低下している場合には、上述したＩ／Ｏ電流ＩＩＯを求める仕組みを成立させることが困難という新たな課題を発見した。すなわち、Ｉ／Ｏ電流検出負荷回路１１０は、Ｉ／Ｏ電流ＩＩＯと入力電圧ＶＩＯとの比である第１の係数を備えており、第１の係数は、Ｉ／Ｏ電流ＩＩＯに対して、一定ではなく、Ｉ／Ｏ電流ＩＩＯと入力電圧ＶＩＯとが比例しない。したがって、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯが少ない場合であっても、Ｉ／Ｏ電流ＩＩＯが多く流れていると誤認識することがあり、本来ストレスが掛かっていない端子Ｔ２１等を、ＥＳＤ／ＥＭＳ電流等のストレスがかかっていると誤検知してしまう。また、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯが多い場合であっても、少ないＩ／Ｏ電流ＩＩＯしか流れていないと誤認識することがあり、本来ストレスがかかっている端子Ｔ２１等を見過ごしてしまう。このようなことから、ノイズ電流等の電流の測定精度を向上させることが所望されている。
【0063】
（実施形態１）
次に、実施形態１に係る半導体装置を説明する。本実施形態は、比較例で示した比例回路４１０の電流測定精度を向上させ、Ｉ／Ｏ電流検出負荷回路１１０に流れる電流ＩＩＯを求める仕組みを機能させるものである。
次に、実施形態１に係る半導体装置を説明する。本実施形態は、比較例で示した比例回路４１０の電流測定精度を向上させ、Ｉ／Ｏ電流検出負荷回路１１０に流れる電流ＩＩＯを求める仕組みを機能させるものである。
【0064】
図１０は、実施形態１に係る半導体装置を例示した構成図である。図１０に示すように、本実施形態の半導体装置１は、比較例における電流センサ回路１２１０及び１２２０の代わりに、電流センサ回路２１０及び２２０を備えている。これ以外の構成は、比較例の半導体装置１００１の構成と同様である。以下で、＜比例回路及び比例電流取得負荷回路の構成＞を説明した後で、＜比例回路の具体的回路例＞を説明する。そして、もう一つの課題を解決する＜比例電流取得負荷回路のサイズ縮小化＞を説明する。
【0065】
＜比例回路及び比例電流取得負荷回路の構成＞
図１１は、実施形態１に係る半導体装置１において、Ｉ／Ｏ電流検出負荷回路１１０及び電流センサ回路２１０を例示した構成図である。図１１に示すように、本実施形態の電流センサ回路２１０は、比例回路４１０及び比例電流取得負荷回路５１０を有する。比例電流取得負荷回路５１０は、比例回路４１０と電気的に接続されている。
図１１は、実施形態１に係る半導体装置１において、Ｉ／Ｏ電流検出負荷回路１１０及び電流センサ回路２１０を例示した構成図である。図１１に示すように、本実施形態の電流センサ回路２１０は、比例回路４１０及び比例電流取得負荷回路５１０を有する。比例電流取得負荷回路５１０は、比例回路４１０と電気的に接続されている。
【0066】
比例回路４１０は、端子２１１及び２１２に接続されている。よって、電位供給端子ＳＵ側（電位供給配線ＬＳＵ側）のＩ／Ｏ電流検出負荷回路１１０にＩ／Ｏ電流ＩＩＯが流れると、比例回路４１０は、電流測定結果を端子２１７（ＯＵＴＰ）に出力する。比例回路４１０の比例定数βは、１倍となるように設定されている。なお、１倍とは、厳密に１倍だけでなく、測定誤差等の不可避的な範囲を含んだ略１倍を意味する。後述する１倍も同様である。
【0067】
比例電流取得負荷回路５１０は、端子２１７とグランド配線ＬＧＲとに接続されている。具体的には、比例電流取得負荷回路５１０は、２つの端子５１１及び５１２を有し、一方の端子５１１は、端子２１７に接続されている。他方の端子５１２は、グランド配線ＬＧＲに接続されている。比例電流取得負荷回路５１０は、Ｉ／Ｏ電流検出負荷回路１１０と同じ負荷回路を用いている。
【0068】
比例電流取得負荷回路５１０は、Ｉ／Ｏ電流ＩＩＯに比例した電流を取得するための負荷回路であり、別の表現をすれば、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯのスピードや形状の影響でＩ－Ｖ変換係数αが変化することにより生じる電流測定誤差をキャンセルするための負荷回路とも言える。Ｉ／Ｏ電流検出負荷回路１１０と比例電流取得負荷回路５１０の構成は、例えば、後述するＰＮ接合ダイオードやＭＯＳトランジスタ等が挙げられる。なお、負荷回路の構成は、これらに限定されない。
【0069】
このように、本実施形態の半導体装置１において、電流センサ回路２１０は、比例回路４１０の比例定数βを1倍にし、Ｉ／Ｏ電流検出負荷回路１１０と同じ負荷回路を比例電流取得負荷回路５１０として使用する。これにより、電流センサ回路２１０は、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯに比例した出力電流ＩＯＵＴを取得することができる。出力電流ＩＯＵＴをセンサ電流とも呼ぶ。比例回路４１０の比例定数βが１倍に設定されている場合には、出力電流ＩＯＵＴ（センサ電流）は、Ｉ／Ｏ電流ＩＩＯと同等である。すなわち、比例回路４１０は、入力電圧を入力に持ち、入力電圧を略１倍にした電圧を出力電圧として出力する。比例回路４１０は、出力電圧を比例電流取得負荷回路５１０に入力させ、比例電流取得負荷回路５１０に出力電流ＩＯＵＴ（センサ電流）を流す。比例電流取得負荷回路５１０は、出力電流ＩＯＵＴが流れ込む端子５１１と、出力電流ＩＯＵＴが流れ出る端子５１２との間に、出力電圧ＶＯＵＴが入力される。電流センサ回路２１０は、取得した出力電流ＩＯＵＴを出力情報として、情報処理回路３１０に出力する。
【0070】
図１２は、実施形態１に係る半導体装置において、Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数α及び比例回路４１０の比例定数βの遷移を例示した図である。図１２に示すように、Ｉ－Ｖ変換係数αにはオフセットＯｆｆｓｅｔ分が付加されるため、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯは、入力電圧ＶＩＯにＩ－Ｖ変換係数（Ｏｆｆｓｅｔ＋α）をかけたものである。すなわち、Ｉ／Ｏ電流ＩＩＯは、（９）式で表される。
【0071】
ＩＩＯ＝（Ｏｆｆｓｅｔ＋α）×ＶＩＯ （９）
【0072】
比例電流取得負荷回路５１０に流れる出力電流ＩＯＵＴは、比例回路４１０の出力電圧ＶＯＵＴにＩ－Ｖ変換係数（Ｏｆｆｓｅｔ＋α）をかけたものである。すなわち、出力電流ＩＯＵＴは、（１０）式で表される。
【0073】
ＩＯＵＴ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴ （１０）
【0074】
（９）式及び（１０）式は、（１１）式及び（１２）式に変形できる。
【0075】
ＶＩＯ＝ＩＩＯ／（Ｏｆｆｓｅｔ＋α） （１１）
ＶＯＵＴ＝ＩＯＵＴ／（Ｏｆｆｓｅｔ＋α） （１２）
ＶＯＵＴ＝ＩＯＵＴ／（Ｏｆｆｓｅｔ＋α） （１２）
【0076】
ここで、比例定数β＝１であるので、（１３）式が成り立つ。
比例回路４１０は、ＶＩＯ＝β×ＶＯＵＴの（７）式で動作するからである。
比例回路４１０は、ＶＩＯ＝β×ＶＯＵＴの（７）式で動作するからである。
【0077】
ＶＩＯ＝ＶＯＵＴ （１３）
【0078】
（１３）式より、（１１）式及び（１２）式を用いて（１４）式が導かれる。
【0079】
ＩＩＯ＝ＩＯＵＴ （１４）
【0080】
本実施形態では、同じ負荷回路のＩ／Ｏ電流検出負荷回路１１０及び比例電流取得負荷回路５１０に、それぞれ、入力電圧ＶＩＯ及び出力電圧ＶＯＵＴという同じ電圧がかかっているから、電流ＩＩＯと出力電流ＩＯＵＴとは同等になる点を特徴としている。
【0081】
言い換えれば、比例電流取得負荷回路５１０は、出力電流ＩＯＵＴ（センサ電流）と出力電圧ＶＯＵＴとの比である第２の係数を備えている。第１の係数と第２の係数との比は、略１倍であり同等である。Ｉ／Ｏ電流ＩＩＯは、第１の係数と入力電圧ＶＩＯとの積である。出力電流ＩＯＵＴ（センサ電流）は、第２の係数と出力電圧ＶＯＵＴとの積である。入力電圧ＶＩＯと出力電圧ＶＯＵＴとの比が略１倍である事から入力電圧ＶＩＯと出力電圧ＶＯＵＴとは同等である。第１の係数と第２の係数との比が略１倍である事から第１の係数と第２の係数とは同等である。Ｉ／Ｏ電流ＩＩＯは、第２の係数と出力電圧ＶＯＵＴとの積であると置き換える事ができる。出力電流ＩＯＵＴ（センサ電流）は、第１の係数と入力電圧ＶＩＯとの積であると置き換える事ができる。Ｉ／Ｏ電流ＩＩＯと出力電流ＩＯＵＴとの比が略１倍となり、Ｉ／Ｏ電流ＩＩＯと出力電流ＩＯＵＴ（センサ電流）とは比例する。
【0082】
このようにして、本実施形態の半導体装置は、基板１０の外に出る端子からＩＣ２０内に侵入してくるＥＳＤ電流及びＥＭＳ電流の少なくともいずれかをＩＣ２０内の電流センサ回路２１０を用いて測定する。電流センサ回路２１０は、比例電流取得負荷回路５１０によって、比例回路４１０のＩ－Ｖ変換係数αのオフセットをキャンセルすることができる。これにより、ノイズ等の電流量の測定精度を向上させることができる。そして、測定した電流量を情報処理回路３３０で処理することにより、各端子の電流ストレス量を把握し、その情報を元にＩＣ２０の破壊や誤動作の可能性があるかどうかを検出することができる。このようにして、ＩＣ２０の破壊や誤動作を適切に抑制することができる。
【0083】
＜比例回路の具体的回路例＞
次に、比例回路４１０の具体的な回路例を説明する。まず、端子Ｔ２１（入出力端子、Ｉ／Ｏ端子とも呼ぶ。）から電位供給配線ＬＳＵ側（電位供給端子ＳＵ側）に流れ込むＩ／Ｏ電流ＩＩＯＰを測定する回路例を説明する。Ｉ／Ｏ電流ＩＩＯＰを、本実施形態において、正電流と呼ぶ。
次に、比例回路４１０の具体的な回路例を説明する。まず、端子Ｔ２１（入出力端子、Ｉ／Ｏ端子とも呼ぶ。）から電位供給配線ＬＳＵ側（電位供給端子ＳＵ側）に流れ込むＩ／Ｏ電流ＩＩＯＰを測定する回路例を説明する。Ｉ／Ｏ電流ＩＩＯＰを、本実施形態において、正電流と呼ぶ。
【0084】
図１３は、実施形態１に係る半導体装置１において、電流センサ回路を例示した回路図である。図１３に示すように、電流センサ回路２１０Ｐは、比例回路４１０Ｐ及び比例電流取得負荷回路５１０Ｐを有する。比例回路４１０Ｐは、Ｐ型トランジスタＰＴ、Ｎ型トランジスタＮＴ、抵抗Ｒを含んでいる。
【0085】
Ｐ型トランジスタＰＴのゲートは、電位供給配線ＬＳＵに接続されている。Ｐ型トランジスタＰＴのソースは、端子２１２及び信号線２３を介して、端子Ｔ２１に接続されている。Ｐ型トランジスタＰＴのドレインは、抵抗Ｒの一端に接続されている。
【0086】
抵抗Ｒの一端は、Ｐ型トランジスタＰＴのドレインに接続されている。抵抗Ｒの他端は、端子２１３を介してグランド配線ＬＧＲに接続されている。
【0087】
Ｎ型トランジスタＮＴのゲートは、Ｐ型トランジスタＰＴのドレイン及び抵抗Ｒの一端に接続されている。Ｎ型トランジスタＮＴのソースは、比例電流取得負荷回路５１０Ｐの端子５１１に接続されている。Ｎ型トランジスタＮＴのドレインは、Ｐ型トランジスタのソース及び端子２１２に接続されている。比例電流取得負荷回路５１０Ｐの端子５１２は、抵抗の他端及び端子２１３を介してグランド配線ＬＧＲに接続されている。
【0088】
ここで、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流をＩＩＯＰと呼び、比例回路４１０Ｐの入力電圧をＶＩＯＰと呼び、比例回路４１０Ｐの出力電圧をＶＯＵＴＰと呼び、比例回路４１０Ｐの出力電流（センサ電流）をＩＯＵＴＰと呼ぶ。Ｉ／Ｏ電流検出負荷回路１１０のＩ－Ｖ変換係数は、Ｏｆｆｓｅｔ（変動値）＋α（固定値）である。比例回路４１０Ｐの比例定数は、β（固定値）であり、ΔＶＩＯＰ／ΔＶＯＵＴＰである。
【0089】
比例回路４１０Ｐは、Ｉ／Ｏ電流検出負荷回路１１０に流れる正電流ＩＩＯＰと同等な出力電流ＩＯＵＴＰを以下の動作により取得する。
【0090】
動作１．入出力端子（端子Ｔ２１、Ｉ／Ｏ端子とも呼ぶ。）に正電流ＩＩＯＰが流れると、入出力端子及び電位供給端子ＳＵ間に入力電圧ＶＩＯＰが発生する。
【0091】
動作２．比例回路４１０Ｐは、比例定数β≒１倍で動作する。すなわち、（１３）式と同様に（１５）式が成り立つ。
【0092】
ＶＩＯＰ＝ＶＯＵＴＰ （１５）
【0093】
動作３．Ｉ／Ｏ電流検出負荷回路１１０と比例電流取得負荷回路５１０Ｐとは、同じ負荷回路であることから、上記（９）～（１２）、（１４）と同様に、以下の（１６）～（２０）式が成立する。
【0094】
ＩＩＯＰ＝（Ｏｆｆｓｅｔ＋α）×ＶＩＯＰ （１６）
ＩＯＵＴＰ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＰ （１７）
ＶＩＯＰ＝ＩＩＯＰ／（Ｏｆｆｓｅｔ＋α） （１８）
ＶＯＵＴＰ＝ＩＯＵＴＰ／（Ｏｆｆｓｅｔ＋α） （１９）
（１５）式の関係から以下の（２０）式となる。
ＩＩＯＰ＝ＩＯＵＴＰ （２０）
ＩＯＵＴＰ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＰ （１７）
ＶＩＯＰ＝ＩＩＯＰ／（Ｏｆｆｓｅｔ＋α） （１８）
ＶＯＵＴＰ＝ＩＯＵＴＰ／（Ｏｆｆｓｅｔ＋α） （１９）
（１５）式の関係から以下の（２０）式となる。
ＩＩＯＰ＝ＩＯＵＴＰ （２０）
【0095】
次に、グランド配線ＬＧＲ側の端子Ｔ３２（グランド端子ＧＲ）から端子Ｔ２１（入出力端子、Ｉ／Ｏ端子とも呼ぶ。）に流れるＩ／Ｏ電流ＩＩＯＮを測定する回路例を説明する。Ｉ／Ｏ電流ＩＩＯＮを、本実施形態において、負電流と呼ぶ。
【0096】
図１４は、実施形態１に係る半導体装置１において、電流センサ回路を例示した回路図である。図１４に示すように、電流センサ回路２１０Ｎは、比例回路４１０Ｎ及び比例電流取得負荷回路５１０Ｎを有する。比例回路４１０Ｎは、Ｎ型トランジスタＮＴ、Ｐ型トランジスタＰＴ、及び、抵抗Ｒを含んでいる。
【0097】
Ｎ型トランジスタＮＴのゲートは、グランド配線ＬＧＲに接続されている。Ｎ型トランジスタＮＴのソースは、端子２１２及び信号線２３を介して、端子Ｔ２１に接続されている。Ｎ型トランジスタＮＴのドレインは、抵抗Ｒの一端に接続されている。
【0098】
抵抗Ｒの一端は、Ｎ型トランジスタＮＴのドレインに接続されている。抵抗Ｒの他端は、電位供給配線ＬＳＵ２に接続されている。
【0099】
Ｐ型トランジスタＰＴのゲートは、Ｎ型トランジスタＮＴのドレイン及び抵抗Ｒの一端に接続されている。Ｐ型トランジスタＰＴのソースは、比例電流取得負荷回路５１０Ｎの端子５１２に接続されている。Ｐ型トランジスタＰＴのドレインは、Ｎ型トランジスタＮＴのソース及び端子２１２を介して端子Ｔ２１に接続されている。比例電流取得負荷回路５１０Ｎの端子５１１は、電位供給配線ＬＳＵ２に接続されている。
【0100】
ここで、Ｉ／Ｏ電流検出負荷回路１２０に流れるＩ／Ｏ電流をＩＩＯＮと呼び、比例回路４１０Ｎの入力電圧をＶＩＯＮと呼び、比例回路４１０Ｎの出力電圧をＶＯＵＴＮと呼び、比例回路４１０Ｎの出力電流をＩＯＵＴＮと呼ぶ。Ｉ／Ｏ電流検出負荷回路１２０のＩ－Ｖ変換係数は、Ｏｆｆｓｅｔ（変動値）＋α（固定値）である。比例回路４１０Ｎが持つ比例定数は、β（固定値）であり、ΔＶＩＯＮ／ΔＶＯＵＴＮである。
【0101】
比例回路４１０Ｎは、Ｉ／Ｏ電流検出負荷回路１２０に流れる負電流ＩＩＯＮと同等なＩ／Ｏ電流ＩＯＵＴＮを以下の動作により取得する。
【0102】
動作１．入出力端子（端子Ｔ２１、Ｉ／Ｏ端子とも呼ぶ。）に負電流ＩＩＯＮが流れると、入出力端子及びグランド端子ＧＲ間に入力電圧ＶＩＯＮが発生する。
【0103】
動作２．比例回路４１０Ｎは、比例定数β≒１倍で動作する。すなわち、（１５）式と同様に（２１）式が成り立つ。
【0104】
ＶＩＯＮ＝ＶＯＵＴＮ （２１）
【0105】
動作３．Ｉ／Ｏ電流検出負荷回路１２０と比例電流取得負荷回路５１０Ｎとは、同じ負荷回路であることから、上記（１６）～（２０）と同様に、以下の（２２）～（２６）式が成立する。
【0106】
ＩＩＯＮ＝（Ｏｆｆｓｅｔ＋α）×ＶＩＯＮ （２２）
ＩＯＵＴＮ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＮ （２３）
ＶＩＯＮ＝ＩＩＯＮ／（Ｏｆｆｓｅｔ＋α） （２４）
ＶＯＵＴＮ＝ＩＯＵＴＮ／（Ｏｆｆｓｅｔ＋α） （２５）
（２１）式の関係から以下の（２６）式となる。
ＩＩＯＮ＝ＩＯＵＴＮ （２６）
ＩＯＵＴＮ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＮ （２３）
ＶＩＯＮ＝ＩＩＯＮ／（Ｏｆｆｓｅｔ＋α） （２４）
ＶＯＵＴＮ＝ＩＯＵＴＮ／（Ｏｆｆｓｅｔ＋α） （２５）
（２１）式の関係から以下の（２６）式となる。
ＩＩＯＮ＝ＩＯＵＴＮ （２６）
【0107】
上述した半導体装置では、実使用上において、以下の２点が課題になる場合がある。一つは、レイアウト面積増大である。ＩＣ２０上において保護回路やドライバ回路等と同等の面積増加が考えられる。もう一つは、ＩＣ２０のチップ内部電流増大によるチップ内部破壊の懸念である。Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯＰ及びＩ／Ｏ電流検出負荷回路１２０に流れるＩ／Ｏ電流ＩＩＯＮは、最大数アンペアである。同等の電流がＩＣ２０のチップ内部に流れるとチップ内部が破壊する可能性がある。そのような問題から、比例電流取得負荷回路５１０Ｐ及び５１０Ｎは、Ｉ／Ｏ電流検出負荷回路１１０及び１２０と同じサイズまたはＩ／Ｏ電流検出負荷回路１１０及び１２０より小さくすることが望ましい。
【0108】
＜比例電流取得負荷回路のサイズ縮小化＞
図１５は、実施形態１に係る半導体装置１において、電流センサ回路を例示した回路図である。図１５に示すように、電流センサ回路２１０ＰＳは、比例回路４１０Ｐ及び比例電流取得負荷回路５１０ＰＳを有している。比例電流取得負荷回路５１０ＰＳは、Ｉ／Ｏ電流検出負荷回路１１０と同じサイズまたはＩ／Ｏ電流検出負荷回路１１０よりもサイズが小さい。
図１５は、実施形態１に係る半導体装置１において、電流センサ回路を例示した回路図である。図１５に示すように、電流センサ回路２１０ＰＳは、比例回路４１０Ｐ及び比例電流取得負荷回路５１０ＰＳを有している。比例電流取得負荷回路５１０ＰＳは、Ｉ／Ｏ電流検出負荷回路１１０と同じサイズまたはＩ／Ｏ電流検出負荷回路１１０よりもサイズが小さい。
【0109】
ここで、比例電流取得負荷回路５１０ＰＳのサイズを小さくする手法を以下に示す。まず、入出力端子（端子Ｔ２１、Ｉ／Ｏ端子とも呼ぶ。）から電位供給配線ＬＳＵ側に流れ込むＩ／Ｏ電流ＩＩＯＰを測定する回路の場合を説明する。以下の動作１～４により、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯＰに比例した出力電流ＩＯＵＴＰ（センサ電流）を取得する。
【0110】
動作１．入出力端子（端子Ｔ２１）に正電流ＩＩＯＰが流れると、入出力端子及び電位供給端子ＳＵ間に入力電圧ＶＩＯＰが発生する。
【0111】
動作２．比例回路４１０Ｐは、比例定数β≒１倍で動作する。すなわち、（１５）式が成り立つ。
【0112】
動作３．Ｉ／Ｏ電流検出負荷回路１１０と比例電流取得負荷回路５１０ＰＳとは、同じ負荷回路で、比例電流取得負荷回路５１０ＰＳは、Ｉ／Ｏ電流検出負荷回路１１０よりもサイズが小さい。よって、以下の（２７）式が成り立つ。
【0113】
Ｉ／Ｏ電流検出負荷回路１１０のサイズ：比例電流取得負荷回路５１０ＰＳのサイズ
＝１：Ｎ （１＞Ｎ） （２７）
＝１：Ｎ （１＞Ｎ） （２７）
【0114】
動作４．以下の（２８）～（３２）式が成立する。
【0115】
ＩＩＯＰ＝（Ｏｆｆｓｅｔ＋α）×ＶＩＯＰ （２８）
ＩＯＵＴＰ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＰ×Ｎ （２９）
ＶＩＯＰ＝ＩＩＯＰ／（Ｏｆｆｓｅｔ＋α） （３０）
ＶＯＵＴＰ＝ＩＯＵＴＰ／（Ｏｆｆｓｅｔ＋α）×１／Ｎ （３１）
（１５）式の関係から以下の（３２）式となる。
ＩＩＯＰ＝ＩＯＵＴＰ×１／Ｎ （３２）
ＩＯＵＴＰ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＰ×Ｎ （２９）
ＶＩＯＰ＝ＩＩＯＰ／（Ｏｆｆｓｅｔ＋α） （３０）
ＶＯＵＴＰ＝ＩＯＵＴＰ／（Ｏｆｆｓｅｔ＋α）×１／Ｎ （３１）
（１５）式の関係から以下の（３２）式となる。
ＩＩＯＰ＝ＩＯＵＴＰ×１／Ｎ （３２）
【0116】
次に、グランド配線ＬＧＲに接続された端子Ｔ３２（グランド端子ＧＲ）から入出力端子（端子Ｔ２１、Ｉ／Ｏ端子とも呼ぶ。）に流れるＩ／Ｏ電流ＩＩＯＮを測定する回路の場合を説明する。図１６は、実施形態１に係る半導体装置１において、電流センサ回路を例示した回路図である。図１６に示すように、電流センサ回路２１０ＮＳは、比例回路４１０Ｎ及び比例電流取得負荷回路５１０ＮＳを有する。比例電流取得負荷回路５１０ＮＳは、Ｉ／Ｏ電流検出負荷回路１２０よりもサイズが小さい。以下の動作１～４により、Ｉ／Ｏ電流検出負荷回路１２０に流れる電流ＩＩＯＮに比例した電流ＩＯＵＴＮを取得する。
【0117】
動作１．入出力端子（端子Ｔ２１）に負電流ＩＩＯＮが流れると、入出力端子及びグランド端子ＧＲ間に入力電圧ＶＩＯＮが発生する。
【0118】
動作２．比例回路４１０Ｎは、比例定数β≒１倍で動作する。すなわち、（２１）式が成り立つ。
【0119】
動作３．Ｉ／Ｏ電流検出負荷回路１２０と比例電流取得負荷回路５１０ＮＳとは、同じ負荷回路で、比例電流取得負荷回路５１０ＮＳは、Ｉ／Ｏ電流検出負荷回路１２０よりもサイズが小さい。よって、以下の（３３）式が成り立つ。
【0120】
Ｉ／Ｏ電流検出負荷回路１２０のサイズ：比例電流取得負荷回路５１０ＮＳのサイズ
＝１：Ｎ （１＞Ｎ） （３３）
＝１：Ｎ （１＞Ｎ） （３３）
【0121】
動作４．以下の（３４）～（３８）式が成立する。
【0122】
ＩＩＯＮ＝（Ｏｆｆｓｅｔ＋α）×ＶＩＯＮ （３４）
ＩＯＵＴＮ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＮ×Ｎ （３５）
ＶＩＯＮ＝ＩＩＯＮ／（Ｏｆｆｓｅｔ＋α） （３６）
ＶＯＵＴＮ＝ＩＯＵＴＮ／（Ｏｆｆｓｅｔ＋α）×１／Ｎ （３７）
（２１）式の関係から以下の（３８）式となる。
ＩＩＯＮ＝ＩＯＵＴＮ×１／Ｎ （３８）
ＩＯＵＴＮ＝（Ｏｆｆｓｅｔ＋α）×ＶＯＵＴＮ×Ｎ （３５）
ＶＩＯＮ＝ＩＩＯＮ／（Ｏｆｆｓｅｔ＋α） （３６）
ＶＯＵＴＮ＝ＩＯＵＴＮ／（Ｏｆｆｓｅｔ＋α）×１／Ｎ （３７）
（２１）式の関係から以下の（３８）式となる。
ＩＩＯＮ＝ＩＯＵＴＮ×１／Ｎ （３８）
【0123】
このように、Ｉ／Ｏ電流検出負荷回路１１０及び１２０と、比例電流取得負荷回路５１０のサイズが違う場合、例えば、比例電流取得負荷回路５１０のサイズが小さい場合でも、Ｉ／Ｏ電流と出力電流（センサ電流）が比例関係になる。よって、第１の係数と第２の係数との比が略定数倍である。Ｉ／Ｏ電流は、第１の係数と入力電圧との積である。センサ電流は、第２の係数と出力電圧との積である。入力電圧と出力電圧との比が略１倍である事から入力電圧と出力電圧とは同等である。第１の係数と第２の係数との比が略定数倍である事から第１の係数と第２の係数とは比例する。Ｉ／Ｏ電流は、第２の係数と出力電圧との積に比例する。センサ電流は、第１の係数と入力電圧との積に比例する。Ｉ／Ｏ電流とセンサ電流とは比例する。
【0124】
このような構成とすることにより、半導体装置１のレイアウト面積の増大を抑制し、保護回路及びドライバ回路等に比べて面積増加を抑制することができる。また、ＩＣ２０のチップ内部電流の増大を抑制し、チップ内部破壊を抑制することができる。
【0125】
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置は、比例回路４１０の出力電流ＩＯＵＴＰ及びＩＯＵＴＮを電圧として出力する変換回路を含んでいる。まず、入出力端子（端子Ｔ２１、Ｉ／Ｏ端子とも呼ぶ。）から電位供給配線ＬＳＵ側に流れ込むＩ／Ｏ電流ＩＩＯＰを測定する回路の場合を説明する。
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置は、比例回路４１０の出力電流ＩＯＵＴＰ及びＩＯＵＴＮを電圧として出力する変換回路を含んでいる。まず、入出力端子（端子Ｔ２１、Ｉ／Ｏ端子とも呼ぶ。）から電位供給配線ＬＳＵ側に流れ込むＩ／Ｏ電流ＩＩＯＰを測定する回路の場合を説明する。
【0126】
図１７は、実施形態２に係る半導体装置において、電流センサ回路を例示した回路図である。図１７に示すように、本実施形態の半導体装置２において、電流センサ回路２３０Ｐは、比例回路４３０Ｐ、比例電流取得負荷回路５１０Ｐ及び変換回路６１０Ｐを含んでいる。比例回路４３０Ｐは、Ｐ型トランジスタＰＴ、Ｎ型トランジスタＮＴ、抵抗Ｒｓ及びバイアスＶｂを含んでいる。変換回路６１０Ｐは、電流ミラーＭＲ１、電流ミラーＭＲ２及び抵抗Ｒｏを含んでいる。変換回路６１０Ｐは、比例回路４３０Ｐの出力電流ＩＯＵＴＰを出力電圧に変換する。出力電流ＩＯＵＴＰをセンサ電流とも呼び、出力電圧をセンサ電圧とも呼ぶ。変換回路６１０Ｐは、変換した出力電圧を出力情報として、情報処理回路３１０に出力する。
【0127】
Ｐ型トランジスタＰＴのゲートは、電位供給配線ＬＳＵに接続されている。Ｐ型トランジスタＰＴのソースは、端子２１２及び信号線２３を介して、端子Ｔ２１に接続されている。Ｐ型トランジスタＰＴのドレインは、抵抗Ｒｓの一端に接続されている。
【0128】
抵抗Ｒｓの一端は、Ｐ型トランジスタＰＴのドレインに接続されている。抵抗Ｒｓの他端は、バイアスＶｂの正極端子に接続されている。バイアスＶｂの負極端子は、端子２１３を介してグランド配線ＬＧＲに接続されている。
【0129】
Ｎ型トランジスタＮＴのゲートは、Ｐ型トランジスタＰＴのドレイン及び抵抗Ｒの一端に接続されている。Ｎ型トランジスタＮＴのソースは、比例電流取得負荷回路５１０Ｐの端子５１１に接続されている。Ｎ型トランジスタＮＴのドレインは、Ｐ型トランジスタＰＴのソース及び端子２１２を介して、端子Ｔ２１に接続されている。
【0130】
電流ミラーＭＲ１は、２つのＮ型トランジスタＮＴを含む。各Ｎ型トランジスタＮＴのゲート同士は接続され、各Ｎ型トランジスタＮＴのソース同士は接続されている。電流ミラーＭＲ１における一方のＮ型トランジスタＮＴのドレインとゲートとは接続されている。電流ミラーＭＲ１の一方のＮ型トランジスタＮＴのドレインは、比例電流取得負荷回路５１０Ｐの端子５１２に接続されている。電流ミラーＭＲ１の各Ｎ型トランジスタＮＴのソースは、バイアスＶｂの負極端子及び端子２１３を介してグランド配線ＬＧＲに接続されている。
【0131】
電流ミラーＭＲ２は、２つのＰ型トランジスタＰＴを含む。各Ｐ型トランジスタＰＴのゲート同士は接続され、各Ｐ型トランジスタＰＴのソース同士は接続されている。電流ミラーＭＲ２における一方のＰ型トランジスタＰＴのドレインとゲートとは接続されている。電流ミラーＭＲ２における一方のＰ型トランジスタＰＴのドレインは、電流ミラーＭＲ１における他方のＮ型トランジスタＮＴのドレインに接続されている。電流ミラーＭＲ２の各Ｐ型トランジスタＰＴのソースは、電位供給配線ＬＳＵ２に接続されている。電流ミラーＭＲ２における他方のＰ型トランジスタＰＴのドレインは、抵抗Ｒｏの一端に接続されている。抵抗Ｒｏの他端は、電流ミラーＭＲ１における各Ｎ型トランジスタＮＴのソース、バイアスＶｂの負極端子及び端子２１３を介してグランド配線ＬＧＲに接続されている。
【0132】
本実施形態の電流センサ回路２３０Ｐは、出力電流ＩＯＵＴＰ（センサ電流）が流れる経路に電流ミラーＭＲ１及びＭＲ２を接続する。出力電流ＩＯＵＴＰをミラーした電流を抵抗Ｒｏに流すことで、出力電流ＩＯＵＴＰに比例した出力電圧ＶＯＵＴＰ１を得る。このように、出力電流ＩＯＵＴＰを出力電圧ＶＯＵＴＰ１に変換することにより、出力電流ＩＯＵＴＰを出力電圧ＶＯＵＴＰ１として出力させることができる。なお、この場合には、電流ミラーＭＲ１においてトランジスタを接続したダイオード接続ＭＯＳで発生する電圧降下をキャンセルするために、バイアスＶｂを要する。ドレインとゲートとを接続したトランジスタは、通称ダイオード接続ＭＯＳと呼ばれる。ダイオード接続ＭＯＳは、出力抵抗が他の回路の抵抗値に比べて小さい場合に、電圧源と等価として扱える。
【0133】
図１８は、実施形態２に係る半導体装置２において、別の電流センサ回路を例示した回路図である。図１８に示すように、別の電流センサ回路２５０Ｐは、比例回路４５０Ｐ、比例電流取得負荷回路５１０Ｐ及び変換回路６１０Ｐを有している。比例回路４５０Ｐは、抵抗Ｒｓ及びバイアスＶｂの代わりに、ダイオード接続多段積み３ＮＴを有している。具体的には、抵抗Ｒｓ及びバイアスＶｂの代わりに、３つのＮ型トランジスタＮＴを接続している。第１のＮ型トランジスタＮＴのゲート及びドレインは、比例回路４５０ＰにおけるＰ型トランジスタＰＴのドレインに接続されている。第２のＮ型トランジスタのゲート及びドレインは、第１のＮ型トランジスタＮＴのソースに接続されている。第３のＮ型トランジスタのゲート及びドレインは、第２のＮ型トランジスタＮＴのソースに接続されている。第３のＮ型トランジスタＮＴのソースは、端子２１３を介してグランド配線ＬＧＲに接続されている。
【0134】
このように、電流センサ回路２５０Ｐにおける比例回路４５０Ｐは、抵抗Ｒｓ及びバイアスＶｂの機能をダイオード接続多段積み３ＮＴで生成している。これは、線形領域では、ダイオード接続多段積み３ＮＴが抵抗Ｒｓ及びバイアスＶｂと等価であることを用いている。
【0135】
次に、電流センサ回路２３０Ｐ及び２３０Ｎの出力電流ＩＯＵＴＰ及びＩＯＵＴＮを電圧として出力する回路のうち、グランド配線ＬＧＲに接続された端子Ｔ３２から入出力端子（端子Ｔ２１、Ｉ／Ｏ端子とも呼ぶ。）に流れるＩ／Ｏ電流ＩＩＯＮを測定する回路の場合を説明する。
【0136】
図１９は、実施形態２に係る半導体装置において、電流センサ回路を例示した回路図である。図１９に示すように、電流センサ回路２３０Ｎは、比例回路４３０Ｎ、比例電流取得負荷回路５１０Ｎ及び変換回路６１０Ｎを含んでいる。比例回路４３０Ｎは、Ｎ型トランジスタＮＴ、Ｐ型トランジスタＰＴ、抵抗Ｒｓ及びバイアスＶｂを含んでいる。変換回路６１０Ｎは、電流ミラーＭＲ３及び抵抗Ｒｏを含んでいる。変換回路６１０Ｎは、比例回路４３０Ｎの出力電流ＩＯＵＴＮを出力電圧に変換する。出力電流ＩＯＵＴＮをセンサ電流とも呼び、出力電圧をセンサ電圧とも呼ぶ。変換回路６１０Ｎは、変換した出力電圧を出力情報として、情報処理回路３１０に出力する。
【0137】
Ｎ型トランジスタＮＴのゲートは、グランド配線ＬＧＲに接続されている。Ｎ型トランジスタＮＴのソースは、端子２１２及び信号線２３を介して、端子Ｔ２１に接続されている。Ｎ型トランジスタＮＴのドレインは、バイアスＶｂの負極端子及びＰ型トランジスタＰＴのゲートに接続されている。
【0138】
バイアスＶｂの正極端子は、抵抗Ｒｓの一端に接続されている。抵抗Ｒｓの他端は、電位供給配線ＬＳＵ２に接続されている。
【0139】
Ｐ型トランジスタＰＴのゲートは、Ｎ型トランジスタＮＴのドレイン及びバイアスＶｂの負極端子に接続されている。Ｐ型トランジスタＰＴのソースは、比例電流取得負荷回路５１０Ｎの端子５１２に接続されている。Ｐ型トランジスタＰＴのドレインは、Ｎ型トランジスタＮＴのソース及び端子２１２を介して端子Ｔ２１に接続されている。
【0140】
電流ミラーＭＲ３は、２つのＰ型トランジスタＰＴを含む。各Ｐ型トランジスタＰＴのゲート同士は接続され、各Ｐ型トランジスタＰＴのソース同士は接続されている。電流ミラーＭＲ３における一方のＰ型トランジスタＰＴのドレインとゲートとは接続されている。電流ミラーＭＲ３の一方のＰ型トランジスタＰＴのドレインは、比例電流取得負荷回路５１０Ｎの端子５１１に接続されている。電流ミラーＭＲ３の各Ｐ型トランジスタＰＴのソースは、抵抗Ｒｓの他端とともに電位供給配線ＬＳＵ２に接続されている。電流ミラーＭＲ３における他方のＰ型トランジスタＰＴのドレインは、抵抗Ｒｏの一端に接続されている。抵抗Ｒｏの他端は、グランド配線ＬＧＲに接続されている。
【0141】
本実施形態の電流センサ回路２３０Ｎは、出力電流ＩＯＵＴＮ（センサ電流）が流れる経路に電流ミラーＭＲ３を接続する。出力電流ＩＯＵＴＮをミラーした電流を抵抗Ｒｏに流すことで、出力電流ＩＯＵＴＮに比例した出力電圧ＶＯＵＴＮ１を得る。このように、出力電流ＩＯＵＴＮを出力電圧ＶＯＵＴＮ１に変換することにより出力電流ＩＯＵＴＮを出力電圧ＶＯＵＴＮ１として出力させることができる。なお、この場合には、電流ミラーＭＲ３においてトランジスタを接続したダイオード接続ＭＯＳで発生する電圧降下をキャンセルするためにバイアスＶｂを要する。前述と同様に、ドレインとゲートとを接続したトランジスタは、通称ダイオード接続ＭＯＳと呼ばれる。ダイオード接続ＭＯＳは、出力抵抗が他の回路の抵抗値に比べて小さい場合に、電圧源と等価として扱える。
【0142】
図２０は、実施形態２に係る半導体装置２において、別の電流センサ回路を例示した回路図である。図２０に示すように、別の電流センサ回路２５０Ｎは、抵抗Ｒｓ及びバイアスＶｂの代わりに、ダイオード接続多段積み３ＰＴを有している。具体的には、抵抗Ｒｓ及びバイアスＶｂの代わりに、３つのＰ型トランジスタＰＴを接続している。第１のＰ型トランジスタＰＴのソースは、電位供給配線ＬＳＵ２に接続されている。第１のＰ型トランジスタＰＴのゲート及びドレインは、第２のＰ型トランジスタＰＴのソースに接続されている。第２のＰ型トランジスタＰＴのゲート及びドレインは、第３のＰ型トランジスタＰＴのソースに接続されている。第３のＰ型トランジスタＰＴのゲート及びドレインは、比例回路４５０ＮにおけるＮ型トランジスタＮＴのドレイン及び比例回路４５０ＮにおけるＰ型トランジスタＰＴのゲートに接続されている。
【0143】
このように、電流センサ回路２５０Ｎは、抵抗Ｒｓ及びバイアスＶｂの機能をダイオード接続多段積み３ＰＴで生成している。これは、線形領域では、ダイオード接続多段積み３ＰＴが抵抗Ｒｓ及びバイアスＶｂと等価であることを用いている。
【0144】
図２１は、実施形態２に係る半導体装置２において、Ｉ／Ｏ電流検出負荷回路１１０及び１２０、並びに、電流センサ回路２５０を例示した回路図である。図２２は、実施形態２に係る半導体装置２において、電流センサ回路２５０を例示した構成図である。
【0145】
図２１及び図２２に示すように、電流センサ回路２５０は、比例回路４５０Ｐ及び比例回路４５０Ｎを備えてもよい。比例回路４５０Ｐは、電位供給配線ＬＳＵ側のＩ／Ｏ電流検出負荷回路１１０に流れる正電流ＩＩＯＰを測定するものである。比例回路４５０Ｎは、グランド配線ＬＧＲ側のＩ／Ｏ電流検出負荷回路１２０に流れる負電流ＩＩＯＮを測定するものである。比例回路４５０Ｐにおけるグランド配線ＬＧＲは、比例回路４５０Ｎにおけるグランド配線ＬＧＲと接続されている。比例回路４５０Ｐにおける電位供給配線ＬＳＵ２は、比例回路４５０Ｎにおける電位供給配線ＬＳＵ２と接続されている。
【0146】
本実施形態の半導体装置２によれば、電流センサ回路２５０は、Ｉ／Ｏ電流検出負荷回路１１０に流れる正電流ＩＩＯＰ及びＩ／Ｏ電流検出負荷回路１２０に流れる負電流ＩＩＯＮを測定することができる。
【0147】
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。本実施形態の半導体装置は、ＥＳＤ及び／またはＥＭＳ電流が一定量以上流れたことを検出し、その検出信号をトリガにしてＩＣ２０の誤作動を防止する。
次に、実施形態３に係る半導体装置を説明する。本実施形態の半導体装置は、ＥＳＤ及び／またはＥＭＳ電流が一定量以上流れたことを検出し、その検出信号をトリガにしてＩＣ２０の誤作動を防止する。
【0148】
図２３は、実施形態３に係る半導体装置を例示した構成図である。図２３に示すように、半導体装置３は、Ｉ／Ｏ電流検出負荷回路１１０及び１２０、電流センサ回路２１０、比較回路７００、並びに、情報処理回路３３０を備えている。情報処理回路３３０は、例えば、ＩＰ３８０及びＣＰＵ３７０を含んでいる。比較回路７００は、電流センサ回路２１０に接続されている。具体的には、電流センサ回路２１０の後段に比較回路７００が設けられている。比較回路７００は、ＩＰ３８０及びＣＰＵ３７０等の情報処理回路３３０に接続されている。
【0149】
比較回路７００は、電流センサ回路２１０によって測定されたＩ／Ｏ電流検出負荷回路１１０及び１２０を流れるＩ／Ｏ電流ＩＩＯの電流量が基準値ＲＥＦよりも大きいか比較する。基準値ＲＥＦは、例えば、あらかじめ設定されている。比較回路７００は、電流量が基準値ＲＥＦよりも大きい場合には、以下に示す誤作動防止例を作動させ、ＩＰ３８０及びＣＰＵ３７０等の情報処理回路３３０の誤作動を抑制する。
【0150】
誤動作防止例１．ＥＳＤ及び／またはＥＭＳ電流量が基準値ＲＥＦを超えている期間、情報処理回路３３０の誤動作耐量を大きくする。例えば、情報処理回路３３０におけるＩＰ３８０の誤動作耐量を大きくする。
【0151】
誤動作防止例２．ＥＳＤ及び／またはＥＭＳ電流量が基準値ＲＥＦを超えている期間、情報処理回路３３０で取り扱うデータを無効にする。例えば、情報処理回路３３０におけるＣＰＵ３７０で取り扱うデータを無効にする。
【0152】
このように、比較回路７００は、入出力端子から基準値ＲＥＦ以上の電流が入力された場合に、ＥＳＤ及び／またはＥＭＳ電流を検出したことを情報処理回路３３０におけるＩＰ３８０、ＣＰＵ３７０等に伝え、誤動作防止例を実行する。
【0153】
前述した比較例と、本実施形態との差異は、以下のとおりである。すなわち、比較例は、測定した電流量をメモリ回路３６０に長期的に保存し、その情報をＣＰＵ３７０が処理することで、ＩＣ２０の破壊や誤動作の可能性があるかどうかを知る機能を有する。一方、本実施形態では、比較回路７００は、測定した電流量が一時的にでも基準値ＲＥＦを超えたことを検知し、ＩＣ２０内のＩＰ３８０やＣＰＵ３７０等に異常を知らせ、誤動作を防止する機能を有する。
【0154】
本実施形態の電流センサ回路２１０を使用せず、電流測定精度が低下している場合には、ＩＰ３８０及びＣＰＵ３７０等の情報処理回路３３０の誤作動を抑制することができない。Ｉ／Ｏ電流検出負荷回路１１０及び１２０に流れるＩ／Ｏ電流ＩＩＯが少ない場合であっても、多く流れていると誤認識し、よって、基準値ＲＥＦを超えていると誤認識し、誤動作防止例１及び２を動作させてしまう。また、Ｉ／Ｏ電流検出負荷回路１１０に流れるＩ／Ｏ電流ＩＩＯが多い場合であっても、少ない電流しか流れていないと誤認識し、よって、基準値ＲＥＦを超えていないと誤認識し、誤動作防止例１及び２を動作させない。これに対して、本実施形態では、電流センサ回路２１０を用いることで、電流測定精度を改善させることができ、ＩＰ３８０及びＣＰＵ３７０等の情報処理回路３３０の誤作動を抑制することができる。
【0155】
次に、Ｉ／Ｏ電流検出負荷回路１１０等と比例電流取得負荷回路５１０等の例を説明する。Ｉ／Ｏ電流検出負荷回路１１０等と比例電流取得負荷回路５１０等は、同じ負荷回路を含む。よって、以下では、Ｉ／Ｏ電流検出負荷回路１１０等を説明する。
【0156】
図２４及び図２５は、実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路１１０を例示した図である。図２４に示すように、Ｉ／Ｏ電流検出負荷回路１１０は、ＰＮ接合ダイオードを含んでもよい。また、図２５に示すように、Ｉ／Ｏ電流検出負荷回路１１０は、ＭＯＳトランジスタを含んでもよい。このように、Ｉ／Ｏ電流検出負荷回路１１０等及び比例電流取得負荷回路５１０等は、ＰＮ接合ダイオード及びＭＯＳトランジスタの少なくともいずれかを含んでもよい。なお、Ｉ／Ｏ電流検出負荷回路１１０は、入出力端子（Ｉ／Ｏ端子とも呼ぶ。）から電位供給配線ＬＳＵまたは／及びグランド配線ＬＧＲに流れるＩ／Ｏ電流を検出することができれば、ＰＮ接合ダイオード及びＭＯＳトランジスタ以外の回路を含んでもよい。例えば、バイポーラトランジスタを含んでもよい。
【0157】
次に、上述したＩ／Ｏ電流検出負荷回路１１０等の構造を説明する。図２６～図３１は、実施形態１～３の半導体装置において、Ｉ／Ｏ電流検出負荷回路１１０を例示した断面図である。図２６に示すように、ＭＯＳトランジスタは、Ｐ層（Ｐ－ｔｙｐｅ Ｌａｙｅｒ）上に配置されたドレイン（Ｄｒａｉｎ）となるＮ層（Ｎ－ｔｙｐｅ Ｌａｙｅｒ）と、Ｐ層上に配置されたソース（Ｓｏｕｒｃｅ）となるＮ層と、ドレインとなるＮ層上に配置されたＳＴＩと、ＳＴＩ、ドレインとなるＮ層、Ｐ層及びソースとなるＮ層を覆うゲート（Ｇａｔｅ）と、Ｐ層とソースとを結ぶバックゲート（Ｂａｃｋ Ｇａｔｅ）と、を備えてもよい。
【0158】
また、図２７に示すように、ＭＯＳトランジスタは、Ｎ層上に配置されたドレインとなるＰ層と、Ｎ層上に配置されたソースとなるＰ層と、ドレインとなるＰ層上に配置されたＳＴＩと、ＳＴＩ、ドレインとなるＰ層、Ｎ層及びソースとなるＰ層を覆うゲートと、Ｎ層とソースとを結ぶバックゲートと、を備えてもよい。
【0159】
また、図２８に示すように、ＭＯＳトランジスタは、Ｐ層上に配置されたドレインとなるＮ層と、Ｐ層上に配置されたソースとなるＮ層と、ドレインとなるＮ層、Ｐ層及びソースとなるＮ層を覆うゲートと、Ｎ層に接続したバックゲートと、を備えてもよい。
【0160】
また、図２９に示すように、ＭＯＳトランジスタは、Ｎ層上に配置されたドレインとなるＰ層と、Ｎ層上に配置されたソースとなるＰ層と、ドレインとなるＰ層、Ｎ層及びソースとなるＰ層を覆うゲートと、Ｎ層に接続したバックゲートと、を備えてもよい。
【0161】
また、図３０に示すように、ＭＯＳトランジスタは、Ｐ基板（Ｐ－ｓｕｂｓｔｒａｔｅ）と、Ｐ基板上に配置されたＮ埋め込み層（Ｎ－Ｂｕｒｉｅｄ）と、Ｎ埋め込み層上に配置されたＮウェル（Ｎ－ｗｅｌｌ）と、Ｎウェル上に配置されたソースとなるＰ＋層と、Ｎウェル上にソースとなるＰ＋層と隣接して配置されたＮ＋層と、Ｎウェル上に配置されたＰドリフト層（Ｐ－ｄｒｉｆｔ）と、Ｐドリフト層上に配置されたＰウェル（Ｐ－ｗｅｌｌ）と、Ｐドリフト層及びＰウェルに接するようにＰドリフト層及びＰウェル上に配置されたＳＴＩと、Ｐウェル上においてＳＴＩと隣接するように配置されたドレインとなるＰ＋層と、ソースとなるＰ＋層、Ｎウェル、Ｐドリフト層及びＳＴＩを覆うゲート（Ｇａｔｅ）と、ソースとなるＰ＋層とＮ＋層とを結ぶバックゲートと、を備えてもよい。
【0162】
また、図３１に示すように、ＭＯＳトランジスタは、Ｐ基板と、Ｐ基板上に配置されたＮ埋め込み層と、Ｎ埋め込み層上に配置されたＰエピ層（Ｐ－ＥＰＩ）と、Ｐエピ層上に配置されたＰウェルと、Ｐウェル上に配置されたソースとなるＮ＋層と、Ｐウェル上にソースとなるＮ＋層と隣接して配置されたＰ＋層と、Ｐエピ層上に配置されたＮドリフト層（Ｎ－ｄｒｉｆｔ）と、Ｎドリフト層上に配置されたＮウェルと、Ｎドリフト層及びＮウェルに接するようにＮドリフト層及びＮウェル上に配置されたＳＴＩと、Ｎウェル上においてＳＴＩと隣接するように配置されたドレインとなるＮ＋層と、ソースとなるＮ＋層、Ｐウェル、Ｐエピ層、Ｎドリフト層及びＳＴＩを覆うゲート（Ｇａｔｅ）と、ソースとなるＮ＋層とＰ＋層とを結ぶバックゲートと、を備えてもよい。
【0163】
Ｉ／Ｏ電流検出負荷回路１１０等は、図２６～図３１に示すようなＭＯＳトランジスタを含んでもよい。Ｎ層（Ｎ－ｔｙｐｅ Ｌａｙｅｒ、Ｎ－ｂｕｒｉｅｄ、Ｎ－ｗｅｌｌ、Ｎ－ｄｒｉｆｔ、Ｎ＋等）とは、Ｎ型拡散層の事であり、Ｐ層（Ｐ－ｔｙｐｅ Ｌａｙｅｒ、Ｐ－ｓｕｂｓｔｒａｔｅ、Ｐ－ｄｒｉｆｔ、Ｐ－ｗｅｌｌ、Ｐ－ＥＰＩ、Ｐ＋等）とは、Ｐ型拡散層の事である。如何なる不純物が混入されている場合でも、如何なる不純物濃度であったとしても、Ｐ型拡散層に該当する物はＰ層とし、Ｎ型拡散層に該当する物はＮ層とする。
【0164】
図２６、図２８及び図３１に示すように、Ｎ型ＭＯＳトランジスタの場合には、ドレイン（Ｄｒａｉｎ）にはＮ層が電気的に接続されており、バックゲート（Ｂａｃｋ Ｇａｔｅ）にはＰ層が電気的に接続されている。バックゲート及びドレイン間には、Ｐ層とＮ層とが結合した寄生ダイオードが存在する。
【0165】
図２７、図２９及び図３０に示すように、Ｐ型ＭＯＳトランジスタの場合には、ドレインにはＰ層が電気的に接続されており、バックゲートにはＮ層が電気的に接続されている。ドレイン及びバックゲート間には、Ｐ層とＮ層とが結合した寄生ダイオードが存在する。よって、前述した前記ダイオードは、ＰＮ接合ダイオード及びＭＯＳトランジスタのドレインとバックゲート間に生成される寄生ダイオードの少なくともいずれかを含む。図２５では、Ｔ３１とＴ２１との間は、図２７、２９、３０に示すようなＰ型ＭＯＳトランジスタであり、Ｔ２１とＴ３２との間は、図２６、図２８、図３１に示すようなＮ型ＭＯＳトランジスタであるが、その限りではなく、Ｔ３１とＴ２１との間にＮ型ＭＯＳトランジスタを用いても良く、Ｔ２１とＴ３２との間にＰ型ＭＯＳトランジスタを用いても良い。
【0166】
Ｉ／Ｏ電流検出負荷回路１１０等と、比例電流取得負荷回路５１０等がダイオードであり、ダイオードは、同じ断面構造を持つ。ここで、同じ断面構造とは、図２６～図３１に示すように、断面構造が同じ、という意味である。つまり、同じ断面構造とは、製造ばらつきやプロセスばらつきなど正規分布内に含まれる違いは、同じ断面構造とする。また、同じ断面構造とは、Ｐ層、Ｎ層、ＳＴＩの大きさが違う場合でも、同じ断面構造とする。また、同じ断面構造とは、ドレイン、ゲート、ソース、バックゲート各端子の位置に違いがある場合でも、同じ断面構造とする。
【0167】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、実施形態１～３の各構成を組み合わせたものも、技術的思想の範囲である。
【0168】
（付記２１）
前記第１比例電流取得負荷回路は、前記第１Ｉ／Ｏ電流検出負荷回路と同じサイズまたは前記第１Ｉ／Ｏ電流検出負荷回路よりもサイズが小さく、
前記第２比例電流取得負荷回路は、前記第２Ｉ／Ｏ電流検出負荷回路と同じサイズまたは前記第２Ｉ／Ｏ電流検出負荷回路よりもサイズが小さい、
付記１９に記載の半導体装置。
（付記２２）
前記第１電流センサ回路は、前記第１センサ電流を第１センサ電圧に変換する第１変換回路をさらに有し、
前記第２電流センサ回路は、前記第２センサ電流を第２センサ電圧に変換する第２変換回路をさらに有し、
前記第１変換回路は、変換した前記第１センサ電圧を前記第１出力情報として出力し、
前記第２変換回路は、変換した前記第２センサ電圧を前記第２出力情報として出力する、
付記１９に記載の半導体装置。
（付記２３）
前記第１変換回路及び第２変換回路は、電流ミラー回路及び抵抗を含む、
付記２２に記載の半導体装置。
（付記２４）
前記第１比例回路及び前記第２比例回路は、トランジスタ、抵抗及びバイアスを含む、
付記２３に記載の半導体装置。
（付記２５）
前記第１比例回路及び前記第２比例回路は、トランジスタ、及び、トランジスタのダイオード接続多段積みを含む、
付記２３に記載の半導体装置。
（付記２６）
前記第１センサ電流及び前記第２センサ電流を基準値と比較する比較回路をさらに有しており、
前記比較回路は、前記第１センサ電流及び前記第２センサ電流の少なくともいずれかが前記基準値よりも大きい場合には、前記情報処理回路の誤動作耐量を大きくする、
付記１９に記載の半導体装置。
（付記２７）
前記第１センサ電流及び前記第２センサ電流を基準値と比較する比較回路をさらに有しており、
前記比較回路は、前記第１センサ電流及び前記第２センサ電流の少なくともいずれかが前記基準値よりも大きい場合には、前記情報処理回路で取り扱うデータを無効にする、
付記１９に記載の半導体装置。
（付記２８）
前記第１Ｉ／Ｏ電流検出負荷回路及び前記第１比例電流取得負荷回路、並びに、前記第２Ｉ／Ｏ電流検出負荷回路及び前記第２比例電流取得負荷回路は、ＰＮ接合ダイオード、バイポーラトランジスタ及びＭＯＳトランジスタの少なくともいずれかを含む、
付記１９に記載の半導体装置。
前記第１比例電流取得負荷回路は、前記第１Ｉ／Ｏ電流検出負荷回路と同じサイズまたは前記第１Ｉ／Ｏ電流検出負荷回路よりもサイズが小さく、
前記第２比例電流取得負荷回路は、前記第２Ｉ／Ｏ電流検出負荷回路と同じサイズまたは前記第２Ｉ／Ｏ電流検出負荷回路よりもサイズが小さい、
付記１９に記載の半導体装置。
（付記２２）
前記第１電流センサ回路は、前記第１センサ電流を第１センサ電圧に変換する第１変換回路をさらに有し、
前記第２電流センサ回路は、前記第２センサ電流を第２センサ電圧に変換する第２変換回路をさらに有し、
前記第１変換回路は、変換した前記第１センサ電圧を前記第１出力情報として出力し、
前記第２変換回路は、変換した前記第２センサ電圧を前記第２出力情報として出力する、
付記１９に記載の半導体装置。
（付記２３）
前記第１変換回路及び第２変換回路は、電流ミラー回路及び抵抗を含む、
付記２２に記載の半導体装置。
（付記２４）
前記第１比例回路及び前記第２比例回路は、トランジスタ、抵抗及びバイアスを含む、
付記２３に記載の半導体装置。
（付記２５）
前記第１比例回路及び前記第２比例回路は、トランジスタ、及び、トランジスタのダイオード接続多段積みを含む、
付記２３に記載の半導体装置。
（付記２６）
前記第１センサ電流及び前記第２センサ電流を基準値と比較する比較回路をさらに有しており、
前記比較回路は、前記第１センサ電流及び前記第２センサ電流の少なくともいずれかが前記基準値よりも大きい場合には、前記情報処理回路の誤動作耐量を大きくする、
付記１９に記載の半導体装置。
（付記２７）
前記第１センサ電流及び前記第２センサ電流を基準値と比較する比較回路をさらに有しており、
前記比較回路は、前記第１センサ電流及び前記第２センサ電流の少なくともいずれかが前記基準値よりも大きい場合には、前記情報処理回路で取り扱うデータを無効にする、
付記１９に記載の半導体装置。
（付記２８）
前記第１Ｉ／Ｏ電流検出負荷回路及び前記第１比例電流取得負荷回路、並びに、前記第２Ｉ／Ｏ電流検出負荷回路及び前記第２比例電流取得負荷回路は、ＰＮ接合ダイオード、バイポーラトランジスタ及びＭＯＳトランジスタの少なくともいずれかを含む、
付記１９に記載の半導体装置。
【符号の説明】
【0169】
１、２、３ 半導体装置
１０ 基板
１１、１２ 基板負荷回路
１３、１４ 信号線
２０ ＩＣ
２１、２２ 電源供給負荷回路
２３、２４ 信号線
１１０、１２０、１３０、１４０ Ｉ／Ｏ電流検出負荷回路
１１１、１１２、１２１、１２２、１３１、１３２、１４１、１４２ 端子
２１０、２２０ 電流センサ回路
２１０Ｐ、２１０Ｎ、２１０ＰＳ、２１０ＮＳ 電流センサ回路
２３０Ｐ、２３０Ｎ、２５０Ｐ、２５０Ｎ 電流センサ回路
２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８ 端子
２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８ 端子
３１０、３２０、３３０ 情報処理回路
３４０ 一時保持回路
３４１、３４２ 端子
３５０ Ａ／Ｄ変換回路
３５１、３５２、３５３、３５４、３５５、３５６ 端子
３６０ メモリ回路
３６１、３６２、３６３ 端子
３７０ ＣＰＵ回路
３７１、３７２、３７３ 端子
４１０、４２０ 比例回路
４１０Ｐ、４１０Ｎ、４３０Ｐ、４３０Ｎ、４５０Ｐ、４５０Ｎ 比例回路
５１０、５１０Ｐ、５１０Ｎ、５１０ＰＳ、５１０ＮＳ 比例電流取得負荷回路
５１１、５１２ 端子
６１０Ｐ、６１０Ｎ 変換回路
７００ 比較回路
１００１ 半導体装置
１２１０、１２２０ 電流センサ回路
Ａ１、Ａ２ 特性
ＧＲ グランド端子
ＩＩＯ、ＩＩＯＰ、ＩＩＯＮ Ｉ／Ｏ電流
ＩＯＵＴ、ＩＯＵＴＰ、ＩＯＵＴＮ 出力電流
Ｌ１１、Ｌ１２ 配線
Ｌ２１、Ｌ２２ 配線
ＬＧＲ グランド配線
ＬＳＵ、ＬＳＵ２ 電位供給配線
ＭＲ１、ＭＲ２、ＭＲ３ 電流ミラー
ＮＴ Ｎ型トランジスタ
Ｏｆｆｓｅｔ オフセット
ＲＥＦ 基準値
ＰＴ Ｐ型トランジスタ
Ｒ、Ｒｓ、Ｒｏ 抵抗
ＳＵ、ＳＵ２、ＳＵ３ 電位供給端子
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３ 端子
Ｖｂ バイアス
ＶＩＯ、ＶＩＯＰ、ＶＯＩＮ 入力電圧
ＶＯＵＴ、ＶＯＵＴＰ、ＶＯＵＴＰ１、ＶＯＵＴＮ、ＶＯＵＴＮ１ 出力電圧
１０ 基板
１１、１２ 基板負荷回路
１３、１４ 信号線
２０ ＩＣ
２１、２２ 電源供給負荷回路
２３、２４ 信号線
１１０、１２０、１３０、１４０ Ｉ／Ｏ電流検出負荷回路
１１１、１１２、１２１、１２２、１３１、１３２、１４１、１４２ 端子
２１０、２２０ 電流センサ回路
２１０Ｐ、２１０Ｎ、２１０ＰＳ、２１０ＮＳ 電流センサ回路
２３０Ｐ、２３０Ｎ、２５０Ｐ、２５０Ｎ 電流センサ回路
２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８ 端子
２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８ 端子
３１０、３２０、３３０ 情報処理回路
３４０ 一時保持回路
３４１、３４２ 端子
３５０ Ａ／Ｄ変換回路
３５１、３５２、３５３、３５４、３５５、３５６ 端子
３６０ メモリ回路
３６１、３６２、３６３ 端子
３７０ ＣＰＵ回路
３７１、３７２、３７３ 端子
４１０、４２０ 比例回路
４１０Ｐ、４１０Ｎ、４３０Ｐ、４３０Ｎ、４５０Ｐ、４５０Ｎ 比例回路
５１０、５１０Ｐ、５１０Ｎ、５１０ＰＳ、５１０ＮＳ 比例電流取得負荷回路
５１１、５１２ 端子
６１０Ｐ、６１０Ｎ 変換回路
７００ 比較回路
１００１ 半導体装置
１２１０、１２２０ 電流センサ回路
Ａ１、Ａ２ 特性
ＧＲ グランド端子
ＩＩＯ、ＩＩＯＰ、ＩＩＯＮ Ｉ／Ｏ電流
ＩＯＵＴ、ＩＯＵＴＰ、ＩＯＵＴＮ 出力電流
Ｌ１１、Ｌ１２ 配線
Ｌ２１、Ｌ２２ 配線
ＬＧＲ グランド配線
ＬＳＵ、ＬＳＵ２ 電位供給配線
ＭＲ１、ＭＲ２、ＭＲ３ 電流ミラー
ＮＴ Ｎ型トランジスタ
Ｏｆｆｓｅｔ オフセット
ＲＥＦ 基準値
ＰＴ Ｐ型トランジスタ
Ｒ、Ｒｓ、Ｒｏ 抵抗
ＳＵ、ＳＵ２、ＳＵ３ 電位供給端子
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３ 端子
Ｖｂ バイアス
ＶＩＯ、ＶＩＯＰ、ＶＯＩＮ 入力電圧
ＶＯＵＴ、ＶＯＵＴＰ、ＶＯＵＴＰ１、ＶＯＵＴＮ、ＶＯＵＴＮ１ 出力電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
