ホーム > 特許ランキング > インテル コーポレイション
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023098916
(43)【公開日】2023-07-11
(54)【発明の名称】小型電子アセンブリ
(51)【国際特許分類】
H01L 25/07 20060101AFI20230704BHJP
H01L 25/04 20230101ALI20230704BHJP
H01L 23/12 20060101ALI20230704BHJP
【ＦＩ】
H01L25/08 Y
H01L25/04 Z
H01L23/12 501P
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023059898
(22)【出願日】2023-04-03
(62)【分割の表示】P 2020545627の分割
【原出願日】2019-05-14
(31)【優先権主張番号】16/008,879
(32)【優先日】2018-06-14
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】593096712
【氏名又は名称】インテル コーポレイション
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】エルシェルビニ，アデル エー．
(72)【発明者】
【氏名】イード，フェラス
(72)【発明者】
【氏名】スワン，ジョアンナ エム．
(72)【発明者】
【氏名】リフ，ショーナ
(57)【要約】
【課題】小型電子アセンブリ、関連する装置および方法を提供する。
【解決手段】 ある実施形態では、小型電子アセンブリは、第1の表面および対向する第2の表面を有するパッケージ基板と、第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、第1のダイの第1の表面は、第1のインターコネクトにより、パッケージ基板の表面に結合される、第1のダイと、第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、第2のダイの第1の表面は、第2のインターコネクトにより、第1のダイの第2の表面に結合される、第2のダイと、第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、第3のダイの第1の表面は、第3のインターコネクトにより、第2のダイの第2の表面に結合される、第3のダイと、を有し得る。
【選択図】図３
【解決手段】 ある実施形態では、小型電子アセンブリは、第1の表面および対向する第2の表面を有するパッケージ基板と、第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、第1のダイの第1の表面は、第1のインターコネクトにより、パッケージ基板の表面に結合される、第1のダイと、第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、第2のダイの第1の表面は、第2のインターコネクトにより、第1のダイの第2の表面に結合される、第2のダイと、第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、第3のダイの第1の表面は、第3のインターコネクトにより、第2のダイの第2の表面に結合される、第3のダイと、を有し得る。
【選択図】図３
【特許請求の範囲】
【請求項1】
小型電子アセンブリであって、当該小型電子アセンブリは、
パッケージ基板と、
該パッケージ基板の上の第１の絶縁材料層であって、第１の横幅を有する第１の絶縁材料層と、
該第１の絶縁材料層内の第１のダイであって、該第１のダイは、底面の反対側にある上面と、該上面と前記底面との間の第１の側壁及び第２の側壁とを有しており、該第２の側壁は前記第１の側壁の横方向に対向する、第１のダイと、
前記第１の絶縁材料層内の第１の相互接続であって、前記第１のダイの前記第１の側壁から横方向に離間された第１の相互接続と、
前記第１の絶縁材料層内の第２の相互接続であって、前記第１のダイの前記第２の側壁から横方向に離間された第２の相互接続と、
前記第１の絶縁材料層の上及び前記第１のダイの上の再分配層であって、該再分配層は前記第１の相互接続に結合され、前記再分配層は前記第１のダイに結合され、前記再分配層は前記第２の相互接続に結合される、再分配層と、
該再分配層の上の第２の絶縁材料層であって、該第２の絶縁材料層は第２の横幅を有しており、該第２の横幅は前記第１の横幅と同じである、第２の絶縁材料層と、
前記再分配層に結合された第２のダイであって、前記第２の絶縁材料層は、前記第２のダイを取り囲んで該第２のダイを超えて延びる、第２のダイと、
前記再分配層に結合された第３のダイであって、該第３のダイは前記第２のダイから横方向に離間され、前記第２の絶縁材料層は、前記第３のダイを取り囲んで該第３のダイを超えて延びる、第３のダイと、を含む、
小型電子アセンブリ。
パッケージ基板と、
該パッケージ基板の上の第１の絶縁材料層であって、第１の横幅を有する第１の絶縁材料層と、
該第１の絶縁材料層内の第１のダイであって、該第１のダイは、底面の反対側にある上面と、該上面と前記底面との間の第１の側壁及び第２の側壁とを有しており、該第２の側壁は前記第１の側壁の横方向に対向する、第１のダイと、
前記第１の絶縁材料層内の第１の相互接続であって、前記第１のダイの前記第１の側壁から横方向に離間された第１の相互接続と、
前記第１の絶縁材料層内の第２の相互接続であって、前記第１のダイの前記第２の側壁から横方向に離間された第２の相互接続と、
前記第１の絶縁材料層の上及び前記第１のダイの上の再分配層であって、該再分配層は前記第１の相互接続に結合され、前記再分配層は前記第１のダイに結合され、前記再分配層は前記第２の相互接続に結合される、再分配層と、
該再分配層の上の第２の絶縁材料層であって、該第２の絶縁材料層は第２の横幅を有しており、該第２の横幅は前記第１の横幅と同じである、第２の絶縁材料層と、
前記再分配層に結合された第２のダイであって、前記第２の絶縁材料層は、前記第２のダイを取り囲んで該第２のダイを超えて延びる、第２のダイと、
前記再分配層に結合された第３のダイであって、該第３のダイは前記第２のダイから横方向に離間され、前記第２の絶縁材料層は、前記第３のダイを取り囲んで該第３のダイを超えて延びる、第３のダイと、を含む、
小型電子アセンブリ。
【請求項2】
前記第３のダイは前記第２のダイよりも薄い、請求項１に記載の小型電子アセンブリ。
【請求項3】
前記第３のダイの上にあり、該前記第３のダイに結合される第４のダイをさらに含む、請求項１又は２に記載の小型電子アセンブリ。
【請求項4】
前記第１の絶縁材料層は、前記第１の相互接続及び前記第２の相互接続の垂直方向の厚さと同じ垂直方向の厚さを有する、請求項１乃至３のいずれか一項に記載の小型電子アセンブリ。
【請求項5】
前記第１の絶縁材料層は、前記第１の相互接続及び前記第２の相互接続の垂直方向の厚さより大きい垂直方向の厚さを有する、請求項１乃至３のいずれか一項に記載の小型電子アセンブリ。
【請求項6】
前記第１の相互接続及び前記第２の相互接続は、前記第１のダイの底部の下に延びる、請求項１乃至５のいずれか一項に記載の小型電子アセンブリ。
【請求項7】
前記第１の相互接続から横方向に離間した第３の相互接続と、前記第２の相互接続から横方向に離間した第４の相互接続とをさらに含む、請求項１乃至６のいずれか一項に記載の小型電子アセンブリ。
【請求項8】
前記第３の相互接続及び前記第１の相互接続はピッチを有しており、前記第４の相互接続及び前記第２の相互接続は前記ピッチを有しており、該ピッチは１００～３００ミクロンの間である、請求項７に記載の小型電子アセンブリ。
【請求項9】
小型電子アセンブリであって、当該小型電子アセンブリは、
パッケージ基板と、
該パッケージ基板の上の第１の絶縁材料層であって、該第１の絶縁材料層は第１の側及び第２の側を有しており、該第２の側は前記第１の側と横方向に対向する、第１の絶縁材料層と、
該第１の絶縁材料層内の第１のダイと、
前記第１の絶縁材料層内の第１の相互接続であって、前記第１のダイから横方向に離間された第１の相互接続と、
前記第１の絶縁材料層内の第２の相互接続であって、該第２の相互接続は前記第１のダイから横方向に離間されており、前記第１のダイは、前記第１の相互接続と前記第２の相互接続との間で横方向にある、第２の相互接続と、
前記第１の絶縁材料層の上及び前記第１のダイの上の再分配層であって、該再分配層は前記第１の相互接続に結合され、前記再分配層は前記第１のダイに結合され、前記再分配層は前記第２の相互接続に結合され、前記再分配層は前記第１の絶縁材料層の前記第１の側から前記第１の絶縁材料層の前記第２の側に延びる、再分配層と、
該再分配層の上にある第２の絶縁材料層であって、前記第１の絶縁材料層の前記第１の側から前記第１の絶縁材料層の前記第２の側に延びる第２の絶縁材料層と、
前記第２の絶縁材料層内の第２のダイであって、前記再分配層に結合された第２のダイと、
前記第２の絶縁材料層内の第３のダイであって、該第３のダイは前記再分配層に結合され、前記第３のダイは前記第２のダイから横方向に離間されており、前記第２のダイよりも薄い第３のダイと、
該第３のダイの上にあり、前記第３のダイに結合される第４のダイと、を含む、
小型電子アセンブリ。
パッケージ基板と、
該パッケージ基板の上の第１の絶縁材料層であって、該第１の絶縁材料層は第１の側及び第２の側を有しており、該第２の側は前記第１の側と横方向に対向する、第１の絶縁材料層と、
該第１の絶縁材料層内の第１のダイと、
前記第１の絶縁材料層内の第１の相互接続であって、前記第１のダイから横方向に離間された第１の相互接続と、
前記第１の絶縁材料層内の第２の相互接続であって、該第２の相互接続は前記第１のダイから横方向に離間されており、前記第１のダイは、前記第１の相互接続と前記第２の相互接続との間で横方向にある、第２の相互接続と、
前記第１の絶縁材料層の上及び前記第１のダイの上の再分配層であって、該再分配層は前記第１の相互接続に結合され、前記再分配層は前記第１のダイに結合され、前記再分配層は前記第２の相互接続に結合され、前記再分配層は前記第１の絶縁材料層の前記第１の側から前記第１の絶縁材料層の前記第２の側に延びる、再分配層と、
該再分配層の上にある第２の絶縁材料層であって、前記第１の絶縁材料層の前記第１の側から前記第１の絶縁材料層の前記第２の側に延びる第２の絶縁材料層と、
前記第２の絶縁材料層内の第２のダイであって、前記再分配層に結合された第２のダイと、
前記第２の絶縁材料層内の第３のダイであって、該第３のダイは前記再分配層に結合され、前記第３のダイは前記第２のダイから横方向に離間されており、前記第２のダイよりも薄い第３のダイと、
該第３のダイの上にあり、前記第３のダイに結合される第４のダイと、を含む、
小型電子アセンブリ。
【請求項10】
前記第１の絶縁材料層は、前記第１の相互接続及び前記第２の相互接続の垂直方向の厚さと同じ垂直方向の厚さを有する、請求項９に記載の小型電子アセンブリ。
【請求項11】
前記第１の絶縁材料層は、前記第１の相互接続及び前記第２の相互接続の垂直方向の厚さより大きい垂直方向の厚さを有する、請求項９に記載の小型電子アセンブリ。
【請求項12】
前記第１の相互接続から横方向に離間した第３の相互接続、及び前記第２の相互接続から横方向に離間した第４の相互接続をさらに含み、前記第３の相互接続及び前記第１の相互接続はピッチを有しており、前記第４の相互接続及び前記第２の相互接続は前記ピッチを有しており、該ピッチは１００～３００ミクロンの間である、請求項９乃至１１のいずれか一項に記載の小型電子アセンブリ。
【請求項13】
小型電子アセンブリを製造する方法であって、当該方法は、
パッケージ基板の上に第１の絶縁材料層を形成するステップであって、該第１の絶縁材料層は第１の横幅を有する、ステップと、
前記第１の絶縁材料層内に第１のダイを配置するステップであって、該第１のダイは、底面の反対側にある上面と、該上面と前記底面との間の第１の側壁及び第２の側壁とを有しており、前記第２の側壁は前記第１の側壁の横方向に対向する、ステップと、
前記第１の絶縁材料層内に第１の相互接続を形成するステップであって、該第１の相互接続は、前記第１のダイの前記第１の側壁から横方向に離間される、ステップと、
前記第１の絶縁材料層内に第２の相互接続を形成するステップであって、該第２の相互接続は、前記第１のダイの前記第２の側壁から横方向に離間される、ステップと、
前記第１の絶縁材料層の上及び前記第１のダイの上に再分配層を形成するステップであって、前記再分配層は前記第１の相互接続に結合され、前記再分配層は前記第１のダイに結合され、前記再分配層は前記第２の相互接続に結合され、前記再分配層は第２の横幅を有しており、該第２の横幅は前記第１の横幅と同じである、ステップと、
前記再分配層の上に第２の絶縁材料層を形成するステップであって、該第２の絶縁材料層は第３の横幅を有しており、前記第３の横幅は前記第２の横幅と同じである、ステップと、
前記第２の絶縁材料層内に第２のダイを設けるステップであって、該第２のダイは前記再分配層に結合される、ステップと、
前記第２の絶縁材料層内に第３のダイを設けるステップであって、該第３のダイは前記再分配層に結合されており、前記第３のダイは前記第２のダイから横方向に離間される、ステップと、を含む、
方法。
パッケージ基板の上に第１の絶縁材料層を形成するステップであって、該第１の絶縁材料層は第１の横幅を有する、ステップと、
前記第１の絶縁材料層内に第１のダイを配置するステップであって、該第１のダイは、底面の反対側にある上面と、該上面と前記底面との間の第１の側壁及び第２の側壁とを有しており、前記第２の側壁は前記第１の側壁の横方向に対向する、ステップと、
前記第１の絶縁材料層内に第１の相互接続を形成するステップであって、該第１の相互接続は、前記第１のダイの前記第１の側壁から横方向に離間される、ステップと、
前記第１の絶縁材料層内に第２の相互接続を形成するステップであって、該第２の相互接続は、前記第１のダイの前記第２の側壁から横方向に離間される、ステップと、
前記第１の絶縁材料層の上及び前記第１のダイの上に再分配層を形成するステップであって、前記再分配層は前記第１の相互接続に結合され、前記再分配層は前記第１のダイに結合され、前記再分配層は前記第２の相互接続に結合され、前記再分配層は第２の横幅を有しており、該第２の横幅は前記第１の横幅と同じである、ステップと、
前記再分配層の上に第２の絶縁材料層を形成するステップであって、該第２の絶縁材料層は第３の横幅を有しており、前記第３の横幅は前記第２の横幅と同じである、ステップと、
前記第２の絶縁材料層内に第２のダイを設けるステップであって、該第２のダイは前記再分配層に結合される、ステップと、
前記第２の絶縁材料層内に第３のダイを設けるステップであって、該第３のダイは前記再分配層に結合されており、前記第３のダイは前記第２のダイから横方向に離間される、ステップと、を含む、
方法。
【請求項14】
前記第３のダイは、前記第２のダイよりも薄い、請求項１３に記載の方法。
【請求項15】
第４のダイを前記第３のダイに結合するステップをさらに含む、請求項１３又は１４に記載の方法。
【請求項16】
前記第１の絶縁材料層は、前記第１の相互接続及び前記第２の相互接続の垂直方向の厚さと同じ垂直方向の厚さを有する、請求項１３乃至１５のいずれか一項に記載の方法。
【請求項17】
前記第１の絶縁材料層は、前記第１の相互接続及び前記第２の相互接続の垂直方向の厚さより大きい垂直方向の厚さを有する、請求項１３乃至１５のいずれか一項に記載の方法。
【請求項18】
前記第１の相互接続及び前記第２の相互接続は、前記第１のダイの底部の下に延びる、請求項１３乃至１７のいずれか一項に記載の方法。
【請求項19】
前記第１の相互接続から横方向に離間した第３の相互接続と、前記第２の相互接続から横方向に離間した第４の相互接続とをさらに含む、請求項１３乃至１８のいずれか一項に記載の方法。
【請求項20】
前記第３の相互接続及び前記第１の相互接続はピッチを有しており、前記第４の相互接続及び前記第２の相互接続は前記ピッチを有しており、該ピッチは１００～３００ミクロンの間である、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、2018年6月14日に出願された、「小型電子アセンブリ」という名称の米国特許出願第16／008,879の優先権を主張するものである。この全内容は、本願の参照として取り入れられている。
【背景技術】
【0002】
従来、集積回路（IC）ダイは、機械的安定性のためパッケージ基板に結合され、回路基盤のような他の部材との接続が容易化される。従来の基盤により達成可能なインターコネクトピッチは、特に製造条件、材料、および熱に関する事項により制限を受ける。
【発明の概要】
【課題を解決するための手段】
【0003】
添付図面を参照した以下の詳細な記載により、実施例は、容易に理解される。本記載を容易にするため、同様の参照符号は、同様の構造素子を表す。添付図面の図において、実施例は、一例として示されており、限定的なものではない。
【図面の簡単な説明】
【0004】
【図1A】各種実施例による小型電子アセンブリの一例の側断面図である。
【図2A】各種実施例による、小型電子アセンブリにおける複数のダイの配置例の上面図である。
【図3】各種実施例による、小型電子アセンブリの一例の側断面図である。
【図5】各種実施例による、小型電子アセンブリの一例の側断面図である。
【図7】各種実施例による、小型電子アセンブリの一例の側断面図である。
【図8】本願に記載の任意の実施例による小型電子アセンブリに含まれ得るウェハおよびダイの上面図である。
【図9】本願に記載の任意の実施例による小型電子アセンブリに含まれ得るIC装置の側断面図である。
【図10】本願に記載の任意の実施例による小型電子アセンブリに含まれ得るIC装置アセンブリの側断面図である。
【図11】本願に記載の任意の実施例による小型電子アセンブリに含まれ得る電気装置の一例のブロック図である。
【発明を実施するための形態】
【0005】
小型電子アセンブリ、ならびにそれに関連する装置および方法が開示される。例えば、ある実施形態では、小型電子アセンブリは、第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、前記第1のダイの前記第1の表面は、第1のインターコネクトにより、パッケージ基板の表面に結合される、第1のダイと、第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、前記第2のダイの前記第1の表面は、第2のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、第2のダイと、第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、前記第3のダイの前記第1の表面は、第3のインターコネクトにより、前記第2のダイの前記第2の表面に結合される、第3のダイと、を有してもよい。
【0006】
マルチダイICパッケージにおける2または3以上のダイの間の多数の信号の通信は、特に、そのようなダイの顕著な小型化、熱の制約、および電力供給の制約等のため、難しい問題である。本願に記載の各種方法では、従来の対処法に比べて、低コスト、改善された電力効率、広いバンド幅、および／または大きな設計柔軟性で、複数のICダイの信頼性のある取り付けが達成される。本願に記載の各種小型電子アセンブリは、従来の対処法に比べて、パッケージサイズを低減させたまま、より良好な電力供給および信号速度を示し得る。本願に記載の小型電子アセンブリは、コンピュータ、タブレット、産業用ロボット、および民需電子機器（例えば携帯装置）における小型薄型の用途に、特に有意である。
【0007】
以下の詳細な説明において、その一部を構成する添付図面が参照される。同様の参照符号は、全体を通じて同様の部品を表し、実施可能な実施例が一例により示されている。他の実施形態を利用してもよいことが理解される。本開示の範囲から逸脱しないで、構造上または論理上の変更がなされ得る。従って、以下の詳細な説明は、限定的な意味に捉えてはならない。
【0008】
複数の別個の動作または操作として、各種動作が記載され、記載された主題を理解する上で、最も有益な態様で理解される。ただし、記載の順番は、これらの動作が必ずしも順番通りに実施されるものと解してはならない。特に、これらの動作は、記載の順番で実施されなくてもよい。記載の動作は、記載された実施例とは異なる順に実施されてもよい。各種追加の動作が実施され、および／または記載の動作は、追加の実施例において、省略されてもよい。
【0009】
本開示において、「Aおよび／またはB」という文言は、（A）、（B）、または（AおよびB）を意味する。本開示において、「A、Bおよび／またはC」という文言は、（A）、（B）、（C）、（AおよびB）、（AおよびC）、（BおよびC）、または（A、BおよびC）を意味する。図面には、必ずしもスケールは示されていない。多くの図面に、平坦壁および直角のコーナー部を有する直線状構造が示されていても、これは、単に描写を容易にするためであり、これらの技術を用いて構成される実際の装置は、丸いコーナー部、表面の粗さ、および他の特徴を示してもよい。
【0010】
記載内で使用される「実施例」、「複数の実施例」は、それぞれ、1または2以上の同じまたは異なる実施例を表し得る。また、本開示の実施形態に対して使用される、「有する」、「含む」、「備える」等の用語は、同意語である。本願において、「パッケージ」および「ICパッケージ」は同義語であり、「ダイ」および「ICダイ」も同様である。「上部」および「底部」という用語は、図面の各種特徴を説明する際に使用され得るが、これらの用語は、単に記載を容易にするためのものであり、所望のまたは必要な配向を表すものではない。本願に使用される「絶縁（性）」と言う用語は、特に記載がない限り、「電気的絶縁（性）」を意味する。
【0011】
寸法の範囲を記載するために使用される「XとYの間」という用語は、XおよびYを含む範囲を表す。簡単のため、「図4」と言う用語は、図4A～4Iの図面の集合を表すために使用され、「図6」と言う用語は、図6A～6Fの図面の集合を表すために使用されてもよく、以下同様である。ある素子が単数形で示されていても、そのような素子は、複数のサブ素子を有してもよい。例えば、「絶縁材料」は、1または2以上の絶縁材料を含んでもよい。本願に使用される「導電性コンタクト」と言う用語は、異なる部材同士の間の電気的界面として機能する、導電性材料（例えば金属）の一部を表してもよい。導電性コンタクトは、部材の表面から陥凹していても、表面と同位置平面であっても、表面から延在してもよい。また、導電性コンタクトは、いかなる好適な形態（例えば、導電性パッドもしくはソケット、または導電性ラインもしくはビアの一部）を取ってもよい。
【0012】
図1Aは、各種実施例による小型電子アセンブリ100の側断面図である。小型電子アセンブリ100は、多レベルのインターコネクトを有する多層ダイサブアセンブリ104に結合されたパッケージ基板102を有してもよい。本願に使用される「多層ダイサブアセンブリ」と言う用語は、各層に1または2以上のダイが埋設された、3以上の積層された誘電体層と、非隣接層にダイを含み、1または2以上のダイを接続する導電性インターコネクトおよび／または導電性経路と、を有する複合ダイを意味する。本願に使用される「多層ダイサブアセンブリ」および「複合ダイ」と言う用語は、相互交換可能に使用され得る。本願に使用される「多レベルインターコネクト」と言う用語は、第1の部材と第2の部材の間のインターコネクトを表し、ここで第1の部材と第2の部材は、隣接層ではなく、あるいは1または2以上の層（例えば、第1の層における第1のダイと、第3の層における第2のダイの間におけるインターコネクト、あるいはパッケージ基板と第2の層におけるダイの間のインターコネクト）の橋渡しをするインターコネクトを表す。図1Aに示すように、多層ダイサブアセンブリ104は、3つの層を含んでもよい。特に、多層ダイサブアセンブリ104は、ダイ114-1およびダイ114-4を有する第1の層104-1と、ダイ114-2を有する第2の層104-2と、ダイ114-3、ダイ114-5、およびダイ114-6を有するおよび第3の層104-3と、を有してもよい。第1の層104-1におけるダイ114-1は、ダイ-パッケージ基板（DTPS）インターコネクト150-1により、パッケージ基板102に結合され、ダイ-ダイ（DTD）インターコネクト130-1により、第2の層104-2におけるダイ114-2に結合され、マルチレベル（ML）インターコネクト152により、第3の層104-3におけるダイ114-3に結合されてもよい。パッケージ基板102の上部表面は、一組の導電性コンタクト146を有してもよい。ダイ114-1、114-2、および114-4は、ダイの底部表面に一組の導電性コンタクト122を有し、ダイの上部表面に一組の導電性コンタクト124を有してもよい。ダイ114-3、114-5、114-6は、ダイの底部表面に、一組の導電性コンタクト122を有してもよい。ダイ114-1に示すように、ダイ114-1の底部表面における導電性コンタクト122は、DTPSインターコネクト150-1により、パッケージ基板102の上部表面において、導電性コンタクト146に電気的および機械的に結合される。ダイ114-1の上部表面における導電性コンタクト124は、ダイ114-2の底部表面において、DTDインターコネクト130-1により、電気的および機械的に導電性コンタクト122に結合され、さらに、MLインターコネクト152により、ダイ114-3の底部表面における導電性コンタクト122に電気的および機械的に結合されてもよい。ダイ114-4に示すように、ダイ114-4の底部表面における導電性コンタクト122は、DTPSインターコネクト150-1により、パッケージ基板102の上部表面で、導電性コンタクト146と電気的および機械的に結合されてもよい。ダイ114-4の上部表面における導電性コンタクト124は、DTDインターコネクト130-1により、ダイ114-2の底部表面における導電性コンタクト122と電気的および機械的に結合されてもよい。さらに、MLインターコネクト152により、ダイ114-5の底部表面における導電性コンタクト122と電気的および機械的に結合されてもよい。ダイ114-2に示されているように、ダイ114-2の底部表面における導電性コンタクト122は、MLインターコネクト152により、パッケージ基板102の上部表面における導電性コンタクト146と電気的および機械的に結合され、DTDインターコネクト130-1により、ダイ114-1および114-4の上部表面における導電性コンタクト124と電気的および機械的に結合されてもよい。ダイ114-2の上部表面における導電性コンタクト124は、DTDインターコネクト130-1および130-2により、それぞれ、ダイ114-3、114-5および114-6の底部表面における導電性コンタクト122と電気的および機械的に結合されてもよい。ダイ114-3に示すように、ダイ114-3の底部表面における導電性コンタクト122は、さらに、MLインターコネクト152により、ダイ114-2の上部表面における導電性コンタクト124、およびパッケージ基板の上部表面における導電性コンタクト146と、電気的および機械的に結合されてもよい。ダイ114-5に示すように、ダイ114-5の底部表面における導電性コンタクト122は、さらに、MLインターコネクト152により、ダイ114-4の上部表面における導電性コンタクト124と電気的および機械的に結合されてもよい。ダイ114-6に示すように、ダイ114-6の底部表面における導電性コンタクト122は、DTDインターコネクト130-2により、ダイ114-2の上部表面における導電性コンタクト124と電気的および機械的に結合されてもよい。
【0013】
MLインターコネクト152は、銅、銀、ニッケル、金、アルミニウム、または他の金属もしくは合金のような、いかなる好適な導電性材料で形成されてもよい。MLインターコネクト152は、例えば、図4を参照して示す方法を含む、いかなる好適なプロセスを用いて形成されてもよい。ある実施形態では、記載されたMLインターコネクト152は、100μmと300μmの間のピッチを有してもよい。MLインターコネクト152は、多層ダイサブアセンブリ104の1または2以上のダイ114の間、および／または1または2以上のダイ114とパッケージ基板102との間に、より直接的な導電経路を提供してもよい。MLインターコネクトのより直接的な接続（すなわち、より短い導電性経路）は、バンド幅を高めること、抵抗を抑制すること、寄生性を抑制すること、および／またはパッケージ基板102から1または2以上のダイ114に、電力をより効率的に供給することにより、小型電子アセンブリの特性を改善する。
【0014】
ある実施形態では、パッケージ基板102は、リソグラフィー的に定められたビアパッケージプロセスを用いて形成されてもよい。ある実施形態では、パッケージ基板102は、標準的な有機パッケージ製造プロセスを用いて製造され、従って、パッケージ基板102は、有機パッケージの形態を有してもよい。ある実施形態では、パッケージ基板102は、誘電体材料へのラミネートまたはスピン法により、パネルキャリア（例えば図5に示されている）上に形成された、一組の再分配層であり、レーザ穴開けおよびめっきにより、導電性ビアおよび配線が形成される。ある実施形態では、パッケージ基板102は、再分配層技術のような、任意の好適な技術を用いて、除去可能なキャリアの上に形成されてもよい。パッケージ基板102の製造に関するいかなる既知の方法が使用されてもよい。簡略化のため、そのような方法は、詳しくは示されていない。
【0015】
ある実施形態では、パッケージ基板102は、低密度媒体であり、ダイ114（例えばダイ114-4）は、高密度媒体であり、または高密度媒体の領域を有してもよい。本願において、「低密度」および「高密度」と言う用語は、相対的な用語であり、低密度の導電性経路（例えば、導電性インターコネクト、導電性配線、および導電性ビアを含む）は、高密度媒体の導電性経路よりも、大きなピッチを有し、および／またはピッチが大きいことを意味する。ある実施形態では、高密度媒体は、変更された半付加プロセス、または改良されたリソグラフィーの半付加構築プロセス（進化したレーザまたはリソグラフィー法により形成された、小さな垂直インターコネクト特徴部を有する）を用いて、製造されてもよい。一方、低密度媒体は、標準的な印刷回路基盤（PCB）プロセス（例えば、エッチング化学物質を用いて好ましくない銅の領域を除去する、標準的な減算プロセス、および標準的なレーザプロセスにより形成される、粗い垂直インターコネクト特徴部を有するプロセス）を用いて製造された、印刷回路基盤（PCB）であってもよい。他の実施形態では、高密度媒体は、単一ダマシンプロセス、またはジュアルダマシンプロセスのような、半導体製造プロセスを用いて製造されてもよい。
【0016】
図1に示すように、ダイ114-1のDTPSインターコネクト150-1は、ダイ114-4のDTPSインターコネクト150-2とは異なるピッチを有してもよい。ある実施形態では、ダイ114-4に示すように、DTPSインターコネクト150は、同じダイ上に異なるピッチを有してもよい。例えば、ダイ114-4のDTPSインターコネクト150-1は、ダイ114-4のDTPSインターコネクト150-2とは異なるピッチを有してもよい。別の例では、上部表面のダイ114-2は、DTDインターコネクト130-1を有し、これは、同じ表面におけるDTDインターコネクト130-2とは異なるピッチを有してもよい。同じ表面に異なるピッチのインターコネクト130を有するダイ114は、混合ピッチダイ114と称される。ある実施形態では、DTDインターコネクトは、5μmと200μmの間（例えば、5μmと100μmの間）のピッチを有してもよい。ある実施形態では、DTDインターコネクトは、200μmと800μmの間（例えば300μmと600μmの間）のピッチを有してもよい。
【0017】
図1Aでは、ダイ114-1、114-2、および114-4は、ダブルサイドのダイとして、ダイ114-3、114-5、および114-6は、シングルサイドのダイとして示されているが、ダイ114は、シングルサイド、またはダブルサイドのダイであってもよく、シングルピッチダイ、または混合ピッチダイであってもよい。ある実施形態では、ダイ114-3、114-5、および／または114-6の上部表面に、追加の部材が配置されてもよい。表面取付レジスタ、キャパシタ、および／またはインダクタのような、追加のパッシブ部材が、パッケージ基板102の上部表面もしくは底部表面に配置され、あるいはパッケージ基板102に埋設されてもよい。本内容において、ダブルサイドダイは、両方の表面に接続部を有するダイを表す。ある実施形態では、ダブルサイドダイは、貫通シリコンビア（TSV）を有し、両方の表面に接続部を形成してもよい。1または2以上の活性装置および主要なインターコネクトを有する表面である、ダブルサイドダイの活性表面は、設計および電気的仕様に応じて、いずれの方向に面してもよい。
【0018】
図1Aでは、ダイ114は、特定の配置で示されているが、ダイ114は、いかなる好適な配置であってもよい。例えば、第3の層104-3からのダイ114-3は、オーバーラップ距離191だけ、第1の層104-1のダイ114-1を覆うように延在し、オーバーラップ距離193だけ、第2の層104-2のダイ114-2を覆うように延在してもよい。オーバーラップ距離191、193は、いかなる好適な距離であってもよい。ある実施形態では、オーバーラップ距離191は、0.5mmと50mmの間（例えば0.75mmと20mmの間、または約10mm）であってもよい。ある実施形態では、オーバーラップ距離193は、0.25mmと5mmの間であってもよい。
【0019】
図1Bには、図1Aの小型電子アセンブリ100のダイ114-2の上面図を示す。「粗い」導電性コンタクト124-1と、「細かい」導電性コンタクト124-2とが示されている。小型電子アセンブリ100のダイ114-2は、シングルサイドのダイ（ダイ114-2のみが、単一表面に導電性コンタクトを有するという意味）であり、あるいは、図に示すように、ダブルサイドダイ（ダイ114-2は、2つの表面（例えば上部表面および底部表面）に導電性コンタクト122、124を有するという意味）であり、あるいは、混合ピッチダイ（ダイ114-2は、異なるピッチで、導電性コンタクト124-1、124-2の組を有する意味）であってもよい。図1Bでは、長方形アレイに配置された導電性コンタクト124-1、124-2が示されているが、導電性コンタクト124-1、124-2は、いかなる好適なパターンで配置されてもよい（例えば、三角形、六角形、長方形、導電性コンタクト124-1、124-2の間で異なる配置、等）。示された導電性コンタクト（例えば、導電性コンタクト122、124、および／または146）は、例えば、結合パッド、はんだバンプ、導電性ポスト、または他の任意の好適な導電性コンタクトを有してもよい。
【0020】
図1Cには、図1Aの小型電子アセンブリ100のダイ114-2の底面図を示す。「粗い」導電性コンタクト122-1と、「細かい」導電性コンタクト122-2とが示されている。小型電子アセンブリ100のダイ114-2は、図に示すように、ダブルサイドダイであり、またはシングルサイドダイであり、または混合ピッチダイであり、あるいは単一ピッチのダイであってもよい。図1Cには、長方形アレイで配置された導電性コンタクト122-1、122-2が示されているが、導電性コンタクト122-1、122-2は、いかなる好適なパターンで配置されてもよい（例えば、三角形、六角形、長方形、導電性コンタクト122-1、122-2の間で異なる配置、等）。
【0021】
前述のように、図1Aの実施形態では、ダイ114-1は、小型電子アセンブリ100の局所領域に、高密度のインターコネクト経路を提供してもよい。ある実施形態では、ダイ114-1の存在は、パッケージ基板102に直接完全に取り付けることができない、微細ピッチの半導体ダイ（例えば、ダイ114-2、114-3、114-5）の直接的なチップ取り付けを支援する。特に、前述のように、ダイ114-1は、パッケージ基板102に達成不可能なトレース幅および間隔を支持し得る。着用性または形態電子機器の広がりは、物のインターネット（IoT）適用とともに、電子システムのサイズの減少につながるが、PCB製造プロセスの限界、および使用中の熱膨張という機械的な結果は、微細インターコネクトピッチを有するチップがPCBに直接取り付けられないことを意味する。本願に記載の小型電子アセンブリ100の各種実施例では、特性および製造性を犠牲にすることなく、高密度インターコネクトを有するチップ、および低密度インターコネクトを有するチップを支持することが可能となる。
【0022】
また、図1Aの小型電子アセンブリ100は、回路基盤（図示されていない）を有してもよい。パッケージ基板102は、パッケージ基板102の底部表面で、第2レベルのインターコネクトにより、回路基盤に結合される。第2レベルのインターコネクトは、いかなる好適な第2レベルのインターコネクトであってもよく、これには、ボールグリッドアレイ配置用のはんだボール、ピングリッドアレイ配置におけるピンまたはランドグリッドアレイ配置におけるランドが含まれる。回路基盤は、例えばマザーボードであってもよく、取り付けられた他の部材を有してもよい。回路基盤は、従来から知られる、回路基盤を介した電力経路、グラウンド、および信号用の、導電性経路および他の導電性コンタクトを含んでもよい。ある実施形態では、第2レベルのインターコネクトは、パッケージ基板102と回路基盤を結合せず、代わりに、パッケージ基板102を、別のICパッケージ、インターポーザ、または他の任意の好適な部材に結合してもよい。ある実施形態では、多層ダイサブアセンブリは、パッケージ基板102とは結合されず、代わりにPCBのような回路基盤と結合されてもよい。
【0023】
また、図1Aの小型電子アセンブリ100は、アンダーフィル材料127を有してもよい。ある実施形態では、アンダーフィル材料127は、関連するDTDSインターコネクト150の周囲で、1または2以上のダイ114とパッケージ基板102の間に延在してもよい。ある実施形態では、アンダーフィル材料127は、関連するDTDインターコネクト130の周囲で、異なるダイ114同士の間に延在してもよい。アンダーフィル材料127は、好適なエポキシ材料のような、絶縁材料であってもよい。ある実施形態では、アンダーフィル材料127は、キャピラリアンダーフィル、非導電性膜（NCF）、またはモールドされたアンダーフィル材料を含んでもよい。ある実施形態では、アンダーフィル材料127は、DTPSインターコネクト150-1、150-2を形成する際に、ダイ114-1、114-4をパッケージ基板102にはんだ付けすることを支援するエポキシフラックスを有してもよい。その後、重合され、DTPSインターコネクト150-1、150-2が被覆される。アンダーフィル材料127は、小型電子アセンブリ100において、不均衡な熱膨張により生じるダイ114とパッケージ基板102の間の応力を軽減または最小化する、熱膨張係数（CTE）を有するように選定されてもよい。ある実施形態では、アンダーフィル材料127のCTEは、パッケージ基板102のCTE（例えば、パッケージ基板102の誘電体材料のCTE）とダイ114のCTEの中間の値を有してもよい。
【0024】
本願に記載のDTPSインターコネクト150は、いかなる好適な形態を有してもよい。ある実施形態では、一組のDTPSインターコネクト150は、はんだを有してもよい（例えば、DTPSインターコネクト150を形成する熱リフローに晒されるはんだバンプまたはボール）。はんだを含むDTPSインターコネクト150は、鉛／スズ、スズ／ビスマス、共晶スズ／銀、三次元スズ／銀／銅、共晶スズ／銅、スズ／ニッケル／銅、スズ／ビスマス／銅、スズ／インジウム／銅、スズ／亜鉛／インジウム／ビスマス、または他の合金を含む、いかなる好適なはんだ材料を有してもよい。ある実施形態では、DTPSインターコネクト150の組は、異方性導電性膜または異方性導電性ペーストのような、異方性導電性材料を有してもよい。異方性導電性材料は、非導電性材料中に分散された導電性材料を含んでもよい。ある実施形態では、異方性導電性材料は、バインダまたは熱硬化性接着フィルム（例えば、熱硬化性ビフェニルタイプのエポキシ樹脂、またはアクリル系の材料）に埋設された、微細な導電性粒子を含んでもよい。ある実施形態では、導電性粒子は、ポリマーおよび／または1もしくは2以上の金属（例えばニッケルまたは金）を有してもよい。例えば、導電性粒子は、ニッケルコート金、または銀コート銅を有し、これらはポリマーでコーティングされてもよい。別の例では、導電性粒子は、ニッケルを含んでもよい。異方性導電性材料が非圧縮の場合、材料の片側から他方への導電性経路が存在しなくてもよい。ただし、（例えば、異方性導電性材料のいずれかの側における導電性コンタクトにより）異方性導電性材料が適切に圧縮されると、圧縮領域の近傍の導電性材料が相互に接触し、圧縮領域において、膜の片側から他方に導電性経路が形成されてもよい。
【0025】
本願に記載のDTDインターコネクト130は、いかなる好適な形態を取ってもよい。DTDインターコネクト130は、小型電子アセンブリにおけるDTPSインターコネクト150よりも小さなピッチを有してもよい。ある実施形態では、一組のDTDインターコネクト130のいずれかの側におけるダイ114は、未パッケージダイであり、および／またはDTDインターコネクト130は、はんだにより、導電性コンタクト124に取り付けられた小さな導電性バンプ（例えば銅バンプ）を有してもよい。DTDインターコネクト130は、極めて微細なピッチを有し、パッケージ基板102に直接結合されてもよい（例えば、DTPSインターコネクト150として機能するため、十分に小さい）。ある実施形態では、一組のDTDインターコネクト130は、はんだを含んでもよい。はんだを含むDTDインターコネクト130は、前述の任意の材料のような、いかなる好適なはんだ材料を有してもよい。ある実施形態では、一組のDTDインターコネクト130は、前述の任意の材料のような、異方性導電性材料を有してもよい。ある実施形態では、DTDインターコネクト130は、データ転送レーンとして使用される一方、DTPSインターコネクト150は、特に電力およびグラウンドラインとして使用されてもよい。
【0026】
ある実施形態では、小型電子アセンブリ100におけるDTDインターコネクト130の一部または全てが、金属-金属インターコネクト（例えば、銅-銅インターコネクト、またはめっきインターコネクト）であってもよい。そのような実施形態では、DTDインターコネクト130のいずれかの側の導電性コンタクト122、124は、介在するはんだまたは異方性導電性材料を使用せずに、相互に結合されてもよい（例えば、高圧および／または高温下）。ある
実施形態では、金属-金属インターコネクトに、薄いはんだのキャップが使用され、平坦性が提供されてもよい。このはんだは、処理の間、合金化合物であってもよい。ハイブリッド結合を用いるある金属-金属インターコネクトでは、金属結合同士の間（例えば、関連の導電性コンタクト124を提供する銅パッドまたはポストの間）に、誘電体材料（例えば、ケイ素酸化物、ケイ素窒化物、ケイ素炭化物、または有機層）が存在し得る。ある実施形態では、DTDインターコネクト130の片側は、金属ピラー（例えば銅ピラー）を有し、DTDインターコネクトの他の側は、誘電体に陥凹された金属コンタクト（例えば、銅コンタクト）を有してもよい。ある実施形態では、金属-金属インターコネクト（例えば、銅-銅インターコネクト）は、貴金属（例えば金）、または酸化物が導電性の金属（例えば、銀）を含んでもよい。ある実施形態では、金属-金属インターコネクトは、金属ナノ構造（例えばナノロッド）を有し、低下された融点を有してもよい。金属-金属インターコネクトは、他の種類のインターコネクトよりも、信頼性のある高電流伝導が可能であってもよい。例えば、あるはんだインターコネクトは、通電の際に、もろい合金化合物を形成し、そのようなインターコネクトに提供される最大電流は、機械的不具合を軽減するために抑制される。
実施形態では、金属-金属インターコネクトに、薄いはんだのキャップが使用され、平坦性が提供されてもよい。このはんだは、処理の間、合金化合物であってもよい。ハイブリッド結合を用いるある金属-金属インターコネクトでは、金属結合同士の間（例えば、関連の導電性コンタクト124を提供する銅パッドまたはポストの間）に、誘電体材料（例えば、ケイ素酸化物、ケイ素窒化物、ケイ素炭化物、または有機層）が存在し得る。ある実施形態では、DTDインターコネクト130の片側は、金属ピラー（例えば銅ピラー）を有し、DTDインターコネクトの他の側は、誘電体に陥凹された金属コンタクト（例えば、銅コンタクト）を有してもよい。ある実施形態では、金属-金属インターコネクト（例えば、銅-銅インターコネクト）は、貴金属（例えば金）、または酸化物が導電性の金属（例えば、銀）を含んでもよい。ある実施形態では、金属-金属インターコネクトは、金属ナノ構造（例えばナノロッド）を有し、低下された融点を有してもよい。金属-金属インターコネクトは、他の種類のインターコネクトよりも、信頼性のある高電流伝導が可能であってもよい。例えば、あるはんだインターコネクトは、通電の際に、もろい合金化合物を形成し、そのようなインターコネクトに提供される最大電流は、機械的不具合を軽減するために抑制される。
【0027】
ある実施形態では、小型電子アセンブリ100におけるDTDインターコネクト130の一部または全てがはんだインターコネクトであり、DTPSインターコネクト150の一部または全部に含まれるはんだよりも高融点のはんだを含んでもよい。例えば、小型電子アセンブリ100におけるDTDインターコネクト130は、DTPSインターコネクト150が形成される前に形成され（例えば、以下図4を参照して説明する）、はんだベースのDTDインターコネクト130には、高温はんだ（例えば、融点が200℃超）が使用され、DTPSインターコネクト150には、低融点はんだ（例えば、融点が200℃未満）が使用されてもよい。ある実施形態では、高温はんだは、スズ、スズと金、またはスズ、銀、と銅（例えば、96.5%スズ、3%銀、0.5%銅）を含んでもよい。ある実施形態では、低融点はんだは、スズとビスマス（例えば共晶スズビスマス）、またはスズと銀とビスマスを含んでもよい。ある実施形態では、低融点はんだは、インジウム、インジウムとスズ、またはガリウムを含んでもよい。
【0028】
記載された小型電子アセンブリ100において、DTPSインターコネクト150の一部または全部は、DTDインターコネクト130の一部または全部よりも大きなピッチを有してもよい。一組のDTPSインターコネクト150のいずれかの側におけるパッケージ基板102とダイ114の間よりも、一組のDTDインターコネクト130のいずれかの側の異なるダイ114における材料の類似性を高めるため、DTDインターコネクト130は、DTPSインターコネクト150よりも小さなピッチを有してもよい。特に、ダイ114とパッケージ基板102の材料組成の差異は、動作中に生じる熱（および各種製造動作中に印加される熱）のため、ダイ114とパッケージ基板102の異なる膨張および収縮につながる。この異なる膨張および収縮により生じる損傷（例えば、クラック、はんだブリッジ等）を軽減するため、DTPSインターコネクト150は、DTDインターコネクト130よりも大きく、遠く離して形成されてもよい。これにより、DTDインターコネクトのいずれかの側におけるダイ114の組の大きな材料の類似性のため、熱応力が軽減される。ある実施形態では、本願に記載のDTPSインターコネクト150は、80μmと300μmの間のピッチを有し、本願に記載のDTDインターコネクト130は、7μmと100μmの間のピッチを有してもよい。
【0029】
図1Aには、特定の数のDTPSインターコネクト150、DTDインターコネクト130、およびMLインターコネクト152の配置が示されているが、これらは、単なる一例であり、いかなる好適な数および配置が使用されてもよい。記載されたインターコネクト（例えば、DTPS、DTD、およびMLインターコネクト）は、例えば、銅、銀、ニッケル、金、アルミニウム、または他の金属もしくは合金のような、いかなる好適な導電性材料で形成されてもよい。
【0030】
多層ダイサブアセンブリ104は、絶縁材料（例えば、従来から知られる複数の層で形成された誘電体材料）を含み、複数の層が形成され、層内に、1または2以上のダイが埋設されてもよい。ある実施形態では、多層ダイサブアセンブリの絶縁材料は、有機誘電体材料、防火グレード4の材料（FR-4）、ビスマレイミドトリアジン（BT）樹脂、ポリイミド材料、ガラス強化エポキシマトリクス材料、またはlow-kおよび超low-k誘電体（例えば、炭素ドープ誘電体、フッ素ドープ誘電体、多孔質誘電体、および有機重合誘電体）のような、誘電体材料であってもよい。多層ダイサブアセンブリ104は、誘電体材料を貫通する1または2以上のMLインターコネクトを有してもよい（例えば、示された導電性ビアおよび／または導電性ピラーを含む）。多層ダイサブアセンブリ104は、いかなる好適な寸法を有してもよい。例えば、ある実施形態では、多層ダイサブアセンブリ104の厚さは、100μmと2000μmの間であってもよい。多層ダイサブアセンブリ104は、いかなる好適な層数、好適なダイの数、および好適なダイ配置を有してもよい。例えば、ある実施形態では、多層ダイサブアセンブリ104は、ダイの3と20の間の層を有してもよい。ある実施形態では、多層ダイサブアセンブリ104は、2と10の間のダイを有する層を含んでもよい。
【0031】
パッケージ基板102は、絶縁性材料（例えば、従来より知られる複数の層で形成された誘電体材料）と、誘電体材料を貫通する1または2以上の導電性経路とを有してもよい（例えば、示されているような導電性トレースおよび／または導電性ビア）。ある実施形態では、パッケージ基板102の絶縁材料は、有機誘電体材料、防火グレード4の材料（FR-4）、BT樹脂、ポリイミド材料、ガラス強化エポキシマトリクス材料、無機フィラーを有する有機誘電体、またはlow-ｋおよび超low-k誘電体（例えば、炭素ドープ誘電体、フッ素ドープ誘電体、多孔質誘電体、および有機重合誘電体）のような、誘電体材料であってもよい。特に、パッケージ基板102が標準的なPCBプロセスを用いて形成される場合、パッケージ基板102は、FR-4を有し、パッケージ基板102における導電性経路は、FR-4のビルドアップ層により分離された、銅のパターン化シートにより形成されてもよい。パッケージ基板102の導電性経路は、接着剤ライナおよび／またはバリアライナのような、好適なライナ材料により境界化されてもよい。
【0032】
本願に記載のダイ114は、絶縁材料（例えば、従来から知られる複数の層で構成された誘電体材料）と、絶縁材料を貫通して形成された複数の導電性経路とを有してもよい。ある実施形態では、ダイ114の絶縁材料は、二酸化ケイ素、窒化ケイ素、酸窒化物、ポリイミド材料、ガラス強化エポキシマトリクス材料、またはlow-kもしくは超low-k誘電体（例えば、炭素ドープ誘電体、フッ素ドープ誘電体、多孔質誘電体、および有機重合誘電体、フォトイメージ誘電体、および／またはベンゾシクロブテン系ポリマー）のような、誘電体材料を含んでもよい。ある実施形態では、ダイ114の絶縁材料は、ケイ素、ゲルマニウム、またはIII-V族材料（例えばガリウム窒化物）のような半導体材料、および1または2以上の追加材料を含んでもよい。例えば、絶縁材料は、ケイ素酸化物またはケイ素窒化物を含んでもよい。ダイ114における導電性経路は、導電性トレースおよび／または導電性ビアを有し、任意の好適な方法（例えば、ダイ114の同じ表面、または異なる表面における、複数の導電性コンタクトの接続）で、ダイ114における任意の導電性コンタクトを接続してもよい。ダイ114に含まれる構造の例は、図9を参照して以下に示されている。ダイ114における導電性経路は、接着ライナおよび／またはバリアライナのようなライナ材料により、好適に境界化されてもよい。
【0033】
ある実施形態では、ダイ114-1および／または114-4は、導電性経路を有し、電力、グラウンド、および／または信号を、小型電子アセンブリ100に含まれる他のダイ114の一部に、および／または一部から、送信してもよい。例えば、ダイ114-1、114-4は、バリア酸化物により、周囲シリコンまたは他の半導体材料から絶縁された、金属ビアのような導電性材料ビアを含むTSVを含んでもよい。または、ダイ114-1、114-4（例えば、図1Aの実施例では、ダイ114-2、ダイ114-3、ダイ114-5および／またはダイ114-6）の「上部に」（例えば、1または2以上の上部層に）電力、グラウンド、および／または信号が、パッケージ基板102と1または2以上のダイ114の間に伝送される、他の導電性経路を有してもよい。ある実施形態では、ダイ114-1、114-4は、電力、グラウンド、および／または信号を、ダイ114-1、114-4の「上部における」異なるダイ114の間に伝送する、導電性経路を有してもよい（例えば、図1Aの実施例では、ダイ114-2、ダイ114-3、ダイ114-5、および／またはダイ114-6）。ある実施形態では、ダイ114-1、114-4は、小型電子アセンブリ100に含まれるダイ114-1、114-4、および他のダイ114の間に転送される信号のソースおよび／または目的地であってもよい。
【0034】
ある実施形態では、ダイ114-1は、電力および／またはグラウンドをダイ114-2に伝送しなくてもよい。代わりに、ダイ114-2は、MLインターコネクト152により、パッケージ基板102における電力および／またはグラウンドラインに直接結合してもよい。MLインターコネクト152を介して、ダイ114-2が直接、パッケージ基板102における電力および／またはグラウンドラインに結合されることにより、そのような電力および／またはグラウンドラインは、ダイ114-1を介して伝送される必要がなくなり、ダイ114-1を小さくし、またはより多くの信号経路または活性回路を含むことができる。
【0035】
ある実施形態では、ダイ114-1、114-4は、導電性経路のみを含み、アクティブまたはパッシブな回路を有さない。別の実施例では、ダイ114-1、114-4は、アクティブまたはパッシブな回路を有してもよい（例えば、特にトランジスタ、ダイオード、レジスタ、インダクタ、およびキャパシタ）。ある実施形態では、ダイ114-1、114-4は、トランジスタ（例えば、以下に図9を参照して示す）を含む1または2以上の装置層を有してもよい。ダイ114-1、114-4が活性回路を含む場合、電力および／またはグラウンド信号は、パッケージ基板102を介して伝送され、ダイ114-1、114-4の底部表面における導電性コンタクト122を介して、ダイ114-1、114-4に伝送されてもよい。
【0036】
小型電子アセンブリ100の素子は、いかなる好適な寸法を有してもよい。添付図面のサブセットのみに、寸法を表す参照符号が付されているが、これは、図の明確化のためであり、本願における任意の小型電子アセンブリ100は、本願に記載の寸法を有する部材を有してもよい。ある実施形態では、パッケージ基板102の厚さ164は、0.1mmと3mmの間であってもよい（例えば、0.3mmと2mmの間、0.25mmと0.8mmの間、または約1mm）。
【0037】
図1Aの小型電子アセンブリ100の多くの素子は、添付図面の他の物に含まれている。これらの図を説明する際に、これらの素子の記載は、繰り返されず、任意のこれらの素子は、本願に記載の任意の形態を取り得る。ある実施形態では、小型電子アセンブリ100の個々のものは、異なる機能を有する複数のダイ114が含まれる、システムインパッケージ（SiP）として機能してもよい。そのような実施形態では、小型電子アセンブリ100は、SiPと称され得る。
【0038】
図2Aには、複数のダイ114Aが中央のダイ114Bの下方に配置され、複数のダイ114Cが中央ダイ114Bの上方に配置され、ダイ114Dが中央ダイ114Bの上方に完全に配置された配置を示す（例えば、ダイ114-6を参照して記載された態様）。ダイ114は、同じダイであり、または異なるダイであり、任意の好適な回路を有してもよい。例えば、ある実施形態では、ダイ114A、114C、114Dは、アクティブまたはパッシブなダイであり、ダイ114Bは、入力／出力回路、高バンド幅メモリ、および／または増強ダイナミックランダムアクセスメモリ（EDRAM）を有してもよい。ダイ114Aは、ダイ114-1を参照して示した任意の態様で、パッケージ基板102（図示されていない）に接続され、記載された任意のDTDインターコネクトにより、中央ダイ114Bに接続されてもよい。ダイ114Cおよび114Dは、記載された任意のDTDインターコネクトにより、中央ダイ114Bに接続されてもよい。図2Aでは、ダイ114は、隣接するダイ114Cの端部205および／またはコーナー部207と「オーバーラップ」する。少なくとも一部がダイ114Cと重なるようにダイ114Aを配置することにより、経路の密集が低減され、記載された任意のMLインターコネクトによりダイ114Aをダイ114Cに接続することにより、ダイの利用性が改善される。ダイ114A、114C、および114Dは、シングルサイドダイ、またはダブルサイドダイであり、シングルピッチダイまたは混合ピッチダイであってもよい。
【0039】
図2Bは、ダイ114Bの上面図である。「粗い」導電性コンタクト124-3と、「微細な」導電性コンタクト124-4とを有する混合ピッチダイが示されており、微細な導電性コンタクト124-4は、粗い導電性コンタクト124-3を取り囲む（framing）。図2Aには、多層ダイの配置と、ダイの表面上の導電性コンタクトの配置が示されているが、これらの配置は単なる一例であり、いかなる好適な配置を使用してもよい。
【0040】
図1Aの実施例では、多層ダイサブアセンブリ104は、3つの層を有するものとして示されている。小型電子アセンブリ100のある実施形態では、多層ダイサブアセンブリ104は、4層以上を有してもよい。例えば、図3には、多層ダイサブアセンブリ104が4つの層104-1、104-2、104-3、104-4を有する、小型電子アセンブリ100の実施例を示す。前述の図1Aに示したように、第1の層104-1は、ダイ114-1およびダイ114-4を含み、第2の層104-2は、ダイ114-2を含んでもよい。図1Aを参照して示したように、第3の層104-3は、ダイ114-3および114-5を含んでもよい。これは、さらに、ダイ114-3、114-5の上部表面に導電性コンタクト124を有し、ダイ114-6は省略されてもよい。第4の層104-4は、ダイ114-7、ダイ114-8、ダイ114-9を有してもよい。ダイ114-7、114-8、114-9は、ダイ114-7、114-8、114-9の底部表面に導電性コンタクト122を有してもよい。ダイ114-7に示すように、ダイ114-7の底部表面における導電性コンタクト122は、DTDインターコネクト130-1、130-2により、ダイ114-3の上部表面における導電性コンタクト124に電気的および機械的に結合されてもよい。ダイ114-8に示すように、ダイ114-8の底部表面における導電性コンタクト122は、MLインターコネクト152により、ダイ114-2の上部表面における導電性コンタクト124と電気的および機械的に結合されてもよい。ダイ114-9に示すように、ダイ114-9の底部表面における導電性コンタクト122は、DTDインターコネクト130-1、130-2により、ダイ114-5の上部表面における導電性コンタクト124と電気的および機械的結合され、MLインターコネクト152により、ダイ114-4の上部表面における導電性コンタクト124と電気的および機械的に結合されてもよい。
【0041】
いかなる好適な技術を用いて、小型電子アセンブリが製造されてもよい。例えば、図4A乃至4Iは、各種実施例による、図3の小型電子アセンブリ100の製造方法の一例における、各種段階の側断面図である。図4A乃至4I（および製造方法を示す他の添付図面）を参照して以下に記載された動作は、特定の順番で示されているが、これらの動作は、いかなる好適な順番で実施されてもよい。また、図4A乃至4I（および製造方法を示す他の添付図面）には、特定のアセンブリが示されているが、図4Aに乃至4Iを参照して以下に示す動作には、いかなる好適なアセンブリが使用されてもよい。ある実施形態では、図4A乃至4Iに従って製造される小型電子アセンブリ100（例えば、記載された任意の小型電子アセンブリ100）は、はんだインターコネクトであるDTPSインターコネクト150と、非はんだインターコネクトであるDTDインターコネクト130（例えば、金属-金属インターコネクト、または異方性導電性材料インターコネクト）とを有してもよい。図4A乃至4Iの実施例では、ダイ114は、まず複合ダイに組み立てられ、次に複合ダイがパッケージ基板102に結合されてもよい。この方法は、DTDインターコネクト130の形成において、厳しい許容誤差が可能となり、比較的小さなダイ114、および3以上の層を有する複合ダイに特に望ましい。
【0042】
図4Aには、キャリア402の上部表面に導電性ピラー434を形成した後の、キャリア402を有する組立体400Aを示す。キャリア402は、製造動作の間、機械的安定性を提供する、いかなる好適な材料を有してもよい。導電性ピラー434は、1または2以上の過疎領域455を形成するように配置され、この領域には、導電性ピラー434は存在しない。導電性ピラー434は、記載された任意の実施例の形態を取ってもよく、例えば、コールドスプレーまたは3D印刷法のような、リソグラフィープロセスまたは付加プロセスなど、いかなる好適な技術を用いて形成されてもよい。例えば、導電性ピラー434は、キャリア402の上部表面へのフォトレジスト層の成膜、露光、および現像により形成されてもよい。フォトレジスト層は、パターン化され、導電性ピラーの形状のキャビティが形成されてもよい。パターン化フォトレジスト層の開口に、銅のような導電性材料が成膜され、導電性ピラー434が形成されてもよい。導電性材料は、電気めっき、スパッタリング、または無電解めっきのような、いかなる好適なプロセスを用いて成膜されてもよい。フォトレジスト層が除去され、導電性ピラー434が露出されてもよい。導電性ピラー434は、例えば、銅のような金属など、いかなる好適な導電性材料を有してもよい。導電性ピラー434は、層中の最も厚いダイとほぼ等しい厚さを有するように形成されてもよい。ある実施形態では、ダイ114-1、114-4は、同じ厚さを有してもよい。ある実施形態では、ダイ114-1、114-4は、異なる厚さを有し、導電性ピラーは、大きい方の厚さと等しい厚さを有してもよい（例えば図5参照）。ある実施形態では、フォトレジスト材料および導電性材料を成膜する前に、キャリアの上部表面に、シード層483が形成されてもよい。シード層483は、銅を含む、いかなる好適な導電性材料であっても良い。シード層483は、特に化学エッチングを含む、任意の好適なプロセスを用いて、フォトレジスト層の除去後に除去されてもよい。ある実施形態では、シード層は、省略されてもよい。
【0043】
導電性ピラー434は、金属のような、いかなる好適な導電性材料で形成されてもよい。ある実施形態では、導電性ピラー434は、銅を含んでもよい。導電性ピラー434は、任意の好適な寸法を有し、1または2以上の層にまたがり、MLインターコネクトが形成されてもよい。例えば、ある実施形態では、個々の導電性ピラー434は、1：1と4：1の間のアスペクト比（高さ：直径）（例えば1：1と3：1の間）を有してもよい。ある実施形態では、個々の導電性ピラー434は、10μmと300μmの間の直径を有してもよい。ある実施形態では、個々の導電性ピラー434は、50μmと400μmの間の直径を有してもよい。ある実施形態では、銅ピラーは、10μmと300μmの間の高さを有してもよい。導電性ピラーは、任意の好適な断面形状を有し、例えば、正方形、三角形、および楕円であってもよい。ある実施形態では、熱伝導のため、導電性ピラーは、ダイ114の上部表面に結合されてもよい。
【0044】
図4Bには、組立体400A（図4A）の過疎領域455に、ダイ114-1、114-4を配置した後のアセンブリ400Bを示す。ダイ114は、ダイ取り付け膜（DAF）のような、任意の好適な技術を用いて、キャリア402上に配置されてもよい。ダイ114は、ダイ114上に、非電気材料層（図示されていない）またはキャリア（図示されていない）を有し、改善された機械的安定性が提供される。非電気材料層は、ダイ114の非活性部分であり、特に、ケイ素、セラミック、または石英を有してもよい。非電気材料層は、例えば、リリース層を含む、任意の好適な技術を用いて、ダイ114に取り付けられてもよい。リリース層（剥離層とも称される）は、一時的な接着剤、または例えば、熱もしくは光への暴露によりリリースされる他の材料を有してもよい。非電気材料層は、任意の好適な技術を用いて、除去されてもよい。これには、例えば、研磨、反応性イオンエッチング（RIE）もしくは化学エッチングのようなエッチング、あるいは剥離層が光反応性または熱反応性材料を含む場合、光または熱の印加を含む。キャリアは、機械的安定性を提供する、いかなる好適な材料を有してもよい。キャリアは、例えば、除去可能な接着剤を含む、任意の好適な技術を用いて、ダイ114に取り付けられてもよい。
【0045】
図4Cには、アセンブリ400B（図4B）の導電性ピラー434およびダイ114-1、114-4の周囲に、絶縁材料430が提供された後のアセンブリ400Cを示す。ある実施形態では、絶縁材料430は、最初に導電性ピラー434、およびダイ114-1、114-4の上部にわたって成膜され、その後、導電性ピラー434の上部表面、およびダイ114-1、114-4の上部表面に、導電性コンタクト12が露出されるまで、研磨されてもよい。ある実施形態では、絶縁材料430は、無機シリカ粒子を有する有機ポリマーのような、モールド材料である。ある実施形態では、絶縁材料430は、誘電体材料である。ある実施形態では、誘電体材料は、有機誘電体材料、防火グレードが4の材料（FR-4）、BT樹脂、ポリイミド材料、ガラス強化エポキシマトリクス材料、またはlow-Kおよび超low-K誘電体（例えば、炭素ドープ誘電体、フッ素ドープ誘電体、多孔質誘電体、および有機重合誘電体）を含んでもよい。誘電体材料は、ラミネート、またはスリットコーティングおよび硬化法を含む、いかなる好適なプロセスを用いて形成されてもよい。誘電体層が導電性ピラー434、およびダイ114-1、114-4を完全に覆うように形成される場合、研磨、または湿式エッチング、ドライエッチング（例えばプラズマエッチング）、ウェットブラスト、またはレーザアブレーション（例えばエキシマレーザの使用）のようなエッチングを含む、任意の好適な技術を用いて、誘電体層が除去されると、ダイ114-1、114-4の上部表面、および導電性ピラー434の上部表面に、導電性コンタクト124が露出される。ある実施形態では、絶縁層430の厚さは、最小限に抑制され、必要なエッチング時間が低減されてもよい。
【0046】
図4Dには、ダイ114-1、114-4の上部表面、および1または2以上の導電性ピラー434の上部表面において、導電性コンタクト124上に導電性ピラー435を形成した後のアセンブリ400Dを示す。導電性ピラー435は、本願に記載の実施例のいかなる形態を取ってもよく、任意の好適な技術（例えば、前述の図4を参照した記載）を用いて形成されてもよい。導電性ピラー435は、1または2以上の過疎領域456を形成するように配置され、ここには、導電性ピラー435は存在しない。
【0047】
図4Eには、アセンブリ400D（図4D）の過疎領域456に、ダイ114-2を配置し、ダイ114-2をダイ114-1、114-4に結合した後のアセンブリ400Eを示す。ダイ114-2の底部表面における導電性コンタクト122は、ダイ114-1、114-4の上部表面において、導電性コンタクト124と結合されてもよい（DTDインターコネクト130-1を介して）。金属-金属取り付け技術、はんだ技術、または異方性導電性材料技術のような、いかなる好適な技術を使用して、アセンブリ400EのDTDインターコネクト130が形成されてもよい。ダイ114-2は、図4Bを参照して説明したような任意の好適な技術を用いて、キャリア402上に配置されてもよい。ある実施形態では、ダイ114-2とダイ114-1、114-4の間に、アンダーフィル材料が設置され、および／またはDTDインターコネクト130が設置されてもよい。ある実施形態では、ダイは、予備設置されたNCFを有してもよい。
【0048】
図4Fには、アセンブリ400E（図4E）の導電性ピラー435およびダイ114-2の周囲に絶縁材料431が提供された後の、アセンブリ400Fを示す。絶縁材料431は、前述の図4Cを参照して示したように形成されてもよい。
【0049】
図4Gには、図4D乃至4Fに記載のプロセスを繰り返すことにより、アセンブリ400Fに別の層を形成した後のアセンブリ400Gを示す。図4Gに示すように、アセンブリ400Gは、ダイ114-2の上部表面における導電性コンタクト124上、および1または2以上の導電性ピラー435の上部表面上に、導電性ピラー436を形成し、DTDインターコネクトを介してダイ114-2にダイ114-3、114-5を配置し結合し、導電性ピラー436、およびダイ114-3、114-5の周囲に絶縁材料432を提供することにより形成されてもよい。ダイ114-3は、MLインターコネクト152により、ダイ114-1に結合され、ダイ114-5は、MLインターコネクト152により、ダイ114-4に結合されてもよい。
【0050】
図4Hには、図4E乃至4Fに記載のプロセスを繰り返すことにより、アセンブリ400Gに別の層を形成した後のアセンブリ400Hを示す。図4Hに示すように、アセンブリ400Hは、ダイ114-7、114-8、114-9を配置し、ダイの周囲に絶縁材料433を提供することにより、形成されてもよい。ダイ114-7は、DTDインターコネクト130-1、130-2により、ダイ114-3と結合されてもよい。ダイ114-8は、MLインターコネクト152により、ダイ114-2に結合されてもよい。ダイ114-9は、DTDインターコネクト130-1、130-2により、ダイ114-5に結合され、MLインターコネクト152により、ダイ114-4に結合されてもよい。図4D乃至4Fに記載のプロセスを繰り返すことにより、複合ダイの追加の層が構築されてもよい。
【0051】
図4Iには、キャリア402を除去し、複合ダイを単体化した後のアセンブリ400Iを示す。単体化の前後に、好適なさらなる動作が実施されてもよい（例えば、モールド材料の成膜、熱スプレッダの取り付け、はんだレジスト層の成膜、パッケージ基板もしくは回路基盤との接続用のはんだボールの取り付け等）。アセンブリ400Iは、パッケージ基板または回路基盤との電気的結合のため、ダイ114-1、114-4の底部表面に、導電性コンタクト122を有するが、ある実施形態では、ダイ114-7、114-8、および／または114-9は、上部表面に導電性コンタクトを有し、アセンブリは、反転または「ひっくり返され」、ダイ114-7、114-8、および／または114-9の上部表面におけるインターコネクトを介して、パッケージ基板または回路基盤と結合されてもよい。
【0052】
記載された小型電子アセンブリ100のある実施形態では、多層ダイサブアセンブリ104は、パッケージ基板部分とも称される、再分配層（RDL）148を有してもよい。例えば、図5には、多層ダイサブアセンブリ104が4つの層104-1、104-2、104-3、104-4を有し、第2の層104-2と第3の層104-3の間にRDLを有する、小型電子アセンブリ100の実施形態が示されている。図3を参照して示したように、第1の層104-1は、ダイ114-1、114-4を有し、第2の層104-2は、ダイ114-2を有してもよい。第3の層104-3は、ダイ114-3、114-10を有し、これらは、ダイ114-3、114-10の底部表面に導電性コンタクト122を有し、ダイ114-3、114-10の上部表面に導電性コンタクト124を有してもよい。ダイ114-3に示すように、ダイ114-3の底部表面における導電性コンタクト122は、ダイツーRDL（DTRDL）インターコネクト155-1、155-2により、RDL148の上部表面における導電性コンタクト174と電気的および機械的に結合されてもよい。ダイ114-10に示すように、ダイ114-10の底部表面における導電性コンタクト122は、DTRDLインターコネクト155-2、155-3により、RDL148の上部表面における導電性コンタクト174と電気的および機械的に結合されてもよい。めっき技術、はんだ技術、または異方性導電性材料技術のような、いかなる好適な技術を用いて、DTRDLインターコネクト155を形成してもよい。第4の層104-4は、ダイ114-11、ダイ114-12、ダイ114-13を有し、ダイ114-11、114-12、114-13は、ダイ114-11、114-12、114-13の底部表面に導電性コンタクト122を有してもよい。ダイ114-11に示すように、ダイ114-11の底部表面における導電性コンタクト122は、DTDインターコネクト130-1、130-2により、ダイ114-3の上部表面における導電性コンタクト124と電気的および機械的に結合されてもよい。ダイ114-12に示すように、ダイ114-12の底部表面における導電性コンタクト122は、MLインターコネクト152により、RDL148の上部表面における導電性コンタクト174と電気的および機械的に結合されてもよい。ダイ114-13に示すように、ダイ114-13の底部表面における導電性コンタクト122は、DTDインターコネクト130-1、130-2により、ダイ114-10の上部表面における導電性コンタクト124と電気的および機械的に結合され、MLインターコネクト152により、RDL148の上部表面における導電性コンタクト174と電気的および機械的に結合されてもよい。
【0053】
図5では、単一のRDLを有する多層ダイサブアセンブリ104が示されているが、複合ダイには、いかなる数のRDLが含まれてもよく、任意のダイ層の間に配置されてもよい。ある実施形態では、小型電子アセンブリは、導電性ピラーを有する層の上部に、RDLを有し、追加の伝送機能が提供されてもよい。RDL148は、図1Aのパッケージ基板102の形成に関して上述した技術のような、いかなる好適な技術を用いて形成されてもよい。ある実施形態では、RDL148を形成するステップには、RDL148の近接する導電性コンタクト174を形成するステップの一部として、金属または他の導電性材料により、ダイ114-1の導電性コンタクト122をめっきするステップが含まれる。その結果、ダイ114-3、114-10とRDL148の間のDTPSインターコネクト150-4は、めっきされたインターコネクトであってもよい。次に、ダイ114-3、114-10は、はんだインターコネクトであるDTPSインターコネクト150、および非はんだインターコネクト（例えばめっきインターコネクト）であるDTPSインターコネクト150を含む任意の技術により、RDL148の上部表面に取り付けられてもよい。
【0054】
記載された小型電子アセンブリ100のある実施形態では、多層ダイサブアセンブリ104に含まれるダイ114は、異なる厚さを有してもよい。例えば、図5に示すように、ダイ114-10は、ダイ114-3の厚さ167よりも小さな厚さ165を有し、ダイ114-11、114-12、114-13は、ダイ114-3の厚さ167よりも大きな厚さ169を有してもよい。図5には、ダイ114-11、114-12、114-13が同じ厚さを有するものとして示されているが、ダイ114は、任意の好適な厚さを有し、厚さが変化してもよい。ある実施形態では、上部層におけるダイの厚さは、上部層以外の層におけるダイの厚さよりも大きく、単一化の間の破損が抑制されてもよい。大きなダイ厚さは、向上した機械的強度および支持を提供するためである。ある実施形態では、ダイ114は、熱および／または電気的な目的で、厚くまたは薄く構成されてもよい。
【0055】
図6A乃至6Fは、各種実施例による、図5の小型電子アセンブリ100の製造プロセスの一例における、各種段階における側断面図である。図6Aには、キャリア602の上部表面に導電性ピラー634を形成した後の、キャリア602を有するアセンブリ600Aが示されている。図4を参照して上述したように、キャリア402は、製造動作の間、機械的安定性を提供する、いかなる好適な材料を有してもよい。導電性ピラー634は、1または2以上の過疎領域655を形成するように配置され、ここには、導電性ピラー634は存在しない。導電性ピラー634は、いかなる実施形態を有してもよく、例えば、図4を参照して前述したような、いかなる好適な技術を用いて形成されてもよい。
【0056】
図6Bには、アセンブリ600A（図6A）の過疎領域655にダイ114-1、114-4を配置し、アセンブリ600A（図6A）の導電性ピラー634、およびダイ114-1、114-4の周囲に絶縁材料630を提供した後のアセンブリ600Bを示す。ダイ114は、任意の好適な技術を用いて、キャリア602上に配置され、絶縁材料は、図4を参照して前述したような、任意の好適な技術を用いて提供されてもよい。
【0057】
図6Cには、アセンブリ600B上に第2のダイ層を形成した後のアセンブリ600Cを示す。第2のダイ層は、ダイ114-1、114-4の上部表面における導電性コンタクト124上、および1または2以上の導電性ピラー634の上部表面上に導電性ピラー635を形成し、ダイ114-2を配置し、導電性ピラー635およびダイ114-2の周囲に、絶縁材料631を提供することにより形成される。導電性ピラー635は、記載された実施例のいかなる形態を取ってもよく、（例えば、図4を参照して前述したような）任意の好適な技術を用いて形成されてもよい。図4を参照して示したように、ダイ114-2は、DTDインターコネクト130-2により、ダイ114-1、114-4に結合され、および導電性ピラー634に結合されてもよい。
【0058】
図6Dには、アセンブリ600C上にRDL648を形成した後のアセンブリ600Dを示す。RDL148は、PCB技術または再分配層技術のような、任意の好適な技術を用いて製造されてもよい。RDL648は、底部表面に導電性コンタクト672を有し、RDL648の上部表面に導電性コンタクト674を有してもよい。
【0059】
図6Eには、アセンブリ600Dに第3のダイ層を形成した後のアセンブリ600Eを示す。第3のダイ層は、RDL648の上部表面における導電性コンタクト674上に導電性ピラー636を形成し、ダイ114-3および114-10を配置、結合し、ダイ114-3、114-10、および導電性ピラー636の周囲に絶縁材料632を提供することにより形成されてもよい。導電性ピラー635は、記載された実施例のいかなる形態を取ってもよく、（例えば、図4を参照して前述したような）いかなる好適な技術を用いて形成されてもよい。図5を参照して前述したように、ダイ114-3、114-10は、DTRDLインターコネクト155-1、155-2、155-3により、RDL648の上部表面における導電性コンタクト174に結合されてもよい。
【0060】
図6Fには、図6Cおよび／または図4D乃至4Fに記載のプロセスを繰り返すことにより、アセンブリ600Eに第4のダイ層を形成した後のアセンブリ600Fを示す。図6Fに示すように、アセンブリ600Fは、ダイ114-11、114-12、114-13を配置、結合し、ダイ114-11、114-12、114-13の周囲に、絶縁材料を提供することにより形成されてもよい。ダイ114-11は、DTDインターコネクト130-1、130-2により、ダイ114-3に結合され、ダイ114-12は、MLインターコネクト152によりRDL648に結合され、ダイ114-13は、DTDインターコネクト130-1、130-2により、ダイ114-10に結合され、MLインターコネクト152により、RDL648に結合されてもよい。追加のダイ層および／またはRDLは、図6A乃至6Fに関して記載されたプロセスを繰り返すことにより、構築されてもよい。図6Gには、単一の多層ダイサブアセンブリとして、アセンブリ600が示されているが、キャリア602上に複数のアセンブリが形成され、キャリア602から除去され、その後単体化されてもよい。アセンブリ600Fは、キャリア602から除去され、さらなる好適な動作が実施されてもよい（例えば、パッケージ基板102の取り付け等）。
【0061】
開示の小型電子アセンブリ100のある実施形態では、多層ダイサブアセンブリ104は、パッケージ基板部分149に埋設されたダイ114を有してもよい。例えば、図7には、多層ダイサブアセンブリ104が6つのダイ層104-1、104-2、104-3、104-4、104-5、104-6を有する、小型電子アセンブリ100の実施例を示す。2つの層（例えば、第1の層104-1および第4の層104-4）は、パッケージ基板部分149を有してもよい。パッケージ基板部分149は、パッケージ基板部分149の底部表面に導電性コンタクト172を有し、上部表面に導電性コンタクト174を有してもよい。例えば、バンプレスビルドアップ層技術、キャリアベースパネルレベルコアレスパッケージ基板製造技術、または埋設パネルレベル結合技術を含む、いかなる好適な技術を用いて、パッケージ基板部分149を形成してもよい。ある実施形態では、パッケージ基板部分149の形成は、パッケージ基板部分149の上部表面における隣接導電性コンタクト174を形成するステップの一部として、金属または他の導電性材料を用いて、ダイ114の上部表面に導電性コンタクト124をめっきするステップを有してもよい。従って、ダイ114とパッケージ基板部分149の間のDTPSインターコネクト150がめっきされたインターコネクトになってもよい。
【0062】
図7に示すように、第1の層104-1は、パッケージ基板部分149-1に埋設されたダイ114-14を有してもよい。ダイ114-14は、DTPSインターコネクト150-1、150-2により、パッケージ基板102に結合されてもよい。第2の層104-2は、ダイ114-15およびダイ114-16を有してもよい。ダイ114-15は、DTPSインターコネクト150-1により、パッケージ基板部分149-1に結合され、DTDインターコネクト130-2により、ダイ114-14に結合されてもよい。ダイ114-16は、DTPSインターコネクト150-1により、パッケージ基板部分149-1に結合され、DTDインターコネクト130-2により、ダイ114-14に結合されてもよい。第3の層104-3は、ダイ114-17、114-18、114-9を有してもよい。ダイ114-17は、DTDインターコネクト130-1、130-2により、ダイ114-15に結合されてもよい。ダイ114-18は、MLインターコネクト152により、ダイ114-14に結合されてもよい。ダイ114-19は、DTDインターコネクト130-1、130-2により、ダイ114-16に結合され、MLインターコネクト152により、パッケージ基板部分149-1に結合されてもよい。第4の層104-4は、パッケージ基板部分149-2に埋設されたダイ114-20を有してもよい。ダイ114-20は、DTDインターコネクト130-2により、ダイ114-17および114-19に結合されてもよい。第5の層104-5は、ダイ114-21および114-22を有してもよい。ダイ114-21は、DTPSインターコネクト150-1により、パッケージ基板部分149-2に結合され、DTDインターコネクト130-2により、ダイ114-20に結合されてもよい。ダイ114-22は、DTDインターコネクト130-2により、ダイ114-20に結合され、DTPSインターコネクト150-1により、パッケージ基板部分149-2に結合されてもよい。第6の層104-6は、ダイ114-23、114-24、114-25を有してもよい。ダイ114-23は、DTDインターコネクト130-1、130-2により、ダイ114-21に結合されてもよい。ダイ114-24は、MLインターコネクト152により、ダイ114-20に結合されてもよい。ダイ114-25は、DTDインターコネクト130-1、130-2により、ダイ114-22に結合され、MLインターコネクト152により、パッケージ基板部分149-2に結合されてもよい。DTPSインターコネクト150、DTDインターコネクト130、およびMLインターコネクト152は、本願に記載のそれぞれのインターコネクトであってもよい。
【0063】
図7には、特定の数のダイ、インターコネクト、およびパッケージ基板部分が特定の配置で示されているが、いかなる数および配置のダイ、インターコネクト、およびパッケージ基板部分を使用してもよく、さらに、1または2以上のRDLを含んでもよい。
【0064】
本願に開示の小型電子アセンブリ100は、いかなる好適な用途に使用されてもよい。例えば、ある実施形態では、小型電子アセンブリ100は、フィールドプログラム化ゲートアレイ（FPGA）無線通信機およびIII-V族増幅器用の超高密度および高バンド幅インターコネクトの提供に使用されてもよい。
【0065】
一般に、開示の小型電子アセンブリ100では、ある従来の方法によって、単一の大きなダイに含まれる全ての回路を有する代わりに、異なる種類の機能回路の「ブロック」が、異なるダイ114の一つに分配される。あるそのような従来の方法では、単一の大きなダイは、これらの異なる回路全てを有し、高いバンド幅、回路間の低損失通信が得られ、これらの回路の一部または全ては、選択的に無効にされ、大きなダイの機能が調整される。しかしながら、小型電子アセンブリ100のMLインターコネクト152、および／またはDTDインターコネクト130では、高いバンド幅が可能となり、異なるダイ114の一つと、異なるダイ114の一つおよびパッケージ基板102との間の低損失通信が可能になるため、異なるダイ114に異なる回路が分配され、製造のトータルコストが低減され、歩留まりが向上し、異なるダイ114（例えば、異なる製造技術を用いて形成されたダイ114）が容易に交換され、異なる機能が得られることで、設計柔軟性が高められる。
【0066】
別の例では、小型電子アセンブリ100における活性回路を含むダイ114-2を用いて、他のダイ114の間（例えば、各種実施例におけるダイ114-1と114-4の間、またはダイ114-1と114-3の間）に、「活性」ブリッジが提供されてもよい。別の例では、小型電子アセンブリ100におけるダイ114-1は、処理装置であり（例えば、中央処理ユニット、グラフィック処理ユニット、FPGA、モデム、アプリケーションプロセッサ等）、ダイ114-2は、高バンド幅メモリ、通信機回路、および／または入力／出力回路（例えば、ダブルデータ速度変換回路、周辺部材インターコネクトエクスプレス回路等）を有してもよい。ある実施形態では、ダイ114-1は、一組の導電性コンタクト124を有し、高バンド幅メモリダイ114-2とインターフェース化され、導電性コンタクト124の異なる組は、入力／出力回路ダイ114-2とインターフェース化されてもよい。特定の高バンド幅メモリダイ114-2、入力／出力回路ダイ114-2等は、間近の用途用に選定されてもよい。
【0067】
別の例では、小型電子アセンブリ100におけるダイ114-2は、キャッシュメモリ（例えば、第3レベルキャッシュメモリ）であってもよい。1または2以上のダイ114-1、114-4、114-3、および／または114-5は、ダイ114-2のキャッシュメモリをシェアする処理装置（例えば、中央処理ユニット、グラフィック処理ユニット、FPGA、モデム、アプリケーションプロセッサ等）であってもよい。
【0068】
別の実施例では、ダイ114は、単一のシリコン基板であり、またはメモリスタックのような、複合ダイであってもよい。
【0069】
本願に記載の小型電子アセンブリ100は、いかなる好適な電子部材であってもよい。図8乃至11には、記載された任意の小型電子アセンブリ100に含まれる機器の各種例を示す。
【0070】
図8は、ウェハ1500、および本願に開示の小型電子アセンブリ100に含まれ得るダイ1502の上面図である（例えば、ダイ114の任意の好適な一つ）。ウェハ1500は、半導体材料で構成され、ウェハ1500の表面に形成されたIC構造を含む、1または2以上のダイ1502を有してもよい。ダイ1502の各々は、任意の好適なICを含む、半導体製品の繰り返しユニットであってもよい。半導体製品の製造完了後に、ウェハ1500は、単一化プロセスに晒され、ダイ1502は、相互に分離され、半導体製品の別個の「チップ」が提供されてもよい。ダイ1502は、記載された任意のダイ114であってもよい。ダイ1502は、1または2以上のトランジスタ（例えば、以下に示す図9のトランジスタ1640の一部）を有し、回路が支持され、トランジスタ、パッシブ部材（例えば、信号トレース、レジスタ、キャパシタ、またはインダクタ）、および／または任意の他のIC部材に電気信号が流れる。ある実施形態では、ウェハ1500またはダイ1502は、メモリ装置（例えば、スタティックRAM（SRAM）装置、磁気RAM（MRAM）装置、抵抗RAM（RRAM）装置、導電性ブリッジRAM（CBRAM）装置等のランダムアクセスメモリ（RAM）装置）、ロジック装置（例えば、AND、OR、NANDまたはNORゲート）、または他の任意の好適な回路素子を有してもよい。これらの装置の複数は、単一のダイ1502上で組み合わされてもよい。例えば、複数のメモリ装置により形成されるメモリアレイは、処理装置（例えば図11の処理装置1802）として、またはメモリ装置に情報を保管し、もしくはメモリアレイに保管された指令を実行するように構成された他のロジックとして、同じダイ1502上に形成されてもよい。各種小型電子アセンブリ100は、ダイ-ツー-ウェハアセンブリ技術を用いて製造され、一部のダイ114は、ダイ114の他方を含むウェハ1500に取り付けられ、その後ウェハ1500が単一化されてもよい。
【0071】
図9には、開示の任意の小型電子アセンブリ100（例えばいずれかのダイ114）に含まれるIC装置1600の側断面を示す。IC装置1600の1または2以上は、1または2以上のダイ1502に含有される（図8）。IC装置1600は、ダイ基板1602（例えば図8のウェハ1500）上に形成され、ダイ（例えば、図8のダイ1502）に含有されてもよい。ダイ基板1602は、例えば、n型またはp型材料系（または両方の組み合わせ）を含む半導体材料系で構成された半導体基板であってもよい。ダイ基板1602は、例えば、バルクシリコンまたはシリコンオンインシュレータ（SOI）サブ構造を用いて形成された、結晶質基板を有してもよい。ある実施形態では、ダイ基板1602は、代替材料を用いて形成されてもよい。これは、シリコンと組み合わされても、組み合わされなくてもよく、これには、これに限られるものではないが、ゲルマニウム、インジウムアンチモン化物、鉛テルル化物、インジウムヒ素化物、インジウムリン化物、ガリウムヒ素化物、またはガリウムアンチモン化物が含まれる。また、II-VI族、III-V族、またはIV族に分類される別の材料が使用され、ダイ基板1602が形成されてもよい。ダイ基板1602が形成されるいくつかの材料の例が記載されているが、IC装置160の基礎として機能するいかなる材料を使用してもよい。ダイ基板1602は、単一化ダイ（例えば、図8のダイ1502）、またはウェハ（例えば図8のウェハ1500）の一部であってもよい。
【0072】
IC装置1600は、ダイ基板1602上に配置された、1または2以上の装置層1604を有してもよい。装置層1604は、ダイ基板1602上に形成された、1または2以上のトランジスタ1640の特徴物（例えば、金属酸化物半導体フィールド効果トランジスタ（MOSFET））を有してもよい。装置層1604は、例えば、1または2以上のソースおよび／またはドレイン（S／D）領域1620と、S／D領域1620の間のトランジスタ1640内での電流の流れを制御するゲート1622と、S／D領域1620に／から、電気信号を伝送する1または2以上のS／Dコンタクト1624とを有してもよい。トランジスタ1640は、明確化のため図には記載されていない、装置絶縁領域、ゲートコンタクトなどの追加の特徴物を有してもよい。トランジスタ1640は、図9に示した種類および構成に限定されず、例えば、平面トランジスタ、非平坦トランジスタ、または両者の組み合わせのような、各種他の種類および配置を含んでもよい。非平坦トランジスタは、ダブルゲートトランジスタもしくはトリゲートトランジスタのようなFinFETトランジスタ、ならびにナノリボンおよびナノワイヤトランジスタのような、回り込みゲートもしくは全面ゲートトランジスタを有してもよい。
【0073】
各トランジスタ1640は、ゲート誘電体およびゲート電極の少なくとも2つの層で形成されたゲート1622を有してもよい。ゲート誘電体は、一つの層または層のスタックを有してもよい。1または2以上の層は、酸化ケイ素、二酸化ケイ素、炭化ケイ素、および／または高ｋ誘電体材料を含んでもよい。高k誘電体材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、および亜鉛のような元素を含んでもよい。ゲート誘電体に使用され得る高k材料の例には、これに限られるものではないが、ハフニウム酸化物、ハフニウムケイ素酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムケイ素酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、および鉛亜鉛ニオブ化物が含まれる。ある実施形態では、ゲート誘電体に対して熱処理プロセスが実施され、高k材料が使用された際のその品質が改善されてもよい。
【0074】
ゲート電極は、ゲート誘電体上に形成され、トランジスタ1640がp型金属酸化物半導体（PMOS）か、n型金属酸化物半導体（NMOS）のトランジスタかに応じて、少なくとも一つのp型仕事関数金属またはn型仕事関数金属を有してもよい。ある実施形態では、ゲート電極は、2または3以上の金属層のスタックで構成されてもよく、この場合、1または2以上の金属層は、仕事関数金属層であり、少なくとも一つの金属層は、充填金属層である。他の目的で、バリア層のような、別の金属層が含まれてもよい。PMOSトランジスタの場合、ゲート電極に使用され得る金属は、これに限られるものではないが、ルテニウム、パラジウム、白金、コバルト、ニッケル、導電性金属酸化物（例えばルテニウム酸化物）、およびNMOSトランジスタを参照して、以下に示された任意の金属（例えば、仕事関数調整用）を含む。NMOSトランジスタの場合、ゲート電極に使用され得る金属は、これに限られるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、これらの金属の炭化物（例えば、ハフニウム炭化物、ジルコニウム炭化物、チタン炭化物、タンタル炭化物、およびアルミニウム炭化物）、および前述のPMOSトランジスタを参照して示された任意の金属（例えば仕事関数調整用）を含む。
【0075】
ある実施形態では、ソース-チャネル-ドレイン方向に沿って、トランジスタ1640の断面を視認した際に、ゲート電極は、U字型の構造で構成され、ダイ基板1602の表面に略平行な底部と、ダイ基板1602の上部表面に対して略垂直な2つの側壁部とを有する。別の実施例では、ゲート電極を形成する金属層の少なくとも一つは、ダイ基板1602の上部表面に略平行な、単なる平坦層であり、ダイ基板1602の上部表面に略垂直な側壁部を有さない。別の実施例では、ゲート電極は、U字型構造と、平坦な非U字型構造の組み合わせで構成されてもよい。例えば、ゲート電極は、1または2以上の平坦な非U字型層の上部に形成された、1または2以上のU字型金属層で構成されてもよい。
【0076】
ある実施形態では、ゲートスタックの反対側に、側壁スペーサの組が形成され、ゲートスタックが囲まれてもよい。側壁スペーサは、ケイ素窒化物、ケイ酸化物、ケイ素炭化物、炭素ドープケイ素窒化物、および酸窒化ケイ素のような材料で形成されてもよい。側壁スペーサを形成するプロセスは、良く知られており、通常、成膜およびエッチングプロセスのステップを有する。ある実施形態では、複数のスペーサの組が使用される。例えば、ゲートスタックの対向する両側に、2組、3組、または4組の側壁スペーサが形成されてもよい。
【0077】
S／D領域1620は、各トランジスタ1640のゲート1622に隣接するダイ基板1602内に形成されてもよい。S／D領域1620は、例えば、注入／拡散処理プロセス、またはエッチング／成膜プロセスを用いて形成されてもよい。前者のプロセスでは、ボロン、アルミニウム、アンチモン、リン、またはヒ素のようなドーパントが、ダイ基板1602にイオン注入され、S／D領域1620が形成される。イオン注入プロセスの後に、ドーパントを活性化させ、これらをダイ基板1602の遠くまで拡散させる熱処理プロセスが行われてもよい。後者のプロセスでは、ダイ基板1602は、最初にエッチングされ、S／D領域1620の位置に凹部が形成される。次に、エピタキシャル成膜プロセスが実施され、S／D領域1620の作製に使用される材料により、凹部が充填される。ある実施形態では、S／D領域1620は、ケイ素ゲルマニウムまたはケイ素炭化物のようなシリコン合金を用いて作製されてもよい。ある実施形態では、エピタキシャル成膜されたシリコン合金が、ボロン、ヒ素、またはリンのようなドーパントにより、in-situでドープされてもよい。ある実施形態では、S／D領域1620は、ゲルマニウム、またはIII-V族材料もしくは合金のような、1または2以上の代替半導体材料を用いて形成されてもよい。別の実施例では、金属および／または金属合金の1または2以上の層を用いて、S／D領域1620が形成されてもよい。
【0078】
電力および／または入力／出力信号（I／O）のような電気信号は、装置層1604上に配置された1または2以上のインターコネクト層を介して、装置層1604の装置（例えばトランジスタ1640）から、および／または装置に伝送されてもよい（インターコネクト層1606乃至1610として、図9に示されている）。例えば、装置層1604の導電性特徴物（例えば、ゲート1622、およびS／Dコンタクト1624）は、インターコネクト層1606乃至1610のインターコネクト構造1628と電気的に結合されてもよい。1または2以上のインターコネクト層1606乃至1610は、IC装置1600の金属化スタック（「ILDスタック」とも称される）1619を形成してもよい。
【0079】
インターコネクト構造1628は、インターコネクト層1606乃至1610内に配置され、幅広い設計により電気信号が伝送されてもよい。特に、配置は、図9に示したインターコネクト構造1628の特定の構成に限定されるものではない。図9には、特定の数のインターコネクト層1606乃至1610が示されているが、本開示の実施例は、記載されたインターコネクト層よりも多くのまたは少ない、IC装置を有する。
【0080】
ある実施形態では、インターコネクト構造1628は、配線1628a、および／または金属のような導電性材料で充填されたビア1628bを有してもよい。配線1628aは、装置層1604が形成される、ダイ基板1602の表面と略平行な面の方向に、電気信号を伝送するように配置されてもよい。例えば、配線1628aは、図9の視野から、頁に出入りする方向に電気信号を伝送してもよい。ビア1628bは、装置層1604が形成されるダイ基板1602の表面に略垂直な面の方向に、電気信号を伝送するように配置されてもよい。ある実施形態では、ビア1628bは、異なる層1606乃至1610の配線1628aを相互に電気的に結合してもよい。
【0081】
インターコネクト層1606乃至1610は、図9に示すように、インターコネクト構造1628の間に配置された、誘電体材料1626を有してもよい。ある実施形態では、インターコネクト層1606乃至1610の別のものにおいて、インターコネクト構造1628の間に配置された誘電体材料1626は、異なる組成を有してもよい。別の実施例では、異なるインターコネクト層1606乃至1610の間の誘電体材料1626の組成は、同じであってもよい。
【0082】
第1のインターコネクト層1606（金属1または「M1」と称される）は、装置層1604の上に、直接形成されてもよい。ある実施形態では、第1のインターコネクト層1606は、図のように、配線1628aおよび／または1628bを含んでもよい。第1のインターコネクト層1606上の配線1628aは、装置層1604のコンタクト（例えば、S／Dコンタクト1624）に結合されてもよい。第2のインターコネクト層1608（金属2または「M2」も称される）は、第1のインターコネクト層1606の直上に形成されてもよい。ある実施形態では、第2のインターコネクト層1608は、ビア1628aを含み、第2のインターコネクト層1608の配線1628aを、第1のインターコネクト層1606の配線1628aに結合してもよい。明確化のため、配線1628aおよびビア1628bは、各インターコネクト層内（例えば、第2のインターコネクト層1608内）の線で構造的に示されているが、ある実施形態では、配線1628aおよびビア1628bは、構造的および／または材料的につながっていてもよい（例えば、ジュアルダマシンプロセスの間、同時に充填される）。
【0083】
第2のインターコネクト層1608または第1のインターコネクト層1606に関して示したものと同様の技術および構成により、第3のインターコネクト層1610（金属3または「M3」と称される）（および必要な場合、追加のインターコネクト層）は、第2のインターコネクト層1608に連続して形成されてもよい。ある実施形態では、IC装置1600における金属化スタック1619に「積み上げられた」インターコネクト層（すなわち、装置層1604から遠ざかるもの）は、より厚くなってもよい。
【0084】
IC装置1600は、はんだレジスト材料1634（例えば、ポリイミドまたは同様の材料）と、インターコネクト層1606乃至1610の上に形成された、1または2以上の導電性コンタクト1636とを含んでもよい。図9では、コンタクト1636は、結合パッドの形態を有するものとして示されている。導電性コンタクト1636は、インターコネクト構造1628と電気的に結合され、トランジスタ1640の電気信号を、他の外部装置に伝送するように構成されてもよい。例えば、はんだ結合は、1または2以上の導電性コンタクト1636の上に形成され、IC装置1600を含むチップを、別の部材（例えば、回路基盤）と機械的および／または電気的に結合してもよい。IC装置1600は、追加のまたは別の構造を有し、インターコネクト層1606乃至1610からの電気信号を伝送してもよい。例えば、導電性コンタクト1636は、他の同様の特徴物（例えばポスト）を有し、これは、外部部材に電気信号を伝送してもよい。導電性コンタクト1636は、必要に応じて、導電性コンタクト122または124として機能してもよい。
【0085】
IC装置1600が（例えば、ダイ114-1と同様の）ダブルサイドダイである実施形態では、IC装置1600は、装置層1604の反対側に、別の金属化スタック（図示されていない）を有してもよい。この金属化スタックは、インターコネクト層1606乃至1610に関して前述した、複数のインターコネクトを有し、導電性コンタクト1636からIC装置1600の反対側の追加の導電性コンタクト（図示されていない）と装置層1604との間に、（例えば導電性配線およびビアを含む）導電性経路が提供されてもよい。これらの追加の導電性コンタクトは、必要に応じて、導電性コンタクト122または124として機能してもよい。
【0086】
IC装置1600が（例えば、ダイ114-1のような）ダブルサイドダイである別の実施例では、IC装置1600は、基板1602を貫通する1または2以上のTSVを有してもよい。これらのTSVは、装置層1604と接触し、導電性コンタクト1636からIC装置1600の反対側における追加の導電性コンタクト（図示されていない）と装置層1604との間に、導電性経路を提供してもよい。これらの追加の導電性コンタクトは、必要に応じて、導電性コンタクト122または124として機能してもよい。
【0087】
図10は、IC装置アセンブリ1700の断面図であり、これは、本願に記載の任意の小型電子アセンブリ100を含んでもよい。ある実施形態では、IC装置アセンブリ1700は、小型電子アセンブリ100であってもよい。IC装置アセンブリ1700は、回路基盤1702（例えば、マザーボードであってもよい）に配置された多くの部材を有する。IC装置アセンブリ1700は、回路基盤1702の第1の面1740、および回路基盤1702の反対側の第2の面に配置された部材を有する。通常、部材は、面1740および1742の片側または両側に、配置されてもよい。IC装置アセンブリ1700を参照して以下に記載される任意のICパッケージは、本願に記載の小型電子アセンブリ100の実施例のいかなる好適な形態を取ってもよい。
【0088】
ある実施形態では、回路基盤1702は、誘電体材料の層により相互に分離され、導電性ビアにより相互接続された複数の金属層を含む、PCBであってもよい。1または2以上の金属層は、所望の回路パターンで形成され、（必要な場合、他の金属層とともに）回路基盤1702に結合された部材の間に、電気信号を伝送してもよい。別の実施例では、回路基盤1702は、非PCB基板であってもよい。ある実施形態では、回路基盤1702は、例えば、回路基盤であってもよい。
【0089】
図10に示されたIC装置アセンブリ1700は、結合部材1716により、回路基盤1702の第1の面1740に結合されたパッケージオンインターポーザ構造1736を有する。結合部材1716は、パッケージオンインターポーザ構造1736を電気的および機械的に回路基盤1702に結合し、はんだボール（図10に示されている）、ソケットのオスメス部、接着剤、アンダーフィル材料、および／または任意の他の好適な電気的および／または機械的結合構造を有してもよい。
【0090】
パッケージオンインターポーザ構造1736は、結合部材1718によりインターポーザ1704に結合されたICパッケージ1720を有してもよい。結合部材1718は、結合部材1716を参照して前述した形態のような、適用のためのいかなる好適な形態を取ってもよい。図10には、単一のICパッケージ1720が示されているが、インターポーザ1704に、複数のICパッケージが結合されてもよい。実際には、追加のインターポーザがインターポーザ1704に結合されてもよい。インターポーザ1704は、介在基板を提供し、ICパッケージ1720と回路基盤1702の間の橋渡しに使用されてもよい。ICパッケージ1720は、例えば、ダイ（図8のダイ1502）、IC装置（例えば、図9のIC装置1600）、もしくは任意の他の好適な部材であり、またはこれを含んでもよい。通常、インターポーザ1704は、より広いピッチで接続を広げ、あるいは接続を異なる接続に再切り換えしてもよい。例えば、インターポーザ1704は、回路基盤1702に結合するため、ICパッケージ1720（例えばダイ）を、結合部材1716の一組のボールグリッドアレイ（BGA）導電性コンタクトに結合してもよい。図10に示した実施例では、ICパッケージ1720および回路基盤1702は、インターポーザ1704の対向する側に取り付けられる。別の実施例では、ICパッケージ1720および回路基盤1702は、インターポーザ1704の同じ側に取り付けられてもよい。ある実施形態では、インターポーザ1704により、3または4以上の部材が相互接続されてもよい。
【0091】
ある実施形態では、インターポーザ1704は、PCBとして形成され、誘電体材料の層により相互に分離され導電性ビアにより相互に接続された複数の金属層を含んでもよい。ある実施形態では、インターポーザ1704は、エポキシ樹脂、繊維ガラス強化エポキシ樹脂、無機フィラーを有するエポキシ樹脂、セラニック材料、またはポリイミドのようなポリマー材料で形成されてもよい。ある実施形態では、インターポーザ1704は、別の硬質または可撓性材料で構成され、これは、半導体基板に使用される、前述の材料と同じ材料、例えばシリコン、ゲルマニウム、ならびに他のIII-V族およびIV族材料のような材料を含んでもよい。インターポーザ1704は、これに限られるものではないが、TSV1706を含む、ビア1710および金属インターコネクト1708を含んでもよい。インターポーザ1704は、さらに、パッシブ装置およびアクティブ装置の両方を含む、埋設された装置1714を有してもよい。そのような装置は、これに限られるものではないが、キャパシタ、脱結合キャパシタ、レジスタ、インダクタ、フューズ、ダイオード、変圧器、センサ、静電放電（ESD）装置、およびメモリ装置を含んでもよい。インターポーザ1704上に、無線周波数装置、電力増幅器、電力管理装置、アンテナ、アレイ、センサ、および小型電子機械システム（MEMS）のような、より複雑な装置を形成してもよい。パッケージオンインターポーザ構造1736は、従来の任意のパッケージオンインターポーザ構造の形態を取ってもよい。
【0092】
IC装置アセンブリ1700は、結合部材1722により回路基盤1702の第1の面1740に結合された、ICパッケージ1724を有してもよい。結合部材1722は、結合部材1716を参照して前述した任意の実施例の形態を取ってもよく、ICパッケージ1724は、ICパッケージ1720を参照して前述した任意の実施例の形態を取ってもよい。
【0093】
図10に示したIC装置アセンブリ1700は、結合部材1728により、回路基盤1702の第2の面1742に結合されたパッケージオンパッケージ構造1734を有する。パッケージオンパッケージ構造1734は、結合部材1730により、相互に結合された、ICパッケージ1726、およびICパッケージ1732を有し、ICパッケージ1726は、回路基盤1702とICパッケージ1732の間に配置されてもよい。結合部材1728および1730は、前述の結合部材1716の実施例の任意の形態を取ってもよく、ICパッケージ1726および1732は、前述のICパッケージ1720の実施例の任意の形態を取ってもよい。パッケージオンパッケージ構造1734は、従来の任意のパッケージオンパッケージ構造により、構成されてもよい。
【0094】
図11は、本願に記載の小型電子アセンブリ100の1または2以上を有し得る、電気装置1800の一例のブロック図である。例えば、電気装置1800の部材の任意の好適な一つは、本願に記載のIC装置アセンブリ1700、IC装置1600、またはダイ1502の1または2以上を有し、本願に記載の任意の小型電子アセンブリ100に配置されてもよい。図11には、電気装置1800に含まれる部材として、多くの部材が示されているが、これらの部材の1または2以上は、用途に適するように、省略され、または複製されてもよい。ある実施形態では、電気装置1800に含まれる部材の一部または全ては、1または2以上のマザーボードに取り付けられてもよい。ある実施形態では、これらの部材の一部または全ては、単一のシステムオンチップ（SoC）ダイ上に製作されてもよい。
【0095】
また、各種実施形態において、電気装置1800は、図11に示された部材の1または2以上を含まなくてもよいが、電気装置1800は、1または2以上の部材を結合するインターフェース回路を含んでもよい。例えば、電気装置1800は、表示装置1806を含まず、表示装置インターフェース回路（例えばコネクタおよび駆動回路）を含み、これに表示装置1806が結合されてもよい。別の組の例では、電気装置1800は、音声入力装置1824または音声出力装置1808を含まず、音声入力または出力装置インターフェース回路（例えばコネクタおよび支持回路）を有し、これに音声入力装置1824または音声出力装置1808が結合されてもよい。
【0096】
電気装置1800は、処理装置1802（例えば、1または2以上の処理装置）を有してもよい。本願において「処理装置」または「プロセッサ」と言う用語は、レジスタおよび／またはメモリからの電子データを処理して、該電子データを、レジスタおよび／またはメモリに保管され得る他の電子データに変換する、いかなる装置または装置部分をも意味する。処理装置1802は、デジタル信号プロセッサ（DSP）、アプリケーション特定IC（ASIC）、中央処理ユニット（CPU）、グラフィック処理ユニット（GPU）、暗号プロセッサ（ハードウェア内の暗号アルゴリズムを実行するように特化されたプロセッサ）、サーバプロセッサ、または他の任意の好適な処理装置の1または2以上を有してもよい。電気装置1800は、メモリ1804を有し、これ自身が、揮発性メモリ（例えばダイナミックランダムアクセスメモリ（DRAM））、非揮発性メモリ（例えば、読み取り専用メモリ（ROM））、フラッシュメモリ、半導体メモリ、および／またはハードドライブのような、1または2以上のメモリ装置を有してもよい。ある実施形態では、メモリ1804は、処理装置1802とダイを共有するメモリを有してもよい。このメモリは、キャッシュメモリとして使用され、埋設されたダイナミックランダムアクセスメモリ（eDRAM）、またはスピントランスファートルク磁気ランダムアクセスメモリ（STT-MRAM）を含んでもよい。
【0097】
ある実施形態では、電気装置1800は、通信チップ1812（例えば、1または2以上の通信チップ）を有してもよい。例えば、通信チップ1812は、電気装置1800からの、および電気装置1800へのデータ転送用の無線通信を管理するように構成されてもよい。「無線」およびその派生語は、非固体媒体を介して、変調電磁放射線を用いてデータを通信する、回路、装置、システム、方法、技術、通信チャネルなどを示すために使用され得る。この用語は、関連する装置が任意の配線を含まないことを意味するものではない。ただし、ある実施形態では、それらは配線を有さなくてもよい。
【0098】
通信チップ1812は、いかなる数の無線標準規格またはプロトコルを実行してもよい。これには、これに限られるものではないが、Wi-Fi（IEEE802.11系）を含む電気電子技術協会（IEEE）標準化規格、IEEE802.16標準化規格（例えば、IEEE802.16-2005修正）、任意の修正、アップデート、および／または改訂を伴う長期的進化（LTE）プロジェクト（例えば、先進LTEプロジェクト、超モバイルブロードバンド（UMB）プロジェクト（「3GPP2」とも称される）等）が含まれる。IEEE802.16互換ブロードバンド無線アクセス（BWA）ネットワークは、通常、WiMAXネットワークと称され、頭文字は、Worldwide interoperabilit for Microwave Accessを表す。これは、IEEE802.16標準規格の適応性および相互運用試験を通った製品の証明マークである。通信チップ1812は、グローバルシステムモバイルコミュニケーション（GSM）、ジェネラルパケットラジオサービス（GPRS）、ユニバーサルモバイル通信システム（UMLS）、高速パケットアクセス（HSPA）、発展HSPA（E-HSPA）、またはLTEネットワークにより作動してもよい。通信チップ1812は、増強データGSMエボリューション（EDGE）、GSM EDGEラジオアクセスネットワーク（GERAN）、ユニバーサルテレスチラル無線アクセスネットワーク（UTRAN）、または発展UTRAN（E-UTRAN）により作動してもよい。通信チップ1812は、コードディビジョンマルチプルアクセス（CDMA）、タイムディビジョンマルチプルアクセス（TDMA）、デジタルエンハンストコードレス通信（DECT）、エボリューションデータ最適化（EV-DO）、およびこれらの派生方式、ならびに3G、4G、5G、およびそれ以上の他の任意の無線通信プロトコルにより作動してもよい。別の実施例では、通信チップ1812は、他の無線通信プロトコルにより作動してもよい。電気装置180.は、アンテナ1822を有し、無線通信が容易となり、および／または他の無線通信（AMまたはFMラジオ放送）を受信してもよい。
【0099】
ある実施形態では、通信チップ1812は、電気的、光学的、または他の任意の好適な通信プロトコル（例えばイーサネット（登録商標））のような有線通信を管理してもよい。前述のように、通信チップ1812は、複数の通信チップを有してもよい。例えば、第1の通信チップ1812は、Wi-Fiまたはブルーツース（登録商標）のような、短距離無線通信専用であり、第2の通信チップ1812は、グローバル位置システム（GPS）、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等のような、長距離無線通信専用であってもよい。ある実施形態では、第1の通信チップ1812は、無線通信専用であり、第2の通信チップ1812は、有線通信専用であってもよい。
【0100】
電気装置1800は、電池／電力回路1814を有してもよい。電池／電力回路1814は、1または2以上のエネルギー貯蔵装置（例えば、電池またはキャパシタ）、および／または電気装置1800とは別のエネルギー源に電気装置1800の部材を結合する回路を有してもよい（例えば交流ラインパワー）。
【0101】
電気装置1800は、表示装置1806（または前述の対応するインターフェース回路）を有してもよい。表示装置1806は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（LCD）、発光ダイオードディスプレイ、またはフラットパネルディスプレイのような、いかなるビジュアル表示器を有してもよい。
【0102】
電気装置1800は、音声出力装置1808（または前述の対応するインターフェース回路）を有してもよい。音声出力装置1808は、スピーカ、ヘッドセット、またはイヤフォンのような、音響指標を発生するいかなる装置を有してもよい。
【0103】
電気装置1800は、音響入力装置1824（または前述の対応するインターフェース回路）を有してもよい。音響入力装置1824は、マイクロフォン、マイクロフォンアレイ、またはデジタル機器（例えば、音楽機器デジタルインターフェース（MIDI）出力を有する楽器）のような、音で表される信号を発生する、いかなる装置を含んでもよい。
【0104】
電気装置1800は、GPS装置1818（または前述の対応するインターフェース回路）を有してもよい。GPS装置1818は、従来から知られるように、衛星系システムと通信し、電気装置1800の位置を受信してもよい。
【0105】
電気装置1800は、別の出力装置1810（または前述の対応するインターフェース回路）を有してもよい。別の出力装置1810の例は、音声コーデック、ビデオコーデック、プリンタ、他の装置への情報提供用の有線もしくは無線トランスミッタ、または追加の貯蔵装置を含んでもよい。
【0106】
電気装置1800は、別の入力装置1820（または前述の対応するインターフェース回路）を有してもよい。別の入力装置1820の例は、加速度計、ジャイロスコープ、コンパス、イメージキャプチャ装置、キーボード、マウス、スタイラス、タッチパッドのようなカーソル制御装置、バーコードリーダ、クイックレスポンス（QR）コードリーダ、任意のセンサ、または無線周波数同定（RFID）リーダを含んでもよい。
【0107】
電気装置1800は、計算装置、または手持ち、携帯用もしくは移動用の電気装置（例えば、携帯電話、スマートフォン、モバイルインターネット装置、音楽プレイヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（PDA）、ウルトラモバイルコンピュータ等）、デスクトップ電気装置、サーバ、または他のネットワーク計算部材、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオリコーダ、またはウェアラブル電気装置のような、いかなる所望の形態因子を有してもよい。ある実施形態では、電気装置1800は、データを処理するいかなる他の電気装置であってもよい。
【0108】
以下の段落には、開示の実施形態の各種例を示す。
【0109】
例1は、小型電子アセンブリであり、第1の表面および対向する第2の表面を有するパッケージ基板；第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、第1のダイの第1の表面は、第1のインターコネクトにより、パッケージ基板の第2の表面に結合される、第1のダイ；第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、第2のダイの第1の表面は、第2のインターコネクトにより、第1のダイの第2の表面に結合される、第2のダイ；ならびに第1の表面および反対側の第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、第3のダイの第1の表面は、第3のインターコネクトにより、第2のダイの第2の表面に結合される、第3のダイ；を含む。
【0110】
例2は、例1の主題を有し、さらに、第2のダイの第1の表面は、第4のインターコネクトにより、パッケージ基板の第2の表面に結合されるように特定されてもよい。
【0111】
例3は、例2の主題を含み、さらに、第4のインターコネクトが導電性フィラーを含むように特定されてもよい。
【0112】
例4は、例3の主題を含み、さらに、個々の導電性フィラーが50μmと400μmの間の直径を有するように特定されてもよい。
【0113】
例5は、例1の主題を含み、さらに、ダイ5のインターコネクトにより、第3のダイの第1の表面がパッケージ基板の第2の表面に結合されるように特定されてもよい。
【0114】
例6は、例5の主題を含み、さらに、第5のインターコネクトが導電性ピラーを有するように特定されてもよい。
【0115】
例7は、例6の主題を含み、さらに、個々の導電性ピラーが50μmと400μmの間の直径を有するように特定されてもよい。
【0116】
例8は、例1の主題を含み、さらに、第6のインターコネクトにより、第3のダイの第1の表面が第1のダイの第2の表面に結合されるように特定されてもよい。
【0117】
例9は、例8の主題を含み、さらに、第6のインターコネクトが導電性ピラーを含むように特定されてもよい。
【0118】
例10は、例9の主題を含み、さらに、個々の導電性ピラーが10μmと300μmの間の直径を有するように特定されてもよい。
【0119】
例11は、例1の主題を含み、さらに、第4のダイは、第1の表面および対向する第2の表面を有し、第4のダイは、第1の誘電体層に埋設され、第4のダイの第1の表面は、第7のインターコネクトにより、パッケージ基板の第2の表面に結合され、第4のダイの第2の表面は、第8のインターコネクトにより、第2のダイの第1の表面に結合されるように特定されてもよい。
【0120】
例12は、例11主題を含み、さらに、第2のインターコネクトのピッチが第8のインターコネクトのピッチとは異なるように特定されてもよい。
【0121】
例13は、例1の主題を含み、さらに、第1の表面および対向する第2の表面を有する第5のダイを有し、第5のダイは、第3の誘電体材料に埋設され、第5のダイの第1の表面は、第9のインターコネクトにより、第2のダイの第2の表面に結合されてもよい。
【0122】
例14は、例13の主題を含み、さらに、第3のインターコネクトのピッチは、第9のインターコネクトのピッチとは異なるように特定されてもよい。
【0123】
例15は、例13の主題を含み、さらに、第3のダイの厚さは、第5のダイの厚さとは異なるように特定されてもよい。
【0124】
例16は、例1の主題を含み、さらに、第1の表面および対向する第2の表面を有する第6のダイを含み、第6のダイは、第4の誘電体層に埋設され、第6のダイの第1の表面は、第10のインターコネクトにより、第3のダイの第2の表面に結合されてもよい。
【0125】
例17は、例1の主題を含み、さらに、第1の誘電体層と第2の誘電体層の間、または第2の誘電体層と第3の誘電体層の間に、再分配層を含んでもよい。
【0126】
例18は、例1の主題を含み、さらに、第1のインターコネクトのピッチは、第2のインターコネクトのピッチと異なるように特定されてもよい。
【0127】
例19は、例1の主題を含み、さらに、第2のインターコネクトのピッチは、第3のインターコネクトのピッチと異なるように特定されてもよい。
【0128】
例20は、例1の主題を含み、さらに、第1のインターコネクトは、200μmと800μmの間のピッチを有するように特定されてもよい。
【0129】
例21は、例1の主題を含み、さらに、第2のインターコネクトは、5μmと100μmの間のピッチを有するように特定されてもよい。
【0130】
例22は、例1の主題を含み、さらに、第3のインターコネクトは、5μmと100μmの間のピッチを有するように特定されてもよい。
【0131】
例23は、例1の主題を含み、さらに、第2のダイは、0.5mmと5mmの間の距離だけ、第1のダイと重なり合うように特定されてもよい。
【0132】
例24は、例1の主題を含み、さらに、第3のダイは、0.5mmと5mmの間の距離だけ、第2のダイと重なり合うように特定されてもよい。
【0133】
例25は、例1の主題を含み、さらに、第1のインターコネクト、第2のインターコネクト、または第3のインターコネクトは、はんだを含むように特定されてもよい。
【0134】
例26は、例1の主題を含み、さらに、第1のインターコネクト、第2のインターコネクト、または第3のインターコネクトは、異方性導電性材料を含むように特定されてもよい。
【0135】
例27は、例1の主題を含み、さらに、第1のインターコネクト、第2のインターコネクト、または第3のインターコネクトは、めっきされたインターコネクトを含むように特定されてもよい。
【0136】
例28は、例1の主題を含み、さらに、第1のインターコネクト、第2のインターコネクト、または第3のインターコネクトは、アンダーフィル材料を含むように特定されてもよい。
【0137】
例29は、例1の主題を含み、さらに、第1のダイは、ダブルサイドダイであるように特定されてもよい。
【0138】
例30は、例1の主題を含み、さらに、第2のダイは、ダブルサイドダイであるように特定されてもよい。
【0139】
例31は、例1の主題を含み、さらに、第3のダイは、ダブルサイドダイであるように特定されてもよい。
【0140】
例32は、例1の主題を含み、さらに、第3のダイは、シングルサイドダイであるように特定されてもよい。
【0141】
例33は、例1の主題を含み、さらに、第1のダイまたは第3のダイは、中央処理ユニットであるように特定されてもよい。
【0142】
例34は、例1の主題を含み、さらに、第2のダイは、メモリ装置を有するように特定されてもよい。
【0143】
例35は、例1の主題を含み、さらに、第2のダイは、高バンド幅メモリ装置であるように特定されてもよい。
【0144】
例36は、例1の主題を含み、さらに、パッケージ基板は、印刷回路基盤であるように特定されてもよい。
【0145】
例37は、例1の主題を含み、さらに、小型電子アセンブリは、サーバ装置に含まれるように特定されてもよい。
【0146】
例38は、例1の主題を含み、さらに、小型電子アセンブリは、携帯型計算装置に含まれるように特定されてもよい。
【0147】
例39は、例1の主題を含み、さらに、小型電子アセンブリは、ウェアラブル計算装置に含まれるように特定されてもよい。
【0148】
例40は、小型電子アセンブリを含む計算装置である。小型電子アセンブリは、第1の表面および対向する第2の表面を有するパッケージ基板；第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、第1のダイの第1の表面は、第1のインターコネクトにより、パッケージ基板の第2の表面に結合される、第1のダイ；第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、第2のダイの第1の表面は、第2のインターコネクトにより、第1のダイの第2の表面に結合される、第2のダイ；ならびに第1の表面および反対側の第2の表面を有する第3のダイであって、第3の誘電体材料に埋設され、第3のダイの第1の表面は、第3のインターコネクトにより、第2のダイの第2の表面に結合される、第3のダイを有する。
【0149】
例41は、例40の主題を含み、さらに、第2のダイの第1の表面は、第4のインターコネクトにより、パッケージ基板の第2の表面に結合されるように特定されてもよい。
【0150】
例42は、例41の主題を含み、さらに、第4のインターコネクトは、導電性フィラーを含むように特定されてもよい。
【0151】
例43は、例42の主題を含み、さらに、個々の導電性フィラーが50μmと400μmの間の直径を有するように特定されてもよい。
【0152】
例44は、例40の主題を含み、さらに、第5のインターコネクトにより、第3のダイの第1の表面がパッケージ基板の第2の表面に結合されるように特定されてもよい。
【0153】
例45は、例44の主題を含み、さらに、第5のインターコネクトが導電性ピラーを有するように特定されてもよい。
【0154】
例46は、例45の主題を含み、さらに、個々の導電性ピラーが50μmと400μmの間の直径を有するように特定されてもよい。
【0155】
例47は、例40の主題を含み、さらに、第6のインターコネクトにより、第3のダイの第1の表面が第1のダイの第2の表面に結合されるように特定されてもよい。
【0156】
例48は、例47の主題を含み、さらに、第6のインターコネクトが導電性ピラーを含むように特定されてもよい。
【0157】
例49は、例48の主題を含み、さらに、個々の導電性ピラーが10μmと300μmの間の直径を有するように特定されてもよい。
【0158】
例50は、例40の主題を含み、さらに、第1の誘電体層と第2の誘電体層の間、または第2の誘電体層と第3の誘電体層の間に、再分配層を含んでもよい。
【0159】
例51は、例40の主題を含み、さらに、第1のインターコネクトのピッチは、第2のインターコネクトのピッチと異なるように特定されてもよい。
【0160】
例52は、例40の主題を含み、さらに、第2のインターコネクトのピッチは、第3のインターコネクトのピッチと異なるように特定されてもよい。
【0161】
例53は、例40の主題を含み、さらに、第1のインターコネクトは、200μmと800μmの間のピッチを有するように特定されてもよい。
【0162】
例54は、例40の主題を含み、さらに、第2のインターコネクトは、5μmと100μmの間のピッチを有するように特定されてもよい。
【0163】
例55は、例40の主題を含み、さらに、第3のインターコネクトは、5μmと100μmの間のピッチを有するように特定されてもよい。
【0164】
例56は、小型電子アセンブリであり、第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設される、第1のダイ；第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、第2のダイの第1の表面は、第1のインターコネクトにより、第1のダイの第2の表面に結合される、第2のダイ；ならびに第1の表面および反対側の第2の表面を有する第3のダイであって、第3の誘電体材料に埋設され、第3のダイの第1の表面は、第2のインターコネクトにより、第1のダイの第2の表面に結合され、第2のインターコネクトは、導電性ピラーを有する、第3のダイ；を含む。
【0165】
例57は、例56の主題を含み、さらに、個々の導電性ピラーは、10μmと300μmの間の直径を有するように特定されてもよい。
【0166】
例58は、例56の主題を含み、さらに、第1のインターコネクトのピッチは、第2のインターコネクトのピッチと異なるように特定されてもよい。
【0167】
例59は、例56の主題を含み、さらに、第1のインターコネクトは、5μmと100μmの間のピッチを有するように特定されてもよい。
【0168】
例60は、例56の主題を含み、さらに、第2のインターコネクトは、200μmと800μmの間のピッチを有するように特定されてもよい。
【0169】
例61は、例56の主題を含み、さらに、第1の誘電体層と第2の誘電体層の間、または第2の誘電体層と第3の誘電体層の間に、再分配層を含んでもよい。
【0170】
例62は、例56の主題を含み、さらに、表面を有する第4のダイを含み、第4のダイは、第4の誘電体層に埋設され、第4のダイの表面は、第3のインターコネクトにより、第2のダイの第2の表面、または第1のダイの第2の表面に結合され、第3のインターコネクトは、導電性ピラーを有してもよい。
【0171】
例63は、小型電子アセンブリを製造する方法であり、第1のダイと第2のダイの間に、第1のインターコネクトを形成するステップであって、第1のダイは、第1の導電性コンタクトを有する第1の表面、および第2の導電性コンタクトを有する対向する第2の表面を有し、第2のダイは、第1の導電性コンタクトを有する第1の表面、および第2の導電性コンタクトを有する対向する第2の表面を有し第1のインターコネクトは、第1のダイの第2の導電性コンタクトを、第2のダイの第1の導電性コンタクトに結合する、ステップと；第2のダイと第3のダイの間に、第2のインターコネクトを形成するステップであって、第3のダイは、導電性コンタクトを有する第1の表面、および対向する第2の表面を有し、第2のインターコネクトは、第2のダイの第2の導電性コンタクトを、第3のダイの導電性コンタクトに結合する、ステップと；第1のダイと第3のダイの間に、第3のインターコネクトを形成するステップであって、第3のインターコネクトは、第3のダイの導電性コンタクトを、第1のダイの第2の導電性コンタクトに結合する、ステップと；を含む。
【0172】
例64は、例63の主題を含み、さらに、第3のインターコネクトは、導電性ピラーを有するように特定されてもよい。
【0173】
例65は、例64の主題を含み、さらに、導電性ピラーは、フォトレジスト材料を成膜しパターン化し、1または2以上の開口を形成するステップと、1または2以上の開口に導電性材料を設置するステップと、フォトレジスト材料を除去するステップと、により形成されるように特定されてもよい。
【0174】
例66は、例63の主題を含み、さらに、第1のインターコネクトまたは第2のインターコネクトは、はんだを含まないように特定されてもよい。
【0175】
例67は、例63の主題を含み、さらに、第1のインターコネクトまたは第2のインターコネクトは、金属-金属インターコネクトを有するように特定されてもよい。
【0176】
例68は、例63の主題を含み、さらに、第1のインターコネクトまたは第2のインターコネクトは、異方性導電性材料を有するように特定されてもよい。
【0177】
例69は、例63の主題を含み、さらに、第1のインターコネクトのピッチは、第2のインターコネクトのピッチとは異なるように特定されてもよい。
【0178】
例70は、例63の主題を含み、さらに、第2のインターコネクトのピッチは、第3のインターコネクトのピッチとは異なるように特定されてもよい。
【0179】
例71は、例63の主題を含み、さらに、第1のダイと第2のダイの間、または第2のダイと第3のダイの間に、再分配層を形成するステップを含んでもよい。
【0180】
例72は、例63の主題を含み、さらに、第1のダイとパッケージ基板の間に、第4のインターコネクトを形成するステップを有し、第4のインターコネクトは、第1のダイ上の第1の導電性コンタクトを、パッケージ基板の表面の導電性コンタクトに結合してもよい。
【0181】
以下に出願当初の特許請求の範囲の内容を実施例として記載しておく。
［実施例１］
小型電子アセンブリであって、
第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、前記第1のダイの前記第1の表面は、第1のインターコネクトにより、パッケージ基板の表面に結合される、第1のダイと、
第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、前記第2のダイの前記第1の表面は、第2のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、第2のダイと、
第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、前記第3のダイの前記第1の表面は、第3のインターコネクトにより、前記第2のダイの前記第2の表面に結合される、第3のダイと、
を有する、小型電子アセンブリ。
［実施例２］
前記第2のダイの前記第1の表面は、第4のインターコネクトにより、前記パッケージ基板の前記表面に結合される、実施例1に記載の小型電子アセンブリ。
［実施例３］
前記第4のインターコネクトは、導電性ピラーを有する、実施例2に記載の小型電子アセンブリ。
［実施例４］
個々の導電性ピラーは、50μmと400μmの間の直径を有する、実施例3に記載の小型電子アセンブリ。
［実施例５］
前記第3のダイの前記第1の表面は、第5のインターコネクトにより、前記パッケージ基板の前記表面に結合される、実施例1に記載の小型電子アセンブリ。
［実施例６］
前記第5のインターコネクトは、導電性ピラーを有する、実施例5に記載の小型電子アセンブリ。
［実施例７］
個々の導電性ピラーは、50μmと400μmの間の直径を有する、実施例6に記載の小型電子アセンブリ。
［実施例８］
前記第1のインターコネクトのピッチは、前記第2のインターコネクトのピッチとは異なる、実施例1乃至7のいずれか一項に記載の小型電子アセンブリ。
［実施例９］
前記第2のインターコネクトのピッチは、前記第3のインターコネクトのピッチとは異なる、実施例1乃至7のいずれか一項に記載の小型電子アセンブリ。
［実施例１０］
小型電子アセンブリを有する計算装置であって、
前記小型電子アセンブリは、
表面を有するパッケージ基板と、
第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、前記第1のダイの前記第1の表面は、第1のインターコネクトにより、前記パッケージ基板の前記表面に結合される、第1のダイと、
第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、前記第2のダイの前記第1の表面は、第2のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、第2のダイと、
第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、前記第3のダイの前記第1の表面は、第3のインターコネクトにより、前記第2のダイの前記第2の表面に結合される、第3のダイと、
を有する、計算装置。
［実施例１１］
前記第3のダイの前記第1の表面は、第4のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、実施例10に記載の計算装置。
［実施例１２］
前記第4のインターコネクトは、導電性ピラーを有する、実施例11に記載の計算装置。
［実施例１３］
個々の導電性ピラーは、10μmと300μmの間の直径を有する、実施例12に記載の計算装置。
［実施例１４］
さらに、前記第1の誘電体層と前記第2の誘電体層の間、または前記第2の誘電体層と前記第3の誘電体層の間に、再分配層を有する、実施例10に記載の計算装置。
［実施例１５］
前記第1のインターコネクトは、200μmと800μmの間のピッチを有する、実施例10乃至14のいずれか一項に記載の計算装置。
［実施例１６］
前記第2のインターコネクトは、5μmと100μmの間のピッチを有する、実施例10乃至14のいずれか一項に記載の計算装置。
［実施例１７］
前記第3のインターコネクトは、5μmと100μmの間のピッチを有する、実施例10乃至14のいずれか一項に記載の計算装置。
［実施例１８］
小型電子アセンブリであって、
第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設された、第1のダイと、
第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、前記第2のダイの前記第1の表面は、第1のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、第2のダイと、
第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、前記第3のダイの前記第1の表面は、第2のインターコネクトにより、前記第1のダイの前記第2の表面に結合され、前記第2のインターコネクトは、導電性ピラーを有する、第3のダイと、
を有する、小型電子アセンブリ。
［実施例１９］
個々の導電性ピラーは、10μmと300μmの間の直径を有する、実施例18に記載の小型電子アセンブリ。
［実施例２０］
前記第1のインターコネクトのピッチは、前記第2のインターコネクトのピッチとは異なる、実施例18に記載の小型電子アセンブリ。
［実施例２１］
前記第1のインターコネクトは、5μmと100μmの間のピッチを有する、実施例18に記載の小型電子アセンブリ。
［実施例２２］
前記第2のインターコネクトは、200μmと800μmの間のピッチを有する、実施例18に記載の小型電子アセンブリ。
［実施例２３］
小型電子アセンブリを製造する方法であって、
第1のダイと第2のダイの間に第1のインターコネクトを形成するステップであって、前記第1のダイは、第1の導電性コンタクトを有する第1の表面、および第2の導電性コンタクトを有する、対向する第2の表面を有し、前記第2のダイは、第1の導電性コンタクトを有する第1の表面、および第2の導電性コンタクトを有する、対向する第2の表面を有し、前記第1のインターコネクトは、前記第1のダイの前記第2の導電性コンタクトを、前記第2のダイの前記第1の導電性コンタクトに結合する、ステップと、
前記第2のダイと第3のダイの間に、第2のインターコネクトを形成するステップであって、前記第3のダイは、導電性コンタクトを有する第1の表面、および対向する第2の表面を有し、前記第2のインターコネクトは、前記第2のダイの前記第2の導電性コンタクトを、前記第3のダイの前記導電性コンタクトに結合する、前記ステップと、
前記第1のダイと前記第3のダイの間に、第3のインターコネクトを形成するステップであって、前記第3のインターコネクトは、前記第3のダイの前記導電性コンタクトを、前記第1のダイの前記第2の導電性コンタクトに結合する、ステップと、
を有する、方法。
［実施例２４］
前記第3のインターコネクトは、導電性ピラーを有する、実施例23に記載の方法。
［実施例２５］
前記導電性ピラーは、フォトレジスト材料を成膜、パターン化し、1または2以上の開口を形成し、前記1または2以上の開口に導電性材料を設置し、前記フォトレジスト層を除去するステップにより形成される、実施例24に記載の方法。
［実施例１］
小型電子アセンブリであって、
第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、前記第1のダイの前記第1の表面は、第1のインターコネクトにより、パッケージ基板の表面に結合される、第1のダイと、
第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、前記第2のダイの前記第1の表面は、第2のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、第2のダイと、
第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、前記第3のダイの前記第1の表面は、第3のインターコネクトにより、前記第2のダイの前記第2の表面に結合される、第3のダイと、
を有する、小型電子アセンブリ。
［実施例２］
前記第2のダイの前記第1の表面は、第4のインターコネクトにより、前記パッケージ基板の前記表面に結合される、実施例1に記載の小型電子アセンブリ。
［実施例３］
前記第4のインターコネクトは、導電性ピラーを有する、実施例2に記載の小型電子アセンブリ。
［実施例４］
個々の導電性ピラーは、50μmと400μmの間の直径を有する、実施例3に記載の小型電子アセンブリ。
［実施例５］
前記第3のダイの前記第1の表面は、第5のインターコネクトにより、前記パッケージ基板の前記表面に結合される、実施例1に記載の小型電子アセンブリ。
［実施例６］
前記第5のインターコネクトは、導電性ピラーを有する、実施例5に記載の小型電子アセンブリ。
［実施例７］
個々の導電性ピラーは、50μmと400μmの間の直径を有する、実施例6に記載の小型電子アセンブリ。
［実施例８］
前記第1のインターコネクトのピッチは、前記第2のインターコネクトのピッチとは異なる、実施例1乃至7のいずれか一項に記載の小型電子アセンブリ。
［実施例９］
前記第2のインターコネクトのピッチは、前記第3のインターコネクトのピッチとは異なる、実施例1乃至7のいずれか一項に記載の小型電子アセンブリ。
［実施例１０］
小型電子アセンブリを有する計算装置であって、
前記小型電子アセンブリは、
表面を有するパッケージ基板と、
第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設され、前記第1のダイの前記第1の表面は、第1のインターコネクトにより、前記パッケージ基板の前記表面に結合される、第1のダイと、
第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、前記第2のダイの前記第1の表面は、第2のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、第2のダイと、
第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、前記第3のダイの前記第1の表面は、第3のインターコネクトにより、前記第2のダイの前記第2の表面に結合される、第3のダイと、
を有する、計算装置。
［実施例１１］
前記第3のダイの前記第1の表面は、第4のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、実施例10に記載の計算装置。
［実施例１２］
前記第4のインターコネクトは、導電性ピラーを有する、実施例11に記載の計算装置。
［実施例１３］
個々の導電性ピラーは、10μmと300μmの間の直径を有する、実施例12に記載の計算装置。
［実施例１４］
さらに、前記第1の誘電体層と前記第2の誘電体層の間、または前記第2の誘電体層と前記第3の誘電体層の間に、再分配層を有する、実施例10に記載の計算装置。
［実施例１５］
前記第1のインターコネクトは、200μmと800μmの間のピッチを有する、実施例10乃至14のいずれか一項に記載の計算装置。
［実施例１６］
前記第2のインターコネクトは、5μmと100μmの間のピッチを有する、実施例10乃至14のいずれか一項に記載の計算装置。
［実施例１７］
前記第3のインターコネクトは、5μmと100μmの間のピッチを有する、実施例10乃至14のいずれか一項に記載の計算装置。
［実施例１８］
小型電子アセンブリであって、
第1の表面および対向する第2の表面を有する第1のダイであって、第1の誘電体層に埋設された、第1のダイと、
第1の表面および対向する第2の表面を有する第2のダイであって、第2の誘電体層に埋設され、前記第2のダイの前記第1の表面は、第1のインターコネクトにより、前記第1のダイの前記第2の表面に結合される、第2のダイと、
第1の表面および対向する第2の表面を有する第3のダイであって、第3の誘電体層に埋設され、前記第3のダイの前記第1の表面は、第2のインターコネクトにより、前記第1のダイの前記第2の表面に結合され、前記第2のインターコネクトは、導電性ピラーを有する、第3のダイと、
を有する、小型電子アセンブリ。
［実施例１９］
個々の導電性ピラーは、10μmと300μmの間の直径を有する、実施例18に記載の小型電子アセンブリ。
［実施例２０］
前記第1のインターコネクトのピッチは、前記第2のインターコネクトのピッチとは異なる、実施例18に記載の小型電子アセンブリ。
［実施例２１］
前記第1のインターコネクトは、5μmと100μmの間のピッチを有する、実施例18に記載の小型電子アセンブリ。
［実施例２２］
前記第2のインターコネクトは、200μmと800μmの間のピッチを有する、実施例18に記載の小型電子アセンブリ。
［実施例２３］
小型電子アセンブリを製造する方法であって、
第1のダイと第2のダイの間に第1のインターコネクトを形成するステップであって、前記第1のダイは、第1の導電性コンタクトを有する第1の表面、および第2の導電性コンタクトを有する、対向する第2の表面を有し、前記第2のダイは、第1の導電性コンタクトを有する第1の表面、および第2の導電性コンタクトを有する、対向する第2の表面を有し、前記第1のインターコネクトは、前記第1のダイの前記第2の導電性コンタクトを、前記第2のダイの前記第1の導電性コンタクトに結合する、ステップと、
前記第2のダイと第3のダイの間に、第2のインターコネクトを形成するステップであって、前記第3のダイは、導電性コンタクトを有する第1の表面、および対向する第2の表面を有し、前記第2のインターコネクトは、前記第2のダイの前記第2の導電性コンタクトを、前記第3のダイの前記導電性コンタクトに結合する、前記ステップと、
前記第1のダイと前記第3のダイの間に、第3のインターコネクトを形成するステップであって、前記第3のインターコネクトは、前記第3のダイの前記導電性コンタクトを、前記第1のダイの前記第2の導電性コンタクトに結合する、ステップと、
を有する、方法。
［実施例２４］
前記第3のインターコネクトは、導電性ピラーを有する、実施例23に記載の方法。
［実施例２５］
前記導電性ピラーは、フォトレジスト材料を成膜、パターン化し、1または2以上の開口を形成し、前記1または2以上の開口に導電性材料を設置し、前記フォトレジスト層を除去するステップにより形成される、実施例24に記載の方法。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図7】
【図8】
【図9】
【図10】
【図11】
【外国語明細書】