特開 2024-100114 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024100114

(43)【公開日】2024-07-26

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240719BHJP

   G09F 9/33 20060101ALI20240719BHJP

   H01L 33/00 20100101ALI20240719BHJP

   H01L 33/62 20100101ALI20240719BHJP

【ＦＩ】

G09F9/30 338

G09F9/33

G09F9/30 348A

H01L33/00 L

H01L33/62

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023003860

(22)【出願日】2023-01-13

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】青木 義典

【テーマコード（参考）】

5C094

5F142

【Ｆターム（参考）】

5C094AA07

5C094AA25

5C094BA03

5C094BA25

5C094CA19

5C094DA13

5C094DA15

5C094DB01

5C094DB04

5C094ED15

5C094FA01

5C094FA02

5C094FB02

5C094FB12

5C094FB15

5F142AA31

5F142BA32

5F142CB23

5F142CD02

5F142CD17

5F142CD18

5F142CD25

5F142CD44

5F142DB17

5F142DB24

5F142GA01

(57)【要約】

【課題】表示装置の性能を向上させる。
【解決手段】表示装置ＤＳＰ１の配線層ＷＬ４は、ＬＥＤ素子２０のアノード電極２０ＥＡと電気的に接続された端子パターンＴＰ１と、カソード電極２０ＥＣと電気的に接続された端子パターンＴＰ２と、を含んでいる。配線層ＷＬ３は、遮光性の金属から成り、コンタクトホールＣＨ１を介して端子パターンＴＰ１と電気的に接続された導体パターンＭＰ１と、コンタクトホールＣＨ２を介して端子パターンＴＰ２と電気的に接続された導体パターンＭＰ２と、を含んでいる。平面視において、導体パターンＭＰ２は、導体パターンＭＰ１と離間し、かつ、導体パターンＭＰ１の周囲を囲むように配置されている。スイッチング素子（駆動トランジスタＤＲＴ）は、導体パターンＭＰ２に覆われている。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１基板と、
前記第１基板の上に配置された第１スイッチング素子と、
前記第１基板の上に積層された複数の配線層と、
前記複数の配線層の間に配置された複数の絶縁層と、
第１電極および第２電極を有し、前記複数の配線層のうち、最上層に配置されている第１配線層の上に搭載された第１無機発光ダイオード素子と、
を含み、
前記複数の配線層は、前記第１配線層から前記第１基板に向かって順に積層された、前記第１配線層、第２配線層、および第３配線層を含み、
前記複数の絶縁層は、
前記第１配線層と前記第２配線層との間に配置された第１絶縁層と、
前記第２配線層と前記第３配線層との間に配置された第２絶縁層と、
を含み、
前記第１配線層は、
前記第１電極と電気的に接続された第１端子パターンと、
前記第２電極と電気的に接続された第２端子パターンと、
を含み、
前記第２配線層は、
遮光性の金属から成り、前記第１絶縁層に形成された第１コンタクトホールを介して前記第１端子パターンと電気的に接続された第１導体パターンと、
前記第１導体パターンと同じ金属から成り、前記第１絶縁層に形成された第２コンタクトホールを介して前記第２端子パターンと電気的に接続された第２導体パターンと、
を含み、
前記第３配線層は、前記第２絶縁層に形成された第３コンタクトホールを介して前記第１導体パターンと電気的に接続され、かつ、前記第１スイッチング素子の電極と電気的に接続された第１配線パターンを含み、
平面視において、前記第２導体パターンは、前記第１導体パターンと離間し、かつ、前記第１導体パターンの周囲を囲むように配置され、
前記第１スイッチング素子は、前記第２導体パターンに覆われている、表示装置。

【請求項2】

請求項１において、
前記第１導体パターンの全体、および前記第１導体パターンと前記第２導体パターンとの間の第１領域は、前記第１端子パターンにより覆われている、表示装置。

【請求項3】

請求項１において、
第３電極および第４電極を有し、前記第１配線層の上に搭載された第２無機発光ダイオード素子と、
前記第１基板の上に配置され、前記第２無機発光ダイオード素子と電気的に接続された第２スイッチング素子と、
を更に含み、
前記第１配線層は、
前記第３電極と電気的に接続された第３端子パターンと、
前記第４電極と電気的に接続された第４端子パターンと、
を含み、
前記第２配線層は、前記第１導体パターンと同じ金属から成り、前記第１絶縁層に形成された第４コンタクトホールを介して前記第３端子パターンと電気的に接続された第３導体パターンを含み、
前記第２導体パターンは、前記第１絶縁層に形成された第５コンタクトホールを介して前記第４端子パターンと電気的に接続されており、
前記第３配線層は、前記第２絶縁層に形成された第６コンタクトホールを介して前記第３導体パターンと電気的に接続され、かつ、前記第２スイッチング素子の電極と電気的に接続された第２配線パターンを含み、
平面視において、前記第２導体パターンは、前記第１導体パターンおよび前記第３導体パターンと離間し、かつ、前記第１導体パターンおよび前記第３導体パターンのそれぞれの周囲を囲むように配置され、
前記第２スイッチング素子は、前記第２導体パターンに覆われている、表示装置。

【請求項4】

請求項３において、
前記第１導体パターンの全体、および前記第１導体パターンと前記第２導体パターンとの間の第１領域は、前記第１端子パターンにより覆われ、
前記第３導体パターンの全体、および前記第３導体パターンと前記第２導体パターンとの間の第２領域は、前記第３端子パターンにより覆われている、表示装置。

【請求項5】

請求項１において、
第３電極および第４電極を有し、前記第１配線層の上に搭載された第２無機発光ダイオード素子と、
前記第１基板の上に配置され、前記第２無機発光ダイオード素子と電気的に接続された第２スイッチング素子と、
を更に含み、
前記第１配線層は、前記第３電極と電気的に接続された第３端子パターンを含み、
前記第４電極は、前記第２端子パターンと電気的に接続され、
前記第２配線層は、前記第１導体パターンと同じ金属から成り、前記第１絶縁層に形成された第４コンタクトホールを介して前記第３端子パターンと電気的に接続された第３導体パターンを含み、
前記第３配線層は、前記第２絶縁層に形成された第５コンタクトホールを介して前記第３導体パターンと電気的に接続され、かつ、前記第２スイッチング素子の電極と電気的に接続された第２配線パターンを含み、
平面視において、前記第２導体パターンは、前記第１導体パターンおよび前記第３導体パターンと離間し、かつ、前記第１導体パターンおよび前記第３導体パターンのそれぞれの周囲を囲むように配置され、
前記第２スイッチング素子は、前記第２導体パターンに覆われている、表示装置。

【請求項6】

請求項５において、
前記第１導体パターンの全体、および前記第１導体パターンと前記第２導体パターンとの間の第１領域は、前記第１端子パターンにより覆われ、
前記第３導体パターンの全体、および前記第３導体パターンと前記第２導体パターンとの間の第２領域は、前記第３端子パターンにより覆われている、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

表示装置として、基板上に、自発光素子である発光ダイオード素子が行列上に配列されたＬＥＤ（Light Emitting Diode）表示装置がある。例えば、特開２０２０－６７６２６号公報（特許文献１）には、複数のマイクロＬＥＤが基板上に配列された表示装置が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－６７６２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＬＥＤ表示装置は、基板上に実装された多数のＬＥＤ素子の動作を、スイッチング素子を用いて制御することにより表示画像を形成する。スイッチング素子としては、薄膜トランジスタが用いられるが、ＬＥＤ素子から出射された光がスイッチング素子に照射されると、スイッチング素子においてリーク電流が発生し、輝度低下の原因になる場合がある。一方、設計の自由度を考慮すると、平面視におけるスイッチング素子およびＬＥＤ素子の位置に関しては阻害要因が少ない方が好ましい。

【課題を解決するための手段】

【0005】

本発明の一態様である表示装置は、第１基板と、前記第１基板の上に配置された第１スイッチング素子と、前記第１基板の上に積層された複数の配線層と、前記複数の配線層の間に配置された複数の絶縁層と、第１電極および第２電極を有し、前記複数の配線層のうち、最上層に配置されている第１配線層の上に搭載された第１無機発光ダイオード素子と、を含んでいる。前記複数の配線層は、前記第１配線層から前記第１基板に向かって順に積層された、前記第１配線層、第２配線層、および第３配線層を含んでいる。前記複数の絶縁層は、前記第１配線層と前記第２配線層との間に配置された第１絶縁層と、前記第２配線層と前記第３配線層との間に配置された第２絶縁層と、を含んでいる。前記第１配線層は、前記第１電極と電気的に接続された第１端子パターンと、前記第２電極と電気的に接続された第２端子パターンと、を含んでいる。前記第２配線層は、遮光性の金属から成り、前記第１絶縁層に形成された第１コンタクトホールを介して前記第１端子パターンと電気的に接続された第１導体パターンと、前記第１導体パターンと同じ金属から成り、前記第１絶縁層に形成された第２コンタクトホールを介して前記第２端子パターンと電気的に接続された第２導体パターンと、を含んでいる。前記第３配線層は、前記第２絶縁層に形成された第３コンタクトホールを介して前記第１導体パターンと電気的に接続され、かつ、前記第１スイッチング素子の電極と電気的に接続された第１配線パターンを含んでいる。平面視において、前記第２導体パターンは、前記第１導体パターンと離間し、かつ、前記第１導体パターンの周囲を囲むように配置されている。前記第１スイッチング素子は、前記第２導体パターンに覆われている。

【図面の簡単な説明】

【0006】

【図1】一実施形態である表示装置の構成例を示す平面図である。

【図2】図１に示す画素周辺の回路の構成例を示す回路図である。

【図3】図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。

【図4】図３に示す３つの画素（副画素）のうちの一つをさらに拡大して示す透過拡大平面図である。

【図5】図４のＡ－Ａ線に沿った拡大断面図である。

【図6】図２に示す複数のトランジスタのそれぞれと、これらの全体を覆う導体パターンとの平面的な位置関係の一例を示す拡大平面図である。

【図7】図４に対する変形例を示す透過拡大平面図である。

【図8】図７のＢ－Ｂ線に沿った拡大断面図である。

【図9】図３に対する変形例を示す透過拡大平面図である。

【図10】図９のＣ－Ｃ線に沿った拡大断面図である。

【図11】図９に対する変形例を示す透過拡大平面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一または関連する符号を付して、詳細な説明を適宜省略することがある。

【0008】

以下の実施の形態では、複数の無機発光素子を用いた表示装置の例として、複数のマイクロＬＥＤ素子を備えるマイクロＬＥＤ表示装置を取り上げて説明する。マイクロＬＥＤ素子は、一般的なＬＥＤ素子と比較して素子のサイズ（外径寸法）が小さいので、高精細な画像を表示できるというメリットがある。

【0009】

なお、自発光素子である発光ダイオード素子として、有機発光ダイオード素子（ＯＬＥＤ：Organic Light-Emitting Diode）がある。以下の実施の形態で説明する無機発光ダイオード素子（マイクロＬＥＤ素子）は、有機発光ダイオード素子とは区別される。無機発光ダイオード素子を用いた表示装置の場合、有機発光ダイオード素子を用いた表示装置と比較してＬＥＤ素子の信頼性が高いので、高輝度化が要求される用途での利用が期待されている。

【0010】

＜表示装置＞
まず、本実施の形態の表示装置であるマイクロＬＥＤ表示装置の構成例について説明する。図１は、一実施形態である表示装置の構成例を示す平面図である。図１では、表示領域ＤＡと周辺領域ＰＦＡとの境界、制御回路５、駆動回路６、および複数の画素ＰＩＸのそれぞれを二点鎖線で示している。図２は、図１に示す画素周辺の回路の構成例を示す回路図である。なお、図２に示す画素回路ＰＣは、図１に示す一つの画素ＰＩＸに対応する等価回路の一例を示している。

【0011】

図１には、Ｘ方向およびＹ方向が示されている。Ｘ方向およびＹ方向は、互いに交差している。以下で説明する例においては、Ｘ方向はＹ方向に直交する。以下では、Ｘ方向およびＹ方向を含むＸ－Ｙ平面を表示装置の表示面に対して平行な面として説明する。以下の説明において、特に異なる意味で解釈すべきことを明示した場合を除き、「平面視」とは、Ｘ－Ｙ平面に対して平行な面を視た場合を意味する。また、後述するように、Ｘ－Ｙ平面に対する法線方向のことを「Ｚ方向」または厚さ方向として説明する。Ｘ方向、Ｙ方向およびＺ方向は、互いに交差する方向であり、より特定的には互いに直交する方向である。

【0012】

本明細書の説明において、「Ａ」が「Ｂ」に「覆われている」と記載する場合がある。「ＡがＢに覆われている」とは、上記したＸ－Ｙ平面を視た平面視においてＡの全体がＢと重なっていることを意味する。また、「ＡがＢに覆われている」とは、上記した「厚さ方向（Ｚ方向）において、Ａの全体がＢと重なっている」と言い換えることもできる。

【0013】

図１に示すように、本実施の形態の表示装置ＤＳＰ１は、表示領域ＤＡと、表示領域ＤＡの周囲を枠状に囲む周辺領域ＰＦＡと、表示領域ＤＡ内に行列上に配列された複数の画素ＰＩＸと、を有している。また、表示装置ＤＳＰ１は、基板１０と、基板１０上に形成された制御回路５と、基板１０上に形成された駆動回路６と、を有している。

【0014】

制御回路５は、表示装置ＤＳＰ１の表示機能の駆動を制御する制御回路である。例えば、制御回路５は、基板１０上に実装されたドライバＩＣ（Integrated Circuit）である。図１に示す例では、制御回路５は、基板１０が備える４辺のうち、一つの短辺に沿って配置されている。また、本実施の形態の例では、制御回路５は、複数の画素ＰＩＸに接続される映像信号線ＶＬ（図２参照）を駆動する信号線駆動回路（映像ドライバ）を含んでいる。ただし、制御回路５の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記したドライバＩＣは、回路基板上に搭載されている場合がある。また例えば、映像信号線ＶＬを駆動する信号線駆動回路は、制御回路５とは別に形成されている場合がある。

【0015】

駆動回路（走査ドライバ）６は、複数の画素ＰＩＸのうち、走査信号線ＧＬＢ，ＧＬＲ，ＧＬＳを駆動する回路である。駆動回路６は、制御回路５からの制御信号に基づいて、複数の走査信号線ＧＬを駆動する。図１に示す例では、駆動回路６は、基板１０が備える４辺のうち、二つの長辺のそれぞれに沿って配置されている。図１に示す例では、平面視において、表示領域ＤＡは、二つの駆動回路６の間に配置されている。ただし、駆動回路６の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記した駆動回路６が回路基板上に搭載されている場合がある。

【0016】

次に、図２を用いて図１に示す画素ＰＩＸを駆動する画素回路ＰＣの構成例について説明する。なお、図２では、一つの画素を駆動する一つの画素回路ＰＣを代表的に取り上げて図示している。図１に示す複数の画素ＰＩＸのそれぞれが、図２に示す画素回路ＰＣと同様の回路を備えている。画素回路ＰＣは、制御回路５（図１参照）から供給される映像信号Ｖｓｇに応じてＬＥＤ素子２０の発光状態を制御する電圧信号方式の回路である。

【0017】

図２に示すように、画素ＰＩＸは、ＬＥＤ素子２０を備えている。ＬＥＤ素子２０は、上記したマイクロ発光ダイオードである。ＬＥＤ素子２０はアノード電極２０ＥＡ（後述する図３参照）およびカソード電極２０ＥＣ（後述する図３参照）を有している。

【0018】

表示装置ＤＳＰ１は、表示領域ＤＡにおいて複数種類の配線を備えている。これら配線は、複数の走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢと、複数の映像信号線ＶＬと、複数の電源線ＰＬ１と、複数の電源線ＰＬ２と、複数のリセット配線ＲＳＬとを含む。

【0019】

走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢは、Ｘ方向に延びており、駆動回路６に接続されている。例えば、図１に示すように、Ｙ方向に並ぶ画素ＰＩＸのうち、偶数番目の画素ＰＩＸを駆動するための走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢが一方の駆動回路６に接続され、奇数番目の画素ＰＩＸを駆動するための走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢが他方の駆動回路６に接続されている。他の例として、例えば走査信号線ＧＬＳ，ＧＬＲが全て一方の駆動回路６に接続されるとともに走査信号線ＧＬＢが全て他方の駆動回路６に接続されるなど、走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢのいずれかが一方の駆動回路６に接続され、残りが他方の駆動回路６に接続されている場合もある。

【0020】

映像信号線ＶＬ、電源線ＰＬ１，ＰＬ２およびリセット配線ＲＳＬは、Ｙ方向に延びている。映像信号線ＶＬは、制御回路５（図１参照）に接続されている。映像信号線ＶＬには、制御回路５から映像信号Ｖｓｇと初期化信号が供給される。電源線ＰＬ１には、制御回路５から高電位Ｐｖｄｄが供給される。電源線ＰＬ２には、制御回路５から高電位Ｐｖｄｄよりも低い低電位Ｐｖｓｓが供給される。リセット配線ＲＳＬには、制御回路５からリセット信号Ｖｒｓが供給される。

【0021】

制御回路５は、駆動回路６に図示しないスタートパルス信号やクロック信号を出力する。駆動回路６は複数のシフトレジスタ回路を含んでおり、クロック信号に応じてスタートパルス信号を次段のシフトレジスタ回路に順次転送し、各走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに走査信号を順次供給する。

【0022】

画素回路ＰＣは、映像信号線ＶＬに供給される映像信号Ｖｓｇに応じてＬＥＤ素子２０を制御する。このような制御を実現するために、本実施形態における画素回路ＰＣは、リセットトランジスタ（スイッチング素子）ＲＳＴ、画素選択トランジスタ（スイッチング素子）ＳＳＴ、出力トランジスタ（スイッチング素子）ＢＣＴ、駆動トランジスタ（スイッチング素子）ＤＲＴ、保持容量Ｃｓおよび補助容量Ｃａｄを有している。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となることもある。

【0023】

リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）から成るスイッチング素子である。薄膜トランジスタの導電型は特に限定されず、例えば、全てのトランジスタがＮチャネル型のＴＦＴにより構成されている場合もあるし、これらの少なくとも１つがＰチャネル型のＴＦＴにより構成されている場合もある。

【0024】

本実施形態において、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、同一工程かつ同一層構造で形成され、半導体層に多結晶シリコンを用いたボトムゲート構造を有している。他の例として、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、トップゲート構造を有してもよい。なお、半導体層としては、酸化物半導体や多結晶ＧａＮ半導体などを用いる場合がある。

【0025】

リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、ソース電極、ドレイン電極、およびゲート電極を有している。各トランジスタが備えているゲート電極は制御電極と言い換えることができる。また、各トランジスタが備えているソース電極およびドレイン電極は、単に電極と言い換えることができる。

【0026】

駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴは、電源線ＰＬ１と電源線ＰＬ２の間でＬＥＤ素子２０と直列に接続されている。電源線ＰＬ１に供給される高電位Ｐｖｄｄは例えば１０Ｖに設定され、電源線ＰＬ２に供給される低電位Ｐｖｓｓは例えば１．５Ｖに設定されている。

【0027】

出力トランジスタＢＣＴのドレイン電極は、電源線ＰＬ１に接続されている。出力トランジスタＢＣＴのソース電極は、駆動トランジスタＤＲＴのドレイン電極に接続されている。出力トランジスタＢＣＴのゲート電極は、走査信号線ＧＬＢに接続されている。出力トランジスタＢＣＴは、走査信号線ＧＬＢに与えられる制御信号Ｇｓｂによりオン、オフされる。ここで、オンは導通状態を表し、オフは非導通状態を表す。出力トランジスタＢＣＴは、制御信号Ｇｓｂに基づきＬＥＤ素子２０の発光時間を制御する。

【0028】

駆動トランジスタＤＲＴのソース電極は、ＬＥＤ素子２０の一方の電極（ここでは陽極）に接続されている。ＬＥＤ素子２０の他方の電極（ここでは陰極）は、電源線ＰＬ２に接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｇに応じた駆動電流をＬＥＤ素子２０に出力する。

【0029】

画素選択トランジスタＳＳＴのソース電極は、映像信号線ＶＬに接続されている。画素選択トランジスタＳＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。画素選択トランジスタＳＳＴのゲート電極は、信号書き込み制御用のゲート配線として機能する走査信号線ＧＬＳに接続されている。画素選択トランジスタＳＳＴは、走査信号線ＧＬＳから供給される制御信号Ｇｓｓによりオン、オフされ、画素回路ＰＣと映像信号線ＶＬの接続および非接続を切り替える。すなわち、画素選択トランジスタＳＳＴがオンされることにより、映像信号線ＶＬの映像信号Ｖｓｇまたは初期化信号が駆動トランジスタＤＲＴのゲート電極に供給される。

【0030】

リセットトランジスタＲＳＴのソース電極は、リセット配線ＲＳＬに接続されている。リセットトランジスタＲＳＴのドレイン電極は、駆動トランジスタＤＲＴのソース電極およびＬＥＤ素子２０の陽極に接続されている。リセットトランジスタＲＳＴのゲート電極は、リセット制御用ゲート配線として機能する走査信号線ＧＬＲに接続されている。リセットトランジスタＲＳＴは、走査信号線ＧＬＲから供給される制御信号Ｇｒｓによりオン、オフされる。リセットトランジスタＲＳＴがオンに切り替えられることにより、駆動トランジスタＤＲＴのソース電極およびＬＥＤ素子２０の陽極の電位をリセット配線ＲＳＬのリセット信号Ｖｒｓにリセットすることができる。すなわち、リセット配線ＲＳＬは、ＬＥＤ素子２０の電圧をリセットするための配線である。

【0031】

保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極の間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と電源線ＰＬ２の間に接続されている。

【0032】

制御信号Ｇｓｓ，Ｇｒｓ，Ｇｓｂは、駆動回路６が上述のスタートパルス信号およびクロック信号に基づいて、各ライン（Ｘ方向に並ぶ一連の画素ＰＩＸ）の走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに対し順次供給される。また、図２に示した制御回路５から供給される信号に基づいて、制御回路５が各映像信号線ＶＬに映像信号Ｖｓｇおよび初期化信号を順次供給する。映像信号Ｖｓｇの供給に伴い保持容量Ｃｓに保持された電荷は、初期化信号の供給に伴い初期化される。

【0033】

以上のような構成においては、走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに供給される制御信号Ｇｓｓ，Ｇｒｓ，Ｇｓｂによって画素回路ＰＣが駆動され、映像信号線ＶＬの映像信号Ｖｓｇに応じた輝度でＬＥＤ素子２０が発光する。

【0034】

＜ＬＥＤ素子の周辺構造＞
次に、図１に示す画素ＰＩＸに配置されるＬＥＤ素子の周辺構造について説明する。図３は、図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。図４は、図３に示す３つの画素（副画素）のうちの一つをさらに拡大して示す透過拡大平面図である。図５は、図４のＡ－Ａ線に沿った拡大断面図である。図６は、図２に示す複数のトランジスタのそれぞれと、これらの全体を覆う導体パターンとの平面的な位置関係の一例を示す拡大平面図である。図３および図４では、図５に示す配線層ＷＬ３に配置された導体パターンを実線で示し、配線層ＷＬ４に配置された導体パターン（端子パターン）を点線で示し、ＬＥＤ素子２０およびＬＥＤ素子２０が備えている電極の輪郭を二点鎖線で示している。また、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは同じ構造を有している。このため、図４および図５では、代表例として一つの画素ＰＩＸ（図４参照）の構造を示し、画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれに対応する符号を付している。また、図３および図４は平面図であるが、導体パターンＭＰ１と導体パターンＭＰ２との間の領域Ｒ１の範囲を明示するため、領域Ｒ１にハッチングを付している。

【0035】

また、図２に示す画素回路ＰＣは、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれに対応した回路である。したがって、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは、図２を用いて説明したリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴを備えている。同様に、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは、図２を用いて説明した保持容量Ｃｓおよび補助容量Ｃａｄを有している。

【0036】

図５に示すように、表示装置ＤＳＰ１は、基板１０の上に積層された複数の配線層を備えた基板構造体ＳＵＢ１と、基板構造体ＳＵＢ１の上に搭載されたＬＥＤ素子（無機発光ダイオード素子）２０と、を有している。表示装置ＤＳＰ１の基板構造体ＳＵＢ１は、複数の配線層の間に配置された複数の絶縁層を有している。ＬＥＤ素子２０は、複数の配線層のうち、最上層に配置されている配線層ＷＬ４の上に搭載されている。また、表示装置ＤＳＰ１の基板構造体ＳＵＢ１は、スイッチング素子としてのトランジスタを有している。図５では、基板１０の上に配置されたスイッチング素子の例として、駆動トランジスタＤＲＴを図示している。ただし、基板１０の上（詳しくは絶縁層１１の上）には、図２を用いて説明したリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれが配置されている。図２に示す、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれは、後述する図５に示す駆動トランジスタＤＲＴと同様な構造になっている。

【0037】

図５に示すように、ＬＥＤ素子２０は、面２０ｆおよび面２０ｆの反対側の面２０ｂを備える。また、ＬＥＤ素子２０は、面２０ｆに配列された複数の（図３では２個の）電極を備えている。複数の電極は、アノード電極２０ＥＡおよびカソード電極２０ＥＣを含む。アノード電極２０ＥＡは、バンプ電極３０を介して端子パターンＴＰ１と電気的に接続されている。カソード電極２０ＥＣは、バンプ電極３１を介して端子パターンＴＰ２と電気的に接続されている。

【0038】

図３に示すように表示装置ＤＳＰ１は複数のＬＥＤ素子２０を有している。図３では、表示装置が有する複数のＬＥＤ素子２０のうち、アノード電極２０ＥＡおよびカソード電極２０ＥＣを備えているＬＥＤ素子２０Ａと、アノード電極２０ＥＡおよびカソード電極２０ＥＣを備え、ＬＥＤ素子２０Ａの隣に配置されているＬＥＤ素子２０Ｂと、アノード電極２０ＥＡおよびカソード電極２０ＥＣを備え、ＬＥＤ素子２０Ｂの隣に配置されているＬＥＤ素子２０Ｃと、を図示している。

【0039】

表示装置ＤＳＰ１は、基板構造体ＳＵＢ１上に搭載された複数のＬＥＤ素子２０のそれぞれを駆動することにより、画像を表示する。ＬＥＤ素子２０から出射される光は、面２０ｆ、面２０ｂ、および４つの側面から全方向に出射される。

【0040】

基板１０は、面１０ｆおよび面１０ｆの反対側の面１０ｂを有する。複数の配線層および複数の絶縁層は、基板１０の面１０ｆ上に積層されている。基板１０は、例えばガラスから成るガラス基板である。ただし、基板１０を構成する材料には種々の変形例があり、例えば、樹脂からなる樹脂基板を用いる場合もある。

【0041】

図５に示す例の場合、表示装置ＤＳＰ１が備えている複数の配線層は、配線層ＷＬ４から基板１０に向かって順に積層された、配線層ＷＬ４、配線層ＷＬ３、配線層ＷＬ２、および配線層ＷＬ１を有している。また、表示装置ＤＳＰ１が備えている複数の絶縁層は、基板１０の面１０ｆ上から順に積層された絶縁層１１，１２，１３，１４，１５，１６を有している。

【0042】

絶縁層１１は薄膜トランジスタの下地層であり、無機材料から成る無機絶縁層である。配線層ＷＬ１は、絶縁層１１上に配置され、絶縁層１２に覆われている。配線層ＷＬ１に形成された導体パターンは、図５に示すゲート電極ＥＧや、図２を用いて説明した走査信号線ＧＬＢ，ＧＬＳ，ＧＬＲなどを含んでいる。絶縁層１２も無機材料から成る無機絶縁層である。絶縁層１２のうち、トランジスタのゲート電極ＥＧと半導体層５０との間に配置されている部分は、ゲート絶縁膜として機能する。

【0043】

ゲート電極ＥＧを含む駆動トランジスタＤＲＴは、半導体層５０、ゲート電極ＥＧ、ソース電極ＥＳ、およびドレイン電極ＥＤを有している。図５に示す例では、ボトムゲート構造の薄膜トランジスタを一例として示しているが、上記したようにトップゲート構造とする場合もある。ゲート電極ＥＧは、絶縁層１１上に配置されている。半導体層５０は、絶縁層１２上に配置されている。半導体層５０の一部分はソース領域に相当し、ソース領域にはソース電極ＥＳが接続されている。半導体層５０の他の一部分はドレイン領域に相当し、ドレイン領域にはドレイン電極ＥＤが接続されている。ソース領域とドレイン領域との間の領域は、チャネル領域として機能する。

【0044】

配線層ＷＬ２は、駆動トランジスタＤＲＴを覆う絶縁層１３上に配置されている。絶縁層１３は無機材料から成る無機絶縁層である。配線層ＷＬ２に形成された導体パターンは、複数のトランジスタのそれぞれに接続された配線を含んでいる。例えば、図５に示すように、駆動トランジスタＤＲＴのソース電極ＥＳに接続された配線パターンＭＷ１は、配線層ＷＬ２に含まれる。また、配線層ＷＬ２に形成された導体パターンは、図２に示す映像信号線ＶＬと、電源線ＰＬ１と、電源線ＰＬ２と、リセット配線ＲＳＬとを含んでいる。

【0045】

配線層ＷＬ２を覆う絶縁層１４、および絶縁層１４上に積層されている絶縁層１５のそれぞれは、有機材料から成る有機絶縁膜である。絶縁層１４は配線層ＷＬ２と配線層ＷＬ３との間に配置された絶縁層である。絶縁層１５は、配線層ＷＬ３と配線層ＷＬ４との間に配置された絶縁層である。図５に示すように配線層ＷＬ２と配線層ＷＬ３との電気的な接続、および配線層ＷＬ３と配線層ＷＬ４との電気的な接続には、コンタクトホールが用いられる。有機絶縁層は、無機絶縁層と比較した開口部（例えばコンタクトホール）に対する埋め込み特性が優れている。言い換えれば、有機絶縁層の場合、下地に開口部があった場合でも、上面を平坦化し易い。このため、多数のコンタクトホールが形成されている絶縁層１４および絶縁層１５のそれぞれは有機材料から成る。

【0046】

配線層ＷＬ４は、複数の配線層のうち、最上層に配置された配線層である。配線層ＷＬ４は、無機材料から成る無機絶縁層である絶縁層１６に覆われている。ただし、絶縁層１６には部分的に開口部が形成されており、配線層ＷＬ４は絶縁層１６に形成された開口部において、バンプ電極３０またはバンプ電極３１と電気的に接続されている。配線層ＷＬ４は、ＬＥＤ素子２０Ａのアノード電極２０ＥＡと電気的に接続された端子パターン（導体パターン）ＴＰ１と、ＬＥＤ素子２０Ａのカソード電極２０ＥＣと電気的に接続された端子パターン（導体パターン）ＴＰ２と、を含んでいる。配線層ＷＬ４は、ＬＥＤ素子２０Ｂのアノード電極２０ＥＡと電気的に接続された端子パターン（導体パターン）ＴＰ３と、ＬＥＤ素子２０Ｂのカソード電極２０ＥＣと電気的に接続された端子パターン（導体パターン）ＴＰ４と、を含んでいる。配線層ＷＬ４は、ＬＥＤ素子２０Ｃのアノード電極２０ＥＡと電気的に接続された端子パターン（導体パターン）ＴＰ５と、ＬＥＤ素子２０Ａのカソード電極２０ＥＣと電気的に接続された端子パターン（導体パターン）ＴＰ６と、を含んでいる。

【0047】

端子パターンＴＰ１，ＴＰ３，ＴＰ５のそれぞれは、絶縁層１６の開口部においてバンプ電極３０に接続されている端子部分（平坦部分とも言える）と、コンタクトホールＣＨ１、コンタクトホールＣＨ４、またはコンタクトホールＣＨ７に埋め込まれ、配線層ＷＬ３に接続されたコンタクト部分と、を有している。コンタクト部分は、絶縁層１６に覆われている。同様に、端子パターンＴＰ２，ＴＰ４，ＴＰ６のそれぞれは、絶縁層１６の開口部においてバンプ電極３１に接続されている端子部分と、コンタクトホールＣＨ２、コンタクトホールＣＨ５、またはコンタクトホールＣＨ８に埋め込まれ、配線層ＷＬ３に接続されたコンタクト部分と、を有している。コンタクト部分は、絶縁層１６に覆われている。端子パターンＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５，ＴＰ６のそれぞれは、基板構造体ＳＵＢ１の外部端子である。

【0048】

また、配線層ＷＬ３は、遮光性の金属から成り、絶縁層１５に形成されたコンタクトホールＣＨ１を介して端子パターンＴＰ１と電気的に接続された導体パターンＭＰ１と、導体パターンＭＰ１と同じ金属から成り、絶縁層１５に形成されたコンタクトホールＣＨ２を介して端子パターンＴＰ２と電気的に接続された導体パターンＭＰ２と、を含んでいる。また、配線層ＷＬ３は、導体パターンＭＰ１と同じ金属から成り、絶縁層１５に形成されたコンタクトホールＣＨ４を介して端子パターンＴＰ３と電気的に接続された導体パターンＭＰ３、を含んでいる。また、配線層ＷＬ３は、導体パターンＭＰ１と同じ金属から成り、絶縁層１５に形成されたコンタクトホールＣＨ７を介して端子パターンＴＰ５と電気的に接続された導体パターンＭＰ４、を含んでいる。

【0049】

導体パターンＭＰ１，ＭＰ３，ＭＰ４のそれぞれは、コンタクトホールＣＨ１、コンタクトホールＣＨ４、またはコンタクトホールＣＨ７の底面において、端子パターンＴＰ１，ＴＰ３，ＴＰ５のいずれかに接続されている平坦部分と、コンタクトホールＣＨ３、コンタクトホールＣＨ６、またはコンタクトホールＣＨ９に埋め込まれ、配線層ＷＬ２に接続されたコンタクト部分と、を有している。図３および図４に示すように、導体パターンＭＰ２は、配線層ＷＬ２の大部分を占める大面積パターンであり、導体パターンＭＰ１，ＭＰ３，ＭＰ４のそれぞれは、導体パターンＭＰ２に形成されている開口部内に、導体パターンＭＰ２と離間するように配置されている。言い換えれば、平面視において、導体パターンＭＰ２は、導体パターンＭＰ１と離間し、かつ、導体パターンＭＰ１の周囲を囲むように配置されている。同様に、平面視において、導体パターンＭＰ２は、導体パターンＭＰ３と離間し、かつ、導体パターンＭＰ３の周囲を囲むように配置されている。さらに、平面視において、導体パターンＭＰ２は、導体パターンＭＰ４と離間し、かつ、導体パターンＭＰ４の周囲を囲むように配置されている。導体パターンＭＰ２と導体パターンＭＰ１との間の領域Ｒ１、導体パターンＭＰ２と導体パターンＭＰ３との間の領域Ｒ２、および導体パターンＭＰ２と導体パターンＭＰ４との間の領域Ｒ３のそれぞれには、図５に示す絶縁層１５が配置されている。

【0050】

図５に示す配線層ＷＬ２は、絶縁層１４に形成されたコンタクトホールＣＨ３を介して導体パターンＭＰ１と電気的に接続され、かつ、駆動トランジスタＤＲＴの電極（ソース電極ＥＳ）と電気的に接続された配線パターンＭＷ１を含んでいる。また、配線層ＷＬ２は、絶縁層１４に形成されたコンタクトホールＣＨ６を介して導体パターンＭＰ３と電気的に接続され、かつ、駆動トランジスタＤＲＴの電極（ソース電極ＥＳ）と電気的に接続された配線パターンＭＷ２を含んでいる。また、配線層ＷＬ２は、絶縁層１４に形成されたコンタクトホールＣＨ９を介して導体パターンＭＰ４と電気的に接続され、かつ、駆動トランジスタＤＲＴの電極（ソース電極ＥＳ）と電気的に接続された配線パターンＭＷ３を含んでいる。

【0051】

上記したように、ＬＥＤ素子２０は、ＬＥＤ素子２０の周囲の全方向に向かって光を照射する。このため、基板構造体ＳＵＢ１を構成する材料のそれぞれが、光透過性の材料から成る場合、光の一部は、駆動トランジスタＤＲＴなどのトランジスタにも照射される。ところが、本願発明者の検討によれば、薄膜トランジスタに光が照射された場合、薄膜トランジスタの特性低下、あるいは誤動作の原因になる場合があることが判った。例えば、薄膜トランジスタに光が照射されると、当該薄膜トランジスタにリーク電流が発生する場合がある。例えば、図２に示す例において、保持容量Ｃｓに接続されている駆動トランジスタＤＲＴや、画素選択トランジスタＳＳＴにおいてリーク電流が発生した場合、保持容量Ｃｓに蓄電された電荷が減少するので、輝度低下の原因になる。特に、ＬＥＤ表示装置の場合、上記したように高輝度化が必要な用途での利用が期待されている。このため、トランジスタに光が照射されることによる影響が大きい。

【0052】

そこで、本実施の形態の場合、導体パターンＭＰ２を遮光膜として利用している。例えば、図５に示す例では、駆動トランジスタＤＲＴは、導体パターンＭＰ２に覆われている。言い換えれば、厚さ方向（図５のＺ方向）において、駆動トランジスタＤＲＴの全体が導体パターンＭＰ２に覆われている。このため、ＬＥＤ素子２０と駆動トランジスタＤＲＴとの間には、遮光膜として機能する導体パターンＭＰ２が介在しているので、少なくともＬＥＤ素子２０から駆動トランジスタＤＲＴに向かって直接的に光が照射されることは防止できる。これにより、駆動トランジスタＤＲＴの特性低下を抑制できる。図６に一例として示すように、本実施の形態の場合、リセットトランジスタ（スイッチング素子）ＲＳＴ、画素選択トランジスタ（スイッチング素子）ＳＳＴ、出力トランジスタ（スイッチング素子）ＢＣＴ、および駆動トランジスタ（スイッチング素子）ＤＲＴのそれぞれの全体が、導体パターンＭＰ２に覆われている。この場合、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれの特性低下を抑制できる。

【0053】

図５に示す導体パターンＭＰ２は、例えば図１に示す周辺領域ＰＦＡにおいて、図２に示す電源線ＰＬ２に接続されている。電源線ＰＬ２が図５に示す配線層ＷＬ２に形成されている場合、配線層ＷＬ３に形成された導体パターンＭＰ２は、図示しないコンタクトホールを介して電源線ＰＬ２と電気的に接続されている。また、変形例として電源線ＰＬ２が、導体パターンＭＰ２と同層の配線層ＷＬ３に形成されている場合がある。この場合、コンタクトホールを介さずに、導体パターンＭＰ２と電源線ＰＬ２とを接続することができる。

【0054】

また、導体パターンＭＰ２は電源線ＰＬ２に接続され、図２に示す低電位Ｐｖｓｓが供給されている。低電位Ｐｖｓｓは、複数の画素ＰＩＸのそれぞれに供給される共通電位である。このため、図３に示すように、導体パターンＭＰ２は、複数の画素ＰＩＸに跨って形成されている。図５に示す駆動トランジスタＤＲＴは、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれに設けられている。複数の画素の画素ＰＩＸのそれぞれに設けられた駆動トランジスタＤＲＴは、複数の画素ＰＩＸに跨って形成された導体パターンＭＰ２に覆われている。言い換えれば、複数の画素の画素ＰＩＸのそれぞれに設けられた駆動トランジスタＤＲＴの全体は、厚さ方向（図５のＺ方向）において、導体パターンＭＰ２に覆われている。導体パターンＭＰ２が複数の画素ＰＩＸに跨って形成されている場合、配線層ＷＬ３（図５参照）の隙間（例えば図４および図５に示す領域Ｒ１，Ｒ２，Ｒ３）を小さくできる。この結果、ＬＥＤ素子２０Ａ，２０Ｂ，２０Ｃのそれぞれから出射される光の大部分は、配線層ＷＬ３において遮光され、配線層ＷＬ３と基板１０（図５参照）との間にある複数のトランジスタを含む回路部品に光が照射されることを抑制できる。

【0055】

なお、図５では、例示的に駆動トランジスタＤＲＴを示しているが、図２に示すリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれが導体パターンＭＰ２に覆われていることが特に好ましい。本実施の形態の場合、配線層ＷＬ３の大部分に導体パターンＭＰ２を形成することが可能なので、図２に示すリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれが導体パターンＭＰ２に覆われている構造を実現することができる。ただし、レイアウトの関係で、複数のトランジスタのうちの一部が、導体パターンＭＰ２に覆われていないこともあり得る。この場合でも、導体パターンＭＰ２に覆われたトランジスタについては、特性低下を抑制できる。

【0056】

ところで、本実施の形態に対する検討例として、図５に示す絶縁層１５および配線層ＷＬ４を設けず、配線層ＷＬ３の導体パターンを端子として利用する方法が考えられる。この検討例の場合、本実施の形態よりも配線層数が少ないので、製造工程は簡略化できる点で有利である。

【0057】

しかし、本実施の形態の場合、以下の点で上記検討例よりも有利である。すなわち、本実施の形態の場合、配線層ＷＬ３とは別に、端子パターンが形成されている配線層ＷＬ４が設けられている。これにより、ＬＥＤ素子２０のレイアウトの自由度を向上させることができる。バンプ電極３０およびバンプ電極３１を接続するための端子パターンを配線層ＷＬ３に形成する場合、ＬＥＤ素子２０の形状や電極ピッチ等によって、配線層ＷＬ３に形成された導体パターンの形状が制約される。一方、本実施の形態の場合、配線層ＷＬ４の形成されている端子パターンの形状をＬＥＤ素子の形状や電極ピッチ等の条件に合わせて形成することが可能である。このため、配線層ＷＬ３の形状は、ＬＥＤ素子２０の形状の制約を受け難く、比較的自由に設計することができる。このため、例えば、トランジスタに照射される光を遮光する観点から適切な形状の導体パターンＭＰ２を配線層ＷＬ３に形成することが可能である。

【0058】

＜変形例１＞
次に、図１～図５を用いて説明した表示装置ＤＳＰ１の変形例について説明する。図７は、図４に対する変形例を示す透過拡大平面図である。図８は、図７のＢ－Ｂ線に沿った拡大断面図である。

【0059】

図７および図８に示す表示装置ＤＳＰ２は、配線層ＷＬ４（図５参照）に形成された端子パターンＴＰ１，ＴＰ３，ＴＰ４の形状が図４および図５に示す表示装置ＤＳＰ１と相違する。

【0060】

詳しくは、図７に示す表示装置ＤＳＰ２の場合、導体パターンＭＰ１の全体、および導体パターンＭＰ１と導体パターンＭＰ２との間の領域Ｒ１は、端子パターンＴＰ１により覆われている。同様に、表示装置ＤＳＰ２の場合、導体パターンＭＰ３の全体、および導体パターンＭＰ３と導体パターンＭＰ２との間の領域Ｒ２は、端子パターンＴＰ３により覆われている。同様に、表示装置ＤＳＰ２の場合、導体パターンＭＰ４の全体、および導体パターンＭＰ４と導体パターンＭＰ２との間の領域Ｒ３は、端子パターンＴＰ５により覆われている。

【0061】

言い換えれば、透過平面視において、導体パターンＭＰ１の全体、および導体パターンＭＰ１と導体パターンＭＰ２との間の領域Ｒ１は、端子パターンＴＰ１と重なっている。同様に、透過平面視において、導体パターンＭＰ３の全体、および導体パターンＭＰ３と導体パターンＭＰ２との間の領域Ｒ２は、端子パターンＴＰ３と重なっている。同様に、透過平面視において、導体パターンＭＰ４の全体、および導体パターンＭＰ４と導体パターンＭＰ２との間の領域Ｒ３は、端子パターンＴＰ５と重なっている。

【0062】

上記したように、導体パターンＭＰ２は、配線層ＷＬ３（図８参照）の大部分を覆う導体パターンである。ただし、表示領域において、導体パターンＭＰ１と導体パターンＭＰ２との間の領域Ｒ１、導体パターンＭＰ３と導体パターンＭＰ２との間の領域Ｒ２、および導体パターンＭＰ４と導体パターンＭＰ２との間の領域Ｒ３に関しては隙間が生じる。本変形例の場合、配線層ＷＬ３において、遮光膜として機能する導体パターンの間の隙間を覆うように配線層ＷＬ４の端子パターンＴＰ１，ＴＰ３，ＴＰ５が設けられている。この結果、配線層ＷＬ３と基板１０（図８参照）との間に配置されている複数のトランジスタに対して光が照射されることをより確実に防止できる。

【0063】

図７および図８に示す表示装置ＤＳＰ２は、上記した相違点を除き、図１～図５を用いて説明した表示装置ＤＳＰ１と同様である。したがって、重複する説明は省略する。

【0064】

＜変形例２＞
次に、図１～図５を用いて説明した表示装置ＤＳＰ１の他の変形例について説明する。図９は、図３に対する変形例を示す透過拡大平面図である。図１０は、図９のＣ－Ｃ線に沿った拡大断面図である。なお、図９に示す画素ＰＩＸＢの拡大断面は、図５と同様であり、図９に示す画素ＰＩＸＣの拡大断面は、図１０と同様である。

【0065】

図９および図１０に示す表示装置ＤＳＰ３は、配線層ＷＬ４（図５参照）に形成された端子パターンＴＰ２の形状が図３および図５に示す表示装置ＤＳＰ１と相違する。

【0066】

詳しくは、表示装置ＤＳＰ３が備える端子パターンＴＰ２は、画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣに跨って形成されている。また、端子パターンＴＰ２は、ＬＥＤ素子２０Ａのカソード電極２０ＥＣ、ＬＥＤ素子２０Ｂのカソード電極２０ＥＣ、およびＬＥＤ素子２０Ｃのカソード電極２０ＥＣのそれぞれと電気的に接続されている。複数のＬＥＤ素子２０のそれぞれのカソード電極２０ＥＣは、図２に示す電源線ＰＬ２に接続され、各画素に共通の低電位Ｐｖｓｓが供給される。したがって、図９に示すように複数の画素ＰＩＸに跨るように、端子パターンＴＰ２を配置することが可能である。

【0067】

複数の画素ＰＩＸに跨るように、端子パターンＴＰ２を配置することにより、図３に示すコンタクトホールＣＨ５およびコンタクトホールＣＨ８は不要になる。本変形例の場合、コンタクトホールの数を低減できることで、図３に示す表示装置ＤＳＰ１と比較してさらにレイアウトの自由度が向上する。

【0068】

なお、図９に示す例では、コンタクトホールＣＨ２は、画素ＰＩＸＢに設けられている。ただし、コンタクトホールＣＨ２の位置は、図９に示す態様には限定されず、例えば、画素ＰＩＸＡ、あるいは画素ＰＩＸＣに配置されている場合がある。あるいは、別の変形例として、画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのうち、２か所に設けられている場合がある。

【0069】

図９および図１０に示す表示装置ＤＳＰ３は、上記した相違点を除き、図１～図５を用いて説明した表示装置ＤＳＰ１と同様である。したがって、重複する説明は省略する。

【0070】

ところで、図９および図１０を用いて説明した表示装置ＤＳＰ３と、図７および図８を用いて説明した表示装置ＤＳＰ２とを組み合わせることができる。図１１は、図９に対する変形例を示す透過拡大平面図である。

【0071】

図１１に示す表示装置ＤＳＰ４の場合、以下の点で図９に示す表示装置ＤＳＰ３と相違する。すなわち、図１１に示す表示装置ＤＳＰ４の場合、導体パターンＭＰ１の全体、および導体パターンＭＰ１と導体パターンＭＰ２との間の領域Ｒ１は、端子パターンＴＰ１により覆われている。同様に、表示装置ＤＳＰ４の場合、導体パターンＭＰ３の全体、および導体パターンＭＰ３と導体パターンＭＰ２との間の領域Ｒ２は、端子パターンＴＰ３により覆われている。同様に、表示装置ＤＳＰ４の場合、導体パターンＭＰ４の全体、および導体パターンＭＰ４と導体パターンＭＰ２との間の領域Ｒ３は、端子パターンＴＰ５により覆われている。

【0072】

変形例１として説明した図７および図８に示す表示装置ＤＳＰ２と同様に、図１１に示す表示装置ＤＳＰ４の場合、図９および図１０に示す表示装置ＤＳＰ３と比較して、配線層ＷＬ３（図１０参照）と基板１０（図１０参照）との間に配置されている複数のトランジスタに対して光が照射されることをより確実に防止できる。

【0073】

以上、実施の形態および代表的な変形例について説明したが、上記した技術は、例示した変形例以外の種々の変形例に適用可能である。例えば、上記した変形例同士を組み合わせてもよい。

【0074】

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【産業上の利用可能性】

【0075】

本発明は、表示装置や表示装置が組み込まれた電子機器に利用可能である。

【符号の説明】

【0076】

５ 制御回路
６ 駆動回路
１０ 基板
１０ｂ，１０ｆ，２０ｂ，２０ｆ 面
１１，１２，１３，１４，１５，１６ 絶縁層
２０，２０Ａ，２０Ｂ，２０Ｃ ＬＥＤ素子
２０ＥＡ アノード電極
２０ＥＣ カソード電極
３０，３１ バンプ電極
５０ 半導体層
ＢＣＴ 出力トランジスタ（スイッチング素子）
Ｃａｄ 補助容量
ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５，ＣＨ６，ＣＨ７，ＣＨ８，ＣＨ９ コンタクトホール
Ｃｓ 保持容量
ＤＡ 表示領域
ＤＲＴ 駆動トランジスタ（スイッチング素子）
ＤＳＰ１，ＤＳＰ２，ＤＳＰ３，ＤＳＰ４ 表示装置
ＥＤ ドレイン電極
ＥＧ ゲート電極
ＥＳ ソース電極
ＧＬＢ，ＧＬＲ，ＧＬＳ 走査信号線
Ｇｒｓ，Ｇｓｂ，Ｇｓｓ 制御信号
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ 導体パターン
ＭＷ１，ＭＷ２，ＭＷ３ 配線パターン
ＰＣ 画素回路
ＰＦＡ 周辺領域
ＰＩＸ，ＰＩＸＡ，ＰＩＸＢ，ＰＩＸＣ 画素
ＰＬ１，ＰＬ２ 電源線
Ｐｖｄｄ 高電位
Ｐｖｓｓ 低電位
Ｒ１，Ｒ２，Ｒ３ 領域
ＲＳＬ リセット配線
ＲＳＴ リセットトランジスタ（スイッチング素子）
ＳＳＴ 画素選択トランジスタ（スイッチング素子）
ＳＵＢ１ 基板構造体
ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５，ＴＰ６， 端子パターン（導体パターン）
ＶＬ 映像信号線
Ｖｒｓ リセット信号
Ｖｓｇ 映像信号
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ 配線層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】