特開 2024-100205 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024100205

(43)【公開日】2024-07-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240719BHJP

【ＦＩ】

H01L29/80 H

H01L29/80 U

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023004022

(22)【出願日】2023-01-13

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】丸山 裕晃

【テーマコード（参考）】

5F102

【Ｆターム（参考）】

5F102GB01

5F102GB02

5F102GC01

5F102GD01

5F102GJ02

5F102GK04

5F102GL04

5F102GL07

5F102GM04

5F102GM07

5F102GM08

5F102GQ01

5F102GR01

(57)【要約】

【課題】結晶性の低下を避けながら過渡応答特性を向上できる半導体装置を提供する。
【解決手段】半導体装置は、基板と、前記基板の上に設けられたバッファ層と、前記バッファ層の上に設けられたバリア層と、前記バリア層の上に設けられた電子走行層と、前記電子走行層の上に設けられた電子供給層と、を有し、前記電子走行層は、前記バッファ層よりも薄く、前記バリア層のバンドギャップは、前記バッファ層のバンドギャップおよび前記電子走行層のバンドギャップよりも大きい。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板と、
前記基板の上に設けられたバッファ層と、
前記バッファ層の上に設けられたバリア層と、
前記バリア層の上に設けられた電子走行層と、
前記電子走行層の上に設けられた電子供給層と、
を有し、
前記電子走行層は、前記バッファ層よりも薄く、
前記バリア層のバンドギャップは、前記バッファ層のバンドギャップおよび前記電子走行層のバンドギャップよりも大きい、半導体装置。

【請求項2】

前記バリア層および前記電子走行層は、いずれもＧａＮ層であり、
前記バリア層は、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ層（０＜ｘ≦１、０≦ｙ≦０．１）である、請求項１に記載の半導体装置。

【請求項3】

「ｙ＋０．８≦ｘ」が成り立つ、請求項２に記載の半導体装置。

【請求項4】

前記バリア層の厚さは、２ｎｍ以上２０ｎｍ以下である、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

前記バッファ層の厚さは、２００ｎｍ以上である、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項6】

前記電子走行層の厚さは、４００ｎｍ以下である、請求項１から請求項３のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

窒化ガリウム（ＧａＮ）を含む高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を備えた半導体装置において、過渡応答特性の向上が望まれている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１２１７８５号公報

【特許文献2】特開２０１５－０９５６０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

過渡応答特性を向上させる方法として、電子走行層を薄くすることが考えられる。しかしながら、電子走行層を薄くした場合には、チャネル領域および電子供給層の結晶性が低下するおそれがある。結晶性の低下は電子の移動度等の特性の劣化につながり得る。

【0005】

本開示は、結晶性の低下を避けながら過渡応答特性を向上できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、基板と、前記基板の上に設けられたバッファ層と、前記バッファ層の上に設けられたバリア層と、前記バリア層の上に設けられた電子走行層と、前記電子走行層の上に設けられた電子供給層と、を有し、前記電子走行層は、前記バッファ層よりも薄く、前記バリア層のバンドギャップは、前記バッファ層のバンドギャップおよび前記電子走行層のバンドギャップよりも大きい。

【発明の効果】

【0007】

本開示によれば、結晶性の低下を避けながら過渡応答特性を向上できる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る半導体装置を示す断面図である。

【図2】図２は、実施形態における、バッファ層、バリア層、電子走行層、スペーサ層、電子供給層およびキャップ層のバンド構造を示すバンド図である。

【図3】図３は、参考例に係る半導体装置を示す断面図である。

【図4】図４は、参考例における、電子走行層、スペーサ層、電子供給層およびキャップ層のバンド構造を示すバンド図である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

【0010】

〔１〕 本開示の一態様に係る半導体装置は、基板と、前記基板の上に設けられたバッファ層と、前記バッファ層の上に設けられたバリア層と、前記バリア層の上に設けられた電子走行層と、前記電子走行層の上に設けられた電子供給層と、を有し、前記電子走行層は、前記バッファ層よりも薄く、前記バリア層のバンドギャップは、前記バッファ層のバンドギャップおよび前記電子走行層のバンドギャップよりも大きい。

【0011】

バリア層のバンドギャップがバッファ層のバンドギャップおよび電子走行層のバンドギャップよりも大きいため、バリア層と電子走行層との界面近傍に負の分極電荷が存在し、バリア層とバッファ層との界面近傍に正の分極電荷が存在する。また、電子走行層内では、バリア層に近い位置ほど伝導帯の下端が高い。従って、２次元電子ガス中の電子が高いエネルギを有したとしても、負の分極電荷の影響により、２次元電子ガス中の電子の電子走行層の深い位置に向かう移動が妨げられる。このため、電子走行層中にトラップの準位が存在しても、電子はトラップの準位に捕獲されにくく、電子のトラップに伴う過渡応答特性の低下を抑制できる。また、バリア層により過渡応答特性を向上できるため、結晶性が低下するほど、バッファ層が薄い必要はない。従って、結晶性の低下を避けながら過渡応答特性を向上できる。

【0012】

〔２〕 〔１〕において、前記バリア層および前記電子走行層は、いずれもＧａＮ層であり、前記バリア層は、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ層（０＜ｘ≦１、０≦ｙ≦０．１）であってもよい。この場合、バリア層のバンドギャップがバッファ層のバンドギャップおよび電子走行層のバンドギャップよりも大きくなりやすい。

【0013】

〔３〕 〔２〕において、「ｙ＋０．８≦ｘ」が成り立ってもよい。この場合、十分な分極電荷を得やすい。

【0014】

〔４〕 〔１〕から〔３〕のいずれかにおいて、前記バリア層の厚さは、２ｎｍ以上２０ｎｍ以下であってもよい。バリア層の厚さが２ｎｍ以上であることで、十分な分極電荷を得やすく、バリア層の厚さが２０ｎｍ以下であることで、バリア層をバッファ層に擬格子整合させやすい。

【0015】

〔５〕 〔１〕から〔４〕のいずれかにおいて、前記バッファ層の厚さは、２００ｎｍ以上であってもよい。バッファ層の厚さが２００ｎｍ以上であることで、良好な結晶性を得やすい。

【0016】

〔６〕 〔１〕から〔５〕のいずれかにおいて、前記電子走行層の厚さは、４００ｎｍ以下であってもよい。電子走行層の厚さが４００ｎｍ以下であることで、電子走行層の全体で分極電荷の影響を受けやすい。

【0017】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0018】

実施形態は、窒化物半導体を主構成材料とする窒化ガリウム系高電子移動度トランジスタ（ＧａＮ－ＨＥＭＴ）を含む半導体装置に関する。図１は、実施形態に係る半導体装置を示す断面図である。

【0019】

実施形態に係る半導体装置１は、図１に示すように、基板１０と、基板１０の上に形成された複数の半導体層の積層構造２０と、ゲート電極３Ｇと、ソース電極３Ｓと、ドレイン電極３Ｄと、裏面電極４を有する。基板１０は、上面１０Ａと、上面１０Ａとは反対の下面１０Ｂとを有する。基板１０は、例えば上面１０Ａの面方位が（０００１）面の炭化シリコン（ＳｉＣ）基板である。積層構造２０は基板１０の上に設けられている。積層構造２０は、上面２０Ａと、上面２０Ａとは反対の下面２０Ｂとを有する。下面２０Ｂは上面１０Ａに直接接触する。積層構造２０は、初期層１１と、バッファ層１２と、バリア層１３と、電子走行層１４と、スペーサ層１５と、電子供給層１６と、キャップ層１７とを有する。

【0020】

初期層１１は基板１０の上に設けられている。初期層１１は、例えば厚さが５ｎｍ以上１００ｎｍ以下の窒化アルミニウム（ＡｌＮ）層である。バッファ層１２は初期層１１の上に設けられている。バッファ層１２は、例えば厚さが２００ｎｍ以上２０μｍ以下のアンドープ窒化ガリウム（ＧａＮ）層である。バリア層１３はバッファ層１２の上に設けられている。バリア層１３は、例えば厚さが２ｎｍ以上２０ｎｍ以下のアンドープＡｌＮ層である。電子走行層１４はバリア層１３の上に設けられている。電子走行層１４は、例えば厚さが２００ｎｍ以上４００ｎｍ以下のアンドープＧａＮ層である。スペーサ層１５は電子走行層１４の上に設けられている。スペーサ層１５は、例えば厚さが２ｎｍ以上１０ｎｍ以下のアンドープ窒化アルミニウムガリウム（ＡｌＧａＮ）層である。電子供給層１６はスペーサ層１５の上に設けられている。電子供給層１６は、例えば厚さが５ｎｍ以上２８ｎｍ以下のｎ型ＡｌＧａＮ層である。スペーサ層１５および電子供給層１６の厚さの和は、例えば１０ｎｍ以上３０ｎｍ以下である。キャップ層１７は電子供給層１６の上に設けられている。キャップ層１７は、例えば厚さが１ｎｍ以上１０ｎｍ以下のｎ型ＧａＮ層である。電子供給層１６およびキャップ層１７は、ｎ型不純物として、例えばシリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）を含有する。初期層１１、バッファ層１２、バリア層１３、電子走行層１４、スペーサ層１５、電子供給層１６およびキャップ層１７の積層方向は、例えば基板１０を構成するＳｉＣの［０００１］方向である。

【0021】

本実施形態では、電子走行層１４がバッファ層１２よりも薄い。また、バリア層１３のバンドギャップがバッファ層１２のバンドギャップおよび電子走行層１４のバンドギャップよりも大きい。

【0022】

積層構造２０の上にソース電極３Ｓおよびドレイン電極３Ｄが形成されている。ソース電極３Ｓおよびドレイン電極３Ｄは、積層構造２０の上面２０Ａに接触する。ソース電極３Ｓおよびドレイン電極３Ｄは、積層構造２０にオーミック接触する。

【0023】

キャップ層１７の上に絶縁膜２１が形成されている。絶縁膜２１は、例えば窒化シリコン（ＳｉＮ）膜である。絶縁膜２１はソース電極３Ｓおよびドレイン電極３Ｄを覆う。絶縁膜２１に、開口部２１Ｓ、２１Ｇおよび２１Ｄが形成されている。開口部２１Ｓからソース電極３Ｓが露出し、開口部２１Ｄからドレイン電極３Ｄが露出する。開口部２１Ｇはソース電極３Ｓとドレイン電極３Ｄと間に形成されている。ゲート電極３Ｇは、ソース電極３Ｓとドレイン電極３Ｄと間で絶縁膜２１の上に形成されており、開口部２１Ｇを通じて積層構造２０の上面２０Ａに接触する。ゲート電極３Ｇは積層構造２０にショットキー接触する。開口部２１Ｇおよびゲート電極３Ｇは、ドレイン電極３Ｄよりもソース電極３Ｓに近くてもよい。

【0024】

基板１０および積層構造２０に貫通孔５が形成されている。貫通孔５は基板１０および積層構造２０を貫通し、ソース電極３Ｓに達する。裏面電極４は基板１０の下面１０Ｂの上に形成されている。裏面電極４は下面１０Ｂに接触するとともに、貫通孔５を通じてソース電極３Ｓに接触する。ソース電極３Ｓと裏面電極４とが電気的に接続されている。ソース電極３Ｓと裏面電極４とが電気的に接続されていれば、貫通孔５がソース電極３Ｓから離れた位置に形成され、裏面電極４がソース電極３Ｓに直接接触していなくてもよい。

【0025】

ここで、バッファ層１２、バリア層１３、電子走行層１４、スペーサ層１５、電子供給層１６およびキャップ層１７のバンド構造について説明する。図２は、実施形態における、バッファ層１２、バリア層１３、電子走行層１４、スペーサ層１５、電子供給層１６およびキャップ層１７のバンド構造を示すバンド図である。図２には、ゲート電極３Ｇに電圧Ｖが印加された時のバンド構造を示している。図２中のＥ_Ｆｍはゲート電極のフェルミ準位であり、Ｅ_Ｆは積層構造２０のフェルミ準位であり、Ｅ_Ｔｒａｐは電子走行層１４中のトラップの準位であり、Ｅ_Ｃは伝導帯の下端であり、Ｅ_Ｖは価電子帯の上端である。後述の図４についても同じである。

【0026】

図２に示すように、電子走行層１４の上面の近傍に、伝導帯の下端Ｅ_Ｃがフェルミ準位Ｅ_Ｆより低い領域が存在し、この領域に２次元電子ガス（ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｇａｓ：２ＤＥＧ）５１が存在する。また、バリア層１３のバンドギャップがバッファ層１２のバンドギャップおよび電子走行層１４のバンドギャップよりも大きい。このため、バリア層１３と電子走行層１４との界面近傍に負の分極電荷（－σ）５２が存在し、バリア層１３とバッファ層１２との界面近傍に正の分極電荷（＋σ）５３が存在する。また、電子走行層１４内では、バリア層１３に近い位置ほど伝導帯の下端Ｅ_Ｃが高い。従って、本実施形態では、２ＤＥＧ５１中の電子が高いエネルギを有したとしても、負の分極電荷５２の影響により、２ＤＥＧ５１中の電子の電子走行層１４の深い位置に向かう移動が妨げられる。このため、電子走行層１４中にトラップの準位Ｅ_Ｔｒａｐが存在しても、電子はトラップの準位Ｅ_Ｔｒａｐに捕獲されにくく、過渡応答特性を向上できる。

【0027】

次に、実施形態との比較のために参考例について説明する。図３は、参考例に係る半導体装置を示す断面図である。

【0028】

参考例に係る半導体装置１Ｘは、図３に示すように、積層構造２０に代えて積層構造２０Ｘを有する。バッファ層１２、バリア層１３および電子走行層１４に代えて電子走行層１４Ｘを有する。電子走行層１４Ｘは、例えば厚さが４００ｎｍのアンドープＧａＮ層である。半導体装置１Ｘの他の構成は半導体装置１の構成と同一である。

【0029】

ここで、電子走行層１４Ｘ、スペーサ層１５、電子供給層１６およびキャップ層１７のバンド構造について説明する。図４は、参考例における、電子走行層１４Ｘ、スペーサ層１５、電子供給層１６およびキャップ層１７のバンド構造を示すバンド図である。

【0030】

図４に示すように、参考例にも、実施形態と同じく２ＤＥＧ５１が存在する。ただし、バリア層１３が設けられていないため、負の分極電荷（－σ）５２および正の分極電荷（＋σ）５３が存在せず、電子走行層１４Ｘ内では、伝導帯の下端Ｅ_Ｃが一定である。従って、２ＤＥＧ５１中の電子が高いエネルギを有すると、電子走行層１４Ｘの深い位置に向かう移動が容易となり、電子走行層１４中にトラップの準位Ｅ_Ｔｒａｐに捕獲されやすい。このため、電子のトラップに伴って過渡応答特性が低下し得る。

【0031】

このように、本実施形態によれば、バリア層１３により参考例に対して過渡応答特性を向上できる。また、バリア層１３により過渡応答特性を向上できるため、バリア層１３、電子走行層１４、スペーサ層１５、電子供給層１６およびキャップ層１７の結晶性が低下するほど、バッファ層１２が薄い必要はない。従って、結晶性の低下を避けながら過渡応答特性を向上できる。

【0032】

更に、バッファ層１２が比較的厚くてもよいため、下記のように、貫通孔５を短時間で形成しやすい。貫通孔５の形成では、基板１０のエッチングが行われた後に、積層構造２０のエッチングが行われる。基板１０は積層構造２０よりも非常に厚いため、基板１０のエッチングは高エッチングレートで行われることが好ましい。ただし、基板１０のエッチングの際に過剰なオーバーエッチングが行われると、ソース電極３Ｓもエッチングされるおそれがある。エッチングレートを下げることで、過剰なオーバーエッチングを避けやすくなるが、この場合、貫通孔５の形成に時間がかかる。これに対し、バッファ層１２が比較的厚い場合には、オーバーエッチングによるソース電極３Ｓのエッチングを避けられる。従って、高エッチングレートで基板１０をエッチングすること可能であり、貫通孔５を短時間で形成しやすい。

【0033】

バリア層１３はＡｌＮ層でなくてもよく、例えば、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ層（０＜ｘ≦１、０≦ｙ≦０．１）であってもよい。この場合も、バリア層１３のバンドギャップがバッファ層１２のバンドギャップおよび電子走行層１４のバンドギャップよりも大きくなりやすい。なお、Ａｌ_ｘＩｎ_ｙＧａ_{１－ｘ－ｙ}Ｎ層の組成は、Ａｌ_ｘＧａ_１－ｘＮ層（０．８≦ｘ≦１）が用いられた場合と同等以上の分極電荷５２および５３が得られる組成であってもよい。例えば、「ｙ＋０．８≦ｘ」が成り立ってもよい。この場合、十分な分極電荷５２および５３を得やすい。

【0034】

バリア層１３の厚さは、２ｎｍ以上２０ｎｍ以下であってもよい。バリア層１３の厚さが２ｎｍ以上であることで、十分な分極電荷を得やすく、バリア層１３の厚さが２０ｎｍ以下であることで、バリア層１３をバッファ層１２に擬格子整合させやすい。バリア層１３の厚さは、３ｎｍ以上１８ｎｍ以下であってもよく、５ｎｍ以上１５ｎｍ以下であってもよい。

【0035】

バリア層１３が、厚さが３ｎｍのＡｌ_０．８Ｇａ_０．２Ｎ層であってもよい。

【0036】

バッファ層１２の厚さは、２００ｎｍ以上であってもよい。バッファ層１２の厚さが２００ｎｍ以上であることで、バリア層１３、電子走行層１４、スペーサ層１５、電子供給層１６およびキャップ層１７に良好な結晶性を得やすい。バッファ層１２の厚さは、３００ｎｍ以上であってもよく、４００ｎｍ以上であってもよい。バッファ層１２の厚さの上限は、２０μｍ以下であってもよく、１０μｍ以下であってもよく、１μｍ以下であってもよい。バッファ層１２が厚すぎる場合、バッファ層１２の形成および貫通孔５の形成にかかる時間が長くなりやすい。

【0037】

電子走行層１４の厚さは、４００ｎｍ以下であってもよい。電子走行層１４の厚さが４００ｎｍ以下であることで、電子走行層１４の全体で分極電荷５２の影響を受けやすい。電子走行層１４の厚さは、３５０ｎｍ以下であってもよく、３００ｎｍ以下であってもよい。電子走行層１４の厚さの下限は、２００ｎｍ以上であってもよく、２５０ｎｍ以上であってもよく、３００ｎｍ以上であってもよい。電子走行層１４が薄すぎる場合、半導体装置１を流れる電流の量が低下しやすい。

【0038】

電子走行層１４の厚さが４００ｎｍで、バッファ層１２の厚さが４００ｎｍ以上２０μｍ以下であってもよい。この場合、バッファ層１２およびバリア層１３が設けられていない構造と比較して、電子走行層１４、スペーサ層１５、電子供給層１６およびキャップ層１７に良好な結晶性を得やすい。

【0039】

バッファ層１２の厚さが４００ｎｍで、電子走行層１４の厚さが２００ｎｍ以上４００ｎｍ以下であってもよい。この場合、バッファ層１２およびバリア層１３が設けられていない構造と比較して、２ＤＥＧ５１中の電子の電子走行層１４の深い位置に向かう移動が妨げられやすくなる。また、分極電荷５２により、電子走行層１４の全体に強い電界がかかりやすくなる。従って、過渡応答特性を向上しやすい。

【0040】

例えば、バッファ層１２の厚さは電子走行層１４の厚さの１倍よりも大きく、１００倍以下であってもよい。

【0041】

以上、実施形態について詳述したが、本開示は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。

【符号の説明】

【0042】

１、１Ｘ：半導体装置
３Ｄ：ドレイン電極
３Ｇ：ゲート電極
３Ｓ：ソース電極
４：裏面電極
５：貫通孔
１０：基板
１０Ａ：上面
１０Ｂ：下面
１１：初期層
１２：バッファ層
１３：バリア層
１４、１４Ｘ：電子走行層
１５：スペーサ層
１６：電子供給層
１７：キャップ層
２０、２０Ｘ：積層構造
２０Ａ：上面
２０Ｂ：下面
２１：絶縁膜
２１Ｄ：開口部
２１Ｇ：開口部
２１Ｓ：開口部
５１：２次元電子ガス（２ＤＥＧ）
５２、５３：分極電荷

【図1】

【図2】

【図3】

【図4】