(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024100652
(43)【公開日】2024-07-26
(54)【発明の名称】半導体構造体およびそれを製造するための方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240719BHJP
H01L 29/786 20060101ALI20240719BHJP
H01L 21/8234 20060101ALI20240719BHJP
【FI】
H10B12/00 801
H01L29/78 613B
H01L27/06 102A
H01L27/088 H
【審査請求】有
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2023093557
(22)【出願日】2023-06-06
(31)【優先権主張番号】63/438,796
(32)【優先日】2023-01-13
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/188,612
(32)【優先日】2023-03-23
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人RYUKA国際特許事務所
(72)【発明者】
【氏名】アー-クン ライ
(72)【発明者】
【氏名】フェン-ミン リー
【テーマコード(参考)】
5F048
5F083
5F110
【Fターム(参考)】
5F048AA01
5F048AB01
5F048AC01
5F048AC10
5F048BB09
5F048BC03
5F048BD07
5F048BF07
5F048CB01
5F048CB02
5F048CB07
5F048CB10
5F083AD02
5F083AD03
5F083AD69
5F083GA10
5F083JA39
5F083JA60
5F083KA03
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5F083PR03
5F110AA04
5F110BB06
5F110BB11
5F110CC09
5F110DD05
5F110EE04
5F110GG02
5F110GG15
5F110NN74
5F110NN78
5F110QQ04
(57)【要約】 (修正有)
【課題】DRAMなどの電子デバイスを低コストで製造できる半導体構造体を提供する。
【解決手段】半導体構造体(DRAM構造体100)は、デバイス画定領域Dを有する。デバイス画定領域は、互いに分離された第1部分P1及び第2部分P2を含む。半導体構造体はスタック104を含む。スタックは、交互に配置された第1導電層106及び第1誘電体層を含む。スタックは、スタックを貫通する開口部Oをデバイス画定領域内に有する。半導体構造体はさらに、第2導電層112、第1導電ピラー114、第3導電層118、第2導電ピラー120及び第3導電ピラー122を含む。第2導電層は、開口部の側壁に沿って配置されている。第1導電ピラーは、第1部分にある開口部に配置されている。第3導電層は、第2部分の縁部に沿って開口部に配置されている。第2導電ピラー及び第3導電ピラーは、第2部分に配置されており且つ互いに分離されている。
【選択図】
図1A
【特許請求の範囲】
【請求項1】
デバイス画定領域を有する半導体構造体であって、前記デバイス画定領域が互いに分離された第1部分および第2部分を含み、前記半導体構造体が、
交互に配置された複数の第1導電層および複数の第1誘電体層を含むスタック、前記スタックが、前記スタックを貫通する開口部を前記デバイス画定領域に有する;
前記開口部の側壁に沿って配置された第2導電層;
前記デバイス画定領域の前記第1部分にある前記開口部に配置された第1導電ピラー;
前記デバイス画定領域の前記第2部分の縁部に沿って前記開口部に配置された第3導電層;および
前記第2部分に配置され且つ互いに分離された第2導電ピラーおよび第3導電ピラー
を備える、半導体構造体。
【請求項2】
前記開口部の前記側壁上に配置された第2誘電体層、ここで前記第2導電層が前記第2誘電体層上に配置されている;および
前記第2部分の最外層として配置された第3誘電体層、ここで前記第3導電層が前記第3誘電体層上に配置されている
をさらに備える、請求項1に記載の半導体構造体。
【請求項3】
前記第1部分および前記第2部分を除く、前記開口部の残りの空間を充填する第1誘電体材料;および
前記第2部分の残りの空間を充填する第2誘電体材料
をさらに備える、請求項1または2に記載の半導体構造体。
【請求項4】
前記デバイス画定領域の中央部に配置されたプレースホルダ、ここで前記第1部分および前記第2部分が前記プレースホルダの2つの対向する側に位置付けられている
をさらに備える、請求項1または2に記載の半導体構造体。
【請求項5】
前記第2導電層が前記スタックの積層方向に不連続に延在している、請求項1または2に記載の半導体構造体。
【請求項6】
前記第2導電層が前記スタックの積層方向に連続的に延在している、請求項1または2に記載の半導体構造体。
【請求項7】
基板;および
前記基板上に配置されたDRAM構造体、ここで前記複数の第1導電層、前記第2導電層、および前記第1導電ピラーが前記DRAM構造体の第1トランジスタを形成し、前記第2導電層、前記第3導電層、前記第2導電ピラー、および前記第3導電ピラーが前記DRAM構造体の第2トランジスタを形成する
を備える、請求項1または2に記載の半導体構造体。
【請求項8】
前記DRAM構造体が複数のDRAMセルを含み、各DRAMセルが第1トランジスタおよび第2トランジスタで構成されており、対応する第1導電層、前記対応する第1導電層に対応する前記第2導電層の一部、および前記第1導電ピラーが前記第1トランジスタを形成し、前記対応する第1導電層に対応する前記第2導電層の前記一部、前記第3導電層、前記第2導電ピラー、および前記第3導電ピラーが前記第2トランジスタを形成する、請求項7に記載の半導体構造体。
【請求項9】
前記対応する第1導電層が前記第1トランジスタの第1端子を形成し、前記第1導電ピラーが前記第1トランジスタの第2端子を形成し、前記対応する第1導電層に対応する前記第2導電層の前記一部が前記第1トランジスタのチャネルおよび第3端子を形成し、前記対応する第1導電層に対応する前記第2導電層の前記一部が前記第2トランジスタの第1端子を形成し、前記第2導電ピラーが前記第2トランジスタの第2端子を形成し、前記第3導電ピラーが前記第2トランジスタの第3端子を形成し、前記第3導電層が前記第2トランジスタのチャネルを形成する、請求項8に記載の半導体構造体。
【請求項10】
前記第1トランジスタの前記第1端子が前記第1トランジスタのゲート端子であり、前記第1トランジスタの前記第2端子が前記第1トランジスタのドレイン端子であり、前記第1トランジスタの前記第3端子が前記第1トランジスタのソース端子であり、前記第2トランジスタの前記第1端子が前記第2トランジスタのゲート端子であり、前記第2トランジスタの前記第2端子が前記第2トランジスタのドレイン端子であり、前記第2トランジスタの前記第3端子が前記第2トランジスタのソース端子である、請求項9に記載の半導体構造体。
【請求項11】
前記対応する第1導電層がさらに書き込みワード線として機能し、前記第1導電ピラーがさらに書き込みビット線として機能し、前記第2導電ピラーがさらに読み出しワード線として機能し、前記第3導電ピラーがさらに読み出しビット線として機能する、請求項9に記載の半導体構造体。
【請求項12】
前記第1トランジスタが書き込みトランジスタであり、前記第2トランジスタが読み出しトランジスタである、請求項8に記載の半導体構造体。
【請求項13】
前記基板上に配置された複数の前記DRAM構造体、ここで前記複数のDRAM構造体が共通スタックを共有する
を備える、請求項8に記載の半導体構造体。
【請求項14】
半導体構造体を製造するための方法であって、前記半導体構造体がデバイス画定領域を有し、前記デバイス画定領域が、互いに分離された第1部分および第2部分を含み、前記方法が、
交互に配置された複数の第1導電層および複数の第1誘電体層を含むスタックを形成する段階、前記スタックが、前記スタックを貫通する開口部を前記デバイス画定領域に有する;
前記開口部の側壁に沿って第2導電層を形成する段階;
前記デバイス画定領域の前記第1部分にある前記開口部に第1導電ピラーを形成する段階;
前記デバイス画定領域の前記第2部分の縁部に沿って前記開口部に第3導電層を形成する段階;および
前記第2部分に第2導電ピラーおよび第3導電ピラーを形成する段階、ここで前記第2導電ピラーおよび前記第3導電ピラーが互いに分離されている
を備える、方法。
【請求項15】
基板上に初期スタックを形成する段階、前記初期スタックが、交互に配置された犠牲材料の複数の層および誘電体材料の複数の層を含む;
前記初期スタックを貫通する前記開口部を形成する段階;
前記開口部の前記側壁上に第2誘電体層を形成する段階;
前記第2誘電体層上に前記第2導電層を形成する段階;
前記開口部の中に第1誘電体材料を充填する段階;
前記デバイス画定領域の前記第2部分に前記第1誘電体材料を貫通するホールを形成する段階;
前記ホールの側壁上に第3誘電体層を形成する段階;
前記第3誘電体層上に前記第3導電層を形成する段階;
前記ホールの中に第2誘電体材料を充填する段階;
前記第2誘電体材料を貫通する前記第2導電ピラーおよび前記第3導電ピラーを形成する段階;および
前記初期スタックの前記犠牲材料を導電材料と置き換えて、前記スタックを形成する段階
を備える、請求項14に記載の方法。
【請求項16】
前記第2誘電体層を形成する前に、前記開口部から前記犠牲材料の前記複数の層を後退させる段階
をさらに備える、請求項15に記載の方法。
【請求項17】
前記開口部の中に前記第1誘電体材料を充填する前に、前記デバイス画定領域の中央部にプレースホルダを形成する段階
をさらに備える、請求項15に記載の方法。
【請求項18】
前記複数の第1導電層、前記第2導電層、および前記第1導電ピラーがDRAM構造体の第1トランジスタを形成し、前記第2導電層、前記第3導電層、前記第2導電ピラー、および前記第3導電ピラーが前記DRAM構造体の第2トランジスタを形成する、請求項14から17のいずれか一項に記載の方法。
【請求項19】
前記DRAM構造体が複数のDRAMセルを含み、各DRAMセルが第1トランジスタおよび第2トランジスタで構成されており、対応する第1導電層、前記対応する第1導電層に対応する前記第2導電層の一部、および前記第1導電ピラーが前記第1トランジスタを形成し、前記対応する第1導電層に対応する前記第2導電層の前記一部、前記第3導電層、前記第2導電ピラー、および前記第3導電ピラーが前記第2トランジスタを形成する、請求項18に記載の方法。
【請求項20】
前記対応する第1導電層が前記第1トランジスタの第1端子を形成し、前記第1導電ピラーが前記第1トランジスタの第2端子を形成し、前記対応する第1導電層に対応する前記第2導電層の前記一部が前記第1トランジスタのチャネルおよび第3端子を形成し、前記対応する第1導電層に対応する前記第2導電層の前記一部が前記第2トランジスタの第1端子を形成し、前記第2導電ピラーが前記第2トランジスタの第2端子を形成し、前記第3導電ピラーが前記第2トランジスタの第3端子を形成し、前記第3導電層が前記第2トランジスタのチャネルを形成する;および
前記対応する第1導電層がさらに書き込みワード線として機能し、前記第1導電ピラーがさらに書き込みビット線として機能し、前記第2導電ピラーがさらに読み出しワード線として機能し、前記第3導電ピラーがさらに読み出しビット線として機能する、請求項19に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体構造体およびそれを製造するための方法に関する。より具体的には、本開示は、3D DRAM構造体を備える半導体構造体、およびそれを製造するための方法に関する。
【背景技術】
【0002】
半導体産業の発展に伴い、高密度化および省体積化などのために、様々な電子デバイス向けの3次元(3D)構造体が提案されている。いくつかの種類の電子デバイス、例えばダイナミックランダムアクセスメモリ(DRAM)では、3D構造体を実現する手段とは、2次元(2D)構造体を1層ずつ積層することである。そのような3D構造体は、より多くの省スペース型電子デバイスを可能にするが、コスト削減にとって有益ではない。
【発明の概要】
【0003】
本開示は、DRAMなどの電子デバイスを低コストで製造できるように、3D構造体の改良に重点を置いている。
【0004】
本開示の1つの態様では、半導体構造体が提供される。半導体構造体は、デバイス画定領域を有する。デバイス画定領域は、互いに分離された第1部分および第2部分を含む。半導体構造体はスタックを備える。スタックは、交互に配置された複数の第1導電層および複数の第1誘電体層を含む。スタックは、スタックを貫通する開口部をデバイス画定領域内に有する。半導体構造体はさらに、第2導電層、第1導電ピラー、第3導電層、第2導電ピラー、および第3導電ピラーを備える。第2導電層は、開口部の側壁に沿って配置されている。第1導電ピラーは、デバイス画定領域の第1部分にある開口部に配置されている。第3導電層は、デバイス画定領域の第2部分の縁部に沿って開口部に配置されている。第2導電ピラーおよび第3導電ピラーは、第2部分に配置されおり且つ互いに分離されている。
【0005】
本開示の別の態様では、半導体構造体を製造するための方法が提供される。半導体構造体は、デバイス画定領域を有する。デバイス画定領域は、互いに分離された第1部分および第2部分を含む。本方法は、以下の段階を備える。まず、スタックが形成され、スタックには、交互に配置された複数の第1導電層および複数の第1誘電体層が含まれ、スタックはスタックを貫通する開口部をデバイス画定領域内に有する。次いで、第2導電層が開口部の側壁に沿って形成される。第1導電ピラーが、デバイス画定領域の第1部分にある開口部に形成される。第3導電層が、デバイス画定領域の第2部分の縁部に沿って開口部に形成される。第2導電ピラーおよび第3導電ピラーが第2部分に形成され、第2導電ピラーおよび第3導電ピラーは互いに分離されている。
【図面の簡単な説明】
【0006】
【
図1A】例示的な半導体構造体、およびそのDRAM構造体を示している。
【
図1B】例示的な半導体構造体、およびそのDRAM構造体を示している。
【
図1C】例示的な半導体構造体、およびそのDRAM構造体を示している。
【0007】
【
図2】別の例示的な半導体構造体、およびそのDRAM構造体を示している。
【0008】
【
図3】さらに別の例示的な半導体構造体、およびそのDRAM構造体を示している。
【0009】
【
図4】さらなる例示的な半導体構造体、およびそのDRAM構造体を示している。
【0010】
【
図5A】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5B】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5C】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5D】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5E】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5F】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5G】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5H】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5I】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5J】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5K】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5L】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【
図5M】半導体構造体を製造するための例示的な方法の様々な段階を示している。
【0011】
以下の詳細な説明では、説明を目的として、開示される実施形態の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、これらの具体的な詳細を用いずに、1つまたは複数の実施形態が実施され得ることは明らかであろう。他の例では、よく知られている構造体およびデバイスが、図面を簡略化するために概略的に示されている。
【発明を実施するための形態】
【0012】
以下では、添付図面を参照して、様々な実施形態をより詳しく説明する。この説明および図面は単に例示を目的とするものであり、限定をもたらすことを意図するものではない。明確にするために、各要素は縮尺どおりに描かれていない場合がある。さらに、いくつかの要素および/または参照番号は、いくつかの図面から省略される場合がある。ある実施形態の要素および特徴は、さらに列挙することなく別の実施形態に有益に組み込まれ得ることが企図されている。
【0013】
本開示の1つの態様では、半導体構造体を対象にしている。半導体構造体は、デバイス画定領域を有する。画定領域は、互いに分離された第1部分および第2部分を含む。半導体構造体はスタックを備える。スタックは、交互に配置された複数の第1導電層および複数の第1誘電体層を含む。スタックは、スタックを貫通する開口部をデバイス画定領域内に有する。半導体構造体はさらに、第2導電層、第1導電ピラー、第3導電層、第2導電ピラー、および第3導電ピラーを備える。第2導電層は、開口部の側壁に沿って配置されている。第1導電ピラーは、デバイス画定領域の第1部分にある開口部に配置されている。第3導電層は、デバイス画定領域の第2部分の縁部に沿って開口部に配置されている。第2導電ピラーおよび第3導電ピラーは、第2部分に配置されており且つ互いに分離されている。
【0014】
図1A~
図1Cは、例示的な半導体構造体10、およびそのDRAM構造体100を示している。
図1Aは半導体構造体10の上面図であり、ここでは明確にするために、一番上の第1誘電体層108が除去されている。
図1Bは半導体構造体10の斜視図であり、ここでは一部の要素のある部分が拡大されており、一部の他の要素のある部分が明確にするために省略されている。
図1Cは、DRAM構造体100のDRAMセルの例示的な回路図である。
【0015】
半導体構造体10はデバイス画定領域Dを有する。本明細書では、デバイス画定領域Dは、3D構造体を有する電子デバイス(DRAMなど)が形成されている半導体構造体10の領域として実現されてよく、したがって、DRAM構造体100を形成する要素の区域および要素の部分を包含するように画定されてよい。デバイス画定領域Dは、互いに分離された第1部分P1および第2部分P2を含む。
【0016】
半導体構造体10は、基板102を備えてよい。任意の好適な基板を用いることができ、その上に、限定しないが回路層、層間誘電体層などを含む任意の好適な層を特に制限なく配置できる。
【0017】
半導体構造体10はスタック104を備え、これは基板102上に配置されてよい。スタック104は、交互に配置された複数の第1導電層106および複数の第1誘電体層108を含む。スタック104の積層方向が、基板102に対して実質的に垂直(例えば、図面のZ方向)である。換言すれば、第1導電層106および第1誘電体層108は、基板102に対して実質的に垂直の積層方向に積層されている。スタック104は、スタック104を貫通する開口部Oをデバイス画定領域Dに有する。
【0018】
半導体構造体10はさらに、開口部Oの側壁上に配置された第2誘電体層110を備えてよい。半導体構造体10は第2導電層112を備える。第2導電層112は、第2誘電体層110上に配置されている。その結果、第2導電層112は開口部Oの側壁に沿って配置され得る。半導体構造体10では、
図1Bに示すように、第2導電層112はスタック104の積層方向に不連続に延在している。より具体的には、第2導電層112は第1導電層106にそれぞれ対応する複数の不連続部を含み得る。
【0019】
半導体構造体10は第1導電ピラー114を備える。第1導電ピラー114は、デバイス画定領域Dの第1部分P1にある開口部Oに配置されている。いくつかの実施形態では、第1部分P1の範囲は実質的に第1導電ピラー114に従って決定され、第1導電ピラー114は第1部分P1の縁部を形成する。第1導電ピラー114は、スタック104の全体にわたって積層方向に連続的に延在してよい。
【0020】
半導体構造体10はさらに、第2部分P2の最外層として配置された第3誘電体層116を備えてよい。そのような状態では、第2部分P2の範囲は実質的に第3誘電体層116に従って決定され、第3誘電体層116は第2部分P2の縁部を形成する。半導体構造体10は、第3導電層118を備える。第3導電層118は、第3誘電体層116上に配置されている。その結果、第3導電層118は、デバイス画定領域Dの第2部分P2の縁部に沿って開口部Oに配置されてよい。第3誘電体層116および第3導電層118は、スタック104の全体にわたって積層方向に連続的に延在してよい。
【0021】
半導体構造体10は、第2導電ピラー120および第3導電ピラー122を備える。第2導電ピラー120および第3導電ピラー122は、第2部分P2に配置されており且つ互いに分離している。第1導電ピラー114と同様に、第2導電ピラー120および第3導電ピラー122は、スタック104の全体にわたって積層方向に連続的に延在してよい。
【0022】
半導体構造体10はさらに、第1部分P1および第2部分P2を除く開口部Oの残りの空間を充填する第1誘電体材料124を備えてよい。半導体構造体10はさらに、第2部分P2の残りの空間を充填する第2誘電体材料126を備えてよい。
【0023】
いくつかの実施形態によれば、半導体構造体10はさらに、デバイス画定領域Dの中央部に配置されたプレースホルダ128を備えてよい。第1部分P1および第2部分P2は、プレースホルダ128の2つの対向する側に位置付けられている。
【0024】
DRAM構造体100は基板102上に配置されており、上述した要素によって構成されてよい。例えば、第1導電層106、第2導電層112、および第1導電ピラー114はDRAM構造体100の第1トランジスタT1を形成し、第2導電層112、第3導電層118、第2導電ピラー120、および第3導電ピラー122はDRAM構造体100の第2トランジスタT2を形成する。具体的には、DRAM構造体100は複数のDRAMセルを備える。DRAMセルは、2T0Cセルとすることができる。換言すれば、各DRAMセルは、コンデンサを用いずに第1トランジスタT1および第2トランジスタT2で構成されてよい。対応する第1導電層106、対応する第1導電層106に対応する第2導電層112の一部、および第1導電ピラー114が、第1トランジスタT1を形成する。対応する第1導電層106に対応する第2導電層112の一部、第3導電層118、第2導電ピラー120、および第3導電ピラー122が、第2トランジスタT2を形成する。より具体的には、対応する第1導電層106は第1トランジスタT1の第1端子t11を形成でき、第1導電ピラー114は第1トランジスタT1の第2端子t12を形成でき、対応する第1導電層106に対応する第2導電層112の一部が第1トランジスタT1のチャネルおよび第3端子t13を形成できる。対応する第1導電層106に対応する第2導電層112の一部は第2トランジスタT2の第1端子t21を形成でき、第2導電ピラー120は第2トランジスタT2の第2端子t22を形成でき、第3導電ピラー122は第2トランジスタT2の第3端子t23を形成でき、第3導電層118は第2トランジスタT2のチャネルを形成できる。
【0025】
図1Cに示すように、第1トランジスタT1は書き込みトランジスタとすることができ、第2トランジスタT2は読み出しトランジスタとすることができる。第1トランジスタT1の第1端子t11は第1トランジスタT1のゲート端子とすることができ、いくつかの実施形態では、さらに書き込みワード線WWLに接続されてよい。第1トランジスタT1の第2端子t12は第1トランジスタT1のドレイン端子とすることができ、いくつかの実施形態では、さらに書き込みビット線WBLに接続されてよい。第1トランジスタT1の第3端子t13は第1トランジスタT1のソース端子とすることができ、第2トランジスタT2の第1端子t21に接続されてよい。第2トランジスタT2の第1端子t21は第2トランジスタT2のゲート端子とすることができる。第1トランジスタT1の第3端子t13および第2トランジスタT2の第1端子t21の間には、記憶ノードSNが形成されてよい。第2トランジスタT2の第2端子t22は第2トランジスタT2のドレイン端子とすることができ、いくつかの実施形態では、さらに読み出しワード線RWLに接続されてよい。第2トランジスタT2の第3端子t23は第2トランジスタT2のソース端子とすることができ、いくつかの実施形態では、さらに読み出しビット線RBLに接続されてよい。
【0026】
n番目のDRAMセルの動作に関する具体的な例をここで提供し、さらなる理解のために表1に掲載するが、本開示はこれに限定されない。論理状態「1」をプログラミングするために、-1V~5Vの電圧V
WWLnを対応するn番目の書き込みワード線WWLから印加することができ、書き込みトランジスタの外側チャネルがオンになる。書き込みビット線WBLから印加する電圧V
WBLは-2V~0Vとすることができるので、記憶ノードSNは-2V~0Vに放電される。読み出しビット線RBLおよび読み出しワード線RWLは10
-11A(1E-11A)より小さい読み出し電流I
readを読み出すことができる。読み出し電流I
readは読み出しビット線RBLからDRAMセルに入ることができ、読み出しワード線RWLは接地されてよい。論理状態「1」を保持するために、電圧V
WWLnは-5V~-1Vに維持され、書き込みトランジスタはオフになる。記憶ノードSNは依然として-2V~0Vに維持されている。読み出しビット線RBLおよび読み出しワード線RWLは依然として10
-11A(1E-11A)より小さい読み出し電流I
readを読み出す。論理状態「0」をプログラミングするために、-1V~5Vの電圧V
WWLnを印加して、書き込みトランジスタをオンにすることができる。次いで、記憶ノードSNを1V~3Vに充電するために、電圧V
WBLを1V~3Vに設定してよい。そのような状態において、読み出しビット線RBLおよび読み出しワード線RWLは10
-9A(1E-9A)より大きい読み出し電流I
readを読み出すことができる。論理状態「0」を保持するために、電圧V
WWLnは-5V~-1Vに維持されており、書き込みトランジスタはオフになる。記憶ノードSNは依然として1V~3Vに維持されている。読み出しビット線RBLおよび読み出しワード線RWLは依然として10
-9A(1E-9A)より大きい読み出し電流I
readを読み出す。
【表1】
【0027】
第1トランジスタT1および第2トランジスタT2はIGZOトランジスタとすることができる。IGZOトランジスタのカットオフ電流は低いので、メモリセルのデータ保持能力を高めるのに有益である。さらに、他の種類のトランジスタと比較すると、IGZOトランジスタの対応するBEOL電子コンポーネントの方が、必要とするスペースが小さい。本開示の積層DRAM構造体を用いると、高密度の3D DRAMデバイスを提供できる。
【0028】
いくつかの実施形態によれば、対応する第1導電層106はさらに、書き込みワード線WWLとして機能することができる。いくつかの実施形態によれば、第1導電ピラー114はさらに、書き込みビット線WBLとして機能することができる。いくつかの実施形態によれば、第2導電ピラー120はさらに、読み出しワード線RWLとして機能することができる。いくつかの実施形態によれば、第3導電ピラー122はさらに、読み出しビット線RBLとして機能することができる。
【0029】
上述したように、第1導電層106、第2導電層112、第1導電ピラー114、第3導電層118、第2導電ピラー120、および第3導電ピラー122は、DRAM構造体100の第1トランジスタT1および第2トランジスタT2を形成する。その結果、デバイス画定領域Dは、第2導電層112に近い第1導電層106の少なくとも一部の区域、第2導電層112、第1導電ピラー114、第3導電層118、第2導電ピラー120、および第3導電ピラー122を包含するように画定され得る。上述した要素に加えて、DRAMセルは他の要素、例えば、第2誘電体層110、第3誘電体層116、第1誘電体材料124、第2誘電体材料126、プレースホルダ128、および/または任意の他の好適な要素を含むように実現され得ることを理解されたい。例えば、第2誘電体層110および第3誘電体層116はそれぞれ、第1トランジスタT1および第2トランジスタT2のゲート誘電体層として機能することができる。
【0030】
図2は、別の例示的な半導体構造体10A、およびそのDRAM構造体100Aを示している。
図2は半導体構造体10Aの斜視図であり、ここでは一部の要素のある部分が拡大されており、一部の他の要素のある部分が明確にするために省略されている。DRAM構造体100Aは、第2誘電体層110Aおよび第2導電層112Aがスタック104の積層方向に連続的に延在している点で、DRAM構造体100と異なる。これらはさらに、第1誘電体層108の全てにわたり得る。半導体構造体10Aの他の詳細は、半導体構造体10のそれと同様であるため、ここでは繰り返さない。
【0031】
図3は、さらに別の例示的な半導体構造体10B、およびそのDRAM構造体100Bを示している。
図3は半導体構造体10Bの上面図であり、ここでは明確にするために、一番上の第1誘電体層108が除去されている。DRAM構造体100Bは、DRAM構造体100Bがプレースホルダ128を含まないという点で、DRAM構造体100と異なる。半導体構造体10Bの他の詳細は、半導体構造体10のそれと同様であるため、ここでは繰り返さない。
【0032】
図4は、さらなる例示的な半導体構造体10C、およびそのDRAM構造体100を示している。
図4は半導体構造体10Cの上面図であり、ここでは明確にするために、一番上の第1誘電体層108が除去されている。半導体構造体10Cは、半導体構造体10Cが基板102上に配置された複数のDRAM構造体100を含む点で、半導体構造体10と異なる。DRAM構造体100は、共通スタック104を共有している。DRAM構造体100は千鳥状に配置されてよいが、本開示はこれに限定されない。半導体構造体10Cの他の詳細は、半導体構造体10のそれと同様であるため、ここでは繰り返さない。
【0033】
本開示の別の態様では、半導体構造体を製造するための方法を対象にしている。半導体構造体は、デバイス画定領域を有する。デバイス画定領域は、互いに分離された第1部分および第2部分を含む。本方法は、以下の段階を備える。まず、スタックが形成され、スタックには、交互に配置された複数の第1導電層および複数の第1誘電体層が含まれ、スタックはスタックを貫通する開口部をデバイス画定領域内に有する。次いで、第2導電層が開口部の側壁に沿って形成される。第1導電ピラーが、デバイス画定領域の第1部分にある開口部に形成される。第3導電層が、デバイス画定領域の第2部分の縁部に沿って開口部に形成される。第2導電ピラーおよび第3導電ピラーが第2部分に形成され、第2導電ピラーおよび第3導電ピラーは互いに分離されている。
【0034】
図5A~
図5Mを参照すると、本開示の例示的な方法が示されており、これは半導体構造体10を製造するのに用いられる。明確にするために、
図5A~
図5Eは構造体を断面図で示しており、
図5F~
図5Mは構造体を上面図で示しており、ここではハードマスク層210が除去されている。
図5Fおよび
図5Eは本方法の同じ段階を示している。この例示的な方法では、犠牲材料置換プロセスを用いて、第1導電層106および第1誘電体層108のスタック104を形成するが、本開示はこれに限定されないことを理解されたい。
【0035】
まず、
図5Aに示すように、基板102が提供される。特に制限なく、任意の好適な基板を用いることができる。任意選択で、基板102上に層間誘電体層202または任意の他の好適な層を形成できる。層間誘電体層202は酸化物で形成されてよい。基板102上および(存在すれば)層間誘電体層202上に初期スタック204を形成する。初期スタック204は、犠牲材料による複数の層206、および誘電体材料による複数の層208を含み、これらが交互に配置されている。犠牲材料は、窒化シリコンとすることができる。誘電体材料は、酸化物とすることができる。いくつかの実施形態によれば、初期スタック204上にハードマスク層210を形成してよい。ハードマスク層210は、酸化物で形成されてよい。
【0036】
図5Bに示すように、初期スタック204を貫通して開口部Oを形成する。任意選択で、第2誘電体層110を形成する前に、
図5Cに示すように、犠牲材料の層206を開口部Oから後退させることができる。その結果、犠牲材料の層206の複数の後退部Pが形成される。後退プロセスは、H
3PO
4をエッチング液として用いるウェットエッチングによって、または反応性イオンエッチングによって行われてよい。
【0037】
図5Dに示すように、第2誘電体層110を開口部Oの側壁上に形成してよく、特に後退部Pに形成してよい。第2誘電体層110は酸化物で形成されてよい。第2誘電体層110上に第2導電層112を形成してよい。その結果、第2導電層112は開口部Oの側壁に沿って形成され得る。第2導電層112は導電材料で形成されてよい。半導体構造体10Aの製造についてのいくつかの他の実施形態では、後退部Pを形成することなく、第2誘電体層110Aおよび第2導電層112Aを初期スタック204の全体にわたって積層方向に連続的に形成できることが分かる。
【0038】
図5Eおよび
図5Fに示すように、開口部Oの中に第1誘電体材料124を充填する。第1誘電体材料124は酸化物とすることができる。任意選択で、開口部Oの中に第1誘電体材料124を充填する前に、(
図1Aに示す)デバイス画定領域Dの中央部にプレースホルダ128を形成してよい。いくつかの実施形態では、プレースホルダ128の形成は、次に続く工程で形成されるコンポーネントを位置付けるのに有益であり、特にそれらがデバイス画定領域Dの第1部分P1および第2部分P2に形成されることになる。プレースホルダ128は窒化シリコンで形成されてよい。
【0039】
図5Gに示すように、デバイス画定領域Dの第1部分P1の開口部Oに第1導電ピラー114を形成する。より具体的には、第1誘電体材料124を貫通して第1部分P1に第1導電ピラー114を形成する。いくつかの実施形態では、第1部分P1の範囲は、実質的に第1導電ピラー114に従って決定され、第1導電ピラー114は第1部分P1の縁部を形成する。第1導電ピラー114は、初期スタック204の全体にわたって積層方向に連続的に延在してよい。第1導電ピラー114は、N+ポリシリコンで形成されてよい。
【0040】
図5Hに示すように、デバイス画定領域Dの第2部分P2の第1誘電体材料124を貫通してホールHを形成する。いくつかの実施形態では、第2部分P2の範囲は、次に続く工程で形成することになる第3誘電体層116に従って実質的に決定され、ホールHは、第2部分P2の第1誘電体材料124を全て除去して形成される。ホールHは、第2導電層112の導電材料に対して選択性が高い反応性イオンエッチングで形成されてよい。
【0041】
図5Iに示すように、ホールHの側壁上に第3誘電体層116を形成してよい。第3誘電体層116はデバイス画定領域Dの第2部分P2の縁部を形成できる。第3誘電体層116は酸化物で形成されてよい。
図5Jに示すように、第3誘電体層116上に第3導電層118を形成してよい。その結果、デバイス画定領域Dの第2部分P2の縁部に沿って開口部Oに第3導電層118を形成できる。第3導電層118は導電材料で形成されてよい。
【0042】
次いで、
図5Kに示すように、ホールHの中に第2誘電体材料126を充填する。第2誘電体材料126は酸化物とすることができる。第2誘電体材料126および第1誘電体材料124は同じとすることができる。
【0043】
図5Lに示すように、第2部分P2に第2導電ピラー120および第3導電ピラー122を形成する。第2導電ピラー120および第3導電ピラー122は互いに分離されている。第2導電ピラー120および第3導電ピラー122は、第2誘電体材料126を貫通して形成され得る。より具体的には、第2導電ピラー120および第3導電ピラー122は初期スタック204の全体にわたって積層方向に連続的に延在してよい。第2導電ピラー120および第3導電ピラー122は、N+ポリシリコンで形成されてよい。
【0044】
図5Mに示すように、初期スタック204の犠牲材料はスタック104を形成するために導電材料に置き換えられてよい。こうして、交互に配置された複数の第1導電層106および複数の第1誘電体層108を含む上記スタック104が形成される。
【0045】
その結果、こうして半導体構造体10が形成される。いくつかの実施形態によれば、第1導電層106、第2導電層112、および第1導電ピラー114はDRAM構造体100の第1トランジスタT1を形成し、第2導電層112、第3導電層118、第2導電ピラー120、および第3導電ピラー122はDRAM構造体100の第2トランジスタを形成する。より具体的には、DRAM構造体100は複数のDRAMセルを含むことができ、各DRAMセルは第1トランジスタT1および第2トランジスタT2で構成されている。対応する第1導電層106、対応する第1導電層106に対応する第2導電層112の一部、および第1導電ピラー114が、第1トランジスタT1を形成する。対応する第1導電層106に対応する第2導電層112の一部、第3導電層118、第2導電ピラー120、および第3導電ピラー122が、第2トランジスタT2を形成する。いくつかの実施形態では、対応する第1導電層106は第1トランジスタT1の第1端子t11を形成し、第1導電ピラー114は第1トランジスタT1の第2端子t12を形成し、対応する第1導電層106に対応する第2導電層112の一部が第1トランジスタT1のチャネルおよび第3端子t13を形成する。また、対応する第1導電層106に対応する第2導電層112の一部は第2トランジスタT2の第1端子t21を形成し、第2導電ピラー120は第2トランジスタT2の第2端子t22を形成し、第3導電ピラー122は第2トランジスタT2の第3端子t23を形成し、第3導電層118は第2トランジスタT2のチャネルを形成する。いくつかの実施形態では、対応する第1導電層106はさらに書き込みワード線WWLとして機能し、第1導電ピラー114はさらに書き込みビット線WBLとして機能し、第2導電ピラー120はさらに読み出しワード線RWLとして機能し、第3導電ピラー122はさらに読み出しビット線RBLとして機能する。半導体構造体10の他の詳細は上述されているため、ここでは繰り返さない。
【0046】
以上のように、本開示による半導体構造体は、3D DRAM構造体のDRAMセルを1層ずつ製造するのではなく、同じプロセスで全て形成する製造プロセスで形成され得る。そのような製造プロセスはビットコストスケーラブル(bit cost scalable)プロセスとしても知られており、そのコストは従来の3D半導体プロセスと比較して低下する。
【0047】
当業者には、開示された実施形態に対して様々な変更および変形が加えられ得ることは明らかであろう。本明細書および実施例は、例示的としかみなされず、本開示の真の範囲は、以下の特許請求の範囲およびそれらの均等物によって示されることが意図されている。