(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024100724
(43)【公開日】2024-07-26
(54)【発明の名称】集積回路素子及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240719BHJP
H01L 27/088 20060101ALI20240719BHJP
H01L 21/8234 20060101ALI20240719BHJP
H01L 29/786 20060101ALI20240719BHJP
H01L 21/205 20060101ALN20240719BHJP
【ＦＩ】
H01L29/78 301S
H01L29/78 301Z
H01L27/088 331E
H01L29/78 301Q
H01L27/088 B
H01L27/088 D
H01L29/78 616S
H01L29/78 616T
H01L21/205
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024002474
(22)【出願日】2024-01-11
(31)【優先権主張番号】10-2023-0005636
(32)【優先日】2023-01-13
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】邊 曉訓
(72)【発明者】
【氏名】金 錫勳
(72)【発明者】
【氏名】金 彦起
(72)【発明者】
【氏名】朴 判貴
(72)【発明者】
【氏名】林 聖根
(72)【発明者】
【氏名】▲ちょう▼ 裕英
【テーマコード（参考）】
5F045
5F048
5F110
5F140
【Ｆターム（参考）】
5F045AA06
5F045AA15
5F045AB02
5F045AB05
5F045AB06
5F045AB10
5F045AB12
5F045AB17
5F045DB00
5F048AA01
5F048BA16
5F048BB05
5F048BB09
5F048BB11
5F048BB19
5F048BC03
5F048BC12
5F048BC18
5F048BD06
5F048BF02
5F048BF03
5F048BF06
5F048BF07
5F048BF16
5F048BG13
5F110AA04
5F110AA30
5F110BB11
5F110CC01
5F110DD01
5F110DD12
5F110EE01
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE14
5F110EE22
5F110EE32
5F110FF01
5F110FF09
5F110FF12
5F110FF27
5F110GG02
5F110GG03
5F110GG19
5F110GG22
5F110HK08
5F110HK09
5F110HK10
5F110HK21
5F110HK32
5F110HL02
5F110HL03
5F110HL04
5F110HL06
5F110HL08
5F110HL11
5F110HL14
5F110HL22
5F110HM12
5F110HM17
5F110HM19
5F110NN03
5F110NN22
5F110NN23
5F110NN24
5F110NN33
5F140AB05
5F140BA02
5F140BA05
5F140BA06
5F140BA07
5F140BA09
5F140BB05
5F140BC12
5F140BC15
5F140BD05
5F140BD11
5F140BD13
5F140BE09
5F140BF05
5F140BF07
5F140BF10
5F140BF43
5F140BF58
5F140BF59
5F140BF60
5F140BG08
5F140BG09
5F140BG12
5F140BG14
5F140BG27
5F140BH05
5F140BH06
5F140BH07
5F140BH08
5F140BH27
5F140BH30
5F140BH47
5F140BJ04
5F140BJ05
5F140BJ06
5F140BJ07
5F140BJ08
5F140BJ10
5F140BJ15
5F140BJ16
5F140BJ17
5F140BJ20
5F140BJ23
5F140BJ25
5F140BJ26
5F140BK09
5F140BK17
5F140BK18
5F140BK23
5F140BK25
5F140BK26
5F140BK28
5F140CA03
5F140CB04
5F140CC02
5F140CC03
5F140CC08
5F140CC09
(57)【要約】
【課題】集積回路素子及びその製造方法を提供する。
【解決手段】一部実施例による集積回路素子は、第１水平方向に延びる背面配線構造物；背面配線構造物上に配置され、第１水平方向に延びる複数のフィン構造物を含む絶縁基板；複数のフィン構造物の間に配置される素子分離膜；複数のフィン構造物の上面を覆う下部絶縁膜；絶縁基板上で第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物；下部絶縁膜上に配置され、複数のゲート構造物によって包囲される複数のナノシートスタック；絶縁基板上に配置され、複数のナノシートスタックの間に配置されるボディー部、及び下部絶縁膜を貫通し、フィン構造物の一部を貫通する垂直延長部を含む第１ソース／ドレイン領域；第１ソース／ドレイン領域の垂直延長部を取り囲む半導体エピタキシャル構造物；及び半導体エピタキシャル構造物と背面配線構造物を連結する下部コンタクト；を含む。
【選択図】図２Ａ
【解決手段】一部実施例による集積回路素子は、第１水平方向に延びる背面配線構造物；背面配線構造物上に配置され、第１水平方向に延びる複数のフィン構造物を含む絶縁基板；複数のフィン構造物の間に配置される素子分離膜；複数のフィン構造物の上面を覆う下部絶縁膜；絶縁基板上で第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物；下部絶縁膜上に配置され、複数のゲート構造物によって包囲される複数のナノシートスタック；絶縁基板上に配置され、複数のナノシートスタックの間に配置されるボディー部、及び下部絶縁膜を貫通し、フィン構造物の一部を貫通する垂直延長部を含む第１ソース／ドレイン領域；第１ソース／ドレイン領域の垂直延長部を取り囲む半導体エピタキシャル構造物；及び半導体エピタキシャル構造物と背面配線構造物を連結する下部コンタクト；を含む。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
背面配線構造物と、
前記背面配線構造物上に配置され、第１水平方向に延びる複数のフィン構造物を含む絶縁基板と、
前記複数のフィン構造物の間に配置される素子分離膜と、
前記複数のフィン構造物の上面を覆う下部絶縁膜と、
前記絶縁基板上で前記第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物と、
前記下部絶縁膜上に配置され、前記複数のゲート構造物によって少なくとも部分的に包囲される複数のナノシートスタックと、
前記絶縁基板上に配置され、前記複数のナノシートスタックの間に配置されるボディー部、及び前記下部絶縁膜を貫通し、前記複数のフィン構造物のうち、対応するフィン構造物の少なくとも一部を貫通する垂直延長部を含む第１ソース／ドレイン領域と、
前記第１ソース／ドレイン領域の前記垂直延長部を取り囲む半導体エピタキシャル構造物と、
前記半導体エピタキシャル構造物と前記背面配線構造物とを連結する下部コンタクトと、
を含む、集積回路素子。
前記背面配線構造物上に配置され、第１水平方向に延びる複数のフィン構造物を含む絶縁基板と、
前記複数のフィン構造物の間に配置される素子分離膜と、
前記複数のフィン構造物の上面を覆う下部絶縁膜と、
前記絶縁基板上で前記第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物と、
前記下部絶縁膜上に配置され、前記複数のゲート構造物によって少なくとも部分的に包囲される複数のナノシートスタックと、
前記絶縁基板上に配置され、前記複数のナノシートスタックの間に配置されるボディー部、及び前記下部絶縁膜を貫通し、前記複数のフィン構造物のうち、対応するフィン構造物の少なくとも一部を貫通する垂直延長部を含む第１ソース／ドレイン領域と、
前記第１ソース／ドレイン領域の前記垂直延長部を取り囲む半導体エピタキシャル構造物と、
前記半導体エピタキシャル構造物と前記背面配線構造物とを連結する下部コンタクトと、
を含む、集積回路素子。
【請求項2】
前記半導体エピタキシャル構造物の前記第１水平方向に沿う幅は、前記第１ソース／ドレイン領域の前記垂直延長部の前記第１水平方向に沿う幅より広いことを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記半導体エピタキシャル構造物の前記第２水平方向に沿う幅は、前記第１ソース／ドレイン領域の前記垂直延長部の前記第２水平方向に沿う幅より広いことを特徴とする請求項１に記載の集積回路素子。
【請求項4】
前記半導体エピタキシャル構造物の側壁は、前記下部絶縁膜の底面から遠くなるほど前記半導体エピタキシャル構造物の水平方向幅が増加するように延びるポジティブプロファイル(positive profile)を有する部分を含むことを特徴とする請求項１に記載の集積回路素子。
【請求項5】
前記第１ソース／ドレイン領域の前記ボディー部の前記第２水平方向に沿う幅は、前記第１ソース／ドレイン領域の前記垂直延長部の前記第２水平方向に沿う幅より広いことを特徴とする請求項１に記載の集積回路素子。
【請求項6】
前記半導体エピタキシャル構造物の底面は、前記第１ソース／ドレイン領域の前記垂直延長部の底面より低い垂直レベルに配置されることを特徴とする請求項１に記載の集積回路素子。
【請求項7】
前記半導体エピタキシャル構造物の底面は、前記素子分離膜の底面より低い垂直レベルに配置されることを特徴とする請求項１に記載の集積回路素子。
【請求項8】
前記複数のゲート構造物のうちから選択される第１ゲート構造物を挟んで前記第１ソース／ドレイン領域から前記第１水平方向に離隔されており、前記下部絶縁膜上に配置される第２ソース／ドレイン領域をさらに含むことを特徴とする請求項１に記載の集積回路素子。
【請求項9】
第１水平方向に延びる複数のフィン構造物を含む絶縁基板と、
前記複数のフィン構造物の上面を覆う下部絶縁膜と、
前記絶縁基板上で前記第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物と、
前記絶縁基板上で前記複数のゲート構造物のうちから選択される第１ゲート構造物を挟んで前記第１水平方向に離隔される第１ソース／ドレイン領域及び第２ソース／ドレイン領域と、
前記下部絶縁膜の底面上に配置される半導体エピタキシャル構造物と、
を含み、
前記第１ソース／ドレイン領域は、前記下部絶縁膜及び前記半導体エピタキシャル構造物の一部を貫通し、前記半導体エピタキシャル構造物に連結され、
前記第２ソース／ドレイン領域は、前記下部絶縁膜を挟んで垂直方向で前記絶縁基板から離隔されることを特徴とする請求項１に記載の集積回路素子。
前記複数のフィン構造物の上面を覆う下部絶縁膜と、
前記絶縁基板上で前記第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物と、
前記絶縁基板上で前記複数のゲート構造物のうちから選択される第１ゲート構造物を挟んで前記第１水平方向に離隔される第１ソース／ドレイン領域及び第２ソース／ドレイン領域と、
前記下部絶縁膜の底面上に配置される半導体エピタキシャル構造物と、
を含み、
前記第１ソース／ドレイン領域は、前記下部絶縁膜及び前記半導体エピタキシャル構造物の一部を貫通し、前記半導体エピタキシャル構造物に連結され、
前記第２ソース／ドレイン領域は、前記下部絶縁膜を挟んで垂直方向で前記絶縁基板から離隔されることを特徴とする請求項１に記載の集積回路素子。
【請求項10】
前記下部絶縁膜上に配置され、前記複数のゲート構造物によって包囲される複数のナノシートスタックをさらに含み、
前記第１ソース／ドレイン領域は、
前記複数のナノシートスタックの間に配置されるボディー部と、
前記下部絶縁膜及び前記半導体エピタキシャル構造物の一部を貫通する垂直延長部と、
を含み、
前記半導体エピタキシャル構造物の前記第１水平方向に沿う幅は、前記第１ソース／ドレイン領域の前記垂直延長部の前記第１水平方向に沿う幅より大きいことを特徴とする請求項９に記載の集積回路素子。
前記第１ソース／ドレイン領域は、
前記複数のナノシートスタックの間に配置されるボディー部と、
前記下部絶縁膜及び前記半導体エピタキシャル構造物の一部を貫通する垂直延長部と、
を含み、
前記半導体エピタキシャル構造物の前記第１水平方向に沿う幅は、前記第１ソース／ドレイン領域の前記垂直延長部の前記第１水平方向に沿う幅より大きいことを特徴とする請求項９に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子に係り、特に、電界効果トランジスタ(field-effect transistor)を含む集積回路素子に関する。
【背景技術】
【0002】
電子技術の発達につれて、最近、集積回路素子のダウンスケーリング(down-scaling)が急速に進められている。半導体素子は、速い動作速度だけではなく、動作に関する正確性も要求されるので、半導体素子に含まれるトランジスタの構造最適化のための多様な研究が進められている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする技術的課題は、集積回路素子の集積度及び電気的信頼性が向上した電界効果トランジスタを含む集積回路素子を提供することである。
【0004】
また、本発明が解決しようとする技術的課題は、集積回路素子の集積度及び電気的信頼性が向上した電界効果トランジスタを含む集積回路素子の製造方法を提供することである。
【課題を解決するための手段】
【0005】
上述した技術的課題を解決するための一部実施例によれば、直接回路素子が提供される。前記集積回路素子は、第１水平方向に延びる背面配線構造物；前記背面配線構造物上に配置され、前記第１水平方向に延びる複数のフィン構造物を含む絶縁基板；前記複数のフィン構造物の間に配置される素子分離膜；前記複数のフィン構造物の上面を覆う下部絶縁膜；前記絶縁基板上で前記第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物；前記下部絶縁膜上に配置され、前記複数のゲート構造物によって包囲される複数のナノシートスタック；前記絶縁基板上に配置され、前記複数のナノシートスタックの間に配置されるボディー部、及び前記下部絶縁膜を貫通し、前記フィン構造物の一部を貫通する垂直延長部を含む第１ソース／ドレイン領域；前記第１ソース／ドレイン領域の前記垂直延長部を取り囲む半導体エピタキシャル構造物；及び前記半導体エピタキシャル構造物と前記背面配線構造物を連結する下部コンタクト；を含む。
【0006】
上述した技術的課題を解決するための一部実施例によれば、直接回路素子が提供される。前記集積回路素子は、第１水平方向に延びる複数のフィン構造物を含む絶縁基板；前記複数のフィン構造物の上面を覆う下部絶縁膜；前記絶縁基板上で前記第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物；及び前記絶縁基板上で前記複数のゲート構造物のうちから選択される第１ゲート構造物を挟んで前記第１水平方向に離隔される第１ソース／ドレイン領域及び第２ソース／ドレイン領域；及び前記下部絶縁膜の底面上に配置される半導体エピタキシャル構造物；を含み、前記第１ソース／ドレイン領域は、前記下部絶縁膜及び前記半導体エピタキシャル構造物の一部を貫通し、前記半導体エピタキシャル構造物に連結される。
【0007】
上述した技術的課題を解決するための一部実施例によれば、直接回路素子が提供される。前記集積回路素子は、第１水平方向に延びる背面配線構造物；前記背面配線構造物上に配置され、前記第１水平方向に延びる複数のフィン構造物を含む絶縁基板；前記複数のフィン構造物の上面を覆う下部絶縁膜；前記絶縁基板上で前記第１水平方向に垂直な第２水平方向に延びる複数のゲート構造物；前記下部絶縁膜上に配置され、前記複数のゲート構造物によって包囲される複数のナノシートスタック；前記絶縁基板上に配置され、前記複数のナノシートスタックの間に配置されるボディー部、及び前記下部絶縁膜を貫通し、前記フィン構造物の一部を貫通する垂直延長部を含む第１ソース／ドレイン領域；前記複数のゲート構造物のうちから選択された第１ゲート構造物を挟んで前記第１ソース／ドレイン領域から前記第１水平方向に離隔された第２ソース／ドレイン領域；前記第１ソース／ドレイン領域の前記垂直延長部を取り囲む半導体エピタキシャル構造物；及び前記半導体エピタキシャル構造物と前記背面配線構造物を連結する下部コンタクト；を含む。
【発明の効果】
【0008】
本発明の技術的思想によれば、集積回路素子は、活性基板に連結される背面配線構造物を含みうる。これにより、集積回路素子のダウンスケーリングによる配線複雑さが緩和され、集積回路素子の電気的特性が向上しうる。
【図面の簡単な説明】
【0009】
【図1】本発明の技術的思想による実施例による集積回路素子の一部構成の平面レイアウトダイヤグラムである。
【図4A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図4B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図5A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図5B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図6A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図6B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図7A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図7B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図8A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図8B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図9A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図9B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図10A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図10B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図11A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図11B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図12A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図12B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図13A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図13B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図14A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図14B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図15A】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【図15B】本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって図示した断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示す。
【発明を実施するための形態】
【0010】
以下、添付図面を参照して本発明の実施例を詳しく説明する。図面上の同じ構成要素については、同じ参照符号を付し、それらについての重複説明は省略する。
【0011】
図１は、本発明の技術的思想による実施例による集積回路素子１００の一部構成の平面レイアウトダイヤグラムである。図２Ａは、図１のＸ－Ｘ’線に沿って見た断面図であり、図２Ｂは、図１のＹ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面図である。図３Ａは、図２Ａの「ＥＸ１」で表示された部分の拡大図であり、図３Ｂは、図２Ｂの「ＥＸ２」で表示された部分の拡大図であり、図３Ｃは、図２Ｂの「ＥＸ３」に表示された部分の拡大図である。
【0012】
図１、図２Ａ、図２Ｂ、及び図３Ａないし図３Ｃに基づいて以下で説明する例示的な実施例において、集積回路素子１００は、マルチブリッジチャネルＦＥＴ（ＭＢＣＦＥＴ）素子を含む論理セルを構成することができる。しかし、本発明の技術的思想がそれに限定されるものではなく、集積回路素子１００は、平面形ＦＥＴ（ｐｌａｎａｒ ＦＥＴ）素子、ゲートオールアラウンド(gate-all-around)型ＦＥＴ素子、フィンＦＥＴ（ｆｉｎ ＦＥＴ）素子、ＭｏＳ２半導体ゲート電極のような２次元物質基板のＦＥＴ素子などを含みうる。
【0013】
図１、図２Ａ、図２Ｂ、及び図３Ａないし図３Ｃを参照すれば、集積回路素子１００は、素子分離トレンチ１１２Ｔによって定義された複数のフィン構造物ＦＳを含む絶縁基板１８２を含みうる。例示的な実施例によれば、複数のフィン構造物ＦＳは、第１水平方向（Ｘ方向）に沿って互いに平行に延びうる。例えば、絶縁基板１８２は、シリコン酸化物、シリコン窒化物またはそれらの組み合わせからなりうる。
例示的な実施例によれば、複数のフィン構造物ＦＳの間に素子分離トレンチ１１２Ｔを満たす素子分離膜１１２が配置されうる。例示的な実施例によれば、素子分離膜１１２は、素子分離トレンチ１１２Ｔの底面及び複数のフィン構造物ＦＳの側壁を覆うことができる。例示的な実施例によれば、複数のフィン構造物ＦＳの上面ＦＴは、下部絶縁膜１１４によって覆われる。
例示的な実施例によれば、複数のフィン構造物ＦＳの間に素子分離トレンチ１１２Ｔを満たす素子分離膜１１２が配置されうる。例示的な実施例によれば、素子分離膜１１２は、素子分離トレンチ１１２Ｔの底面及び複数のフィン構造物ＦＳの側壁を覆うことができる。例示的な実施例によれば、複数のフィン構造物ＦＳの上面ＦＴは、下部絶縁膜１１４によって覆われる。
【0014】
例示的な実施例によれば、素子分離膜１１２は、シリコン酸化物からなりうる。例示的な実施例によれば、下部絶縁膜１１４は、シリコン酸化物、シリコン窒化物またはそれらの組み合わせからなりうる。例示的な実施例によれば、下部絶縁膜１１４は、３．５以上の誘電定数を有する物質からなりうる。
【0015】
例示的な実施例によれば、複数のフィン構造物ＦＳ上に複数のゲート構造物１４０が配置されうる。例示的な実施例によれば、複数のゲート構造物１４０は、第２水平方向（Ｙ方向）に沿って互いに平行に延びうる。
【0016】
例示的な実施例によれば、複数のフィン構造物ＦＳと複数のゲート構造物１４０とが交差する領域において、下部絶縁膜１１４の上面１１４Ｕ上に複数のナノシートスタックＮＳＳが配置されうる。例示的な実施例によれば、複数のナノシートスタックＮＳＳは、下部絶縁膜１１４から垂直方向（Ｚ方向）に離隔された位置で下部絶縁膜１１４の上面１１４Ｕと対面しうる。本明細書において、用語「ナノシート」は、電流が流れる方向と実質的に垂直な断面を有する伝導性構造体を意味しうる。例えば、前記ナノシートは、ナノワイヤを含む概念と理解されうる。例示的な実施例によれば、絶縁基板１８２上で、複数のフィン構造物ＦＳと複数のゲート構造物１４０とが交差する領域で複数のナノシートトランジスタが形成されうる。
【0017】
例示的な実施例によれば、複数のナノシートスタックＮＳＳは、それぞれ下部絶縁膜１１４上で互いに垂直方向（Ｚ方向）にオーバーラップされている第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を含みうる。例示的な実施例によれば、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、下部絶縁膜１１４の上面１１４Ｕから垂直方向（Ｚ方向）に沿う距離が互いに異なりうる。例示的な実施例によれば、複数のゲート構造物１４０は、それぞれ垂直方向（Ｚ方向）にオーバーラップされているナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を取り囲みうる。例示的な実施例によれば、複数のゲート構造物１４０は、下部絶縁膜１１４の上面１１４Ｕ及び下部絶縁膜の両側壁を取り囲みうる。
【0018】
図２Ａ及び図２Ｂには、ナノシートスタックＮＳＳの平面形状がほぼ方形である場合を例示したが、それに限定されるものではない。ナノシートスタックＮＳＳは、フィン構造物ＦＳ及びゲート構造物１４０それぞれの平面形状によって多様な平面形状を有することができる。本例では、１つのフィン構造物ＦＳ上に複数のナノシートスタックＮＳＳ及び複数のゲート構造物１４０が配置され、１つのフィン構造物ＦＳ上で複数のナノシートスタックＮＳＳが第１水平方向（Ｘ方向）に沿って一列に配列されている構成を例示した。しかし、１つのフィン構造物ＦＳ上に配置されるナノシートスタックＮＳＳ及びゲート構造物１４０それぞれの個数は、特に制限されない。
例示的な実施例によれば、ナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれチャネル領域として機能する。例示的な実施例によれば、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ約４ｎｍ～６ｎｍの範囲内で選択される厚さを有するが、それに限定されるものではない。ここで、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３それぞれの厚さは、垂直方向（Ｚ方向）に沿う大きさを意味する。例示的な実施例によれば、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、垂直方向（Ｚ方向）に沿って実質的に同じ厚さを有する。他の例示的な実施例によれば、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のうち少なくとも一部は、垂直方向（Ｚ方向）に沿って互いに異なる厚さを有する。例示的な実施例によれば、ナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれＳｉ層、ＳｉＧｅ層、またはそれらの組み合わせからなりうる。
例示的な実施例によれば、ナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれチャネル領域として機能する。例示的な実施例によれば、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ約４ｎｍ～６ｎｍの範囲内で選択される厚さを有するが、それに限定されるものではない。ここで、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３それぞれの厚さは、垂直方向（Ｚ方向）に沿う大きさを意味する。例示的な実施例によれば、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、垂直方向（Ｚ方向）に沿って実質的に同じ厚さを有する。他の例示的な実施例によれば、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のうち少なくとも一部は、垂直方向（Ｚ方向）に沿って互いに異なる厚さを有する。例示的な実施例によれば、ナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれＳｉ層、ＳｉＧｅ層、またはそれらの組み合わせからなりうる。
【0019】
図２Ａ及び図２Ｂに例示したように、１つのナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、第１水平方向（Ｘ方向）で互いに同一または類似の大きさを有する。他の例示的な実施例において、図２Ａ及び図２Ｂに例示したところとは異なり、１つのナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のうち少なくとも一部は、第１水平方向（Ｘ方向）に互いに異なる大きさを有する。本例において、複数のナノシートスタックＮＳＳがそれぞれ３枚のナノシートからなる場合を例示したが、本発明の技術的思想は、例示したところに限定されない。例えば、ナノシートスタックＮＳＳは、少なくとも１枚のナノシートを含み、ナノシートスタックＮＳＳを構成するナノシートの枚数は、特に制限されない。
【0020】
図２Ａ及び図２Ｂに例示したように、複数のゲート構造物１４０は、それぞれメインゲート部分１４０Ｍと複数のサブゲート部分１４０Ｓを含みうる。例示的な実施例によれば、メインゲート部分１４０Ｍは、ナノシートスタックＮＳＳの上面を覆い、第２水平方向（Ｙ方向）に長く延びうる。例示的な実施例によれば、複数のサブゲート部分１４０Ｓは、メインゲート部分１４０Ｍに一体に連結され、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３それぞれの間、及び第１ナノシートＮ１と下部絶縁膜１１４との間にそれぞれ１つずつ配置されうる。例示的な実施例によれば、垂直方向（Ｚ方向）において、複数のサブゲート部分１４０Ｓそれぞれの厚さは、メインゲート部分１４０Ｍの厚さよりさらに薄い。
【0021】
例示的な実施例によれば、複数のゲート構造物１４０は、それぞれ金属、金属窒化物、金属炭化物、またはそれらの組み合わせからなりうる。前記金属は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、Ｐｄ及びそれらの組み合わせを含みうる。例えば、前記金属窒化物は、ＴｉＮ及びＴａＮのうちから選択されうる。例えば、前記金属炭化物は、ＴｉＡｌＣでもある。
【0022】
例示的な実施例によれば、ナノシートスタックＮＳＳを構成する複数のナノシートＮ１、Ｎ２、Ｎ３とゲート構造物１４０の間には、ゲート誘電膜１４２が介在されうる。例示的な実施例によれば、ゲート誘電膜１４２は、複数のナノシートＮ１、Ｎ２、Ｎ３それぞれの表面を覆う部分と、メインゲート部分１４０Ｍの側壁を覆う部分を含みうる。
【0023】
例示的な実施例によれば、ゲート誘電膜１４２は、インターフェース膜と誘電膜の積層構造からなりうる。前記インターフェース膜は、誘電率が約９以下の低誘電物質膜、例えば、シリコン酸化膜、シリコン酸窒化膜、またはそれらの組み合わせからなりうる。例示的な実施例によれば、前記インターフェース膜は省略されうる。例示的な実施例によれば、前記誘電膜は、シリコン酸化膜より誘電定数がさらに大きい物質からなりうる。例えば、前記誘電膜は、約１０～２５の誘電定数を有する。前記誘電膜は、ハフニウム酸化物からなるが、それに限定されるものではない。
【0024】
例示的な実施例によれば、複数のフィン構造物ＦＳ上に第１リセスＲＳ及び第２リセスＲＤが形成されうる。例示的な実施例によれば、第２リセスＲＤは、第１リセスＲＳと隣接したゲート構造物１４０を挟んで第１リセスＲＳから離隔されうる。
【0025】
例示的な実施例によれば、複数の第１リセスＲＳ内には、複数の第１ソース／ドレイン領域１２２が配置され、複数の第２リセスＲＤ内には、複数の第２ソース／ドレイン領域１２４が配置されうる。一部実施例において、第１ソース／ドレイン領域１２２は、ソース領域でもあり、第２ソース／ドレイン領域１２４は、ドレイン領域でもある。
【0026】
例示的な実施例によれば、第１ソース／ドレイン領域１２２及び第２ソース／ドレイン領域１２４は、半導体物質からなりうる。例えば、前記半導体物質は、ＳｉまたはＧｅのような半導体、または、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、またはＩｎＰのような化合物半導体を含みうる。一部実施例において、第１ソース／ドレイン領域１２２及び第２ソース／ドレイン領域１２４は、それぞれｐ型ドープ剤でドーピングされた半導体層からなりうる。例えば、前記ｐ型ドープ剤は、Ｂ(boron)及びＧａ(gallium)のうちから選択されうる。一部実施例において、第１ソース／ドレイン領域１２２及び第２ソース／ドレイン領域１２４は、それぞれｎ型ドープ剤でドーピングされた半導体層からなりうる。例えば、前記ｎ型ドープ剤は、Ｐ(phosphorus)、Ａｓ(arsenic)、及びＳｂ(antimony)のうちから選択されうる。
【0027】
例示的な実施例によれば、複数の第１ソース／ドレイン領域１２２と複数の第２ソース／ドレイン領域１２４は、複数のゲート構造物１４０のうちから選択される１つのゲート構造物１４０を挟んで第１水平方向（Ｘ方向）に互いに離隔されており、第２水平方向（Ｙ方向）に沿って配列されうる。
【0028】
一部実施例において、図１で例示したところと異なって、複数の第１ソース／ドレイン領域１２２及び複数の第２ソース／ドレイン領域１２４は、第２水平方向（Ｙ方向）に沿って互いに交差して配列されうる。
【0029】
例示的な実施例によれば、複数の第１ソース／ドレイン領域１２２は、それぞれ複数のナノシートスタックＮＳＳの間に配置されるボディー部１２２ａ及び下部絶縁膜１１４を貫通し、フィン構造物ＦＳを少なくとも部分的に貫通する垂直延長部１２２ｂを含みうる。例示的な実施例によれば、下部絶縁膜１１４は、第１ソース／ドレイン領域１２２によって第１水平方向（Ｘ方向）の長さが限定されうる。
【0030】
例示的な実施例によれば、ボディー部１２２ａは、隣接したナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３に対面する表面を有しうる。例示的な実施例によれば、ボディー部１２２ａは、隣接したナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３に接しうる。
【0031】
例示的な実施例によれば、垂直延長部１２２ｂは、ボディー部１２２ａから垂直方向（Ｚ方向）に延び、下部絶縁膜１１４の底面１１４Ｌから突出しうる。例示的な実施例によれば、垂直延長部１２２ｂの側壁は、第１水平方向（Ｘ方向）において下部絶縁膜１１４と対面する部分を含みうる。例示的な実施例によれば、垂直延長部１２２ｂの側壁は、第２水平方向（Ｙ方向）において素子分離膜１１２に対面する部分を含みうる。
【0032】
例示的な実施例によれば、垂直延長部１２２ｂの底面１２３は、下部絶縁膜１１４の底面１１４Ｌより低い垂直レベルを有する。本明細書において使用される用語「垂直レベル」は、下部絶縁膜１１４の底面１１４Ｌから垂直方向（Ｚ方向または－Ｚ方向）に沿う距離を意味する。例示的な実施例によれば、垂直延長部１２２ｂは、下部絶縁膜１１４の底面１１４Ｌから第１長さｈ１ほど突出しうる。
【0033】
例示的な実施例によれば、ボディー部１２２ａは、第１水平方向（Ｘ方向）に沿う幅である第１幅ｗ１を有し、垂直延長部１２２ｂは、第１水平方向（Ｘ方向）に沿う幅である第２幅ｗ２を有する。例示的な実施例によれば、ボディー部１２２ａの第１幅ｗ１は、垂直延長部１２２ｂの第２幅ｗ２と実質的に同一である。一部実施例において、ボディー部１２２ａの第１幅ｗ１は、垂直延長部１２２ｂの第２幅ｗ２より狭い。他の一部実施例において、ボディー部１２２ａの第１幅ｗ１は、垂直延長部１２２ｂの第２幅ｗ２より広くもなる。
【0034】
例示的な実施例によれば、ボディー部１２２ａは、第２水平方向（Ｙ方向）に沿う幅である第３幅ｗ３を有し、垂直延長部１２２ｂは、第２水平方向（Ｙ方向）に沿う第４幅ｗ４を有しうる。例示的な実施例によれば、ボディー部１２２ａの第３幅ｗ３は、垂直延長部１２２ｂの第４幅ｗ４より広くなる。
【0035】
例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４は、それぞれ下部絶縁膜１１４上で複数のナノシートスタックＮＳＳの間に配置されうる。例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４は、下部絶縁膜１１４の上面１１４Ｕに接しうる。例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４は、それぞれ隣接したナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３に対面する表面を有する。複数の第２ソース／ドレイン領域１２４は、それぞれ隣接したナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３に接しうる。
【0036】
例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４は、それぞれ下部絶縁膜１１４を挟んでフィン構造物ＦＳから離隔されうる。本発明の例示的な実施例による下部絶縁膜１１４は、複数のフィン構造物ＦＳと複数の第２ソース／ドレイン領域１２４との間に配置され、後述する背面配線構造物２０４と第１ソース／ドレイン領域１２２とを連結する下部コンタクト構造物１８５が工程誤差によって第２ソース／ドレイン領域１２４に接触することを防止しうる。
【0037】
例示的な実施例によれば、下部絶縁膜１１４の底面１１４Ｌ上で第１ソース／ドレイン領域１２２の垂直延長部１２２ｂを取り囲む半導体エピタキシャル構造物１２６が配置されうる。例示的な実施例によれば、半導体エピタキシャル構造物１２６は、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂに接触して第１ソース／ドレイン領域１２２に電気的に連結されうる。例示的な実施例によれば、半導体エピタキシャル構造物１２６は、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂによって垂直方向（Ｚ方向）に一部貫通された構造を有することができる。
【0038】
例えば、半導体エピタキシャル構造物１２６は、下部絶縁膜１１４の底面１１４Ｌ上に突出した垂直延長部１２２ｂの一部で半導体物質をエピタキシャル成長させて形成されうる。例示的な実施例によれば、半導体物質は、ＳｉまたはＧｅのようなＩＶ族半導体、ＳｉＧｅまたはＳｉＣのようなＩＶ－ＩＶ族化合物半導体、またはＧａＡｓ、ＩｎＡｓ、またはＩｎＰのようなＩＩＩ－Ｖ族化合物半導体を含みうる。一部実施例において、半導体エピタキシャル構造物１２６は、ＢまたはＧａでドーピングされたｐ型半導体層からなりうる。他の一部実施例において、半導体エピタキシャル構造物１２６は、Ｐ、Ａｓ、またはＳｂでドーピングされたｎ型半導体層からなりうる。
【0039】
例示的な実施例によれば、半導体エピタキシャル構造物１２６は、下部絶縁膜１１４の底面１１４Ｌから遠くなるほど水平方向幅が増加するポジティブプロファイル(positive profile)を有する第１部分１２６ａと、第１部分１２６ａから延びて下部絶縁膜１１４の底面１１４Ｌから遠くなるほど水平方向幅が狭くなるネガティブプロファイル(negative profile)を有する第２部分１２６ｂを含みうる。例えば、半導体エピタキシャル構造物１２６の側壁は、第１部分１２６ａで前記ポジティブプロファイルを有し、第２部分１２６ｂで前記ネガティブプロファイルを有することができる。
【0040】
半導体エピタキシャル構造物１２６のプロファイルは、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂの結晶面に沿うエピタキシャル層の成長速度差に起因する。例えば、エピタキシャル層は、垂直延長部１２２ｂの＜１００＞結晶面より＜１１０＞結晶面でさらに速い速度で成長し、＜３１１＞結晶面と＜１１１＞結晶面において、＜１００＞結晶面よりさらに遅い速度で成長しうる。例示的な実施例による半導体エピタキシャル構造物１２６は、結晶面に沿う前記エピタキシャル層の成長速度差を用いて、下部絶縁膜１１４の底面１１４Ｌから突出した垂直延長部１２２ｂから半導体物質を成長させることにより、水平方向（Ｘ方向及び／またはＹ方向）幅が拡張されたプロファイルを有しうる。
【0041】
例示的な実施例によれば、半導体エピタキシャル構造物１２６は、第１部分１２６ａと第２部分１２６ｂとの間で水平方向幅が最大である第３部分１２６ｃを有しうる。例示的な実施例によれば、半導体エピタキシャル構造物１２６の第３部分１２６ｃの水平方向幅は、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂの水平方向幅より広くなりうる。例えば、半導体エピタキシャル構造物１２６の第３部分１２６ｃの第１水平方向（Ｘ方向）に沿う幅である第５幅ｗ５は、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂの第１水平方向（Ｘ方向）に沿う幅である第２幅ｗ２より広くなりうる。例えば、半導体エピタキシャル構造物１２６の第３部分１２６ｃの第２水平方向（Ｙ方向）に沿う幅である第６幅ｗ６は、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂの第２水平方向（Ｙ方向）に沿う幅である第４幅ｗ４より広くなりうる。
【0042】
図２Ａ及び図３Ａに表示された第１部分１２６ａ、第２部分１２６ｂ、及び第３部分１２６ｃと、図２Ｂ及び図３Ｂに表示された第１部分１２６ａ、第２部分１２６ｂ、及び第３部分１２６ｃは、互いに異なる部分を指称する。例えば、半導体エピタキシャル構造物１２６は、第１水平方向（Ｘ方向）に沿う断面（図２Ａ及び図３Ａ）において、前記ポジティブプロファイルを有する第１部分１２６ａ、前記ネガティブプロファイルを有する第２部分１２６ｂ、及び第１部分１２６ａと第２部分１２６ｂとの間の第３部分１２６ｃを有し、第２水平方向（Ｙ方向）に沿う断面（図２Ｂ及び図３Ｂ）において、前記ポジティブプロファイルを有する第１部分１２６ａ、前記ネガティブプロファイルを有する第２部分１２６ｂ、及び第１部分１２６ａと第２部分１２６ｂとの間の第３部分１２６ｃを有しうる。
【0043】
例示的な実施例によれば、半導体エピタキシャル構造物１２６は、下部絶縁膜１１４と接する部分と反対となる底面１２６Ｌを有する。例示的な実施例によれば、半導体エピタキシャル構造物１２６の底面１２６Ｌは、第１ソース／ドレイン領域１２２の底面１２３より低い垂直レベルに配置されうる。例示的な実施例によれば、半導体エピタキシャル構造物１２６の底面１２６Ｌは、下部絶縁膜１１４の底面１１４Ｌより第２高さｈ２ほど低い垂直レベルに配置されうる。例示的な実施例によれば、半導体エピタキシャル構造物１２６の底面１２６Ｌは、素子分離膜１１２の底面１１２Ｌより第３高さｈ３ほど低い垂直レベルに配置されうる。例示的な実施例によれば、第２高さｈ２は、第３高さｈ３より大きくなりうる。
【0044】
例示的な実施例によれば、絶縁基板１８２は、フィン上面ＦＴに反対となる背面１８２Ｂを有しうる。例示的な実施例によれば、絶縁基板１８２内に、絶縁基板１８２の背面１８２Ｂから絶縁基板１８２の一部を垂直方向（Ｚ方向）に貫通して半導体エピタキシャル構造物１２６に連結される下部コンタクト構造物１８５が配置されうる。例示的な実施例によれば、下部コンタクト構造物１８５と半導体エピタキシャル構造物１２６との間には、下部シリサイド膜１８３が形成されうる。
【0045】
例示的な実施例によれば、下部コンタクト構造物１８５は、導電性バリア１８４ａ及びコンタクトプラグ１８４ｂを含みうる。導電性バリア１８４ａは、コンタクトプラグ１８４ｂの上面及び側面を覆い包み、コンタクトプラグ１８４ｂの上面及び側面に接しうる。例示的な実施例によれば、導電性バリア１８４ａは、下部シリサイド膜１８３とコンタクトプラグ１８４ｂとの間に介在されうる。
【0046】
例示的な実施例によれば、コンタクトプラグ１８４ｂは、モリブデン（Ｍｏ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、それらの組み合わせ、またはそれらの合金からなるが、それらに限定されるものではない。例示的な実施例によれば、導電性バリア１８４ａは、金属または金属窒化物からなりうる。例えば、導電性バリア１８４ａは、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＷＣＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、またはそれらの組み合わせからなるが、それらに限定されるものではない。例示的な実施例によれば、下部シリサイド膜１８３は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、またはＰｄからなる金属を含みうる。例えば、下部シリサイド膜１８３は、チタンシリサイドからなるが、それに限定されるものではない。
【0047】
一部実施例において、下部コンタクト構造物１８５は、半導体物質を含む単一の構造物からなる。例えば、前記半導体物質は、Ｓｉ、ＧｅまたはＳｉＧｅを含み、ドーピングされたポリシリコンを含みうる。
【0048】
例示的な実施例によれば、絶縁基板１８２の背面１８２Ｂ上に第１下部絶縁層１９２と第２下部絶縁層２０２が順次に積層されうる。
【0049】
例示的な実施例によれば、第１下部絶縁層１９２と第２下部絶縁層２０２は、それぞれシリコン酸化膜、シリコン窒化膜、シリコン炭化膜、低誘電膜、またはそれらの組み合わせからなりうる。前記低誘電膜は、フッ素ドーピングされたシリコン酸化物(fluorine-doped silicon oxide)、有機シリケートガラス(organosilicate glass)、炭素ドーピングされた酸化物(carbon-doped oxide)、多孔性シリコン酸化物(porous silicon oxide)、多孔性有機シリケートガラス(porous organosilicate glass)、スピンオン有機ポリマー誘電体(spin-on organic polymeric dielectric)、スピンオンシリコン基盤の誘電体(spin-on silicon based polymeric dielectric)、またはそれらの組み合わせからなるが、前記例示したところに限定されるものではない。
【0050】
例示的な実施例によれば、背面配線構造物２０４が第１水平方向（Ｘ方向）に沿って延びて第２下部絶縁層２０２を貫通するように配置されうる。例えば、背面配線構造物２０４は、上述したナノシートトランジスタに電源電圧及び接地電圧を印加するように構成されたパワー伝達ネットワーク(power delivery network)を含みうる。例示的な実施例によれば、背面配線構造物２０４は、Ｃｏ、Ｗ、Ｃｕ、Ｒｕ、Ｍｎ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、またはそれらの組み合わせからなるが、それに限定されるものではない。
【0051】
例示的な実施例によれば、背面配線構造物２０４は、第１下部絶縁層１９２を貫通して下部コンタクト構造物１８５に接する下部ビアコンタクト１９４を介して下部コンタクト構造物１８５と連結されうる。例示的な実施例によれば、下部ビアコンタクト１９４は、モリブデン（Ｍｏ）またはタングステン（Ｗ）からなるが、それらに限定されるものではない。
【0052】
例示的な実施例によれば、背面配線構造物２０４は、下部ビアコンタクト１９４、下部コンタクト構造物１８５、下部シリサイド膜１８３、及び半導体エピタキシャル構造物１２６を介して第１ソース／ドレイン領域１２２と電気的に連結されるように構成されうる。例えば、下部コンタクト構造物１８５と下部ビアコンタクト１９４は、背面配線構造物２０４と第１ソース／ドレイン領域１２２とを電気的に連結するための下部コンタクトを構成することができる。
【0053】
本発明の例示的な実施例による半導体エピタキシャル構造物１２６は、水平方向幅が拡張された第３部分１２６ｃを含み、半導体エピタキシャル構造物１２６に連結される下部コンタクト構造物１８５のコンタクトマージンを確保しうる。また、半導体エピタキシャル構造物１２６は、絶縁基板１８２内に配置され、下部コンタクト構造物１８５は、絶縁基板１８２を貫通して半導体エピタキシャル構造物１２６と連結される。基板が半導体物質からなる場合、下部コンタクト構造物１８５と半導体基板との電気的絶縁のための別途の絶縁ライナーが必要であるが、例示的な実施例による集積回路素子１００では、電気的絶縁のための前記絶縁ライナーが省略されうる。
【0054】
例示的な実施例によれば、ナノシートスタックＮＳＳとゲート構造物１４０との間には、ゲート誘電膜１４２が介在されうる。例示的な実施例によれば、複数のゲート構造物１４０に含まれた複数のサブゲート部分１４０Ｓそれぞれの両側壁は、ゲート誘電膜１４２を挟んで第１及び第２ソース／ドレイン領域１２２、１２４から離隔されうる。例示的な実施例によれば、ゲート誘電膜１４２は、ゲート構造物１４０のサブゲート部分１４０Ｓと第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３それぞれとの間、及びゲート構造物１４０のサブゲート部分１６０Ｓと第１及び第２ソース／ドレイン領域１２２、１２４との間に介在されうる。
【0055】
例示的な実施例によれば、ゲート誘電膜１４２は、インターフェース誘電膜と高誘電膜の積層構造とからなりうる。前記インターフェース誘電膜は、誘電率約９以下の低誘電物質膜、例えば、シリコン酸化膜、シリコン酸窒化膜、またはそれらの組み合わせからなりうる。例示的な実施例によれば、前記インターフェース誘電膜は省略されうる。前記誘電膜は、シリコン酸化膜より誘電定数がさらに大きい物質からなりうる。例えば、前記誘電膜は、約１０～２５の誘電定数を有することができる。前記誘電膜は、ハフニウム酸化物からなるが、それに限定されるものではない。
【0056】
例示的な実施例によれば、ゲート誘電膜１４２及びゲート構造物１４０それぞれの上面は、キャッピング絶縁膜１４４で覆われる。例示的な実施例によれば、キャッピング絶縁膜１４４は、シリコン窒化膜からなりうる。
【0057】
例示的な実施例によれば、ゲート構造物１４０及びキャッピング絶縁膜１４４それぞれの両側壁は、外側絶縁スペーサ１０８で覆われる。例示的な実施例によれば、外側絶縁スペーサ１０８は、複数のナノシートスタックＮＳＳの上面上でメインゲート部分１４０Ｍの両側壁を覆う。例えば、外側絶縁スペーサ１０８は、ゲート誘電膜１４２を挟んでゲート構造物１４０と離隔されうる。
【0058】
例示的な実施例によれば、素子分離膜１１２の上面上には、複数の第１ソース／ドレイン領域１２２の垂直延長部１２２ｂの側壁の一部、及び下部絶縁膜１１４の側壁を覆うリセス側絶縁スペーサ１１６が配置されうる。例示的な実施例によれば、リセス側絶縁スペーサ１１６は、外側絶縁スペーサ１０８と一体に連結されうる。
【0059】
例示的な実施例によれば、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂの側壁は、第２水平方向（Ｙ方向）に、リセス側絶縁スペーサ１１６及び素子分離膜１１２によって覆われる。例えば、第１ソース／ドレイン領域１２２の垂直延長部１２２ｂは、リセス側絶縁スペーサ１１６及び素子分離膜１１２によって限定された空間において垂直方向（Ｚ方向）に沿って延びる。
【0060】
例示的な実施例によれば、外側絶縁スペーサ１０８及びリセス側絶縁スペーサ１１６は、それぞれシリコン窒化物、シリコン酸化物、ＳｉＣＮ、ＳｉＢＮ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、ＳｉＯＣ、またはそれらの組み合わせからなりうる。本明細書において使用される用語「ＳｉＣＮ」、「ＳｉＢＮ」、「ＳｉＯＮ」、「ＳｉＯＣＮ」、「ＳｉＢＣＮ」、及び「ＳｉＯＣ」は、それぞれの用語に含まれた元素からなる材料を意味するものであって、化学量論的関係を示す化学式ではない。
【0061】
例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４それぞれの上面には、上部シリサイド膜１５２が形成されうる。例示的な実施例によれば、上部シリサイド膜１５２は、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、または、Ｐｄからなる金属を含みうる。例えば、上部シリサイド膜１５２は、チタンシリサイドからなるが、それに限定されるものではない。
【0062】
例示的な実施例によれば、絶縁基板１８２上で複数の第１ソース／ドレイン領域１２２、複数の第２ソース／ドレイン領域１２４、及び複数の外側絶縁スペーサ１０８は、絶縁ライナー１３２で覆われる。例示的な実施例によれば、絶縁ライナー１３２上にゲート間絶縁膜１３４が配置されうる。一部実施例において、絶縁ライナー１３２は省略されうる。その場合、ゲート間絶縁膜１３４は、複数の第１ソース／ドレイン領域１２２及び複数の第２ソース／ドレイン領域１２４に接しうる。
【0063】
例示的な実施例によれば、絶縁ライナー１３２は、シリコン窒化物、ＳｉＣＮ、ＳｉＢＮ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、またはそれらの組み合わせからなるが、それらに限定されるものではない。例示的な実施例によれば、ゲート間絶縁膜１３４は、シリコン酸化膜からなるが、それに限定されるものではない。
【0064】
例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４上には、ソース／ドレインコンタクト構造物１５４が配置されうる。例示的な実施例によれば、ソース／ドレインコンタクト構造物１５４は、ゲート間絶縁膜１３４及び絶縁ライナー１３２を垂直方向（Ｚ方向）に貫通して上部シリサイド膜１５２に接しうる。例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４は、それぞれ上部シリサイド膜１５２を介してソース／ドレインコンタクト構造物１５４に電気的に連結可能になるように構成されうる。
【0065】
例示的な実施例によれば、ソース／ドレインコンタクト構造物１５４は、第２ソース／ドレイン領域１２４上に順次に積層された導電性バリア１５３ａ及びコンタクトプラグ１５３ｂを含みうる。例示的な実施例によれば、導電性バリア１５３ａは、コンタクトプラグ１５３ｂの底面及び側面を覆い包み、コンタクトプラグ１５３ｂの底面及び側面に接しうる。例示的な実施例によれば、導電性バリア１５３ａは、上部シリサイド膜１５２とコンタクトプラグ１５３ｂとの間に介在されうる。例示的な実施例によれば、導電性バリア１５３ａは、金属または金属窒化物からなりうる。例示的な実施例によれば、導電性バリア１５３ａは、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＷＣＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、またはそれらの組み合わせからなるが、それらに限定されるものではない。コンタクトプラグ１５３ｂは、モリブデン（Ｍｏ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、それらの組み合わせ、またはそれらの合金からなるが、それらに限定されるものではない。
【0066】
例示的な実施例によれば、ソース／ドレインコンタクト構造物１５４、キャッピング絶縁膜１４４、及びゲート間絶縁膜１３４それぞれの上面は、第１上部絶縁層１６３で覆われる。例示的な実施例によれば、第１上部絶縁層１６３は、ソース／ドレインコンタクト構造物１５４、キャッピング絶縁膜１４４、及びゲート間絶縁膜１３４上に順次に積層されたエッチング停止膜１６２ａ及び層間絶縁膜１６２ｂを含みうる。
【0067】
例示的な実施例によれば、エッチング停止膜１６２ａは、シリコン炭化物（ＳｉＣ）、ＳｉＮ、窒素－ドーピングされたシリコン炭化物（ＳｉＣ：Ｎ）、ＳｉＯＣ、ＡｌＮ、ＡｌＯＮ、ＡｌＯ、ＡｌＯＣ、またはそれらの組み合わせからなりうる。例示的な実施例によれば、層間絶縁膜１６２ｂは、酸化膜、窒化膜、約２．２～２．４の超低誘電定数(ultra low dielectric constant K)を有するULK(ultra low-k)膜、またはそれらの組み合わせからなりうる。例えば、層間絶縁膜１６２ｂは、TEOS(tetraethylorthosilicate)膜、HDP(high density plasma)酸化膜、BPSG(boro-phospho-silicate glass)膜、FCVD(flowable chemical vapor deposition)酸化膜、ＳｉＯＮ膜、ＳｉＮ膜、ＳｉＯＣ膜、ＳｉＣＯＨ膜、またはそれらの組み合わせからなるが、それらに限定されるものではない。
【0068】
例示的な実施例によれば、ソース／ドレインコンタクト構造物１５４上にソース／ドレインビアコンタクト１６４が配置されうる。ソース／ドレインビアコンタクト１６４は、第１上部絶縁層１６３を貫通してソース／ドレインコンタクト構造物１５４に接しうる。例示的な実施例によれば、複数の第２ソース／ドレイン領域１２４は、それぞれ上部シリサイド膜１５２及びソース／ドレインコンタクト構造物１５４を介してソース／ドレインビアコンタクト１６４に電気的に連結されるように構成されうる。例示的な実施例によれば、ソース／ドレインビアコンタクト１６４の底面は、ソース／ドレインコンタクト構造物１５４の上面に接しうる。例示的な実施例によれば、ソース／ドレインビアコンタクト１６４は、それぞれモリブデン（Ｍｏ）またはタングステン（Ｗ）からなるが、それらに限定されるものではない。
【0069】
例示的な実施例によれば、ゲート構造物１４０上にゲートコンタクト１６６が配置されうる。ゲートコンタクト１６６は、第１上部絶縁層１６３及びキャッピング絶縁膜１４４を垂直方向（Ｚ方向）に貫通してゲート構造物１４０に連結されるように構成されうる。ゲートコンタクト１６６の底面は、ゲート構造物１４０の上面に接しうる。ゲートコンタクト１６６は、モリブデン（Ｍｏ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、それらの組み合わせ、またはそれらの合金からなるコンタクトプラグを含みうるが、前記コンタクトプラグの構成物質が前記例示したところに限定されるものではない。例示的な実施例によれば、ゲートコンタクト１６６は、前記コンタクトプラグの一部を取り囲む導電性バリアパターンをさらに含む。ゲートコンタクト１６６に含まれる前記導電性バリアパターンは、金属または金属窒化物からなりうる。例えば、前記導電性バリアパターンは、Ｔｉ、Ｔａ、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＷＣＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ、またはそれらの組み合わせからなるが、それらに限定されるものではない。
【0070】
例示的な実施例によれば、第１上部絶縁層１６３及びソース／ドレインビアコンタクト１６４の上面は、第２上部絶縁層１７２によって覆われる。例示的な実施例によれば、第２上部絶縁層１７２は、TEOS(tetraethylorthosilicate)膜、HDP(high density plasma)酸化膜、BPSG(boro-phospho-silicate glass)膜、FCVD(flowable chemical vapor deposition)酸化膜、ＳｉＯＮ膜、ＳｉＮ膜、ＳｉＯＣ膜、ＳｉＣＯＨ膜、またはそれらの組み合わせからなるが、それらに限定されるものではない。
【0071】
例示的な実施例によれば、前面配線構造物１７４が第２上部絶縁層１７２を貫通するように配置されうる。例示的な実施例によれば、前面配線構造物１７４は、ソース／ドレインビアコンタクト１６４及びゲートコンタクト１６６に連結されうる。例示的な実施例によれば、前面配線構造物１７４は、モリブデン（Ｍｏ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、それらの組み合わせ、またはそれらの合金からなるが、それらに限定されるものではない。例示的な実施例によれば、ソース／ドレインコンタクト構造物１５４とソース／ドレインビアコンタクト１６４は、前面配線構造物１７４と第２ソース／ドレイン領域１２４を電気的に連結するための上部コンタクトを構成しうる。
【0072】
以下、本発明の技術的思想による実施例に他の集積回路素子１００の例示的な製造方法について説明する。図４Ａないし図１６Ｂは、本発明の技術的思想による実施例による集積回路素子の製造方法を説明するために工程順序によって示す断面図であって、図１のＸ－Ｘ’線、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線に沿って見た断面を示すものである。さらに具体的に、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａは、図１のｘ－ｘ’線断面に対応する部分の工程順序による例示的な断面構造を示す断面図である。図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂは、図１のＹ１－Ｙ１’線、Ｙ２－Ｙ２’線、及びＹ３－Ｙ３’線断面に対応する部分の工程順序による例示的な断面構造を示す断面図である。
【0073】
【0074】
例示的な実施例によれば、犠牲基板１０２は、ＳｉまたはＧｅのような半導体、またはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、またはＩｎＰのような化合物半導体を含みうる。本明細書において使用される用語「ＳｉＧｅ」、「ＳｉＣ」、「ＧａＡｓ」、「ＩｎＡｓ」、「ＩｎＧａＡｓ」、及び「ＩｎＰ」は、それぞれの用語に含まれた元素からなる材料を意味するものであって、化学量論的関係を示す化学式ではない。
【0075】
例示的な実施例によれば、第１犠牲半導体層１０４、複数の第２犠牲半導体層１０６及び複数のナノシート半導体層ＮＳは、エッチング選択比が互いに異なる半導体材料からなりうる。例示的な実施例によれば、複数のナノシート半導体層ＮＳは、Ｓｉ層からなり、第１犠牲半導体層１０４と複数の第２犠牲半導体層１０６は、ＳｉＧｅ層からなりうる。例示的な実施例によれば、第１犠牲半導体層１０４と複数の第２犠牲半導体層１０６は、互いに異なるＧｅ含量を有する。例示的な実施例によれば、第１犠牲半導体層１０４を構成するＳｉＧｅ層は、第１Ｇｅ含量を有し、複数の第２犠牲半導体層１０６を構成するＳｉＧｅ層は、第２Ｇｅ含量を有する。例示的な実施例によれば、第１犠牲半導体層１０４内で前記第１Ｇｅ含量は一定しており、複数の第２犠牲半導体層１０６内で前記第２Ｇｅ含量は一定してもいる。例示的な実施例によれば、第１犠牲半導体層１０４の前記第１Ｇｅ含量は、複数の第２犠牲半導体層１０６の前記第２Ｇｅ含量より大きくなる。例示的な実施例によれば、第１犠牲半導体層１０４の前記第１Ｇｅ含量は、約５０ａｔ％以上、または約６０ａｔ％以上でもある。例示的な実施例によれば、複数の第２犠牲半導体層１０６それぞれの前記第２Ｇｅ含量は、約５ａｔ％～４０ａｔ％範囲でもある。
【0076】
その後、犠牲基板１０２、第１犠牲半導体層１０４、複数の第２犠牲半導体層１０６及び複数のナノシート半導体層ＮＳそれぞれの一部をエッチングし、素子分離トレンチ１１２Ｔを形成しうる。例えば、素子分離トレンチ１１２Ｔによって複数の犠牲フィン構造物ＳＦＳが定義されうる。例示的な実施例によれば、複数の犠牲フィン構造物ＳＦＳは、第１水平方向（Ｘ方向）に互いに平行に延びる。例示的な実施例によれば、複数の犠牲フィン構造物ＳＦＳそれぞれの上面ＦＴ上には、第１犠牲半導体層１０４、複数の第２犠牲半導体層１０６、及び複数のナノシート半導体層ＮＳの積層構造が残りうる。
【0077】
図５Ａ及び図５Ｂを参照すれば、複数の犠牲フィン構造物ＳＦＳそれぞれの両側壁を覆い、素子分離トレンチ１１２Ｔ（図４Ｂ参照）を満たす素子分離膜１１２を形成しうる。例示的な実施例によれば、素子分離膜１１２の上面レベルは、複数の犠牲フィン構造物ＳＦＳそれぞれの上面ＦＴレベルと同一であるか、類似している。
【0078】
その後、第１犠牲半導体層１０４、複数の第２犠牲半導体層１０６及び複数のナノシート半導体層ＮＳの積層構造上に、複数のダミーゲート構造物ＤＳＧと、複数のダミーゲート構造物ＤＳＧそれぞれの両側壁を覆う外側絶縁スペーサ１０８を形成することができる。例示的な実施例によれば、複数のダミーゲート構造物ＤＳＧは、図１に例示した複数のゲート構造物１４０に対応する位置で第２水平方向（Ｙ方向）に沿って互いに平行に延びる。
【0079】
例示的な実施例によれば、複数のダミーゲート構造物ＤＧＳは、それぞれダミー酸化膜Ｄ１１２、ダミーゲート層Ｄ１１４、及びキャッピング層Ｄ１１６が順次に積層された構造を有する。例示的な実施例によれば、ダミーゲート層Ｄ１１４は、ポリシリコン膜からなり、キャッピング層Ｄ１１６は、シリコン窒化膜からなりうる。
【0080】
【0081】
例示的な実施例によれば、第１犠牲半導体層１０４、複数の第２犠牲半導体層１０６及び複数のナノシート半導体層ＮＳの間のエッチング選択比が互いに異なる点を用いて、第１犠牲半導体層１０４を選択的に除去しうる。例示的な実施例によれば、第１犠牲半導体層１０４を選択的に除去するために液相または気相のエッチング液を使用することができる。前記エッチング液は、例えば、ＣＨ３ＣＯＯＨ基板エッチング液、例えば、ＣＨ３ＣＯＯＨ、ＨＮＯ３、及びＨＦの混合物からなるエッチング液、またはＣＨ３ＣＯＯＨ、Ｈ２Ｏ２、及びＨＦの混合物からなるエッチング液でもあるが、前記例示したところに限定されるものではない。例示的な実施例によれば、下部絶縁膜１１４は、原子層積層（ＡＬＤ）工程、化学気相蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）工程、低圧ＣＶＤ（ＬＰＣＶＤ）工程などを通じて形成されうるが、前記例示したところに限定されるものではない。
【0082】
図７Ａ及び図７Ｂを参照すれば、図６Ａ及び図６Ｂの結果物において、ダミーゲート構造物ＤＧＳ、外側絶縁スペーサ１０８、素子分離膜１１２の上面と、ダミーゲート構造物ＤＧＳによって覆われていない下部絶縁膜１１４の両側壁、複数のナノシート半導体層ＮＳの両側壁、及び第２犠牲半導体層１０６の両側壁を覆うスペーサ膜ｐ１１６を形成しうる。例示的な実施例によれば、スペーサ膜ｐ１１６は、ＳｉＯＣＮからなりうる。一部実施例において、スペーサ膜ｐ１１６は、外側絶縁スペーサ１０８を覆うＳｉＯＣＮ膜と前記ＳｉＯＣＮ膜を覆う酸化膜を含みうる。
【0083】
図７Ａ及び図７Ｂにおいて、素子分離膜１１２の上面が複数の犠牲フィン構造物ＳＦＳの上面ＦＴと同じ垂直レベルであり、素子分離膜１１２が複数の犠牲フィン構造物ＳＦＳそれぞれの両側壁をいずれも覆う結果、スペーサ膜ｐ１１６が複数の犠牲フィン構造物ＳＦＳに接しないように図示されているが、それに制限されない。例えば、素子分離膜１１２の上面は、複数の犠牲フィン構造物ＳＦＳの上面ＦＴより低く、スペーサ膜ｐ１１６は、複数の犠牲フィン構造物ＳＦＳの露出された両側壁の一部を覆う。
【0084】
図８Ａ及び図８Ｂを参照すれば、図７Ａ及び図７Ｂの結果物において、複数のダミーゲート構造物ＤＧＳ及び外側絶縁スペーサ１０８をエッチングマスクとして用いて、複数の第２犠牲半導体層１０６、複数のナノシート半導体層ＮＳ及び下部絶縁膜１１４それぞれの一部と、複数の犠牲フィン構造物ＳＦＳの一部とをエッチングし、複数のナノシート半導体層ＮＳを第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３をそれぞれ含む複数のナノシートスタックＮＳＳに分割し、複数の犠牲フィン構造物ＳＦＳそれぞれの上部に第１リセスＲＳまたは第２リセスＲＤを形成しうる。その場合、スペーサ膜ｐ１１６が共に部分的にエッチングされ、素子分離膜１１２上で第１リセスＲＳ及び第２リセスＲＤに隣接するように配置されるリセス側絶縁スペーサ１１６が形成されうる。
【0085】
例示的な実施例によれば、第１リセスＲＳは、複数の第２犠牲半導体層１０６、複数のナノシート半導体層ＮＳＳ及び下部絶縁膜１１４それぞれの一部と、複数の犠牲フィン構造物ＳＦＳの一部とをエッチングして形成しうる。例示的な実施例によれば、第１リセスＲＳの底面は、下部絶縁膜１１４の底面１１４Ｌより低く形成されうる。例示的な実施例によれば、第２リセスＲＤは、複数の第２犠牲半導体層１０６及び複数のナノシート半導体層ＮＳそれぞれの一部をエッチングして形成し、第２リセスＲＤを介して下部絶縁膜１１４の上面１１４Ｕが露出されうる。
【0086】
例示的な実施例によれば、第１リセスＲＳは、下部絶縁膜１１４の上面１１４Ｕが露出されるまで、複数の第２犠牲半導体層１０６及び複数のナノシート半導体層ＮＳそれぞれの一部をエッチングした後、第２リセスＲＤを覆うマスクパターン（図示せず）を配置し、下部絶縁膜１１４の一部と、複数の犠牲フィン構造物ＳＦＳの一部をさらにエッチングして形成しうる。例えば、第１リセスＲＳ及び第２リセスＲＤを形成するために、乾式エッチング、湿式エッチング、またはそれらの組み合わせを用いてエッチングしうる。
【0087】
【0088】
例示的な実施例によれば、第１及び第２ソース／ドレイン領域１２２、１２４を形成するために、元素半導体前駆体を含む原料物質を使用して、ＬＰＣＶＤ(Low-pressure chemical vapor deposition)工程、ＳＥＧ(selective epitaxial growth)工程、またはＣＤＥ(cyclic deposition and etching)工程を遂行することができる。一部実施例において、第１及び第２ソース／ドレイン領域１２２、１２４は、ナノシートスタックＮＳＳに含まれた第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３それぞれの側壁から半導体物質をエピタキシャル成長させて形成しうる。
【0089】
図１０Ａ及び図１０Ｂを参照すれば、図９Ａ及び図９Ｂの結果物を覆う絶縁ライナー１３２を形成し、絶縁ライナー１３２上にゲート間絶縁膜１３４を形成した後、絶縁ライナー１３２及びゲート間絶縁膜１３４それぞれの一部をエッチングしてキャッピング層Ｄ１１６の上面を露出させうる。その後、キャッピング層Ｄ１１６を除去して複数の外側絶縁スペーサ１０８、絶縁ライナー１３２、及びゲート間絶縁膜１３４を平坦化してダミーゲート層Ｄ１１４の上面を露出させうる。
【0090】
図１１Ａ及び図１１Ｂを参照すれば、図１０Ａ及び図１０Ｂの結果物からダミーゲート層Ｄ１１４及びその下部の酸化膜Ｄ１１２を除去してゲート空間ＧＳを設け、ゲート空間ＧＳを通じて複数のナノシートスタックＮＳＳを露出させうる。その後、ナノシートスタックＮＳＳ上部のゲート空間ＧＳを介して、下部絶縁膜１１４上に残っている複数の第２犠牲半導体層１０６を除去し、ゲート空間ＧＳを複数のナノシートＮ１、Ｎ２、Ｎ３それぞれの間の空間と、第１ナノシートＮ１及び下部絶縁膜１１４の上面の間の空間まで拡張しうる。例示的な実施例によれば、複数の第２犠牲半導体層１０６を選択的に除去するために、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３と複数の第２犠牲半導体層１０６のエッチング選択比差を利用することができる。
【0091】
例示的な実施例によれば、複数の第２犠牲半導体層１０６を選択的に除去するために、液相または気相のエッチング液を使用することができる。例示的な実施例によれば、複数の第２犠牲半導体層１０６を選択的に除去するためにＣＨ３ＣＯＯＨ基板エッチング液、例えば、ＣＨ３ＣＯＯＨ、ＨＮＯ３、及びＨＦの混合物からなるエッチング液、または、ＣＨ３ＣＯＯＨ、Ｈ２Ｏ２、及びＨＦの混合物からなるエッチング液を利用しうるが、前記例示したところに限定されるものではない。
【0092】
その後、複数のナノシートＮ１、Ｎ２、Ｎ３の露出された表面を覆うゲート誘電膜１４２を形成しうる。ゲート誘電膜１４２は、ゲート空間ＧＳを通じて露出される下部絶縁膜１１４の表面、外側絶縁スペーサ１０８の表面及びゲート間絶縁膜１３４の表面をコンフォーマルに覆うように形成されうる。例えば、ゲート誘電膜１４２は、ＡＬＤ(atomic layer deposition)工程を通じて形成されうる。
【0093】
図１２Ａ及び図１２Ｂを参照すれば、図１１Ａ及び図１１Ｂの結果物において、ゲート誘電膜１４２上でゲート空間ＧＳを満たしながら、ゲート間絶縁膜１３４の上面を覆うゲート構造物１４０と、ゲート空間ＧＳにおいて、ゲート構造物１４０及びゲート誘電膜１４２それぞれの上面を覆うキャッピング絶縁膜１４４を形成しうる。その後、キャッピング絶縁膜１４４、ゲート誘電膜１４２、外側絶縁スペーサ１０８、絶縁ライナー１３２、及びゲート間絶縁膜１３４を平坦化することができ、これにより、ゲート間絶縁膜１３４の上面が露出されうる。
【0094】
図１３Ａ及び図１３Ｂを参照すれば、図１２Ａ及び図１２Ｂの結果物において、絶縁ライナー１３２及びゲート間絶縁膜１３４を貫通して第２ソース／ドレイン領域１２４を露出させるソース／ドレインコンタクトホールを形成した後、前記ソース／ドレインコンタクトホールを介して第２ソース／ドレイン領域１２４の一部領域を異方性エッチング工程で除去して前記ソース／ドレインコンタクトホールが犠牲基板１０２側でさらに長く延びる。その後、前記ソース／ドレインコンタクトホールのボトム側で露出される第２ソース／ドレイン領域１２４上に上部シリサイド膜１５２を形成しうる。その後、上部シリサイド膜１５２上に導電性バリア１５３ａ及びコンタクトプラグ１５３ｂを含むソース／ドレインコンタクト構造物１５４を形成しうる。
【0095】
その後、ゲート間絶縁膜１３４、ソース／ドレインコンタクト構造物１５４、及びキャッピング絶縁膜１４４それぞれの上面を覆うエッチング停止膜１６２ａ及び層間絶縁膜１６２ｂを順次に形成して第１上部絶縁層１６３を形成しうる。その後、第１上部絶縁層１６３を垂直方向（Ｚ方向）に貫通してソース／ドレインコンタクト構造物１５４に連結されるソース／ドレインビアコンタクト１６４、第１上部絶縁層１６３及びキャッピング絶縁膜１４４を垂直方向（Ｚ方向）に貫通してゲート構造物１４０に連結されるゲートコンタクト１６６を形成しうる。ソース／ドレインビアコンタクト１６４、ゲートコンタクト１６６の形成順序は、特に制限されない。
【0096】
その後、第１上部絶縁層１６３を覆う第２上部絶縁層１７２と、第２上部絶縁層１７２を貫通してソース／ドレインビアコンタクト１６４、ゲートコンタクト１６６に連結される前面配線構造物１７４を形成しうる。前面配線構造物１７４は、第１上部絶縁層１６３上で水平方向（Ｘ方向及び／またはＹ方向）に延びる。
【0097】
図１４Ａ及び図１４Ｂを参照すれば、第２上部絶縁層１７２上にキャリア基板（図示せず）を付着した後、図１３Ａ及び図１３Ｂの結果物をフリップ(flip)した後、犠牲基板１０２の背面１０２Ｂに対するエッチング工程を遂行し、犠牲基板１０２を除去し、背面リセスＢＲＳを形成しうる。例えば、前記キャリア基板（図示せず）と第２上部絶縁層１７２との間にはバッファ層（図示せず）が配置されうる。
【0098】
例示的な実施例によれば、背面リセスＢＲＳを通じて素子分離膜１１２の底面１１２Ｌと側面１１２Ｓ、及び下部絶縁膜１１４の底面１１４Ｌが露出され、下部絶縁膜１１４の底面１１４Ｌ上に突出した第１ソース／ドレイン領域１２２の垂直延長部１２２ｂが露出されうる。例示的な実施例によれば、第２ソース／ドレイン領域１２４は、下部絶縁膜１１４によって覆われて背面リセスＢＲＳを介して露出されない。
【0099】
図１５Ａ及び図１５Ｂを参照すれば、図１４Ａ及び図１４Ｂの結果物において、露出された第１ソース／ドレイン領域１２２の垂直延長部１２２ｂから半導体物質をエピタキシャル成長させて半導体エピタキシャル構造物１２６を形成しうる。例示的な実施例によれば、垂直延長部１２２ｂは、下部絶縁膜１１４の底面１１４Ｌ上に突出し、半導体エピタキシャル構造物１２６は、水平方向（Ｘ方向及び／またはＹ方向）に拡張された構造を有するように形成されうる。その後、露出された素子分離膜１１２、下部絶縁膜１１４及び半導体エピタキシャル構造物１２６を覆う絶縁基板１８２を形成しうる。
【0100】
図１６Ａ及び図１６Ｂを参照すれば、図１５Ａ及び図１５Ｂの結果物において、絶縁基板１８２を貫通して半導体エピタキシャル構造物１２６を露出させる下部コンタクトホールを形成した後、前記下部コンタクトホールを介して半導体エピタキシャル構造物１２６の一部領域を異方性エッチング工程で除去し、前記下部コンタクトホールが第１ソース／ドレイン領域１２２側にさらに長く延びる。その後、前記下部コンタクトホールのボトム側で露出される半導体エピタキシャル構造物１２６上に下部シリサイド膜１８３を形成しうる。その後、下部シリサイド膜１８３上に導電性バリア１８４ａ及びコンタクトプラグ１８４ｂを含む下部コンタクト構造物１８５を形成しうる。
【0101】
その後、絶縁基板１８２の背面１８２Ｂ、下部コンタクト構造物１８５を覆う第１下部絶縁層１９２を形成しうる。その後、第１下部絶縁層１９２を垂直方向（Ｚ方向）に貫通して下部コンタクト構造物１８５に連結される下部ビアコンタクト１９４を形成しうる。その後、第１下部絶縁層１９２を覆う第２下部絶縁層２０２と、第２下部絶縁層２０２を貫通して下部ビアコンタクト１９４に連結される背面配線構造物２０４を形成することができる。その後、第２上部絶縁層１７２上に付着された前記キャリア基板（図示せず）を除去した後、フリップして図２Ａ及び図２Ｂによる集積回路素子１００が得られる。
【0102】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想及び範囲内で当分野で通常の知識を有する者によって様々な変形及び変更が可能である。
【符号の説明】
【0103】
１０２ 犠牲基板
１１４ 下部絶縁膜
１２２ 第１ソース／ドレイン領域
１２４ 第２ソース／ドレイン領域
１２６ 半導体エピタキシャル構造物
１３２ 絶縁ライナー
１３４ ゲート間絶縁膜
１４０ ゲート構造物
１５４ ソース／ドレインコンタクト構造物
１６３ 第１上部絶縁層
１７２ 第２上部絶縁層
１７４ 前面配線構造物
１８５ 下部コンタクト構造物
１９２ 第１下部絶縁層
２０２ 第２下部絶縁層
２０４ 背面配線構造物
１１４ 下部絶縁膜
１２２ 第１ソース／ドレイン領域
１２４ 第２ソース／ドレイン領域
１２６ 半導体エピタキシャル構造物
１３２ 絶縁ライナー
１３４ ゲート間絶縁膜
１４０ ゲート構造物
１５４ ソース／ドレインコンタクト構造物
１６３ 第１上部絶縁層
１７２ 第２上部絶縁層
１７４ 前面配線構造物
１８５ 下部コンタクト構造物
１９２ 第１下部絶縁層
２０２ 第２下部絶縁層
２０４ 背面配線構造物
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】