ホーム > 特許ランキング > サンケン電気株式会社
知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024100927
(43)【公開日】2024-07-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240719BHJP
H01L 29/78 20060101ALI20240719BHJP
H01L 29/739 20060101ALI20240719BHJP
H01L 29/861 20060101ALI20240719BHJP
【ＦＩ】
H01L29/78 658H
H01L29/78 657D
H01L29/78 653A
H01L29/78 652J
H01L29/78 655D
H01L29/91 C
【審査請求】有
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2024083369
(22)【出願日】2024-05-22
(62)【分割の表示】P 2020074684の分割
【原出願日】2020-04-20
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100097113
【弁理士】
【氏名又は名称】堀 城之
(74)【代理人】
【識別番号】100162363
【弁理士】
【氏名又は名称】前島 幸彦
(72)【発明者】
【氏名】鳥居 克行
(57)【要約】
【課題】漏れ電流が比較的小さく高速動作が可能なＲＣ－ＩＧＢＴを得る。
【解決手段】ｎ－層１１には、領域Ｉにおいてはｐ＋層１６側に、領域ＩＩにおいてはｐ－ 層１２側に、それぞれ局所的に第１結晶欠陥層Ｄ１、第２結晶欠陥層Ｄ２が形成されている。領域Ｉにおいて、ｐ＋層１６近くの領域に第１結晶欠陥層Ｄ１を形成してこの領域での少数キャリアの寿命を短くすることによって、ＩＧＢＴのオンからオフの動作の高速化を図ることができる。第２結晶欠陥層Ｄ２は、結晶欠陥濃度のピークが第１結晶欠陥層Ｄ１よりもｐ － 層１２側、かつ溝Ｔの底部よりも浅い位置にあり、かつｎ ＋ 層１７側で結晶欠陥濃度が低下するように局所的に結晶欠陥濃度が高くされて、平面視における領域ＩＩ内に形成される。
【選択図】図１
【解決手段】ｎ－層１１には、領域Ｉにおいてはｐ＋層１６側に、領域ＩＩにおいてはｐ－ 層１２側に、それぞれ局所的に第１結晶欠陥層Ｄ１、第２結晶欠陥層Ｄ２が形成されている。領域Ｉにおいて、ｐ＋層１６近くの領域に第１結晶欠陥層Ｄ１を形成してこの領域での少数キャリアの寿命を短くすることによって、ＩＧＢＴのオンからオフの動作の高速化を図ることができる。第２結晶欠陥層Ｄ２は、結晶欠陥濃度のピークが第１結晶欠陥層Ｄ１よりもｐ － 層１２側、かつ溝Ｔの底部よりも浅い位置にあり、かつｎ ＋ 層１７側で結晶欠陥濃度が低下するように局所的に結晶欠陥濃度が高くされて、平面視における領域ＩＩ内に形成される。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型の第１半導体領域と、
前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、
前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、
前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、
前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、
前記第４半導体領域と電気的に接続されたコレクタ電極と、
を具備し、
前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、
前記第１半導体領域と、
前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、
前記第１半導体領域の下に形成された前記第１導電型の第６半導体領域と、
前記第５半導体領域を厚さ方向で貫通する溝と、
を具備し、
前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、
前記第１半導体領域に、
厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、
厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側、かつ前記溝の底部よりも浅い位置にあり、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、
が形成されたことを特徴とする半導体装置。
前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、
前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、
前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、
前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、
前記第４半導体領域と電気的に接続されたコレクタ電極と、
を具備し、
前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、
前記第１半導体領域と、
前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、
前記第１半導体領域の下に形成された前記第１導電型の第６半導体領域と、
前記第５半導体領域を厚さ方向で貫通する溝と、
を具備し、
前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、
前記第１半導体領域に、
厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、
厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側、かつ前記溝の底部よりも浅い位置にあり、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、
が形成されたことを特徴とする半導体装置。
【請求項2】
平面視における前記第１領域内の前記第２領域側において、前記結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第２半導体領域側に設定され、かつ前記結晶欠陥濃度のピーク値が前記第２領域内における前記第２結晶欠陥層における前記結晶欠陥濃度のピーク値よりも低い第１領域側第２結晶欠陥層を具備することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１領域側第２結晶欠陥層の下に前記第１結晶欠陥層が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項4】
第１導電型の第１半導体領域と、
前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、
前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、
前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、
前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、
前記第４半導体領域と電気的に接続されたコレクタ電極と、
を具備し、
前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、
前記第１半導体領域と、
前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、
前記第１半導体領域の下に形成され平面視において前記第４半導体領域と隣接する前記第１導電型の第６半導体領域と、
を具備し、
前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、
前記第１半導体領域に、
厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、
厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側に設定され、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、
が形成され、
前記第１結晶欠陥層、前記第２結晶欠陥層のうちの一方は、平面視における前記第４半導体領域と前記第６半導体領域の境界までは延伸していないことを特徴とする半導体装置。
前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、
前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、
前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、
前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、
前記第４半導体領域と電気的に接続されたコレクタ電極と、
を具備し、
前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、
前記第１半導体領域と、
前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、
前記第１半導体領域の下に形成され平面視において前記第４半導体領域と隣接する前記第１導電型の第６半導体領域と、
を具備し、
前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、
前記第１半導体領域に、
厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、
厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側に設定され、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、
が形成され、
前記第１結晶欠陥層、前記第２結晶欠陥層のうちの一方は、平面視における前記第４半導体領域と前記第６半導体領域の境界までは延伸していないことを特徴とする半導体装置。
【請求項5】
前記第１結晶欠陥層、前記第２結晶欠陥層のうちの他方も、平面視における前記境界までは延伸していないことを特徴とする請求項４に記載の半導体装置。
【請求項6】
前記第２結晶欠陥層が平面視における前記境界までは延伸していないことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）とフリーホイールダイオードとが同一半導体基板に形成された半導体装置の構造に関する。
【背景技術】
【0002】
大電力での高速スイッチング動作が可能であるスイッチング素子は、例えばモータの制御用に広く用いられている。一方、このようなスイッチング素子にＩＧＢＴを用いる場合、ＩＧＢＴのオフ時におけるフライバック電圧の発生を抑制するためにＩＧＢＴのオン時と逆向きの電流を流すフリーホイールダイオードとが組み合わせる場合が多い。このような半導体装置の１つとして、ＩＧＢＴと同一の半導体基板上にフリーホイールダイオード（ダイオード）が形成されたＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）が知られている。
【0003】
ＲＣ－ＩＧＢＴの基本構造は通常のＩＧＢＴの一部を変更すれば実現することができる。図１２は、トレンチ型のＲＣ－ＩＧＢＴとなる半導体装置９００の構造の例を示す断面図である。ここでは、図中左側の領域Ｉ（ＩＧＢＴ領域：第１領域）においてＩＧＢＴが形成され、図中右側の領域ＩＩ（ダイオード領域：第２領域）においてダイオードが形成されている。図１２において、シリコンで形成された半導体基板９０において、ｎ－層（ｎ型の第１半導体領域）９１上に、ｐ－層（領域Ｉにおいてはｐ型の第２半導体領域、領域ＩＩにおいては第５半導体領域）９２が形成されている。半導体基板９０の表面側には、表面からｐ－層９２を貫通してｎ－層９１に達する溝（トレンチ）Ｔが形成されている。溝Ｔは、図１２における紙面と垂直方向に延伸して並行に複数形成されている。溝Ｔの内面（側面）には酸化膜（ゲート絶縁膜）９３が一様に形成された上で、ゲート電極８１が溝Ｔを埋め込むように形成されている。
【0004】
領域Ｉにおける半導体基板９０の表面側においては、溝Ｔの両側にｎ＋層（第３半導体領域）９４が形成されている。また、半導体基板９０の表面には、エミッタ電極８２が形成されている。溝Ｔの表面側においては層間絶縁膜９５がゲート電極８１（溝Ｔ）を覆うように形成されているため、エミッタ電極８２は、層間絶縁膜９５が形成されない部分を通じてｎ＋層９４とｐ－層９２の両方に電気的に接続し、ゲート電極８１とは絶縁される。
【0005】
また、半導体基板９０の裏面全面には、コレクタ電極８３が形成されている。ここで、コレクタ電極８３とｎ－層９１の間には、領域Ｉにおいてはｐ＋層（コレクタ層：第４半導体領域）９６が設けられ、領域ＩＩにおいてはｎ＋層（第６半導体領域）９７が設けられる。こうした構造によって、領域Ｉにおいてはｎ＋層９４をエミッタ領域、ｐ－層９２をベース領域、ｐ＋層９６をコレクタ領域とするＩＧＢＴが形成され、ｎ－層９１はこのＩＧＢＴのドリフト層となる。一方、領域ＩＩにおいては、ｐ－層９２をアノード側半導体、ｎ－層９１（ｎ＋層９７）をカソード側半導体とするｐｎダイオードが形成される。この場合、領域Ｉと領域ＩＩの境界は、ｐ＋層（コレクタ層）９６とｎ＋層９７の境界とする。なお、図１２においては領域ＩＩでも領域Ｉと同様に溝Ｔ、溝Ｔ内に絶縁膜を介して電極等が形成されているが、これらの形態は適宜設定される。
【0006】
ＲＣ－ＩＧＢＴにおいては、ＩＧＢＴにおけるコレクタエミッタ間飽和電圧（ＶＣＥｓａｔ）が小さいことが要求される。一方、ダイオード（フリーホイールダイオード）における順方向電圧ＶＦが小さいことが要求される。更に、ＲＣ－ＩＧＢＴの高速動作のために、ダイオードが順方向から逆方向に変化した直後のリカバリー特性の改善（高速化）も要求される。
【0007】
ダイオードのリカバリー特性の改善のためには、半導体中で順方向時において多数存在した少数キャリアを迅速に消滅させることが有効であるため、半導体層においてダイオードとして機能する部分の少数キャリア寿命を短くすることが有効である。このように少数キャリア寿命を短くするためには、半導体層に結晶欠陥を導入する技術が用いられ、このためには例えばプロトンやＨｅ等の軽イオンのイオン注入が有効である。このようにイオン注入によれば、半導体層の局所領域にこのような結晶欠陥を導入することも容易である。
【0008】
特許文献１には、ダイオードが形成される領域ＩＩのアノード側半導体（ｐ－層９２）に近いｎ－層９１の領域のみに局所的に結晶欠陥を導入する方法が記載されている。また、特許文献２には、ＩＧＢＴとダイオードが繰り返し配置されたＲＣ－ＩＧＢＴにおいて、ＩＧＢＴのベース領域間及びその直下に結晶欠陥を導入しない構造が記載されている。
【0009】
また、特許文献３には、半導体基板の表面側のＩＧＢＴが形成される領域Ｉを遮蔽した上でダイオードが形成される領域ＩＩの半導体基板の表面に軽イオン照射し、半導体基板の裏面側のダイオードが形成される領域ＩＩを遮蔽した上でＩＧＢＴが形成される領域Ｉの半導体基板の裏面に軽イオン照射する製造方法が記載されている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】国際公開公報ＷＯ２０１３／０４６３７７号
【特許文献2】特開２００７－１０３７７０号公報
【特許文献3】特開２０１３－１９７３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
特許文献１、２に記載の技術によっては、ダイオードの高速化は図れるものの、ＩＧＢＴの動作の改善が行われない。これに対して、特許文献３に記載の技術においては、ダイオード、ＩＧＢＴ共に高速化を図ることができる。しかしながら、特許文献３に記載の構造においては、半導体基板の厚さ方向においてｐ層（アノード側半導体）からＮ層（カソード側半導体）に至る広い領域に結晶欠陥層が形成されており、このｐｎ接合で形成されるダイオードの漏れ電流（逆方向電流）が大きくなる。このため、ＲＣ－ＩＧＢＴが発熱し、場合によっては破壊する場合があった。
【0012】
このため、漏れ電流が比較的小さく高速動作が可能なＲＣ－ＩＧＢＴが望まれた。
【0013】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、前記第４半導体領域と電気的に接続されたコレクタ電極と、を具備し、前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、前記第１半導体領域と、前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、前記第１半導体領域の下に形成された前記第１導電型の第６半導体領域と、前記第５半導体領域を厚さ方向で貫通する溝と、を具備し、前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、前記第１半導体領域に、厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側、かつ前記溝の底部よりも浅い位置にあり、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、が形成されたことを特徴とする。
また、本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、前記第４半導体領域と電気的に接続されたコレクタ電極と、を具備し、前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、前記第１半導体領域と、前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、前記第１半導体領域の下に形成され平面視において前記第４半導体領域と隣接する前記第１導電型の第６半導体領域と、を具備し、前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、前記第１半導体領域に、厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側に設定され、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、が形成され、前記第１結晶欠陥層、前記第２結晶欠陥層のうちの一方は、平面視における前記第４半導体領域と前記第６半導体領域の境界までは延伸していないことを特徴とする。
本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、前記第４半導体領域と電気的に接続されたコレクタ電極と、を具備し、前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、前記第１半導体領域と、前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、前記第１半導体領域の下に形成された前記第１導電型の第６半導体領域と、前記第５半導体領域を厚さ方向で貫通する溝と、を具備し、前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、前記第１半導体領域に、厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側、かつ前記溝の底部よりも浅い位置にあり、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、が形成されたことを特徴とする。
また、本発明の半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の上に形成された、前記第１導電型と逆の第２導電型の第２半導体領域と、前記第２半導体領域の表面側に形成された、前記第１導電型の第３半導体領域と、前記第１半導体領域の下に形成された前記第２導電型の第４半導体領域と、前記第２半導体領域及び前記第３半導体領域と電気的に接続されたエミッタ電極と、前記第４半導体領域と電気的に接続されたコレクタ電極と、を具備し、前記エミッタ電極と前記コレクタ電極との間の電流が、前記第２半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第１領域に形成され、前記第１半導体領域と、前記第１半導体領域の上に形成された、前記第２導電型である第５半導体領域と、前記第１半導体領域の下に形成され平面視において前記第４半導体領域と隣接する前記第１導電型の第６半導体領域と、を具備し、前記エミッタ電極と前記第５半導体領域とが、前記コレクタ電極と前記第６半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第１領域に隣接した第２領域に形成され、前記第１半導体領域に、厚さ方向において、結晶欠陥濃度のピークが前記第４半導体領域側に設定され、かつ前記第２半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第１領域内に形成された第１結晶欠陥層と、厚さ方向において、結晶欠陥濃度のピークが前記第１結晶欠陥層よりも前記第５半導体領域側に設定され、かつ前記第６半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第２領域内に形成された第２結晶欠陥層と、が形成され、前記第１結晶欠陥層、前記第２結晶欠陥層のうちの一方は、平面視における前記第４半導体領域と前記第６半導体領域の境界までは延伸していないことを特徴とする。
【発明の効果】
【0015】
本発明は以上のように構成されているので、漏れ電流が比較的小さく高速動作が可能なＲＣ－ＩＧＢＴを得ることができる。
【図面の簡単な説明】
【0016】
【図1】本発明の第１の実施の形態に係る半導体装置の構造を示す断面図である。
【図2】本発明の第１の実施の形態に係る半導体装置の第１の変形例の構造を示す断面図である。
【図3】本発明の第１の実施の形態に係る半導体装置の第２の変形例の構造を示す断面図である。
【図4】本発明の第１の実施の形態に係る半導体装置の第３の変形例の構造を示す断面図である。
【図5】本発明の第１の実施の形態に係る半導体装置の第４の変形例の構造を示す断面図である。
【図6】本発明の第２の実施の形態に係る半導体装置の構造を示す断面図である。
【図7】本発明の第３の実施の形態に係る半導体装置の構造を示す断面図である。
【図8】本発明の第３の実施の形態に係る半導体装置の第１の変形例の構造を示す断面図である。
【図9】本発明の第３の実施の形態に係る半導体装置の第２の変形例の構造を示す断面図である。
【図10】本発明の第３の実施の形態に係る半導体装置の第３の変形例の構造を示す断面図である。
【図11】本発明の第３の実施の形態に係る半導体装置の第４の変形例の構造を示す断面図である。
【図12】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、トレンチ型のＩＧＢＴとフリーホイールダイオード（ダイオード）とが共通の半導体基板に形成されたＲＣ－ＩＧＢＴである。このため、その基本構造は図１２に示されたものと同様である。
【0018】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置１の断面図であり、図１２に対応する。このため、この半導体装置１においても、ｎ－層（ｎ型の第１半導体領域）１１、ｐ－層（領域Ｉにおいてはｐ型の第２半導体領域、領域ＩＩにおいては第５半導体領域）１２、ｎ＋層（第３半導体領域）１４、ｐ＋層（（コレクタ層：第４半導体領域））１６、ｎ＋層（第６半導体領域）１７が形成された半導体基板１０が用いられ、トレンチＴ、酸化膜（ゲート絶縁膜）１３、層間絶縁層１５が同様に形成され、ゲート電極２１、エミッタ電極２２、コレクタ電極２３も同様に電気的に接続される。このため、領域Ｉ（ＩＧＢＴ領域）においてＩＧＢＴが、領域ＩＩにおいてダイオードが形成されている。
図１は、第１の実施の形態に係る半導体装置１の断面図であり、図１２に対応する。このため、この半導体装置１においても、ｎ－層（ｎ型の第１半導体領域）１１、ｐ－層（領域Ｉにおいてはｐ型の第２半導体領域、領域ＩＩにおいては第５半導体領域）１２、ｎ＋層（第３半導体領域）１４、ｐ＋層（（コレクタ層：第４半導体領域））１６、ｎ＋層（第６半導体領域）１７が形成された半導体基板１０が用いられ、トレンチＴ、酸化膜（ゲート絶縁膜）１３、層間絶縁層１５が同様に形成され、ゲート電極２１、エミッタ電極２２、コレクタ電極２３も同様に電気的に接続される。このため、領域Ｉ（ＩＧＢＴ領域）においてＩＧＢＴが、領域ＩＩにおいてダイオードが形成されている。
【0019】
ここで、ｎ－層１１には、領域Ｉにおいてはｐ＋層１６側に、領域ＩＩにおいてはｐ－
層１２側に、それぞれ局所的に第１結晶欠陥層（結晶欠陥層）Ｄ１、第２結晶欠陥層（結晶欠陥層）Ｄ２が形成されている。第１結晶欠陥層Ｄ１、第２結晶欠陥層Ｄ２は、ｎ－層１１において結晶欠陥（少数キャリア寿命を短くする点欠陥）が多く導入された層であり、例えば半導体基板１０に対して裏面側（図１における下側）からプロトンやＨｅイオン等の軽イオンをイオン注入することによって形成される。この際、第２結晶欠陥層Ｄ２を形成する際のイオンのエネルギーは第１結晶欠陥層Ｄ１を形成する際のイオンのエネルギーよりも大きく設定される。特許文献１～３に記載の技術と同様に、第１結晶欠陥層Ｄ１、第２結晶欠陥層Ｄ２においては、少数キャリア（正孔）の寿命がその周囲のｎ－層１１よりも短くなる。
【0020】
なお、このように第１結晶欠陥層Ｄ１、第２結晶欠陥層Ｄ２はｎ－層１１に形成されるため、その結晶欠陥密度は、実際には図１における左右に示されるような分布をもつ。すなわち、第１結晶欠陥層Ｄ１における結晶欠陥密度のピークは領域Ｉにおいてｎ－層１１のｐ＋層１６近くに設定され、第２結晶欠陥層Ｄ２における結晶欠陥密度のピークはｎ－層１１のｐ－層１２近くに設定される。この際、特に第２結晶欠陥層Ｄ２は実質的にｐ－層１２には形成されず、実質的にｎ－層１１のみに設けられる。このような設定は、イオン注入のエネルギーを調整することによって行われる。また、特に第１結晶欠陥層Ｄ１は実質的にｐ＋層１６には形成されず、実質的にｎ－層１１のみに設けられる。このような設定は、イオン注入のエネルギーを調整することによって行われる。
【0021】
一般的に、ＩＧＢＴがオンからオフになる際の動作においては、ｎ－層１１が空乏化するが、この際に、コレクタ層（ｐ＋層１６）近くの領域に少数キャリア（正孔）が多く残存していると、この残存キャリアが消滅するまでに時間を要する。このため、領域Ｉにおいて、コレクタ層（ｐ＋層１６）近くの領域に第１結晶欠陥層Ｄ１を形成し、この領域での少数キャリアの寿命を短くすることによって、ＩＧＢＴのオンからオフの動作の高速化を図ることができる。
【0022】
一方、ＩＧＢＴがオンの状態においては、第１結晶欠陥層Ｄ１をｐ－層１２から離れた領域に設けており、ｐ－層１２側のｎ－層１１中に十分な少数キャリア（正孔）を蓄積することができるため、伝導度変調の効果によってＶＣＥｓａｔを低くすることができる。
【0023】
また、ダイオードが順方向から逆方向になる際には、領域ＩＩにおけるｐ－層１２側のｎ－層１１のｐｎ接合近くに第２結晶欠陥層Ｄ２が形成されたため、アノード電極へと吐き出されていないｐ－層１２側のｎ－層１１のｐｎ接合付近の少数キャリア（正孔）が第２結晶欠陥層Ｄ２に捕獲され、これを迅速に消滅させることができ、ダイオードのリカバリー特性を向上させることができる。この際、結晶欠陥がｎ－層１１からｐ－層１２側まで形成されないため、リーク電流は増大しない。
【0024】
一方、ダイオードが定常状態の際には、キャリア（正孔）が裏面近傍に蓄積することで、低い順方向電圧を得ることができる。この際、ｎ－層１１のｎ＋層１７側に結晶欠陥を設けない（又は少なくする）ことで、低い順方向電圧を保持することができる。
【0025】
なお、ダイオードの順方向電圧ＶＦを下げるため、領域ＩＩのダイオードがオンした時の伝導度変調を領域ＩのＩＧＢＴがオンした時の伝導度変調よりも高くすることが望ましい。一方、領域ＩＩのダイオードがオンからオフに切り替えると、領域ＩＩに多くの残存キャリアが存在してしまい、領域ＩＩのダイオードのターンオフ時の特性が悪化する。そこで、第２結晶欠陥層Ｄ２における結晶欠陥の濃度（図１におけるピーク値）は、第１結晶欠陥層Ｄ１における結晶欠陥の濃度（ピーク値）よりも高くすることが好ましい。これにより、領域ＩＩのダイオードのターンオフ時の特性を改善することができる。
【0026】
また、上記の例では、第１結晶欠陥層Ｄ１は領域Ｉ内に、第２結晶欠陥層Ｄ２は領域ＩＩ内にそれぞれ形成されているが、これらを領域外にまで延伸させてもよい。こうした構成を具備する上記の変形例について以下に説明する。
【0027】
【0028】
領域ＩにおいてＩＧＢＴがオフの場合には、領域ＩＩにおいてダイオードが順方向となる。この場合において、領域ＩＩでダイオードを構成するｎ－層１１にはｐ－層１２から少数キャリア（正孔）が多く注入され、この正孔は図中縦方向だけではなく横方向にも拡散し、領域Ｉ内にも到達する。この正孔は残存キャリアとなり、ＩＧＢＴのオフ特性に悪影響を及ぼす。そのため、領域Ｉ内ではこの正孔を消滅させることが好ましい。図２に示された半導体装置１Ａにおいては、第２結晶欠陥層Ｄ２における領域Ｉ内の部分（第１領域側第２結晶欠陥層Ｄ２１）はこの正孔を捕獲し、この正孔を消滅させることができる。その結果、領域Ｉ内に正孔が侵入することを抑制し、ＩＧＢＴのオフ特性に悪影響を及ぼすことが抑制される。一方、図２に示された半導体装置１Ａにおいては、この第２結晶欠陥層Ｄ２は領域Ｉにおいて領域ＩＩ側の端部にしか設けられないため、これによるＩＧＢＴのオン時における伝導度変調に対する悪影響は小さく、ＶＣＥｓａｔへの悪影響は小さい。
【0029】
領域ＩにおいてＩＧＢＴがオンの場合、領域ＩでＩＧＢＴのオン動作（伝導度変調）に寄与するｎ－層１１中の正孔はコレクタ層１６から図中縦方向だけではなく横方向に拡散し、領域ＩＩ内にも到達する。この正孔は領域ＩＩにおける残存キャリアとなり、ダイオードのリカバリー特性に悪影響を及ぼす。そのため、領域ＩＩ内では、残存キャリアを消滅させることが好ましい。図３に示された半導体装置１Ｂにおいては、第１結晶欠陥層Ｄ１における領域ＩＩ内の部分（第２領域側第１結晶欠陥層Ｄ１２）は、この正孔を消滅させることができる。一方、この第１結晶欠陥層Ｄ１は領域ＩＩにおいて領域Ｉ側の端部にしか設けられないため、これによるダイオードにおけるリーク電流の増加等の悪影響は小さい。
【0030】
このように、第２結晶欠陥層Ｄ２を領域Ｉ内まで、あるいは第１結晶欠陥層Ｄ１を領域ＩＩ内まで延伸させることができる。こうした設定も、軽イオン注入によってこれらの結晶欠陥層を形成する場合には、容易に行うことができる。
【0031】
この場合において、第１領域側２結晶欠陥層Ｄ２１によるＩＧＢＴの動作に対する悪影響を低減するために、第１領域側第２結晶欠陥層Ｄ２１の結晶欠陥濃度（ピーク値）は、領域ＩＩ内の第２結晶欠陥層Ｄ２の結晶欠陥濃度（ピーク値）よりも低くすることが好ましい。また、第２領域側第１結晶欠陥層Ｄ１２の結晶欠陥濃度は、領域Ｉ内の第１結晶欠陥層Ｄ１の結晶欠陥濃度よりも低くすることが望ましい。
【0032】
ただし、第２結晶欠陥層Ｄ２や第１結晶欠陥層Ｄ１を領域外に延伸させずに、これらと同等の構造を形成することもできる。例えば、図２において、第２結晶欠陥層Ｄ２は領域ＩＩ内においてのみ形成し、これと分断された状態で領域Ｉにおける領域ＩＩ側に、第２結晶欠陥層Ｄ２と厚さ方向における位置を同等として、局所的に結晶欠陥濃度が高くされた結晶欠陥層を形成してもよい。これは、図２における第１領域側第２結晶欠陥層Ｄ２１を領域ＩＩ内の第２結晶欠陥層Ｄ２と分断させて形成することに対応する。この場合にも、同様の効果を奏することは明らかである。同様に、図３における第２領域側第１結晶欠陥層Ｄ１２を領域Ｉ内の第１結晶欠陥層Ｄ１と分断させて形成することもできる。このように結晶欠陥層を分断して形成する場合には、上記のような結晶欠陥濃度を領域毎に異ならせることが特に容易である。
【0033】
また、上記と逆に、第１結晶欠陥層Ｄ１を領域Ｉと領域ＩＩの境界側まで延伸させない、あるいは第２結晶欠陥層Ｄ２をこの境界側まで延伸させないような構成も可能である。図４は、第２結晶欠陥層Ｄ２をこの境界側まで延伸させない半導体装置１Ｃ（第３の変形例）の構成、図５は、第１結晶欠陥層Ｄ１をこの境界側まで延伸させない半導体装置１Ｄ（第４の変形例）の構成をそれぞれ示す。
【0034】
半導体装置１Ｃ（図４）においては、領域ＩＩにおいて第２結晶欠陥層Ｄ２が領域Iとの境界側で形成されない部分が設けられることにより、前記の半導体装置１（図１）よりもダイオードの順方向電圧ＶＦを低下させることができる。半導体装置１Ｄ（図５）においては、領域Ｉにおいて第１結晶欠陥層Ｄ１が形成されない部分が設けられることにより、前記の半導体装置１（図１）よりもＩＧＢＴのＶＣＥｓａｔを低下させることができる。なお、図４の構成と図３の構成を組み合わせる、すなわち第２結晶欠陥層Ｄ２を領域Ｉと領域ＩＩの境界側まで延伸させない一方で、第１結晶欠陥層Ｄ１を領域ＩＩの内部にまで延伸させる、あるいは図５の構成と図２の構成を組み合わせる、すなわち第１結晶欠陥層Ｄ１を境界側まで延伸させない一方で、第２結晶欠陥層Ｄ２を領域Ｉの内部にまで延伸させることも可能である。
【0035】
第１結晶欠陥層Ｄ１、第２結晶欠陥層Ｄ２を図１～図５、あるいは上記の組み合わせのうち、どの形態として設けるかは、ＲＣ－ＩＧＢＴの使用状況（使用電圧、スイッチング速度等）に応じて設定することができる。いずれの場合も、その製造工程、条件は、第１結晶欠陥層Ｄ１、第２結晶欠陥層Ｄ２を形成するためのイオン注入の際のマスク以外については共通とすることができる。
【0036】
（第２の実施の形態）
第２の実施の形態に係る半導体装置においては、例えば特開２０１８－１２５３２６号公報に記載されるように、ドリフト層（ｎ－層１１）とｐ＋層１６（コレクタ領域）との間に、局所的に不純物濃度が高くされたｎ型の層（フィールドストップ層：ＦＳ層）が形成されている。これによって、オフ時における空乏層がコレクタ領域（ｐ＋層１６）側に到達しにくくなるため、ＩＧＢＴの耐圧が高まる。このようにＦＳ層を用いた場合でも、前記のような結晶欠陥層を同様に設けることができる。
第２の実施の形態に係る半導体装置においては、例えば特開２０１８－１２５３２６号公報に記載されるように、ドリフト層（ｎ－層１１）とｐ＋層１６（コレクタ領域）との間に、局所的に不純物濃度が高くされたｎ型の層（フィールドストップ層：ＦＳ層）が形成されている。これによって、オフ時における空乏層がコレクタ領域（ｐ＋層１６）側に到達しにくくなるため、ＩＧＢＴの耐圧が高まる。このようにＦＳ層を用いた場合でも、前記のような結晶欠陥層を同様に設けることができる。
【0037】
図６は、このような半導体装置２の構成を図１に対応させて示す図である。ここで用いられる半導体基板３０においては、ｎ－層１１とｐ＋層（コレクタ層）１６、ｎ＋層１７との間に、ｎ－層１１よりも高い不純物濃度のｎ型であるｎ＋層（ＦＳ層：第７半導体領域）３１がＦＳ層として設けられる。
【0038】
この場合においては、ｎ－層１１からｎ＋層３１にかけてｎ型の領域が厚く形成されるが、前記の理由から、結晶欠陥層Ｄ１はＩＧＢＴにおけるドリフト層として機能する部分においてのみ設けることが好ましい。このため、結晶欠陥層Ｄ１は、領域Ｉにおけるｎ－層１１のｎ＋層３１側（ｐ＋層１６側）に設けられる。これによって、同様の効果を奏することは明らかである。すなわち、ＦＳ層を設けた場合でも、前記と同様の結晶欠陥層を同様に用いることができる。なお、ｎ＋層３１内に結晶欠陥層Ｄ１の結晶欠陥濃度のピークがあっても良いが、ｐ＋層１６にはないことが望ましい。漏れ電流が比較的小さくすることができる。
【0039】
（第３の実施の形態）
第３の実施の形態に係る半導体装置においては、例えば特開２００２－３５３４５６号公報に記載されるように、ドリフト層（ｎ－層１１）とベース領域（ｐ－層１２）の間に、局所的にｎ－層１１よりも不純物濃度が高くされたｎ型の層（キャリア蓄積層）が形成されている。これによって、ＩＧＢＴのオン時においてコレクタ領域（ｐ＋層１６）からｎ－層１１中に注入された正孔がｎ－層１１中にとどまり易くなるため、ｎ－層１１中の伝導度変調をより効率的に発生させ、ＩＧＢＴのオン電圧を低下させることができる。
第３の実施の形態に係る半導体装置においては、例えば特開２００２－３５３４５６号公報に記載されるように、ドリフト層（ｎ－層１１）とベース領域（ｐ－層１２）の間に、局所的にｎ－層１１よりも不純物濃度が高くされたｎ型の層（キャリア蓄積層）が形成されている。これによって、ＩＧＢＴのオン時においてコレクタ領域（ｐ＋層１６）からｎ－層１１中に注入された正孔がｎ－層１１中にとどまり易くなるため、ｎ－層１１中の伝導度変調をより効率的に発生させ、ＩＧＢＴのオン電圧を低下させることができる。
【0040】
図７は、このような半導体装置３の構成を図１、６に対応させて示す図である。ここで用いられる半導体基板４０においては、領域Ｉにおいてｎ－層１１とｐ－層１２の間にｎ＋層（キャリア蓄積層：第８半導体領域）４１が形成されている。
【0041】
この場合においても、結晶欠陥層Ｄ１はＩＧＢＴにおけるドリフト層として機能する部分においてのみ設けることが好ましく、結晶欠陥層Ｄ１は、領域Ｉにおけるｎ－層１１におけるｐ＋層１６側に設けられる。これによって、同様の効果を奏することは明らかである。すなわち、キャリア蓄積層を設けた場合でも、前記と同様の結晶欠陥層を同様に用いることができる。
【0042】
ただし、この場合においては、キャリア蓄積層と結晶欠陥層等の位置関係を様々に設定することができる。以下に、この点を考慮した変形例について説明する。
【0043】
図８は、ｎ＋層４１を領域ＩＩ側に延伸させた半導体基板４５が用いられる半導体装置３Ａ（第１の変形例）の構成を示す。この構造においては、このようにｎ＋層４１を広げることによって、前記のようなＩＧＢＴのオン電圧を低下させる効果を特に大きくすることができる。
【0044】
図９は、逆にｎ＋層４１を領域Ｉと領域ＩＩの境界までには延伸させず、その分、第２結晶欠陥層Ｄ２を領域Ｉの内部まで延伸させた半導体基板４６が用いられる半導体装置３Ｂ（第２の変形例）の構成を示す。この場合には、第２結晶欠陥層Ｄ２を領域Ｉまで広げたことによって、ダイオードのリカバリー特性を特に向上させることができる。
【0045】
図１０は、ｎ－層１１におけるｐ－層１２側の構造（ｎ＋層４１、第２結晶欠陥層Ｄ２）は図７の半導体装置３と同様とし、第１結晶欠陥層Ｄ１を領域Ｉと領域ＩＩの境界まで延伸させない半導体基板４７が用いられる半導体装置３Ｃ(第３の変形例）の構成を示す。この構造においては、ＩＧＢＴのオン時においてコレクタ領域（ｐ＋層１６）からｎ－層１１中に多くの正孔を注入しやすくなり、かつこの正孔がエミッタ側（ｐ－層１２側）に到達しにくくなるため、特にＩＧＢＴのオン電圧を低くすることができる。
【0046】
図１１は、ｎ＋層４１、第２結晶欠陥層Ｄ２は図９の半導体装置３Ｂと同様とし、第１結晶欠陥層Ｄ１を領域ＩＩの内部まで延伸させた半導体基板４８が用いられる半導体装置３Ｄ(第４の変形例）の構成を示す。この構造においては、半導体装置３Ｂと同様に、ダイオードのリカバリー特性を特に向上させることができると共に、第１結晶欠陥層Ｄ１を広げたことによって、半導体装置１Ｂと同様に、ＩＧＢＴのオン時（ダイオードの逆バイアス時）において、領域Ｉから領域ＩＩに流れる正孔を消滅させやすくなるため、ダイオードのリカバリー特性を特に向上させることができる。
【0047】
第２、第３の実施の形態における第１結晶欠陥層、第２結晶欠陥層の位置も、イオン注入の際のマスクによって容易に設定することができる。また、キャリア蓄積層についても同様である。また、ＦＳ層とキャリア蓄積層を同時に用いてもよい。
【0048】
なお、上記の半導体装置（ＲＣ－ＩＧＢＴ）においてはトレンチゲート型のＩＧＢＴが用いられたが、プレーナ型のＩＧＢＴに対しても、同様の構成を適用できることは明らかである。また、上記のようなＦＳ層やキャリア蓄積層以外にも、他の層を適宜追加することができる。また、上記の例において、半導体基板中のｐ型とｎ型を全て逆転させた場合においても、同様の構成を適用できる。
【符号の説明】
【0049】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、２、３、３Ａ、３Ｂ、３Ｃ、３Ｄ ９００ 半導体装置
１０、３０、４０、４５～４８、９０ 半導体基板
１１、９１ ｎ－層（第１半導体領域）
１２、９２ ｐ－層（第２半導体領域、第５半導体領域）
１３、９３ 酸化膜（ゲート絶縁膜）
１４、９４ ｎ＋層（第３半導体領域）
１５、９５ 層間絶縁層
１６、９６ ｐ＋層（第４半導体領域）
１７、９７ ｎ＋層（第６半導体領域）
２１、８１ ゲート電極２１
２２、８２ エミッタ電極
２３、８３ コレクタ電極
３１ ｎ＋層（第７半導体領域）
４１ ｎ＋層（第８半導体領域）
Ｄ１ 第１結晶欠陥層（結晶欠陥層）
Ｄ１２ 第２領域側第１結晶欠陥層
Ｄ２ 第２結晶欠陥層（結晶欠陥層）
Ｄ２１ 第１領域側第２結晶欠陥層
Ｔ 溝（トレンチ）
１０、３０、４０、４５～４８、９０ 半導体基板
１１、９１ ｎ－層（第１半導体領域）
１２、９２ ｐ－層（第２半導体領域、第５半導体領域）
１３、９３ 酸化膜（ゲート絶縁膜）
１４、９４ ｎ＋層（第３半導体領域）
１５、９５ 層間絶縁層
１６、９６ ｐ＋層（第４半導体領域）
１７、９７ ｎ＋層（第６半導体領域）
２１、８１ ゲート電極２１
２２、８２ エミッタ電極
２３、８３ コレクタ電極
３１ ｎ＋層（第７半導体領域）
４１ ｎ＋層（第８半導体領域）
Ｄ１ 第１結晶欠陥層（結晶欠陥層）
Ｄ１２ 第２領域側第１結晶欠陥層
Ｄ２ 第２結晶欠陥層（結晶欠陥層）
Ｄ２１ 第１領域側第２結晶欠陥層
Ｔ 溝（トレンチ）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】