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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024101286
(43)【公開日】2024-07-29
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240722BHJP
H01L 29/78 20060101ALI20240722BHJP
H01L 29/12 20060101ALI20240722BHJP
H01L 29/739 20060101ALI20240722BHJP
【ＦＩ】
H01L29/78 658F
H01L29/78 653C
H01L29/78 652M
H01L29/78 652K
H01L29/78 652Q
H01L29/78 658L
H01L29/78 652T
H01L29/78 655A
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2023005184
(22)【出願日】2023-01-17
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】亀岡 紘
(57)【要約】
【課題】特性変動および特性不良が発生することを抑制する。
【解決手段】半導体基板１０を用意することと、半導体基板１０の一面１０ａ上に、コンタクトホール２０が形成された層間絶縁膜１９を配置することと、層間絶縁膜１９上に第１主部用金属膜２５０を配置することと、第１主部用金属膜２５０を異方性エッチングし、側面２１１ａが直線状部を有する第１主部２１１を構成することと、第１主部２１１上に、第２主部用金属膜２６０を配置することと、第１主部２１１の側面２１１ａが露出するように第２主部用金属膜２１２を等方性エッチングし、側面２１２ａが曲線状部を有する第２主部２１２を構成することと、外観検査機５００を用いて第２主部２１２の表面２１２ｂの外観検査を行うことと、を行い、外観検査を行うことでは、第２主部２１２から第１主部２１１の表面２１１ｂが露出する場合に不良と判定する。
【選択図】図４Ｇ
【解決手段】半導体基板１０を用意することと、半導体基板１０の一面１０ａ上に、コンタクトホール２０が形成された層間絶縁膜１９を配置することと、層間絶縁膜１９上に第１主部用金属膜２５０を配置することと、第１主部用金属膜２５０を異方性エッチングし、側面２１１ａが直線状部を有する第１主部２１１を構成することと、第１主部２１１上に、第２主部用金属膜２６０を配置することと、第１主部２１１の側面２１１ａが露出するように第２主部用金属膜２１２を等方性エッチングし、側面２１２ａが曲線状部を有する第２主部２１２を構成することと、外観検査機５００を用いて第２主部２１２の表面２１２ｂの外観検査を行うことと、を行い、外観検査を行うことでは、第２主部２１２から第１主部２１１の表面２１１ｂが露出する場合に不良と判定する。
【選択図】図４Ｇ
【特許請求の範囲】
【請求項1】
半導体基板（１０）と、
前記半導体基板の一面（１０ａ）上に形成され、前記一面の所定領域を露出させるコンタクトホール（２０）が形成された層間絶縁膜（１９）と、
前記層間絶縁膜上に形成され、前記コンタクトホールを通じて前記半導体基板と電気的に接続される電極（２１）と、
前記電極上に配置されたニッケルを有するメッキ膜（４００）と、を備え、
前記電極は、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成され、前記半導体基板側に配置される第１主部（２１１）と、前記第１主部上に配置される第２主部（２１２）と、を有し、
前記第１主部は、側面（２１１ａ）が前記半導体基板の面方向に対する法線方向に沿った直線状部を有し、
前記第２主部は、側面（２１２ａ）が曲線状部を有している半導体装置の製造方法であって、
前記半導体基板を用意することと、
前記半導体基板の一面上に、前記コンタクトホールが形成された前記層間絶縁膜を配置することと、
前記層間絶縁膜上に第１主部用金属膜（２５０）を配置することと、
前記第１主部用金属膜を異方性エッチングし、側面が前記直線状部を有する前記第１主部を構成することと、
前記第１主部上に、第２主部用金属膜（２６０）を配置することと、
前記第１主部の側面が露出するように前記第２主部用金属膜を等方性エッチングし、側面が前記曲線状部を有する前記第２主部を構成することと、
外観検査機（５００）を用いて前記第２主部の表面（２１２ｂ）の外観検査を行うことと、を行い、
前記外観検査を行うことでは、前記第２主部から前記第１主部の表面（２１１ｂ）が露出する場合に不良と判定する半導体装置の製造方法。
前記半導体基板の一面（１０ａ）上に形成され、前記一面の所定領域を露出させるコンタクトホール（２０）が形成された層間絶縁膜（１９）と、
前記層間絶縁膜上に形成され、前記コンタクトホールを通じて前記半導体基板と電気的に接続される電極（２１）と、
前記電極上に配置されたニッケルを有するメッキ膜（４００）と、を備え、
前記電極は、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成され、前記半導体基板側に配置される第１主部（２１１）と、前記第１主部上に配置される第２主部（２１２）と、を有し、
前記第１主部は、側面（２１１ａ）が前記半導体基板の面方向に対する法線方向に沿った直線状部を有し、
前記第２主部は、側面（２１２ａ）が曲線状部を有している半導体装置の製造方法であって、
前記半導体基板を用意することと、
前記半導体基板の一面上に、前記コンタクトホールが形成された前記層間絶縁膜を配置することと、
前記層間絶縁膜上に第１主部用金属膜（２５０）を配置することと、
前記第１主部用金属膜を異方性エッチングし、側面が前記直線状部を有する前記第１主部を構成することと、
前記第１主部上に、第２主部用金属膜（２６０）を配置することと、
前記第１主部の側面が露出するように前記第２主部用金属膜を等方性エッチングし、側面が前記曲線状部を有する前記第２主部を構成することと、
外観検査機（５００）を用いて前記第２主部の表面（２１２ｂ）の外観検査を行うことと、を行い、
前記外観検査を行うことでは、前記第２主部から前記第１主部の表面（２１１ｂ）が露出する場合に不良と判定する半導体装置の製造方法。
【請求項2】
前記第２主部を構成することでは、厚さ（ｄ）が前記外観検査機の最低検出長さ（Ｌ）の半分より厚くされた前記第２主部を構成し、
前記外観検査を行うことでは、前記第２主部に形成された凹部（２１３）の直径（ａ）が前記最低検出長さ以上である場合に不良と判定する請求項１に記載の半導体装置の製造方法。
前記外観検査を行うことでは、前記第２主部に形成された凹部（２１３）の直径（ａ）が前記最低検出長さ以上である場合に不良と判定する請求項１に記載の半導体装置の製造方法。
【請求項3】
半導体装置であって、
半導体基板（１０）と、
前記半導体基板の一面（１０ａ）上に形成され、前記一面の所定領域を露出させるコンタクトホール（２０）が形成された層間絶縁膜（１９）と、
前記層間絶縁膜上に形成され、前記コンタクトホールを通じて前記半導体基板と電気的に接続される電極（２１）と、
前記電極上に配置されたニッケルを有するメッキ膜（４００）と、を備え、
前記電極は、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成され、前記半導体基板側に配置される第１主部（２１１）と、前記第１主部上に配置される第２主部（２１２）と、を有し、
前記第１主部は、側面（２１１ａ）が前記半導体基板の面方向に対する法線方向に沿った直線状部を有し、
前記第２主部は、側面（２１２ａ）が曲線状部を有している半導体装置。
半導体基板（１０）と、
前記半導体基板の一面（１０ａ）上に形成され、前記一面の所定領域を露出させるコンタクトホール（２０）が形成された層間絶縁膜（１９）と、
前記層間絶縁膜上に形成され、前記コンタクトホールを通じて前記半導体基板と電気的に接続される電極（２１）と、
前記電極上に配置されたニッケルを有するメッキ膜（４００）と、を備え、
前記電極は、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成され、前記半導体基板側に配置される第１主部（２１１）と、前記第１主部上に配置される第２主部（２１２）と、を有し、
前記第１主部は、側面（２１１ａ）が前記半導体基板の面方向に対する法線方向に沿った直線状部を有し、
前記第２主部は、側面（２１２ａ）が曲線状部を有している半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板上に半導体基板と接続される電極が形成された半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来より、半導体基板上に半導体基板と接続される電極が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）素子が形成され、半導体基板の一面側に、半導体基板を露出させるコンタクトホールが形成された層間絶縁膜が配置されている。層間絶縁膜上には、コンタクトホールを通じて半導体基板と接続される上部電極が配置されている。
【0003】
そして、この半導体装置は、上部電極にワイヤが接続されて外部部材との接続が図られるようになっている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００１－４４４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、上記のような半導体装置では、大電流にも適用できるように、上部電極にはんだを介して外部部材を配置する構成が検討されている。この場合、上部電極には、はんだとの接合性を向上させるため、ニッケルを含むメッキ膜が配置されることが好ましい。なお、上部電極は、金属膜がエッチング等でパターニングされることで形成される。
【0006】
しかしながら、上部電極をパターニングする際、上部電極には、エッチングによってクラックや凹み等の凹部が形成される可能性がある。そして、ニッケルを含むメッキ膜を配置する場合、上部電極に半導体基板や層間絶縁膜を露出させる凹部が形成されていると、メッキ液中のナトリウムイオンが凹部を通じて半導体基板に達することで特性変動が発生する可能性がある。また、凹部を通じて半導体基板や層間絶縁膜と接触するようにメッキ膜が配置された場合には、冷熱サイクル時の線膨張係数の差により、層間絶縁膜や半導体基板にクラックが発生し、電流リークや耐圧不良等の特性不良が発生する可能性がある。
【0007】
本発明は上記点に鑑み、特性変動および特性不良が発生することを抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するための請求項１は、半導体基板（１０）と、半導体基板の一面（１０ａ）上に形成され、一面の所定領域を露出させるコンタクトホール（２０）が形成された層間絶縁膜（１９）と、層間絶縁膜上に形成され、コンタクトホールを通じて半導体基板と電気的に接続される電極（２１）と、電極上に配置されたニッケルを有するメッキ膜（４００）と、を備え、電極は、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成され、半導体基板側に配置される第１主部（２１１）と、第１主部上に配置される第２主部（２１２）と、を有し、第１主部は、側面（２１１ａ）が半導体基板の面方向に対する法線方向に沿った直線状部を有し、第２主部は、側面（２１２ａ）が曲線状部を有している半導体装置の製造方法であって、半導体基板を用意することと、半導体基板の一面上に、コンタクトホールが形成された層間絶縁膜を配置することと、層間絶縁膜上に第１主部用金属膜（２５０）を配置することと、第１主部用金属膜を異方性エッチングし、側面が直線状部を有する第１主部を構成することと、第１主部上に、第２主部用金属膜（２６０）を配置することと、第１主部の側面が露出するように第２主部用金属膜を等方性エッチングし、側面が曲線状部を有する第２主部を構成することと、外観検査機（５００）を用いて第２主部の表面（２１２ｂ）の外観検査を行うことと、を行い、外観検査を行うことでは、第２主部から第１主部の表面（２１１ｂ）が露出する場合に不良と判定する。
【0009】
これによれば、第２主部が等方性エッチングで形成されるため、等方性エッチング時に形成され得る凹部が第１主部に到達し難くなる。このため、電極上にメッキ膜を配置する際、メッキ膜が凹部を通じて半導体基板や層間絶縁膜等に達し難くなる。このため、特性変動が発生することを抑制できると共に、特性不良が発生することを抑制できる。
【0010】
請求項３は、半導体装置であって、半導体基板（１０）と、半導体基板の一面（１０ａ）上に形成され、一面の所定領域を露出させるコンタクトホール（２０）が形成された層間絶縁膜（１９）と、層間絶縁膜上に形成され、コンタクトホールを通じて半導体基板と電気的に接続される電極（２１）と、電極上に配置されたニッケルを有するメッキ膜（４００）と、を備え、電極は、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成され、半導体基板側に配置される第１主部（２１１）と、第１主部上に配置される第２主部（２１２）と、を有し、第１主部は、側面（２１１ａ）が半導体基板の面方向に対する法線方向に沿った直線状部を有し、第２主部は、側面（２１２ａ）が曲線状部を有している。
【0011】
このような半導体装置は、上記の半導体装置の製造方法によって製造される。したがって、電極上に配置されたメッキ膜は、凹部を通じて半導体基板や層間絶縁膜等に達し難くなっており、特性変動が発生することを抑制できると共に、特性不良が発生することを抑制できる。
【0012】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0015】
（第１実施形態）
第１実施形態における半導体装置の構成について、図１および図２を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。以下、本実施形態では、ｎチャネルタイプのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成された半導体装置を例に挙げて説明する。図１は、図２中のI－I線に沿った断面図である。図２は、後述する保護膜３００を省略した平面図である。
第１実施形態における半導体装置の構成について、図１および図２を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。以下、本実施形態では、ｎチャネルタイプのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成された半導体装置を例に挙げて説明する。図１は、図２中のI－I線に沿った断面図である。図２は、後述する保護膜３００を省略した平面図である。
【0016】
半導体装置は、半導体基板１０を用いて構成されている。なお、半導体基板１０は、シリコン基板、炭化珪素基板、または窒化ガリウム基板等を用いて構成される。半導体基板１０は、ｎ型のドリフト層１１を有しており、ドリフト層１１上に、比較的不純物濃度が低く設定されたｐ型のベース層１２が配置されている。以下、半導体基板１０のうちのベース層１２側の面を半導体基板１０の一面１０ａとし、半導体基板１０のうちのドリフト層１１側の面を他面１０ｂとして説明する。
【0017】
半導体基板１０には、一面１０ａ側からベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。なお、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）を長手方向とし、各トレンチ１３が等間隔にストライプ状となるように延設されている。
【0018】
各トレンチ１３内は、絶縁膜１４および電極１５によって埋め込まれている。本実施形態の絶縁膜１４は、トレンチ１３の下方部分を覆うシールド絶縁膜１４ａと、トレンチ１３の上方部分を覆うゲート絶縁膜１４ｂとを有する構成とされている。
【0019】
そして、トレンチ１３内には、絶縁膜１４を介してドープトＰｏｌｙ－Ｓｉによって構成されたシールド電極１５ａおよびゲート電極１５ｂが積層されている。つまり、本実施形態の半導体装置は、いわゆるダブルゲートを有する構成とされている。具体的には、シールド電極１５ａは、シールド絶縁膜１４ａ上に配置され、ゲート電極１５ｂは、ゲート絶縁膜１４ｂ上に配置されている。シールド電極１５ａは、後述する上部電極２１に接続されることで、ゲート－ドレイン間の容量を小さくし、ＭＯＳＦＥＴの電気特性の向上を図るために形成されている。ゲート電極１５ｂは、ＭＯＳＦＥＴのスイッチング動作を行うものであり、ゲート電圧印加時にトレンチ１３の側面に接するベース層１２にチャネル領域を形成する。
【0020】
また、シールド電極１５ａとゲート電極１５ｂの間には中間絶縁膜１６が形成されており、中間絶縁膜１６によってシールド電極１５ａとゲート電極１５ｂとが絶縁されている。以上のように、本実施形態では、トレンチ１３、シールド絶縁膜１４ａ、ゲート絶縁膜１４ｂ、シールド電極１５ａ、ゲート電極１５ｂ、および中間絶縁膜１６によってトレンチゲート構造が構成されている。そして、このトレンチゲート構造は、複数本が並べられることでストライプ状のレイアウトとされている。
【0021】
ベース層１２の表層部には、ｎ＋型のソース領域１７およびｐ型のコンタクト領域１８が形成されている。具体的には、ソース領域１７は、ドリフト層１１よりも高不純物濃度で構成され、コンタクト領域１８は、ベース層１２よりも高不純物濃度で構成されている。そして、本実施形態では、ソース領域１７は、トレンチ１３の側面に接するように形成され、コンタクト領域１８は、ソース領域１７を挟んでトレンチ１３と反対側に形成されている。なお、本実施形態では、ソース領域１７が第１不純物領域を構成し、コンタクト領域１８が第２不純物領域を構成する。
【0022】
半導体基板１０の一面１０ａ上には、層間絶縁膜１９が形成されている。本実施形態では、層間絶縁膜１９は、半導体基板１０の一面１０ａ側から、ＴＥＯＳ（Tetraethyl orthosilicateの略）膜で構成される第１層間絶縁膜１９ａと、ＰＳＧ（Phosphorous Silicate Glass）膜で構成される第２層間絶縁膜１９ｂとが順に積層されて構成されている。
【0023】
そして、層間絶縁膜１９には、ソース領域１７およびコンタクト領域１８を露出させるコンタクトホール２０が形成されている。層間絶縁膜１９上には、コンタクトホール２０を通じてソース領域１７およびコンタクト領域１８と電気的に接続される上部電極２１が形成されている。なお、本実施形態では、ソース領域１７およびコンタクト領域１８が所定領域に相当する。
【0024】
以下、本実施形態の上部電極２１の構成について具体的に説明する。本実施形態の上部電極２１は、コンタクトホール２０に配置されて半導体基板１０と接続される接続部２００と、層間絶縁膜１９上に配置されて接続部２００と接続される主部２１０とを有している。
【0025】
本実施形態の接続部２００は、コンタクトホール２０の壁面に沿って配置されるバリアメタル膜２０１と、バリアメタル膜２０１上に配置されてコンタクトホール２０を埋め込む埋込部２０２とを有している。なお、バリアメタル膜２０１は、チタン等で構成され、埋込部２０２は、タングステンプラグ等で構成されている。
【0026】
主部２１０は、層間絶縁膜１９上において、半導体基板１０側に配置される第１主部２１１と、第１主部２１１上に配置される第２主部２１２とを有している。なお、第１主部２１１および第２主部２１２は、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成されている。アルミニウム合金としては、例えば、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ等が挙げられる。また、本実施形態の第１主部２１１および第２主部２１２は、それぞれ別の工程で形成される。このため、第１主部２１１と第２主部２１２との間には、視認可能な界面が構成されている。
【0027】
ここで、第１主部２１１は、具体的には後述するが、第１主部用金属膜２５０が配置された後に第１主部用金属膜２５０がドライエッチングでパターニングされることで形成される。このため、第１主部２１１は、側面２１１ａが半導体基板１０の面方向に対する法線方向に沿った直線状部を有する形状とされている。第２主部２１２は、具体的には後述するが、第２主部用金属膜２６０が配置された後に第２主部用金属膜２６０がウェットエッチングでパターニングされることで形成される。このため、第２主部２１２は、側面２１２ａが曲線状部を有する形状とされている。なお、第１主部２１１の側面２１１ａとは、半導体基板１０の一面１０ａ側の面と、第２主部２１２側の表面２１１ｂとを繋ぐ面のことである。第２主部２１２の側面２１２ａとは、第１主部２１１側の面と、後述するメッキ膜４００側の表面２１２ｂとを繋ぐ面のことである。
【0028】
また、第２主部２１２は、厚さｄが、後述する外観検査機５００の検出可能範囲における最低検出長さＬの半分以上の厚さとされている。例えば、外観検査機５００における最低検出長さが４μｍである場合、第２主部２１２は、厚さｄが２μｍ以上とされる。なお、外観検査機５００における検出可能範囲は、例えば、矩形状であってもよいし、円形状であってもよい。
【0029】
また、層間絶縁膜１９上には、ゲートパッド２２０や、ゲートパッド２２０とゲート電極１５ｂとを接続するゲート配線２２１等も形成されている。なお、特に図示しないが、ゲート電極１５ｂは、図１とは別断面にて半導体基板１０の一面１０ａ上に引き出されてゲート配線２２１と接続されている。また、シールド電極１５ａは、図１とは別断面にて半導体基板１０の一面１０ａ上に引き出されて上部電極２１と接続されている。
【0030】
さらに、半導体基板１０の一面１０ａ上には、層間絶縁膜１９、上部電極２１、ゲート配線２２１等を覆いつつ、上部電極２１の内縁部を露出させるコンタクトホール３０１が形成された保護膜３００が形成されている。なお、特に図示しないが、保護膜３００は、ゲートパッド２２０も覆うように形成されていると共に、ゲートパッド２２０の内縁部側を露出させるコンタクトホールが形成されている。また、保護膜３００は、例えば、ＰＩＱ（Polyimide-isoindolo quinazolinedioneの略）等で構成される。
【0031】
そして、上部電極２１のうちの保護膜３００から露出する部分には、はんだとの接合性を向上させるためのメッキ膜４００が配置されている。本実施形態のメッキ膜４００は、例えば、上部電極２１側からニッケル膜で構成される第１金属膜４０１、パラジウム膜で構成される第２金属膜４０２、金膜で構成される第３金属膜４０３が順に積層されて構成されている。つまり、メッキ膜４００は、ニッケルを含んで構成されている。なお、メッキ膜４００は、例えば、ニッケル膜で構成される第１金属膜４０１と、金膜で構成される第３金属膜４０３とが積層されて構成され、パラジウム膜で構成される第２金属膜４０２が配置されていなくてもよい。
【0032】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ｎ＋型のドレイン層２２が形成されている。そして、ドレイン層２２を挟んでドリフト層１１と反対側には、ドレイン層２２と電気的に接続される下部電極２３が形成されている。つまり、半導体基板１０の他面１０ｂ上には、ドレイン層２２と電気的に接続される下部電極２３が形成されている。
【0033】
なお、下部電極２３は、図１では簡略化して示しているが、例えば、半導体基板１０の他面１０ｂ側から、ニッケル膜、チタン膜、ニッケル膜、金膜が順に積層されて構成される。また、本実施形態では、ドレイン層２２が不純物層を構成し、下部電極２３が第２電極に相当する。
【0034】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型、ｎ＋型が第１導電型に相当し、ｐ型が第２導電型に相当している。そして、このような半導体装置では、上記のように、ドレイン層２２、ドリフト層１１、ベース層１２、ソース領域１７、コンタクト領域１８等を含んで半導体基板１０が構成されている。
【0035】
【0036】
まず、図３Ａに示されるように、所定の半導体製造プロセスを行い、ベース層１２、ソース領域１７、コンタクト領域１８、トレンチゲート構造等が形成された半導体基板１０を用意する。なお、ここでは、例えば、半導体基板１０として、厚さが７２５μｍ程度のものが用意される。
【0037】
次に、図３Ｂに示されるように、ＣＶＤ（chemical vapor depositionの略）法等により、半導体基板１０の一面１０ａ上に、ＴＥＯＳ膜等で構成される第１層間絶縁膜１９ａおよびＰＳＧ膜等で構成される第２層間絶縁膜１９ｂを順に配置して層間絶縁膜１９を配置する。
【0038】
続いて、図３Ｃに示されるように、層間絶縁膜１９上に図示しないマスクを配置してドライエッチング等を行うことにより、層間絶縁膜１９に、ソース領域１７およびコンタクト領域１８を露出させるコンタクトホール２０を形成する。
【0039】
続いて、図３Ｄに示されるように、蒸着法等により、コンタクトホール２０の壁面に沿ってバリアメタル膜２０１を形成する。次に、コンタクトホール２０を埋め込むように、ＣＶＤ法によって埋込部２０２を形成する。その後、ＣＭＰ（Chemical Mechanical Polishingの略）法等により、半導体基板１０の一面１０ａ上に形成されたバリアメタル膜２０１および埋込部２０２を構成するための金属膜を除去する。
【0040】
続いて、図３Ｅに示されるように、ＣＶＤ法等により、半導体基板１０の一面１０ａ上に、第１主部用金属膜２５０を配置する。なお、第１主部用金属膜２５０は、第１主部２１１を構成するためのものであり、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成されている。
【0041】
そして、図３Ｆに示されるように、図示しないマスクを配置し、第１主部用金属膜２５０をパターニングして第１主部２１１およびゲート配線２２１を形成する。なお、第１主部２１１およびゲート配線２２１等を区画する部分は、微細加工が要求される部分であるため、第１主部用金属膜２５０をドライエッチングでパターニングして形成する。これにより、第１主部２１１の側面２１１ａは、半導体基板１０の面方向に対する法線方向に沿った直線状部を有する形状となる。なお、本実施形態では、ドライエッチングが異方性エッチングに相当している。
【0042】
次に、図３Ｇに示されるように、第１主部２１１およびゲート配線２２１を覆うように第２主部用金属膜２６０を配置する。なお第２主部用金属膜２６０は、第２主部２１２を構成するためのものであり、アルミニウム、またはアルミニウムに元素が添加されたアルミニウム合金で構成されている。また、第２主部用金属膜２６０は、上記のように、第１主部２１１上に位置する部分の厚さｄが、後述する外観検査機５００の最低検出長さＬの半分以上とされている。
【0043】
そして、図３Ｈに示されるように、第２主部用金属膜２６０上にレジスト２７０を配置する。次に、図３Ｉに示されるように、フォトマスク２８０を用いてレジスト２７０を露光し、図３Ｊに示されるように、レジスト２７０を現像して所定形状にパターニングする。なお、ここでの所定形状とは、後述する第２主部用金属膜２６０をウェットエッチングにてパターニングした際において、第１主部２１１の側面２１１ａが露出する形状である。
【0044】
続いて、図３Ｋに示されるように、レジスト２７０をマスクとし、第１主部２１１の側面２１１ａが露出するように、第２主部用金属膜２６０をウェットエッチングでパターニングして第２主部２１２を構成する。言いかえると、第２主部用金属膜２６０が第１主部２１１上にのみ残るように、第２主部用金属膜２６０をウェットエッチングでパターニングして第２主部２１２を構成する。これにより、第１主部２１１および第２主部２１２を有する主部２１０が構成される。なお、本実施形態では、ゲート配線２２１上に形成された第２主部用金属膜２６０も同時に除去されるが、ゲート配線２２１上に第２主部用金属膜２６０が残るようにしてもよい。つまり、ゲート配線２２１は、第１主部用金属膜２５０および第２主部用金属膜２６０が積層されて構成されていてもよい。但し、このような構成としても、上部電極２１とゲート配線２２１とは絶縁された状態となるように、第１主部用金属膜２５０および第２主部用金属膜２６０がパターニングされる。また、本実施形態では、ウェットエッチングが等方性エッチングに相当している。
【0045】
その後、図３Ｌに示されるように、アッシング処理等を行い、レジスト２７０を除去する。続いて、図３Ｍに示されるように、外観検査機５００を用いた外観検査により、第２主部２１２の表面２１２ｂを観察して良否判定を行う。なお、外観検査については、具体的に後述する。
【0046】
続いて、図３Ｎに示されるように、保護膜３００を形成し、上部電極２１の内縁部側を露出させるコンタクトホール３０１を形成する。なお、図３Ｎとは別断面では、ゲートパッド２２０を露出させるコンタクトホールも形成される。
【0047】
次に、図３Ｏに示されるように、半導体基板１０を他面１０ｂ側から研磨して所望の厚さにする。例えば、半導体基板１０は、７０μｍ程度に薄くされる。続いて、図３Ｐに示されるように、半導体基板１０の他面１０ｂ側からイオン注入等を行ってドレイン層２２を形成する。その後、図３Ｑに示されるように、スパッタリング等を行い、半導体基板１０の他面１０ｂに下部電極２３を形成する。
【0048】
その後は特に図示しないが、上部電極２１上にメッキ膜４００を配置することにより、図１に示す半導体装置が製造される。次に、外観検査について具体的に説明する。
【0049】
まず、第２主部用金属膜２６０を形成する際、図４Ａに示されるように、異物２９０が第２主部用金属膜２６０上に付着する可能性がある。この場合、図４Ｂに示されるように、異物２９０によってレジスト２７０が適切に配置されない場合がある。そして、図４Ｃに示されるように、この状態でフォトマスク２８０を用いて露光を行い、図４Ｄに示されるように、レジスト２７０を現像すると、異物２９０が付着していた部分にレジスト２７０が配置されなくなる。つまり、第２主部用金属膜２６０には、予期していない部分がレジスト２７０から露出する不測露出領域Ａが構成される。
【0050】
そして、図４Ｅに示されるように、この状態で第２主部用金属膜２６０をウェットエッチングすると、不測露出領域Ａもウェットエッチングされてしまい、第２主部２１２に曲面状の凹部２１３が形成される。なお、凹部２１３は、ウェットエッチングで形成されるため、平面形状が円状となると共に半導体基板１０の厚さ方向に沿った断面が半円状となる。
【0051】
その後、図４Ｆに示されるように、レジスト２７０を除去し、図４Ｇおよび図４Ｈに示されるように、外観検査機５００を用いた外観検査を行うと、次のようになる。すなわち、凹部２１３は、図４Ｇに示されるように、直径ａが外観検査機５００の最低検出長さＬより長くなる場合と、図４Ｈに示されるように、直径ａが外観検査機５００の最低検出長さＬより短くなる場合がある。
【0052】
そして、図４Ｇに示されるように、凹部２１３の直径ａが最低検出長さＬより長い場合には、外観検査機５００で凹部２１３の存在を把握できる。したがって、良否判定では、不良と判定する。
【0053】
一方、図４Ｈに示されるように、凹部２１３の直径ａが最低検出長さＬより短い場合には、外観検査機５００で凹部２１３の存在を把握できないため、良否判定では、良と判定する。しかしながら、本実施形態では、第２主部２１２は、厚さｄが最低検出長さＬの半分以上とされている。このため、ウェットエッチングで第２主部２１２を形成した際、直径ａが最低検出長さＬより短い凹部２１３は、第１主部２１１を露出する深さとはならない。したがって、第２主部２１２上にメッキ膜４００を配置したとしても、メッキ膜４００が凹部２１３を通じて第１主部２１１、層間絶縁膜１９、半導体基板１０に達することを抑制できる。
【0054】
なお、第１主部用金属膜２５０を配置した際にも、第２主部用金属膜２６０を配置した際と同様に、異物が第１主部用金属膜２５０に付着する可能性がある。この場合、第１主部用金属膜２５０をパターニングした際、異物によって第１主部２１１にも上記凹部２１３と同様の凹部が形成される可能性がある。しかしながら、この凹部は、その後に配置される第２主部用金属膜２６０によって埋め込まれる。このため、第１主部用金属膜２５０に凹部が形成されたとしても、この凹部によるメッキ膜４００との不具合は発生しない。
【0055】
また、第２主部用金属膜２６０をドライエッチングでパターニングすることも考えられるが、ドライエッチングでは凹部２１３のアスペクト比が大きくなり易く、凹部２１３の直径ａが最低検出長さＬより短くても、凹部２１３から第１主部２１１が露出する可能性がある。したがって、本実施形態では、等方性エッチングであるウェットエッチングを用いて第２主部用金属膜２６０をパターニングするようにしている。
【0056】
以上が本実施形態における半導体装置の製造方法である。そして、上記の製造方法におけるウェットエッチングと外観検査との関係を纏めると、図５のようになる。
【0057】
すなわち、図５に示されるように、第２主部２１２をウェットエッチングで形成し、凹部２１３の直径ａが最低検出長さＬ未満であれば、外観検査機５００で検出不可のため、良判定を行う。また、凹部２１３の直径ａが最低検出長さＬ以上であれば、外観検査機５００で検出可能のため、不良判定を行う。
【0058】
また、良判定を行ったということは、凹部２１３の直径ａが外観検査機５００の最低検出長さｄより短いため、凹部２１３によって第１主部２１１の表面２１１ｂが露出されない。このため、その後にメッキ膜４００を配置したとしても、ナトリウムイオンが第１主部２１１に達せず、半導体基板１０にも達しない。したがって、ナトリウムイオンが絶縁膜１４にも達せず、ナトリウムイオンによる特性変動が発生することを抑制でき、凹部２１３による影響無しとなる。また、メッキ膜４００が層間絶縁膜１９や半導体基板１０と接するように配置されないため、冷熱サイクルによる応力が層間絶縁膜１９、半導体基板１０、ゲート絶縁膜１４ｂ等に印加されない。したがって、クラックが発生せず、リーク不良や耐圧不良等の特性不良が発生することを抑制でき、凹部２１３による影響無しとなる。
【0059】
以上説明した本実施形態によれば、主部２１０は、第１主部２１１と第２主部２１２とが積層されて構成されている。そして、第１主部２１１は側面２１１ａが直線状部を有する形状とされ、第２主部２１２は側面２１２ａが曲線状部を有する形状とされている。つまり、第１主部２１１がドライエッチングで形成され、第２主部２１２がウェットエッチングで形成されている。このため、まず、第１主部２１１がドライエッチングで形成されるため、微細化に対応し易くできる。また、第２主部２１２がウェットエッチングで形成されるため、ウェットエッチング時に形成され得る凹部２１３が第１主部２１１に到達し難くなり、メッキ膜４００が凹部２１３を通じて半導体基板１０や層間絶縁膜１９等に達し難くなる。このため、特性変動が発生することを抑制できると共に、特性不良が発生することを抑制できる。
【0060】
（１）本実施形態では、第２主部２１２は、厚さｄが最低検出長さＬの半分より厚くされている。このため、ウェットエッチング時に凹部２１３が形成され、この凹部２１３が外観検査で検出できないものであるとしても、凹部２１３によって第１主部２１１が露出することを抑制できる。したがて、メッキ膜４００が凹部２１３を通じて半導体基板１０や層間絶縁膜１９等に達することをさらに抑制できる。
【0061】
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0062】
例えば、上記第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、半導体装置は、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されて構成されていてもよい。さらに、半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ＋型のドレイン層２２をｐ＋型のコレクタ層に変更する以外は、上記第１実施形態で説明したＭＯＳＦＥＴと同様である。さらに、半導体装置は、ダイオード等が形成された構成とされていてもよい。
【0063】
また、上記第１実施形態では、トレンチゲート構造がダブルゲートを有する例について説明したが、トレンチゲート構造は、シールド電極１５ａ等を備えない構成とされていてもよい。
【0064】
さらに、上記第１実施形態では、第１主部２１１上に第２主部２１２が直接配置されている例を説明したが、第１主部２１１と第２主部２１２との間に別の層が配置されていてもよい。
【符号の説明】
【0065】
１０ 半導体基板
１０ａ 一面
２１ 上部電極
２１１ 第１主部
２１１ａ 側面
２１２ 第２主部
２１２ａ 側面
２１２ｂ 表面
２５０ 第１主部用金属膜
２６０ 第２主部用金属膜
５００ 外観検査機
１０ａ 一面
２１ 上部電極
２１１ 第１主部
２１１ａ 側面
２１２ 第２主部
２１２ａ 側面
２１２ｂ 表面
２５０ 第１主部用金属膜
２６０ 第２主部用金属膜
５００ 外観検査機
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図3L】
【図3M】
【図3N】
【図3O】
【図3P】
【図3Q】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5】